JP5291467B2 - プラズマ酸化処理方法、記憶媒体、及び、プラズマ処理装置 - Google Patents

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Description

本発明は、プラズマ酸化処理方法に関し、詳細には、例えば、各種半導体装置の製造過程で絶縁膜としてのシリコン酸化膜を形成する場合などに適用可能なプラズマ酸化処理方法に関する。
各種半導体装置の製造過程では、例えばトランジスタのゲート絶縁膜としてＳｉＯ２などのシリコン酸化膜の形成が行なわれている。このようなシリコン酸化膜を形成する方法としては、酸化炉やＲＴＰ（Rapid Thermal Process）装置を用いる熱酸化処理と、プラズマ処理装置を用いるプラズマ酸化処理に大別される。例えば、熱酸化処理の一つである酸化炉によるウエット酸化処理では、８００℃以上の温度にシリコン基板を加熱し、酸素と水素を燃焼させて水蒸気（Ｈ２Ｏ）を生成するＷＶＧ（Water Vapor Generator）装置を用いてＨ２Ｏ酸化雰囲気に曝すことによりシリコン表面を酸化させてシリコン酸化膜を形成する。
一方、プラズマ酸化処理としては、ラジアルラインスロットアンテナにより処理室内にマイクロ波を導入してプラズマを生成させるプラズマ処理装置を用いてプラズマ酸化処理を行なうことにより、シリコン酸化膜を形成する方法が提案されている（例えば、特開２００１−１６０５５５号公報）。
熱酸化処理は、良質なシリコン酸化膜を形成できる方法であると考えられている。それに対して、プラズマ酸化処理の場合には、形成されるシリコン酸化膜の膜質にばらつきがみられ、例えば、シリコン酸化膜中のＳｉとＯの量が化学量論的比率から外れていたり、膜中のＳｉダングリングボンドによるＳｉ−Ｏ結合の欠損が多く存在したりするなど、熱酸化処理の場合には生じない問題が指摘されている。
また、プラズマ酸化処理の場合、被処理体表面に形成されたライン＆スペースなどのパターンに疎密がある場合には、パターンが疎の部位と密の部位とでシリコン酸化膜の形成速度に差が生じてしまい、均一な膜厚でシリコン酸化膜を形成することができない。シリコン酸化膜の膜厚が部位により異なると、これを絶縁膜として用いる半導体装置の信頼性を低下させる一因になる。
本発明の目的は、半導体装置に優れた電気的特性を付与できる、Ｓｉ−Ｏ結合の欠損の少ない良質な膜質を有し、かつ凹凸形状のパターンの疎密による膜厚の依存性が少なく、均一な膜厚でシリコン酸化膜を形成することが可能なプラズマ酸化処理方法を提供することにある。
本発明の第１の観点によれば、プラズマ処理装置の処理室内に、表面がシリコンで構成され表面に凹凸形状のパターンを有する被処理体を搬入することと、処理ガスが酸素と水素を含み、処理ガス中の酸素の割合が２０％以上で、かつ４００Ｐａ以上６６７Ｐａ以下の処理圧力の条件で、前記処理室内にプラズマを形成することと、前記プラズマにより、前記被処理体の表面のシリコンを酸化してシリコン酸化膜を形成することと、を含む、プラズマ酸化処理方法が提供される。
上記第１の観点において、前記処理ガス中の酸素の割合が２５％以上であることが好ましい。さらに、前記処理ガス中の水素の割合が０．１〜１０％の割合であってもよい。
また、シリコン酸化膜を形成する際の被処理体の温度を２００〜８００℃とすることができる。
さらに、前記プラズマは、前記処理ガスが、複数のスロットを有する平面アンテナにより前記処理室内に導入されるマイクロ波によって励起されて形成されるマイクロ波励起プラズマが好ましい。
また、前記被処理体の前記凹凸形状のパターンは、その凹凸が疎な領域と密な領域とが形成されているものとすることができる。
本発明の第２の観点によれば、コンピュータ上で動作し、処理容器を有するプラズマ処理装置を制御するプログラムが記憶された記憶媒体であって、前記プログラムは、実行時に、上記第１の観点のプラズマ酸化処理方法が行われるように、コンピュータに前記プラズマ処理装置を制御させる、記憶媒体が提供される。
本発明の第３の観点によれば、被処理体が収容される処理室と、前記処理室内に酸素と水素を含む処理ガスを供給する処理ガス供給機構と、前記処理室内を真空排気する排気機構と、前記処理室に前記処理ガスのプラズマを生成させるプラズマ生成機構と、上記第１の観点のプラズマ酸化処理方法で規定する条件により、表面がシリコンで構成され表面に凹凸形状のパターンを有する被処理体の表面を酸化してシリコン酸化膜を形成するように制御する制御部と、を備えた、プラズマ処理装置が提供される。
本発明によれば、優れた膜質のシリコン酸化膜を形成することができる。したがって、本発明の方法により得られたシリコン酸化膜を半導体装置の絶縁膜として使用することにより良好な電気的特性を得ることができる。
また、本発明のシリコン酸化膜の形成方法では、被処理体表面に形成された凹凸形状のパターンの疎密に影響されることなく、均一な膜厚でシリコン酸化膜を形成できる。このため、これを絶縁膜として用いる半導体装置の信頼性を向上させることができる。
本発明方法の実施に適したプラズマ処理装置の一例を示す概略断面図。 平面アンテナ板の構造を示す図面。 ウェットエッチングによるエッチング量の比較結果を示すグラフ。 プラズマ酸化処理の際の酸素濃度とシリコン酸化膜のエッチングレートとの関係を示すグラフ。 プラズマ酸化処理の際の圧力とシリコン酸化膜のエッチングレートとの関係を示すグラフ。 プラズマ酸化処理の際の酸素濃度とシリコン酸化膜のＥＳＲ分析によるＥ’との関係を示すグラフ。 プラズマ酸化処理の際の圧力とシリコン酸化膜のＥＳＲ分析によるＥ’との関係を示すグラフ。 ＸＰＳ分析による膜中のＯ／Ｓｉ比率の比較結果を示すグラフ。 ＴＺＤＢ試験の結果を示すグラフ。 疎密のあるパターンが形成されたウエハ表面付近の縦断面を示す模式図。 圧力と疎密比との関係を示すグラフ。 プラズマ中の酸素の割合と疎密比との関係を示すグラフ。
以下、図面を参照しながら、本発明の好ましい形態について説明する。
図１は、本発明のシリコン酸化膜の形成方法の実施に適したプラズマ処理装置の一例を模式的に示す断面図である。このプラズマ処理装置は、複数のスロットを有する平面アンテナ、特にＲＬＳＡ（Radial Line Slot Antenna；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波プラズマを発生させ得るＲＬＳＡマイクロ波プラズマ処理装置として構成されており、例えば、トランジスタのゲート絶縁膜をはじめとする各種半導体装置における絶縁膜の形成に好適に用いられる。
このプラズマ処理装置１００は、気密に構成され、接地された略円筒状のチャンバー１を有している。チャンバー１の底壁１ａの略中央部には円形の開口部１０が形成されており、底壁１ａにはこの開口部１０と連通し、下方に向けて突出する排気室１１が設けられている。
チャンバー１内には被処理基板である半導体ウエハ（以下、「ウエハ」と記す）Ｗを水平に支持するためのＡｌＮ等のセラミックスからなるサセプタ２が設けられている。このサセプタ２は、排気室１１の底部中央から上方に延びる円筒状のＡｌＮ等のセラミックスからなる支持部材３により支持されている。サセプタ２の外縁部にはウエハＷをガイドするためのガイドリング４が設けられている。また、サセプタ２には抵抗加熱型のヒータ５が埋め込まれており、このヒータ５はヒータ電源６から給電されることによりサセプタ２を加熱して、その熱で被処理体であるウエハＷを加熱する。このとき、例えば室温から８００℃までの範囲で処理温度が制御可能となっている。なお、チャンバー１の内周には、石英からなる円筒状のライナー７が設けられている。また、サセプタ２の外周側には、チャンバー１内を均一排気するため、多数の排気孔８ａを有する石英製のバッフルプレート８が環状に設けられ、このバッフルプレート８は、複数の支柱９により支持されている。
サセプタ２には、ウエハＷを支持して昇降させるためのウエハ支持ピン（図示せず）がサセプタ２の表面に対して突没可能に設けられている。
チャンバー１の側壁には環状をなすガス導入部材１５が設けられており、均等にガス放射孔が形成されている。このガス導入部材１５にはガス供給系１６が接続されている。ガス導入部材はシャワー状に配置してもよい。このガス供給系１６は、例えばＡｒガス供給源１７、Ｏ２ガス供給源１８、Ｈ２ガス供給源１９を有しており、これらのガスが、それぞれガスライン２０を介してガス導入部材１５に至り、ガス導入部材１５のガス放射孔からチャンバー１内に均一に導入される。ガスライン２０の各々には、マスフローコントローラ２１およびその前後の開閉バルブ２２が設けられている。なお、Ａｒガスに代えて他の希ガス、例えばＫｒ、Ｈｅ、Ｎｅ、Ｘｅなどのガスを用いてもよく、また、後述するように希ガスは含まなくてもよい。
上記排気室１１の側面には排気管２３が接続されており、この排気管２３には高速真空ポンプを含む排気装置２４が接続されている。そしてこの排気装置２４を作動させることによりチャンバー１内のガスが、排気室１１の空間１１ａ内へ均一に排出され、排気管２３を介して排気される。これによりチャンバー１内を所定の真空度、例えば０．１３３Ｐａまで高速に減圧することが可能となっている。
チャンバー１の側壁には、プラズマ処理装置１００に隣接する搬送室（図示せず）との間でウエハＷの搬入出を行うための搬入出口２５と、この搬入出口２５を開閉するゲートバルブ２６とが設けられている。
チャンバー１の上部は開口部となっており、この開口部の周縁部に沿ってリング状の支持部２７が設けられている。この支持部２７に誘電体、例えば石英やＡｌ２Ｏ３等のセラミックスからなり、マイクロ波を透過するマイクロ波透過板２８がシール部材２９を介して気密に設けられている。したがって、チャンバー１内は気密に保持される。
マイクロ波透過板２８の上方には、サセプタ２と対向するように、円板状の平面アンテナ板３１が設けられている。この平面アンテナ板３１はチャンバー１の側壁上端に係止されている。平面アンテナ板３１は、例えば８インチサイズのウエハＷに対応する場合には、直径が３００〜４００ｍｍ、厚みが１〜数ｍｍ（例えば１ｍｍ）の導電性材料からなる円板である。具体的には、例えば表面が銀または金メッキされた銅板またはアルミニウム板からなり、多数のマイクロ波放射孔３２（スロット）が所定のパターンで貫通して形成された構成となっている。ニッケル板やステンレス鋼板であってもよい。
マイクロ波放射孔３２は、例えば図２に示すように長い形状をなすものが対をなし、典型的には対をなすマイクロ波放射孔３２同士が「Ｔ」字状に配置され、これらの対が複数、同心円状に配置されている。マイクロ波放射孔３２の長さや配列間隔は、マイクロ波の波長（λg）に応じて決定され、例えばマイクロ波放射孔３２の間隔は、λg／４、λg／２またはλgとなるように配置される。なお、図２においては、同心円状に形成された隣接するマイクロ波放射孔３２同士の間隔をΔｒで示している。また、マイクロ波放射孔３２は、円形状、円弧状等の他の形状であってもよい。さらに、マイクロ波放射孔３２の配置形態は特に限定されず、同心円状のほか、例えば、螺旋状、放射状に配置することもできる。
この平面アンテナ板３１の上面には、真空よりも大きい誘電率を有する誘電体材料、例えば石英からなる遅波材３３が設けられている。遅波材３は、ポリテトラフルオロエチレン、ポリイミドなどの樹脂で構成されていてもよい。この遅波材３３は、真空中ではマイクロ波の波長が長くなることから、マイクロ波の波長を短くしてプラズマを調整する機能を有している。なお、平面アンテナ板３１とマイクロ波透過板２８との間、また、遅波材３３と平面アンテナ板３１との間は、それぞれ密着または離間させて配置することができる。
チャンバー１の上面には、これら平面アンテナ板３１および遅波材３３を覆うように、例えばアルミニウムやステンレス鋼、銅等の金属材からなるシールド蓋体３４が設けられている。シールド蓋体３４は導波路の一部として機能し、マイクロ波を放射状に均一に伝播させる。チャンバー１の上面とシールド蓋体３４とはシール部材３５によりシールされている。シールド蓋体３４には、冷却水流路３４ａが形成されており、そこに冷却水を通流させることにより、シールド蓋体３４、遅波材３３、平面アンテナ板３１、マイクロ波透過板２８を冷却するようになっている。なお、シールド蓋体３４は接地されている。
シールド蓋体３４の上壁の中央には開口部３６が形成されており、この開口部には導波管３７が接続されている。この導波管３７の端部には、マッチング回路３８を介してマイクロ波発生装置３９が接続されている。これにより、マイクロ波発生装置３９で発生した例えば周波数２．４５ＧＨｚのマイクロ波が導波管３７を介して上記平面アンテナ板３１へ伝播されるようになっている。なお、マイクロ波の周波数としては、８．３５ＧＨｚ、１．９８ＧＨｚ等を用いることもできる。
導波管３７は、上記シールド蓋体３４の開口部３６から上方へ延出する断面円形状の同軸導波管３７ａと、この同軸導波管３７ａの上端部にモード変換器４０を介して接続された水平方向に延びる矩形導波管３７ｂとを有している。矩形導波管３７ｂと同軸導波管３７ａとの間のモード変換器４０は、矩形導波管３７ｂ内をＴＥモードで伝播するマイクロ波をＴＥＭモードに変換する機能を有している。同軸導波管３７ａの中心には内導体４１が延在しており、この内導体４１の下端部は、平面アンテナ板３１の中心に接続固定されている。これにより、マイクロ波は、同軸導波管３７ａの内導体４１を介して平面アンテナ板３１へ均一に効率よく伝播される。
プラズマ処理装置１００の各構成部は、ＣＰＵを備えたプロセスコントローラ５０に接続されて制御される構成となっている。プロセスコントローラ５０には、工程管理者がプラズマ処理装置１００を管理するためにコマンドの入力操作等を行うキーボードや、プラズマ処理装置１００の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース５１が接続されている。
また、プロセスコントローラ５０には、プラズマ処理装置１００で実行される各種処理をプロセスコントローラ５０の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記録されたレシピが格納された記憶部５２が接続されている。
そして、必要に応じて、ユーザーインターフェース５１からの指示等にて任意のレシピを記憶部５２から呼び出してプロセスコントローラ５０に実行させることで、プロセスコントローラ５０の制御下で、プラズマ処理装置１００での所望の処理が行われる。また、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記憶媒体、例えばＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、フラッシュメモリーなどに格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
このように構成されたプラズマ処理装置１００は、８００℃以下好ましくは５００℃以下の低い温度でもダメージフリーなプラズマ処理により、良質な膜を形成できるとともに、プラズマ均一性に優れており、プロセスの均一性を実現することができる。
このプラズマ処理装置１００は、前記のようにトランジスタのゲート絶縁膜としてのシリコン酸化膜を形成する場合や、半導体装置の製造過程で素子分離技術として利用されているシャロートレンチアイソレーション（Shallow Trench Isolation；ＳＴＩ）におけるトレンチ内に酸化膜を形成する場合などに、好適に利用可能なものである。
プラズマ処理装置１００によるトレンチの酸化処理について説明する。まず、ゲートバルブ２６を開にして搬入出口２５からトレンチが形成されたウエハＷをチャンバー１内に搬入し、サセプタ２上に載置する。
そして、ガス供給系１６のＡｒガス供給源１７およびＯ２ガス供給源１８から、ＡｒガスおよびＯ２ガスを所定の流量でガス導入部材１５を介してチャンバー１内に導入し、所定の処理圧力に維持する。この際の条件としては、処理ガス中の酸素の割合が２０％以上であればよく、例えば２５〜１００％が好ましく、５０〜１００％がより好ましく、７５〜１００％が望ましい。このように、処理ガス中の酸素の割合を調節することにより、プラズマ中の酸素イオンや酸素ラジカルの量を制御することができる。したがって、シリコン表面に例えば凹凸、溝などのパターンが存在する場合でも、酸素ガスの分圧を調節することで、凹部の奥に到達する酸素イオンや酸素ラジカルの量を調節できるので、均一な膜厚でシリコン酸化膜を形成することができる。
処理ガスの流量は、Ａｒガス：０〜３０００ｍＬ／ｍｉｎ、Ｏ２ガス：１０〜５００ｍＬ／ｍｉｎの範囲から、全ガス流量に対する酸素の割合が上記値となるように選択することができる。
また、Ａｒガス供給源１７およびＯ２ガス供給源１８からのＡｒガスおよびＯ２ガスに加え、Ｈ２ガス供給源１９からＨ２ガスを所定比率で導入することもできる。Ｈ２ガスを供給することにより、プラズマ酸化処理における酸化レートを向上させることができる。これは、Ｈ２ガスを供給することでＯＨラジカルが生成され、これが酸化レート向上に寄与するためである。この場合、Ｈ２ガスの割合は、処理ガス全体の量に対して０．１〜１０％となるようにすることが好ましく、０．１〜５％がより好ましく、０．１〜２％が望ましい。
また、チャンバー内処理圧力は、４００Ｐａ以上例えば４００Ｐａ以上１３３３Ｐａ以下が好ましく、４００Ｐａ以上６６７Ｐａ以下がより好ましい。
また、処理温度は２００〜８００℃の範囲から選択でき、４００〜５００℃が好ましい。
次いで、マイクロ波発生装置３９からのマイクロ波を、マッチング回路３８を経て導波管３７に導く。マイクロ波は、矩形導波管３７ｂ、モード変換器４０、および同軸導波管３７ａを順次通って平面アンテナ板３１に供給され、平面アンテナ板３１からマイクロ波透過板２８を経てチャンバー１内におけるウエハＷの上方空間に放射される。マイクロ波は、矩形導波管３７ｂ内ではＴＥモードで伝播し、このＴＥモードのマイクロ波はモード変換器４０でＴＥＭモードに変換されて、同軸導波管３７ａ内を平面アンテナ板３１に向けて伝播されていく。この際、マイクロ波発生装置３９のパワー密度は０．４１〜４．１９Ｗ／ｃｍ２、パワーは０．５〜５ｋＷとすることが好ましい。
平面アンテナ板３１からマイクロ波透過板２８を経てチャンバー１に放射されたマイクロ波によりチャンバー１内で電磁界が形成され、Ａｒガス、Ｏ２ガス等がプラズマ化し、このプラズマによりウエハＷに形成された凹部内に露出したシリコン表面を酸化する。このマイクロ波プラズマは、マイクロ波が平面アンテナ板３１の多数のマイクロ波放射孔３２から放射されることにより、略１×１０１０〜５×１０１２／ｃｍ３あるいはそれ以上の高密度のプラズマとなり、その電子温度は、０．５〜２ｅＶ程度、プラズマ密度の均一性は、±５％以下である。したがって、低温かつ短時間で酸化処理を行って薄く均一な酸化膜を形成することができ、しかも酸化膜へのプラズマによるダメージが小さく、良質なシリコン酸化膜を形成できるというメリットがある。
このように、４００Ｐａ以上１３３３Ｐａ以下の処理圧力、処理ガス中の酸素の割合が２０％以上の条件でプラズマ酸化処理を行なうことにより、被処理体表面に形成された凹凸形状のパターンの疎密に影響されることなく、優れた膜質のシリコン酸化膜を形成することができる。したがって、この方法により得られたシリコン酸化膜を絶縁膜として使用する半導体装置に良好な電気的特性を付与できる。
次に、本発明の効果を確認した試験結果について説明を行なう。
図３は、下記の条件Ａ〜条件Ｄでシリコン表面にシリコン酸化膜を６ｎｍの膜厚で形成した後、希フッ酸（ＨＦ：Ｈ２Ｏ＝１：１００）溶液に１０秒間浸漬してウェットエッチング処理をした場合のシリコン酸化膜の膜厚の減少量（ΔＴＯＸ）を測定した結果を示している。ここで、条件Ａ、条件Ｂは比較方法であり、条件Ｃは本発明方法である。また、条件Ｄは、熱酸化方法（参考）である。
＜条件Ａ＞・・・低酸素・低圧力プラズマ酸化処理
Ａｒ流量：５００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｏ２流量：５ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｈ２流量：０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｏ２ガス比率：約１％
処理圧力：１３３．３Ｐａ（１Ｔｏｒｒ）
マイクロ波パワー：２７５０Ｗ
マイクロ波パワー密度：２．３Ｗ／ｃｍ２
処理温度：４００℃
処理時間：３６０秒
＜条件Ｂ＞・・・低酸素・低圧力・Ｈ２添加プラズマ酸化処理
Ａｒ流量：５００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｏ２流量：５ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｈ２流量：５ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｏ２ガス比率：約１％
処理圧力：１３３．３Ｐａ（１Ｔｏｒｒ）
マイクロ波パワー：２７５０Ｗ
マイクロ波パワー密度：２．３Ｗ／ｃｍ２
処理温度：４００℃
処理時間：５５秒
＜条件Ｃ＞・・・高酸素・高圧力・Ｈ２添加プラズマ酸化処理
Ａｒ流量：１２０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｏ２流量：３７ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｈ２流量：３ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｏ２ガス比率：約２３％
処理圧力：６６６．５Ｐａ（５Ｔｏｒｒ）
マイクロ波パワー：２７５０Ｗ
マイクロ波パワー密度：２．３Ｗ／ｃｍ２
処理温度：４００℃
処理時間：４４４秒
＜条件Ｄ＞・・・ＷＶＧ熱酸化
処理温度：９５０℃
図３より、高酸素・高圧力・Ｈ２添加の条件Ｃでシリコン酸化膜を形成した本発明方法の場合、比較方法である低酸素・低圧力の条件Ａや、低酸素・低圧力・Ｈ２添加の条件Ｂに比べ、希フッ酸によるエッチング量が小さく、条件Ｄの熱酸化処理の次にシリコン酸化膜の膜質が緻密で良好であることが示された。
また、下記の条件でＯ２ガス比率と処理圧力を変化させてシリコン表面にプラズマ酸化処理を行ない、シリコン酸化膜を８ｎｍの膜厚で形成した。その後、希フッ酸（ＨＦ：Ｈ２Ｏ＝１：１００）に１０秒間浸漬してウェットエッチング処理をした後、ウェットエッチングの前後でシリコン酸化膜の膜厚の減少量（ΔＴＯＸ；エッチング量）を測定した。その結果を表１に示す。また、図４ＡにＯ２ガス比率（酸素濃度）とΔＴＯＸから換算したエッチングレートとの関係を、図４Ｂに処理圧力と結果をΔＴＯＸから換算したエッチングレートとの関係を示す。
＜条件Ｅ＞
Ａｒ流量：９９０、７５０または５００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｏ２流量：１０、２５０、または５００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｈ２流量：０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｏ２ガス比率：約１％、約２５％、約５０％
処理圧力：１３．３（０．１Ｔｏｒｒ）、１３３．３（１Ｔｏｒｒ）または６６６．５Ｐａ（５Ｔｏｒｒ）
マイクロ波パワー：４０００Ｗ
マイクロ波パワー密度：３．３５Ｗ／ｃｍ２
処理温度：８００℃
処理時間：３０〜５００秒
Figure 0005291467
表１および図４Ａ、４Ｂより、高酸素濃度（２５％、５０％）、高圧（６６６．５Ｐａ）で形成されたシリコン酸化膜であるほど、エッチング量が小さくなっており、シリコン酸化膜の緻密性が高いことが確認された。
また、上記条件Ｅのプラズマ酸化処理によって形成されたシリコン酸化膜について、ＥＳＲ(電子スピン共鳴)分析装置により膜中のＳｉ−Ｏ結合の欠損量Ｅ’を測定した。その結果を表２に示す。また、図５Ａに、Ｏ２ガス比率（酸素濃度）とシリコン酸化膜のＥＳＲ分析によるＥ’との関係を、図５Ｂに処理圧力とシリコン酸化膜のＥＳＲ分析によるＥ’との関係を示す。
Figure 0005291467
表２および図５Ａ、５Ｂから、処理圧力が高い（６６６．５Ｐａ）場合には、Ｓｉ−Ｏ結合の欠損量Ｅ’が検出限界である約５×１０１６［ｓｐｉｎｓ／ｃｍ３］以下となっており、膜中の欠陥が少なく良好な膜質であることが確認された。
次に、図６は、前記条件Ａ〜条件Ｄの酸化処理によって形成されたシリコン酸化膜について、膜中の「酸素／シリコン比率（Ｏ／Ｓｉ比率）」をＸＰＳ分析装置（X-Ray Photoelectron Spectroscopy Analysis）により計測した結果を示している。なお、図６の縦軸は、条件ＤのＷＶＧ熱酸化処理により形成されたシリコン酸化膜のＯ／Ｓｉ比率を基準にして規格化した値である。
図６より、高酸素・高圧力・Ｈ２添加の条件Ｃでシリコン酸化膜を形成した本発明方法の場合、比較方法である低酸素・低圧力の条件Ａや、低酸素・低圧力・Ｈ２添加の条件Ｂに比べ、Ｏ／Ｓｉ比率が条件Ｄの熱酸化処理に近く、シリコン酸化膜の膜質が良好であることが示された。なお、処理ガス中にＨ２を添加しなかった場合でも同様の結果が得られた。
次に、図７は、前記条件Ａ〜条件Ｄの酸化処理によって形成されたシリコン酸化膜について、絶縁膜信頼性評価試験（ＴＺＤＢ試験）を実施した結果である。なお、ＴＺＤＢ測定対象のシリコン酸化膜の膜厚（Ｔｏｘ）は６ｎｍ、面積（Ｓ）は５ｍｍ２、測定箇所（Ｎ）は１１２ポイントとした。
図７より、高酸素・高圧力・Ｈ２添加の条件Ｃでシリコン酸化膜を形成した本発明方法の場合、歩留り［合格基準Ｃ＋（１５≦Ｅｂｄ）］が比較方法である低酸素・低圧力の条件Ａや、低酸素・低圧力・Ｈ２添加の条件Ｂに比べて格段に高く、条件Ｄの熱酸化処理に近い結果になっていることがわかる。この結果から、高酸素・高圧力・Ｈ２添加の条件Ｃで形成したシリコン酸化膜は、絶縁耐性に優れていることが確認された。なお、処理ガス中にＨ２を添加しなかった場合でも同様の結果が得られた。
次に、本発明のシリコン酸化膜の形成方法を、疎密を持つパターンが形成されたシリコン表面の酸化膜形成に適用した例について説明を行なう。図８は、条件Ａ〜条件Ｃのプラズマ酸化処理によって、パターン１１０を有するシリコン基板１０１の表面に酸化膜１１１を形成した後のウエハＷの要部の断面構造を模式的に示したものである。
この試験では、前記条件Ａ〜条件Ｃでプラズマ酸化処理を行なった。各条件でシリコン酸化膜を形成後、パターンが疎な部分のトップ膜厚ａ、側部膜厚ｂおよび底部膜厚ｃ並びにパターンが密な部分の側部膜厚ｂ’および底部膜厚ｃ’を、それぞれ測定した。その結果を表３に示した。
Figure 0005291467
表３の疎密比は、密部の膜厚と疎部の膜厚との比を表すものであり、これが１００％に近いほど、疎密による膜厚差が小さいこととなる。表３に示すように、約２３％の高酸素濃度、６６６．５Ｐａの高圧力条件でプラズマ酸化処理を行なった条件Ｃ（本発明方法）では、ＡｒとＯ２のガス系における約１％の低酸素濃度、１３３．３Ｐａの低圧力条件でプラズマ酸化処理を行なった条件Ａや、ＡｒとＯ２とＨ２のガス系における約１％の低酸素濃度、１３３．３Ｐａの低圧力条件でプラズマ酸化処理を行なった条件Ｂと比較して、ウエハＷの表面のパターン構造における疎密による膜厚差が少ないシリコン酸化膜を形成できることが確認できた。具体的には、パターンが疎な部分（疎部）の酸化膜１１１の膜厚（図８の符号ｂ、ｃ）と、パターンが密な部分（密部）の酸化膜１１１の膜厚（図８の符号ｂ’、ｃ’）との膜厚差を改善できることが示された。なお、パターンの凹部の深さと開口幅との比（アスペクト比）は２であった。
表３の結果に基づいて、圧力と疎密比との関係を図９に示し、酸素割合と疎密比との関係を図１０に示す。これらの図から圧力が４００Ｐａ以上、酸素の割合が２０％以上で、疎密比が９０％以上となり、密部と疎部の膜厚差が小さくなることが確認された。
なお、本発明は上記実施形態に限定されることはなく、種々の変形が可能である。例えば図１では、ＲＬＳＡ方式のプラズマ処理装置１００を例に挙げたが、例えばリモートプラズマ方式、ＩＣＰプラズマ方式、ＥＣＲプラズマ方式、表面反射波プラズマ方式、マグネトロンプラズマ方式等のプラズマ処理装置であってもよい。
また、本発明は、図８に例示されるような凹凸形状のパターンに沿って高品質な酸化膜形成をする必要性が高いアプリケーション、例えばＳＴＩにおけるトレンチ内部の酸化膜形成やトランジスタのポリシリコンゲート電極側壁の酸化膜形成などに適用できる。また、凹凸が形成されて部位により面方位が相違するシリコン表面例えばフィン構造や溝ゲート構造の３次元トランジスタの製造過程でゲート絶縁膜等としてのシリコン酸化膜を形成する場合にも、本発明を適用可能である。さらに、トランジスタのゲート絶縁膜の形成、フラッシュメモリーなどのトンネル酸化膜の形成などにも適用可能である。また、凹凸はトレンチに限らず、例えばホールであってもよい。
さらに、上記実施形態では、絶縁膜としてシリコン酸化膜を形成する方法に関して述べたが、本発明方法により形成されたシリコン酸化膜をさらに窒化処理してシリコン酸窒化膜（ＳｉＯＮ膜）を形成することもできる。この場合、窒化処理の方法は問わないが、例えばＡｒガスとＮ２ガスを含む混合ガスを用いてプラズマ窒化処理をすることが好ましい。
本発明は、各種半導体装置の製造において、シリコン酸化膜を形成する場合などに好適に利用することができる。

Claims (8)

  1. プラズマ処理装置の処理室内に、表面がシリコンで構成され表面に凹凸形状のパターンを有する被処理体を搬入することと、
    処理ガスが酸素と水素を含み、処理ガス中の酸素の割合が２０％以上で、かつ４００Ｐａ以上６６７Ｐａ以下の処理圧力の条件で、前記処理室内にプラズマを形成することと、
    前記プラズマにより、前記被処理体の表面のシリコンを酸化してシリコン酸化膜を形成することと、
    を含む、プラズマ酸化処理方法。
  2. 前記処理ガス中の酸素の割合が２５％以上である、請求項１に記載のプラズマ酸化処理方法。
  3. 前記処理ガス中の水素の割合が０．１〜１０％の割合である、請求項１または請求項２に記載のプラズマ酸化処理方法。
  4. シリコン酸化膜を形成する際の被処理体の温度が２００〜８００℃である、請求項１から請求項３のいずれか１項に記載のプラズマ酸化処理方法。
  5. 前記プラズマは、前記処理ガスが、複数のスロットを有する平面アンテナにより前記処理室内に導入されるマイクロ波によって励起されて形成されるマイクロ波励起プラズマである、請求項１から請求項４のいずれか１項に記載のプラズマ酸化処理方法。
  6. 前記被処理体の前記凹凸形状のパターンは、その凹凸が疎な領域と密な領域とが形成されている、請求項１から請求項５のいずれか１項に記載のプラズマ酸化処理方法。
  7. コンピュータ上で動作し、処理容器を有するプラズマ処理装置を制御するプログラムが記憶された記憶媒体であって、
    前記プログラムは、実行時に、請求項１から請求項６のいずれかのプラズマ酸化処理方法が行われるように、コンピュータに前記プラズマ処理装置を制御させる、記憶媒体。
  8. 被処理体が収容される処理室と、
    前記処理室内に酸素と水素を含む処理ガスを供給する処理ガス供給機構と、
    前記処理室内を真空排気する排気機構と、
    前記処理室に前記処理ガスのプラズマを生成させるプラズマ生成機構と、
    請求項１から請求項６のいずれかのプラズマ酸化処理方法に規定する条件により、表面がシリコンで構成され表面に凹凸形状のパターンを有する被処理体の表面を酸化してシリコン酸化膜を形成するように制御する制御部と、
    を備えた、プラズマ処理装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI441239B (zh) * 2006-12-12 2014-06-11 Asml Netherlands Bv 製造微影元件的方法、微影單元及電腦程式產品
CN103730373B (zh) * 2013-12-31 2016-09-07 京东方科技集团股份有限公司 一种半导体器件的制备方法及半导体器件
US11791155B2 (en) 2020-08-27 2023-10-17 Applied Materials, Inc. Diffusion barriers for germanium

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145131A (ja) * 1997-03-18 1999-05-28 Toshiba Corp 半導体装置の製造方法及び半導体製造装置、及び半導体装置
JP2004535077A (ja) * 2001-07-13 2004-11-18 インターナショナル・ビジネス・マシーンズ・コーポレーション 原子状酸素促進酸化（ａｔｏｍｉｃｏｘｙｇｅｎｅｎｈａｎｃｅｄｏｘｉｄａｔｉｏｎ）を使ってゲート活性化を改良する方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07118522B2 (ja) 1990-10-24 1995-12-18 インターナショナル・ビジネス・マシーンズ・コーポレイション 基板表面を酸化処理するための方法及び半導体の構造
US20040142577A1 (en) * 2001-01-22 2004-07-22 Takuya Sugawara Method for producing material of electronic device
JP2002280369A (ja) * 2001-03-19 2002-09-27 Canon Sales Co Inc シリコン基板の酸化膜形成装置及び酸化膜形成方法
JP4435666B2 (ja) * 2004-11-09 2010-03-24 東京エレクトロン株式会社 プラズマ処理方法、成膜方法
JP4246161B2 (ja) 2005-01-17 2009-04-02 富士通株式会社 タンパク質検出デバイスおよびタンパク質の定量分析方法
WO2006082730A1 (ja) * 2005-02-01 2006-08-10 Tokyo Electron Limited 半導体装置の製造方法およびプラズマ酸化処理方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145131A (ja) * 1997-03-18 1999-05-28 Toshiba Corp 半導体装置の製造方法及び半導体製造装置、及び半導体装置
JP2004535077A (ja) * 2001-07-13 2004-11-18 インターナショナル・ビジネス・マシーンズ・コーポレーション 原子状酸素促進酸化（ａｔｏｍｉｃｏｘｙｇｅｎｅｎｈａｎｃｅｄｏｘｉｄａｔｉｏｎ）を使ってゲート活性化を改良する方法

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