JP5279631B2 - 電子部品内蔵配線基板と電子部品内蔵配線基板の製造方法 - Google Patents

電子部品内蔵配線基板と電子部品内蔵配線基板の製造方法 Download PDF

Info

Publication number
JP5279631B2
JP5279631B2 JP2009149041A JP2009149041A JP5279631B2 JP 5279631 B2 JP5279631 B2 JP 5279631B2 JP 2009149041 A JP2009149041 A JP 2009149041A JP 2009149041 A JP2009149041 A JP 2009149041A JP 5279631 B2 JP5279631 B2 JP 5279631B2
Authority
JP
Japan
Prior art keywords
electronic component
wiring board
opening
wiring
built
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009149041A
Other languages
English (en)
Other versions
JP2011009301A5 (ja
JP2011009301A (ja
Inventor
洋弘 町田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2009149041A priority Critical patent/JP5279631B2/ja
Priority to US12/820,546 priority patent/US8274153B2/en
Publication of JP2011009301A publication Critical patent/JP2011009301A/ja
Publication of JP2011009301A5 publication Critical patent/JP2011009301A5/ja
Application granted granted Critical
Publication of JP5279631B2 publication Critical patent/JP5279631B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Combinations Of Printed Boards (AREA)

Description

本発明は電子部品内蔵配線基板と電子部品内蔵配線基板の製造方法に関し、より詳細には、一対の配線基板間に電子部品を搭載した電子部品内蔵配線基板と電子部品内蔵配線基板の製造方法に関する。
図１６は下記特許文献１で提案された従来の電子部品内蔵配線基板２００の封止樹脂充填前の状態を示す横断面図である。
この電子部品内蔵配線基板２００は、一方の配線基板１１０と他方の配線基板１２０間に電子部品１３０を搭載し、一方の配線基板１１０の上面に形成された接続パッド１１２Ｂと他方の配線基板１２０の下面に形成された接続パッド１２２Ａとを、接続端子としての銅コア付きのはんだボール１５０を介して電気的に接続したものである。
特開２００８−１５９９５５号公報
図１６に示す電子部品内蔵配線基板２００は、図１７に示すように、トランスファモールド金型１７２，１７４を用いて他方の配線基板１２０と一方の配線基板１１０との間に封止樹脂１６０が充填される。このとき、他方の配線基板１２０の開口部１２４の近傍部分が、図１７に示されているように、トランスファモールド金型１７２，１７４からのクランプ力により下方にたわむ変形を起こすことがあることが明らかになった。
これは、他方の配線基板１２０に形成された開口部１２４の近傍部分に、その部分を支承する部材が何等配設されておらず、オーバーハング状態になっていることが原因である。図１７に示すように、他方の配線基板１２０の下方側へのたわみ変形が惹起された状態で上下の各配線基板１１０，１２０との間に封止樹脂１６０の充填を行うと、トランスファモールド金型１７２と開口部１２４との間に隙間部分が形成された状態になっているので、この隙間部分に封止樹脂１６０が侵入してしまうことがある。この結果、図１８に示すように、他方の配線基板１２０の上面に形成した開口部１２４近傍位置の接続パッド１２２Ｂが、トランスファモールド金型１７２と他方の配線基板１２０との間に侵入した封止樹脂１６０により汚染されてしまい、電子部品内蔵配線基板２００の製品歩留まりが低減してしまうという課題がある。
そこで本願発明は、一方の配線基板上に搭載された電子部品の位置と対向する位置に開口部を有する他方の配線基板をはんだボールを介して積み重ね、一方の配線基板と他方の配線基板との間に封止樹脂を充填する際に、開口部と電子部品との隙間部分から他方の配線基板の上面への封止樹脂の進入を防ぐことが可能な電子部品内蔵配線基板と、電子部品内蔵配線基板の製造方法の提供を目的としている。
以上の目的を達成するため本願発明は以下の構成を有する。
すなわち、電子部品内蔵配線基板の発明としては、接続端子を介して電気的に接続されて積層された一対の配線基板における一方の配線基板に電子部品が搭載され、他方の配線基板には、前記電子部品に対応する部分に、前記電子部品を収容可能な大きさの開口部が形成されている電子部品内蔵配線基板であって、前記電子部品と前記一方の配線基板との間に充填されたアンダーフィル樹脂の一部によって、前記電子部品の外周縁と前記開口部の内周縁との隙間を閉塞し、且つ前記開口部の内周縁を所要範囲にわたって支承する支承部が形成され、前記一対の配線基板間には、封止樹脂が充填されていることを特徴とする電子部品内蔵配線基板とすることができる。
また、電子部品内蔵配線基板の製造方法の発明として、接続端子を介して電気的に接続して積層した一対の配線基板の一方に電子部品を搭載し、他方の配線基板に前記電子部品に対応する部分に前記電子部品が収容可能な大きさに形成された開口部を有する電子部品内蔵配線基板を製造する際に、前記電子部品と前記一方の配線基板の間をアンダーフィル樹脂によって充填しつつ、前記アンダーフィル樹脂の一部によって、前記電子部品の外周縁と前記開口部の内周縁との隙間を閉塞し、且つ前記開口部の内周縁を所要範囲にわたって支承する支承部を形成する工程と、前記他の配線基板を、前記一方の配線基板の電子部品搭載面側に、前記接続端子を介して電気的に接続して積層する工程と、前記一対の配線基板間に前記接続端子及び電子部品を封止する封止樹脂を充填する工程と、を有していることを特徴とする電子部品内蔵配線基板の製造方法もある。
本発明にかかる電子部品内蔵配線基板によれば、電子部品の外周縁と開口部との間が閉塞され、かつ、他方の配線基板の開口部の内周縁が支承された状態でモールド金型にセットすることができる。これにより、トランスファモールド金型のクランプ力によって、他方の配線基板の開口部の近傍部分におけるたわみ変形を防止することができる。このため、トランスファモールド金型内で、一方の配線基板と他方の配線基板との間に封止樹脂を充填する際に、封止樹脂が他方の配線基板の上面に侵入することがない。すなわち、他方の配線基板の上面の設けられた接続パッドの汚染がなくなり、電子部品内蔵配線基板の製造歩留まりを大幅に向上させることができる。
第１実施形態における一方の配線基板の当初状態を示す断面図である。 図１に示す一方の配線基板の電子部品の電極端子位置に、はんだバンプを配設した状態を示す断面図である。 図２に示す一方の配線基板の電子部品の搭載位置に、樹脂フィルムを配設した状態を示す断面図である。 図３に示す一方の配線基板の樹脂フィルムに電子部品である半導体素子を搭載した状態を示す断面図である。 図４に示す一方の配線基板の接続パッドにはんだボールを搭載した状態を示す断面図である。 図５に示す一方の配線基板に開口部を有する他方の配線基板を積層した中間体を示す断面図である。 トランスファモールド金型により図６に示す中間体の上下配線基板間に封止樹脂を充填している状態を示す断面図である。 トランスファモールド金型から取り出した状態における電子部品内蔵配線基板の断面図である。 図８に示す電子部品内蔵配線基板の開口部を洗浄処理した状態を示す断面図である。 図９に示す電子部品内蔵配線基板の一方の配線基板に外部接続端子を取り付けた状態を示す断面図である。 第２実施形態における電子部品内蔵配線基板の構造を示す断面図である。 第３実施形態における電子部品内蔵配線基板の構造を示す断面図である。 第４実施形態における電子部品内蔵配線基板の各製造工程における状態を示す断面図である。 第４実施形態における電子部品内蔵配線基板の各製造工程における状態を示す断面図である。 第４実施形態における電子部品内蔵配線基板の各製造工程における状態を示す断面図である。 従来技術における電子部品内蔵配線基板の封止樹脂充填前の状態を示す断面図である。 従来技術における電子部品内蔵配線基板をトランスファモールド金型により封止樹脂を充填している状態を示す断面図である。 図１７に示す電子部品内蔵配線基板をトランスファモールド金型から取り出した状態を示す断面図である。
（第１実施形態）
以下、本発明にかかる電子部品内蔵配線基板の製造方法についての実施の形態を、図面に基づいて説明する。まず、図１に示すように、一方の配線基板１０を準備する。この一方の配線基板１０は、絶縁部材からなるコア基板１１の上下面のそれぞれに、公知の方法で銅等の導体を用いて配線パターン１２が形成されている。本実施形態においては、コア基板１１の表面に複数層に配線パターン１２が形成されている。
一方の配線基板１０の板厚方向に隣接する配線パターン１２間には、絶縁樹脂１３が積層されていて、絶縁樹脂１３に設けられたヴィアＶにより板厚方向（上下方向）の配線パターン１２が電気的に接続されている。
一方の配線基板１０の上下両表面はレジスト１５により覆われている。レジスト１５の一部を除去することで、配線パターン１２を露出させて接続パッド１２Ａ，１２Ｂが形成されている。また、図示しないが接続パッド１２Ａおよび１２Ｂは、配線パターン１２の表面にニッケルめっきおよび金めっき処理が施された多層構造のランド部に形成されている。一方の配線基板１０の上下面に形成されている接続パッド１２Ａおよび１２Ｂは、ヴィアＶ、スルーホールＨおよび配線パターン１２により電気的に接続されている。
次に、図２に示すように、一方の配線基板１０の上面に搭載する電子部品である半導体素子の電極端子が接続される接続パッド１２Ｂに、はんだバンプ１２Ｃを形成する。はんだバンプ１２Ｃを形成することにより、後述する電子部品である半導体素子に形成された金バンプ等の金属バンプからなる電極端子との接合を確実にすることができる。
続いて、図３に示すように一方の配線基板１０の半導体素子搭載位置に、アンダーフィル樹脂からなる樹脂フィルム４０を配設する。樹脂フィルム４０は、一方の配線基板１０とここに搭載された半導体素子との間をアンダーフィル樹脂によって充填させるためのものである。このため樹脂フィルム４０は、搭載する半導体素子の平面領域よりも広範囲を被覆することができる大きさである。先に形成したはんだバンプ１２Ｃは、樹脂フィルム４０により被覆された状態になる。
次に、図４に示すように、樹脂フィルム４０に半導体素子３０を搭載する。半導体素子３０は、電極端子３２が形成された面を樹脂フィルム４０に対向させた状態（フリップチップ方式）で一方の配線基板１０に搭載される。樹脂フィルム４０へ半導体素子３０を搭載する際には、一方の配線基板１０、樹脂フィルム４０と、半導体素子３０のそれぞれを加熱しながら行うことが好適である。このようにして搭載された半導体素子３０は電極端子３２が加熱されて軟化した樹脂フィルム４０を貫通して、はんだバンプ１２Ｃにくい込んだ状態となり、金属間接合により電気的に接続される。
加熱されて軟化した樹脂フィルム４０（アンダーフィル樹脂）は、半導体素子３０により押圧されて図４に示すように半導体素子３０の外周側面に沿って這い上がり、いわゆる盛り上がり部４２を形成する。本実施形態においては、半導体素子３０の実装時による押圧力により押し出された盛り上がり部４２は半導体素子３０の上面（背面または裏面ともいう）よりも上方側位置まで突出する。このため、半導体素子３０と一方の配線基板１０との間に充填される樹脂量と、樹脂フィルム４０の樹脂量とを予め算出しておくことが好ましい。このようにして形成された盛り上がり部４２は、半導体素子３０の搭載後に加熱が解除されれば、盛り上がり部４２を半硬化状態にすることができ、一旦形成された盛り上がり部４２が低下してしまうことはない。
続いて図５に示すように、一方の配線基板１０の上面の接続パッド１２Ｂに接続端子であるはんだボール５０を取り付ける。本実施形態で用いているはんだボール５０は、銅製のコア材５２の外周面をはんだペースト５４で被覆したものを用いている。一方の配線基板１０と他方の配線基板２０の離間距離は、銅製のコア材５２の径寸法により規定することができる。銅製のコア材５２の径寸法は、搭載する半導体素子３０の厚さを考慮して電子部品内蔵配線基板の構成に応じて適宜設定することが可能である。
一方の配線基板１０にはんだボール５０が取り付けられた後、図６に示すように、他方の配線基板２０を積層する。他方の配線基板２０もまた、一方の配線基板１０と同様に上下面のそれぞれには、銅等の導体により配線パターン２２が公知の方法で形成されている。すなわち、他方の配線基板２０の表面はレジスト２３により覆われ、配線パターン２２の接続端子が接合される部位は露出して接続パッド２２Ａ，２２Ｂとなっている。他方の配線基板２０の両面に形成された配線パターン２２は、スルーホールにより電気的に接続されている。このようにして形成された他方の配線基板２０には、半導体素子３０の搭載位置に対応する部位に開口部２４が形成されている。開口部２４の内周縁位置は、半導体素子３０の外周縁位置よりも外側位置となるように形成されている。
他方の配線基板２０は、下面側の接続バッド２２Ａの位置をはんだボール５０の位置に位置合わせして一方の配線基板１０に積層される。他方の配線基板２０の接続パッド２２Ａをはんだボール５０の取り付け位置に位置合わせして一方の配線基板１０に積層させれば、半導体素子３０を開口部２４の内側領域に収容することができる。他方の配線基板２０を一方の配線基板１０のはんだボール５０に接続させる際には、他方の配線基板２０の下面高さ位置が盛り上がり部４２の上端高さ位置よりも下方になる。
したがって、他方の配線基板２０の開口部２４の下面側内周縁が盛り上がり部４２に食い込んだ状態で積層され、開口部２４の内周縁とその周辺領域を所要範囲にわたって支承した構造となる。また、盛り上がり部４２の一部によって開口部２４の内周縁と半導体素子３０の外周縁との隙間が閉塞された中間体５５が得られることになる。このように、アンダーフィル樹脂として用いたフィルム樹脂４０の一部により形成された盛り上がり部４２は、支承部として機能している。
次に、図７に示すようにして、中間体５５をトランスファモールド金型の上金型７２と下金型７４（以下、単に、上金型７２、下金型７４という）にセットし、中間体５５の一方の配線基板１０と他方の配線基板２０との間に封止樹脂６０を充填する。このとき中間体５５は、上金型７２と下金型７４とにより上下方向に加圧された状態になるのは従来技術と同様である。はんだボール５０の外表面のはんだペースト５４は、上金型７２と下金型７４からの熱により溶融し、銅製のコア材５２の径寸法により一方の配線基板１０と他方の配線基板２０との離間距離が規定される。
図７からも明らかなように、他方の配線基板２０の開口部２４の内周縁部分は、半導体素子３０のアンダーフィル材として用いた樹脂フィルム４０の盛り上がり部４２により閉塞され、且つ支承された状態になっている。すなわち、上金型７２と下金型７４とを用いて封止樹脂６０を充填する際においても、他方の配線基板２０が開口部２４近傍位置において下方にたわむことがなく、一方の配線基板１０と他方の配線基板２０は平行な積層状態が維持される。これにより、上金型７２の下面と他方の配線基板２０の上面との間に隙間が生じないのである。したがって封止樹脂６０が他方の配線基板２０の上面側に侵入してしまう（いわゆるフラッシュばりを発生する）ことがなく、封止樹脂６０を適切に充填することができる。
中間体５５の一方の配線基板１０と他方の配線基板２０との間に封止樹脂６０の充填を終え、本発明にかかる電子部品内蔵配線基板１００を得ることができる。このようにして得られる電子部品内蔵配線基板１００（他方の配線基板２０）は上面の平坦度が高く、接続パッド２２Ｂの位置精度を高めることができるという利点も有している。
この後、上金型７２と下金型７４とから電子部品内蔵基板１００を取り出す。この電子部品内蔵配線基板１００は、本発明に係る電子部品内蔵配線基板の一実施例である。かかる電子部品内蔵配線基板１００の断面図を図８に示す。
図８に示すように、電子部品内蔵配線基板１００は、接続端子であるはんだボール５０を介して一方の配線基板１０と他方の配線基板２０とが電気的に接続されて積層されている。一方の配線基板１０に電子部品である半導体素子３０が搭載され、他方の配線基板２０には、半導体素子３０に対応する部分に、半導体素子３０を収容可能な大きさの開口部２４が形成されている。
そして、半導体素子３０と一方の配線基板１０との間に充填されたアンダーフィル樹脂からなるフィルム樹脂４０の一部によって盛り上がり部４２が形成されている。半導体素子３０の外周縁と開口部２４の内周縁との隙間は盛り上がり部４２により閉塞された状態になっている。また、開口部２４の内周縁が所要範囲にわたって盛り上がり部４２により支承されている。
一方の配線基板１０と他方の配線基板２０との間には、封止樹脂６０が充填されている。封止樹脂６０は、半導体素子３０の外周側側面の盛り上がり部４２の一部（フィレット部）の外表面よりも外方領域のみに充填されている。
開口部２４の平面領域内はもちろんのこと、他方の配線基板２０の上面の開口部近傍位置に形成された接続パッド２２Ｂは、トランスファモールドを行う前と同様に清浄な状態が維持されている。このように半導体素子３０と封止樹脂６０との直接的な接触がないため、無機物である半導体素子３０と有機物である封止樹脂６０の密着不良を回避することができる点においても好都合である。
本実施形態においては、電子部品内蔵配線基板１００の半導体素子３０の上面領域に入り込んでいる盛り上がり部４２の一部をドライエッチング等により除去する。より詳細には、盛り上がり部４２と半導体素子３０の上面とが面一になる平面に形成し、図９に示すように半導体素子３０の上面全体を露出させている。このようにして半導体素子３０の上面をフリーエリアとしての空間にしておけばよい場合には、盛り上がり部４２の除去処理は省略することももちろん可能である。
そして、図１０に示すように、一方の配線基板１０（電子部品内蔵基板１００）の下面側に形成されている接続パッド１２Ａに、外部接続端子として、はんだバンプ８０を取り付けている。また、図示していないが、半導体素子３０の上面に放熱板（放熱シート）として、グラファイト入りのシリコンシートを貼付すれば、半導体素子３０の放熱効率が向上し、熱がこもりやすくなりがちな電子部品内蔵配線基板１００においては特に好適である。はんだバンプ８０の取り付けや、グラファイト入りのシリコンシートの貼付は省略する場合もある。
（第２実施形態）
次に第２実施形態について説明する。図１１は、本発明にかかる電子部品内蔵配線基板の第２実施形態における構成を示す横断面図である。本実施形態では、第１実施形態で説明した電子部品内蔵配線基板（半導体装置）１００の半導体素子３０の上面（他方の配線基板２０の上面）にメモリ等のいわゆる表面実装部品３５を搭載したものである。本実施形態における電子部品内蔵配線基板１００においても、他方の配線基板２０が開口部２４近傍で下方にたわむ変形がない状態で封止樹脂６０が充填されているので、電子部品内蔵配線基板１００の上面の平坦性を高めることができる。これにより、表面実装部品３５の外部接続端子３６を極めて高い位置精度で他方の配線基板２０の接続パッド２２Ｂに取り付けすることができる。
他の構成については第１実施形態で用いた部材番号と同一の番号を付すことにより、ここでの詳細な説明は省略する。なお、図１１には、電子部品内蔵配線基板１００の一方の配線基板１０に形成された接続パッド１２Ａには、外部接続端子であるはんだバンプ８０が取り付けられているが、はんだバンプ８０を取り付けない形態であってもよいのはもちろんである。
（第３実施形態）
次に第３実施形態について説明する。図１２は、本発明にかかる電子部品内蔵配線基板の第３実施形態における構成を示す横断面図である。具体的には、第１実施形態で説明した電子部品内蔵配線基板（半導体装置）１００の開口部２４により形成された空間に合成樹脂６５を充填して電子部品内蔵配線基板１００の上面を平坦化した後、他の電子部品内蔵配線基板１００を搭載した、いわゆるＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造に形成したものである。下層側の電子部品内蔵配線基板１００の合成樹脂６５の充填にはトランスファモールド金型（ここでは図示せず）を用いることができる。
このとき他方の配線基板２０は、盛り上がり部４２や封止樹脂６０により開口部２４以外の平面領域全域で支持されているので、他方の配線基板２０が開口部２４近傍で下方にたわむ変形を生じることはない。したがって樹脂モールド工程において、上金型７２の下面と他方の配線基板２０の上面との間隙が生じず、開口部２４から他方の配線基板２０の上面に形成された接続パッド２２Ｂに合成樹脂６５が侵入することはなく、他方の配線基板２０の上面に形成された接続パッド２２Ｂの汚染はない。この形態においても、最下層の電子部品内蔵基板１００の一方の配線基板１０へのはんだバンプ８０は取り付けを省略しても良いのは上記実施形態と同様である。
（第４実施形態）
本実施形態においては、一方の配線基板１０に半導体素子３０を搭載する際に、従来技術と同様に、アンダーフィル樹脂４５を充填した実施形態について説明する。
一方の配線基板１０の接続パッド１２Ｂにはんだバンプ１２Ｃを形成した後、半導体素子３０の電極端子３２をはんだバンプ１２Ｃに対向させて（フリップチップ方式で）接合させる。金製の電極端子３２とはんだバンプ１２Ｃとの金属間接合を保護するために、一方の配線基板１０と半導体素子３０との間に公知の方法でアンダーフィル樹脂４５を充填する。ここまでの工程は公知の方法を適用することができるので図示は省略している。アンダーフィル樹脂４５が硬化した後、図１３に示すようにディスペンサＤにより、半導体素子３０の外周側面（アンダーフィル樹脂４５のフィレット部）および上面にエポキシ樹脂等の熱硬化性の合成樹脂４７を供給し、半導体素子３０の外周縁に沿って盛り上がる盛り上がり部４９を形成する。この盛り上がり部４９の形状的特徴や機能的特徴は、第１実施形態におけるフィルム樹脂４０の変形による盛り上がり部４２と同様である。
このようにして半導体素子３０の外周側面および上面側に突出した半硬化状態の盛り上がり部４９を形成した後、第１実施形態と同様にして、一方の配線基板１０の上面の接続パッド１２Ｂに銅製のコア材５２の外表面をはんだペースト５４で被覆したはんだボール５０を取り付け、他方の配線基板２０の下面に形成された接続パッド２２Ａをはんだボール５０の位置に位置合わせした状態で積層することで図１４に示す状態にする。図１４に示されているように、本実施形態によっても、一方の配線基板１０と他方の配線基板２０に形成された開口部２４との間が盛り上がり部４９により閉塞された状態を形成することが可能である。すなわち、他方の配線基板２０は、はんだボール５０だけではなく、開口部２４内に収容された半導体素子３０の外周縁部分において盛り上がり部４９の一部により支持された状態にすることができる。
このようにして得られた電子部品内蔵配線基板１００（半導体装置）の一方の配線基板１０と他方の配線基板２０との隙間部分に封止樹脂６０を充填する際は、第１実施形態と同様に、トランスファモールド金型を用いた封止樹脂６０の充填が可能である。本実施形態における電子部品内蔵配線基板１００においても、盛り上がり部４９により他方の配線基板２０の開口部２４内周端縁が所要範囲にわたって支持されるから、トランスファモールド金型のクランプ力が作用しても、他方の配線基板２０の開口部２４近傍が下方にたわむことはない。
したがって、本実施形態における電子部品内蔵配線基板１００も第１実施形態における電子部品内蔵配線基板１００と同様の仕上がり形状を得ることができる。また必要に応じて、図１５に示すように、電子部品内蔵配線基板１００の下面（一方の配線基板１０の下面）に形成されている接続パッド１２Ａに外部接続端子として、はんだボール８０を取り付けることもできる。
ただし、本実施形態を採用した場合、第１実施形態における盛り上がり部４２と同様の盛り上がり部４９を形成することが可能ではあるものの、第１実施形態に比較して工程数が一工程増加する。
以上に、本発明にかかる電子部品内蔵配線基板（半導体装置）１００について、実施形態に基づいて詳細に説明してきたが、本願発明は以上の実施形態に限定されるものではなく、発明の要旨を変更しない範囲で各種の改変を行っても本願発明の技術的範囲に属することはいうまでもない。
例えば、以上の実施形態においては、電子部品３０として半導体素子を例に説明しているが、電子部品は半導体素子３０に限定されるものではなく、他の電子部品を用いてもよい。
また、第１実施形態においては、支承部となる盛り上がり部４２を形成するアンダーフィル樹脂として、アンダーフィル樹脂からなるフィルム樹脂４０採用しているが、この形態に限定されるものではない。樹脂フィルム４０の他の実施形態としては、例えば、ＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や異方性導電性フィルム等を用いることができる。
さらには、アンダーフィル樹脂の形態はフィルム状に形成されたものに限定されない。他のアンダーフィル樹脂の供給形態としては、例えば、一方の配線基板１０に電子部品である半導体素子３０を搭載する前に、ディスペンサによって液状またはゲル状のアンダーフィル樹脂を供給する形態を採用してもよい。この場合、アンダーフィル樹脂の上から半導体素子３０を搭載する際において、半導体素子３０に押圧されたアンダーフィル樹脂が半導体素子３０の外周側面に沿って這い上がる作用を利用して支承部となる盛り上がり部４２を形成することができる。
また、以上の実施形態において接続端子として用いているはんだボール５０はコア材として銅コア材５２を採用しているが、軟化温度がはんだの融点よりも十分に高い導体であれば、銅以外の金属または他の物質（例えば、合成樹脂）によりコア材５２を形成したはんだボール５０を採用することができる。
また、第４実施形態においては、他方の配線基板２０の積層前に半導体素子３０の外周側面に沿って半導体素子３０の上面側に突出する盛り上がり部４９の合成樹脂をディスペンサＤにより供給して形成する形態について説明しているが、この形態に限定されるものではない。一方の配線基板１０に半導体素子３０を搭載し、アンダーフィル樹脂４５を充填し、開口部２４を有する他方の配線基板２０を積層させた後、開口部２４と半導体素子３０の外周側面との間の隙間部分に合成樹脂をディスペンサＤにより供給することによっても、半導体素子３０と開口部２４との隙間部分からの封止樹脂６０の侵入を防止することができ、且つ封止樹脂６０の充填時には開口部２４の内周縁近傍を支承することができる。
また、以上の実施形態においては、半導体素子３０の裏面（図中における上面）位置が他方の配線基板２０の板厚内に収まっている形態について説明したが、半導体素子３０を搭載した状態で、半導体素子３０の裏面が他方の配線基板２０の上面から突出する形態、半導体素子３０の上面（背面）が他方の配線基板２０の下面高さと等しい高さ位置に位置させた形態としてもよい。
さらには、以上に説明した実施形態を適宜組み合わせた実施形態であっても、本願発明の技術的範囲に含まれるのはもちろんである。
１０ 一方の配線基板
１２，２２ 配線パターン
１２Ａ，１２Ｂ，２２Ａ，２２Ｂ 接続パッド
１２Ｃ，８０ はんだバンプ
１３ 絶縁樹脂
１５ レジスト
２０ 他方の配線基板
２４ 開口部
３０ 電子部品（半導体素子）
３２ 電極端子
３５ 表面実装部品
３６ 外部接続端子
４０ フィルム樹脂
４２，４９ 盛り上がり部
４７，６５ 合成樹脂
５０ はんだボール
５２ コア材
５４ はんだペースト
５５ 中間体
６０ 封止樹脂
７２ 上金型
７４ 下金型
１００ 電子部品内蔵配線基板

Claims (7)

  1. 接続端子を介して電気的に接続されて積層された一対の配線基板における一方の配線基板に電子部品が搭載され、他方の配線基板には、前記電子部品に対応する部分に、前記電子部品を収容可能な大きさの開口部が形成されている電子部品内蔵配線基板であって、
    前記電子部品と前記一方の配線基板との間に充填されたアンダーフィル樹脂の一部によって、前記電子部品の外周縁と前記開口部の内周縁との隙間を閉塞し、且つ前記開口部の内周縁を所要範囲にわたって支承する支承部が形成され、
    前記一対の配線基板間には、封止樹脂が充填されていることを特徴とする電子部品内蔵配線基板。
  2. 前記支承部が、前記アンダーフィル樹脂の一部が前記電子部品の外周縁に沿って形成された盛り上がり部によって形成されていることを特徴とする請求項１記載の電子部品内蔵配線基板。
  3. 前記接続端子として、金属からなるコア材の外表面にはんだが被覆されたコア入りはんだボールが用いられていることを特徴とする請求項１または２記載の電子部品内蔵配線基板。
  4. 前記他方の配線基板の上面に、前記開口部の開口領域を覆って他の電子部品が搭載されていることを特徴とする請求項１〜３のうちのいずれか一項に記載の電子部品内蔵配線基板。
  5. 接続端子を介して電気的に接続して積層した一対の配線基板の一方に電子部品を搭載し、他方の配線基板に前記電子部品に対応する部分に前記電子部品が収容可能な大きさに形成された開口部を有する電子部品内蔵配線基板を製造する際に、
    前記電子部品と前記一方の配線基板の間をアンダーフィル樹脂によって充填しつつ、前記アンダーフィル樹脂の一部によって、前記電子部品の外周縁と前記開口部の内周縁との隙間を閉塞し、且つ前記開口部の内周縁を所要範囲にわたって支承する支承部を形成する工程と、
    前記他の配線基板を、前記一方の配線基板の電子部品搭載面側に、前記接続端子を介して電気的に接続して積層する工程と、
    前記一対の配線基板間に前記接続端子及び電子部品を封止する封止樹脂を充填する工程と、を有していることを特徴とする電子部品内蔵配線基板の製造方法。
  6. 前記支承部として、前記電子部品と前記一方の配線基板との間を充填する前記アンダーフィル樹脂の一部を、前記電子部品の外周縁に這い上がらせて、前記電子部品の外周縁に沿って盛り上がり部を形成することを特徴とする請求項５記載の電子部品内蔵配線基板の製造方法。
  7. 前記一方の配線基板に前記電子部品を搭載する前に、電子部品搭載位置にアンダーフィル樹脂からなるフィルムを配設することを特徴とする請求項５または６記載の電子部品内蔵配線基板の製造方法。
JP2009149041A 2009-06-23 2009-06-23 電子部品内蔵配線基板と電子部品内蔵配線基板の製造方法 Active JP5279631B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009149041A JP5279631B2 (ja) 2009-06-23 2009-06-23 電子部品内蔵配線基板と電子部品内蔵配線基板の製造方法
US12/820,546 US8274153B2 (en) 2009-06-23 2010-06-22 Electronic component built-in wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009149041A JP5279631B2 (ja) 2009-06-23 2009-06-23 電子部品内蔵配線基板と電子部品内蔵配線基板の製造方法

Publications (3)

Publication Number Publication Date
JP2011009301A JP2011009301A (ja) 2011-01-13
JP2011009301A5 JP2011009301A5 (ja) 2012-06-28
JP5279631B2 true JP5279631B2 (ja) 2013-09-04

Family

ID=43353558

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009149041A Active JP5279631B2 (ja) 2009-06-23 2009-06-23 電子部品内蔵配線基板と電子部品内蔵配線基板の製造方法

Country Status (2)

Country Link
US (1) US8274153B2 (ja)
JP (1) JP5279631B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928134B2 (en) * 2012-12-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package bonding structure and method for forming the same
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10453785B2 (en) * 2014-08-07 2019-10-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming double-sided fan-out wafer level package
KR102340053B1 (ko) * 2015-06-18 2021-12-16 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
JP2017050315A (ja) * 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2017050313A (ja) * 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US11277924B2 (en) * 2017-08-04 2022-03-15 Fujikura Ltd. Method for manufacturing multilayer printed wiring board and multilayer printed wiring board
US10804188B2 (en) * 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
JP2021141288A (ja) * 2020-03-09 2021-09-16 イビデン株式会社 配線基板及び部品内蔵配線基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003234432A (ja) * 2002-02-08 2003-08-22 Ibiden Co Ltd 半導体チップ実装回路基板および多層化回路基板
JP4198566B2 (ja) * 2003-09-29 2008-12-17 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP2005311321A (ja) * 2004-03-22 2005-11-04 Sharp Corp 半導体装置およびその製造方法、並びに、該半導体装置を備えた液晶モジュールおよび半導体モジュール
JP5068990B2 (ja) * 2006-12-26 2012-11-07 新光電気工業株式会社 電子部品内蔵基板
JP4901458B2 (ja) * 2006-12-26 2012-03-21 新光電気工業株式会社 電子部品内蔵基板
JP2010147153A (ja) * 2008-12-17 2010-07-01 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP5261255B2 (ja) * 2009-03-27 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20100320622A1 (en) 2010-12-23
US8274153B2 (en) 2012-09-25
JP2011009301A (ja) 2011-01-13

Similar Documents

Publication Publication Date Title
JP5279631B2 (ja) 電子部品内蔵配線基板と電子部品内蔵配線基板の製造方法
TWI426587B (zh) 晶片尺寸封裝件及其製法
TWI384630B (zh) 製造電子部件封裝結構之方法
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
TWI431735B (zh) 具有凸塊／基座／凸緣層散熱座及增層電路之堆疊式半導體組體
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
JP4510020B2 (ja) 電子モジュールの製造方法
US20180114781A1 (en) Package structure and manufacturing method thereof
JP6816964B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
US9338886B2 (en) Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
KR20110085481A (ko) 적층 반도체 패키지
JP2014045051A5 (ja)
CN105493269A (zh) 超微间距PoP无芯封装
TWI763841B (zh) 形成具有豎立指向的電子構件的電子裝置結構的方法及相關結構
TW201405745A (zh) 晶片封裝基板、晶片封裝結構及其製作方法
JP2015211194A (ja) プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
JP4963879B2 (ja) 半導体装置および半導体装置の製造方法
US7759784B2 (en) 3D circuit module, multilayer 3D circuit module formed thereof, mobile terminal device using the circuit modules and method for manufacturing the circuit modules
TW201123326A (en) Method of manufacturing substrate for flip chip and substrate for flip chip manufactured using the same
TW202023330A (zh) 封裝結構及其製造方法
CN111312665B (zh) 封装结构及其制造方法
TW201036113A (en) Substrateless chip package and fabricating method
JP5484532B2 (ja) 微細配線パッケージ
TWI450348B (zh) 具有垂直外連導電接點之電子裝置及電子裝置的封裝方法
JP5587464B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120511

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120511

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130424

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130521

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5279631

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150