JP5150953B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、より特定的には、高耐圧パワーデバイスＩＧＢＴ(IGBT：Insulated gate bipolar transistor，絶縁ゲートバイポーラトランジスタ)の電気特性を改善するために、裏面構造のシャロー化とプロトンの照射量との最適化により、低飽和電圧（Ｖｃｅ（ｓａｔ））とオフセット電圧（Ｅｏｆｆ）との間のトレードオフを改善して、高耐圧パワーデバイスＩＧＢＴを有する電力用半導体装置の特性の安定性、破壊耐量の維持を図る、半導体装置の構造に関するものである。
電鉄用途のインバータ制御、コンバータ制御に用いられる電力用半導体装置として、ＩＧＢＴモジュールが挙げられる。電鉄用途の場合、主に３．３ＫＶ、６．５ＫＶの高耐圧ＩＧＢＴが用いられる。
近年、電鉄対応の要求仕様として、新たに−５５°Ｃでの低温動作保証が挙げられる。従来の仕様では、−５５°Ｃで低飽和電圧（Ｖｃｅ（ｓａｔ））特性波形、および、電流・電圧特性波形が、負の温度特性となる。
一方、プロトンをｎ−型半導体基板に多く照射すると、欠陥層が増加する。欠陥層が増加することは、再結合の核が増えることを意味する。その結果、ライフタイムが短くなる。なお、発生または残留する少数キャリアは、多数キャリアとの再結合で消滅する。この消滅するまでの平均時間をライフタイム（正確には、少数キャリアのライフタイム）と言う。
ライフタイムは正の温度特性を示す。よって、低温になるとライフタイムはさらに短くなりスナップバック現象が多くなる。つまり、プロトンをｎ−型半導体基板に多く照射すると、ライフタイムの観点でみれば、温度が下がったことと同様の現象を示すこととなる。
スナップバック現象は、注入効率と輸送効率との積で決定される。その積が小さければスナップバック現象が大きくあらわれる。注入効率は、半導体基板裏面のｐｎ接合の温度差によって決まる。輸送効率は、ライフタイム、ｎ−層厚み、および、半導体基板本来の不純物濃度などで決定される。
ｎ−層厚みが厚く、半導体基板本来の不純物濃度が低くい場合には、輸送効率は小さくなる。このような輸送効率が小さい高耐圧パワーデバイスＩＧＢＴは、裏面の不純物の低濃度化で、さらにスナップバック現象が生じやすくなる。したがって、半導体基板の裏面側へのプロトンの照射量によるライフタイムの制御（輸送効率の制御）が重要となる。
一方、温度が上がるとライフタイムは長くなる。これは、温度が高いと、一旦再結合して消滅した少数キャリアが熱エネルギーで再度、生成される確率が高くなる結果、生成キャリアが増加するからである。したがって、残留キャリアが増えることから、ライフタイムが長くなる効果と同様の現象を示すことになる。下記特許文献１には、高耐圧パワーデバイスＩＧＢＴが開示されている。
特開２００２−２９９６２３号公報
本発明が解決しようとする課題は、従来の高耐圧パワーデバイスＩＧＢＴにおいて、主表面に形成したＭＯＳ（Metal-Oxide-Semiconductor)ユニットセルの動作に必要な、ｐ型コレクタ領域からのホール注入量を制御する必要がある点にある。
したがって、この発明の目的は、高耐圧パワーデバイスＩＧＢＴを有する半導体装置において、ｐ型コレクタ領域からのホール注入量を適正に制御することにより、トレードオフ特性の改善、無効キャリアの影響と考えられる破壊耐量の維持向上を図ることを可能とする構造を備える半導体装置を提供することにある。
また、半導体基板裏面側へのプロトンの照射量を最適化することで、低飽和電圧（Ｖｃｅ（ｓａｔ））のばらつきを防止し、また、−５５°Ｃ低温でのスナップバック現象の発生を抑制することが可能な構造を備える半導体装置を提供することにある。
この発明に基づいた半導体基板においては、第１導電型の半導体基板の表面側に設けられた半導体素子領域と、上記半導体基板の裏面側から上記半導体基板の深さ方向に向けて設けられた第２導電型のコレクタ層および第１導電型のバッファ層とを備えている。さらに、上記コレクタ層は、上記半導体基板の裏面側の表面から深さ約０．５μｍまでの領域において第２導電型不純物領域を含むとともに、不純物濃度の最大値が約２×１０１６／ｃｍ３であり、上記バッファ層は、上記半導体基板の裏面側の表面から深さ約０．５μｍから約２０μｍの領域において第１導電型不純物濃度を含むとともに、不純物濃度の最大値が約３×１０１５／ｃｍ３であり、上記半導体基板の裏面側の表面から約３２μｍの深さ領域に欠陥層を含むドナー化層を有している。
この発明に基づいた半導体基板によれば、コレクタ層およびバッファ層のそれぞれの濃度と深さ、それに欠陥層の凸状のドナー化層とを組み合わせることで、低飽和電圧（Ｖｃｅ（ｓａｔ））とオフセット電圧（Ｅｏｆｆ）との間のトレードオフ特性を改善した高耐圧パワーデバイスＩＧＢＴを得ることが可能となる。
また、３．３ＫＶ−Ｐｌａｎａｅｒ−ＩＧＢＴにおいて、半導体基板裏面のｐｎ構造の不純物濃度、不純物拡散深さ、および、プロトンの照射量のそれぞれを制御することで、−５５°Ｃの低温動作で、低飽和電圧Ｖｃｅ（ｓａｔ）のスナップバック現象を無くし、低飽和電圧Ｖｃｅ（ｓａｔ）のばらつきの低減、スイッチング特性のロスの安定化を図ることが可能となる。
また、ＩＧＢＴモジュールの、個別動作での破壊耐量の向上を図ることも可能となる。このように、半導体基板裏面のｐ型コレクタ層およびｎ型バッファ層のそれぞれの、不純物濃度制御、深さ制御、および、ドナー化層のプロトンの照射量制御により、高速から低速用途までの高耐圧パワーデバイスＩＧＢＴの製品化が可能となる。
以下、本発明に基づいた各実施の形態における半導体装置の構造について、図を参照しながら説明する。
（実施の形態１）
図１を参照して、本実施の形態における高耐圧パワーデバイスＩＧＢＴについて説明する。なお、図１は、本実施の形態における高耐圧パワーデバイスＩＧＢＴの、中央部のＭＯＳセル領域１と周辺領域に設けられるガードリング領域２を含む断面構造を示す図である。
ｎ−型半導体基板１００の裏面側には、ｐ型コレクタ層４およびｎ＋型バッファ層５が設けられている。ｎ−型半導体基板１００の表面側には、中央部にＭＯＳセル領域１が設けられている。ＭＯＳセル領域１の上方には、ゲート絶縁膜（図示省略）を介在して、ゲート電極１１０が設けられている。
また、ＭＯＳセル領域１を取り囲むようにガードリング領域２が設けられている。具体的には、ｎ−型半導体基板１００の表面にガードリングを構成する複数のｐ型ウエル３が、ＭＯＳセル領域１を取り囲むように環状に設けられている。ｐ型ウエル３の上方には、フィールド酸化膜３１０、および、層間絶縁膜３２０が設けられている。
高耐圧パワーデバイスＩＧＢＴの耐圧特性を維持するためには、ｎ−型半導体基板１００の厚みと比抵抗との最適化が必要である。本実施の形態においては、３．３ＫＶの高耐圧パワーデバイスＩＧＢＴとして、ｎ−型半導体基板１００の厚みは約３２０μｍ〜約３８０μｍ、比抵抗約２２０〜約２８０ΩｃｍのＦＺ（（FZ;Floating Zone）フローティングゾーン法）ウエハを用いる。
ｎ−型半導体基板１００の主表面に設けられるＭＯＳセル領域１は、従来の平面型ＤＭＯＳ（Double diffused Metal Oxide Semiconductor）構造を採用する。ＭＯＳセル領域１の周辺に設けられるガードリング領域２は、上記したようにＭＯＳセル領域１のチップを取り囲むようにリング状に複数個形成したｐ型ウエル３と、フィールド酸化膜３１０および層間絶縁膜３２０の多層構造からなる保護膜とを有する。このｐ型ウエル３は、１本あたり約２００Ｖの耐圧を維持する働きがある。高耐圧になればなるほど、ｐ型ウエル３の本数が増える構造となる。
本実施の形態において、高耐圧パワーデバイスＩＧＢＴの裏面構造は重要である。従来のＩＧＢＴの製造方法においては、裏面構造（ｐ＋／ｎ＋／ｎ−構造）を、主表面のＭＯＳ構造よりも先に形成していた。この裏面構造を形成した後に、主表面を研磨し、破砕層を除去して、ＭＯＳセル領域およびガードリング領域を形成していた。また、従来のＩＧＢＴにおいては、ｐ＋コレクタ層は高濃度の不純物を有し、その不純物の拡散深さも深く形成されていた。さらに、ｎ＋型バッファ層も高濃度の不純物を有していた。
具体的には、従来の裏面構造においては、ｐ＋コレクタ層は、ボロン（Ｂ）の注入量が約４．０×１０１５／ｃｍ２、注入エネルギが約５０ＫｅＶ、注入深さが約５．０μｍである。また、ｎ＋型バッファ層は、リン（Ｐ）の注入量が約３．３×１０１４／ｃｍ２、注入エネルギが約２．８０ＫｅＶ、注入深さが約２０μｍ、プロトンの照射量は約３×１０１１／ｃｍ２から約５×１０１１／ｃｍ２である。
本実施の形態においては、裏面構造のｎ＋型バッファ層は従来通り、主表面のＭＯＳ構造よりも先に形成するが、ｐ型コレクタ層は後工程で浅く形成することを特徴としている。この製造方法の特徴については後述する。
本実施の形態においては、裏面のｐ型コレクタ層４は、ボロン（Ｂ）の注入量が約３×１０１３／ｃｍ２、注入エネルギが約５０ＫｅＶ、注入深さが約０．５μｍである。また、ｎ＋型バッファ層は、リン（Ｐ）の注入量が約３×１０１２／ｃｍ２、注入エネルギが約１２０ＫｅＶ、注入深さが約２０μｍである。
また、ライフタイム制御として、プロトンを照射する。最適な条件として、プロトンの照射量が約１×１０１１／ｃｍ２、裏面から約３２μｍの深さ位置に照射する。これにより、スナップバック現象もなく、低飽和電圧（Ｖｃｅ（ｓａｔ））とオフセット電圧（Ｅｏｆｆ）との間のトレードオフの改善を図ることが可能となる。
従来のＩＧＢＴにおいては、低温での動作保障を必要としなかったため、低飽和電圧Ｖｃｅ（ｓａｔ）のばらつきがスナップバック現象で起こることは知見されていなかった。そこで、本実施の形態における高耐圧パワーデバイスＩＧＢＴにおいては、低飽和電圧Ｖｃｅ（ｓａｔ）のばらつき原因がスナップバック現象を起こさせることに着目し、裏面構造とプロトンの照射量との最適化を図ることにより、スナップバック現象の発生を抑制し、低飽和電圧（Ｖｃｅ（ｓａｔ））とオフセット電圧（Ｅｏｆｆ）との間のトレードオフの改善を図ることを可能としている。
図１および図２に示すように、本実施の形態における、高耐圧パワーデバイスＩＧＢＴにおいては、ｐ型コレクタ層４は、ｎ−型半導体基板１００の裏面側の表面から深さ約０．５μｍまでの領域（従来よりも約１０分の１薄い）においてｐ型不純物領域を含むとともに、このｐ型不純物濃度の最大値が約２×１０１６／ｃｍ３の不純物濃度プロファイルである。また、ｎ＋型バッファ層５は、ｎ−型半導体基板１００の裏面側の表面から深さ約０．５μｍから約２０μｍの領域においてｎ型不純物濃度を含むとともに、このｎ型不純物濃度の最大値が約３×１０１５／ｃｍ３の不純物濃度プロファイルの裏面構造とする。
この構造により、３．３ＫＶの高耐圧仕様において、ＨＯＴ漏れ電流が約１００μＡ／ｃｍ２を実現した。ｐ型コレクタ層４を従来の約４００μｍから約３５０μｍに薄く設けることで、低飽和電圧Ｖｃｅ（ｓａｔ）の低減も図っている。ｎ−型半導体基板１００へのホールの注入量を最適化した構造に対して、さらに、プロトンの照射量の最適化を図ることで、低飽和電圧Ｖｃｅ（ｓａｔ）とオフセット電圧（Ｅｏｆｆ）のトレードオフ特性を安定させることが可能な、高耐圧パワーデバイスＩＧＢＴを得ることを可能としている。
図２に、裏面側からの深さ（μｍ）と裏面の不純物濃度（ｉｏｎｓ／ｃｍ３）との関係を示す。図１で示す本実施の形態における高耐圧パワーデバイスＩＧＢＴのｐ型コレクタ層４とｎ＋型バッファ層５の最適仕様に対して、プロトンの照射量を振り分けた結果を示す。Ｎｏ．０１−１は、プロトンの照射量が約５×１０１０／ｃｍ２、Ｎｏ．０５−１は、プロトンの照射量が約２×１０１１／ｃｍ２、Ｎｏ．０７−１は、プロトンの照射量が約３×１０１１／ｃｍ２の場合の、基板の裏面からの深さに対応した不純物プロファイルを示す。図２では、縦軸に不純物濃度を示し、横軸に半導体基板の裏面からの深さ（μｍ）を示した場合の、裏面からの深さが深くなるにつれて、不純物濃度が高くなることを示す凸状の不純物濃度プロファイル（「凸状の欠陥層」）が現れる。
図２に示すように、Ｎｏ．０１−１、Ｎｏ．０５−１、およびＮｏ．０７−１に示される不純物濃度プロファイルは、ｎ−型半導体基板１００の裏面からの深さが約３２μｍ（射影飛程（Ｒｐ））の近辺で、プロトンの照射により欠陥層がドナー化して、上方に向かう凸状の不純物濃度プロファイルが示されている。このＮｏ．０１−１、Ｎｏ．０５−１、およびＮｏ．０７−１に示される不純物濃度プロファイルは、−５５°Ｃの温度特性、および低飽和電圧Ｖｃｅ（ｓａｔ）特性が、負の温度特性となるための、上限値のプロトン照射量のプロファイルを示す。プロトンの照射量をＮｏ．０５−１以下の条件で実施すれば、−５５°Ｃの低温でスナップバック現象が発生しないことがわかった。
たとえば、図２のＮｏ．０５−１に示される基板の裏面からの不純物濃度プロファイルに基づけば、プロトンを２×１０ １１ ／ｃｍ ２ 以下の照射量でｎ − 型半導体基板１００に打ち込んだ場合、ドナー化層６の濃度は、７．５×１０ １３ ／ｃｍ ３ 以下となる。
また、プロトンの照射量を２×１０ １１ ／ｃｍ ２ とし、プロトンの射影飛程（Ｒｐ）をバッファ層５の深さに対してプラス１０μｍ（Ｒｐ＝４２μｍ）の深さ位置とした場合にも、半値幅が１０μｍの凸状の不純物プロファイルを有する欠陥層が形成された。
これにより、低飽和電圧Ｖｃｅ（ｓａｔ）とオフセット電圧（Ｅｏｆｆ）のトレードオフ特性が安定した、高耐圧パワーデバイスＩＧＢＴを提供することができる。
次に、図３に、スナップバック量（Ｖ）とプロトンの照射量（ｉｏｎｓ／ｃｍ２）との関係を示す。図３は、−５５°Ｃの時に、スナップバック量を定量化したグラフである。Ｙ軸（縦軸）は、ＩＧＢＴの低飽和電圧Ｖｃｅ（ｓａｔ）を測定したときに発生するスナップバック波形の、後述の図５に示したＩ−Ｖ特性のＶｃｃ幅を示す。単位はＶで示す。Ｘ軸（横軸）はプロトンの照射量をあらわす。単位は［×１×１０１１／ｃｍ２］で、プロトンの照射量を示す。
今回の実験結果から、Ｖｃｃ幅を約２Ｖ以下、プロトンの照射量を約２×１０１１／ｃｍ２までで制御することを決める。ｐ型コレクタ層４の濃度（ボロン（Ｂ）注入量）が約１×１０１３／ｃｍ２［Ｂ仕様］の場合、プロトンの照射量が約１×１０１１／ｃｍ２相当でスナップバック現象が現れる。
ｐ型コレクタ層４の濃度（ボロン（Ｂ）注入量）が約５×１０１３／ｃｍ２［Ｃ仕様］の場合、プロトンの照射量が約５×１０１１／ｃｍ２相当でスナップバック現象が現れる。よって、プロトンの照射量を約１×１０１１／ｃｍ２〜約５×１０１１／ｃｍ２の幅で、制御が可能となる。ｐ型コレクタ層４の濃度（ボロン（Ｂ）注入量）が約３×１０１３／ｃｍ２［Ａ仕様］の場合、プロトンの照射量が約３×１０１１／ｃｍ２相当でスナップバック現象が現れる。
以上のことから、上述の［Ｃ仕様］の場合には、プロトンの照射量を約１×１０１１／ｃｍ２〜約５×１０１１／ｃｍ２まで広い制御が可能となる。ｎ−型半導体基板１００の裏面のｐ型コレクタ層４の構造とプロトンの照射量とを制御することで、顧客要求にあった低飽和電圧Ｖｃｅ（ｓａｔ）とオフセット電圧（Ｅｏｆｆ）とのトレードオフ特性が安定した、高耐圧パワーデバイスＩＧＢＴを提供することができる
次に、図４に、裏面からの深さ（μｍ）とｐ型コレクタ濃度（Ｎｓ）（ｉｏｎｓ／ｃｍ３）との関係を示す。この図においては、ｎ−型半導体基板１００の裏面のｐｎ構造を、図１に示す構造と同様に、Ａｌアブソーバー厚みとプロトンの照射量とに振り分け、同じ特性となるプロトンの制御範囲を示している。
Ａｌアブソーバー厚さが約１３５μｍでプロトンの射影飛程（Ｒｐ）約３２μｍ、かつプロトンの照射量約１×１０１１／ｃｍ２の場合と、Ａｌアブソーバー厚さが約１１５μｍでプロトンの射影飛程（Ｒｐ）約５２μｍ、かつプロトン照射量約５×１０１０／ｃｍ２の場合とで、同等の特性が得られた。この結果から−５５°Ｃでスナップバック現象を回避する制御範囲を設定する。なお、ドナー化層６は、図４に示すように、プロトンの照射量を１×１０ １１ ／ｃｍ ２ とし、プロトンの射影飛程（Ｒｐ）をバッファ層５の深さに対してプラス約２０μｍ（Ｒｐ＝５２μｍ）の深さ位置とした欠陥層を含み、この欠陥層のドナー化濃度は、３．５×１０ １３ ／ｃｍ ３ 以下であり、かつ、半導体基板濃度の約２倍から約３倍となる。
図４において、『Ｎｏ．０５−１、プロトン照射量２×１０１１／ｃｍ２、欠陥層がドナー化した濃度約７×１０１３／ｃｍ３』と『Ｒｐ＝５２μｍ時、プロトン照射量約１×１０１１／ｃｍ２、欠陥層がドナー化した濃度約３．５×１０１３／ｃｍ３』とのピーク濃度間を含む破線領域を、トレードオフ特性を維持するプロトンの制御範囲とする。
次に、図５に、本実施の形態におけるスナップバック現象を示す。プロトンの照射量を約７×１０１１／ｃｍ２、加速電圧約４．２ＭｅＶ、Ａｌアブソーバー厚み約１３５μｍの条件下で、−５５°Ｃから１２５°Ｃまでの間（−５５°Ｃ、−４０°Ｃ、−２０°Ｃ、２５°Ｃ、１２５°Ｃ）で出力特性の変化を示す。Ｖｃｃ幅をスナップバック量と規定した。
プロトンの射影飛程（Ｒｐ）は、本実施の形態において提案する照射位置に相当する。裏面から約３２μｍの位置である。２５°Ｃ（常温）および１２５°Ｃではスナップバック現象はみられないため、低飽和電圧Ｖｃｅのばらつきに気がつかない。本実施の形態では、−５５°Ｃでもスナップバック現象が発生しないように最適化した。
次に、図６に、本実施の形態における低飽和電圧Ｖｃｅ（ｓａｔ）とオフセット電圧（Ｅｏｆｆ）のトレードオフ特性を示す。図６中の＋印（Ｆ５＃２３−３ｒｅｆ）は、裏面のｐ型コレクタ層のボロン（Ｂ）注入量が約３×１０１３／ｃｍ２、ｎ型バッファ層のリン（Ｐ）注入量が約３×１０１２／ｃｍ２で、プロトンの照射がない高耐圧パワーデバイスＩＧＢＴ製品である。
Ｆ５＃０１−１１号機のプロトン照射量は、約５×１０１０／ｃｍ２、Ｆ５＃０３−１１号機のプロトン照射量は、約１×１０１１／ｃｍ２、Ｆ５＃０５−１１号機のプロトン照射量は、約２×１０１１／ｃｍ２、Ｆ５＃０７−１１号機のプロトン照射量は、約３×１０１１／ｃｍ２、Ｆ５＃０９−１１号機のプロトン照射量は、約５×１０１１／ｃｍ２、Ｆ５＃１１−１１号機のプロトン照射量は、約７×１０１１／ｃｍ２、であり、プロトンの照射量を以上のように振り分け、低飽和電圧Ｖｃｅ（ｓａｔ）とオフセット電圧（Ｅｏｆｆ）のトレードオフ特性の関係を示す。
図６中において、丸枠によって囲まれたＦ５＃０７−１１号機（３×１０１１／ｃｍ２）からスナップバック現象が起こる。Ｆ５＃０５−１１号機（２×１０１１／ｃｍ２）とＦ５＃０７−１１号機（３×１０１１／ｃｍ２、）の間においてトレードオフ特性が変化する（分岐点）がある。
以上、本実施の形態における高耐圧パワーデバイスＩＧＢＴにおいては、図１に示すように、裏面ｐ型コレクタ層４の表面不純物濃度が約２×１０１６／ｃｍ３、不純物深さが約０．５μｍ、ｎ型バッファ層５の表面不純物濃度が約３×１０１５／ｃｍ３、不純物深さが約２０μｍ以下、ｎ−型半導体基板濃度が約２×１０１３／ｃｍ３である。また、プロトンの照射量が約２×１０１１／ｃｍ２以下、深さ約３２μｍ（Ｒｐ）にドナー化層６を設けている。
これにより、ｐｎの濃度と深さ、それに欠陥層の凸状のドナー化層６とを組み合わせることで、低飽和電圧（Ｖｃｅ（ｓａｔ））とオフセット電圧（Ｅｏｆｆ）との間のトレードオフ特性を改善した高耐圧パワーデバイスＩＧＢＴを得ることが可能となる。また、３．３ＫＶ−Ｐｌａｎａｅｒ−ＩＧＢＴの半導体基板裏面のｐｎ構造の不純物濃度と深さ、プロトンの照射量の制御で、−５５°Ｃの低温動作で、低飽和電圧Ｖｃｅ（ｓａｔ）のスナップバック現象を無くし、低飽和電圧Ｖｃｅ（ｓａｔ）のばらつきの低減、スイッチング特性のロスの安定化を図ることが可能となる。
（製造方法）
次に、図１に示す構造を備える、３．３ＫＶ、高耐圧パワーデバイスＩＧＢＴ（特に絶縁ゲート型バイポーラトランジスタ）の電力用半導体素子の製造方法について、図７から図２４の断面構造を示しながら説明する。
背景技術における高耐圧パワーデバイスＩＧＢＴの製造方法の概略工程は、ロット形成、裏面ｎ型バッファ拡散工程、裏面ｐ型コレクタ拡散工程、ｐ型ウエル形成工程、ゲート（１）形成工程、ゲート（２）形成工程、チャネルドープ工程、Ｐ＋型不純物拡散工程、ソース形成工程、コンタクト（１）形成工程、アルミ配線（１）工程、ガラスコート工程、四層蒸着（Ａｌ／Ｍｏ／Ｎｉ／Ａｕ）工程、ライフタイム制御工程（高速タイプ）、および、アニール工程を備えている。
一方、本実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法においては、上記背景技術における製法では、まず、初めに裏面のＰ＋型コレクタ層／ｎ＋型バッファ層を熱拡散方式で形成しているが、本実施の形態では、ｐ型ウエル形成工程から始め、ガラスコート以降の工程で裏面工程のｎ型バッファ層形成工程、および、ｐ型コレクタ層形成工程を採用している。
たとえば、ロット形成、裏面ｎ型バッファ拡散工程（低濃度化）、ｐ型ウエル形成工程、ゲート（１）形成工程、ゲート（２）形成工程、チャネルドープ工程、Ｐ＋型不純物拡散工程、ソース工程、裏面ｐ型コレクタ拡散工程（シャロー化、低濃度化）、コンタクト（１）形成工程、アルミ配線（１）工程、ガラスコート工程、四層蒸着（Ａｌ／Ｍｏ／Ｎｉ／Ａｕ）工程、および、ライフタイム制御工程（低ライフタイム制御）を備えている。
以下、図７から図２４の断面構造を示しながら、本実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法について、説明する。なお、図７から図２４において（Ａ）はＭＯＳセル領域１を示し、（Ｂ）はガードリング領域２を示している。
図７を参照して、ｎ−型半導体基板１００に、高耐圧パワーデバイスＩＧＢＴの耐圧特性を維持するために必要なシリコン厚み（ｎ−層）と比抵抗を構築する。３．３ＫＶ仕様の高耐圧パワーデバイスＩＧＢＴの場合、比抵抗約２５０〜約３００Ωｃｍ、ｎ−型半導体基板１００の厚みは約４００μｍが好ましい。ｎ−型半導体基板１００として、ＦＺウエハ購入仕様でいろいろあるが、高耐圧仕様品は両面のＰＢＳ（ポリバックシール）をつけて、シリコン中の重金属汚染を取り除く製法が取り入れられている。３．３ＫＶ、６．５ＫＶのＦＺウエハには他社メーカも同様の仕様で購入されている。ｎ−型半導体基板１００の不純物濃度は約３×１０１２／ｃｍ２である。
ｎ−型半導体基板１００の全面に酸化工程を施し、裏面側からリン注入を行なう。これにより、基板表面から数十μｍ深さまで、ｎ＋型バッファ層５を形成する。本実施の形態においては、リン（Ｐ）の注入量が約３×１０１２／ｃｍ２、注入エネルギが約１２０ＫｅＶ、注入深さが約２０μｍにより、ｎ＋型バッファ層５を形成する。
図８を参照して、表面側を約１００μｍ程度研磨して破砕層を採る。その後、ＳｉＯ２からなる酸化膜５１を形成する。その後、酸化膜５１の上にレジスト膜５２を形成し、写真製版技術を用いて、選択的に開口部５２ａを形成する。その後、レジスト膜５２をエッチングマスクとして、酸化膜５１を選択的に除去し、ｎ−型半導体基板１００が露出する開口部５１ａを形成する。
図９を参照して、レジスト膜５２および酸化膜５１をマスクにして、開口部５１ａ，５２ａから、ガードリング領域２のｎ−型半導体基板１００の表面にボロンの注入を行なう。次に、図１０を参照して、ＭＯＳセル領域１に選択的に酸化膜５１の開口部５１ｂを形成した後、開口部５１ａ，５１ｂからｎ−型半導体基板１００の表面にボロンの注入を行なう。その後、ｎ−型半導体基板１００に加熱処理を施し、ボロンの拡散処理を行なう。これにより、ＭＯＳセル領域１にｐ型拡散領域１１が形成され、および、ガードリング領域２にｐ型ウエル３が形成される。
次に、図１１を参照して、酸化膜５１の上にレジスト膜５３を堆積した後、写真製版技術を用いて、ＭＯＳセル領域１およびガードリング領域２に選択的に開口部５３ａを形成する。その後、開口部５３ａにおいて露出する酸化膜５１のエッチングを行なう。次に、図１２を参照して、レジスト膜５３を除去した後、ｎ−型半導体基板１００の表面に注入前酸化を施す。
その後、再びレジスト膜５４をｎ−型半導体基板１００の上に堆積し、写真製版技術を用いて、ＭＯＳセル領域１に選択的に開口部５４ａを形成する。その後、開口部５４ａからＭＯＳセル領域１のｎ−型半導体基板１００の表面の浅い深さ領域に、リンの注入を行なう。その後、ｎ−型半導体基板１００に加熱処理を施し、リンの拡散処理を行なう。これにより、ＭＯＳセル領域１にｎ型ウエル１２が形成される。
次に、図１３を参照して、ｎ−型半導体基板１００上の酸化膜を除去した後、ｎ−型半導体基板１００の表裏面にゲート酸化膜５５ａ，５５ｂを形成する。その後、ゲート酸化膜５５ａ，５５ｂの上にポリシリコン５６ａ，５６ｂを、約４５００オングストローム程度堆積する。次に、図１４を参照して、ｎ−型半導体基板１００上の表面側において、ポリシリコン５６ａの上にレジスト膜５７を堆積し、写真製版技術を用いて、ＭＯＳセル領域１およびガードリング領域２に選択的に開口部５７ａを形成する。その後、開口部５７ａが形成されたレジスト膜５７をマスクにして、ポリシリコン５６ａのエッチングを行なう。
次に、図１５を参照して、ガードリング領域２のレジスト膜５７の開口部５７ａを覆うように、レジスト膜５８を堆積する。その後、ＭＯＳセル領域１のレジスト膜５７の開口部５７ａからボロンを注入し、熱拡散させて、チャネルドープ領域１３を形成する。
次に、図１６を参照して、レジスト膜５８を除去した後、ＭＯＳセル領域１に所定の開口部５９ａを有するレジスト膜５９を成膜する。その後、この開口部５９ａが形成されたレジスト膜５９をマスクにして、リンを注入し、熱拡散させて、Ｐ＋型拡散領域１４を形成する。
次に、図１７を参照して、レジスト膜５９を除去した後、ＭＯＳセル領域１およびガードリング領域２に所定の開口部６０ａを有するレジスト膜６０を成膜する。その後、この開口部６０ａが形成されたレジスト膜６０をマスクにして、砒素を注入し、熱拡散させて、ソース領域１５を形成する。
次に、図１８を参照して、レジスト膜６０を除去した後、ｎ−型半導体基板１００上の表面側において、ＰＳＧ（Phospho Silicate Glass：リンガラス）膜６１を、約１μｍ成膜する。また、裏面側においては、酸化膜５５ｂおよびポリシリコン５６ｂを、アッシャーで除去する。その後、ＰＢＳによるゲッタアニール技術を駆使して、ＰＢＳ膜を除去する。その後、裏面のゲッタリングを十分にした後、Ｐ＋コレクタ層４を浅く形成する。
次に、図１９を参照して、ＭＯＳセル領域１およびガードリング領域２に所定の開口部６１ａを有するレジスト膜６１を成膜する。その後、この開口部６１ａが形成されたレジスト膜６１をマスクにして、コンタクトホールＣＨ１，ＣＨ２を形成する。なお、コンタクトホールＣＨ１，ＣＨ２の成形においては、ポリシリコン面にダメージを与えない方法として、ウエットエッチを行なった後にドライエッチングを施す方法を採用する。
次に、図２０を参照して、ｎ−型半導体基板１００上の表面側において、アルミ蒸着によりアルミ配線層を成膜する。その後、所定の開口パターンを有するレジスト膜６４を形成し、このレジスト膜６４をマスクにして、アルミ配線層のエッチングを行ない、ＭＯＳセル領域１およびガードリング領域２の必要箇所にアルミ電極６３を形成する。
次に、図２１を参照して、レジスト膜６４を除去した後、ガードリング領域２においては、アルミ電極６３を保護するため、ガラスコート膜６５を形成する。次に、図２２を参照して、さらに、このガラスコート膜６５を保護するため、ポリイミドコート膜６６を形成する。次に、図２３を参照して、ｎ−型半導体基板１００上の裏面側に、Ａｌ−Ｍｏ−Ｎｉ−Ａｕの４層構造からなる裏面電極６７を形成する。
次に、図２４を参照して、ライフタイム制御を行なう。具体的には、ｎ−型半導体基板１００上の裏面側において、プロトン照射量約２×１０１１／ｃｍ２以下において、深さ約３２μｍ（Ｒｐ）にドナー化層６を設ける。なお、上記工程により形成された高耐圧パワーデバイスＩＧＢＴは、ｐ型コレクタ層４は、ｎ−型半導体基板１００の裏面側の表面から深さ約０．５μｍまでの領域におけるｐ型不純物濃度の最大値が約２×１０１６／ｃｍ３の不純物濃度プロファイルである。また、ｎ＋型バッファ層５は、ｎ−型半導体基板１００の裏面側の表面から深さ約０．５μｍから約２０μｍの領域においてｎ型不純物濃度の最大値が約３×１０１５／ｃｍ３の不純物濃度プロファイルである。また、バッファ層５の最大値濃度は、ｎ−型半導体基板１００の濃度の約１５０倍程度となり、コレクタ層４の最大値濃度は、半導体基板１００の濃度の約１０００倍程度となる。
これにより、ｐｎの濃度と深さ、それに欠陥層の凸状のドナー化層６とを組み合わせることで、低飽和電圧（Ｖｃｅ（ｓａｔ））とオフセット電圧（Ｅｏｆｆ）との間のトレードオフ特性を改善した高耐圧パワーデバイスＩＧＢＴを得ることが可能となる。また、３．３ＫＶ−Ｐｌａｎａｅｒ−ＩＧＢＴの半導体基板裏面のｐｎ構造の不純物濃度と深さ、プロトンの照射量の制御で、−５５°Ｃの低温動作で、低飽和電圧Ｖｃｅ（ｓａｔ）のスナップバック現象を無くし、低飽和電圧Ｖｃｅ（ｓａｔ）のばらつきの低減、スイッチング特性のロスの安定化を図ることが可能となる。
なお、上記実施の形態においては、裏面電極のｐ＋コレクタ層４とｎ＋型バッファ層５とを固定して、ライフタイム制御層を選択する方法でトレードオフ特性上を可変して使用用途の拡大を図ったが、Ｐ＋コレクタ層４の濃度を可変とすることで、同等のトレードオフ特性が得られることができる。
また、シリコンの素材の違い、プロセス上の汚染の差で特性が影響されない管理手法として、どのウエハにも共通に展開できるゲッタリング技術が確立しているので、今までできなかった裏面構造のｐ型コレクタ濃度とｎ型バッファ層とのプロファイリング管理ができるようになったのでホールの注入量の最適化を再現性できるようになった。
低ライフタイム制御層を追加することでトレードオフ特性上の選択肢が増えた。スイッチング損失の低下、スイッチング特性のオフロス（Ｅｏｆｆ）とオン電圧（Ｖｃｅ（ｓａｔ））のトレードオフ特性を狙い通り、再現することができるようになった。最適にホール量をしたため、短絡耐量も改善した。
なお、今回開示された上記実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの、中央部のＭＯＳセル領域１と周辺領域に設けられるガードリング領域２を含む断面構造を示す図である。 高耐圧パワーデバイスＩＧＢＴの、裏面側からの深さ（μｍ）と裏面の不純物濃度（ｉｏｎｓ／ｃｍ３）との関係を示す図である。 高耐圧パワーデバイスＩＧＢＴの、スナップバック量（Ｖ）とプロトンの照射量（ｉｏｎｓ／ｃｍ２）との関係を示す図である。 高耐圧パワーデバイスＩＧＢＴの、裏面からの深さ（μｍ）とｐ型コレクタ濃度（Ｎｓ）（ｉｏｎｓ／ｃｍ３）との関係を示す図である。 この発明に基づいた実施の形態におけるスナップバック現象を示す図である。 この発明に基づいた実施の形態における低飽和電圧Ｖｃｅ（ｓａｔ）とオフセット電圧（Ｅｏｆｆ）のトレードオフ特性を示す図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第１工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第２工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第３工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第４工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第５工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第６工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第７工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第８工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第９工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第１０工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第１１工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第１２工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第１３工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第１４工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第１５工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第１６工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第１７工程断面図である。 この発明に基づいた実施の形態における高耐圧パワーデバイスＩＧＢＴの製造方法を示す第１８工程断面図である。
符号の説明
１ ＭＯＳセル領域、２ ガードリング領域、３ ｐ型ウエル、４ ｐ型コレクタ層、５ ｎ＋型バッファ層、６ ドナー化層、１１ ｐ型拡散領域、１２ ｎ型ウエル、１３ チャネルドープ領域、１４ ｐ＋型拡散領域、１５ ソース領域、５１ 酸化膜、５１ａ，５１ｂ，５２ａ，５３ａ，５４ａ，５７ａ，５９ａ，６０ａ，６１ａ 開口部、５２，５３，５４，５７，５８，５９，６０，６２ レジスト膜、５５ａ，５５ｂ ゲート酸化膜、５６ａ，５６ｂ ポリシリコン、６１ ＰＳＧ膜、６３ アルミ電極、６４ レジスト膜、６５ ガラスコート膜、６６ ポリイミドコート膜、６７ 裏面電極、１００ ｎ−型半導体基板、１１０ ゲート電極、３１０ フィールド酸化膜、３２０ 層間絶縁膜、ＣＨ１，ＣＨ２ コンタクトホール。

Claims (7)

  1. 第１導電型の半導体基板の表面側に設けられた半導体素子領域と、
    前記半導体基板の裏面側から前記半導体基板の深さ方向に向けて設けられた第２導電型のコレクタ層および第１導電型のバッファ層と、を備え、
    前記コレクタ層は、前記半導体基板の裏面側の表面から深さ０．５μｍまでの領域において第２導電型不純物領域を含むとともに、不純物濃度の最大値が２×１０１６／ｃｍ３であり、
    前記バッファ層は、前記半導体基板の裏面側の表面から深さ０．５μｍから２０μｍの領域において第１導電型不純物濃度を含むとともに、不純物濃度の最大値が３×１０１５／ｃｍ３であり、
    前記半導体基板は、厚さ３２０μｍから３８０μｍであり、
    前記半導体基板の裏面側の表面から３２μｍの深さ領域に欠陥層を含むドナー化層を有し、
    前記バッファ層の最大値濃度は、前記半導体基板の濃度の１５０倍程度であり、
    前記コレクタ層の最大値濃度は、前記半導体基板の濃度の１０００倍程度であり、
    前記ドナー化層は、
    前記半導体基板の裏面側の前記バッファ層および前記コレクタ層を備える構造に対して、プロトンを２×１０ １１ ／ｃｍ ２ 以下の照射量で前記半導体基板に打ち込まれた欠陥層を含み、
    当該ドナー化層の濃度が、７．５×１０ １３ ／ｃｍ ３ 以下である、半導体装置。
  2. 前記ドナー化層は、
    前記半導体基板の裏面側の前記バッファ層および前記コレクタ層を備える構造に対して、プロトンの照射量を２×１０１１／ｃｍ２とし、プロトンの射影飛程（Ｒｐ）を前記バッファ層および前記コレクタ層の深さとして１０μｍをプラスした深さ位置（Ｒｐ＝４２μｍ）として形成された、半値幅が１０μｍの凸状の欠陥層を含む、請求項１に記載の半導体装置。
  3. 前記ドナー化層は、
    前記半導体基板の裏面側の前記バッファ層および前記コレクタ層を備える構造に対して、プロトンの照射量を１×１０１１／ｃｍ２とし、プロトンの射影飛程（Ｒｐ）を前記バッファ層および前記コレクタ層の深さとして２０μｍをプラスした深さ位置（Ｒｐ＝５２μｍ）とした欠陥層を含み、
    前記欠陥層のドナー化濃度は、３．５×１０１３ｃｍ３以下であり、かつ、前記半導体基板濃度の２倍〜３倍である、請求項１に記載の半導体装置。
  4. 前記ドナー化層は、
    プロトンを前記半導体基板のドリフト領域に照射することにより形成された、半値幅が１０μｍから５μｍの凸状の欠陥層を含む、請求項１に記載の半導体装置。
  5. 前記コレクタ層は、第２導電型の不純物の注入量が１×１０１３／ｃｍ２で形成された不純物領域であり、
    前記ドナー化層は、プロトンの照射量が１×１０１１／ｃｍ２以下で形成された欠陥層を含む、請求項１に記載の半導体装置。
  6. 前記コレクタ層は、第２導電型の不純物の注入量が５×１０１３／ｃｍ２で形成された不純物領域であり、
    前記ドナー化層は、プロトンの照射量が５×１０１１／ｃｍ２以下で形成された欠陥層を含む、請求項１に記載の半導体装置。
  7. 前記ドナー化層は、プロトンの照射源と前記半導体基板との間に、中間材料として所定厚さのＡＬアブソーバを配設することにより、前記半導体基板の裏面側から所定深さ位置に形成された凸状の欠陥層を含む、請求項１から６のいずれかに記載の半導体装置。
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