JP4613019B2 - コンピュータシステム - Google Patents
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Description
ここで、コンピュータ(本例ではマイクロコンピュータ)1は、制御プログラムが正常に実行されている場合には、予め設定されている所定の周期T0でタイマリセット信号を出力してWDT回路2をリセットする。このため、WDT回路2からはコンピュータ1に対してCPUリセット信号が出力されない。
図1は本発明の実施の形態1におけるコンピュータシステムの構成図であり、図5に示した従来技術と対応する構成部分には同一の符号を付す。
図3は本発明の実施の形態2におけるコンピュータシステムの構成図である。
2,2a,2b WDT回路(ウォッチドッグタイマ回路)、
3,3a,3b WDT動作記憶部、5a,5b 通信手段、6a,6b 判断手段。
Claims (1)
- コンピュータとその動作を監視するウォッチドッグタイマ回路とを備え、かつ、上記ウォッチドッグタイマ回路から上記コンピュータに対してCPUリセット信号を出力した回数を記憶するWDT動作記憶部を設けるとともに、上記コンピュータは、起動時に上記WDT動作記憶部の内容を確認し、上記ウォッチドッグタイマ回路からCPUリセット信号が一度も出力されていない場合にはこのウォッチドッグタイマ回路に対してタイマリセット信号の供給を停止し、これに応じて上記ウォッチドッグタイマ回路からCPUリセット信号が出力されない場合には、当該ウォッチドッグタイマ回路に異常が生じているものと判断してCPUはその時点でプログラムの実行を停止する一方、上記ウォッチドッグタイマ回路に対するタイマリセット信号の供給停止に応じて当該ウォッチドッグタイマ回路からCPUリセット信号が出力された場合には、そのCPUリセット信号の出力回数を上記WDT動作記憶部に記憶するとともに、当該CPUリセット信号によってコンピュータがリセットされ、このリセット後にコンピュータが上記WDT動作記憶部の内容を確認した際に、上記ウォッチドッグタイマ回路からCPUリセット信号が一度でも出力されていると判断された場合には、上記ウォッチドッグタイマ回路およびコンピュータを含むシステムが健全なものとして、コンピュータは所定の制御プログラムの実行を開始するコンピュータシステムにおいて、上記コンピュータシステムが二重化されており、かつ、上記各コンピュータは、自己の診断完了を相手側に通知する通信手段と、この通信手段で通知された相手側の診断完了のタイミングと自己の診断完了のタイミングとを比較して両タイミングの差が所定時間以内にない場合にはシステム異常と判断する判断手段と、を備えることを特徴とするコンピュータシステム。
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