JP4613019B2 - コンピュータシステム - Google Patents

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本発明は、コンピュータとその動作を監視するウォッチドッグタイマ回路とを備えたコンピュータシステムに関するものである。
コンピュータシステムにおいては、コンピュータの制御プログラムの誤動作等によって例えば予め定められた時間内に処理が終了しないなどの異常が生じた場合には制御プログラムの実行を停止する必要がある。このため、従来より、コンピュータの動作を監視するウォッチドッグタイマ回路(以下、WDT回路と表記する)を設けている(例えば、特許文献1参照)。
図5はこのような従来のコンピュータシステムの構成図である。
ここで、コンピュータ(本例ではマイクロコンピュータ)1は、制御プログラムが正常に実行されている場合には、予め設定されている所定の周期T0でタイマリセット信号を出力してWDT回路2をリセットする。このため、WDT回路2からはコンピュータ1に対してCPUリセット信号が出力されない。
一方、コンピュータ1は、制御プログラムの実行中に何らかの異常を検出すると、WDT回路2に対してタイマリセット信号の供給を停止する。WDT回路2は、このタイマリセット信号が所定の周期T0で供給されなくなるとタイムアップして、コンピュータ1に対してCPUリセット信号を出力する。コンピュータ1はWDT回路2からのCPUリセット信号が入力されたときには、プログラムに割り込みを発生させてCPU内の各種レジスタやI/Oポートのデータをクリアして初期状態に戻す。なお、上記の所定周期T0は、コンピュータ1の制御プログラムの異常検出のステップが所定回数繰り返されるのに要する時間以上の時間となるように予め定められている。
特許第2695775号公報
ところで、例えば、鉄道車両用の自動列車制御装置や航空管制等などに使用されるコンピュータシステムにおいては、安全性確保の観点から、常にフェイルセーフが要求される。
図5に示した従来のコンピュータシステムにおいては、コンピュータ1に対してWDT回路2を設けることでコンピュータの動作を監視できる利点があるものの、WDT回路2自身に異常が生じた場合にはこれに対処することができず、上記のフェイルセーフの要求に十分に応えることができない。
すなわち、図5に示した従来構成のコンピュータシステムの場合には、システム起動時に既にWDT回路2が故障していてもコンピュータ1自体はそのことを認識することができず、制御プログラムを実行することができる。つまり、WDT回路2の異常が潜在化してしまう。このため、その後、コンピュータ1が制御プログラムを実行中に異常が生じたためにタイマリセット信号の出力を停止してもWDT回路2からはCPUリセット信号が出力されないので、コンピュータ1はリセットされずに異常動作をそのまま継続するなどの不具合を生じる。
本発明は、上記の課題を解決するためになされたもので、WDT回路の潜在異常を早期にかつ確実に検出できるようにして、フェイルセーフの要求に十分に応えることができるコンピュータシステムを提供することを目的とする。
上記の目的を達成するために、コンピュータとその動作を監視するウォッチドッグタイマ回路とを備えたコンピュータシステムにおいて、次の構成を採用している。
すなわち、本発明では、コンピュータとその動作を監視するウォッチドッグタイマ回路とを備え、かつ、上記ウォッチドッグタイマ回路から上記コンピュータに対してCPUリセット信号を出力した回数を記憶するWDT動作記憶部を設けるとともに、上記コンピュータは、起動時に上記WDT動作記憶部の内容を確認し、上記ウォッチドッグタイマ回路からCPUリセット信号が一度も出力されていない場合にはこのウォッチドッグタイマ回路に対してタイマリセット信号の供給を停止し、これに応じて上記ウォッチドッグタイマ回路からCPUリセット信号が出力されない場合には、当該ウォッチドッグタイマ回路に異常が生じているものと判断してCPUはその時点でプログラムの実行を停止する一方、上記ウォッチドッグタイマ回路に対するタイマリセット信号の供給停止に応じて当該ウォッチドッグタイマ回路からCPUリセット信号が出力された場合には、そのCPUリセット信号の出力回数を上記WDT動作記憶部に記憶するとともに、当該CPUリセット信号によってコンピュータがリセットされ、このリセット後にコンピュータが上記WDT動作記憶部の内容を確認した際に、上記ウォッチドッグタイマ回路からCPUリセット信号が一度でも出力されていると判断された場合には、上記ウォッチドッグタイマ回路およびコンピュータを含むシステムが健全なものとして、コンピュータは所定の制御プログラムの実行を開始するコンピュータシステムにおいて、上記コンピュータシステムが二重化されており、かつ、上記各コンピュータは、自己の診断完了を相手側に通知する通信手段と、この通信手段で通知された相手側の診断完了のタイミングと自己の診断完了のタイミングとを比較して両タイミングの差が所定時間以内にない場合にはシステム異常と判断する判断手段と、を備えることを特徴としている。
また、本発明では、上記のコンピュータシステムが二重化されている場合において、各コンピュータには、上記各コンピュータは自己の診断完了を相手側に通知する通信手段と、この通信手段で通知された相手側の診断完了のタイミングと自己の診断完了のタイミングとを比較して両タイミングの差が所定時間以内にない場合にはシステム異常と判断する判断手段とが設けられている。
本発明のコンピュータシステムは、コンピュータがWDT動作記憶回路に記憶されている情報に基づいてWDT回路を診断し、WDT回路が健全であるとコンピュータがリセットされた後に制御プログラムの実行を開始するので、WDT回路の潜在異常の有無を早期に検出することができるとともに、フェイルセーフの要求に十分に応えることができる。そして、制御プログラムの実行中はWDT回路が健全である可能性が高いことから、コンピュータが異常動作したときには、確実にコンピュータにリセットをかけることができるので、この点でもフェイルセーフの要求に十分に応えることが可能となる。これに加えて、コンピュータシステムが二重化されている場合において、各WDT回路の異常の有無のみならず、コンピュータ相互間で診断完了のタイミングを比較することによってWDT動作記憶回路の異常の有無も検知することができ、これにより、異常検知の確率が高くなり、診断機能が失われるのを確実に防止でき、さらに一層コンピュータシステム全体の信頼性を向上させることができる。
また、本発明では、上記のコンピュータシステムが二重化されている場合において、WDT回路の異常の有無のみならず、コンピュータ相互間でコンピュータの診断完了のタイミングを比較することによってWDT動作記憶回路の異常の有無も検知できるため、異常検知の確率が高くなる。このため、診断機能が失われるのを確実に防止でき、さらにコンピュータシステム全体の信頼性を向上させることができる。
実施の形態1.
図1は本発明の実施の形態1におけるコンピュータシステムの構成図であり、図5に示した従来技術と対応する構成部分には同一の符号を付す。
この実施の形態1のコンピュータシステムは、マイクロコンピュータ(以下、単にコンピュータという)1と、その動作を監視するWDT回路2とを備えるとともに、WDT動作記憶部3が設けられている。
このWDT動作記憶部3は、WDT回路2からコンピュータ1に対して出力されるCPUリセット信号の出力回数を記憶するもので、例えばカウンタやメモリ等が適用される。そして、このWDT動作記憶部3の記憶内容は、コンピュータシステムの電源が切られない限りそのまま保持されるようになっている。
一方、コンピュータ1は、WDT動作記憶部3に対してアクセスできるようになっており、所定の制御プログラムの実行を開始する前にWDT動作記憶部3の内容を確認し、WDT回路2からCPUリセット信号が一度も出力されていない場合にはこのWDT回路2に対してタイマリセット信号の供給を停止して当該回路2の診断を行うように構成されている。
次に、上記構成を備えたコンピュータシステムの動作について、図2に示すフローチャートを参照して説明する。なお、図中、符号Sは各ステップを意味する。
このコンピュータシステムに電源が投入されると、コンピュータ1は、各種の初期設定をしながらWDT回路2に対して所定周期T0でタイマリセット信号を出力する(ステップ1)。コンピュータ1は、初期設定が終了すると、所定の制御プログラムの実行を開始する前にWDT動作記憶部3に対してアクセスしてその記憶内容を確認し(ステップ2)、WDT回路2に対する診断を実施したか否かを判断する(ステップ3)。
すなわち、WDT動作記憶部3は、WDT回路2からCPUリセット信号が出力されるたびにその出力回数Nをカウントして記憶するので、いま、その出力回数N=0の場合、WDT回路2からはCPUリセット信号が一度も出力されていないことが分かる。そこで、この場合には、コンピュータ1は、WDT回路2が正常に動作するか否かを確認するために、WDT回路2に対してタイマリセット信号の供給を停止する(ステップ4)。
その際、WDT回路2が故障などによる異常が生じている場合には、WDT回路2に対するタイマリセット信号の供給を停止しても、WDT回路2からはCPUリセット信号が出力されない。このため、コンピュータ1はその時点でプログラム処理動作を停止する。これにより、WDT回路2に異常があることが分かる。
一方、WDT回路2が正常な場合、ステップ4でコンピュータ1からタイマリセット信号の供給が停止されるとタイムアップしてCPUリセット信号を出力する。これにより、コンピュータ1はこのCPUリセット信号によってリセットされて再びステップ1の最初の状態に戻り、初期設定処理から順に実施していくとともに、WDT動作記憶部3にはCPUリセット信号の出力回数N=1が格納される。
引き続いて、コンピュータ1は、WDT動作記憶部3の記憶内容を確認し(ステップ2)、次にWDT回路2の診断を実施したか否かを判断するが(ステップ3)、このとき、WDT動作記憶部3の記憶内容は既にN=1になっているので、診断実施済みであることが分かる。このため、この段階で初めてコンピュータ1は所定の制御プログラムの実行を開始する(ステップ5)。
なお、ステップ5以降のコンピュータ1の動作は、従来の場合と同様であって、制御プログラムが正常に実行されている場合には所定の周期T0でタイマリセット信号を出力してWDT回路2をリセットする。また、制御プログラムを実行中に異常が生じた場合、コンピュータ1はタイマリセット信号の出力を停止するので、WDT回路2からはCPUリセット信号が出力されてコンピュータ1がリセットされる。
このように、この実施の形態1のコンピュータシステムにおいては、コンピュータ1がWDT動作記憶回路3に記憶されている情報に基づいてWDT回路2を診断した後に制御プログラムの実行を開始するので、WDT回路2の潜在異常を早期に診断することができる。そして、制御プログラムの実行中はWDT回路2が健全である可能性が高いことから、コンピュータ1が異常動作したときには、確実にコンピュータ1にリセットをかけることができる。このため、コンピュータ1の異常動作が継続するのを確実に防止でき、フェイルセーフの要求に十分に応えることが可能となる。
実施の形態2.
図3は本発明の実施の形態2におけるコンピュータシステムの構成図である。
この実施の形態2におけるコンピュータシステムは、図1と同じ構成をもつコンピュータシステムを2系列配置した、いわゆる二重化されたコンピュータシステムである。したがって、各系列A,Bのコンピュータシステムは、コンピュータ1a,1bと、その動作を監視するWDT回路2a,2bと、WDT動作記憶部3a,3bとを備えている。
そして、通常、各系列A,Bのコンピュータ1a,1bは互いに同期をとりながら並列動作しており、例えば、一方の系列Aのコンピュータシステムが故障したときには、他方の系列Bのコンピュータシステムがバックアップすることでフェイルセーフ動作を確保できるようにしている。
また、この実施の形態2において、各系列A,Bのコンピュータ1a,1bは、診断完了を相手側に通知する通信手段5a,5bと、通信手段5a,5bにより通知された相手側の診断完了のタイミングと自己の診断完了のタイミングとを比較して両タイミングの差が所定時間ΔT以内にない場合にはシステム異常と判断する判断手段6a,6bとを備えている。
次に、上記構成を備えたコンピュータシステムの動作について、図4に示すフローチャートを参照して説明する。なお、図中、符号Sは各ステップを意味する。
各系列A,Bのコンピュータシステムにおいて、電源が投入されてから、WDT回路2a,2bの診断を一回実施して、診断実施済みと判断するまでの動作(図4のステップ1〜ステップ4)は、実施の形態1の場合と同じである。したがって、ここでは詳しい説明は省略する。
前述のごとく、各系列A,Bのコンピュータ1a,1bは互いに同期をとりながら並列動作しており、各系列A,Bのコンピュータ1a,1bの通信手段5a,5bは、自己のWDT回路2a,2bの診断が完了すると、その診断完了の情報を相手側に通知する(ステップ7)。すなわち、一方の系列Aのコンピュータ1aの通信手段5aは、自己のWDT回路2aの診断が完了すると、その診断完了の情報を相手側の通信手段5bに通知する。同様に、他方の系列Bのコンピュータ1bの通信手段5bは、自己のWDT回路2bの診断が完了すると、その診断完了の情報を相手側の通信手段5aに通知する。
したがって、各系列A,Bのコンピュータ1a,1bの判断手段6a,6bは、相手側と自己との両WDT回路2a,2bの診断完了のタイミングを比較する。そして、両タイミングの差が所定時間ΔT以内に収まっているか否かを判断する(ステップ8)。
ここで、例えば他方の系列BにおけるWDT動作記憶部3bが故障するなどして、常にN=1をコンピュータ1bに出力するような異常が生じた場合、その系列Bのコンピュータ1bは、実際はWDT回路2bの診断が未実施であるにもかかわらず診断完了済みと誤判断するため、相手側のコンピュータ1aに対して診断完了の情報を出力しない。このため、相手側のWDT回路2bの診断完了のタイミングと自己のWDT回路2aの診断完了のタイミングとの差が所定時間ΔTを越えることになる。これにより、コンピュータ1の判断手段6aは、システム全体に何らかの異常が発生しているものと判断して制御プログラムの実行を停止する(ステップ9)。また、故障である旨を外部に報知する。このことは、一方の系列AにおけるWDT動作記憶部3aが故障するなどの異常が生じた場合も同じである。
一方、両系列A,Bのコンピュータシステムが共に正常な場合には、ほぼ同じタイミングでWDT回路2a,2bの診断が完了するので、両系列A,Bの診断終了のタイミングが所定時間ΔT以内に収まることになる。この段階で初めて各コンピュータ1a,1bは所定の制御プログラムの実行を開始する(ステップ10)。
なお、ステップ10以降のコンピュータ1a,1bの動作は、従来の場合と同様であって、各コンピュータ1a,1bは制御プログラムが正常に実行されている場合には所定の周期T0でタイマリセット信号を出力してWDT回路2a,2bをリセットする。また、制御プログラムを実行中に異常が生じた場合には、コンピュータ1a,1bはタイマリセット信号の出力を停止するので、WDT回路2a,2bからはCPUリセット信号が出力されてコンピュータ1a,1bがリセットされる。
このように、この実施の形態2では、コンピュータシステムが二重化されている場合において、各WDT回路2a,2bの異常の有無のみならず、コンピュータ1a,1b相互間で診断完了のタイミングを比較することによってWDT動作記憶回路3a,3bの異常の有無も検知することができる。これにより、異常検知の確率が高くなり、診断機能が失われるのを確実に防止でき、さらにコンピュータシステム全体の信頼性を向上させることができる。
なお、本発明は、フェイルセーフが要求される分野のコンピュータシステムについて広く適用することが可能である。なお、この場合に使用されるコンピュータとしてはマイクロコンピュータに限らず、ミニコンピュータなどの他の種類のコンピュータであってもよい。
本発明の実施の形態1におけるコンピュータシステムの構成図である。 図1のコンピュータシステムにおける動作説明に供するフローチャートである。 本発明の実施の形態2におけるコンピュータシステムの構成図である。 図3のコンピュータシステムにおける動作説明に供するフローチャートである。 従来のコンピュータシステムの構成図である。
符号の説明
1,1a,1b マイクロコンピュータ(コンピュータ)、
2,2a,2b WDT回路(ウォッチドッグタイマ回路)、
3,3a,3b WDT動作記憶部、5a,5b 通信手段、6a,6b 判断手段。

Claims (1)

  1. コンピュータとその動作を監視するウォッチドッグタイマ回路とを備え、かつ、上記ウォッチドッグタイマ回路から上記コンピュータに対してCPUリセット信号を出力した回数を記憶するWDT動作記憶部を設けるとともに、上記コンピュータは、起動時に上記WDT動作記憶部の内容を確認し、上記ウォッチドッグタイマ回路からCPUリセット信号が一度も出力されていない場合にはこのウォッチドッグタイマ回路に対してタイマリセット信号の供給を停止し、これに応じて上記ウォッチドッグタイマ回路からCPUリセット信号が出力されない場合には、当該ウォッチドッグタイマ回路に異常が生じているものと判断してCPUはその時点でプログラムの実行を停止する一方、上記ウォッチドッグタイマ回路に対するタイマリセット信号の供給停止に応じて当該ウォッチドッグタイマ回路からCPUリセット信号が出力された場合には、そのCPUリセット信号の出力回数を上記WDT動作記憶部に記憶するとともに、当該CPUリセット信号によってコンピュータがリセットされ、このリセット後にコンピュータが上記WDT動作記憶部の内容を確認した際に、上記ウォッチドッグタイマ回路からCPUリセット信号が一度でも出力されていると判断された場合には、上記ウォッチドッグタイマ回路およびコンピュータを含むシステムが健全なものとして、コンピュータは所定の制御プログラムの実行を開始するコンピュータシステムにおいて、上記コンピュータシステムが二重化されており、かつ、上記各コンピュータは、自己の診断完了を相手側に通知する通信手段と、この通信手段で通知された相手側の診断完了のタイミングと自己の診断完了のタイミングとを比較して両タイミングの差が所定時間以内にない場合にはシステム異常と判断する判断手段と、を備えることを特徴とするコンピュータシステム。
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