JP4306654B2 - トランジスタアレイパネル - Google Patents

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Description

本発明は、トランジスタアレイパネルに関する。
アクティブマトリクス駆動方式の液晶ディスプレイパネルは、薄膜トランジスタ、画素電極等がアレイ状にパターニングされたトランジスタアレイパネルと、対向電極等がべた一面に形成された対向基板とを対向させ、トランジスタアレイパネルと対向基板との間に液晶を挟持した構造となっている。
従来のトランジスタアレイパネルは、行方向に配列された複数のゲートラインと、列方向に配列された複数のデータラインとを備え、ゲートライン及びデータラインの各交差部に薄膜トランジスタ、画素電極が形成されている。複数の薄膜トランジスタ及び画素電極がマトリクス状に配列されている領域が表示領域となる。
ゲートラインは表示領域の左側又は右側において引き回し配線と接続され、引き回し配線を介して図示しない駆動回路に接続されている。また、データラインは表示領域の上側又は下側において引き回し配線と接続され、引き回し配線を介して図示しない駆動回路に接続されている。
また、画素電極が配列される表示領域の外周部には、ゲートラインやデータラインを静電気から保護するためにゲートラインやデータラインに保護素子を介して接続された保護ラインや、保護ラインに抵抗素子を介して接続された環状の保護回路の共通ラインが、ゲートラインやデータラインと直交して設けられている。
なお、データラインと直交する保護回路の共通ラインや保護ライン、ゲートラインは薄膜トランジスタのゲート電極やゲートラインと同時にパターニングされたもの(ゲートメタル)である。また、ゲートラインと直交する保護回路の共通ラインや保護ライン、データラインは薄膜トランジスタのソース電極・ドレイン電極やデータラインと同時に、ゲートメタルを被覆したゲート絶縁膜上にパターニングされたもの(ドレインメタル)である。このため、ゲートラインとデータラインとの間、及びこれらと直交する保護回路の共通ラインや保護ラインとの間はゲート絶縁膜により絶縁されている。
ゲートメタル、ドレインメタルで形成された保護回路の共通ラインは交差部においてゲート絶縁膜を貫通するコンタクトホールにより導通され、環状に形成されている。また、保護素子や抵抗素子は薄膜トランジスタの形成と同時にゲートメタルまたはドレインメタルにより形成されている(例えば特許文献1参照)。
特開2005−93459号公報
ところで、液晶ディスプレイパネルの表示領域の外周部には、保護ラインや保護回路の共通ライン、保護素子や抵抗素子を設ける必要があるが、上述の通り、これらは何れもゲートメタルまたはドレインメタルにより形成されているので、これらを互いに絶縁するためには、同じメタルで形成された部分を平面視して互いに離間するように形成しなければならない。また、一般に、トランジスタアレイパネルの表示領域には補助容量を形成するための導電膜パターンが形成され、この導電膜パターンは表示領域の外周部において補助容量の共通ラインに接続される。この補助容量の共通ラインをゲートメタルやドレインメタルによって形成すると、表示領域の外周部がさらに広くなってしまう。
そこで、本発明は、上記のような課題を解決しようとしてなされたものであり、表示領域の外周部に保護ラインや保護回路の共通ラインと、保護素子や抵抗素子、及び補助容量の共通ラインを設けるのに必要なスペースを小さくすることができ、液晶表示パネルの狭額縁化を図ることができるトランジスタアレイパネルを提供することを目的とする。
以上の課題を解決するため、請求項1に記載の発明は、基板上の表示領域内において複数の画素電極がマトリクス状に配置されるとともに、複数のゲートラインと複数のデータラインとが互いに絶縁膜を挟んだ状態で直交するように配置され、前記複数のゲートラインと前記複数のデータラインとの各交差部において薄膜トランジスタが配置され、前記薄膜トランジスタのゲートが前記ゲートラインに接続され、前記薄膜トランジスタのドレインまたはソースの一方が前記データラインに接続され、他方が前記画素電極のいずれかと接続されたトランジスタアレイパネルにおいて、前記表示領域の外周部には、前記ゲートライン及び前記データラインと絶縁された状態で直交するように保護ラインが配置され、前記ゲートラインまたは前記データラインと前記保護ラインとは保護素子を介して接続され、前記表示領域内において、前記ゲートライン、前記データライン、前記画素電極と絶縁された導電膜パターンが形成され、前記導電膜パターンは前記各画素電極の一部と重なるように形成されて補助容量を形成するとともに、前記表示領域の外周部において前記保護素子及び前記保護ラインと絶縁された補助容量の共通ラインと接続されており、前記補助容量の共通ラインは前記保護素子または前記保護ラインと絶縁膜を介して重ねられていることを特徴とする。
請求項1に記載の発明によれば、表示領域の外周部において、補助容量の共通ラインが保護素子または保護ラインと絶縁膜を介して重ねられているので、表示領域の外周部に必要なスペースを小さくすることができる。
請求項2に記載の発明は、請求項1に記載のトランジスタアレイパネルにおいて、前記導電膜パターン及び前記補助容量の共通ラインは同一の導電膜をパターニングして形成されていることを特徴とする。
請求項2に記載の発明によれば、導電膜パターン及び補助容量の共通ラインが同一の導電膜をパターニングして形成されるので、トランジスタアレイパネルの製造工程を簡略化することができる。
本発明によれば、トランジスタアレイパネルの表示領域の外周部に必要なスペースを小さくすることができ、液晶表示パネルの狭額縁化を図ることができる。
図1はトランジスタアレイパネル1の構成要素の一部を回路記号で示した等価回路的な平面図である。トランジスタアレイパネル1の破線で囲まれた表示領域100には、液晶表示素子101を構成する画素電極8がマトリクス状に配列されている。また、マトリクス状に形成された画素電極8の行に沿ってゲートライン2が、列に沿ってデータライン3が設けられており、ゲートライン2とデータライン3との交差部分に薄膜トランジスタ10が設けられている。薄膜トランジスタ10のゲート電極11はゲートライン2と接続されており、ドレイン電極16はデータライン3と接続されており、ソース電極17は画素電極8と接続されている。
ゲートライン2は薄膜トランジスタのゲート電極11に走査信号を供給する。データライン3は薄膜トランジスタ10のドレイン電極16にデータ信号を供給する。なお、ドレイン電極16を画素電極8と接続し、ソース電極17をデータラインと接続してもよい。
液晶表示素子101は、各画素電極8と共通電極103との間に液晶が封入された構造である。液晶表示素子101は、図1では表示領域100内に2×2個だけ図示されているが、これは図面の明確化のためであり、実際には数百×数百個もしくはそれ以上の個数が配列されている。
なお、トランジスタアレイパネル1の画素電極8が設けられた側の面と、図示しない対向基板の共通電極103が設けられた側の面とが対向配置され、トランジスタアレイパネル1と対向基板とが矩形枠状のシール材を介して接合されて密封構造となる。この密封構造内に液晶が封入されることにより液晶表示パネルが形成される。
トランジスタアレイパネル1の表示領域100の外周部には、保護ライン4,5と、薄膜トランジスタ20,30,40、50,60,70と、保護回路の共通ライン6と、補助容量の共通ライン7とが設けられている。
保護回路の共通ライン6は抵抗素子としての複数の薄膜トランジスタ50,60,70を介して保護ライン4,5と接続されている。補助容量の共通ライン7の一部は表示領域100の外周部に環状に形成されており、環状部分は保護素子としての薄膜トランジスタ20,30,40の上に形成されている。なお、補助容量の共通ライン7はコンタクトホール7aに充填された導体を介して保護回路の共通ライン6と導通している。また、保護回路の共通ライン6と補助容量の共通ライン7は、図示しない導通部材により対向基板の共通電極103と接続されている。
図2は表示領域100の一部を示す透過平面図である。図2に示すように、表示領域100には、行方向に配列された複数のゲートライン2と、列方向に配列された複数のデータライン3とが設けられ、ゲートライン2及びデータライン3の各交差部の付近に薄膜トランジスタ10が設けられている。また、ゲートライン2及びデータライン3により区画された領域には、画素電極8が設けられている。
ゲートライン2と、薄膜トランジスタ10のゲート電極11とは一体に形成されている。また、データライン3と、薄膜トランジスタ10のドレイン電極16とは一体に形成されている。
図9(d)は図2のIX−IX矢視断面図である。薄膜トランジスタ10は、図9(d)に示すように、ゲート電極11、半導体薄膜12、チャネル保護膜13、オーミックコンタクト層14,15、ドレイン電極16、及びソース電極17からなる。
ゲート電極11及びゲートライン2は絶縁性の透明基板51上にパターニングされ、窒化シリコン等からなるゲート絶縁膜52により被覆されている。
半導体薄膜12はゲート電極11と対応する位置のゲート絶縁膜52上に形成されており、真性アモルファスシリコン層からなる。チャネル保護膜13はゲート電極11と対応する位置の半導体薄膜12上に形成されており、窒化シリコン等の絶縁膜からなる。オーミックコンタクト層14,15は半導体薄膜12及びチャネル保護膜13の上に離れて形成されており、n型またはp型のアモルファスシリコン層からなる。ドレイン電極16及びソース電極17はそれぞれオーミックコンタクト層14,15上に形成されており、金属層からなる。
データライン3は、真性アモルファスシリコン層3a、アモルファスシリコン層3b、金属層3cの三層が順にゲート絶縁膜52上に積層されてなる。なお、データライン3の真性アモルファスシリコン層3aは薄膜トランジスタ10の半導体薄膜12と一体に形成され、アモルファスシリコン層3bはオーミックコンタクト層14と一体に形成され、金属層3cはドレイン電極16と一体に形成される。
薄膜トランジスタ10及びデータライン3は、層間絶縁膜53により被覆されている。
層間絶縁膜53上には、ゲートライン2、データライン3、及び薄膜トランジスタ10の上部を覆うように、キャパシタ層9が網目状に形成されている。キャパシタ層9はオーバーコート絶縁膜54により被覆されている。
オーバーコート絶縁膜54上には、キャパシタ層9の網目を塞ぐように画素電極8が設けられている。なお、図2、図9(d)に示すように、画素電極8と薄膜トランジスタ10のソース電極17との重なり部分において、層間絶縁膜53及びオーバーコート絶縁膜54を貫通してコンタクトホール8aが設けられている。コンタクトホール8a内には画素電極8と同様の素材からなる導体8bが画素電極8と一体に充填されており、この導体8bを介して画素電極8と薄膜トランジスタ10のソース電極17とが導通されている。
画素電極8及び導体8bは光透過性及び導電性を有する透明導電膜により形成される。このような透明導電膜としては、例えば、ITO(Indium Tin Oxide;錫ドープ酸化インジウム)、IZO(Indium Zinc Oxide;亜鉛ドープ酸化インジウム)、CTO(Cadmium Tin Oxide;錫ドープ酸化カドミウム)等の酸化物半導体を用いた透明導電膜が挙げられる。
なお、図2に示すように、画素電極8の外周部はオーバーコート絶縁膜54を挟んでキャパシタ層9の上に重ね合わせられている。この重なり部分が補助容量102として機能する。また、薄膜トランジスタ10のソース電極17と画素電極8との重なり部分において、コンタクトホール8aが設けられる部分には、キャパシタ層9が形成されていない。このため、コンタクトホール8a内の導体8bとキャパシタ層9とは絶縁されている。
次に、表示領域100の外周部について説明する。まず、表示領域100の右側外周部について説明する。なお、表示領域100の左側外周部については右側外周部と同様であるので省略する。
図3は表示領域100の右側外周部(図1のA部)を示す透過平面図である。図3において、左側が表示領域100、右側が表示領域外であり、表示領域100の外周に沿って図3の上下方向に、保護ライン4及び補助容量の共通ライン7が設けられている。
図3において、ゲートライン2が表示領域100内(図3の左側)から表示領域100外(図3の右側)へ延在している。なお、ゲートライン2は保護ライン4や補助容量の共通ライン7よりも外側(図3の右側)において、図示しない引き回し配線を介して駆動回路に接続されている。
図4は図3のIV−IV矢視断面図であり、図5は図3のV−V矢視断面図である。ゲートライン2と交差する保護ライン4は、データライン3と同様に、真性アモルファスシリコン層4a、アモルファスシリコン層4b、金属層4cの三層が順にゲート絶縁膜52上に積層されてなる。保護ライン4はゲート絶縁膜52によりゲートライン2と絶縁されている。
保護ライン4は図1に示すように、3個の薄膜トランジスタ50,60,70を介して保護回路の共通ライン6と接続されている。保護回路の共通ライン6はゲートライン2と同時に透明基板51上にパターニングされ、窒化シリコン等からなるゲート絶縁膜52により被覆されている。
また、ゲートライン2と保護ライン4との交差部分には、ゲートライン2に生じた静電気を保護ライン4に逃がす保護素子として、2つの薄膜トランジスタ20,30が設けられている。
図4、図5に示すように、薄膜トランジスタ20,30は、ゲート電極21,31、半導体薄膜22,32、チャネル保護膜23,33、オーミックコンタクト層24,25,34,35、ドレイン電極26,36、及びソース電極27,37からなる。
薄膜トランジスタ20,30のゲート電極21,31はゲートライン2と同時に透明基板51上にパターニングされ、窒化シリコン等からなるゲート絶縁膜52により被覆されている。なお、薄膜トランジスタ20のゲート電極21はゲートライン2と一体に形成されるが、薄膜トランジスタ30のゲート電極31はゲートライン2から独立したフローティングゲートとなっている。
半導体薄膜22,32はゲート電極21,31と対応する位置のゲート絶縁膜52上に形成されており、保護ライン4の真性アモルファスシリコン層4aと一体に形成されている。チャネル保護膜23,33はゲート電極21,31と対応する位置の半導体薄膜22,32上に形成されており、窒化シリコン等の絶縁膜からなる。オーミックコンタクト層24,25,34,35は半導体薄膜22,32及びチャネル保護膜23,33の上に離れて形成されており、アモルファスシリコン層からなる。なお、オーミックコンタクト層24,34は保護ライン4のアモルファスシリコン層4bと一体に形成されている。ドレイン電極26,36、及びソース電極27,37はそれぞれオーミックコンタクト層24,25,34,35上に形成されており、金属層からなる。なお、ドレイン電極26,36は保護ライン4の金属層4cと一体に形成される。
薄膜トランジスタ20,30の半導体薄膜22,32、オーミックコンタクト層25,35、ソース電極27,37は保護ライン4と平行に設けられた接続配線55により接続されている。接続配線55は真性アモルファスシリコン層55a、アモルファスシリコン層55b、金属層55cの三層が順にゲート絶縁膜52上に積層されてなり、真性アモルファスシリコン層55aは薄膜トランジスタ20,30の半導体薄膜22,32と一体に形成され、アモルファスシリコン層55bはオーミックコンタクト層25,35と一体に形成され、金属層55cはソース電極27,37と一体に形成される。
接続配線55とゲートライン2との交差部分にはゲート絶縁膜52を貫通するコンタクトホール56が形成されており、コンタクトホール56には金属層55cと同じ導体56aが充填される。ゲートライン2と接続配線55とは導体56aを介して導通している。
薄膜トランジスタ20,30、接続配線55及び保護ライン4は、層間絶縁膜53により被覆されている。
補助容量の共通ライン7は薄膜トランジスタ20,30と対応する位置の層間絶縁膜53上に上下方向に形成される。補助容量の共通ライン7はキャパシタ層9と一体に形成され、オーバーコート絶縁膜54により被覆されている。
次に、表示領域100の下側外周部について説明する。なお、表示領域100の上側外周部については下側外周部と同様であるので省略する。
図6は表示領域100の下側外周部(図1のB部)を示す透過平面図である。図6において、上側が表示領域100、下側が表示領域外であり、表示領域100の外周に沿って図6の左右方向に、保護ライン5及び補助容量の共通ライン7が設けられている。
図6において、データライン3が表示領域100内(図6の上側)から表示領域100外(図6の下側)へ延在している。なお、データライン3は保護ライン5や補助容量の共通ライン7よりも外側(図6の下側)において、引き回し配線を介して駆動回路に接続されている。
データライン3と交差する保護ライン5はゲートライン2と同時に透明基板51上にパターニングされ、窒化シリコン等からなるゲート絶縁膜52により被覆されている。データライン3はゲート絶縁膜52上に形成されるので、保護ライン5から絶縁されている。
保護ライン5は図1に示すように、2個の薄膜トランジスタ60,70を介して保護回路の共通ライン6と接続されている。
また、データライン3と保護ライン5との交差部分には、データライン3に生じた静電気を保護ライン5に逃がす保護素子として、薄膜トランジスタ40が設けられている。
図7は図6のVII−VII矢視断面図である。薄膜トランジスタ40は、図7に示すように、ゲート電極41、半導体薄膜42、チャネル保護膜43、オーミックコンタクト層44,45、ドレイン電極46、及びソース電極47からなる。
薄膜トランジスタ40のゲート電極41はゲートライン2や保護ライン5と同時に透明基板51上にパターニングされ、窒化シリコン等からなるゲート絶縁膜52により被覆されている。なお、薄膜トランジスタ40のゲート電極41はゲートライン2や保護ライン5から独立したフローティングゲートとなっている。
半導体薄膜42はゲート電極41と対応する位置のゲート絶縁膜52上に形成されており、データライン3の真性アモルファスシリコン層3aと一体に形成されている。チャネル保護膜43はゲート電極41と対応する位置の半導体薄膜42上に形成されており、窒化シリコン等の絶縁膜からなる。オーミックコンタクト層44,45は半導体薄膜42及びチャネル保護膜43の上に離れて形成されており、アモルファスシリコン層からなる。なお、オーミックコンタクト層44はデータライン3のアモルファスシリコン層3bと一体に形成されている。ドレイン電極46及びソース電極47はそれぞれオーミックコンタクト層44,45上に形成されており、金属層からなる。なお、ドレイン電極46はデータライン3の金属層3cと一体に形成される。
なお、薄膜トランジスタ40の半導体薄膜42、オーミックコンタクト層44,45、ソース電極47はデータライン3と平行に設けられた接続配線57と接続されている。接続配線57は真性アモルファスシリコン層57a、アモルファスシリコン層57b、金属層57cの三層が順にゲート絶縁膜52上に積層されてなり、真性アモルファスシリコン層57aは薄膜トランジスタ40の半導体薄膜42と一体に形成され、アモルファスシリコン層57bはオーミックコンタクト層45と一体に形成され、金属層57cはソース電極47と一体に形成される。
接続配線57と保護ライン5との交差部分にはゲート絶縁膜52を貫通するコンタクトホール58が形成されており、コンタクトホール58には金属層57cと同じ導体58aが充填される。保護ライン5と接続配線57とは導体58aを介して導通している。
薄膜トランジスタ40、接続配線57及びデータライン3は、層間絶縁膜53により被覆されている。
補助容量の共通ライン7は薄膜トランジスタ40と対応する位置の層間絶縁膜53上に左右方向に形成される。補助容量の共通ライン7はキャパシタ層9と一体に形成され、オーバーコート絶縁膜54により被覆されている。
次に、トランジスタアレイパネル1の形成方法について図8、図9を用いて説明する。
まず、気相成長法(スパッタリング法、CVD法、PVD法等)によって透明基板51にゲート膜をべた一面に成膜し、フォトリソグラフィー法及びエッチング法によってゲート膜をパターニングする。これにより、複数のゲートライン2、複数の薄膜トランジスタ10,20,30,40,50,60,70のゲート電極、保護ライン5、保護回路の共通ライン6を同時に形成する(図8(a))。
次に、気相成長法によって透明基板51上にゲート絶縁膜52をべた一面に成膜し、ゲート絶縁膜52により複数のゲートライン2、複数の薄膜トランジスタ10,20,30,40,50,60,70のゲート電極、保護ライン5、保護回路の共通ライン6を被覆する。次いで、ゲート絶縁膜52上に真性アモルファスシリコン層61及び保護絶縁膜62をべた一面に成膜する(図8(b))。
次に、保護絶縁膜62に対してフォトリソグラフィー法、エッチング法を順に行うことによって、複数の薄膜トランジスタ10,20,30,40,50,60,70のチャネル保護膜を形成する(図8(c))。
次に、気相成長法によってゲート絶縁膜52上にべた一面のアモルファスシリコン層63を成膜する(図8(d))。次に、接続配線55とゲートライン2との交差部分、及び、接続配線57と保護ライン5との交差部分に対応する位置に、ゲート絶縁膜52、真性アモルファスシリコン層61、及びアモルファスシリコン層63を貫通するコンタクトホール56,58を形成する。次に、気相成長法によってアモルファスシリコン層上にべた一面の金属層64を形成する(図8(d))。これにより、コンタクトホール56,58に導体56a,58aが充填される。
次に、真性アモルファスシリコン層、アモルファスシリコン層、金属層に対してフォトリソグラフィー法、エッチング法を順に行うことによって、複数の薄膜トランジスタ10,20,30,40,50,60,70の半導体薄膜、オーミックコンタクト層、ドレイン電極、ソース電極、データライン3、保護ライン4、接続配線55,57を形成する(図8(e))。
次に、気相成長法によって層間絶縁膜53をべた一面に成膜し、層間絶縁膜53により複数のデータライン3、複数の薄膜トランジスタ10,20,30,40,50,60,70、接続配線55,57、及び保護ライン4を被覆する(図9(a))。
次に、ゲート絶縁膜52、層間絶縁膜53を貫通するコンタクトホール7aを形成する。次に、気相成長法、フォトリソグラフィー法、エッチング法を順に行うことによって、コンタクトホール7aに導体を充填するとともに、キャパシタ層9、補助容量の共通ライン7を形成する(図9(b))。
次に、気相成長法によってオーバーコート絶縁膜54をべた一面に成膜し、オーバーコート絶縁膜54によりキャパシタ層9、補助容量の共通ライン7を被覆する。
次に、層間絶縁膜53及びオーバーコート絶縁膜54のうち各薄膜トランジスタのソース電極に重なる部分にコンタクトホール8aを形成する(図9(c))。
次に、気相成長法によってオーバーコート絶縁膜54上に透明導電膜をべた一面に成膜する。すると、コンタクトホール8aに導体8bが充填される。その後フォトリソグラフィー法及びエッチング法によって画素電極8をパターニングする。以上により、トランジスタアレイパネル1が完成する(図9(d))。
製造したトランジスタアレイパネル1に配向膜を形成し、トランジスタアレイパネル1と対向基板を対向させ、トランジスタアレイパネル1と対向基板との間に液晶を挟んで、液晶をシールにより封止すれば、液晶ディスプレイパネルが出来上がる。
上記のトランジスタアレイパネル1では、補助容量の共通ライン7を薄膜トランジスタ10,20,30,40,50,60,70や、ゲートライン2、データライン3、保護ライン4,5と別の層に形成するため、保護素子(薄膜トランジスタ20,30,40)と補助容量の共通ライン7とを重ねて配置することができる。したがって、保護素子や抵抗素子と、保護ラインや保護回路の共通ライン、及び補助容量の共通ラインを並べて配置していた従来のトランジスタアレイパネルと比較して、表示領域100の外周部の幅を狭くすることができる。
なお、以上の実施形態においては、保護素子と補助容量の共通ライン7とを重ね合わせたが、本発明はこれに限らず、保護ライン4,5と補助容量の共通ライン7とを重ね合わせてもよい。また、補助容量の共通ライン7を幅広にして保護素子及び保護ライン4,5の両方と重ね合わせてもよい。
また、保護素子として薄膜トランジスタ、あるいはゲート電極が独立したフローティングゲート型の薄膜トランジスタを用いたが、本発明はこれに限らず、例えばゲート電極がないSCLC(Space Charge Limited Current;空間電荷制限電流)素子を用いてもよい。
なお、表示領域100においてキャパシタ層9がゲートライン2、データライン3及び画素電極8と絶縁されていて、表示領域100の外周部において保護ライン4,5がゲートライン2及びデータライン3と絶縁されていて、補助容量の共通ライン7が薄膜トランジスタ20,30,40を含む保護素子及び保護ライン4,5と絶縁されていればよく、これらの積層順序を変えた場合にも、上記実施形態と同様に液晶表示パネルの狭額縁化を図ることができる。
トランジスタアレイパネル1の等価回路的な平面図である。 表示領域100の一部を示す透過平面図である。 図1のA部を示す透過平面図である。 図3のIV−IV矢視断面図である。 図3のV−V矢視断面図である。 図1のB部を示す透過平面図である。 図6のVII−VII矢視断面図である。 (a)〜(e)はトランジスタアレイパネルの製造方法を示す断面図である。 (a)〜(d)はトランジスタアレイパネルの製造方法を示す断面図である。
符号の説明
1 トランジスタアレイパネル
2 ゲートライン
3 データライン
4,5 保護ライン
6 保護回路の共通ライン
7 補助容量の共通ライン
8 画素電極
9 キャパシタ層(導電膜パターン)
20,30,40 薄膜トランジスタ(保護素子)
52,53,54 絶縁膜
100 表示領域

Claims (2)

  1. 基板上の表示領域内において複数の画素電極がマトリクス状に配置されるとともに、複数のゲートラインと複数のデータラインとが互いに絶縁膜を挟んだ状態で直交するように配置され、
    前記複数のゲートラインと前記複数のデータラインとの各交差部において薄膜トランジスタが配置され、
    前記薄膜トランジスタのゲートが前記ゲートラインに接続され、前記薄膜トランジスタのドレインまたはソースの一方が前記データラインに接続され、他方が前記画素電極のいずれかと接続されたトランジスタアレイパネルにおいて、
    前記表示領域の外周部には、前記ゲートライン及び前記データラインと絶縁された状態で直交するように保護ラインが配置され、前記ゲートラインまたは前記データラインと前記保護ラインとは保護素子を介して接続され、
    前記表示領域内において、前記ゲートライン、前記データライン、前記画素電極と絶縁された導電膜パターンが形成され、
    前記導電膜パターンは前記各画素電極の一部と重なるように形成されて補助容量を形成するとともに、前記表示領域の外周部において前記保護素子及び前記保護ラインと絶縁された補助容量の共通ラインと接続されており、
    前記補助容量の共通ラインは前記保護素子または前記保護ラインと絶縁膜を介して重ねられていることを特徴とするトランジスタアレイパネル。
  2. 前記導電膜パターン及び前記補助容量の共通ラインは同一の導電膜をパターニングして形成されていることを特徴とする請求項1に記載のトランジスタアレイパネル。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4740203B2 (ja) * 2006-08-04 2011-08-03 北京京東方光電科技有限公司 薄膜トランジスタlcd画素ユニットおよびその製造方法
US7825013B2 (en) * 2006-11-20 2010-11-02 Qimonda Ag Integrated circuit comprising an amorphous region and method of manufacturing an integrated circuit
KR101488925B1 (ko) * 2008-06-09 2015-02-11 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법, 및 이를 갖는 표시장치
EP2172804B1 (en) * 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
KR101643835B1 (ko) * 2009-07-10 2016-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102051465B1 (ko) * 2012-06-18 2019-12-05 삼성디스플레이 주식회사 유기발광 표시장치
US10090374B2 (en) 2012-06-18 2018-10-02 Samsung Display Co., Ltd. Organic light-emitting display device
KR101906248B1 (ko) * 2012-12-13 2018-10-11 엘지디스플레이 주식회사 액정 디스플레이 장치
KR102113607B1 (ko) * 2013-08-30 2020-05-21 엘지디스플레이 주식회사 액정 표시 장치 및 그의 제조 방법
CN103531096B (zh) 2013-10-17 2016-07-06 京东方科技集团股份有限公司 显示基板及其制作方法、显示面板和显示装置
KR102373536B1 (ko) 2015-01-27 2022-03-11 삼성디스플레이 주식회사 비사각형 디스플레이
KR102687853B1 (ko) * 2016-12-09 2024-07-24 삼성디스플레이 주식회사 표시 장치
CN107121860B (zh) * 2017-06-14 2020-05-26 厦门天马微电子有限公司 一种阵列基板、显示面板及显示装置
CN111564460B (zh) * 2019-02-13 2024-03-19 夏普株式会社 有源矩阵基板及具备该有源矩阵基板的光电转换拍摄面板

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07230098A (ja) 1994-02-18 1995-08-29 Sanyo Electric Co Ltd 液晶表示装置
JP3315829B2 (ja) 1994-11-17 2002-08-19 株式会社東芝 半導体装置
JPH08179360A (ja) 1994-12-20 1996-07-12 Casio Comput Co Ltd アクティブマトリックスパネル
TW457690B (en) * 1999-08-31 2001-10-01 Fujitsu Ltd Liquid crystal display
KR100658526B1 (ko) 2000-08-08 2006-12-15 엘지.필립스 엘시디 주식회사 액정 표시장치의 정전 손상 보호장치
JP3449361B2 (ja) 2001-03-12 2003-09-22 松下電器産業株式会社 液晶表示装置の製造方法
JP3938112B2 (ja) * 2002-11-29 2007-06-27 セイコーエプソン株式会社 電気光学装置並びに電子機器
JP4385691B2 (ja) 2003-09-12 2009-12-16 カシオ計算機株式会社 表示パネルの静電気保護構造及び液晶表示パネル

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