JP4162758B2

JP4162758B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4162758B2
Application number: JP15125498A
Authority: JP
Inventors: 洋一河田; 浩二小泉; 道昭杉山
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1998-06-01
Filing date: 1998-06-01
Publication date: 2008-10-08
Anticipated expiration: 2018-06-01
Also published as: JPH11345911A

Abstract

PROBLEM TO BE SOLVED: To prevent the displacement of a dam bar caused by the injection pressure of resin when a molding operation is performed in the manufacture of a semiconductor device, wherein two semiconductor chips are resin-sealed into a single package using two sheets of lead frames. SOLUTION: A short dummy lead 7, which is extended to the widthwise direction of a dam bar 6, is formed on the side of the dam bar 6 of the second lead frame LF2. The dummy lead 7 is formed only in the center part of the space region of a lead 1, and it is not formed on both end parts (in the vicinity of the lead 1) of the space region. Accordingly, the dam bar 6 is formed in the width wider in the amount of the length of the dummy lead 7 in the center part of the space region of the lead 1, and the width of the dam bar 6 becomes narrow on both ends (in the vicinity of the lead 1) of the space region.

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、２個の半導体チップを積層して単一のパッケージに樹脂封止する半導体装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ(Dynamic Random Access Memory)やＳＲＡＭ(Static Random Access Memory) などのメモリＬＳＩを形成した半導体チップの高密度実装を目的とした樹脂封止型半導体装置が、特開平７−５８２８１号公報に記載されている。
【０００３】
上記公報に記載された樹脂封止型半導体装置は、ＳＯＪ(Small Outline J-leaded)型のパッケージで構成され、トランスファ・モールド法によって成形されたパッケージ本体（樹脂封止体）の内部には、同じ記憶容量のメモリＬＳＩを形成した２個の半導体チップが上下に積層された状態で封止されている。
【０００４】
上記パッケージ本体に封止された２個の半導体チップは、それぞれの素子形成面が互いに対向するように配置され、それぞれの素子形成面上には、複数本のリードのインナーリード部が絶縁フィルムを介して配置されている。すなわち、この樹脂封止型半導体装置は、半導体チップの素子形成面上にインナーリード部を配置するＬＯＣ(Lead On Chip)構造で構成され、それぞれのインナーリード部は、ワイヤを介して半導体チップの対応するボンディングパッドと電気的に接続されている。
【０００５】
上記２個の半導体チップの一方は、第１のリードフレームのリードに固定された状態でパッケージ本体に封止され、他方は、第２のリードフレームのリードに固定された状態でパッケージ本体に封止される。すなわち、この樹脂封止型半導体装置は、２枚のリードフレームを使って製造される。
【０００６】
上記２個の半導体チップの一方に接続されたリードのインナーリード部と他方に接続されたリードのインナーリード部とは、パッケージ本体の内部で互いに接近する方向に折り曲げられ、レーザによって溶接接合されている。これらのリードのうち、一方の半導体チップに接続されたリードの他端部は、パッケージ本体の側面から外部に引き出されてアウターリード部を構成している。これに対し、もう一方の半導体チップに接続されたリードの他端部は、上記レーザによる溶接接合工程の後、トランスファ・モールド工程に先立ってパッケージ本体の内部で切断されるため、パッケージ本体の外部には引き出されない。すなわち、パッケージ本体から引き出されたアウターリード部は、２個の半導体チップに共通の外部接続端子を構成している。
【０００７】
上記した樹脂封止型半導体装置によれば、メモリＬＳＩを形成した２個の半導体チップを薄型のパッケージに樹脂封止することが可能となるので、１個の半導体チップを樹脂封止したパッケージとほぼ同じサイズで実質的に２倍の記憶容量を有する大容量パッケージを実現することができる。
【０００８】
【発明が解決しようとする課題】
本発明者は、上記のような２個の半導体チップを封止したパッケージをさらに薄型化することのできる新規なパッケージ構造を開発中である。
【０００９】
本発明者が開発中のパッケージは、例えばＴＳＯＰ(Thin Small Outline Package)型で構成される。トランスファ・モールド法によって成形されるパッケージ本体（樹脂封止体）の内部には、同じ記憶容量のメモリＬＳＩ（例えば６４メガビットのＤＲＡＭ）を形成した２個の半導体チップが上下に積層され、それぞれの裏面が互いに接触するように配置された状態で封止される。
【００１０】
また、このパッケージは、ＬＯＣ(Lead On Chip)構造で構成される。すなわち、２個の半導体チップのそれぞれの素子形成面上には、複数本のリードのインナーリード部が絶縁フィルムを介して配置され、それぞれのインナーリード部は、ワイヤを介して半導体チップの対応するボンディングパッドと電気的に接続される。
【００１１】
このように、上記のパッケージは、２個の半導体チップのそれぞれの素子形成面を互いに対向するように配置してそれらの隙間にリードのインナーリード部を配置する前記公報記載のパッケージとは異なり、２個の半導体チップの裏面同士を互いに接触させて積層する。
【００１２】
これにより、２個の半導体チップの隙間が無くなるので、その分、パッケージ本体の厚さを薄くすることができる。また、半導体チップとリードとの間に形成される浮遊容量のうち、第１の半導体チップの素子形成面上に配置されるリードと第２の半導体チップとの間に形成される浮遊容量、および第２の半導体チップの素子形成面上に配置されるリードと第１の半導体チップとの間に形成される浮遊容量をそれぞれ排除することができるので、その分、リードに付加される浮遊容量を低減してリードの信号伝播遅延を改善することができる。
【００１３】
上記２個の半導体チップの一方は、第１のリードフレームのリードに固定された状態でパッケージ本体に封止され、他方は、第２のリードフレームのリードに固定された状態で上記パッケージ本体に封止される。すなわち、この樹脂封止型半導体装置は、２枚のリードフレームを使って製造される。また、これらの２枚のリードフレームのうち、一方にはアウターリード部が形成されず、インナーリード部のみが形成される。すなわち、この樹脂封止型半導体装置は、パッケージ本体から引き出された他方のリードフレームのアウターリード部が、２個の半導体チップに共通の外部接続端子として使用される。
【００１４】
この樹脂封止型半導体装置の製造工程では、まず第１のリードフレームのリードのインナーリード部を第１の半導体チップの素子形成面上に接着し、第２のリードフレームのリードのインナーリード部を第２の半導体チップの素子形成面上に接着する。
【００１５】
次に、上記第１のリードフレームのリードのインナーリード部と第１の半導体チップの素子形成面に形成されたボンディングパッドとをワイヤで結線し、第２のリードフレームのリードのインナーリード部と第２の半導体チップの素子形成面に形成されたボンディングパッドとをワイヤで結線した後、第１の半導体チップの裏面と第２の半導体チップの裏面とが対向するように２枚のリードフレームを重ね合わせ、これらのリードフレームをモールド金型に装着して第１の半導体チップと第２の半導体チップとを樹脂封止する。
【００１６】
次に、パッケージ本体（樹脂封止体）の外部に露出した第１のリードフレームのダムバーと第２のリードフレームのダムバーとを切断成形金型を使って切断すると共に、一方のリードフレームのアウターリード部の成形を行う。
【００１７】
上記した製造方法によれば、２枚のリードフレームの切断が一度の工程で済むので、モールド工程に先立って一方のリードフレームのアウターリード部を切断する前記公報記載のパッケージの製造方法に比べて工程を短縮することができる。
【００１８】
ところが、上記の製造方法では、半導体チップをそれぞれ搭載した２枚のリードフレームを重ね合わせてモールド金型に装着し、一方のリードフレームのダムバーと他方のリードフレームのダムバーとを上型のクランプ面と下型のクランプ面とで上下方向から締め付けた状態でモールド金型のキャビティに樹脂を圧入する。そのため、上下の金型のクランプ面がダムバーを締め付ける力が不足すると、樹脂の注入圧力によって一方のダムバーがキャビティの外側方向に変位し、このとき生じた一方のダムバーと他方のダムバーとの隙間を通じて樹脂がキャビティの外に漏れ出し、成形不良を引き起こすことがある。
【００１９】
特に、最近のＬＳＩ用リードフレームは、リードの幅およびピッチが微細化されているために、ダムバーの幅も狭くなっている。そのため、金型のクランプ面とダムバーとの接触面積を十分に確保することが難しく、クランプ面がダムバーを締め付ける力が不足するために、樹脂の注入圧によるダムバーの変位が生じ易い。
【００２０】
その対策として、リードフレームのダムバー幅を広くすることも考えられるが、このようにすると、重なり合った２本のダムバーを同時に切断する上記の製造方法では、切断金型の負担が大きくなり、その寿命が短くなるなどの問題が生じる。
【００２１】
本発明の目的は、２枚のリードフレームを使用して２個の半導体チップを樹脂封止する半導体装置の製造において、モールド成形時の樹脂の注入圧によるダムバーの変位を防止する技術を提供することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２４】
本発明の半導体装置は、第１の半導体チップの裏面と第２の半導体チップの裏面とが対向するように重ね合わされた状態でパッケージ本体に樹脂封止され、前記第１の半導体チップの素子形成面上に固定された第１のリードフレームの複数本のリードのインナーリード部と前記第１の半導体チップの素子形成面に形成されたボンディングパッド、および前記第２の半導体チップの素子形成面上に固定された第２のリードフレームの複数本のリードのインナーリード部と前記第２の半導体チップの素子形成面に形成されたボンディングパッドとがそれぞれ電気的に接続され、前記パッケージ本体の外部に露出した前記第２のリードフレームのダムバーの幅は、前記パッケージ本体の外部に露出した第１のリードフレームのダムバーの幅よりも狭い。
【００２５】
本発明の半導体装置の製造方法は、以下の工程（ａ）〜（ｄ）を含んでいる；
（ａ）第１のダムバーによって互いに連結された複数本のリードを有する第１のリードフレームと、第２のダムバーによって互いに連結された複数本のリードを有し、前記第２のダムバーには、その幅方向に延在するダミーリードが形成された第２のリードフレームとを用意する工程、
（ｂ）前記第１のリードフレームのリードのインナーリード部を第１の半導体チップの素子形成面上に固定し、前記第２のリードフレームのリードのインナーリード部を第２の半導体チップの素子形成面上に固定する工程、
（ｃ）前記第１のリードフレームのリードのインナーリード部と前記第１の半導体チップの素子形成面に形成されたボンディングパッドとを電気的に接続し、前記第２のリードフレームのリードのインナーリード部と前記第２の半導体チップの素子形成面に形成されたボンディングパッドとを電気的に接続する工程、
（ｄ）前記第１の半導体チップの裏面と前記第２の半導体チップの裏面とが対向するように、前記第１のリードフレームと前記第２のリードフレームとを重ね合わせた状態で、前記第１の半導体チップと前記第２の半導体チップとをパッケージ本体に樹脂封止する工程、
（ｅ）前記パッケージ本体の外部に露出した前記第１のリードフレームの前記第１のダムバーと、前記第２のリードフレームの前記第２のダムバーとを切断する工程。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
図１は、本実施形態の半導体装置の製造に用いる第１のリードフレームＬＦ１の平面図、図２は、同じくこの半導体装置の製造に用いる第２のリードフレームＬＦ２の平面図である。
【００２８】
本実施形態の半導体装置は、図１および図２に示す２枚のリードフレームＬＦ１、ＬＦ２を使って製造される。図１に示すように、第１のリードフレームＬＦ１は、周囲が枠体１０で囲まれた領域内に複数本（例えば３２本）のリード１、４本のバスバーリード２、２本の支持リード３、複数枚（例えば８枚）の絶縁フィルム４などを配置した構成になっている。
【００２９】
上記リードフレームＬＦ１に形成された３２本のリード１のうち、図の上下方向に沿って延在する枠体１０の一方（図の左側）に沿って配列された１６本のリード群は、この枠体１０と平行に延在する１本のダムバー５によって互いに連結されている。同様に、図の上下方向に沿って延在する枠体１０の他方（図の右側）に沿って配列された１６本のリード群は、この枠体１０と平行に延在する１本のダムバー５によって互いに連結されている。すなわち、このリードフレームＬＦ１は、複数本のリード１を図の上下方向に沿って２列に配列する２方向リード配列構造で構成されている。
【００３０】
上記ダムバー５は、後述する製造工程でパッケージ本体をトランスファ・モールド成形する際に、溶融樹脂がキャビティの外部に漏出するのを防止するための部材であり、上記複数本のリード１のそれぞれは、ダムバー５よりも外側（枠体１０側）に位置する部分がアウターリード部１ｂを構成し、内側に位置する部分がインナーリード部１ａを構成している。
【００３１】
上記矩形の枠体１０で囲まれた領域の略中央部には、図の上下方向に沿って延在する４本のバスバーリード２が配置されている。これら４本のバスバーリード２のうち、２本のバスバーリード２は、図の上下方向に沿って延在する枠体１０の一方（図の左側）に沿って配列された１６本のリード群の中の両端部および中央部に配置された３本のリード１に連結され、これらのリード１のインナーリード部１ａと一体に構成されている。この２本のバスバーリード２に連結された３本のリード１は、例えば５Ｖの電源電位（Ｖcc）に固定される電源電位端子を構成している。
【００３２】
上記４本のバスバーリード２のうち、残りの２本のバスバーリード２は、図の上下方向に沿って延在する枠体１０の他方（図の左側）に沿って配列された１６本のリード群の中の両端部および中央部に配置された３本のリード１に連結され、これらのリード１のインナーリード部１ａと一体に構成されている。この２本のバスバーリード２に連結された３本のリード１は、例えば０Ｖの基準電位（Ｖss）に固定される基準電位端子を構成している。
【００３３】
上記バスバーリード２に連結されたリード１（電源電位端子、基準電位端子）以外のリード１は、信号用端子または空き（ＮＣ）端子を構成している。信号用端子は、データ入出力端子、アドレス入力端子、ロウアドレスストローブ端子、カラムアドレスストローブ端子、リード／ライトイネーブル端子、出力イネーブル端子などからなる。空き端子のインナーリード部１ａは、他の端子のインナーリード部１ａに比べて短い長さで構成されている。
【００３４】
上記リード１のインナーリード部１ａの裏面には、例えばポリイミド樹脂からなる短冊状の絶縁フィルム４が複数本のリード１に跨って接着されている。これらの絶縁フィルム４の裏面には、後述する製造工程で第１の半導体チップの素子形成面が接合される。すなわち、リードフレームＬＦ１は、半導体チップの素子形成面上にインナーリード部１ａを配置するＬＯＣ構造で構成されている。
【００３５】
図３は、図１のIII −III 線に沿ったリードフレームＬＦ１の断面図である。空き端子以外の端子を構成するリード１のインナーリード部１ａは、図示のように、ダムバー５に近い方から順に、リードフレームＬＦ１の表裏面と平行な方向に延在する第１部分１ａ１、上方に折れ曲がった第２部分１ａ２、および第１部分１ａ１と平行な方向に延在する第３部分１ａ３で構成されている。第３部分１ａ３は、後述する製造工程で半導体チップの素子形成面上に配置される部分であり、その裏面には前述した絶縁フィルム４が接着されている。
【００３６】
図２に示すように、第２のリードフレームＬＦ２は、周囲が枠体１０で囲まれた領域内に複数本（例えば３２本）のリード１、４本のバスバーリード２、２本の支持リード３などを配置した構成になっている。このリードフレームＬＦ２は、全てのリード１がインナーリード部１ａのみによって構成され、アウターリード部１ｂを有していない点および以下に述べる特徴を除けば、前記第１のリードフレームＬＦ１と類似した構造になっている。
【００３７】
すなわち、リードフレームＬＦ２に形成された３２本のリード１のうち、図の上下方向に沿って延在する枠体１０の一方（図の左側）に沿って配列された１６本のリード群は、この枠体１０と平行に延在する１本のダムバー６によって互いに連結されている。同様に、図の上下方向に沿って延在する枠体１０の他方（図の右側）に沿って配列された１６本のリード群は、この枠体１０と平行に延在する１本のダムバー６によって互いに連結されている。
【００３８】
上記矩形の枠体１０で囲まれた領域内の略中央部には、図の上下方向に沿って延在する４本のバスバーリード２が配置されている。これら４本のバスバーリード２のうち、２本のバスバーリード２は、図の上下方向に沿って延在する枠体１０の一方（図の左側）に沿って配列された１６本のリード群の中の両端部および中央部に配置された３本のリード１に連結され、これらのリード１のインナーリード部１ａと一体に構成されている。この２本のバスバーリード２に連結された３本のリード１は、基準電位（Ｖss）に固定される基準電位端子を構成している。
【００３９】
上記４本のバスバーリード２のうち、残りの２本のバスバーリード２は、図の上下方向に沿って延在する枠体１０の他方（図の右側）に沿って配列された１６本のリード群の中の両端部および中央部に配置された３本のリード１に連結され、これらのリード１のインナーリード部１ａと一体に構成されている。この２本のバスバーリード２に連結された３本のリード１は、電源電位（Ｖcc）に固定される電源電位端子を構成している。
【００４０】
上記バスバーリード２に連結されたリード１（電源電位端子、基準電位端子）以外のリード１は、信号用端子または空き（ＮＣ）端子を構成している。信号用端子は、データ入出力端子、アドレス入力端子、ロウアドレスストローブ端子、カラムアドレスストローブ端子、リード／ライトイネーブル端子、出力イネーブル端子などからなる。空き端子のインナーリード部１ａは、他の端子のインナーリード部１ａに比べて短い長さで構成されている。
【００４１】
上記リード１のインナーリード部１ａの裏面には、例えばポリイミド樹脂からなる短冊状の絶縁フィルム４が複数本のリード１に跨って接着されている。これらの絶縁フィルム４の裏面には、後述する製造工程で第２の半導体チップの素子形成面が接合される。すなわち、リードフレームＬＦ２は、ＬＯＣ構造で構成されている。
【００４２】
図４は、図２のIV−IV線に沿ったリードフレームＬＦ２の断面図である。空き端子以外の端子を構成するリード１のインナーリード部１ａは、前記第１のリードフレームＬＦ１と同様、ダムバー６に近い方から順に、リードフレームＬＦ２の表裏面と平行な方向に延在する第１部分１ａ１、上方に折れ曲がった第２部分１ａ２、および第１部分１ａ１と平行な方向に延在する第３部分１ａ３で構成されている。第３部分１ａ３は、後述する製造工程で半導体チップの素子形成面上に配置される部分であり、その裏面には前述した絶縁フィルム４が接着されている。
【００４３】
後述するように、第１のリードフレームＬＦ１と第２のリードフレームＬＦ２とは、それらの裏面同士を重ね合わせた状態で使用される。そのため、リードフレームＬＦ１、ＬＦ２の裏面同士を重ね合わせたときに、両者の同じ端子同士がダムバー５、６の近傍で重なり合うよう、リードフレームＬＦ１の図１に示す端子配列は、リードフレームＬＦ２の図２に示す端子配列と左右が逆になっている。
【００４４】
図５（ａ）は、図２に示す第２のリードフレームＬＦ２の一部を拡大して示す平面図、同図（ｂ）は、同図（ａ）の一部（ダムバー６の近傍）をさらに拡大して示す平面図である。
【００４５】
図示のように、リードフレームＬＦ２のダムバー６の側面には、このダムバー６の幅方向に延在する短いダミーリード７が形成されている。特に限定はされないが、このダミーリード７は、全てのリード１のスペース領域に１本ずつ形成されており、ダムバー６の２つの側面のうち、インナーリード部１ａが配置された側面とは反対側の側面に配置されている。図５（ｂ）に拡大して示すように、ダミーリード７は、その幅がリード１のスペースよりも幾分狭くなるように構成されている。すなわち、ダミーリード７は、リード１のスペース領域の中央部分にのみ形成され、スペース領域の両端部分（リード１の近傍）には形成されていない。これにより、ダムバー６は、リード１のスペース領域の中央部分ではダミーリード７の長さ分だけ幅が広くなっており、スペース領域の両端部分（リード１の近傍）では幅が狭くなっている。リード１のスペース領域の両端部分におけるダムバー６の幅は、前記第１のリードフレームＬＦ１のダムバー５の幅よりも狭く、スペース領域の中央部分におけるダムバー６の幅は、第１のリードフレームＬＦ１のダムバー５の幅よりも広い。
【００４６】
上記のように構成された第１のリードフレームＬＦ１および第２のリードフレームＬＦ２を製造するには、４２アロイのような鉄（Ｆｅ）−ニッケル（Ｎｉ）合金あるいは銅（Ｃｕ）などからなる薄い板材をエッチング加工してリード１、バスバーリード２、ダムバー５（６）などのパターンを形成し、次いでプレス加工によってリード１のインナーリード部１ａを前記図３（図４）に示すように折り曲げた後、インナーリード部１ａの裏面に絶縁フィルム４を接着する。なお、実際のリードフレームＬＦ１、ＬＦ２は、それぞれ５個程度の半導体チップを搭載できるような多連構造になっているが、前記図１および図２は、それぞれ半導体チップ１個分の領域を示している。
【００４７】
上記リードフレームＬＦ１、ＬＦ２の主要部の寸法の一例を示すと、リードフレームＬＦ１、ＬＦ２を構成する板材の厚さは0.１mm、ダムバー５（６）の近傍におけるリード１の幅は0.４mm、リード１のピッチは1.２７mmである。従って、ダムバー５（６）の近傍におけるリード１のスペース（ｓ）は0.８７mmである。また、第１のリードフレームＬＦ１のダムバー５の幅は0.１５mm、第２のリードフレームＬＦ２のダムバー６の幅は、リード１のスペース領域の両端部分（リード１の近傍）で0.１３mm、スペース領域の中央部分（ダミーリード７が形成された領域）で0.２３mmである。ダムバー６の側面に形成されたダミーリード７の長さは0.１mm、幅は0.５５mmである。
【００４８】
上記のように、第２のリードフレームＬＦ２は、リード１のスペース領域の両端部分（リード１の近傍）におけるダムバー６の幅が、第１のリードフレームＬＦ１のダムバー５の幅よりも狭くなっている。上記した寸法の一例では、リード１の近傍におけるダムバー６の幅は0.１３mmであるのに対し、第１のリードフレームＬＦ１のダムバー５の幅は0.１５mmである。このダムバー５、６の幅の差（0.１５mm−0.１３mm＝0.０２mm）は、後述するパッケージ本体のトランスファ・モールド工程でリードフレームＬＦ１、ＬＦ２を重ね合わせてモールド金型に位置決めする際に、リードフレームＬＦ１のダムバー５とリードフレームＬＦ２のダムバー６との間に生じる幅方向の合わせずれの最大値に等しい。すなわち、第２のリードフレームＬＦ２のダムバー６は、リードフレームＬＦ１、ＬＦ２を重ね合わせてモールド金型に位置決めした際、第１のリードフレームＬＦ１のダムバー５よりも外側にはみ出すことがないように、リード１の近傍の幅が規定される。これに対し、リード１のスペース領域の中央部分では、第２のリードフレームＬＦ２のダムバー６にダミーリード７が形成されているので、リードフレームＬＦ１、ＬＦ２を重ね合わせてモールド金型に位置決めした際、このダミーリード７の先端部分が第１のリードフレームＬＦ１のダムバー５よりも外側にはみ出す。
【００４９】
次に、上記リードフレームＬＦ１、ＬＦ２を使った半導体装置の製造方法を図６〜図１９を用いて工程順に説明する。
【００５０】
まず、リードフレームＬＦ１、ＬＦ２と２個の半導体チップ８ａ、８ｂとを用意し、図６および図８（ａ）に示すように、第１のリードフレームＬＦ１に第１の半導体チップ８ａを搭載すると共に、図７および図８（ｂ）に示すように、第２のリードフレームＬＦ２に第２の半導体チップ８ｂを搭載する。
【００５１】
単結晶シリコンからなる上記２個の半導体チップ８ａ、８ｂは、同一の寸法で構成され、それらの素子形成面には６４メガビットのＤＲＡＭが形成されている。また、それらの素子形成面の中央部には、アルミニウム（Ａｌ）配線の一部を露出させて形成した複数のボンディングパッドＢＰが形成されている。これらのボンディングパッドＢＰは、半導体チップ８ａ（８ｂ）の長手方向に沿って一列に配置されている。上記ＤＲＡＭの回路パターンおよびボンディングパッドＢＰの配列は、第１の半導体チップ８ａと第２の半導体チップ８ｂとで同一になっている。すなわち、２個の半導体チップ８ａ、８ｂは、同一の寸法および同一の構造で構成されている。
【００５２】
第１のリードフレームＬＦ１に第１の半導体チップ８ａを搭載するには、図８（ａ）に示すように、リード１のインナーリード部１ａの第３部分１ａ３に接合された絶縁フィルム４の裏面に半導体チップ８ａの素子形成面を接着固定する。同様に、第２のリードフレームＬＦ２に第２の半導体チップ８ｂを搭載するには、図８（ｂ）に示すように、リード１のインナーリード部１ａの第３部分１ａ３に接合された絶縁フィルム４の裏面に半導体チップ８ｂの素子形成面を接着固定することによって行われる。
【００５３】
次に、図９および図１１（ａ）に示すように、リードフレームＬＦ１のリード１と半導体チップ８ａのボンディングパッドＢＰとをワイヤ９で電気的に接続する。また、図１０および図１１（ｂ）に示すように、リードフレームＬＦ２のリード１と半導体チップ８ｂのボンディングパッドＢＰとをワイヤ９で電気的に接続する。ワイヤ９としては、例えば金（Ａｕ）ワイヤを用いる。また、ワイヤ９による接続方法としては、例えば熱圧着と超音波振動とを併用したワイヤボンディング方法を用いる。
【００５４】
上記ワイヤボンディング工程では、半導体チップ８ａがすでにリードフレームＬＦ１に固定されているので、図１１（ａ）に示すように、半導体チップ８ａおよびリードフレームＬＦ１をヒートステージ２０に搭載した状態でワイヤ９の接続を安定に行うことができる。同様に、半導体チップ８ｂもすでにリードフレームＬＦ２に固定されているので、図１１（ｂ）に示すように、半導体チップ８ｂおよびリードフレームＬＦ２をヒートステージ２０に搭載した状態でワイヤ９の接続を安定に行うことができる。
【００５５】
半導体チップ８ａ、８ｂのそれぞれにおいて、信号用端子を構成するリード１とボンディングパッドＢＰとのワイヤ９による接続は、図１１（ａ）、（ｂ）に示すように、バスバーリード２を飛び越えて行われる。このとき、ワイヤ９の一端部は、インナーリード部１ａの第３部分１ａ３に接合される。この第３部分１ａ３の裏面には絶縁フィルム４が接合されているので、素子形成面に与えるボンディングの衝撃を絶縁フィルム４で吸収することができる。
【００５６】
半導体チップ８ａ、８ｂのそれぞれにおいて、電源（基準）電位端子を構成するバスバーリード２とボンディングパッドＢＰとのワイヤ９による接続は、図９および図１０に示すように、それぞれのバスバーリード２の一部に形成された分岐リード２ａにワイヤ９の一端部を接合することによって行われる。図示のように、分岐リード２ａのそれぞれの先端部は、ボンディングパッドＢＰから離間する方向に延在している。これにより、一端部が分岐リード２ａに接続されるワイヤ９と、一端部が信号用端子を構成するリード１のインナーリード部１ａに接続されるワイヤ９とは長さがほぼ等しくなるので、ワイヤ９のボンダビリティが良好になる。また、図示のように、分岐リード２ａの裏面には絶縁フィルム４が接合されているので、半導体チップ８ａ（８ｂ）の素子形成面に与えるボンディングの衝撃を絶縁フィルム４で吸収することができる。
【００５７】
次に、図１２に示すように、２個の半導体チップ８ａ、８ｂの裏面同士が互いに接触するように、２枚のリードフレームＬＦ１、ＬＦ２の裏面同士を重ね合わせる。このとき、２個の半導体チップ８ａ、８ｂは、中途部（第２部分１ａ２）を折り曲げたインナーリード部１ａの弾性力によって裏面同士の接触が保たれる。またこのとき、リードフレームＬＦ１とリードフレームＬＦ２とは、枠体１０同士、インナーリード部１ａの第１部分１ａ１同士およびダムバー５とダムバー６とが互いに接触する。２個の半導体チップ８ａ、８ｂは、接着剤を使ってそれらの裏面同士を固定してもよい。
【００５８】
次に、図１３に示すように、２枚のリードフレームＬＦ１、ＬＦ２の裏面同士を重ね合わせた状態で、それらをモールド金型３０の上型３０ａと下型３０ｂとの間に位置決めする。このとき、上型３０ａと下型３０ｂとによって形成されるキャビティ３１の内部には、半導体チップ８ａ、８ｂ、リードフレームＬＦ１、ＬＦ２のそれぞれのリード１のインナーリード部１ａ、絶縁フィルム４、ワイヤ９などが配置される。
【００５９】
図１４は、上記キャビティ３１の端部を拡大して示す断面図であり、同図（ａ）は、リードフレームＬＦ１に形成されたリード１のアウターリード部１ａの中心線に沿った断面を示し、同図（ｂ）は、リード１のスペース領域の中央部分（リードフレームＬＦ２のダムバー６にダミーリード７が形成された領域）に沿った断面を示している。また、図１５は、上記キャビティ３１の端部におけるダムバー５、６の重なり状態を示す斜視図である。なお、図１５は、リードフレームＬＦ１、ＬＦ２の上下の配置が図１４とは逆になっている。
【００６０】
図示のように、リードフレームＬＦ１、ＬＦ２は、ダムバー５、６とそれらの近傍のリード１とが上型３０ａのクランプ面３２ａと下型３０ｂのクランプ面３２ｂとで上下両方向から押さえ付けられることによって、モールド金型３０に固定される。このとき、リードフレームＬＦ２のダムバー６にダミーリード７が形成されていない領域では、図１４（ａ）に示すように、ダムバー６の幅がダムバー５よりも狭いので、下型３０ｂのクランプ面３２ｂとダムバー６との接触面積が小さくなる。これに対し、ダムバー６の側面にダミーリード７が形成された領域では、同図（ｂ）に示すように、ダムバー６とダミーリード７とが共に下型３０ｂのクランプ面３２ｂと接触する。すなわち、ダムバー６の側壁にダミーリード７を形成することにより、ダムバー６の幅を狭くしても、下型３０ｂのクランプ面３２ｂとダムバー６との接触面積は、ダムバー６の全域では実質的に増加する。
【００６１】
次に、図示は省略するが、モールド金型３０のポットからランナーおよびゲートを通じてキャビティ２１内に樹脂を加圧注入することによって、パッケージ本体（樹脂封止体）１１を成形する。パッケージ本体１１を構成する樹脂は、例えばフェノール系硬化剤、シリコーンゴムおよびフィラーを添加したエポキシ系樹脂からなる。
【００６２】
このように、樹脂封止型半導体装置の製造に用いる２枚のリードフレームＬＦ１、ＬＦ２の一方のダムバー６にダミーリード７を形成する本実施形態によれば、ダムバー６の幅を狭くしても、モールド金型３０のクランプ面３２ｂとダムバー６との接触面積を確保することができるので、リードフレームＬＦ１のダムバー５とリードフレームＬＦ２のダムバー６とを上型３０ａのクランプ面３２ａと下型３０ｂのクランプ面３２ｂとの間に確実に固定することができる。これにより、モールド金型３０のキャビティ２１内に樹脂を注入したときの圧力によって、幅の狭いダムバー６がキャビティ２１の外側方向に変形する不具合を防止することができるので、ダムバー５とダムバー６との隙間を通じて樹脂がキャビティ２１の外側に漏れ出すことによって起こる成形不良を確実に防止することができる。
【００６３】
また、樹脂の注入圧力によるダムバー６の変形が防止されることにより、モールド金型３０のクランプ面３２ａ、３２ｂの磨耗が低減され、さらに金型全体のたわみによるダムバー５、６のクランプ力のばらつきも抑えられるので、モールド金型３０の修理費用の低減や寿命の延長を図ることができる。
【００６４】
次に、モールド金型３０からリードフレームＬＦ１、ＬＦ２を取り出した後、図１６に示すように、パッケージ本体１１の側面から露出したリードフレームＬＦ１のダムバー５とリードフレームＬＦ２のダムバー６との側面同士（図でＹの記号を付した個所）を、例えばレーザを用いたシーム溶接によって接合する。
【００６５】
次に、パッケージ本体１１の側面から露出したリードフレームＬＦ１、ＬＦ２の表面に半田メッキを施した後、リードフレームＬＦ１、ＬＦ２の不要個所（ダムバー５、６および枠体１０）の切断除去およびパッケージ本体１１の側面とダムバー５、６との隙間に残った樹脂の除去（バリ取り）を行い、さらにリード１のアウターリード部１ｂを、例えばガルウィング状に成形することにより、図１７に示すような２個の半導体チップ８ａ、８ｂを封止したＴＳＯＰ４０が完成する。
【００６６】
図１８（ａ）、（ｂ）に示すように、リードフレームＬＦ１、ＬＦ２の不要個所（ダムバー５、６および枠体１０）の切断除去およびアウターリード部１ｂの成形は、ダムバー５、６の下部を切断成形金型５０のアール（Ｒ）部で支持した状態で同時に行われる。このとき、リードフレームＬＦ１のアウターリード部１ｂは、リードフレームＬＦ２のダムバー６の位置する方向に向かって折り曲げられる。これにより、ダムバー６と反対方向に折り曲げた場合に比べてアウターリード部１ｂの実効長が長くなるので、ＴＳＯＰ４０をプリント配線基板に実装したときに、ＴＳＯＰ４０とプリント配線基板との熱膨張係数差に起因して半田接続部に加わるストレスがアウターリード部１ｂの変形によって吸収され易くなり、ＴＳＯＰ４０の接続信頼性が向上する。
【００６７】
また、リードフレームＬＦ２のダムバー６の幅をリードフレームＬＦ１のダムバー５の幅よりも狭くしたことにより、図１８（ａ）に示すように、ダムバー６の外側の側面がダムバー５の外側の側面よりも内側に配置されるようになる。このとき、２枚のリードフレームＬＦ１、ＬＦ２の間に合わせずれが生じた場合でも、図１８（ｂ）に示すように、ダムバー６の外側の側面がダムバー５の外側の側面よりさらに外側に配置されることはない。従って、アウターリード部１ｂをダムバー６の位置する方向に向かって折り曲げる際、アウターリード部１ｂの下面は、ダムバー５の外側の側面またはそれよりも内側で折り曲げられる。これに対し、ダムバー６の外側の側面がダムバー５の外側の側面よりもさらに外側に配置された場合には、図１８（ｃ）に示すように、アウターリード部１ｂの下面が、ダムバー５の外側の側面よりもさらに外側で折り曲げられるため、パッケージ本体１１の側面からアウターリード部１ｂの先端までの長さ（Ｌ）がＴＳＯＰの規格を越えてしまう。
【００６８】
上記切断成形金型５０を使ったダムバー５、６の切断は、図１９に示すように、ダムバー５の幅が狭い領域（ダミーリード７が形成されていない領域）で行われる。これにより、２本のダムバー５、６を同時に切断する場合でも切断成形金型５０のストレスが低減されるので、切断成形金型５０の修理費用の低減や寿命の延長を図ることができる。また、ダムバー５、６の切断面に形成される切断バリの量や半田メッキ屑の量が低減されるので、リード間のショートを防止することができ、ＴＳＯＰ４０の小型化（リードの狭ピッチ化）を推進することができる。
【００６９】
このように製造された本実施形態のＴＳＯＰ４０は、図２０（平面図）および図２１（図２０のＩ−Ｉ線に沿った断面図）に示すように、プリント配線基板６０に複数個実装され、一つの回路システムを構成する電子装置の構成部品などとして使用される。
【００７０】
（実施の形態２）
前記実施形態では、リードフレームＬＦ２のダムバー６に形成されるダミーリード７は、インナーリード部１ａが連結される側面と反対側の側面に配置されるが、図２２（ａ）、（ｂ）に示すように、このダミーリード７をインナーリード部１ａが連結される側面に配置してもよい。
【００７１】
このようにした場合でも、図２３に示すように、モールド金型３０の下型３０ｂのクランプ面３２ｂとダムバー６との接触面積が実質的に増加するため、前記実施形態と同様の効果を得ることができる。
【００７２】
また、ダミーリード７をパッケージ本体１１に近い方の側面に配置する本実施形態によれば、モールド工程後にパッケージ本体１１の側面とダムバー６との隙間に残る樹脂の量が低減されるので、バリ取り作業が容易になる。
【００７３】
また、図２４（ａ）、（ｂ）に示すように、リードフレームＬＦ２のダムバー６の両側面にダミーリード７を形成してもよい。この場合は、図２５に示すように、モールド金型３０の下型３０ｂのクランプ面３２ｂとダムバー６との接触面積がさらに増加するために、リードフレームＬＦ１のダムバー５とリードフレームＬＦ２のダムバー６とを上型３０ａのクランプ面３２ａと下型３０ｂのクランプ面３２ｂとの間により一層確実に固定することができる。
【００７４】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７５】
前記実施形態では、リードのインナーリード部と半導体チップとを絶縁フィルムを介して接合したが、リードのインナーリード部と半導体チップとを接着剤で直接接合してもよい。
【００７６】
前記実施形態では、第１のリードフレームのアウターリード部を第２のリードフレームのダムバーの方向に向かって折り曲げたが、それと反対方向に向かって折り曲げてもよい。
【００７７】
前記実施形態では、ＴＳＯＰ型の半導体装置の製造に適用した例を説明したが、本発明は、２枚のリードフレームを使って２個の半導体チップを樹脂封止する半導体装置の製造に広く適用することができる。
【００７８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７９】
本発明によれば、樹脂の注入圧によるダムバーの変形によってキャビティの外側に樹脂が漏れ出す成形不良を確実に防止することができるので、２枚のリードフレームを使った樹脂封止型半導体装置の製造歩留まりが向上する。また、これにより、モールド金型の寿命を向上させることができる。
【００８０】
本発明によれば、ダムバーの幅を狭くすることができるので、ダムバー切断成形金型のストレスが低減され、その寿命を向上させることができる。また、ダムバーの切断面の面積が小さくなることにより、この切断面に形成される切断バリの量や半田メッキ屑の量を低減することができるので、２枚のリードフレームを使った樹脂封止型半導体装置の信頼性および製造歩留まりが向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態１で使用する第１のリードフレームの平面図である。
【図２】本発明の実施の形態１で使用する第２のリードフレームの平面図である。
【図３】図１のIII −III 線に沿った第１のリードフレームの断面図である。
【図４】図２のIV−IV線に沿った第２のリードフレームの断面図である。
【図５】（ａ）は、本発明の実施の形態１で使用する第２のリードフレームの一部を拡大して示す平面図、（ｂ）は、（ａ）の一部をさらに拡大して示す平面図である。
【図６】本発明の実施の形態１である半導体装置の製造方法を示す第１のリードフレームの平面図である。
【図７】本発明の実施の形態１である半導体装置の製造方法を示す第２のリードフレームの平面図である。
【図８】（ａ）は、本発明の実施の形態１である半導体装置の製造方法を示す第１のリードフレームの断面図、（ｂ）は、本発明の実施の形態１である半導体装置の製造方法を示す第２のリードフレームの断面図である。
【図９】本発明の実施の形態１である半導体装置の製造方法を示す第１のリードフレームの平面図である。
【図１０】本発明の実施の形態１である半導体装置の製造方法を示す第２のリードフレームの平面図である。
【図１１】（ａ）、（ｂ）は、本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図１３】本発明の実施の形態１である半導体装置の製造方法を示すモールド金型の要部断面図である。
【図１４】（ａ）、（ｂ）は、本発明の実施の形態１である半導体装置の製造方法を示すモールド金型の要部拡大断面図である。
【図１５】モールド金型のキャビティ端部におけるダムバーの重なり状態を示す斜視図である。
【図１６】本発明の実施の形態１である半導体装置の製造方法を示す要部拡大斜視図である。
【図１７】本発明の実施の形態１である半導体装置の断面図である。
【図１８】（ａ）、（ｂ）、（ｃ）は、リードの切断成形方法を示す説明図である。
【図１９】本発明の実施の形態１である半導体装置の製造方法を示す要部拡大斜視図である。
【図２０】本発明の実施の形態１である半導体装置をプリント配線基板に実装した状態を示す平面図である。
【図２１】図２０のＩ−Ｉ線に沿った断面図である。
【図２２】（ａ）は、本発明の実施の形態２で使用する第２のリードフレームの一部を拡大して示す平面図、（ｂ）は、（ａ）の一部をさらに拡大して示す平面図である。
【図２３】本発明の実施の形態２である半導体装置の製造方法を示すモールド金型の要部拡大断面図である。
【図２４】（ａ）は、本発明の実施の形態３で使用する第２のリードフレームの一部を拡大して示す平面図、（ｂ）は、（ａ）の一部をさらに拡大して示す平面図である。
【図２５】本発明の実施の形態３である半導体装置の製造方法を示すモールド金型の要部拡大断面図である。
【符号の説明】
１リード
１ａインナーリード部
１ａ１第１部分
１ａ２第２部分
１ａ３第３部分
１ｂアウターリード部
２バスバーリード
２ａ分岐リード
３支持リード
４絶縁フィルム
５ダムバー
６ダムバー
７ダミーリード
８ａ、８ｂ半導体チップ
９ワイヤ
１０枠体
１１パッケージ本体（樹脂封止体）
２０ヒートステージ
３０モールド金型
３０ａ上型
３０ｂ下型
３１キャビティ
３２ａクランプ面
３２ｂクランプ面
４０ＴＳＯＰ
５０切断成形金型
６０プリント配線基板
ＢＰボンディングパッド
ＬＦ１リードフレーム
ＬＦ２リードフレーム[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technique effective when applied to the manufacture of a semiconductor device in which two semiconductor chips are stacked and resin-sealed in a single package.
[0002]
[Prior art]
JP-A-7-58281 discloses a resin-encapsulated semiconductor device intended for high-density mounting of a semiconductor chip on which a memory LSI such as DRAM (Dynamic Random Access Memory) or SRAM (Static Random Access Memory) is formed. ing.
[0003]
The resin-encapsulated semiconductor device described in the above publication is composed of a SOJ (Small Outline J-leaded) type package, and inside the package body (resin encapsulant) molded by the transfer molding method, Two semiconductor chips forming a memory LSI with the same storage capacity are sealed in a stacked state.
[0004]
The two semiconductor chips sealed in the package body are arranged so that their element forming surfaces face each other, and inner lead portions of a plurality of leads have insulating films on each element forming surface. Is arranged through. That is, this resin-encapsulated semiconductor device is configured with a LOC (Lead On Chip) structure in which inner lead portions are arranged on an element formation surface of a semiconductor chip, and each inner lead portion is connected to the semiconductor chip via a wire. It is electrically connected to the corresponding bonding pad.
[0005]
One of the two semiconductor chips is sealed to the package body while being fixed to the lead of the first lead frame, and the other is sealed to the package body while being fixed to the lead of the second lead frame. Stopped. That is, this resin-encapsulated semiconductor device is manufactured using two lead frames.
[0006]
The inner lead portion of the lead connected to one of the two semiconductor chips and the inner lead portion of the lead connected to the other are bent in a direction approaching each other inside the package body and welded and joined by a laser. Yes. Among these leads, the other end portion of the lead connected to one semiconductor chip is drawn out from the side surface of the package body to constitute an outer lead portion. On the other hand, the other end of the lead connected to the other semiconductor chip is cut inside the package body prior to the transfer molding process after the laser welding and joining process. Is not pulled out. That is, the outer lead portion drawn out from the package body constitutes an external connection terminal common to the two semiconductor chips.
[0007]
According to the above-described resin-encapsulated semiconductor device, two semiconductor chips on which a memory LSI is formed can be resin-encapsulated in a thin package. A large-capacity package having substantially the same size and substantially twice the storage capacity can be realized.
[0008]
[Problems to be solved by the invention]
The present inventor is developing a new package structure that can further reduce the thickness of a package in which two semiconductor chips as described above are sealed.
[0009]
The package under development by the present inventor is composed of, for example, a TSOP (Thin Small Outline Package) type. Inside the package body (resin-sealed body) molded by the transfer molding method, two semiconductor chips forming the same memory LSI (for example, 64 megabit DRAM) are stacked one above the other. It seals in the state arrange | positioned so that a back surface may mutually contact.
[0010]
Further, this package has a LOC (Lead On Chip) structure. That is, on each element formation surface of two semiconductor chips, inner lead portions of a plurality of leads are arranged via an insulating film, and each inner lead portion corresponds to the semiconductor chip via a wire. It is electrically connected to the bonding pad.
[0011]
Thus, the package described above differs from the package described in the above publication in which the element formation surfaces of the two semiconductor chips are arranged so as to face each other and the inner lead portions of the leads are arranged in the gap between them. The back surfaces of the two semiconductor chips are stacked in contact with each other.
[0012]
Thereby, since the gap between the two semiconductor chips is eliminated, the thickness of the package body can be reduced accordingly. In addition, among the stray capacitances formed between the semiconductor chip and the leads, the stray capacitances formed between the leads disposed on the element forming surface of the first semiconductor chip and the second semiconductor chip, and Since the stray capacitance formed between the lead arranged on the element forming surface of the second semiconductor chip and the first semiconductor chip can be eliminated, the stray capacitance added to the lead is reduced accordingly. This can reduce the signal propagation delay of the lead.
[0013]
One of the two semiconductor chips is sealed in the package body while being fixed to the lead of the first lead frame, and the other is fixed to the package body in a state of being fixed to the lead of the second lead frame. Sealed. That is, this resin-encapsulated semiconductor device is manufactured using two lead frames. Moreover, an outer lead part is not formed in one of these two lead frames, but only an inner lead part is formed. That is, in this resin-encapsulated semiconductor device, the outer lead portion of the other lead frame drawn out from the package body is used as an external connection terminal common to two semiconductor chips.
[0014]
In the manufacturing process of the resin-encapsulated semiconductor device, first, the inner lead portion of the lead of the first lead frame is bonded to the element forming surface of the first semiconductor chip, and the inner lead portion of the lead of the second lead frame Is bonded onto the element formation surface of the second semiconductor chip.
[0015]
Next, the inner lead portion of the lead of the first lead frame and the bonding pad formed on the element forming surface of the first semiconductor chip are connected by a wire, and the inner lead portion of the lead of the second lead frame After connecting the bonding pads formed on the element forming surface of the second semiconductor chip with wires, the two lead frames are mounted so that the back surface of the first semiconductor chip and the back surface of the second semiconductor chip face each other. The first semiconductor chip and the second semiconductor chip are sealed with resin by superimposing and mounting these lead frames on a mold.
[0016]
Next, the dam bar of the first lead frame and the dam bar of the second lead frame exposed to the outside of the package body (resin sealing body) are cut using a cutting mold, and the outer of one lead frame is cut. Mold the lead part.
[0017]
According to the manufacturing method described above, since the two lead frames can be cut in a single step, the outer lead portion of one lead frame is cut prior to the molding step, compared to the package manufacturing method described in the publication. The process can be shortened.
[0018]
However, in the above manufacturing method, two lead frames each mounting a semiconductor chip are overlapped and mounted on a mold, and the dam bar of one lead frame and the dam bar of the other lead frame are connected to the upper clamping surface. The resin is press-fitted into the mold cavity while being clamped from above and below with the clamp surface of the lower mold. Therefore, if the clamping surfaces of the upper and lower molds do not have enough force to clamp the dam bar, one of the dam bars is displaced toward the outside of the cavity by the injection pressure of the resin. The resin may leak out of the cavity and cause molding defects.
[0019]
Particularly in recent LSI lead frames, the width and pitch of the leads are miniaturized, so the width of the dam bar is also narrow. For this reason, it is difficult to secure a sufficient contact area between the clamp surface of the mold and the dam bar, and the clamping surface is insufficient in the force for fastening the dam bar, so that the dam bar is easily displaced by the injection pressure of the resin.
[0020]
As a countermeasure, it is conceivable to widen the dam bar width of the lead frame. However, in this case, in the above manufacturing method in which two overlapping dam bars are cut at the same time, the burden on the cutting die increases, and the life of the dam bar increases. This causes problems such as shortening.
[0021]
An object of the present invention is to provide a technique for preventing displacement of a dam bar due to resin injection pressure during molding in the manufacture of a semiconductor device in which two semiconductor chips are resin-sealed using two lead frames. There is.
[0022]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0023]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0024]
The semiconductor device of the present invention is resin-sealed in a package body in a state where the back surface of the first semiconductor chip and the back surface of the second semiconductor chip are opposed to each other, and element formation of the first semiconductor chip is performed. Inner lead portions of a plurality of leads of the first lead frame fixed on the surface, bonding pads formed on the element formation surface of the first semiconductor chip, and on the element formation surface of the second semiconductor chip The inner lead portions of the plurality of leads of the second lead frame fixed to the substrate and the bonding pads formed on the element formation surface of the second semiconductor chip are electrically connected to the outside of the package body. The width of the exposed dam bar of the second lead frame is narrower than the width of the dam bar of the first lead frame exposed to the outside of the package body. .
[0025]
The method for manufacturing a semiconductor device of the present invention includes the following steps (a) to (d);
(A) a first lead frame having a plurality of leads connected to each other by a first dam bar, and a plurality of leads connected to each other by a second dam bar; Preparing a second lead frame on which dummy leads extending in the width direction are formed;
(B) The inner lead portion of the lead of the first lead frame is fixed on the element forming surface of the first semiconductor chip, and the inner lead portion of the lead of the second lead frame is fixed to the element of the second semiconductor chip. Fixing on the forming surface,
(C) The inner lead portion of the lead of the first lead frame is electrically connected to the bonding pad formed on the element forming surface of the first semiconductor chip, and the inner lead of the lead of the second lead frame Electrically connecting a lead portion and a bonding pad formed on an element formation surface of the second semiconductor chip;
(D) In the state where the first lead frame and the second lead frame are overlapped so that the back surface of the first semiconductor chip and the back surface of the second semiconductor chip face each other, A step of resin-sealing a semiconductor chip of 1 and the second semiconductor chip to a package body;
(E) cutting the first dam bar of the first lead frame exposed to the outside of the package body and the second dam bar of the second lead frame;
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for explaining the embodiments, the same reference numerals are given to the same members, and the repeated explanation thereof is omitted.
[0027]
(Embodiment 1)
FIG. 1 is a plan view of a first lead frame LF1 used for manufacturing the semiconductor device of the present embodiment, and FIG. 2 is a plan view of a second lead frame LF2 also used for manufacturing the semiconductor device.
[0028]
The semiconductor device of this embodiment is manufactured using the two lead frames LF1 and LF2 shown in FIGS. As shown in FIG. 1, the first lead frame LF1 includes a plurality of (for example, 32) leads 1, four bus bar leads 2, and two support leads in a region surrounded by a frame body 10. 3. A plurality of (for example, eight) insulating films 4 are arranged.
[0029]
Of the 32 leads 1 formed on the lead frame LF1, the 16 lead groups arranged along one side (the left side in the figure) of the frame 10 extending in the vertical direction in the figure are The dam bars 5 extending in parallel to the frame body 10 are connected to each other. Similarly, the 16 lead groups arranged along the other side (right side in the figure) of the frame body 10 extending in the vertical direction in the figure are composed of one dam bar extending in parallel with the frame body 10. 5 are connected to each other. That is, the lead frame LF1 has a two-way lead arrangement structure in which a plurality of leads 1 are arranged in two rows along the vertical direction in the figure.
[0030]
The dam bar 5 is a member for preventing the molten resin from leaking out of the cavity when the package body is transferred and molded in the manufacturing process described later. Each of the plurality of leads 1 A portion located on the outer side (the frame body 10 side) than the dam bar 5 constitutes the outer lead portion 1b, and a portion located on the inner side constitutes the inner lead portion 1a.
[0031]
Four bus bar leads 2 extending along the vertical direction in the figure are arranged at a substantially central portion of the region surrounded by the rectangular frame 10. Of these four bus bar leads 2, two bus bar leads 2 are formed of 16 lead groups arranged along one side (left side in the figure) of the frame 10 extending in the vertical direction in the figure. It is connected to three leads 1 arranged at both end portions and the central portion of the inside, and is configured integrally with the inner lead portion 1 a of these leads 1. The three leads 1 connected to the two bus bar leads 2 constitute a power supply potential terminal fixed to, for example, a power supply potential (Vcc) of 5V.
[0032]
Of the four bus bar leads 2, the remaining two bus bar leads 2 are 16 leads arranged along the other (left side in the figure) of the frame 10 extending in the vertical direction in the figure. It is connected to three leads 1 arranged at both ends and the center of the group, and is configured integrally with the inner lead portion 1 a of these leads 1. The three leads 1 connected to the two bus bar leads 2 constitute a reference potential terminal fixed to a reference potential (Vss) of, for example, 0V.
[0033]
Leads 1 other than the lead 1 (power supply potential terminal, reference potential terminal) connected to the bus bar lead 2 constitute a signal terminal or an empty (NC) terminal. The signal terminals include a data input / output terminal, an address input terminal, a row address strobe terminal, a column address strobe terminal, a read / write enable terminal, an output enable terminal, and the like. The inner lead portion 1a of the empty terminal has a shorter length than the inner lead portions 1a of the other terminals.
[0034]
On the back surface of the inner lead portion 1 a of the lead 1, for example, a strip-shaped insulating film 4 made of polyimide resin is bonded across the plurality of leads 1. The element forming surface of the first semiconductor chip is bonded to the back surfaces of these insulating films 4 in the manufacturing process described later. That is, the lead frame LF1 has a LOC structure in which the inner lead portion 1a is disposed on the element formation surface of the semiconductor chip.
[0035]
FIG. 3 is a cross-sectional view of the lead frame LF1 taken along line III-III in FIG. As shown in the drawing, the inner lead portion 1a of the lead 1 that constitutes a terminal other than the empty terminal has a first portion 1a1 that extends in a direction parallel to the front and back surfaces of the lead frame LF1, in order from the side closer to the dam bar 5, The second portion 1a2 is bent and the third portion 1a3 extends in a direction parallel to the first portion 1a1. The 3rd part 1a3 is a part arrange | positioned on the element formation surface of a semiconductor chip at the manufacturing process mentioned later, and the insulating film 4 mentioned above is adhere | attached on the back surface.
[0036]
As shown in FIG. 2, the second lead frame LF2 includes a plurality of (for example, 32) leads 1, four bus bar leads 2, and two support leads in a region surrounded by a frame 10. 3 etc. are arranged. The lead frame LF2 has a structure similar to that of the first lead frame LF1 except that all the leads 1 are configured only by the inner lead portion 1a and does not have the outer lead portion 1b and the following features are excluded. It has become.
[0037]
That is, among the 32 leads 1 formed on the lead frame LF2, the group of 16 leads arranged along one side (the left side in the figure) of the frame body 10 extending in the vertical direction in the figure, The dam bars 6 extending in parallel to the frame body 10 are connected to each other. Similarly, the 16 lead groups arranged along the other side (right side in the figure) of the frame body 10 extending in the vertical direction in the figure are composed of one dam bar extending in parallel with the frame body 10. 6 are connected to each other.
[0038]
Four bus bar leads 2 extending along the vertical direction in the figure are arranged at a substantially central portion in an area surrounded by the rectangular frame 10. Of these four bus bar leads 2, two bus bar leads 2 are formed of 16 lead groups arranged along one side (left side in the figure) of the frame 10 extending in the vertical direction in the figure. It is connected to three leads 1 arranged at both end portions and the central portion of the inside, and is configured integrally with the inner lead portion 1 a of these leads 1. The three leads 1 connected to the two bus bar leads 2 constitute a reference potential terminal fixed to the reference potential (Vss).
[0039]
Of the four bus bar leads 2, the remaining two bus bar leads 2 are 16 leads arranged along the other side (right side in the figure) of the frame 10 extending in the vertical direction in the figure. It is connected to three leads 1 arranged at both ends and the center of the group, and is configured integrally with the inner lead portion 1 a of these leads 1. The three leads 1 connected to the two bus bar leads 2 constitute a power supply potential terminal fixed to the power supply potential (Vcc).
[0040]
Leads 1 other than the lead 1 (power supply potential terminal, reference potential terminal) connected to the bus bar lead 2 constitute a signal terminal or an empty (NC) terminal. The signal terminals include a data input / output terminal, an address input terminal, a row address strobe terminal, a column address strobe terminal, a read / write enable terminal, an output enable terminal, and the like. The inner lead portion 1a of the empty terminal has a shorter length than the inner lead portions 1a of the other terminals.
[0041]
On the back surface of the inner lead portion 1 a of the lead 1, for example, a strip-shaped insulating film 4 made of polyimide resin is bonded across the plurality of leads 1. The element forming surface of the second semiconductor chip is bonded to the back surfaces of these insulating films 4 in the manufacturing process described later. That is, the lead frame LF2 has a LOC structure.
[0042]
FIG. 4 is a cross-sectional view of the lead frame LF2 along the line IV-IV in FIG. Like the first lead frame LF1, the inner lead portion 1a of the lead 1 constituting the terminals other than the empty terminals extends in the direction parallel to the front and back surfaces of the lead frame LF2 in order from the side closer to the dam bar 6. The first portion 1a1, the second portion 1a2 bent upward, and the third portion 1a3 extending in a direction parallel to the first portion 1a1. The 3rd part 1a3 is a part arrange | positioned on the element formation surface of a semiconductor chip at the manufacturing process mentioned later, and the insulating film 4 mentioned above is adhere | attached on the back surface.
[0043]
As will be described later, the first lead frame LF1 and the second lead frame LF2 are used in a state where their back surfaces are overlapped. Therefore, the terminal arrangement shown in FIG. 1 of the lead frame LF1 is such that the same terminals of the lead frames LF1 and LF2 overlap each other in the vicinity of the dam bars 5 and 6 when the back surfaces of the lead frames LF1 and LF2 are overlapped. The terminal arrangement shown in FIG.
[0044]
5A is an enlarged plan view showing a part of the second lead frame LF2 shown in FIG. 2, and FIG. 5B is a part of FIG. 5A (near the dam bar 6). It is a top view further expanded and shown.
[0045]
As shown in the drawing, short dummy leads 7 extending in the width direction of the dam bar 6 are formed on the side surfaces of the dam bar 6 of the lead frame LF2. Although not particularly limited, one dummy lead 7 is formed in the space area of all the leads 1, and one of the two side surfaces of the dam bar 6 is opposite to the side surface on which the inner lead portion 1 a is disposed. It is arranged on the side. As shown in an enlarged view in FIG. 5B, the dummy lead 7 is configured such that its width is somewhat narrower than the space of the lead 1. That is, the dummy lead 7 is formed only at the center portion of the space area of the lead 1 and is not formed at both end portions of the space area (in the vicinity of the lead 1). As a result, the dam bar 6 is widened by the length of the dummy lead 7 at the central portion of the space area of the lead 1 and narrowed at both end portions (near the lead 1) of the space area. The width of the dam bar 6 at both ends of the space area of the lead 1 is narrower than the width of the dam bar 5 of the first lead frame LF1, and the width of the dam bar 6 at the center part of the space area is the width of the first lead frame LF1. It is wider than the width of the dam bar 5.
[0046]
In order to manufacture the first lead frame LF1 and the second lead frame LF2 configured as described above, a thin film made of an iron (Fe) -nickel (Ni) alloy such as 42 alloy or copper (Cu) is used. The plate material is etched to form patterns such as leads 1, bus bar leads 2, dam bars 5 (6), and the inner lead portion 1 a of the leads 1 is then bent as shown in FIG. 3 (FIG. 4) by pressing. Then, the insulating film 4 is bonded to the back surface of the inner lead portion 1a. The actual lead frames LF1 and LF2 have a multiple structure in which about five semiconductor chips can be mounted, respectively, but FIGS. 1 and 2 each show a region corresponding to one semiconductor chip. ing.
[0047]
An example of the dimensions of the main parts of the lead frames LF1 and LF2 is as follows. The thickness of the plate material constituting the lead frames LF1 and LF2 is 0.1 mm, and the width of the lead 1 in the vicinity of the dam bar 5 (6) is 0.4 mm. The pitch of the lead 1 is 1.27 mm. Therefore, the space (s) of the lead 1 in the vicinity of the dam bar 5 (6) is 0.87 mm. The width of the dam bar 5 of the first lead frame LF1 is 0.15 mm, and the width of the dam bar 6 of the second lead frame LF2 is 0.13 mm at both ends of the space area of the lead 1 (near the lead 1). The central portion of the space area (the area where the dummy lead 7 is formed) is 0.23 mm. The dummy lead 7 formed on the side surface of the dam bar 6 has a length of 0.1 mm and a width of 0.55 mm.
[0048]
As described above, in the second lead frame LF2, the width of the dam bar 6 at both end portions (in the vicinity of the lead 1) of the space area of the lead 1 is smaller than the width of the dam bar 5 of the first lead frame LF1. Yes. In the example of the dimensions described above, the width of the dam bar 6 in the vicinity of the lead 1 is 0.13 mm, whereas the width of the dam bar 5 of the first lead frame LF1 is 0.15 mm. The difference between the widths of the dam bars 5 and 6 (0.15 mm−0.13 mm = 0.02 mm) is determined when the lead frames LF1 and LF2 are overlapped and positioned in the mold die in the transfer molding process of the package body described later. In addition, it is equal to the maximum value of misalignment in the width direction generated between the dam bar 5 of the lead frame LF1 and the dam bar 6 of the lead frame LF2. That is, the dam bar 6 of the second lead frame LF2 does not protrude outside the dam bar 5 of the first lead frame LF1 when the lead frames LF1 and LF2 are overlapped and positioned in the mold. The width in the vicinity of the lead 1 is defined. On the other hand, since the dummy lead 7 is formed on the dam bar 6 of the second lead frame LF2 in the central portion of the space area of the lead 1, when the lead frames LF1 and LF2 are overlapped and positioned in the mold die The leading end portion of the dummy lead 7 protrudes outside the dam bar 5 of the first lead frame LF1.
[0049]
Next, a method of manufacturing a semiconductor device using the lead frames LF1 and LF2 will be described in the order of steps with reference to FIGS.
[0050]
First, lead frames LF1 and LF2 and two semiconductor chips 8a and 8b are prepared. As shown in FIGS. 6 and 8A, the first semiconductor chip 8a is mounted on the first lead frame LF1. At the same time, as shown in FIG. 7 and FIG. 8B, the second semiconductor chip 8b is mounted on the second lead frame LF2.
[0051]
The two semiconductor chips 8a and 8b made of single crystal silicon have the same dimensions, and a 64-megabit DRAM is formed on their element formation surfaces. A plurality of bonding pads BP formed by exposing a part of the aluminum (Al) wiring are formed at the center of these element formation surfaces. These bonding pads BP are arranged in a line along the longitudinal direction of the semiconductor chip 8a (8b). The circuit pattern of the DRAM and the arrangement of the bonding pads BP are the same in the first semiconductor chip 8a and the second semiconductor chip 8b. That is, the two semiconductor chips 8a and 8b have the same dimensions and the same structure.
[0052]
In order to mount the first semiconductor chip 8a on the first lead frame LF1, as shown in FIG. 8A, the back surface of the insulating film 4 joined to the third portion 1a3 of the inner lead portion 1a of the lead 1 The element forming surface of the semiconductor chip 8a is bonded and fixed to. Similarly, in order to mount the second semiconductor chip 8b on the second lead frame LF2, as shown in FIG. 8B, an insulating film bonded to the third portion 1a3 of the inner lead portion 1a of the lead 1 is used. 4 is performed by bonding and fixing the element formation surface of the semiconductor chip 8b to the back surface of the semiconductor chip 8b.
[0053]
Next, as shown in FIGS. 9 and 11A, the lead 1 of the lead frame LF1 and the bonding pad BP of the semiconductor chip 8a are electrically connected by the wire 9. 10 and 11B, the lead 1 of the lead frame LF2 and the bonding pad BP of the semiconductor chip 8b are electrically connected by a wire 9. For example, a gold (Au) wire is used as the wire 9. Further, as a connection method using the wire 9, for example, a wire bonding method using both thermocompression bonding and ultrasonic vibration is used.
[0054]
In the wire bonding step, since the semiconductor chip 8a is already fixed to the lead frame LF1, the wire 9 is mounted with the semiconductor chip 8a and the lead frame LF1 mounted on the heat stage 20 as shown in FIG. Connection can be made stably. Similarly, since the semiconductor chip 8b is already fixed to the lead frame LF2, as shown in FIG. 11B, the connection of the wire 9 is stable in a state where the semiconductor chip 8b and the lead frame LF2 are mounted on the heat stage 20. Can be done.
[0055]
In each of the semiconductor chips 8a and 8b, the connection between the lead 1 constituting the signal terminal and the bonding pad BP by the wire 9 is performed by jumping over the bus bar lead 2 as shown in FIGS. 11 (a) and 11 (b). Is called. At this time, one end of the wire 9 is joined to the third portion 1a3 of the inner lead portion 1a. Since the insulating film 4 is bonded to the back surface of the third portion 1a3, the bonding film applied to the element forming surface can be absorbed by the insulating film 4.
[0056]
In each of the semiconductor chips 8a and 8b, the connection between the bus bar lead 2 constituting the power supply (reference) potential terminal and the bonding pad BP by the wire 9 is as shown in FIG. 9 and FIG. This is done by joining one end of the wire 9 to the branch lead 2a formed in the section. As shown in the drawing, the respective leading ends of the branch leads 2a extend in a direction away from the bonding pad BP. Thus, the wire 9 whose one end is connected to the branch lead 2a and the wire 9 whose one end is connected to the inner lead portion 1a of the lead 1 constituting the signal terminal are substantially equal in length. 9 bondability is improved. Further, as shown in the figure, since the insulating film 4 is bonded to the back surface of the branch lead 2a, the bonding impact applied to the element forming surface of the semiconductor chip 8a (8b) can be absorbed by the insulating film 4.
[0057]
Next, as shown in FIG. 12, the back surfaces of the two lead frames LF1 and LF2 are overlapped so that the back surfaces of the two semiconductor chips 8a and 8b are in contact with each other. At this time, the contact between the back surfaces of the two semiconductor chips 8a and 8b is maintained by the elastic force of the inner lead portion 1a obtained by bending the midway portion (second portion 1a2). At this time, the lead frame LF1 and the lead frame LF2 are in contact with each other between the frame bodies 10, the first portions 1a1 of the inner lead portions 1a, and the dam bar 5 and the dam bar 6. The two semiconductor chips 8a and 8b may be fixed to each other using an adhesive.
[0058]
Next, as shown in FIG. 13, with the back surfaces of the two lead frames LF1 and LF2 being overlapped, they are positioned between the upper mold 30a and the lower mold 30b of the mold 30. At this time, inside the cavity 31 formed by the upper mold 30a and the lower mold 30b, the inner leads 1a of the leads 1 of the semiconductor chips 8a and 8b, the lead frames LF1 and LF2, the insulating film 4 and the wires 9 are provided. Etc. are arranged.
[0059]
FIG. 14 is an enlarged cross-sectional view showing the end of the cavity 31, and FIG. 14 (a) shows a cross section along the center line of the outer lead portion 1a of the lead 1 formed on the lead frame LF1. FIG. 5B shows a cross section along the center portion of the space area of the lead 1 (area where the dummy lead 7 is formed on the dam bar 6 of the lead frame LF2). FIG. 15 is a perspective view showing an overlapping state of the dam bars 5 and 6 at the end portion of the cavity 31. In FIG. 15, the upper and lower arrangements of the lead frames LF1 and LF2 are opposite to those in FIG.
[0060]
As shown in the figure, the lead frames LF1 and LF2 are formed by pressing the dam bars 5 and 6 and the leads 1 in the vicinity thereof from both the upper and lower directions by the clamp surface 32a of the upper die 30a and the clamp surface 32b of the lower die 30b. , Fixed to the mold 30. At this time, in the region where the dummy lead 7 is not formed on the dam bar 6 of the lead frame LF2, the width of the dam bar 6 is narrower than that of the dam bar 5 as shown in FIG. The contact area between the dam bar 6 and the dam bar 6 is reduced. On the other hand, in the region where the dummy lead 7 is formed on the side surface of the dam bar 6, both the dam bar 6 and the dummy lead 7 are in contact with the clamp surface 32b of the lower mold 30b as shown in FIG. That is, even if the width of the dam bar 6 is reduced by forming the dummy lead 7 on the side wall of the dam bar 6, the contact area between the clamp surface 32b of the lower mold 30b and the dam bar 6 is substantially the entire area of the dam bar 6. To increase.
[0061]
Next, although illustration is omitted, the package body (resin sealing body) 11 is formed by pressurizing and injecting resin from the pot of the mold 30 into the cavity 21 through the runner and the gate. The resin constituting the package body 11 is made of, for example, an epoxy resin to which a phenolic curing agent, silicone rubber, and a filler are added.
[0062]
As described above, according to the present embodiment in which the dummy lead 7 is formed on one dam bar 6 of the two lead frames LF1 and LF2 used for manufacturing the resin-encapsulated semiconductor device, the width of the dam bar 6 is reduced. Since the contact area between the clamp surface 32b of the mold 30 and the dam bar 6 can be secured, the dam bar 5 of the lead frame LF1 and the dam bar 6 of the lead frame LF2 are connected to the clamp surface 32a of the upper mold 30a and the lower mold 30b. The clamp surface 32b can be securely fixed. Accordingly, the dam bar 5 and the dam bar 6 can be prevented from being deformed by the pressure when the resin is injected into the cavity 21 of the mold 30 due to the deformation of the narrow dam bar 6 toward the outside of the cavity 21. It is possible to reliably prevent molding defects caused by the resin leaking out of the cavity 21 through the gap.
[0063]
Further, since the deformation of the dam bar 6 due to the resin injection pressure is prevented, the wear of the clamp surfaces 32a and 32b of the mold 30 is reduced, and further, the variation in the clamping force of the dam bars 5 and 6 due to the deflection of the entire mold. Therefore, the repair cost of the mold 30 can be reduced and the life can be extended.
[0064]
Next, after taking out the lead frames LF1 and LF2 from the mold 30, as shown in FIG. 16, the side surfaces of the dam bar 5 of the lead frame LF1 and the dam bar 6 of the lead frame LF2 exposed from the side surface of the package body 11 (Locations marked with Y in the figure) are joined by, for example, seam welding using a laser.
[0065]
Next, after solder plating is performed on the surfaces of the lead frames LF1 and LF2 exposed from the side surfaces of the package body 11, unnecessary portions (dam bars 5, 6 and frame 10) of the lead frames LF1 and LF2 are cut and removed, and the package body. The resin remaining in the gap between the side surface 11 and the dam bars 5 and 6 is removed (deburred), and the outer lead portion 1b of the lead 1 is formed into a gull wing shape, for example, as shown in FIG. The TSOP 40 in which the individual semiconductor chips 8a and 8b are sealed is completed.
[0066]
As shown in FIGS. 18A and 18B, unnecessary portions (dam bars 5 and 6 and frame body 10) of lead frames LF1 and LF2 are cut and removed and outer lead portion 1b is formed at the bottom of dam bars 5 and 6. Is simultaneously performed in a state in which is supported by the round (R) portion of the cutting mold 50. At this time, the outer lead portion 1b of the lead frame LF1 is bent toward the direction in which the dam bar 6 of the lead frame LF2 is located. As a result, the effective length of the outer lead portion 1b becomes longer than when the dam bar 6 is bent in the opposite direction. Therefore, when the TSOP 40 is mounted on the printed wiring board, the difference in thermal expansion coefficient between the TSOP 40 and the printed wiring board is increased. As a result, the stress applied to the solder connection portion is easily absorbed by the deformation of the outer lead portion 1b, and the connection reliability of the TSOP 40 is improved.
[0067]
Further, the width of the dam bar 6 of the lead frame LF2 is made narrower than the width of the dam bar 5 of the lead frame LF1, so that the outer side surface of the dam bar 6 is more than the outer side surface of the dam bar 5 as shown in FIG. Will also be placed inside. At this time, even when a misalignment occurs between the two lead frames LF1 and LF2, the outer side surface of the dam bar 6 is disposed further outward than the outer side surface of the dam bar 5, as shown in FIG. Never happen. Therefore, when the outer lead portion 1b is bent in the direction in which the dam bar 6 is positioned, the lower surface of the outer lead portion 1b is bent on the outer side surface of the dam bar 5 or on the inner side. On the other hand, when the outer side surface of the dam bar 6 is arranged further outside than the outer side surface of the dam bar 5, the lower surface of the outer lead portion 1b is not attached to the dam bar 5 as shown in FIG. Since it is bent further outside than the outer side surface, the length (L) from the side surface of the package body 11 to the tip of the outer lead portion 1b exceeds the TSOP standard.
[0068]
As shown in FIG. 19, the dam bars 5 and 6 are cut using the cutting mold 50 in a region where the width of the dam bar 5 is narrow (a region where the dummy leads 7 are not formed). Thereby, even when the two dam bars 5 and 6 are cut simultaneously, the stress of the cutting mold 50 is reduced, so that the repair cost of the cutting mold 50 can be reduced and the life can be extended. Further, since the amount of cutting burrs and solder plating scraps formed on the cut surfaces of the dam bars 5 and 6 are reduced, it is possible to prevent shorts between the leads and to reduce the size of the TSOP 40 (narrow pitch of the leads). ) Can be promoted.
[0069]
As shown in FIG. 20 (plan view) and FIG. 21 (cross-sectional view taken along line II in FIG. 20), a plurality of TSOPs 40 of this embodiment manufactured in this way are mounted on the printed wiring board 60. Used as a component of an electronic device constituting one circuit system.
[0070]
(Embodiment 2)
In the above embodiment, the dummy lead 7 formed on the dam bar 6 of the lead frame LF2 is disposed on the side surface opposite to the side surface to which the inner lead portion 1a is connected, as shown in FIGS. 22 (a) and 22 (b). As shown, the dummy lead 7 may be disposed on the side surface to which the inner lead portion 1a is connected.
[0071]
Even in this case, as shown in FIG. 23, the contact area between the clamp surface 32b of the lower mold 30b of the mold 30 and the dam bar 6 is substantially increased, so that the same effect as in the above embodiment is obtained. be able to.
[0072]
Further, according to the present embodiment in which the dummy leads 7 are arranged on the side surface closer to the package body 11, the amount of resin remaining in the gap between the side surface of the package body 11 and the dam bar 6 is reduced after the molding process. The picking work becomes easy.
[0073]
Further, as shown in FIGS. 24A and 24B, dummy leads 7 may be formed on both side surfaces of the dam bar 6 of the lead frame LF2. In this case, as shown in FIG. 25, since the contact area between the clamp surface 32b of the lower mold 30b of the mold 30 and the dam bar 6 further increases, the dam bar 5 of the lead frame LF1 and the dam bar 6 of the lead frame LF2 Can be more securely fixed between the clamp surface 32a of the upper mold 30a and the clamp surface 32b of the lower mold 30b.
[0074]
The invention made by the present inventor has been specifically described based on the above embodiment, but the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0075]
In the embodiment, the inner lead portion of the lead and the semiconductor chip are joined via the insulating film. However, the inner lead portion of the lead and the semiconductor chip may be directly joined with an adhesive.
[0076]
In the above embodiment, the outer lead portion of the first lead frame is bent in the direction of the dam bar of the second lead frame, but it may be bent in the opposite direction.
[0077]
In the above-described embodiment, an example in which the present invention is applied to the manufacture of a TSOP type semiconductor device has been described. can do.
[0078]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0079]
According to the present invention, it is possible to reliably prevent a molding failure in which the resin leaks to the outside of the cavity due to the deformation of the dam bar due to the injection pressure of the resin. Manufacturing yield is improved. Thereby, the lifetime of the mold can be improved.
[0080]
According to the present invention, since the width of the dam bar can be reduced, the stress of the dam bar cutting mold can be reduced and its life can be improved. Also, since the area of the cut surface of the dam bar is reduced, the amount of cutting burrs and solder plating debris formed on this cut surface can be reduced, so resin sealing using two lead frames The reliability and manufacturing yield of the type semiconductor device are improved.
[Brief description of the drawings]
FIG. 1 is a plan view of a first lead frame used in Embodiment 1 of the present invention.
FIG. 2 is a plan view of a second lead frame used in the first embodiment of the present invention.
FIG. 3 is a cross-sectional view of the first lead frame taken along line III-III in FIG.
4 is a cross-sectional view of a second lead frame taken along line IV-IV in FIG. 2;
5A is an enlarged plan view showing a part of a second lead frame used in Embodiment 1 of the present invention, and FIG. 5B is a partly enlarged view of FIG. 5A. FIG.
FIG. 6 is a plan view of the first lead frame illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 7 is a plan view of the second lead frame showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
8A is a cross-sectional view of a first lead frame showing a method for manufacturing a semiconductor device according to Embodiment 1 of the present invention, and FIG. 8B is a semiconductor device according to Embodiment 1 of the present invention. FIG. 10 is a cross-sectional view of a second lead frame showing the manufacturing method of.
FIG. 9 is a plan view of the first lead frame showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 10 is a plan view of the second lead frame showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIGS. 11A and 11B are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the first embodiment of the present invention. FIGS.
12 is a cross-sectional view showing a method for manufacturing the semiconductor device according to the first embodiment of the present invention; FIG.
FIG. 13 is a cross-sectional view of the principal part of the molding die showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
14A and 14B are enlarged cross-sectional views of a main part of a mold, showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
FIG. 15 is a perspective view showing an overlapping state of dam bars at the cavity end of the mold.
FIG. 16 is an essential part enlarged perspective view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 17 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention;
FIGS. 18A, 18B, and 18C are explanatory views showing a lead cutting and forming method; FIGS.
FIG. 19 is an essential part enlarged perspective view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 20 is a plan view showing a state where the semiconductor device according to the first embodiment of the present invention is mounted on a printed wiring board;
21 is a cross-sectional view taken along the line II of FIG.
22A is an enlarged plan view showing a part of a second lead frame used in Embodiment 2 of the present invention, and FIG. 22B is an enlarged view of a part of FIG. 22A. FIG.
FIG. 23 is an enlarged cross-sectional view of the main part of the mold die showing the manufacturing method of the semiconductor device according to the second embodiment of the present invention;
24A is an enlarged plan view showing a part of a second lead frame used in Embodiment 3 of the present invention, and FIG. 24B is a partly enlarged view of FIG. 24A. FIG.
FIG. 25 is an enlarged cross-sectional view of the main part of the mold die showing the manufacturing method of the semiconductor device according to the third embodiment of the present invention;
[Explanation of symbols]
1 lead
1a Inner lead part
1a1 1st part
1a2 Second part
1a3 Third part
1b Outer lead part
2 Busbar lead
2a Branch lead
3 Support lead
4 Insulation film
5 Dam Bar
6 Dam Bar
7 Dummy read
8a, 8b Semiconductor chip
9 wire
10 Frame
11 Package body (Resin encapsulant)
20 Heat stage
30 Mold
30a Upper mold
30b Lower mold
31 cavities
32a Clamp surface
32b Clamp surface
40 TSOP
50 Cutting mold
60 Printed circuit board
BP bonding pad
LF1 lead frame
LF2 lead frame

Claims

A method of manufacturing a semiconductor device comprising the following steps (a) to ( e ):
(A) having a first lead frame having a plurality of leads connected to each other by a first dam bar, and a plurality of leads connected to each other by a second dam bar having a narrower width than the first dam bar; A step of preparing a second lead frame in which dummy leads extending in the width direction are formed in the second dam bar;
(B) The inner lead portion of the lead of the first lead frame is fixed on the element forming surface of the first semiconductor chip, and the inner lead portion of the lead of the second lead frame is fixed to the element of the second semiconductor chip. Fixing on the forming surface,
(C) The inner lead portion of the lead of the first lead frame is electrically connected to the bonding pad formed on the element forming surface of the first semiconductor chip, and the inner lead of the lead of the second lead frame Electrically connecting a lead portion and a bonding pad formed on an element formation surface of the second semiconductor chip;
(D) A first mold having a first cavity and a first clamp surface, and a second mold having a second cavity and a second clamp surface, the first clamp surface and the second clamp Preparing a resin sealing mold in which a space for molding the outer shape of the package sealing body is formed by the first cavity and the second cavity when the surfaces are combined;
In a state where the first lead frame and the second lead frame are overlapped so that the back surface of the first semiconductor chip and the back surface of the second semiconductor chip face each other, the first semiconductor A chip, a second semiconductor chip, the inner lead portion of the first semiconductor chip, the inner lead portion of the second semiconductor chip are housed in the space, and the first clamp surface is the first dam bar And the second clamping surface is clamped by the resin sealing mold so as to come into contact with the second dam bar including the dummy lead, and the molten resin is injected into the space, thereby A step of resin-sealing the first semiconductor chip and the second semiconductor chip in a package body;
(E) cutting the first dam bar of the first lead frame exposed to the outside of the package body and the second dam bar of the second lead frame;

2. The semiconductor device manufacturing method according to claim 1, wherein an outer lead portion is provided on a lead of the first lead frame, and an outer lead portion is not provided on a lead of the second lead frame. Device manufacturing method.

3. The method of manufacturing a semiconductor device according to claim 2 , wherein the outer lead portion of the lead of the first lead frame is bent in the direction in which the second lead frame is positioned in the step (e). A method for manufacturing a semiconductor device.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the dummy lead is formed on one side surface of the second dam bar.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the dummy leads are formed on both side surfaces of the second dam bar.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the length of the dummy lead is misaligned when the first lead frame and the second lead frame are overlapped in the step (d). A manufacturing method of a semiconductor device, wherein the amount is less than the amount.

2. The method of manufacturing a semiconductor device according to claim 1, wherein an inner lead portion of a lead of the first lead frame and an element formation surface of the first semiconductor chip, and a lead of the second lead frame. An insulating film is interposed between each inner lead portion and the element formation surface of the second semiconductor chip.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the first semiconductor chip and the second semiconductor chip are configured with the same dimensions and the same circuit pattern. Production method.

2. The method of manufacturing a semiconductor device according to claim 1, wherein memory LSIs having the same storage capacity are formed on the first semiconductor chip and the second semiconductor chip. Manufacturing method.