JP3874115B2 - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method thereof for solving the faults of the conventional technique to enable the improvement of adhesive strength between a semiconductor chip and a substrate. <P>SOLUTION: This semiconductor device 60 capable of improving the adhesive strength between the semiconductor chip 18 and the substrate comprises the semiconductor chip 18, a die pad metal 16 where the chip 18 is fixed and supported via an adhesive layer 62, and a sealing resin 24 for sealing the die pad 16 and the chip 18. A plurality of conductive adhesive areas 66 and a plurality of insulative adhesive areas 64 exist together in the adhesive layer 62. <P>COPYRIGHT: (C)2004,JPO

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

従来の半導体装置は、一般に、プリント基板（基板）に半導体チップが接着剤により接着され、基板に形成された回路パターンと半導体チップの電極とがワイヤボンディングされ、半導体チップがエポキシなどの熱硬化性樹脂によって封止された構造をしている。   In a conventional semiconductor device, generally, a semiconductor chip is bonded to a printed circuit board (substrate) with an adhesive, a circuit pattern formed on the substrate is bonded to an electrode of the semiconductor chip, and the semiconductor chip is thermosetting such as epoxy. It has a structure sealed with resin.

そして、半導体チップの裏面をグランド電位として利用したり、半導体チップから発生する熱の効率的な放散を図るために、導電性および熱伝導性の良い銅を箔状に用いたダイパッドに半導体チップを固着した半導体装置がある。   Then, in order to use the back surface of the semiconductor chip as a ground potential or to efficiently dissipate heat generated from the semiconductor chip, the semiconductor chip is attached to a die pad using copper having good conductivity and heat conductivity in a foil shape. There is a fixed semiconductor device.

しかし、このような半導体装置は、接着剤としてエポキシ樹脂に銀の微粉末をフィラーとして添加した導電ペーストを使用しているため、絶縁ペーストに比較して接着力が低下している。したがって、充分な接着力が得られず、半導体チップがダイパッドから剥離するおそれがあった。   However, since such a semiconductor device uses a conductive paste in which fine silver powder is added as a filler to an epoxy resin as an adhesive, the adhesive strength is lower than that of an insulating paste. Therefore, sufficient adhesive force cannot be obtained, and the semiconductor chip may be peeled off from the die pad.

また、近年は、半導体装置の高速化、高密度化による半導体チップの発熱量の増大に伴い、より熱放散性を向上するために、半導体チップを固着するパッケージの基板を銅板によって形成した半導体装置が開発されている。   Further, in recent years, a semiconductor device in which a substrate of a package to which a semiconductor chip is fixed is formed of a copper plate in order to further improve heat dissipation with an increase in heat generation amount of the semiconductor chip due to higher speed and higher density of the semiconductor device. Has been developed.

このような半導体装置によれば、半導体チップを銅板に直接接着しているため、電子装置のプリント基板にリフローする際などに、半導体チップと銅板との熱膨張係数の相違によって、半導体チップが剥離することがある。すなわち、半導体チップを構成しているケイ素（シリコン）の線膨張率は約２．４×１０−６／ｄｅｇであり、銅の線膨張率は約１．７×１０−５／ｄｅｇであって、両者間に１桁の相違があるため、リフローする際の高温によって半導体チップと銅板との間に著しい熱変形（熱膨張）差を生じ、接着剤に大きな熱応力が作用して、半導体チップ１８が剥離する。 According to such a semiconductor device, since the semiconductor chip is directly bonded to the copper plate, the semiconductor chip is peeled off due to a difference in thermal expansion coefficient between the semiconductor chip and the copper plate when reflowing to the printed circuit board of the electronic device. There are things to do. That is, the linear expansion coefficient of silicon (silicon) constituting the semiconductor chip is about 2.4 × 10 −6 / deg, and the linear expansion coefficient of copper is about 1.7 × 10 −5 / deg. Because there is a one-digit difference between the two, a significant thermal deformation (thermal expansion) difference occurs between the semiconductor chip and the copper plate due to the high temperature during reflow, and a large thermal stress acts on the adhesive to cause the semiconductor chip. 18 peels off.

このように、従来の半導体装置では、半導体チップと基板の接着性において問題があった。   Thus, the conventional semiconductor device has a problem in the adhesion between the semiconductor chip and the substrate.

本発明は、前記従来技術の欠点を解消するためになされたもので、半導体チップと基板との接着力を向上することができる半導体装置を提供することを目的としている。   The present invention has been made to solve the above-described drawbacks of the prior art, and an object thereof is to provide a semiconductor device capable of improving the adhesive force between a semiconductor chip and a substrate.

本発明に係る半導体装置は、半導体チップと、該半導体チップが固着されるパッケージ基板と、を有し、前記パッケージ基板は金属板からなり、前記半導体チップは、ソルダレジスト膜を介して前記金属板に固着される。そして、金属板は、導電性、熱伝達性に優れたリン脱酸銅のＪＩＳに規定されたＣ１２２０−（１／２）ＨまたはＣ１２２０−Ｈを使用するとよい。   The semiconductor device according to the present invention includes a semiconductor chip and a package substrate to which the semiconductor chip is fixed. The package substrate is made of a metal plate, and the semiconductor chip is inserted into the metal plate via a solder resist film. It is fixed to. And as a metal plate, it is good to use C1220- (1/2) H or C1220-H prescribed | regulated to JIS of the phosphorus deoxidation copper excellent in electroconductivity and heat conductivity.

本発明に係る半導体装置によれば、半導体チップをソルダレジスト膜を介してパッケージ基板である金属板に接着したことにより、半導体チップと金属板との熱膨張率の相違に基づく接着層に作用する熱応力がソルダレジスト膜によって吸収、緩和されるため、接着層が破壊されて半導体チップが金属板から剥離することを防ぐことができる。また、金属板として、リン脱酸銅のより剛性の大きなＪＩＳに規定されているＣ１２２０−（１／２）ＨまたはＣ１２２０−Ｈを使用したことにより、従来に比較して金属板（銅板）を薄くすることが可能となり、半導体装置の薄型化を図ることができる。   According to the semiconductor device of the present invention, since the semiconductor chip is bonded to the metal plate as the package substrate via the solder resist film, the semiconductor chip acts on the adhesive layer based on the difference in coefficient of thermal expansion between the semiconductor chip and the metal plate. Since the thermal stress is absorbed and relaxed by the solder resist film, it is possible to prevent the adhesive layer from being broken and the semiconductor chip from being separated from the metal plate. In addition, by using C1220- (1/2) H or C1220-H specified in JIS, which has higher rigidity of phosphorous deoxidized copper, as a metal plate, a metal plate (copper plate) is used compared to the conventional case. It is possible to reduce the thickness of the semiconductor device.

本発明に係る半導体装置およびその製造方法の実施形態を添付図面に従って詳細に説明する。   Embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be described in detail according to the accompanying drawings.

（参考形態）
図１は、参考形態に係る半導体装置の断面図であり、図２は接着剤の塗布状態を示す平面図である。 (Reference form)
FIG. 1 is a cross-sectional view of a semiconductor device according to a reference embodiment, and FIG.

半導体装置６０は、電源、グランドおよび信号の入出力を行う端子が半田ボール１２として形成され、この半田ボール１２がマトリックス状に配列された、いわゆるボールグリッドアレイ（ＢＧＡ）型のものである。   The semiconductor device 60 is of a so-called ball grid array (BGA) type in which terminals for power input / output and signal input / output are formed as solder balls 12 and the solder balls 12 are arranged in a matrix.

この半導体装置６０は、プリント基板１４の上面中央部に、銅箔から形成されたダイパッド１６を有する。そして、ダイパッド１６の上部には、半導体チップ１８が配置されている。   The semiconductor device 60 has a die pad 16 formed of copper foil at the center of the upper surface of the printed board 14. A semiconductor chip 18 is disposed on the die pad 16.

プリント基板１４の上下面には、銅箔からなる図示しない回路パターンが形成されており、半導体チップ１８の電極（パッド）部と、プリント基板１４上面の回路パターンとが金線２２によって電気的に接続されている。さらに、半導体チップ１８は、プリント基板１４にワイヤボンディングされたのち、エポキシ樹脂などの封止樹脂２４によって封止される。そして、プリント基板１４の下面の回路パターンには、端子となる半田ボール１２が接続してある。   A circuit pattern (not shown) made of copper foil is formed on the upper and lower surfaces of the printed circuit board 14. The electrode (pad) portion of the semiconductor chip 18 and the circuit pattern on the upper surface of the printed circuit board 14 are electrically connected by a gold wire 22. It is connected. Further, the semiconductor chip 18 is wire-bonded to the printed board 14 and then sealed with a sealing resin 24 such as an epoxy resin. A solder ball 12 serving as a terminal is connected to the circuit pattern on the lower surface of the printed circuit board 14.

半導体チップ１８は、接着層６２を介してダイパッド１６に接着されている。接着層６２は、絶縁性接着領域６４と導電性接着領域６６とからなっている。これら絶縁性接着領域６４と導電性接着領域６６とは、図２に示したように、絶縁性接着剤である絶縁ペースト６８と導電性接着剤である導電ペースト７０とを交互に配置して形成される。絶縁ペースト６８は例えばエポキシ樹脂などの絶縁性の樹脂からなっており、導電ペースト７０はエポキシ樹脂などの絶縁性樹脂７４に電気伝導性、熱伝導性に優れた銀などの金属微粉末をフィラー７２として混入させたものによって構成してある。そして、４つの絶縁ペースト６８と５つの導電ペースト７０とは、ダイパッド１６の上に交互に、かつマトリックス状に配置してある。   The semiconductor chip 18 is bonded to the die pad 16 through an adhesive layer 62. The adhesive layer 62 includes an insulating adhesive region 64 and a conductive adhesive region 66. As shown in FIG. 2, the insulating adhesive region 64 and the conductive adhesive region 66 are formed by alternately arranging the insulating paste 68 as the insulating adhesive and the conductive paste 70 as the conductive adhesive. Is done. The insulating paste 68 is made of, for example, an insulating resin such as an epoxy resin, and the conductive paste 70 is made of an insulating resin 74 such as an epoxy resin with a fine metal powder such as silver having excellent electrical and thermal conductivity as a filler 72. It is comprised by what was mixed as. The four insulating pastes 68 and the five conductive pastes 70 are alternately arranged in a matrix on the die pad 16.

このように構成した半導体装置６０は、次ぎのようにして形成される。先ず、所定の回路パターンが設けてあるプリント基板１４の上面に、銅箔からなるダイパッド１６を蒸着やメッキなどによって形成する。次ぎに、ダイパッド１６の上面に所定量の絶縁ペースト６８と導電ペースト７０とを交互に、かつマトリックス状に配置する。この絶縁ペースト６８と導電ペースト７０とのマトリックスは、次のようにして形成することができる。   The semiconductor device 60 configured as described above is formed as follows. First, a die pad 16 made of copper foil is formed on the upper surface of the printed board 14 provided with a predetermined circuit pattern by vapor deposition or plating. Next, a predetermined amount of insulating paste 68 and conductive paste 70 are alternately arranged in a matrix on the upper surface of the die pad 16. The matrix of the insulating paste 68 and the conductive paste 70 can be formed as follows.

図３に示したように、絶縁ペースト６８を入れた絶縁ペーストシリンジ７６に供給管７８を介してマニホルド８０を接続する。そして、マニホルド８０の吐出側を複数の分岐管８２を介してノズルホルダ８４に保持させたノズル８６ａに接続する。同様に、導電ペースト７０を入れた導電ペーストシリンジ８８に供給管９０を介してマニホルド９２を接続するとともに、マニホルド９２とノズル８６ｂとを分岐管９４によって接続する。ノズル８６ａとノズル８６ｂとは、所定の間隔をもって交互に、かつマトリックス状に配置してある。そして、図３の矢印９６、９８に示したように、例えば圧縮空気をシリンジ７６、８８に同時に供給し、ノズル８６ａ、８６ｂから絶縁ペースト６８と導電ペースト７０とを同時にダイパッド１６上に吐出する。   As shown in FIG. 3, the manifold 80 is connected to the insulating paste syringe 76 containing the insulating paste 68 through the supply pipe 78. Then, the discharge side of the manifold 80 is connected to the nozzle 86 a held by the nozzle holder 84 via a plurality of branch pipes 82. Similarly, the manifold 92 is connected to the conductive paste syringe 88 containing the conductive paste 70 through the supply pipe 90, and the manifold 92 and the nozzle 86 b are connected by the branch pipe 94. The nozzles 86a and 86b are alternately arranged in a matrix with a predetermined interval. Then, as indicated by arrows 96 and 98 in FIG. 3, for example, compressed air is simultaneously supplied to the syringes 76 and 88, and the insulating paste 68 and the conductive paste 70 are simultaneously discharged onto the die pad 16 from the nozzles 86a and 86b.

このようにして絶縁ペースト６８と導電ペースト７０とをダイパッド１６にマトリックス状に配置したのち、図２の２点鎖線に示したように、ペースト６８、７０の上に半導体チップ１８を乗せて各ペースト６８、７０を膜状に広げ、加熱してペースト６８、７０を硬化させて絶縁性接着領域６４と導電性接着領域６６とからなる接着層６２を形成し、半導体チップ１８をダイパッド１６に接着する。その後、半導体チップ１８の電極（パッド）部をプリント基板１４上面の回路パターンに金線２２によるワイヤボンディングを行う。そして、半導体チップ１８を封止樹脂２４によって封止し、さらにプリント基板下面の回路パターンに半田ボール１２を取り付ける。   After the insulating paste 68 and the conductive paste 70 are arranged in a matrix on the die pad 16 in this manner, the semiconductor chip 18 is placed on the pastes 68 and 70 as shown by the two-dot chain line in FIG. 68 and 70 are spread in a film shape and heated to cure the pastes 68 and 70 to form an adhesive layer 62 composed of an insulating adhesive region 64 and a conductive adhesive region 66, and the semiconductor chip 18 is adhered to the die pad 16. . Thereafter, the electrode (pad) portion of the semiconductor chip 18 is wire-bonded to the circuit pattern on the upper surface of the printed board 14 by the gold wire 22. Then, the semiconductor chip 18 is sealed with a sealing resin 24, and the solder balls 12 are attached to the circuit pattern on the lower surface of the printed board.

このように、参考形態に係る半導体装置６０は、半導体チップ１８をダイパッド１６に固着している接着層６２が絶縁性接着領域６４と導電性接着領域６６とから構成してあるため、フィラーを有しない絶縁性接着領域６４が半導体チップ１８をダイパッド１６に強固に接着し、半導体チップ１８がダイパッド１６から剥離するような事故を防止する。しかも、導電性接着領域６６が半導体チップ１８とダイパッド１６との間の電気的導通を確保するとともに、半導体チップ１８に生じた熱をダイパッド１６に速やかに伝達するため、良好な伝熱性を有し、熱放散に優れた半導体装置６０を得ることができる。また、絶縁性接着領域６４を形成する絶縁ペースト６８と、導電性接着領域６６を形成する導電ペースト７０とを交互に、かつマトリックス状に配置したことにより、半導体チップ１８の全体に均一な強い接着力が得られるとともに、半導体チップ１８の熱放散も均一に行え、半導体チップ１８の動作に支障をきたすようなことがない。   As described above, the semiconductor device 60 according to the reference embodiment includes the filler because the adhesive layer 62 that fixes the semiconductor chip 18 to the die pad 16 includes the insulating adhesive region 64 and the conductive adhesive region 66. The insulating bonding region 64 that does not adhere firmly adheres the semiconductor chip 18 to the die pad 16 and prevents an accident in which the semiconductor chip 18 peels off from the die pad 16. In addition, the conductive adhesive region 66 secures electrical continuity between the semiconductor chip 18 and the die pad 16 and quickly transfers the heat generated in the semiconductor chip 18 to the die pad 16. The semiconductor device 60 excellent in heat dissipation can be obtained. Further, the insulating paste 68 for forming the insulating adhesive region 64 and the conductive paste 70 for forming the conductive adhesive region 66 are alternately and arranged in a matrix, so that uniform strong adhesion can be applied to the entire semiconductor chip 18. In addition to being able to obtain power, the semiconductor chip 18 can be uniformly dissipated, and the operation of the semiconductor chip 18 is not hindered.

図４は、参考形態の変形例を示した断面図であり、図５はその絶縁ペーストと導電ペーストとの配置状態を示す平面図である。この変形例においては、図５に示したように、半導体チップ１８が矩形状に形成してある。また、絶縁性接着領域６４を形成する絶縁ペースト６８と、導電性接着領域６６を形成する導電ペースト７０とは、より小さくされて配置数が多くなっており、同数の絶縁ペースト６８、導電ペースト７０が交互にかつマトリックス状に配置されている。従って、図４に示した接着層６２を形成している絶縁性接着領域６４と導電性接着領域６６とは、その数が同数であるとともに、その比がほぼ１対１となっている。このように絶縁性接着領域６４と導電性接着領域６６とを小さくしてその数を多くすることにより、半導体チップ１８の狭い領域における接着性、電気伝導性、熱伝導性の均一性を向上することができる。   FIG. 4 is a cross-sectional view showing a modification of the reference embodiment, and FIG. 5 is a plan view showing an arrangement state of the insulating paste and the conductive paste. In this modification, as shown in FIG. 5, the semiconductor chip 18 is formed in a rectangular shape. Further, the insulating paste 68 for forming the insulating adhesive region 64 and the conductive paste 70 for forming the conductive adhesive region 66 are made smaller and have a larger number of arrangements, and the same number of insulating paste 68 and conductive paste 70 are provided. Are arranged alternately and in a matrix. Therefore, the number of the insulating adhesive regions 64 and the conductive adhesive regions 66 forming the adhesive layer 62 shown in FIG. 4 are the same, and the ratio thereof is approximately 1: 1. Thus, by reducing the number of the insulating bonding regions 64 and the conductive bonding regions 66 and increasing the number thereof, the uniformity of the adhesiveness, electrical conductivity, and thermal conductivity in a narrow region of the semiconductor chip 18 is improved. be able to.

なお、前記参考形態においては、絶縁ペースト６８と導電ペースト７０とを同時に吐出して配置する場合について説明したが、いずれか一方を先に形成し、いずれか他方を後から形成してもよい。また、前記参考形態においては、絶縁ペースト６８と導電ペースト７０とをノズル８６から吐出してマトリックス状に配置する場合について説明したが、転写プレートの面にペーストを薄く塗布し、この塗布したペーストを転写針の先端に付着させてダイパッド１６に転写、塗布するようにしてもよい。また、前記参考形態においては、半導体チップ１８を装着する基板がプリント基板１４である場合について説明したが、半導体チップ１８を装着（接着）する基板は、図６に示したような銅板などの金属板であってもよい。そして、図２においては、４つの絶縁ペースト６８と５つの導電性ペースト７０とを交互に配置した場合について説明したが、２つの絶縁ペーストと２つの導電ペーストとを交互に配置してもよい。さらに、前記参考形態においては、絶縁性接着領域６４と導電性接着領域６６との比がほぼ１対１である場合について説明したが、例えばより導電性、放熱性を確保したい場合には、導電性接着領域６６を６０〜７０％、絶縁性接着領域６４を４０〜３０％等のように調整してもよい。   In the reference embodiment, the case where the insulating paste 68 and the conductive paste 70 are simultaneously ejected and disposed has been described. However, either one may be formed first and the other may be formed later. In the reference embodiment, the case where the insulating paste 68 and the conductive paste 70 are discharged from the nozzle 86 and arranged in a matrix is described. However, the paste is thinly applied to the surface of the transfer plate, and the applied paste is applied. You may make it adhere to the front-end | tip of a transfer needle, and may make it transfer and apply | coat to the die pad 16. FIG. In the reference embodiment, the case where the substrate on which the semiconductor chip 18 is mounted is the printed board 14, but the substrate on which the semiconductor chip 18 is mounted (adhered) is a metal such as a copper plate as shown in FIG. It may be a plate. In FIG. 2, the case where the four insulating pastes 68 and the five conductive pastes 70 are alternately arranged has been described, but two insulating pastes and two conductive pastes may be alternately arranged. Furthermore, in the reference embodiment, the case where the ratio between the insulating adhesive region 64 and the conductive adhesive region 66 is approximately 1: 1 has been described. However, for example, when it is desired to secure more conductivity and heat dissipation, the conductive region The adhesive bonding area 66 may be adjusted to 60 to 70%, the insulating bonding area 64 may be adjusted to 40 to 30%, and the like.

（参考形態）
図６は、参考形態に係る半導体装置の断面図である。この参考形態に係る半導体装置１００は、半導体チップ１８を装着するパッケージ基板が銅板４２によって構成してある。この銅板４２は、リン脱酸銅のＪＩＳに規定されているＣ１２２０−（１／２）ＨまたはＣ１２２０−Ｈからなっている。そして、銅板４２の一側（図６の下側）全面には、さらにその下側に回路パターン４６が形成可能なように銅板４２と絶縁状態を保つためのポリイミドなどからなる絶縁膜４４が設けてある。さらに、銅板４２の中央部には、プレスによる絞り加工によって形成した半導体チップ１８を配置するための収納凹部１０２が設けてある。また、収納凹部１０２の底面に設けられた絶縁膜４４は、熱応力緩和部（熱応力緩和層）１０４となっていて、この熱応力緩和部１０４に半導体チップ１８が接着剤層１０６により固着してある。 (Reference form)
FIG. 6 is a cross-sectional view of a semiconductor device according to a reference embodiment. In the semiconductor device 100 according to this reference embodiment, the package substrate on which the semiconductor chip 18 is mounted is constituted by the copper plate 42. The copper plate 42 is made of C1220- (1/2) H or C1220-H defined in JIS of phosphorus deoxidized copper. An insulating film 44 made of polyimide or the like for maintaining an insulating state with the copper plate 42 is provided on the entire surface of one side (the lower side in FIG. 6) of the copper plate 42 so that a circuit pattern 46 can be formed on the lower side. It is. Further, a housing recess 102 for placing the semiconductor chip 18 formed by drawing by pressing is provided at the center of the copper plate 42. The insulating film 44 provided on the bottom surface of the housing recess 102 is a thermal stress relaxation portion (thermal stress relaxation layer) 104, and the semiconductor chip 18 is fixed to the thermal stress relaxation portion 104 by the adhesive layer 106. It is.

このように構成した半導体装置１００は、熱応力緩和部１０４が半田ボール１２のリフローの際に、シリコンからなる半導体チップ１８と銅板４２と熱膨張率の相違に基づく接着剤層１０６に作用する熱応力を吸収、緩和するため、接着剤層１０６が破壊されて半導体チップ１８が剥離するなどの事故を防止することができる。また、収納凹部１０２に対応した部分の絶縁膜を除去する必要がないため、工数の削減を図ることができる。そして、本参考形態においては、銅板４２としてＪＩＳに規定されているＣ１２２０−（１／２）ＨまたはＣ１２２０−Ｈを使用したことにより、銅板４２の厚さを従来より薄くすることができ、半導体装置１００の薄型化を図ることができる。   In the semiconductor device 100 configured as described above, when the thermal stress relaxation unit 104 reflows the solder ball 12, the heat acting on the adhesive layer 106 based on the difference in thermal expansion coefficient between the semiconductor chip 18 made of silicon and the copper plate 42. Since the stress is absorbed and relaxed, it is possible to prevent an accident such as the adhesive layer 106 being broken and the semiconductor chip 18 being peeled off. In addition, since it is not necessary to remove the insulating film corresponding to the storage recess 102, man-hours can be reduced. And in this reference form, by using C1220- (1/2) H or C1220-H prescribed | regulated to JIS as the copper plate 42, the thickness of the copper plate 42 can be made thinner than before, and a semiconductor The apparatus 100 can be thinned.

すなわち、Ｃ１２２０−（１／２）Ｈは、従来使用されていたＣ１２２０−（１／４）Ｈに比較してより剛性が大きいため、取り扱い中における銅板４２の変形を避けるため、従来は０．４ｍｍ以上の厚さの銅板４２を使用していたのに対して、この参考形態に係る半導体装置１００においては、銅板４２の厚さを０．３ｍｍにすることができ、半導体装置１００の薄型化を図ることができる。そして、銅板４２の剛性が大きくなって変形しにくいところから、多数の半田ボール１２の高さの均一性、いわゆるコプラナリティを容易に確保することができる。また、銅板４２としてより剛性の大きなＣ１２２０−Ｈを用いると、銅板４２の厚さを０．２ｍｍにすることができ、半導体装置１００の一層の薄型化を図ることができる。   In other words, C1220- (1/2) H has a higher rigidity than C1220- (1/4) H that has been conventionally used. Whereas the copper plate 42 having a thickness of 4 mm or more is used, in the semiconductor device 100 according to this embodiment, the thickness of the copper plate 42 can be reduced to 0.3 mm, and the semiconductor device 100 can be made thinner. Can be achieved. Further, since the rigidity of the copper plate 42 is increased and is difficult to be deformed, it is possible to easily ensure the uniformity of the heights of the numerous solder balls 12, so-called coplanarity. Further, when C1220-H having higher rigidity is used as the copper plate 42, the thickness of the copper plate 42 can be reduced to 0.2 mm, and the semiconductor device 100 can be further reduced in thickness.

なお、半導体装置１００において、半導体チップ１８は、金線２２を介して絶縁膜４４の表面に形成した回路パターン４６に接続してある。また、回路パターン４６には、その表面を保護するためのソルダレジスト層５４が設けてある。さらに、収納凹部１０２の周囲のソルダレジスト層５４には、ダム５６が突出形成してあって、半導体チップ１８を封止する液状の封止樹脂５７を収納凹部１０２に充填した際に、封止樹脂５７が周囲に流出するのを防止してある。この封止樹脂５７は、熱硬化されることによって半導体チップ１８を封止する。そして、回路パターン４６の適宜の個所には、外部電極となる半田ボール１２が溶着してある。   In the semiconductor device 100, the semiconductor chip 18 is connected to a circuit pattern 46 formed on the surface of the insulating film 44 through the gold wire 22. The circuit pattern 46 is provided with a solder resist layer 54 for protecting the surface thereof. Further, a dam 56 protrudes from the solder resist layer 54 around the housing recess 102 and is sealed when the housing recess 102 is filled with a liquid sealing resin 57 for sealing the semiconductor chip 18. The resin 57 is prevented from flowing out to the surroundings. The sealing resin 57 seals the semiconductor chip 18 by being thermally cured. Solder balls 12 serving as external electrodes are welded to appropriate portions of the circuit pattern 46.

このように構成した半導体装置１００の製造方法は、銅板４２の一側（図６の下側）全面に絶縁膜４４を形成し、その表面に銅箔を蒸着などにより成膜したのち、銅箔をエッチングして所定の回路パターン４６を形成する。そして、回路パターン４６の表面にソルダレジストを塗布して硬化したのち、エッチングによって回路パターン４６の所定部分を露出させる。このとき、収納凹部１０２に対応した部分の絶縁膜４４を除去する。その後、プレスによる絞り加工をして収納凹部１０２を形成し、この収納凹部１０２に半導体チップ１８を接着剤層１０６によって接着固定する。さらに、半導体チップ１８の電極（パッド）部５２を回路パターン４６にワイヤボンディングし、封止樹脂５７によって半導体チップ１８を封止したのち、回路パターン４６に半田ボール１２を溶着する。この半導体チップ１８を固着する基板が銅板４２によって構成してある半導体装置１００は、半導体チップ１８の放熱性を大幅に向上することができ、発熱量の大きい半導体チップ１８であっても、所定の動作を安定して行わせることができる。   In the method of manufacturing the semiconductor device 100 configured as described above, the insulating film 44 is formed on the entire surface of one side (the lower side of FIG. 6) of the copper plate 42, and the copper foil is formed on the surface by vapor deposition. Is etched to form a predetermined circuit pattern 46. Then, a solder resist is applied to the surface of the circuit pattern 46 and cured, and then a predetermined portion of the circuit pattern 46 is exposed by etching. At this time, the portion of the insulating film 44 corresponding to the storage recess 102 is removed. Thereafter, the housing recess 102 is formed by drawing with a press, and the semiconductor chip 18 is bonded and fixed to the housing recess 102 with the adhesive layer 106. Further, the electrode (pad) portion 52 of the semiconductor chip 18 is wire-bonded to the circuit pattern 46, the semiconductor chip 18 is sealed with a sealing resin 57, and then the solder balls 12 are welded to the circuit pattern 46. The semiconductor device 100 in which the substrate to which the semiconductor chip 18 is fixed is constituted by the copper plate 42 can greatly improve the heat dissipation of the semiconductor chip 18. The operation can be performed stably.

（実施形態）
図７は、実施形態に係る半導体装置の断面図であって、熱応力緩和層をソルダレジスト膜としたものである。この実施形態においては、銅板４２に形成した収納凹部１０２の部分の絶縁膜４４が除去されている。そして、収納凹部１０２の底面には、熱応力緩和層としてソルダレジスト膜１１２が設けてあって、このソルダレジスト膜１１２に接着剤層１０６を介して半導体チップ１８が固着してある。
このように構成した半導体装置１１０は、次ぎのようにして得ることができる。まず、銅板４２の一側全面にポリイミドなどの絶縁性樹脂を一様の厚さに塗布し、硬化させて絶縁膜４４を形成する。その後、絶縁膜４４の表面に蒸着やメッキなどによって銅箔層を設け、この銅箔層をエッチングして所定の回路パターン４６を形成する。このとき、収納凹部１０２に対応した部分の絶縁膜４４をエッチングあるいは切削によって除去する。次ぎに、回路パターン４６および銅板４２の収納凹部１０２と対応した部分にソルダレジストを塗布して硬化し、エッチングによって所定の部分を除去して回路パターン４６の必要部分を露出させるとともに、熱応力緩和層を構成するソルダレジスト膜１１２を形成する。そして、露出させた回路パターン４６にニッケルメッキと金メッキとを施したのち、プレス加工によって収納凹部１０２を形成する。 (Embodiment)
FIG. 7 is a cross-sectional view of the semiconductor device according to the embodiment, in which the thermal stress relaxation layer is a solder resist film. In this embodiment, the insulating film 44 in the storage recess 102 formed in the copper plate 42 is removed. A solder resist film 112 is provided as a thermal stress relaxation layer on the bottom surface of the housing recess 102, and the semiconductor chip 18 is fixed to the solder resist film 112 via an adhesive layer 106.
The semiconductor device 110 configured as described above can be obtained as follows. First, an insulating resin such as polyimide is applied to the entire surface of one side of the copper plate 42 to a uniform thickness and cured to form the insulating film 44. Thereafter, a copper foil layer is provided on the surface of the insulating film 44 by vapor deposition or plating, and the predetermined circuit pattern 46 is formed by etching the copper foil layer. At this time, the portion of the insulating film 44 corresponding to the storage recess 102 is removed by etching or cutting. Next, a solder resist is applied to the portion corresponding to the circuit recess 46 of the circuit pattern 46 and the copper plate 42 and hardened, and a predetermined portion is removed by etching to expose a necessary portion of the circuit pattern 46 and to relieve thermal stress. A solder resist film 112 constituting the layer is formed. Then, after nickel plating and gold plating are applied to the exposed circuit pattern 46, the storage recess 102 is formed by pressing.

その後、半導体チップ１８をソルダレジスト膜１１２に接着剤層１０６によって接着固定し、半導体チップ１８の電極（パッド）部５２を回路パターン４６にワイヤボンディングする。また、収納凹部１０２の周囲のソルダレジスト層５４にダム５６を形成し、収納凹部１０２に液状の封止樹脂５７を充填して硬化させ、半導体チップ１８を封止する。その後、予め所定の大きさに形成してある半田ボール１２を真空吸着などによってピッキングし、半田ボール１２の先端にフラックスを付着させて回路パターン４６の所定位置に配置し、リフロー炉に入れて半田ボール１２を回路パターン４６に溶着する。   Thereafter, the semiconductor chip 18 is bonded and fixed to the solder resist film 112 by the adhesive layer 106, and the electrode (pad) portion 52 of the semiconductor chip 18 is wire-bonded to the circuit pattern 46. Further, a dam 56 is formed in the solder resist layer 54 around the housing recess 102, and the housing recess 102 is filled with a liquid sealing resin 57 and cured to seal the semiconductor chip 18. Thereafter, the solder balls 12 formed in advance in a predetermined size are picked by vacuum suction or the like, a flux is attached to the tip of the solder balls 12 and placed at a predetermined position of the circuit pattern 46, and the solder balls 12 are put in a reflow furnace and soldered. The ball 12 is welded to the circuit pattern 46.

（参考形態）
図８（Ａ）は、参考形態に係る半導体装置を示す斜視図であり、図８（Ｂ）は、その断面図である。この半導体装置２００は、銅からなるパッケージ基板２０２及び絶縁膜２０４のそれぞれに、複数の穴２０２ａ、２０４ａが形成されていることを特徴とする。 (Reference form)
FIG. 8A is a perspective view illustrating a semiconductor device according to a reference embodiment, and FIG. 8B is a cross-sectional view thereof. The semiconductor device 200 is characterized in that a plurality of holes 202a and 204a are formed in a package substrate 202 and an insulating film 204 made of copper, respectively.

詳しくは、パッケージ基板２０２に形成された収納凹部２０６における半導体チップ２０８との固着面に、複数の穴２０２ａが形成されている。また、各穴２０２ａと連通するように絶縁膜２０４の穴２０４ａが形成されている。   Specifically, a plurality of holes 202 a are formed on a surface where the housing recess 206 formed in the package substrate 202 is fixed to the semiconductor chip 208. A hole 204a of the insulating film 204 is formed so as to communicate with each hole 202a.

この構成によれば、穴２０２ａ、２０４ａが形成されていることで、半導体チップ２０８と収納凹部２０６との接触面積が小さくなる。これにより、パッケージ基板２０２と半導体チップ２０８との熱膨張率の差に起因する応力が、半導体チップ２０８に伝わりにくくなる。そして、半導体チップ２０８の剥離又はクラックを防止することができる。   According to this configuration, since the holes 202a and 204a are formed, the contact area between the semiconductor chip 208 and the housing recess 206 is reduced. As a result, the stress caused by the difference in thermal expansion coefficient between the package substrate 202 and the semiconductor chip 208 is not easily transmitted to the semiconductor chip 208. Then, peeling or cracking of the semiconductor chip 208 can be prevented.

（参考形態）
図９（Ａ）は、参考形態に係る半導体装置を示す斜視図であり、図９（Ｂ）は、その断面図である。この半導体装置２１０では、パッケージ基板２１２及び絶縁膜２０４のそれぞれに、穴２１２ａ、２１４ａが形成されている。詳しくは、パッケージ基板２１２に形成された収納凹部２１６における半導体チップ２１８との固着面に、穴２１２ａが形成されている。また、各穴２１２ａと連通するように絶縁膜２１４の穴２１４ａが形成されている。 (Reference form)
FIG. 9A is a perspective view illustrating a semiconductor device according to a reference embodiment, and FIG. 9B is a cross-sectional view thereof. In the semiconductor device 210, holes 212a and 214a are formed in the package substrate 212 and the insulating film 204, respectively. Specifically, a hole 212 a is formed on a surface of the housing recess 216 formed in the package substrate 212 that is fixed to the semiconductor chip 218. In addition, a hole 214a of the insulating film 214 is formed so as to communicate with each hole 212a.

穴２１２ａ、２１４は、半導体チップ２１８における収納凹部２１６との固着面よりも多少小さい大きさで形成されている。したがって、穴２１２ａを形成するパッケージ基板２１２の端部と、半導体チップ２１８の外周端部とが、絶縁膜２１４を介して固着されている。これにより、パッケージ基板２１２と半導体チップ２１８との熱膨張率の差に起因する応力が、一層、半導体チップ２１８に伝わりにくくなる。また、パッケージ基板２１２を、銅よりも熱膨張率が低い鉄で形成すれば、半導体チップ２１８に加える応力を一層小さくすることができる。   The holes 212a and 214 are formed with a size slightly smaller than a surface where the semiconductor chip 218 is fixed to the housing recess 216. Therefore, the end portion of the package substrate 212 in which the hole 212 a is formed and the outer peripheral end portion of the semiconductor chip 218 are fixed via the insulating film 214. As a result, the stress caused by the difference in thermal expansion coefficient between the package substrate 212 and the semiconductor chip 218 is more difficult to be transmitted to the semiconductor chip 218. Further, if the package substrate 212 is formed of iron having a lower thermal expansion coefficient than copper, the stress applied to the semiconductor chip 218 can be further reduced.

さらに、穴２１２ａ、２１４ａから露出する半導体チップ２１８の面に、銅からなる放熱板２１９が固着されている。こうすることで、半導体チップ２１８の熱を放散しやすくなる。この場合、穴２１２ａの内側に放熱板２１９を固着しても、放熱板２１９が半導体チップ２１８よりも小さいため、大きな応力が生じることはない。したがって、熱伝導性の高い銅を放熱板２１９として使用しても、半導体チップ２１８に応力を加えることが少ない。   Further, a heat sink 219 made of copper is fixed to the surface of the semiconductor chip 218 exposed from the holes 212a and 214a. By doing so, the heat of the semiconductor chip 218 is easily dissipated. In this case, even if the heat radiating plate 219 is fixed inside the hole 212a, the heat radiating plate 219 is smaller than the semiconductor chip 218, so that a large stress does not occur. Therefore, even when copper having high thermal conductivity is used as the heat radiating plate 219, stress is hardly applied to the semiconductor chip 218.

（参考形態）
図１０は、参考形態に係る半導体装置を示す断面図である。この半導体装置２２０では、パッケージ基板２２２と半導体チップ２２８とを固着する接着層２２６が、半導体チップ２２８を封止する封止部２２９と、同じ材料（樹脂）で構成されている。この材料として、半導体チップの封止用に使用されてきた樹脂を用いることができる。なお、パッケージ基板２２２には絶縁膜２２４が形成されている。 (Reference form)
FIG. 10 is a cross-sectional view showing a semiconductor device according to a reference embodiment. In the semiconductor device 220, the adhesive layer 226 that fixes the package substrate 222 and the semiconductor chip 228 is made of the same material (resin) as the sealing portion 229 that seals the semiconductor chip 228. As this material, a resin that has been used for sealing a semiconductor chip can be used. Note that an insulating film 224 is formed on the package substrate 222.

すなわち、半導体チップ２２８が、パッケージ基板２２２との固着面も含めて、封止部２２９を構成する材料で覆われている。こうすることで、パッケージ基板２２２からの応力が、封止部２２９を構成する樹脂にも分散されるので、半導体チップ２２８に加えられる応力が緩和され、その剥離やクラックが防止される。   In other words, the semiconductor chip 228 is covered with the material constituting the sealing portion 229 including the fixing surface to the package substrate 222. By doing so, the stress from the package substrate 222 is also dispersed in the resin constituting the sealing portion 229, so that the stress applied to the semiconductor chip 228 is relaxed, and peeling and cracking are prevented.

（参考形態）
図１１は、参考形態に係る半導体装置を示す断面図である。この半導体装置２３０は、半導体チップ２３２と、半導体チップ２３２に固着される第１のパッケージ基板２３４と、第２のパッケージ基板２３６と、を有する。 (Reference form)
FIG. 11 is a cross-sectional view showing a semiconductor device according to a reference embodiment. The semiconductor device 230 includes a semiconductor chip 232, a first package substrate 234 fixed to the semiconductor chip 232, and a second package substrate 236.

第１のパッケージ基板２３４には、絶縁膜２３８が形成されている。半導体チップ２３２は、熱伝導性の接着層２４０を介して、第１のパッケージ基板２３４に固着されている。   An insulating film 238 is formed on the first package substrate 234. The semiconductor chip 232 is fixed to the first package substrate 234 via a heat conductive adhesive layer 240.

第２のパッケージ基板２３６には、開口部２４２が形成されている。そして、開口部２４２内に半導体チップ２３２を配置して、第１及び第２のパッケージ基板２３４、２３６は、熱伝導性の接着層２４４を介して固着されている。   An opening 242 is formed in the second package substrate 236. Then, the semiconductor chip 232 is disposed in the opening 242, and the first and second package substrates 234 and 236 are fixed via a heat conductive adhesive layer 244.

また、第２のパッケージ基板２３６は、第１のパッケージ基板２３４よりも熱伝導性が高い銅などで形成されている。第１のパッケージ基板２３４は、第２のパッケージ基板２３６よりも熱膨張率が低い鉄などで形成されている。   The second package substrate 236 is formed of copper or the like having higher thermal conductivity than the first package substrate 234. The first package substrate 234 is formed of iron or the like having a lower coefficient of thermal expansion than the second package substrate 236.

本参考形態に係る半導体装置２３０によれば、半導体チップ２３２が固着される第１のパッケージ基板２３４は、第２のパッケージ基板２３６よりも熱膨張率が低いので、半導体チップ２３２に加える応力が小さくなる。そして、放熱性については、第１のパッケージ基板２３４よりも熱伝導性が高い第２のパッケージ基板２３６によって図ることができる。
ては、第１のパッケージ基板２３５４よりも熱伝導性が高い第２のパッケージ基板２３６によって図ることができる。 According to the semiconductor device 230 according to the present embodiment, the first package substrate 234 to which the semiconductor chip 232 is fixed has a lower coefficient of thermal expansion than the second package substrate 236, so that the stress applied to the semiconductor chip 232 is small. Become. The heat dissipation can be achieved by the second package substrate 236 having higher thermal conductivity than the first package substrate 234.
Thus, the second package substrate 236 having higher thermal conductivity than the first package substrate 2354 can be used.

次に、図１２には、本発明の実施形態を適用した半導体装置１１００を実装した回路基板１０００が示されている。回路基板には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板には例えば銅からなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置のバンプとを機械的に接続することでそれらの電気的導通を図る。   Next, FIG. 12 shows a circuit board 1000 on which a semiconductor device 1100 to which the embodiment of the present invention is applied is mounted. In general, an organic substrate such as a glass epoxy substrate is used as the circuit substrate. On the circuit board, wiring patterns made of, for example, copper are formed so as to form a desired circuit, and the wiring patterns and the bumps of the semiconductor device are mechanically connected to achieve electrical conduction therebetween.

そして、この回路基板１０００を備える電子機器として、図１３には、ノート型パーソナルコンピュータ１２００が示されている。   As an electronic apparatus including the circuit board 1000, a notebook personal computer 1200 is shown in FIG.

図１は、参考形態に係る半導体装置の断面図である。FIG. 1 is a cross-sectional view of a semiconductor device according to a reference embodiment. 図２は、参考形態における絶縁性接着領域と導電性接着領域とを形成する絶縁ペーストと導電ペーストとの配置状態を示す平面図である。FIG. 2 is a plan view showing an arrangement state of the insulating paste and the conductive paste forming the insulating adhesive region and the conductive adhesive region in the reference embodiment. 図３は、参考形態に係る半導体装置の製造方法における絶縁ペーストと導電ペーストとの配置方法を説明する図である。FIG. 3 is a diagram for explaining a method of arranging the insulating paste and the conductive paste in the method of manufacturing a semiconductor device according to the reference embodiment. 図４は、参考形態に係る半導体装置の変形例を示す断面図である。FIG. 4 is a sectional view showing a modification of the semiconductor device according to the reference embodiment. 図５は、変形例における絶縁ペーストと導電ペーストとの配置状態を示す平面図である。FIG. 5 is a plan view showing an arrangement state of the insulating paste and the conductive paste in the modification. 図６は、参考形態に係る半導体装置の断面図である。FIG. 6 is a cross-sectional view of a semiconductor device according to a reference embodiment. 図７は、本発明の実施形態に係る半導体装置の断面図である。FIG. 7 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図８（Ａ）及び図８（Ｂ）は、参考形態に係る半導体装置を示す図である。8A and 8B are diagrams illustrating a semiconductor device according to a reference mode. 図９（Ａ）及び図９（Ｂ）は、参考形態に係る半導体装置を示す図である。FIG. 9A and FIG. 9B are diagrams illustrating a semiconductor device according to a reference mode. 図１０は、参考形態に係る半導体装置を示す図である。FIG. 10 is a diagram illustrating a semiconductor device according to a reference embodiment. 図１１は、参考形態に係る半導体装置を示す図である。FIG. 11 is a diagram illustrating a semiconductor device according to a reference embodiment. 図１２は、本発明の実施形態を適用した半導体装置を実装した回路基板を示す図である。FIG. 12 is a diagram showing a circuit board on which a semiconductor device to which the embodiment of the present invention is applied is mounted. 図１３は、本発明の実施形態を適用した半導体装置を実装した回路基板を有する電子機器を示す図である。FIG. 13 is a diagram illustrating an electronic apparatus having a circuit board on which a semiconductor device to which the embodiment of the present invention is applied is mounted.

Claims (2)

半導体チップと、
金属板からなるパッケージ基板と、
前記パッケージ基板に設けられたソルダレジスト膜と、
接着剤層と、
を有し、
前記半導体チップは、前記接着剤層を介して前記ソルダレジスト膜に固着される半導体装置。 A semiconductor chip;
A package substrate made of a metal plate;
A solder resist film provided on the package substrate;
An adhesive layer;
Have
The semiconductor device, wherein the semiconductor chip is fixed to the solder resist film through the adhesive layer. 請求項１記載の半導体装置において、
前記金属板は、リン脱酸銅のＪＩＳに規定されたＣ１２２０−（１／２）ＨまたはＣ１２２０−Ｈである半導体装置。
The semiconductor device according to claim 1,
The said metal plate is a semiconductor device which is C1220- (1/2) H or C1220-H prescribed | regulated to JIS of phosphorus deoxidation copper.
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