JP3753994B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3753994B2
JP3753994B2 JP2002065844A JP2002065844A JP3753994B2 JP 3753994 B2 JP3753994 B2 JP 3753994B2 JP 2002065844 A JP2002065844 A JP 2002065844A JP 2002065844 A JP2002065844 A JP 2002065844A JP 3753994 B2 JP3753994 B2 JP 3753994B2
Authority
JP
Japan
Prior art keywords
film
manufacturing
gas
silicon nitride
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002065844A
Other languages
English (en)
Other versions
JP2003264285A (ja
Inventor
裕樹 坂本
泰宏 河▲崎▼
健司 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2002065844A priority Critical patent/JP3753994B2/ja
Priority to EP03004075A priority patent/EP1347503A3/en
Priority to US10/375,949 priority patent/US6838327B2/en
Publication of JP2003264285A publication Critical patent/JP2003264285A/ja
Priority to US10/975,919 priority patent/US20050093024A1/en
Application granted granted Critical
Publication of JP3753994B2 publication Critical patent/JP3753994B2/ja
Priority to US11/485,914 priority patent/US20060261422A1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、素子のゲート絶縁膜が薄膜化した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、ＬＳＩ（Large Scale Integrated circuit）においては、チップの集積度を上げるために、構成する素子であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の微細化や、動作電圧の低電圧化が進められている。一方、素子が高集積化されることにより、素子の速度を向上させるための目的で、ワードラインに使用されるタングステンシリサイド膜を、さらに低い比抵抗のタングステン膜で代替するポリメタルゲートが研究されている。
【０００３】
図９は、ＳＴＩ（Shallow Trench Isolation）プロセスにより、ｐチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ単体を、従来のＬＰ−ＳｉＮ（Low Pressure Chemical Vapor Deposition Silicon Nitride）膜を用いたポリメタルゲート形成方法で作成する工程を、順次に示す断面図である。図９（ａ）〜図９（ｄ）を参照すると、先ず、素子絶縁分離用の浅い溝（ＳＴＩ）形成後、ＳＴＩの間に挟まれたイオン注入領域へのリン（Ｐ）及び砒素（Ａｓ）イオン注入により、ｎウェル（n well）の形成を行う。ＲＴＰ（Rapid Thermal Processor）により、酸化膜または酸窒化膜のゲート絶縁膜１１を形成する。
【０００４】
次に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）炉により、ＳｉＨ4雰囲気下で、アモルファスシリコン（Amorphous Si）膜１２を成長させ、次に、ホウ素（Ｂ）イオン注入によるゲートドーピングを行う。その後、窒化チタン（ＴｉＮ）膜１４、タングステン（Ｗ）膜１５を順次堆積する。そして、タングステン膜１５上に、ゲートキャップ層のＬＰ−ＳｉＮ膜１６を、ＳｉＨ2Ｃｌ2（ジクロロシラン、以下「ＤＣＳ」と略称することがある）＋ＮＨ3雰囲気で形成する。
【０００５】
この上に、ゲートパターンを形成するためのフォトレジストパターン１７を形成し、フォトレジストパターン１７をマスクとして、ポリメタルゲート１８を形成する。その後、ＬＰ−ＳｉＮ膜１９でサイドウォール２０を形成し、サイドウォール２０によるＬＤＤ（Lightly Doped Drain）、ソース（ｐ+）Ｓ及びドレイン（ｐ+ ）Ｄ等を形成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記形成方法で形成されたポリメタルゲートには、アモルファスシリコンとゲート絶縁膜の界面近傍迄の間に多量の水素（Ｈ）が含まれている（図１０参照）。ここで、横軸は、ゲートキャップＬＰ−ＳｉＮ膜１９の表面からの深さ：Depth（ｎｍ）を示し、縦軸は、水素濃度：Concentration（ａｔｏｍｓ／ｃｍ3）を示す。これは、ポリメタルゲートキャップ層のＬＰ−ＳｉＮ膜１６は、Ｓｉ−Ｈ結合を含むＳｉＨ2Ｃｌ2ガス及びＮ−Ｈ結合を含むＮＨ3ガスを用いて形成される為、窒化膜中に未反応のＳｉ−Ｈ結合及びＮ−Ｈ結合が残り、多量の水素（Ｈ）が取り込まれることによる。これらの未反応のＳｉ−Ｈ結合、Ｎ−Ｈ結合は、ＬＰ−ＳｉＮ堆積後のさまざまな熱処理により分離して−Ｈ基を生成する。そして、この−Ｈ基が、ゲート絶縁膜に拡散していき電子トラップとして作用し、ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）のシフトや、オン電流（Ｉｏｎ）の劣化を引き起こす問題がある。
【０００７】
本発明は、前記従来の問題点に鑑みてなされたものであり、ゲート絶縁膜中への水素（Ｈ）拡散を防止し、トランジスタの閾値電圧の変動やオン電流の劣化を防止する半導体装置およびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記目的を達成するため、本発明の半導体装置は、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたポリシリコンあるいは金属膜もしくはシリコン膜と金属膜の積層構造からなるゲート電極と、前記ゲート電極上に形成されたＳｉ−Ｈ結合を実質的に含まない絶縁膜と、を具備することを特徴とする。
【０００９】
前記半導体装置においては、前記絶縁膜はシリコン窒化膜であることを特徴とする。
【００１０】
また、本発明の半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコンあるいは金属膜もしくはシリコン膜と金属膜の積層構造からなるゲート電極を形成する工程と、を具備する半導体装置の製造方法であって、前記ゲート電極上にＳｉ−Ｈ結合を実質的に含まない絶縁膜を形成する工程を具備することを特徴とする。
【００１１】
この半導体装置の製造方法においては、前記Ｓｉ−Ｈ結合を実質的に含まない絶縁膜はシリコン窒化膜であることを特徴とする。
【００１２】
また、前記絶縁膜を形成する工程は、Ｓｉ−Ｈ結合を有しない原料ガスを堆積することによって、Ｓｉ−Ｈ結合を実質的に含まない絶縁膜を形成することを特徴とする。
【００１３】
前記半導体装置の製造方法においては、前記原料ガスが、テトラクロロシランガスと、Ｎ−Ｈ結合を含むガスとの混合ガスであることが好ましく、前記Ｎ−Ｈ結合を含むガスは、アンモニア、低級アミン、ヒドラジンおよびこれらの誘導体からなる群から選ばれる少なくとも一種のガスであることが好ましい。
【００１４】
本発明によれば、ポリメタルゲートのキャップ膜として、Ｓｉ−Ｈ結合を実質的に含まない絶縁膜（シリコン窒化膜）が形成された半導体装置が得られる。また、シリコン窒化膜形成用原料ガスとして、Ｓｉ−Ｈ結合を有しないテトラクロロシラン（ＳｉＣｌ4,以下「ＴＣＳ」と略称することがある）を使用する事により、シリコン窒化膜中のＳｉ−Ｈ結合がなくなるので、膜堆積後のさまざまな熱処理により分離する−Ｈ基が少ないシリコン窒化膜が形成される。そのため、−Ｈ基がゲート絶縁膜に拡散していき、電子トラップとして作用し、ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）のシフトや、オン電流（Ｉｏｎ）の劣化を引き起こす事を防止することができる。
【００１５】
また、本発明の第２の半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコンあるいは金属膜もしくはシリコン膜と金属膜の積層構造からなるゲート電極を形成する工程と、を具備する半導体装置の製造方法であって、前記ゲート電極上に原料ガスを堆積してシリコン窒化膜を形成する工程を具備し、前記原料ガスは、モノシラン、ジクロロシランおよびトリクロロシランからなる群から選ばれる少なくとも一種のガスと、アンモニア、低級アミン、ヒドラジンおよびこれらの誘導体からなる群から選ばれる少なくとも一種のガスとの混合ガスであり、かつ、前記シリコン窒化膜を７５０℃以上８００℃以下の温度で形成することを特徴とする。
【００１６】
この半導体装置の製造方法は、前記シリコン窒化膜を形成する工程の後に、シリコン窒化膜形成温度よりも高い温度でアニール処理することが好ましい。
【００１７】
また、本発明の第３の半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコンあるいは金属膜もしくはシリコン膜と金属膜の積層構造からなるゲート電極を形成する工程と、を具備する半導体装置の製造方法であって、前記ゲート電極上に原料ガスを堆積してシリコン窒化膜を形成する工程を具備し、前記原料ガスは、モノシラン、ジクロロシランおよびトリクロロシランからなる群から選ばれる少なくとも一種のガスと、アンモニア、低級アミン、ヒドラジンおよびこれらの誘導体からなる群から選ばれる少なくとも一種のガスとの混合ガスであり、かつ、前記シリコン窒化膜を形成した後に、該シリコン窒化膜形成温度よりも高い温度でアニール処理することを特徴とする。
【００１８】
前記アニール処理温度は、８００℃以上１２００℃以下であることが好ましく、また、前記アニール処理のガス雰囲気は、不活性ガスを含む雰囲気であることが好ましく、さらに、前記アニール処理は、減圧雰囲気で行われることが好ましい。
【００１９】
本発明によれば、ポリメタルゲートのキャップ膜であるシリコン窒化膜形成用原料ガスとして、ジクロロシラン（ＳｉＨ2Ｃｌ2）等を用いたシリコン窒化の場合でも、原料ガス堆積温度よりも高い温度でアニール処理を行うことにより、シリコン窒化膜中の未反応Ｓｉ−Ｈ結合が減少する。特に、減圧雰囲気において、窒素ガスまたはＡｒ等の希ガスでアニール処理を行うことにより、未反応Ｓｉ−Ｈ結合が減少する。これにより、膜堆積後のさまざまな熱処理により分離する−Ｈ基が少ないシリコン窒化膜が形成される。そのため、−Ｈ基がゲート絶縁膜に拡散していき、電子トラップとして作用し、ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）のシフトや、オン電流（Ｉｏｎ）の劣化を引き起こす事を防止することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２１】
（実施の形態１）
図１は、本発明の第１の実施の形態に係る半導体装置のゲートキャップ絶縁膜を形成する工程を、順次に示す断面図である。図１には、ＳＴＩプロセスにより、ｐ型シリコン基板に、ｎチャネルＭＯＳトランジスタを単体で作製する場合の例を示した。なお、ＳＴＩプロセスの代わりに、ＬＯＣＯＳ（Local Oxidation of Silicon）法等により素子絶縁分離領域を形成してもよい。
【００２２】
図１を参照しながら説明すると、先ず、素子絶縁分離用の浅い溝（ＳＴＩ）形成後、ＳＴＩの間に挟まれたイオン注入領域へのリン（Ｐ）及び砒素（Ａｓ）イオン注入により、ｎウェル（n well）の形成を行う。ＲＴＰ（Rapid Thermal Processor）により、酸化膜または酸窒化膜からなるゲート絶縁膜１を形成する。
【００２３】
次に、ＬＰＣＶＤ炉を用いて、ＳｉＨ4雰囲気下でアモルファスシリコン（Amorphous Si）膜２を成長させた後、ホウ素（Ｂ）イオン注入によるゲートドーピングを行う。その後、窒化チタン（ＴｉＮ）膜４、タングステン（Ｗ）膜５を順次堆積する。そして、タングステン膜５上に、ゲートキャップ層のＬＰ−ＳｉＮ膜６を、テトラクロロシラン（ＳｉＣｌ4）とアンモニア（ＮＨ3）の混合雰囲気にて、７６０℃で形成する。
【００２４】
その後、ゲートパターンを形成するためのフォトレジストパターン７を形成する。フォトレジストパターン７をマスクとして、ポリメタルゲート８が形成される。その後、ＬＰ−ＳｉＮ膜９でサイドウォール１０を形成し、サイドウォール１０によるＬＤＤ（Lightly Doped Drain）、ソース（ｐ+）Ｓ及びドレイン（ｐ+ ）Ｄ等を形成する。
【００２５】
なお、上記のＬＰ−ＳｉＮ膜６を形成するときの温度は５００℃〜８００℃であり、好ましくは７００〜８００℃の範囲にするのが良い。前記温度を７００℃以上とすることによりシリコン窒化膜中の水素を低減でき、また８００℃以下とすることによりゲート電極の耐熱性を確保できる。
【００２６】
また、本実施の形態では、膜形成用の原料ガスとして、テトラクロロシランとアンモニアの混合ガスを用いたが、かかる原料ガスは実質的にＳｉ−Ｈ結合を有しないものであれば良く、通常、テトラクロロシランガスとＮ−Ｈ結合を含むガスとの混合ガスが用いられる。このような原料ガスを堆積させることにより、Ｓｉ−Ｈ結合を実質的に含まないシリコン窒化膜が形成される。
【００２７】
ここで、前記のＮ−Ｈ結合を含むガスとしては、例えば、アンモニア、モノメチルアミン（ＮＨ2ＣＨ3）等の低級アミン、ヒドラジン（Ｎ2Ｈ4）およびこれらの誘導体（例えば、ジメチルアミン（ＮＨ（ＣＨ3）2）、ジメチルヒドラジン（ＣＨ3ＮＨＮＨＣＨ3））等が挙げられる。
【００２８】
図２は、本実施の形態の製造方法と従来の製造方法で形成されたＬＰ−ＳｉＮ膜６を用いて、シリコン窒化膜中の水素結合を、フーリエ変換赤外分光計（ＦＴ−ＩＲ）で測定した結果を、グラフで示す図である。ここで、横軸は波数を示し、縦軸は規格強度を示す。図２に示すように、シリコン窒化膜６の膜中には、Ｎ−Ｈの伸縮を表すピーク（３０００〜３５００ｃｍ-1）は、原料ガスとしてＴＣＳ（ＳｉＣｌ4）を用いた場合（本発明）、及び従来のＤＣＳ（ＳｉＨ2Ｃｌ2）を用いた場合のいずれ場合も存在している。しかし、Ｓｉ−Ｈの伸縮を表すピーク（２１００〜２５００ｃｍ-1）は、原料ガスとしてＤＣＳを使用した場合にのみ存在している。これらの原因は、ＤＣＳ（ＳｉＨ2Ｃｌ2）とＴＣＳ（ＳｉＣｌ4）を比較した場合、ＤＣＳは分子構造にＳｉ−Ｈの結合が存在しているためと推測される。そして、Ｓｉ−Ｈ結合は、Ｎ−Ｈ結合に比べて結合エネルギーが低い為、結合が切れやすく、結合の切れた水素がゲート絶縁膜１に拡散していき、閾値電圧（Ｖｔｈ）のシフトの抑制、オン電流（Ｉｏｎ）の劣化を引き起こすものと考えられる。
【００２９】
図３は、本実施の形態の製造方法と従来の製造方法で形成された、図１に示すポリメタルゲート構造のＬＰ−ＳｉＮ膜６における、膜中の水素分布をグラフで示す図である。ここで、横軸は、ゲートキャップＬＰ−ＳｉＮ膜６表面からの深さ：Depth（ｎｍ）を示し、縦軸は、水素濃度：Concentration（ａｔｏｍｓ／ｃｍ3）を示す。なお、水素濃度：Concentration（ａｔｏｍｓ／ｃｍ3）は、二次イオン質量分析（ＳＩＭＳ）により測定した値である。
【００３０】
図３に示すように、原料ガスとしてＴＣＳを使用した本発明例の場合は、ゲート絶縁膜１とポリメタルゲート電極８との界面近傍迄の間の水素（Ｈ）の含有量が、ＤＣＳを使用した従来法の場合に比べて低減されている。図３の結果から、Ｓｉ−Ｈ結合の結合が切れた水素が、ゲート絶縁膜１に拡散していることが確認できる。
【００３１】
次に、図４は、本実施の形態の製造方法（原料ガス：ＴＣＳ、膜形成温度：７６０℃）と従来の製造方法（原料ガス：ＤＣＳ、膜形成温度：７００℃）で製造された半導体装置の閾値電圧（Ｖｔｈ）のシフトを、グラフで示す図である。ここで、横軸は原料ガス種を示し、縦軸はＶｔｈのシフト量を示す。図４から、本発明のシリコン窒化膜を使用することにより、閾値電圧（Ｖｔｈ）のシフトを抑制できることがわかる。
【００３２】
このように、本発明の製造方法を用いてポリメタルゲート８上の絶縁膜となるシリコン窒化膜（Ｓｉ3Ｎ4）６を形成することにより、通常のシリコン窒化膜で顕著に見られる閾値電圧（Ｖｔｈ）のシフトを抑制することができる。これは、水素（Ｈ）を含まないガス、即ち、テトラクロロシラン（ＳｉＣｌ4）を用いることによって、膜中に含まれる水素（Ｈ）を低減させ、電子トラップの原因を排除することができるためである。また、通常、半導体製造工程で発生する未結合手には水素（Ｈ）が結合するが、水素（Ｈ）の代わりに塩素等のハロゲン（Ｃｌ）でターミネート（終端）させることができるためである。
【００３３】
以上説明したように、本発明にかかるシリコン窒化膜６は、原料ガス種をテトラクロロシラン（ＳｉＣｌ4）に変えることにより形成されるものであり、これによりゲート絶縁膜中への水素（Ｈ）拡散を有効に防止することができる。
【００３４】
（実施の形態２）
図５は、本発明の第２の実施の形態に係る半導体装置のゲートキャップ絶縁膜を形成する工程を、順次に示す説明図である。図５には、ＳＴＩプロセスにより、ｐ型シリコン基板に、ｎチャネルＭＯＳトランジスタを単体で作製する場合の例を示した。なお、ＳＴＩプロセスの代わりに、ＬＯＣＯＳ法等により素子絶縁分離領域を形成してもよい。
【００３５】
図５を参照しながら説明すると、先ず、素子絶縁分離用の浅い溝（ＳＴＩ）形成後、ＳＴＩの間に挟まれたイオン注入領域へのリン（Ｐ）及び砒素（Ａｓ）イオン注入により、ｎウェル（n well）の形成を行う。ＲＴＰ（Rapid Thermal Processor）により、酸化膜または酸窒化膜からなるゲート絶縁膜１を形成する。
【００３６】
次に、ＬＰＣＶＤ炉を用いて、ＳｉＨ4雰囲気下でアモルファスシリコン（Amorphous Si）膜２を成長させた後、ホウ素（Ｂ）イオン注入によるゲートドーピングを行う。その後、窒化チタン（ＴｉＮ）膜４、タングステン（Ｗ）膜５を順次堆積する。そして、タングステン膜５上にゲートキャップ層のＬＰ−ＳｉＮ膜３１を、ジクロロシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）の混合雰囲気にて、７００℃（従来法）もしくは７６０℃で形成する。
【００３７】
その後、シリコン窒化膜３１を、窒素雰囲気下、圧力１０2〜１０5Ｐａ、温度８００℃で、６０分間アニール処理する。
【００３８】
その後、ゲートパターンを形成するためのフォトレジストパターン７を形成する。フォトレジストパターン７をマスクとして、ポリメタルゲート８が形成される。その後、ＬＰ−ＳｉＮ膜９でサイドウォール１０を形成し、サイドウォール１０によるＬＤＤ（Lightly Doped Drain）、ソース（ｐ+）Ｓ及びドレイン（ｐ+ ）Ｄ等を形成する。
【００３９】
なお、上記のＬＰ−ＳｉＮ膜３１を形成する際の温度は、５００〜８００℃、好ましくは７００〜８００℃、さらに好ましくは７５０℃〜８００℃の範囲にするのが良い。前記温度を７００℃以上とすることによりシリコン窒化膜中の残留水素を低減でき、また８００℃以下とすることによりゲート電極の耐熱性を確保できる。
【００４０】
また、本実施の形態では、膜形成用の原料ガスとして、ジクロロシランとアンモニアの混合ガスを用いたが、ジクロロシランの代わりに、例えば、モノシラン、トリクロロシラン等を用いても良い。通常、これらのシラン系ガスとＮ−Ｈ結合を含むガスとの混合ガスが用いられる。
【００４１】
ここで、前記のＮ−Ｈ結合を含むガスとしては、例えば、アンモニア、モノメチルアミン（ＮＨ2ＣＨ3）等の低級アミン、ヒドラジン（Ｎ2Ｈ4）およびこれらの誘導体（例えば、ジメチルアミン（ＮＨ（ＣＨ3）2）、ジメチルヒドラジン（ＣＨ3ＮＨＮＨＣＨ3））等が挙げられる。
【００４２】
また、上記のアニール処理は、シリコン窒化膜形成温度より高い温度、望ましくは８００℃以上の温度で行うのが良い。アニール温度を８００℃以上とすることにより、シリコン窒化膜中の残留水素を脱離することができる。アニール温度は、ゲート電極の耐熱性を考慮して１２００℃以下とするのが良い。アニール時間は、通常５〜１２０分間、好ましくは３０〜６０分間とするのが良い。アニール処理は、シリコン窒化膜の膜質の観点より、不活性ガス雰囲気にて行うのが良く、不活性ガスとしては、例えば、窒素ガス等の低反応性ガスやＡｒ等の希ガス等が挙げられる。アニール処理は、常圧もしくは減圧雰囲気下で行うことができるが、未反応Ｓｉ−Ｈ結合を減少させるためには、減圧雰囲気下で行うのが良い。
【００４３】
次に、図６は、本実施の形態の製造方法と従来の製造方法で形成されたＬＰ−ＳｉＮ膜３１を用いて、シリコン窒化膜中の水素結合を、ＦＴ−ＩＲで測定した結果を、グラフで示す図である。ここで、横軸は波数を示し、縦軸は規格強度を示す。なお、図６（ａ）は、ＤＣＳを用いてシリコン窒化膜を７００℃で形成した後、窒素雰囲気下８００℃で６０分間アニール処理を行った場合（本発明）と、アニール処理を行っていない場合（従来）を比較した図である。図６（ｂ）は、ＤＣＳを用いてシリコン窒化膜を７６０℃で形成した場合（本発明）と、同様に７００℃で形成した場合（従来）を比較した図であり、いずれもアニール処理は行っていない。
【００４４】
図６（ａ）および（ｂ）に示すように、Ｎ−Ｈの伸縮を表すピーク（３０００〜３５００ｃｍ-1）及び、Ｓｉ−Ｈの伸縮を表すピーク（２１００〜２５００ｃｍ-1）は、シリコン窒化膜を形成した後、成膜温度よりも高い温度でアニールを行うことにより、アニールを行わない場合（従来）に比べて、低減されていることがわかる。
【００４５】
また、図６（ｂ）に示すように、Ｎ−Ｈの伸縮を表すピーク（３０００〜３５００ｃｍ-1）及び、Ｓｉ−Ｈの伸縮を表すピーク（２１００〜２５００ｃｍ-1）は、図６（ａ）に示すピークと比べて大きい。これらの結果より、Ｎ−Ｈ結合およびＳｉ−Ｈ結合は、シリコン窒化膜形成温度を高温にすることにより低減されることがわかる。これは、シリコン窒化膜形成温度を、従来の７００℃から７６０℃へと高温化したこと、及び、膜形成温度よりも高い温度（８００℃）でアニールを行うことにより、シリコン窒化膜膜中に残留しているＳｉ−Ｈ結合及びＮ−Ｈ結合が切れ、結合の切れた水素がシリコン窒化膜外に拡散した為であると考えられる。
【００４６】
次に、図７は、本実施の形態の製造方法と従来の製造方法で形成された、図５に示すポリメタルゲート構造のＬＰ−ＳｉＮ膜３１における、膜中の水素分布を示す図である。ここで、横軸は、ゲートキャップ絶縁膜３１表面からの深さ：Depth（ｎｍ）を示し、縦軸は、水素濃度：Concentration（ａｔｏｍｓ／ｃｍ3）を示す。なお、水素濃度：Concentration（ａｔｏｍｓ／ｃｍ3）は、ＳＩＭＳ分析装置で測定した値である。
【００４７】
なお、図７（ａ）は、ＤＣＳを用いてシリコン窒化膜を７００℃で形成した後、窒素雰囲気下８００℃でアニール処理を行った場合（本発明）と、アニール処理を行っていない場合（従来）を比較した図である。図７（ｂ）は、ＤＣＳを用いてシリコン窒化膜を７６０℃で形成した場合（本発明）と、同様に７００℃で形成した場合（従来）を比較した図であり、いずれもアニール処理は行っていない。
【００４８】
図７（ａ）および（ｂ）に示すように、シリコン窒化膜成膜温度よりも高い温度（８００℃）でアニールを行うことにより、アニールを行わない従来の製造方法に比べて、ゲート絶縁膜１とポリメタルゲート電極８との界面近傍迄の間の水素（Ｈ）の含有量が低減されていることがわかる。
【００４９】
また、図７（ｂ）に示すように、シリコン窒化膜形成温度を、従来の７００℃から７６０℃へと高温化したことにより、ゲート絶縁膜１とポリメタルゲート電極８との界面近傍迄の間水素（Ｈ）の含有量が低減されている。
【００５０】
次に、図８は、本実施の形態の製造方法（膜形成温度：７００℃、アニール処理：８００℃で６０分）と、比較方法（膜形成温度：７００℃、アニール処理なしとアニール処理あり（７００℃で６０分））で製造された半導体装置の閾値電圧（Ｖｔｈ）のシフトを、グラフで示す図である。ここで、横軸は原料ガス種を示し、縦軸はＶｔｈのシフト量を示す。図８から、８００℃でアニールしたシリコン窒化膜を使用することにより、閾値電圧（Ｖｔｈ）のシフトを抑制できることがわかる。
【００５１】
このように、本発明の製造方法を用いてポリメタルゲート８上の絶縁膜となるシリコン窒化膜（Ｓｉ3Ｎ4）３１を形成することにより、通常のシリコン窒化膜で顕著に見られる閾値電圧（Ｖｔｈ）のシフトを抑制することができる。これは、従来の製造方法に比べて、シリコン窒化膜形成温度を高くし、望ましくは成膜温度よりも高い温度でアニールを行うことにより、膜中に含まれる水素（Ｈ）を低減させ、電子トラップの原因を排除することができるためである。
【００５２】
【発明の効果】
以上説明したとおり、本発明によれば、Ｓ−Ｈ結合を実質的に含まないゲートキャップ絶縁膜を具備する半導体装置が形成される。あるいは、ゲートキャップ絶縁膜として、Ｓ−Ｈ結合及びＮ−Ｈ結合の少ないシリコン窒化膜を具備する半導体装置が形成される。そのため、ポリメタルゲート電極及びゲート絶縁膜中への水素拡散が抑制され、トランジスタの閾値電圧の変動やオン電流の劣化を防止することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２】実施の形態１に係る製造方法と従来の製造方法で形成された窒化膜における、膜中の水素結合を示すグラフである。
【図３】本実施の形態1に係る製造方法と従来の製造方法で形成された、ポリメタルゲート構造の窒化膜中の水素の分布を示すグラフである。
【図４】実施の形態1に係る製造方法と従来の製造方法で製造された半導体装置の閾値電圧（Ｖｔｈ）のシフトを示すグラフである。
【図５】実施の形態２に係る半導体装置の製造方法を示す工程断面図である。
【図６】実施の形態２に係る製造方法と従来の製造方法で形成された窒化膜における、膜中の水素結合を示すグラフである。
【図７】実施の形態２に係る製造方法と従来の製造方法で形成された、ポリメタルゲート構造の窒化膜中の水素の分布を示すグラフである。
【図８】実施の形態２に係る製造方法と従来の製造方法で製造された半導体装置の閾値電圧（Ｖｔｈ）のシフトを示すグラフである。
【図９】従来のポリメタルゲート形成方法に係る半導体装置の製造方法を示す工程断面図である。
【図１０】従来の製造方法で形成された、ポリメタルゲート構造の窒化膜中の水素の分布を示すグラフである。
【符号の説明】
１、１１ ゲート絶縁膜
２、１２ アモルファスシリコン膜
４、１４ 窒化チタン膜
５、１５ タングステン膜
６、９、１６、１９、３１ ＬＰ−ＳｉＮ膜
７、１７ フォトレジストパターン
８、１８ ポリメタルゲート
１０、２０ サイドウォール
４１、１４１ 基板
５１、１５１ ｎウエル
６１、１６１ 素子絶縁分離用の浅い溝（ＳＴＩ）

Claims (4)

  1. シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたシリコン膜と金属膜からなるゲート電極を含む半導体装置の製造方法であって、
    前記ゲート電極は、ゲートキャップ層を含み、
    前記ゲートキャップ層は、Ｓｉ−Ｈ結合を実質的に含まないガスと、Ｎ−Ｈ結合を含むガスとの混合ガスを用いて、５００℃以上８００℃以下（８００℃を除く）の温度で成膜することを特徴とする半導体装置の製造方法。
  2. 前記ゲートキャップ層が、シリコン窒化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記混合ガスが、テトラクロロシランガスと、Ｎ−Ｈ結合を含むガスとの混合ガスであることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記Ｎ−Ｈ結合を含むガスが、アンモニア、低級アミン、ヒドラジンおよびこれらの誘導体からなる群から選ばれる少なくとも一種のガスであることを特徴とする請求項１に記載の半導体装置の製造方法。
JP2002065844A 2002-03-11 2002-03-11 半導体装置の製造方法 Expired - Fee Related JP3753994B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002065844A JP3753994B2 (ja) 2002-03-11 2002-03-11 半導体装置の製造方法
EP03004075A EP1347503A3 (en) 2002-03-11 2003-02-25 Semiconductor device and method for manufacturing the same
US10/375,949 US6838327B2 (en) 2002-03-11 2003-02-27 Method for manufacturing semiconductor device having insulating film with N—H bond
US10/975,919 US20050093024A1 (en) 2002-03-11 2004-10-26 Semiconductor device and method for manufacturing the same
US11/485,914 US20060261422A1 (en) 2002-03-11 2006-07-13 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002065844A JP3753994B2 (ja) 2002-03-11 2002-03-11 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003264285A JP2003264285A (ja) 2003-09-19
JP3753994B2 true JP3753994B2 (ja) 2006-03-08

Family

ID=27784976

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002065844A Expired - Fee Related JP3753994B2 (ja) 2002-03-11 2002-03-11 半導体装置の製造方法

Country Status (3)

Country Link
US (3) US6838327B2 (ja)
EP (1) EP1347503A3 (ja)
JP (1) JP3753994B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4458527B2 (ja) * 2003-11-20 2010-04-28 セイコーエプソン株式会社 ゲート絶縁膜、半導体素子、電子デバイスおよび電子機器
JP2005210076A (ja) * 2003-12-25 2005-08-04 Semiconductor Leading Edge Technologies Inc 窒化珪素膜の成膜方法及びこの方法を使用する半導体装置の製造方法
JP4102334B2 (ja) * 2004-06-16 2008-06-18 株式会社東芝 半導体装置及びその製造方法
JP2006269673A (ja) * 2005-03-23 2006-10-05 Nec Electronics Corp 半導体装置およびその製造方法
US7514301B2 (en) * 2005-09-23 2009-04-07 Northrop Grumman Corporation Method for fabricating nanocoils
JP2007158067A (ja) 2005-12-06 2007-06-21 Opnext Japan Inc 半導体素子およびその製造方法、ならびに、半導体レーザおよびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6710672A (ja) * 1966-09-06 1968-03-07
US4649266A (en) * 1984-03-12 1987-03-10 Pitney Bowes Inc. Method and apparatus for verifying postage
US4987102A (en) * 1989-12-04 1991-01-22 Motorola, Inc. Process for forming high purity thin films
DE4344476A1 (de) * 1993-12-21 1995-06-22 Francotyp Postalia Gmbh Verfahren zur Verbesserung der Sicherheit von Frankiermaschinen
US5613012A (en) * 1994-11-28 1997-03-18 Smarttouch, Llc. Tokenless identification system for authorization of electronic transactions and electronic transmissions
US5923999A (en) * 1996-10-29 1999-07-13 International Business Machines Corporation Method of controlling dopant diffusion and metal contamination in thin polycide gate conductor of mosfet device
JPH11261059A (ja) 1998-03-10 1999-09-24 Hitachi Ltd ポリメタルゲート電極の作製方法
JP2001168092A (ja) * 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
JP2001053073A (ja) * 1999-08-10 2001-02-23 Nec Corp 半導体装置およびその製造方法
JP4209563B2 (ja) * 1999-09-17 2009-01-14 東京エレクトロン株式会社 窒化シリコン膜の形成方法
JP2002118078A (ja) * 2000-10-12 2002-04-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2002198526A (ja) * 2000-12-27 2002-07-12 Fujitsu Ltd 半導体装置の製造方法
JP2002343962A (ja) * 2001-05-15 2002-11-29 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3637332B2 (ja) * 2002-05-29 2005-04-13 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20060261422A1 (en) 2006-11-23
US20050093024A1 (en) 2005-05-05
EP1347503A2 (en) 2003-09-24
JP2003264285A (ja) 2003-09-19
US20030168707A1 (en) 2003-09-11
US6838327B2 (en) 2005-01-04
EP1347503A3 (en) 2004-07-28

Similar Documents

Publication Publication Date Title
US8809141B2 (en) High performance CMOS transistors using PMD liner stress
US7592231B2 (en) MOS transistor and fabrication thereof
US7371649B2 (en) Method of forming carbon-containing silicon nitride layer
US5139971A (en) Anneal to decrease moisture absorbance of intermetal dielectrics
US20070072381A1 (en) Method for fabricating a semiconductor device including the use of a compound containing silicon and nitrogen to form an insulation film of SiN, SiCN or SiOCN
EP1403915B1 (en) Method for fabricating a MOS transistor
US20020119648A1 (en) Method for fabricating semiconductor device
US20060154411A1 (en) CMOS transistors and methods of forming same
JPH1083990A (ja) 半導体装置の製造方法
KR100192017B1 (ko) 반도체 장치의 제조방법
US6677201B1 (en) Method of fabricating thermal CVD oxynitride and BTBAS nitride sidewall spacer for metal oxide semiconductor transistors
US20060261422A1 (en) Semiconductor device and method for manufacturing the same
US6417570B1 (en) Layered dielectric film structure suitable for gate dielectric application in sub-0.25 μm technologies
JP2004134687A (ja) 半導体装置及びその製造方法
JPH1140803A (ja) 半導体装置及びその製造方法
JP2002299614A (ja) Ｍｉｓ型電界効果トランジスタ及びその製造方法及び半導体記憶装置及びその製造方法
JP2005064032A (ja) 半導体装置及びその製造方法
US5830802A (en) Process for reducing halogen concentration in a material layer during semiconductor device fabrication
US6309932B1 (en) Process for forming a plasma nitride film suitable for gate dielectric application in sub-0.25 μm technologies
US20020072185A1 (en) Method of forming gate structure
JP2004303799A (ja) 半導体装置および半導体装置の製造方法
JP4876375B2 (ja) 半導体装置およびその製造方法
JP3376305B2 (ja) 半導体装置の製造方法
JPH1197439A (ja) 半導体装置及びその製造方法
JP3437111B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041109

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050922

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051214

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091222

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091222

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101222

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101222

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111222

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111222

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121222

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees