JP3737176B2

JP3737176B2 - 液晶表示装置

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Publication number: JP3737176B2
Application number: JP35022995A
Authority: JP
Inventors: 宏勇張
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1995-12-21
Filing date: 1995-12-21
Publication date: 2006-01-18
Anticipated expiration: 2015-12-21
Also published as: US20090021684A1; US20110309369A1; US8665411B2; US5995189A; US20040179164A1; KR100355939B1; US7394516B2; US7956978B2; KR100355940B1; US20140176842A1; JPH09179130A; KR970048811A; US20120299008A1; US7333172B1; KR100383163B1; US8194224B2; US9316880B2

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリック方式の液晶表示装置に関するものであり、基板張り合わせ時に発生する不良を削減することを目的とする。特に、周辺回路一体型の液晶表示装置に関するものである。
【０００２】
【従来の技術】
従来のアクティブマトリックス型液晶表示装置においては、画素部にマトリクス状に配置されたＭＩＭ等の２端子素子、又はＴＦＴ等の３端子素子のスイチッング作用を利用して、画素電極間に挟持されている液晶材料の透光性等の光学特性を制御して、表示を得ている。一般に、画素電極のスイチッング素子として、アモルファスシリコンを使用したＴＦＴが広く使用されている。
【０００３】
しかしながら、アモルファスシリコンの電界効果移動度が０．１ｃｍ／Ｖｓ〜１ｃｍ／Ｖｓ程度と低くいため、アモルファスシリコンを利用したＴＦＴを画素電極に接続されたＴＦＴを制御する周辺駆動回路に配置することはできない。
【０００４】
このため、従来のアクティブマトリックス型液晶表示装置では、半導体集積回路により構成された周辺駆動回路を、テープ自動ボンディング（ＴＡＢ）法や、チップ・オン・グラス（ＣＯＧ）法により、液晶パネルに外付けしている。
【０００５】
図１６は第１の従来例のアクティブマトリックス型液晶パネルの概略の正面図であり、周辺駆動回路を外付けにしたものである。図１６に示すように、ガラス、石英等の素子基板１上には、走査線２、信号線３がマトリクス上に配置され、画素部４において、これらの配線の交差部には、画素電極、画素電極のスイッチング用の画素ＴＦＴが接続されている。走査線２、信号線３はそれぞれシール材領域５の外側まで延在しており、このため、シール材を横切る配線数は少なくとも、走査線２、信号線３の数だけある。それら配線の端部はそのまま引き出し端子６となり、引き出し端子６には、図示しない周辺駆動回路接続されている。更に、シール材領域５に形成されるシール材により、素子基板１と図示しない対向基板とが接合され、これらの基板間にシール材により液晶材料が封入されている。
【０００６】
また、近年では、電界効果移動度が大きいＴＦＴを得るために、結晶性シリコンを利用してＴＦＴを作製技術が盛んに研究されている。結晶性シリコンを利用したＴＦＴはアモルファスシリコンＴＦＴよりも格段の高速動作が可能であり、結晶性シリコンにより、ＮＭＯＳのＴＦＴのみでなく、ＰＭＯＳのＴＦＴも同様に得られるのでＣＭＯＳ回路を形成することが可能である。従って、同一基板上に表示部と共に、周辺駆動回路を作製することが可能になる。
【０００７】
図１７は第２の従来例のアクティブマトリックス型液晶表示装置の概略の正面図であり、周辺駆動回路と表示部をパネル一体化したものである。図１７に示すように、ガラス、石英等の素子基板１１上には、画素部１２が配置され、画素部１２の周囲において、上側には信号線駆動回路１３が設けられ、左側には走査線駆動回路１４が設けられている。信号線駆動回路１３、走査線駆動回路１４にはそれぞれ信号線１５、走査線１６が接続されている。信号線１５、走査線１６はそれぞれ画素部１２において格子を成し、信号線駆動回路１３、走査線駆動回路１４に接続されていない端部はシール材領域１７の外側まで延在して、図示しない制御回路、電源等が接続されている。また、シール材領域１７に形成されるシール材により、素子基板１１と対向基板１８とが接合され、シール材形により、これら基板１１、１８間に液晶材料が封入されている。更に、素子基板１１上には、外部端子１９が設けられている。
【０００８】
【発明が解決しようとする課題】
図１６に示す第１の従来例では、画素部４周辺の配線構造が紙面において上下及び左右に対称的であるため、シール部の段差が均一になるので、基板間隔を均等にすることができる。
【０００９】
しかしながら、第１の従来例では、周辺駆動回路がシール材の外側に接続されるため、シール材を横切る配線数が多く、駆動回路から画素部に接続されている配線とシール材との界面から水分が侵入して、液晶材料を劣化してしまうという問題点がある。また、周辺駆動回路が外側にあるため、装置自体が大型化してしまう。
【００１０】
これらの問題点を回避するために、図１７に示す第２の従来例の周辺駆動回路一体型のアクティブマトリックス型液晶表示装置では、シール材領域１７の内側に周辺駆動回路を配置している。また、一般的に冗長回路を設けずに、片側駆動方式が採用されている。このため、図１７に示すように、素子基板１１の右側、下側だけ配線がシール材を横断しているので、配線構造が紙面上下及び左右で対称性が無くなり、シール材の段差は周辺駆動回路側と、配線が延長している側では異なる。従って、基板を張り合わせる際に、基板に均等に圧力がかからないため、基板間隔を均等にすることが困難になる。この結果、表示ムラが生じたり、画質を低下させてしまう。
【００１１】
特に、周辺駆動回路側のシール材の段差が低くなっているため、基板張り合わせ時に、周辺駆動回路において、配線が上下間でショートしてしまう恐れがあり、線欠陥が生じ易い。これらの問題点は、周辺駆動回路一体型の液晶表示装置の歩留りの低下、信頼性の低下の新たな原因となっている。
【００１２】
また、画素部において、最も突出している部分は走査線と信号線とが重なっている領域であり、この領域には、走査線、信号線、これらを分離するための層間絶縁膜のみでなく、更に、画素電極、ブラックマトリクス等が積層されている。一般に、シール材には基板間隔を維持するための円柱状のファイバーが混入されている。ファイバーの寸法は画素部の突出部の厚さと、シール材の内側に散布されるスペーサーの寸法とを合わせて、マージンを考慮した値とされて、画素部よりシール材の段差が高くなるようにしているが、画素部の突出部上にスペーサーが配置されていると、シール材よりもこの部分のほうが高くなってしまうので、この状態で、基板を張り合わせると、スペーサにより走査線と信号線が上下間でショートされてしまい、点欠陥、線欠陥の原因となる。
【００１３】
本発明の目的は、上述の問題点を解消して、画質の優れた、信頼性の高い周辺駆動回路一体型の液晶表示装置を提供することにある。
【００１４】
【課題を解決するための手段】
上述の問題点を解消するために、本発明に係る液晶装置の構成は、マトリクス回路を有する素子基板と、該素子基板と対向する対向基板と、前記素子基板と前記対向基板とを接着するためのシール材と、を有する液晶表示装置において、前記素子基板において、前記シール材が形成される領域には、前記シール材の下部に少なくとも１層以上の積層構造が形成され、前記積層構造は電気的に実質的に絶縁されていることを特徴とする。
【００１５】
また本発明の他の構成は、マトリクス状に配置され、第１の層間絶縁膜より層間分離された信号線と走査線と、該信号線と該走査線との交点に配置され、第２の層間絶縁膜により信号線と層間分離された画素電極とを有するマトリクス回路と、該マトリクス回路を制御するための周辺駆動回路とを有する素子基板と、該素子基板と対向する対向基板と、前記マトリクス回路を取り囲み、前記素子基板と前記対向基板とを接着するためのシール材と、を有する液晶表示装置において、前記素子基板において、前記シール材の形成領域には、前記シール材の下部に少なくとも走査線と同一の材料から成る第１の支持部材と、前記第１の層間絶縁膜と、信号線と同一の材料から成る第２の支持部材と、第２の層間絶縁膜とが互いに異なる層に積層構造が形成され、前記積層構造は電気的に実質的に絶縁されていることを特徴とする。
【００１６】
更に、本発明に係る液晶装置の他の構成は、マトリクス状に配置され、第１の層間絶縁膜より層間分離された信号線と走査線と、該信号線と該走査線との交点に配置され、第２の層間絶縁膜により信号線と層間分離された画素電極と、画素電極を動作させるための薄膜トランジスタとを有するマトリクス回路と、該マトリクス回路を制御するための周辺駆動回路とを有する素子基板と、該素子基板と対向する対向基板と、前記マトリクス回路を取り囲み、前記素子基板と前記対向基板とを接着するためのシール材と、を有する液晶表示装置において、前記素子基板において、前記シール材の形成領域には、前記シール材の下部に少なくとも走査線と同一の材料から成る支持部材と、前記第１の層間絶縁膜と、第２の層間絶縁膜とが互いに異なる層に形成されている積層構造を有し、前記積層構造は電気的に実質的に絶縁されていることを特徴とする。
【００１７】
【発明の実施の形態】
図面を使用して本発明の実施の形態を説明する。
図１は本実施例のアクティブマトリックス型液晶表示装置の素子基板の概略の正面図であり、周辺駆動回路１０３、１０２と表示部１０２が素子基板１０１上に配置されている。
【００１８】
図１に示すように、紙面右側、下側において、信号線１０５、走査線１０６がシール材形成領域１０７を横断しているが、周辺回路１０３、１０４側のシール材形成領域１０７には、これらの配線が横断していない。このため本発明において、シール材下部構造の段差を均一にする基板間隔補正手段を形成する。
【００１９】
図６は基板間隔補正手段のシール材幅方向の断面図である。図６に示すように、シール材形成領域には、走査線１０６と同一の材料から成る第１の支持部材３０１、３０２、３０３と、信号線１０５と走査線１０６とを分離する第１の層間絶縁膜２２０、信号線１０５と同一の材料から成る第２の支持部材３０４とが積層されている。特に、第１の支持部材３０１、３０２、３０３上に、第２の支持部材３０４が存在しないようにしたため、シール材形成領域１０７の縁部に沿った基板間隔補正手段の断面構成を一様になるので、シール材の段差を均一にすることができる。
【００２０】
図１５は他の基板間隔補正手段のシール材幅方向の断面図である。図１５に示すように、シール材形成領域１０７には、走査線１０６と同一の材料から成る第１の支持部材３０１、３０２、３０３と、信号線１０５と走査線１０６とを分離する第１の層間絶縁膜２２０、信号線１０５と同一の材料から成る第２の支持部材７０１とが積層されている。マトリクス回路の厚さが最大となる領域は、信号線１０５と走査線１０６とが重なる領域であり、その領域には、少なくとも、素子基板上に、信号線、層間絶縁膜、走査線、パッシベーション膜が積層されている。従って、本発明では、第１の支持部材３０１、３０２、３０３上と、第２の支持部材７０１とを重なるように配置することにより、基板間隔補正手段の段差と、マトリクス回路の厚さが最大となる領域の高さを略等しくすることができるので、シール材よりも、スペーサーを含むマトリクス回路の段差が低くなるので、基板を張り合わせる際の圧力はシール材で支えることができるため、スペーサにより走査線と信号線が上下間でショートされることを防止することができる。なお、信号線１０５と走査線１０６とが重なる領域には、更に、画素電極、ブラックマトリクス等が積層されるため、基板間隔補正手段にも、同様に、画素電極、ブラックマトリクス等を積層するとよい。
【００２１】
図４は基板間隔補正手段の上面図であり、シール材形成領域１０７には、線状の第１の支持部材３０１、３０２、３０３と第２の支持部材３０４とが等間隔に交互に配置されている
【００２２】
マトリクス回路から延長された走査線はシール材形成領域１０７を横断する領域R3において、第１の支持部材３０２と一体的に形成され、シール材形成領域１０７の外部に延長される。他方、マトリクス回路１０２から延長された信号線３０５はシール材形成領域１０７を横断する第１の支持部材３０３とシール材形成領域１０７の内側で接続される。
【００２３】
このように、本発明では、シール材形成領域１０７を横断して電気的に素子基板外部の回路と接続される配線パターンを第１の支持部材３０２、３０３のみで構成するようにしたため、シール材の段差をより均一にすることができる。
【００２４】
また、図８に示すように、マトリクス回路１０２又は周辺回路１０３、１０４からの配線がシール材形成領域１０７を横断しない領域R1、R2において、第１の配線層４０１を分断せずに、シール材形成領域１０７の幅と略等しく矩形波状に形成する。これにより、シール材形成領域１０７の幅方向の任意の断面構成において、第１の配線層が存在するため、外部から水分が侵入することを防止することができる。
【００２５】
また、本発明において、基板間隔補正手段は、前記画素電極を駆動する薄膜トランジスタと共に形成されるようにし、第１の配線層は前記走査線と同時に形成され、前記第２の配線層は前記信号線と同時に形成される。
【００２６】
【実施例】
本発明を図示の実施例に基づいて、詳細に説明する。
【００２７】
図１は実施例１〜５のアクティブマトリックス型液晶表示装置の素子基板の概略の正面図であり、周辺駆動回路と表示部を一体化したものである。図１に示すように、ガラス、石英等の素子基板１０１上には、画素部１０２が配置され、画素部１０２の周囲において、上側には信号線駆動回路１０３が設けられ、左側には走査線駆動回路１０４が設けられている。信号線駆動回路１０３、走査線駆動回路１０４はそれぞれ信号線１０５、走査線１０６により画素部１０２と接続され、信号線１０５、走査線１０６は画素部１０２において格子を成し、それらの交差には、それぞれ液晶セル１１１、画素ＴＦＴ１１２が直列に接続されている。画素ＴＦＴ１１２において、ゲイト電極は信号線１０５に接続され、ソース電極は走査線１０６に接続され、ドレイン電極は液晶セル１１１の電極に接続されている。
【００２８】
更に、画素部１０２、信号線駆動回路１０３、走査線駆動回路１０４を取り囲むようにシール材領域１０７が配置され、シール材領域１０７に形成されるシール材により、素子基板１０１と図示しない対向基板とが接合され、これらの基板間に液晶材料が封入される。
【００２９】
紙面右側、下側において、信号線１０５、走査線１０６はシール材形成領域１０７の外部に延長されて、パネル外部の制御回路等に接続される。更に、素子基板１０１には外部端子１０８が設けられており、配線１０９により外部端子１０８と信号線駆動回路１０３、走査線駆動回路１０４とがそれぞれ接続される。
【００３０】
〔実施例１〕本実施例では、図１に示すアクティブマトリックス型の液晶表示装置において、シール材の段差を均等にするために、信号線１０５、走査線１０６の出発膜から整形された電気的に実質的に絶縁されている配線パターン（ダミー配線構造）をシール材形成領域１０７に配置して、シール材下部の構造を均一にすることにより、シール材の段差を均一にすることを特徴とする。また、本実施例では、このような配線パターンを液晶パネルに配置されるＴＦＴと同時に作製する。
【００３１】
本実施例のアクティブマトリクス型の液晶パネルの作製工程について、図２〜６を用いて説明する。図２にＴＦＴの作製工程を断面図で示し、図２の左側に周辺駆動回路（信号線駆動回路２０３、走査線駆動回路２０４）に配置される駆動回路ＴＦＴの作製工程を示し、右側に画素部２０２に配置される画素ＴＦＴの作製工程を示す。
【００３２】
また、図３〜図６に第１層目のダミー配線３０１の作製工程図を示す。図３、図４はシール材形成領域１０７の模式的な上面図であり、図１において楕円で示す領域R1〜R4の拡大図である。また、図５、図６はそれぞれ図３、図４における線Ａ−Ａ’による断面図である。
【００３３】
ＴＦＴを作製するには、図２（Ａ）に示すように、石英基板またはガラス基板等の基板２０１上に、下地酸化膜２０２として厚さ１０００〜３０００Åの酸化珪素膜を形成する。この酸化珪素膜の形成方法としては、酸素雰囲気中でのスパッタ法やプラズマＣＶＤ法を用いればよい。
【００３４】
次に、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファスシリコン膜を３００〜１５００Å、好ましくは５００〜１０００Å形成する。そして、５００℃以上、好ましくは、８００〜９５０℃の温度で熱アニールをおこない、シリコン膜を結晶化させる。熱アニールによって結晶化させた後に、光アニールをおこなって、さらに結晶性を高めてもよい。また、熱アニールによる結晶化の際に、特開平６−２４４１０３、同６−２４４１０４に記述されているように、ニッケル等のシリコンの結晶化を促進させる元素（触媒元素）を添加してもよい。
【００３５】
次に結晶化されたシリコン膜をエッチングして、島状の周辺駆動回路のＴＦＴの活性層２０３（Ｐチャネル型ＴＦＴ用）、２０４（Ｎチャネル型ＴＦＴ）とマトリクス回路のＴＦＴ（画素ＴＦＴ）の活性層２０５をそれぞれ形成する。さらに、酸素雰囲気中でのスパッタ法によって、厚さ５００〜２０００Åの酸化シリコンをゲイト絶縁膜２０６として形成する。酸化シリコン膜の形成方法としては、プラズマＣＶＤ法を用いてもよい。プラズマＣＶＤ法によって酸化シリコン膜を形成する場合には、原料ガスとして、一酸化二窒素（Ｎ₂ Ｏ）もしくは酸素（Ｏ₂ ）とモンシラン（ＳｉＨ₄ ）を用いることが好ましい。
【００３６】
その後、第１層目の配線の出発膜を形成する。本実施例では、厚さ２０００Å〜５μｍ、好ましくは２０００〜６０００Åの多結晶シリコン膜（導電性を高めるため微量の燐を含有する）をＬＰＣＶＤ法によって基板全面に形成する。そして、これをエッチングして、ゲイト電極２０７、２０８、２０９を形成する。（図２（Ａ））
【００３７】
更に、本実施例では、ゲイト電極２０７〜２０９を形成すると同時に、図３に示すように、シール材領域１０７にも第１層目の配線の出発膜をパターニングして、配線パターンを形成する。
【００３８】
走査線駆動回路側領域R1、信号線駆動回路側領域R2には、シール材形成領域１０７を横断するような配線パターン形成する必要がないので、シリコン膜をパターニングして、電気的に接続されない、等間隔に配置された線状の第１層目のダミー配線３０１が形成される。
【００３９】
走査線延長側領域R3には、シール材形成領域１０７を横断するように配線３０２を形成する。配線３０２は図１に示す走査線１０６に相当し、画素ＴＦＴのゲイト電極２０９が延長されたものである。
【００４０】
また信号線延長側領域R4には、シール材形成領域１０７を横断するように配線３０３が形成される。配線３０３の画素部１０２側の端部には画素部１０２から延長された第２層目の配線と接続するための接続端部３０３ａが形成される。
【００４１】
なお、ダミー配線３０１、及び配線３０２、３０３の間隔は走査線１０６の間隔と同じに、即ち画素の間隔と略同一とされる。本実施例では、第１層目のダミー配線３０１、配線３０２、第１層目のダミー配線３０１の間隔を約５０μｍとし、その幅を約１０μｍとする。
【００４２】
従って、図５に示すように、シール材形成領域１０７には、第１層目のダミー配線３０１、配線３０２、配線３０３が等間隔に配置されているためシール材形成領域１０７の断面構成を一様にすることができる。
【００４３】
なお、ゲイト電極２０７〜２０９、第１層目のダミー配線３０１、配線３０２、３０３の出発膜の材料はシリコン膜に限定されるものでなく、一般的に使用されているゲイト電極の材料を使用すればよいく、例えば、シリサイドや、陽極酸化可能な材料としてアルミニウム、タンタル、クロム、モリブデン等を使用することができる。
【００４４】
次に、図２（Ｂ）に示すように、イオンドーピング法によって、全ての島状活性層２０３〜２０５に、ゲイト電極２０７〜２０９をマスクとして、自己整合的にフォスフィン（ＰＨ₃ ）をドーピングガスとして燐を注入する。ドーズ量は１×１０¹²〜５×１０¹³原子／ｃｍ² する。この結果、弱いＮ型領域２１０、２１１、２１２が形成される。
【００４５】
次に、Ｐチャネル型ＴＦＴの活性層２０３を覆うフォトレジストのマスク２１３を形成すると同時に、画素ＴＦＴの活性層２０５のうち、ゲイト電極２０９に平行にゲイト電極２０９の端から３μｍ離れた部分までを覆うフォトレジストのマスク２１４を形成する。そして、再び、イオンドーピング法によって、フォスフィンをドーピングガスとして燐を注入する。ドーズ量は１×１０¹⁴〜５×１０¹⁵原子／ｃｍ² とする。この結果、強いＮ型領域（ソース／ドレイン）２１５、２１６が形成される。画素ＴＦＴの活性層２０５の弱いＮ型領域２１２のうち、マスク２１４に覆われていた領域２１７は今回のドーピングでは燐が注入されないので、弱いＮ型のままとなる。（図２（Ｃ））
【００４６】
次に、図２（Ｄ）に示すＮチャネル型ＴＦＴの活性層２０４、２０５をフォトレジストのマスク２１８で覆い、ジボラン（Ｂ₂ Ｈ₆ ）をドーピングガスとして、イオンドーピング法により、島状領域１０３に硼素を注入する。ドーズ量は５×１０¹⁴〜８×１０¹⁵原子／ｃｍ² とする。このドーピングでは、硼素のドーズ量が図２（Ｃ）における燐のドーズ量を上回るため、先に形成されていた弱いＮ型領域２１０は強いＰ型領域２１９に反転する。
【００４７】
図２（Ｂ）〜（Ｄ）に示すドーピング工程を経て、強いＮ型領域（ソース／ドレイン）２１５、２１６、強いＰ型領域（ソース／ドレイン）２１９、弱いＮ型領域（低濃度不純物領域）２１７が形成される。本実施例においては、低濃度不純物領域２１７）の幅ｘは、約３μｍとする。
【００４８】
その後、４５０〜８５０℃で０．５〜３時間の熱アニールを施すことにより、ドーピングによるダメージを回復せしめ、ドーピング不純物を活性化して、シリコンの結晶性を回復させる。
【００４９】
その後、図２（Ｅ）、図５に示すように、基板全面に層間絶縁物２２０として、プラズマＣＶＤ法によって酸化シリコン膜を厚さ３０００〜６０００Å形成する。本実施例では層間絶縁物２２０の膜厚を４０００Åとする。なお、層間絶縁物２２０は、窒化シリコン膜の単層膜、又は酸化シリコン膜と窒化シリコン膜の多層膜であってもよい。層間絶縁物２２０をエッチングして、ソース／ドレイン２１９、２１５、２１６及び、図３に示す配線３０３の接続端部３０３ａに対するコンタクトホールをそれぞれ形成する。
【００５０】
そして、第２層目の配線・電極の出発膜を形成する。本実施例では、スパッタ法によって、厚さ１０００Åのチタン膜、厚さ２０００Åのアルミニウム膜、厚さ１０００Åのチタン膜を連続的に形成する。この３層膜をエッチングして、周辺回路の電極・配線２２１、２２２、２２３および画素ＴＦＴの電極・配線２２４、２２５を形成すると同時に、図４、図６に示すように、シール材形成領域１０７に電気的に接続されない第２層目のダミー配線３０４が形成される。なお、図６は図４の領域R1〜R4における線Ａ−Ａ’による断面図である。
【００５１】
図４に示すように、第２層目のダミー配線３０４は第１層目の電極・配線の出発膜（シリコン膜）から形成された第１層目のダミー配線３０１、配線３０２、配線３０３の間隙に均等に配置される。このため、図６に示すように、シール材形成領域１０７の下部構成を一様にすることができる。なお、ダミー配線３０４は走査線駆動回路側R1と走査線延長線側領域R3とで１本の配線が分断されたように形成され、同様に、信号線駆動回路側領域R2、信号線延長側領域R4とにおいても、１本の配線が分断されたように形成される。
【００５２】
更に、本実施例では、図３に示すように、素子基板１０１外部の回路や外部端子と接続するために、シール材形成領域１０７を横断するような配線パターン（配線３０２、配線３０３）を第１層目の配線の出発膜から形成するようにして、第２層目の配線をシール材形成領域１０７の外部に延長しないようにして、シール材形成領域１０７の下部構造の段差がより均一になるようにしている。
【００５３】
従って、信号線延長側領域R4で画素部１０２を他の回路とをパネル外部で接続するために、第２層目の電極・配線の出発膜（チタン／アルミニウム／チタン膜）をパターニングする際に、配線３０３と接続端部３０３ａで接続される配線３０５が形成される。配線３０３、配線３０５により、画素部１０２を他の回路とをパネル外部で接続することが可能になる。
【００５４】
なお、第２層目のダミー配線３０４のピッチを走査線１０６のピッチとし、即ち配線３０５のピッチ同じにして、第２層目のダミー配線３０４の幅を３０μｍとする。第１層目のダミー配線３０１、配線３０２、配線３０３の間隔は５０μｍ程度であるため、第２層目のダミー配線３０４の端面と、第１層目のダミー配線３０１、配線３０２、配線３０３端面の間隔は１０μｍ程度となる。
【００５５】
そして、第２層目の電極・配線の出発膜（チタン／アルミニウム／チタン膜）をパターニングした後に、図２（Ｅ）、図６に示すように、プラズマＣＶＤ法によって、厚さ１０００〜３０００Åの窒化シリコン膜をパッシべーション膜２２６として形成する。
【００５６】
図６に示すように、シール材形成領域１０７において、層間絶縁膜２２０上に、第２層目のダミー配線３０４が第１層目のダミー配線３０１、配線３０２、３０３が形成されていない領域に等間隔に配置されることにより、図４における線Ａ−Ａ’による断面構成、即ちシール材形成領域１０７の外周沿った断面構成を同一にすることができる。そして、第２層目のダミー配線３０４の表面にパッシべーション膜２２７を形成することにより、シール材形成領域１０７の表面を平坦化することができる。
【００５７】
なお、シール材形成領域１０７の外周沿った断面構成を同一にするためには、第１層目の電極・配線の出発膜から形成されたダミー配線３０１、配線３０２、配線３０３のみを配置してもよいが、これらの配線３０１〜３０３の間隔が約５０μｍであるのに対して、その幅が約１０μｍと小さく、その強度を補償できないため、第２層目のダミー配線３０４を形成して、シール材の下部構成を補強する。
【００５８】
更に、本実施例では、シール材形成領域１０７の下部構造の段差を均一するためには、第２層目のダミー配線３０４が第１層目のダミー配線３０１、配線３０２、配線３０３と重ならないようにすることが重要になる。短面の間隔が１０μｍ程度であれば、マスクのアライメント等の誤差を考慮しても、第２層目のダミー配線３０４が第１層目のダミー配線３０１、配線３０２、配線３０３とが重なることを回避することができる。
【００５９】
本実施例では、ダミー配線３０１、３０４をシール材形成領域１０７の幅よりも長く成るように形成したが、ダミー配線３０１、３０４がシール材形成領域１０７から突出しないように形成してもよい。
【００６０】
なお、外部端子１０８と接続される配線パターン１０９の構成は信号線延長側領域R4に配置された配線３０１、３０５構成と同一にすればよい。第１層目の配線の出発膜からシール材形成領域を横断する配線パタ─ンを形成する。そして、第２層目の配線の出発膜から第１層目の配線パターンと接続する配線パターンを形成して、信号線駆動回路１０３と走査線駆動回路１０４と、外部端子１０９とが接続されるようにすればよい。
【００６１】
パッシべーション膜２２７をエッチングして、画素ＴＦＴの電極２２５に達するコンタクトホールを形成する。最後に、スパッタ法で成膜した厚さ５００〜１５００ÅのＩＴＯ（インディウム錫酸化物）膜をエッチングして、画素電極２２８を形成する。このようにして、周辺論理回路とアクティブマトリクス回路を一体化して形成する。（図２（Ｅ））
【００６２】
以下に、アクティブマトリクス型液晶表示パネルの組立工程を説明する。
図２〜図６に示す工程により得られたＴＦＴ基板１０１と、カラーフィルタ基板とをそれぞれ表面処理に用いられたエッチング液レジスト剥離液等の各種薬品を十分に洗浄する。
【００６３】
次に配向膜をカラーフィルタ基板及びＴＦＴ基板に付着させる。配向膜はある一定の溝が刻まれ、その溝に沿って液晶分子が均一に配列する。配向膜材料にはブチルセルソングかｎ−メチルピロリドンといった溶媒に、溶媒の約１０重量％のポリイミドを溶解したものを用いる。これをポリイミドワニスと呼ぶ。ポリイミドワニスはフレキソ印刷装置によって印刷する。
【００６４】
そして、ＴＦＴ基板・カラーフィルタ基板の両基板に付着した配向膜を加熱・硬化させる。これをベークと呼ぶ。ベークは最高使用温度約３００℃の熱風を送り加熱し、ポリイミドワニスを焼成・硬化させるものである。
【００６５】
次に、配向膜の付着したガラス基板表面を毛足の長さ２〜３ｍｍのバフ布（レイヨン・ナイロン等の繊維）で一定方向に擦り、微細な溝を作るラビング工程を行う。
【００６６】
そして、ＴＦＴ基板もしくはカラーフィルタ基板のいずれかに、ポリマー系・ガラス系・シリカ系等の球のスペーサを散布する。スペーサ散布の方式としては純水・アルコール等の溶媒にスペーサを混ぜ、ガラス基板上に散布するウェット方式と、溶媒を一切使用せずスペーサを散布するドライ方式がある。
【００６７】
その次に、ＴＦＴ基板１０１の外枠に封止材を塗布する。封止材塗布には、ＴＦＴ基板とカラーフィルタ基板を接着する役割と注入する液晶材が外部に流出するのを防ぐ目的がある。封止材の材料は、エポキシ樹脂とフェノール硬化剤をエチルセルソルブの溶媒に溶かしたものが使用される。封止材塗布後に２枚のガラス基板の貼り合わせを行う。方法は約１６０℃の高温プレスによって、約３時間で封止材を硬化する加熱硬化方式をとる。
【００６８】
素子基板とカラーフィルタ基板を貼り合わせたアクティブマトリクス型液晶表示デバイスの液晶注入口より液晶材を入れて、液晶材注入後エポキシ系樹脂で液晶注入口を封止する。以上のようにして、アクティブマトリクス型液晶表示デバイスが組み立てられる。
【００６９】
〔実施例２〕本実施例は実施例１の変形例であり、図１に示す液晶パネルにおいて、シール材形成領域１０７の配線が横断しない領域の第１層目のダミー配線に関するものである。
【００７０】
実施例１では、線状の第１層目のダミー配線３０１と、線状の第２層目のダミー配線３０４を交互に配置するようにしたため、パターニングは容易であるが、シール材形成領域１０７を横断するように配線パタ−ンが配置されているため、配線と層間絶縁膜２２０、パッシベーション膜２２７との界面から水分が侵入しやすい。本実施例では、シール材形成領域１０７において、図４に示す配線３０２、３０３のように、画素部１０２、駆動回路１０３、１０４をシール材外部の回路に電気的に接続するための配線が横断しない領域には、第１層目のダミー配線３０１を分断しないで形成することにより、外部から水分が侵入することを防止する。
【００７１】
図７、図８は本実施例のシール材下部構成の作製工程図であり、図７、図８はシール材形成領域１０７の模式的な上面図であり、図１において楕円で示す領域R1〜R4の拡大図である。
【００７２】
本実施例において、ダミー配線は実施例１と同様にＴＦＴと同時に作製される。また、電気的に接続される配線がシール材形成領域１０７を横断するような領域、即ち走査線延長側領域R3、信号線延長側領域R4、及び外部端子１０８に接続される配線パターン１０９は実施例１と同一の構成とする。以下、シール材形成領域１０７に電気的に接続されない第１層目のダミー配線４０１の作製工程を図７、図８に従って説明する。
【００７３】
第１層目の電極・配線となるアルミニウム膜等の出発膜を例えば３０００Åの厚さに成膜する。図７に示すように、この出発膜をパターニングして、ＴＦＴのゲイト電極・配線を形成すると共に、走査線駆動回路側領域R1、信号線駆動回路側領域R2には矩形波状の第１層目のダミー配線４０１を形成する。走査線駆動回路側領域R1、信号線駆動回路側領域R2において、第１層目のダミー配線４０１のピッチP1、P2は走査線１０６、信号線１０５のピッチと等しくなるようにし、本実施例では約５０μｍとし、第１層目のダミー配線４０１の幅を１０μｍとする。又、第１層目のダミー配線４０１はシール材形成領域１０７から突出しないようにする。
【００７４】
図７の線Ｂ−Ｂ’による断面図は図５に対応する。図５に示すように、本実施例では、図５に示すように、シール材形成領域１０７には、第１層目のダミー配線４０１を配線３０２、配線３０３を等間隔に配置したため、シール材形成領域１０７の断面構成を一様にすることができる。
【００７５】
この状態で、シール材形成領域１０７の外周沿った断面構成を同一にすることができるが、１層目の配線の出発膜から形成された第１層目のダミー配線４０１は間隔が約５０μｍに対して、その幅が約１０μｍと小さく、その強度を補償できないため、層間絶縁物２２０上にダミー配線４０２を形成して、シール材の下部構成を補強する。
【００７６】
層間絶縁物２２０を約４０００Åの厚さに形成した後に、チタン膜やチタンとアルミの積層膜等を第２層目の電極・配線の出発膜として、４０００Åの厚さに形成する。この出発膜をパターニングして、ＴＦＴのソース・ドレイン電極・配線を形成すると共に、図８に示すように、線状の第２層目のダミー配線４０２を等間隔に形成する。第２層目のダミー配線４０２は第１層目のダミー配線４０１が形成されていない領域を埋める様に、かつ第１層目のダミー配線４０１と重ならないように形成される。その後、第２層目の電極・配線の出発膜（チタン／アルミニウム／チタン膜）をパターニングした後に、厚さ１０００〜３０００Åの窒化シリコン膜をパッシべーション膜２２６として形成する。なお、図８における線Ｂ−Ｂ’による断面図は図６に対応する。
【００７７】
図８に示すように、本実施例では、シール材形成領域１０７において、層間絶縁膜２２０上に、第２層目のダミー配線４０２を第１層目のダミー配線４０１が形成されていない領域に、等間隔に配置することにより、図６に示すようにシール材形成領域１０７の外周沿った断面構成を同一にすることができる。更に、第２層目のダミー配線３０４の表面にパッシべーション膜２２７を形成することにより、シール材形成領域１０７の表面を平坦化することができる。
【００７８】
特に、シール材形成領域１０７の下部構造の段差を均一するためには、第２層目のダミー配線４０２が第１層目のダミー配線４０１と重ならないようにすることが重要になる。端面の間隔が１０μｍ程度であれば、マスクのアライメント等の誤差を考慮しても、ダミー配線４０１と４０２とが重なることを回避することができる。
【００７９】
本実施例では、シール材形成領域１０７において、配線が横断しない領域に、具体的には領域R1、R2に、分断されないダミー配線４０１を形成したため、シール材形成領域１０７を横断する断面構成（線Ｂ−Ｂ’に直交する線に沿った断面構成）において、ダミー配線４０１が必ず存在するため、外部からの水分の侵入を防止することが可能になる。
【００８０】
〔実施例３〕本実施例は実施例１の第１層目の配線パターンの変形例であり、シール材形成領域１０７に配線パターンを１層のみ配置するようにしている。実施例１では、第１層目のダミー配線３０１、第２層目のダミー配線３０４を交互に配置するようにしたため、パターニングは容易であるが、図６の断面図に示すように、第１層目のダミー配線３０１、第２層目のダミー配線３０４と層間絶縁膜２２０、パッシベーション膜２２７との界面から水分が侵入しやすい。本実施例は水分の侵入を防止するために、シール材形成領域１０７における第１層目の配線の形状を工夫したものである。
【００８１】
図９は本実施例のシール材形成領域１０７の上面図であり、走査線駆動回路側領域R1、信号線駆動回路側領域R2付近の拡大図を示す。図１０は図９における点線Ｃ−Ｃ’による断面図であり、図１１は図９における点線Ｄ−Ｄ’による断面図である。また、本実施例のシール材の下部のダミー配線は実施例１と同様にＴＦＴと同時に作製される。
【００８２】
第１層目の電極・配線となる出発膜をアルミニウム膜等により例えば３０００Åの厚さに成膜する。この出発膜をパターニングして、ＴＦＴのゲイト電極・配線が形成されると共に、図９に示すように、電気的に接続されないダミー配線５０１が形成される。その表面に、図１０、図１１に示すように、ＴＦＴの作製工程に従って、層間絶縁物２２０、パッシベーション膜２２７が順次に積層される。なお、実施例１、２と同様に、層間絶縁膜２２０上に、第２の電極・配線の出発膜からなる配線パターンを、ダミー配線５０１と重ならないように形成してもよい。
【００８３】
また、ダミー配線５０１のシール材形成領域１０７外縁側には、ダミー配線５０１の長手方向に対して直交する分岐５０１ａ等間隔に形成される。これらの分岐５０１ａは隣合うダミー配線５０１の分岐５０１ａと互い違いに形成されて、ダミー配線５０１の隙間を埋めるように配置される。従って、シール材形成領域１０７を横断する任意の断面構成（線Ｃ−Ｃ’に直交する線に沿った断面構成）において、ダミー配線５０１が必ず存在するため、外部からの水分の侵入を防止することが可能になる。
【００８４】
外部からの水分の侵入を防止するには、シール材形成領域１０７の幅Ｗは数ｍｍ程度であるため、分岐５０１ａが形成される領域の長さＬは１００μｍ〜５００μｍ程度にすればよい。また、ダミー配線５０１のピッチは画素のピッチと同一にし、且つ分岐５０１ａが形成されている部分において、隣合うダミー配線５０１の端面の間隔の最小値は、配線間でショートすることを防止するためには、５〜１０μｍ程度にすることが好ましい。
【００８５】
なお、本実施例では、走査線駆動回路側領域R1、信号線駆動回路側領域R2に形成されるダミー配線５０１のみについて説明したが、走査線延長側領域R3には、ダミー配線５０１をシール材形成領域１０７を横断して画素側及び基板外側それぞれ延長して形成する。また、信号線延長側領域R4には、ダミー配線５０１を基板外側に延長するようして、画素側には図３に示す配線３０３のように接続端部を形成すればよい。
【００８６】
この結果、シール材形成領域１０７の外縁部側に分岐５０１ａを有する配線パターンが均一に配置されるために、図１に示すシール材形成領域１０７に配置されるシール材の下部構成を紙面において左右、上下に対称にすることができるため、基板張り合わせ時に基板に均等に圧力をかけることができる。
【００８７】
なお、実施例１〜３において、シール材形成領域１０７に配置された基板間隔補正手段の最上層をパッシベーション膜２２７としたが、その表面に、さらに、画素電極２２８、ブラックマトリクス等を画素部１０２の作製工程に従って形成してもよい。
【００８８】
〔実施例４〕実施例１、２においては、シール材の下部構成を均一に配置するようにするため、シール材形成領域において、第１層目の配線の端面と第２層目の配線の端面とが重ならないようにしている。本実施例では、第１層目の配線の端面と第２層目の配線の端面とを重ねて、シール材と画素部との段差が小さくなるようにする。図１２は本実施例の基板間隔補正手段の上面図であり、走査線駆動回路側、又は信号線駆動回路側の領域のみを図示している。また、図１３は図１２の線Ｅ−Ｅ’における断面図である。
【００８９】
本実施例は図４、図６に示す実施例１の第２層目のダミー配線３０４の変形例であり、先ず、シール材形成領域には、走査線６０２の出発膜により線状の第１層目のダミー配線を形成する。そして、層間絶縁物２２０を形成した後に、信号線６０３の出発膜をパターニングして、第２層目のダミー配線６０１を形成する。ダミー配線６０１は第１層目のダミー配線３０１と重なるように、かつダミー配線３０１が形成されていない領域を埋める様に等間隔に形成される。
【００９０】
これにより、シール材の下部構成を均一にすることができるので、基板の張り合わせ時に、シール材に均等に圧力をかけることができる。更に、走査線６０２と信号線６０３とが重なっている部分と略同じ段差を有する凸部が、シール材形成領域に等間隔に配置されている。従って、基板張り合わせの圧力をシール形成領域の凸部で支持されるので、スペーサにより、走査線６０２と信号線６０３とが上下間でショートすることを防止することができる。
【００９１】
なお、本実施例では、第２層目のダミー配線６０１をシール材形成領域１０７の幅よりも短くしたが、シール材形成領域１０７の幅よりも長くしてもよい。
【００９２】
〔実施例５〕本実施例では、実施例４と同様に、第１層目の配線の端面と第２層目の配線の端面とを重ねて、シール材と画素部との段差が小さくなるようにする。図１４は本実施例の基板間隔補正手段の上面図であり、走査線駆動回路側、又は信号線駆動回路側の領域のみを図示している。また、図１５は図１４の線Ｆ−Ｆ’における断面図である。
【００９３】
本実施例は図８に示す実施例２の第２層目のダミー配線４０１の変形例であり、先ず、シール材形成領域には、走査線７０２の出発膜により線状の第１層目のダミー配線を形成する。そして、層間絶縁物２２０を形成した後に、信号線７０３の出発膜をパターニングして、第２層目のダミー配線７０１を形成し、その表面にパッシベッション膜２２７を形成する。ダミー配線７０１は第１層目のダミー配線４０１と重なるように、かつダミー配線４０１が形成されていない領域を埋める様に等間隔に形成される。これにより、シール材の下部構成を均一にすることができるので、基板の張り合わせ時に、シール材に均等に圧力をかけることができる。更に、走査線６０２と信号線６０３とが重なっている部分と略同じ段差を有する凸部が、シール材形成領域に等間隔に配置されている。従って、基板張り合わせの圧力をシール形成領域の凸部で支持されるので、スペーサにより、走査線６０７と信号線７０３とが上下間でショートすることを防止することができる。
【００９４】
なお、実施例４、５において、シール材形成領域１０７に配置された基板間隔補正手段の最上層をパッシベーション膜２２７としたが、その表面に、さらに、画素電極２２８、ブラックマトリクス等を画素部１０２の作製工程に従って、形成してもよい。これにより、基板補正手段の段差と画素部の段差をより等しくすることができる。
【００９５】
【発明の効果】
本発明に係る液晶表示装置において、シール材の下部に形成される基板間隔補正手段補正の段差を均一にすることができるためシール材自体の段差も均一にすることができる。また、基板間隔補正手段により、スペーサーを含んでもマトリクス回路がシール材よりも突出することがない。従って、基板張り合わせ時に、周辺駆動回路において配線が上下間でショートすることを回避することができ、周辺駆動回路一体型の液晶表示装置の歩留りを向上するとともに、信頼性をも向上することができる。さらに、基板間隔を均一に維持することができるので、表示ムラがなくなり、高精細な表示が可能になる。
【００９６】
更に、本発明の基板間隔補正手段は、マトリクス回路、周辺駆動回路と同時に、かつ工程数を増加することなく作製することが可能である。
【図面の簡単な説明】
【図１】実施例１〜５の液晶表示装置の上面図である。
【図２】実施例１〜５のＴＦＴの作製工程図である。
【図３】実施例１のシール材下部構成の作製工程図である。
【図４】実施例１のシール材下部構成の作製工程図である。
【図５】図４の線Ａ−Ａ’における断面図であり、図７の線Ｂ−Ｂ’における断面図である。
【図６】図４の線Ａ−Ａ’における断面図であり、図８の線Ｂ−Ｂ’における
断面図である。
【図７】実施例２の基板間隔補正手段の作製工程図である。
【図８】実施例２の基板間隔補正手段の作製工程図である。
【図９】実施例３の基板間隔補正手段の作製工程図である。
【図１０】図９の線Ｃ−Ｃ’における断面図である。
【図１１】図９の線Ｄ−Ｄ’における断面図である。
【図１２】実施例４の基板間隔補正手段の上面図である。
【図１３】図１２の線Ｅ−Ｅ’における断面図である。
【図１４】実施例５の基板間隔補正手段の上面図である。
【図１５】図１４の線Ｆ−Ｆ’における断面図である。
【図１６】従来例１の液晶表示装置の上面図である。
【図１７】従来例２の液晶表示装置の上面図である。
【符号の説明】
１０１素子基板
１０２画素部
１０３信号線駆動回路
１０４走査線駆動回路
１０５信号線
１０６走査線
１０７シール材形成領域
３０１、４０１第１層目のダミー配線
３０２、３０３、３０５配線
３０４、４０２第２層目のダミー配線
５０１ダミー配線

Claims

マトリクス状に配置され、第１の層間絶縁膜より層間分離された信号線と走査線と、
該信号線と該走査線との交点に配置された薄膜トランジスタと、
該薄膜トランジスタに接続され、第２の層間絶縁膜により信号線と層間分離された画素電極とを有するマトリクス回路と、
該マトリクス回路を制御するための周辺駆動回路とを有する素子基板と、
該素子基板と対向する対向基板と、
前記マトリクス回路を取り囲み、前記素子基板と前記対向基板とを接着するためのシール材と、を有する液晶表示装置において、
前記素子基板において、前記シール材の形成領域には、前記シール材の下部に少なくとも走査線と同一の材料から成る第１の支持部材と、前記第１の層間絶縁膜と、信号線と同一の材料から成る第２の支持部材と、第２の層間絶縁膜とが互いに異なる層に積層構造が形成され、
前記シール材外部の回路に電気的に接続するための配線が横断しない領域での前記第１の支持部材は、前記シール材の幅と略等しくかつ分断することなく蛇行する形状であり、
前記積層構造は電気的に実質的に絶縁されており、
前記積層構造は前記薄膜トランジスタを構成する層と同一の材料を含むことを特徴とする液晶表示装置。
前記周辺駆動回路は、前記マトリクス回路と、前記シール材との間に配置されていることを特徴とする請求項１に記載の液晶表示装置。
前記第１の支持部材の端面と前記第２の支持部材の端面とは重ならないことを特徴とする請求項１に記載の液晶表示装置。
前記積層構造は、少なくとも、前記マトリクス回路において前記信号線と前記走査線が重なっている領域と同一の積層構造を有することを特徴とする請求項１に記載の液晶表示装置。
前記積層構造の厚さの最大値は、前記マトリクス回路の厚さの最大値と略等しいことを特徴とする請求項１に記載の液晶表示装置。
前記第２の支持部材は、前記シール材内部に配置された回路と、前記素子基板上の前記シール材の外側に配置された回路、及び前記素子基板外部の回路とに電気的に接続されていないことを特徴とする請求項１に記載の液晶表示装置。
前記第１の支持部材は、線状の配線が等間隔に配置され、前記第２の支持部材には、前記第１の支持部材の間隙に、前記信号線又は前記走査線と平行な線状の配線が等間隔に配置されていることを特徴とする請求項１に記載の液晶表示装置。
前記第１の支持部材または前記第２の支持部材のピッチは、前記画素電極のピッチと概略等しいことを特徴とする請求項１に記載の液晶表示装置。
前記マトリクス回路は、前記信号線に接続される前記画素電極と、該画素電極を駆動する前記薄膜トランジスタを有し、前記第１の支持部材は、前記走査線と同時に形成され、前記第２の支持部材は、前記信号線と同時に形成されることを特徴とする請求項１に記載の液晶表示装置。
マトリクス状に配置され、第１の層間絶縁膜より層間分離された信号線と走査線と、
該信号線と該走査線との交点に配置され、第２の層間絶縁膜により信号線と層間分離された画素電極と、
画素電極を動作させるための薄膜トランジスタとを有するマトリクス回路と、
該マトリクス回路を制御するための周辺駆動回路とを有する素子基板と、
該素子基板と対向する対向基板と、
前記マトリクス回路を取り囲み、前記素子基板と前記対向基板とを接着するためのシール材と、を有する液晶表示装置において、
前記素子基板において、前記シール材の形成領域には、前記シール材の下部に少なくとも走査線と同一の材料から成る支持部材と、前記第１の層間絶縁膜と、第２の層間絶縁膜とが互いに異なる層に形成されている積層構造を有し、
前記支持部材は、前記シール材の形成領域外縁に沿った複数の分岐を有する線状の部材であり、該分岐は隣合う線状の部材の分岐と互い違いに形成され、かつ前記シール材の形成領域の内側に形成され、
前記積層構造は電気的に実質的に絶縁されており、
前記積層構造は前記薄膜トランジスタを構成する層と同一の材料を含むことを特徴とする液晶表示装置。
マトリクス状に配置され、第１の層間絶縁膜より層間分離された信号線と走査線と、
該信号線と該走査線との交点に配置され、第２の層間絶縁膜により信号線と層間分離された画素電極と、
画素電極を動作させるための薄膜トランジスタとを有するマトリクス回路と、
該マトリクス回路を制御するための周辺駆動回路とを有する素子基板と、
該素子基板と対向する対向基板と、
前記マトリクス回路を取り囲み、前記素子基板と前記対向基板とを接着するためのシール材と、を有する液晶表示装置において、
前記素子基板において、前記シール材の形成領域には、前記シール材の下部に少なくとも走査線と同一の材料から成る支持部材と、前記第１の層間絶縁膜と、第２の層間絶縁膜とが互いに異なる層に形成されている積層構造を有し、
前記支持部材は、前記シール材の形成領域外縁に沿った複数の分岐を有する線状の部材であり、該分岐は隣合う線状の部材の分岐と互い違いに形成され、かつ前記シール材の形成領域の内側に形成され、
前記積層構造は電気的に実質的に絶縁されており、
前記薄膜トランジスタは、活性層、ゲイト絶縁膜及びゲイト電極を有し、
前記第１の層間絶縁膜が前記薄膜トランジスタ上に形成され、
前記第１の層間絶縁膜上に、前記薄膜トランジスタの活性層と電気的に接続された前記信号線が形成され、
前記第２の層間絶縁膜が前記信号線上に形成されていることを特徴とする液晶表示装置。
前記周辺駆動回路は、前記マトリクス回路と、前記シール材との間に配置されていることを特徴とする請求項１０又は請求項１１に記載の液晶表示装置。
前記シール材内部に配置された回路と、前記素子基板上の前記シール材の外側に配置された回路、又は前記素子基板外部の回路とを接続するための配線は、前記支持部材と一体的に形成され、前記支持部材は、前記シール材の外側に延長していることを特徴とする請求項１０又は請求項１１に記載の液晶表示装置。
前記シール材内部に配置された回路と、前記素子基板上の前記シール材の外側に配置された回路、又は前記素子基板外部の回路とを接続するための配線は、前記シール材の内側で前記支持部材と接続され、前記支持部材は、前記シール材の外側に延長していることを特徴とする請求項１０又は請求項１１に記載の液晶表示装置。