JP3731368B2 - ELECTRO-OPTICAL DEVICE, MANUFACTURING METHOD THEREOF, AND ELECTRONIC DEVICE - Google Patents

ELECTRO-OPTICAL DEVICE, MANUFACTURING METHOD THEREOF, AND ELECTRONIC DEVICE Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、適宜ＴＦＴと称す。）駆動、薄膜ダイオード（以下、適宜ＴＦＤと称す。）駆動等によるアクティブマトリクス駆動方式やパッシブマトリクス駆動方式の液晶装置等の電気光学装置及びその製造方法、並びにこれを用いた電子機器の技術分野に属する。
【０００２】
【従来の技術】
従来、この種の電気光学装置は、一対の基板間に電気光学物質が封入されてなり、基板上には、複数の走査線及びデータ線が相交差するように配列されている。例えばＴＦＴ駆動によるアクティブマトリクス駆動方式の場合には、一方の基板上において、これらの走査線及びデータ線の各交点に対応して複数のＴＦＴ及び複数の画素電極が設けられ、走査線がＴＦＴのゲート電極に接続され、データ線がＴＦＴのソース電極に接続され、画素電極がＴＦＴのドレイン電極に接続される。他方の基板には、対向電極（共通電極）がその全面に形成される。
【０００３】
このように走査線、データ線、画素電極、対向電極等が形成された両基板間には、シール材により囲まれた空間に電気光学物質、例えば液晶が封入され、液晶層が形成される。シール材は、両基板をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤である。ここで封入される電気光学物質は、例えば一種又は数種類のネマティック液晶を混合したものであり両基板表面に形成された配向膜の間で９０度等の所定角度だけ捩じれた配向状態をとる。仮に、液晶の厚みが電気光学物質の性質に応じて予め設定された適当な値範囲に入っていなければ、安定して所定角度だけ捩じれた配向状態をとることはできず、液晶の配向不良の原因、即ち画質低下の原因となる。従って、液晶等の電気光学物質の厚みを規定する基板間ギャップを制御することが、電気光学装置を製造する上で重要課題となる。
【０００４】
そこで従来は、次のように基板間ギャップを制御している。
【０００５】
先ず、例えば、直視型の液晶ディスプレイ用の１０インチ程度の比較的大型の電気光学装置の場合には、画像表示領域に表示される画像はそのまま視認されるので、電気光学物質である液晶中に微少な不純物を混入しても、液晶の配向不良による視認できる程度の白抜けの原因とはならない。このため、液晶中に数μｍ程度の所定径を持つグラスファイバ或いはガラスビーズ等のギャップ材（スペーサ）を入れて、基板間ギャップを制御している。
【０００６】
また、例えば液晶プロジェクタに用いられる液晶ライトバルブ用の１インチ程度の比較的小型の電気光学装置の場合には、画像が拡大投影される。従って、上述のように液晶中にギャップ材を入れてしまうと、ギャップ材による液晶の配向不良箇所も拡大投影されて、拡大後の表示画面において白抜けとして視認されてしまう。このため、液晶中ではなく前述したシール材中にギャップ材を入れて、基板間ギャップを制御している。逆に、このような小型の電気光学装置であれば、画像表示領域の周囲に位置するシール材により接着された領域（以下、“シール領域”という）において基板間ギャップを制御すれば、画像表示領域における基板間ギャップを制御することも可能となるのである。
【０００７】
ところで、前述の走査線に走査信号を供給する走査線駆動回路やデータ線に画像信号を供給するデータ線駆動回路は、シール材により囲まれた液晶封入領域の外側に設けられるのが一般的である。従って、シール領域下には、走査線やデータ線の延設方向に配置された引き出し配線が通されることになる。より具体的には、シール領域下にある基板や、層間絶縁膜上などにＡｌ（アルミニウム）等の金属膜や低抵抗のポリシリコン膜などからなる引き出し配線が設けられる。
【０００８】
従って、シール領域下では、シール材に接する最上層の表面（例えば、画素電極形成用の第３層間絶縁膜の表面や配向膜の表面）において、各引き出し配線が通る箇所が凸状に突出している。更に、このシール領域の表面は、引き出し配線の厚みに応じて、各画素領域において液晶に接する最上層の表面（例えば、配向膜の表面）と比較して高くなっており、シール領域の表面と各画素領域の表面との間には段差が発生している。例えば、Ａｌ膜等からなるデータ線は３００〜４００ｎｍ程度の厚みがあり、ポリシリコン膜等からなる走査線も、３００〜４００ｎｍ程度の厚みがあり、画素領域における層構成は基本的にこれらの配線がなく且つ画素電極を構成するＩＴＯ（Indium Tin Oxide）膜がある点で主に相違するので、この段差は、これらの配線の合計厚である約６００〜８００ｎｍ程度にもなる。
【０００９】
この結果、前述のようにシール材にギャップ材を混入する場合、基板間ギャップを例えば４μｍ程度にするためには、ギャップ材の径は、これよりも段差の分だけ小さい例えば３μｍ程度とする必要がある。
【００１０】
【発明が解決しようとする課題】
電気光学装置では、高画質化や小型化という一般的要請に沿うように、基板上において配線を微細化すると共に相隣接する画素電極間の間隔を狭くしつつ、画素開口率（画像表示領域において全体面積に対する、有効に画像が表示される領域の比率）を高めることが望まれている。
【００１１】
しかしながら、このように配線の微細化が進むに連れて、各引き出し配線の機械的強度は低下する。しかるに、基板間ギャップを制御するためのギャップ材は前述のようにファイバ状やビーズ状であり、シール材により両基板を一体に保とうとする力は、シール領域下における基板面全体に均等に係るのではなく、線状領域（ファイバ状の場合）や点状領域（ビーズ状の場合）に対してギャップ材による応力が集中してかかることになる。
【００１２】
より具体的には、図２４（ａ）は、シール領域の配線３０１の平面図を示し、図２４（ｂ）は図２４（ａ）ののＡ−Ａ’断面図に示すように円柱状（棒状）のグラスファイバ等のファイバ状のギャップ材３００を、ＴＦＴアレイ基板１０及び対向基板２０の間のシール材５２に混入させてギャップ制御を行うとする。この場合、上述の如く微細化されて幅Ｌ１を持つ引き出し配線３０１に層間絶縁膜を介して、幅Ｌ２（但し、Ｌ２＞Ｌ１）を持つギャップ材３００が載ることになる。すると、個々のギャップ材３００の載り方によっては、図２４（ｂ）のように、ギャップ材３００が１本の引き出し配線３０１を跨いだり、これに近い状態となったりする。すると、ギャップ材３００の側線に沿った線状領域に応力集中が起こるので、引き出し配線３０１は比較的容易に断線してしまうのである。
【００１３】
また、別の例として、図２５（ａ）はシール領域の引き出し配線３０１の平面図を示し、図２５（ｂ）は図２５（ａ）のＢ−Ｂ’断面図に示すように球状のガラスビーズやシリカボールからなるビーズ状のギャップ材３００’を、シール材５２に混入させてギャップ制御を行うとする。この場合、上述の如く微細化されて幅Ｌ１を持つ引き出し配線３０１に層間絶縁膜を介して、球状のギャップ材３００’が載ることになる。すると、図２５（ｂ）のように、ギャップ材３００’の接点における点状領域に応力集中が起こるので、引き出し配線３０１は比較的容易に突き破られたり、特に引き出し配線３０１下に絶縁膜を介して他の引き出し配線が存在している場合などには、断線せずとも当該絶縁膜を局所的に突き破ってショートする可能性が高くなってしまうのである。
【００１４】
以上のように配線の微細化に伴って、シール領域下において凸状に突出した箇所をなす引き出し配線部分は、その上に載せられたファイバ状やビーズ状のギャップ材による応力集中に耐え切れなくなり、断線やショートなどの配線不良を引き起こす可能性が高くなるという問題点がある。
【００１５】
他方、相隣接する画素電極間の間隔が狭くなると、横方向電界（基板の面に沿った方向の電界）の増加による液晶の配向不良（ディスクリネーション）が発生するようになる。これを防ぐには、基板間ギャップを狭めて縦方向電界（基板面に垂直な方向の電界）を相対的に強めれば良い。しかしながら、前述のシール領域と各画素領域との段差により、画素領域における基板間ギャップを、例えば４μｍ程度から３μｍ程度に狭めるためには、ギャップ材の径を３μｍ程度から２μｍ程度に小さくする必要性が生じる。ところが、このように小さな径のギャップ材を精度良く作成することは現在の当該技術分野では極めて困難である。また、ギャップが狭まると、シール材に含まれる光硬化性樹脂の接着力が低下してしまう。この結果、仮に基板間ギャップをこのように狭めると、ギャップ制御が困難となると共にギャップ材のコスト増加や接着強度の低下を招くという問題点が生じる。更に、画素領域における基板間ギャップを、例えば４μｍ程度から１μｍ程度に狭めると、ギャップ材の径を３μｍ程度から０μｍ程度に小さくする必要性が生じ、即ち、シール材にギャップ材を混入する技術そのものが成り立たなくなるという問題点も生じる。
【００１６】
本発明は上述した問題点に鑑みなされたものであり、シール領域下における配線不良を低減すると共に、基板間ギャップを精度良く制御できる電気光学装置及びその製造方法並びに当該電気光学装置を備えた電子機器を提供することを課題とする。
【００１７】
【課題を解決するための手段】
本発明の電気光学装置は上記課題を解決するために、一対の基板間に電気光学物質が封入され、該基板の該電気光学物質に面する側に相交差して配列された複数のデータ線及び複数の走査線と、前記基板を相互に接着するギャップ材混入のシール材と、前記シール材の形成領域において、前記データ線及び走査線の少なくとも一方の延設方向に配置された複数の引き出し配線と、前記基板と前記引き出し配線との間に配置された凹状に窪んだ領域を有する層間絶縁膜とを備えており、前記複数の引き出し配線の各々は、前記シール材の形成領域において前記層間絶縁膜の凹状に窪んだ領域に形成されていることを特徴とする。
【００１８】
本発明の電気光学装置によれば、一対の基板は相互に接着されており、シール材に混入されたギャップ材により、基板間のギャップは制御されている。従って、データ線及び走査線によりマトリクス駆動される所定層厚の電気光学物質を備えた、例えばＴＦＴ駆動、ＴＦＤ駆動等のアクティブマトリクス駆動方式の電気光学装置或いはパッシブマトリクス駆動方式の電気光学装置として構成される。ここで、層間絶縁膜は、シール領域において引き出し配線に対向する部分が凹状に窪んで形成されている。従って、データ線や走査線が形成された基板側のシール領域においてシール材に接する層間絶縁膜等の最上層の表面（以下、単に“シール領域の表面”という）において引き出し配線上に形成される当該引き出し配線の厚みによる凸状の突出の高さは、当該凹状に窪んだ部分の深さに応じて低められることになる。即ち、シール領域の表面における平坦化が図られる。従って、平坦化されたシール領域上でシール材に混入されたギャップ材を介してかかる応力は面上に一様に分散される。従って、前述の図２４及び図２５に示したような引き出し配線が断線したりショートしたりする可能性は大きく低減される。また、このシール領域の表面における高さの差を実質的に零にせずに、多少なりとも小さくすれば、同様の作用により、引き出し配線が断線したりショートしたりする可能性は多少なりとも低減される。
【００１９】
更に、データ線や走査線が形成された基板側の各画素領域において電気光学物質に接する例えば、配向膜等の最上層の表面（以下、単に“画素領域の表面”という）は、前述のようにシール領域の表面のうち引き出し配線上に位置しない部分と殆ど同じ高さを持つので、このようにシール領域の表面を平坦化すると、画素領域の表面とシール領域の表面の高さの差も小さくなる。このため、従来のように、基板間ギャップよりも１μｍ程度小さい径を持つギャップ材を使用する必要が無くなり、基板間ギャップと同程度の径を持つギャップ材を使用することが可能となる。このことは、前述のように、画素の微細化による液晶の配向不良を防ぐべく基板間ギャップを狭める場合に、大きな効果が期待できる。
【００２０】
また、本発明は、前記複数のデータ線及び複数の走査線は、前記基板のうちの一方に設けられており、該一方の基板上に、前記各データ線及び前記各走査線に接続された薄膜トランジスタと、 該薄膜トランジスタに接続された画素電極と、前記薄膜トランジスタの少なくともチャネル領域を前記一方の基板の側から見て各々重なる位置に設けられた遮光膜と、前記走査線に平行に配設され前記画素電極に所定容量を各々付与する容量線とを更に備えており、前記層間絶縁膜は、前記一方の基板上の前記遮光膜が形成されている領域においては前記遮光膜上に且つ前記遮光膜が形成されていない領域においては前記一方の基板上に設けられており、前記薄膜トランジスタ、前記データ線、前記走査線及び前記容量線のうち少なくとも一つに対向する部分が前記基板のうちの他方の側から見て凹状に窪んで形成された第１層間絶縁膜を含み、該第１層間絶縁膜は、前記シール領域において前記引き出し配線に対向する部分が凹状に窪んで形成されると良い。
【００２１】
この構成によれば、遮光膜は、複数のＴＦＴの少なくともチャネル領域を一方の基板の側から見て覆う位置において一方の基板に設けられている。従って、一方の基板の側からの戻り光等が当該チャネル領域に入射する事態を未然に防ぐことができ、光電流の発生によりＴＦＴの特性が劣化することはない。そして、第１層間絶縁膜は、一方の基板及び遮光膜の上方に設けられている。従って、遮光膜からＴＦＴ等を電気的に絶縁し得ると共に遮光膜がＴＦＴ等を汚染する事態を未然に防げる。ここで特に、第１層間絶縁膜は、ＴＦＴ、データ線、走査線及び容量線のうち少なくとも一つに対向する部分が他方の基板の側から見て凹状に窪んで形成されているので、従来のように第１層間絶縁膜を平らに形成してその上にこれらのＴＦＴ等を形成する場合と比較すると、凹状に窪んだ部分の深さに応じて、これらのＴＦＴ等が形成された領域と形成されていない領域との合計膜厚の差が減少し、画素部における平坦化が促進される。即ち、従来のように、画素領域における平坦化膜のスピンコート等による塗布、平坦化された絶縁膜の形成等の工程を、省略又は簡略化できる。
【００２２】
また、本発明は、前記シール領域において、前記データ線の延設方向に配置されたデータ線側引き出し配線をなす金属膜に対しては、前記走査線をなす導電性のポリシリコン膜及び導電性の前記遮光膜の少なくとも一方が前記層間絶縁膜を介して積層形成されていると共に、前記走査線の延設方向に配置された走査線側引き出し配線をなす前記ポリシリコン膜に対しては、前記金属膜及び前記遮光膜の少なくとも一方が前記層間絶縁膜を介して積層形成されていると良い。
【００２３】
この構成によれば、シール領域において、前記データ線の延設方向に配置されたデータ線側引き出し配線は、例えばＡｌ（アルミニウム）等の金属膜から構成されており、走査線の延設方向に配置された走査線側引き出し配線は、導電性のポリシリコン膜から構成されており、遮光膜は、Ｗ（タングステン）等の高融点金属膜から構成されている。ここで、シール領域において、データ線側引き出し配線は、一般に画像表示領域のデータ線の延設方向に沿った上下の辺から引き出されており、走査線側引き出し配線は、一般に画像表示領域の走査線の延設方向に沿った左右の辺から引き出されている。従って、仮にデータ線側引き出し配線をなす金属膜と、走査線側引き出し配線をなすポリシリコン膜との厚みが相異なれば、画像表示領域の上下の辺におけるシール領域の表面の高さと左右の辺におけるシール領域の表面の高さとが相異なるので、シール材の全体に混入されるギャップ材による基板間ギャップの制御が不安定なものとなってしまう。そこで、本発明では、データ線側引き出し配線に対しては、走査線側をなす導電性のポリシリコン膜を積層し、他方、走査線側引き出し配線に対しては、データ線をなす金属膜を積層する。すると、画像表示領域の上下の辺におけるシール領域の表面の高さと左右の辺におけるシール領域の表面の高さとは一致するので、シール材の全体に混入されるギャップ材による基板間ギャップの制御が安定なものとなる。
【００２４】
更に、本発明では、遮光膜から延設された引き出し配線が画像表示領域の左右の辺又は上下の辺におけるシール領域下で、走査線又はデータ線側引き出し配線に積層された形で設けられる場合には、当該遮光膜の引き出し配線が設けられていない辺側のシール領域下にも遮光膜を積層する。すると、遮光膜の引き出し配線がある場合にも、画像表示領域の上下の辺におけるシール領域の表面の高さと左右の辺におけるシール領域の表面の高さとは一致するので、シール材の全体に混入されるギャップ材による基板間ギャップの制御が安定なものとなる。
【００２５】
また、本発明は、前記データ線の延設方向に配置された前記データ線側引き出し配線をなす前記金属膜は、積層形成された前記ポリシリコン膜及び前記遮光膜の少なくとも一方とコンタクトホールを介して電気接続されており、前記データ線引き出し配線の少なくとも一部は、前記金属膜と共に前記ポリシリコン膜及び前記遮光膜の少なくとも一方からなる冗長構造を有すると良い。
【００２６】
この構成によれば、データ線側引き出し配線をなす金属膜に積層形成された導電性のポリシリコン膜及び遮光膜の少なくとも一方は、コンタクトホールを介してデータ線側引き出し配線に電気接続されており、データ線は、積層された２つ又は３つの導電膜からなる冗長構造を有する。従って、例えば、シール領域下においてギャップ材による応力を受けて配線が断線しても、或いは、基板に垂直な方向に一つの導電膜が層間絶縁膜を破って他の導電膜にショートしても配線不良となる可能性は非常に低くなる。
【００２７】
また、本発明は、前記走査線側引き出し配線をなす前記ポリシリコン膜は、積層形成された前記金属膜及び前記導電性の遮光膜の少なくとも一方とコンタクトホールを介して電気接続されており、前記走査線側引き出し配線の少なくとも一部は、前記ポリシリコン膜と共に前記金属膜及び前記遮光膜の少なくとも一方からなる冗長構造を有すると良い。
【００２８】
この構成によれば、走査線側引き出し配線をなす導電性のポリシリコン膜に積層形成された金属膜及び前記遮光膜の少なくとも一方は、コンタクトホールを介して走査線側引き出し配線に電気接続されており、走査線は、積層された２つ又は３つの導電膜からなる冗長構造を有する。
【００２９】
また、本発明は、前記データ線側引き出し配線をなす前記金属膜に対して積層形成された前記ポリシリコン膜及び前記遮光膜の少なくとも一方は、前記シール領域において前記基板を介して入射される光がシール材に透過可能なように網目状又はストライプ状の平面パターンを備えており、前記走査線側引き出し配線をなす前記ポリシリコン膜に対して積層形成された前記金属膜及び前記遮光膜の少なくとも一方は、前記シール領域において前記基板を介して入射される光がシール材に透過可能なように網目状又はストライプ状の平面パターンを備えると良い。
【００３０】
この構成によれば、シール領域において、データ線側引き出し配線に対して積層形成された導電性のポリシリコン膜及び遮光膜の少なくとも一方は、網目状又はストライプ状の平面パターンを備えているので、当該電気光学装置の製造工程において、光硬化性樹脂等の光硬化性材料からなるシール材を用いた場合に、基板を介して光を入射すれば、この積層構造における網目の間或いはストライプの間を通ってシール材に光を照射することが出来る。従って、光硬化性樹脂等からなるシール材を良好に光硬化させることが出来る。
【００３１】
また、本発明は、前記遮光膜は、定電位源に接続されていると良い。
【００３２】
この構成によれば、遮光膜は定電位源に接続されているので、遮光膜は定電位とされる。従って、遮光膜に対向配置されるＴＦＴに対し遮光膜の電位変動が悪影響を及ぼすことはない。
【００３３】
また、本発明は、前記層間絶縁膜は、単層から構成されていると良い。
【００３４】
この構成によれば、層間絶縁膜を単層から構成すればよいので、従来の場合と比較しても層の数を増加させる必要が無く、凹状に窪んだ部分とそうでない部分との膜厚を制御すれば、当該層間絶縁膜が得られる。
【００３５】
また、本発明は、前記層間絶縁膜は、単層部分と多層部分とから構成されており、前記単層部分が前記凹状に窪んだ部分とされており、前記多層部分が前記凹状に窪んでいない部分とされていると良い。
【００３６】
この構成によれば、単層部分が凹状に窪んだ部分とされているので、凹状に窪んだ部分における層間絶縁膜の膜厚を、単層部分の膜厚として、比較的容易にして確実且つ高精度に制御できる。従って、この凹状に窪んだ部分における層間絶縁膜の膜厚を非常に薄くすることも可能となる。
【００３７】
また、本発明は、前記層間絶縁膜は、酸化シリコン膜又は窒化シリコン膜から構成されていると良い。
【００３８】
この構成によれば、酸化シリコン膜又は窒化シリコン膜からなる層間絶縁膜により、遮光膜からＴＦＴ等を電気的に絶縁できると共に遮光膜からの汚染を防止できる。しかも、このように構成された層間絶縁膜は、ＴＦＴの下地膜に適している。
【００３９】
また、本発明は、前記遮光膜は、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）及びＰｂ（鉛）のうちの少なくとも一つを含むと良い。
【００４０】
この構成によれば、遮光膜は、不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、例えば、金属単体、合金、金属シリサイド等から構成されるため、ＴＦＴアレイ基板上の遮光膜形成工程の後に行われるＴＦＴ形成工程における高温処理により、遮光膜が破壊されたり溶融しないようにできる。
【００４１】
また、本発明は、前記ギャップ材は、前記基板間のギャップに対応する所定径を持つグラスファイバ及びガラスビーズのいずれか一方からなると良い。
【００４２】
この構成によれば、グラスファイバ或いはガラスビーズがギャップ材としてシール材中に混入されているので、シール領域の表面に対して、線状領域や点状領域の応力集中が起きる。しかし、シール領域の表面における引き出し配線の厚みに起因した凸状の突出は、層間絶縁膜の凹状に窪んだ部分の深さに応じて平坦化されている。このため、当該応力集中により引き出し配線が断線したりショートしたりする可能性は低減される。
【００４３】
また、本発明は、前記層間絶縁膜の凹状に窪んだ側壁部分はテーパ状に形成されていると良い。
【００４４】
この構成によれば、層間絶縁膜の凹状に窪んだ側壁部分はテーパ状に形成されているので、電気光学装置の製造工程において、この凹状に窪んだ部分内に引き出し配線をフォトリソグラフィ工程、エッチング工程等により形成し、更にその上に絶縁膜や導電膜等の他の膜を積層する際に、この凹状に窪んだ部分内に残る電極残り等のエッチング後の残留物を低減することが出来る。このため、所定パターンの引き出し配線を的確に凹状に窪んだ部分内に形成することできる。
【００４５】
また、本発明の電気光学装置の製造方法は、前記一方の基板上の所定領域に前記遮光膜を形成する工程と、前記一方の基板及び遮光膜上に絶縁膜を形成する工程と、該絶縁膜に前記凹状に窪んだ部分に対応するレジストパターンをフォトリソグラフィで形成する工程と、該レジストパターンを介して所定時間のエッチングを行い前記凹状に窪んだ部分を形成する工程とを備えると良い。
【００４６】
この構成によれば、先ず、一方の基板上の所定領域に遮光膜が形成され、一方の基板及びこの遮光膜上に絶縁膜が形成される。次に、該絶縁膜に凹状に窪んだ部分に対応するレジストパターンが、フォトリソグラフィで形成され、その後、ドライエッチング又はウエットエッチングが、このレジストパターンを介して所定時間だけ行われて、凹状に窪んだ部分が形成される。従って、ドライエッチング又はウエットエッチングの時間管理により、凹状に窪んだ部分の深さや膜厚を制御できる。特にウエットエッチングを行えば、凹状に窪んだ側壁部分にテーパ形状を設けることが出来るので便利である。
【００４７】
また、本発明の電気光学装置の製造方法は、前記一方の基板上の所定領域に前記遮光膜を形成する工程と、前記一方の基板及び遮光膜上に第１絶縁膜を形成する工程と、該第１絶縁膜に前記凹状に窪んだ部分に対応するレジストパターンをフォトリソグラフィで形成する工程と、該レジストパターンを介してエッチングを行い前記凹状に窪んだ部分に対応する前記第１絶縁膜を除去する工程と、前記一方の基板及び第１絶縁膜上に第２絶縁膜を形成する工程とを備えると良い。
【００４８】
この構成によれば、先ず、一方の基板上の所定領域に遮光膜が形成され、一方の基板及びこの遮光膜上に第１絶縁膜が形成される。次に、この第１絶縁膜に、凹状に窪んだ部分に対応するレジストパターンが、フォトリソグラフィで形成され、その後、ドライエッチング又はウエットエッチングが、このレジストパターンを介して行われて、凹状に窪んだ部分に対応する第１絶縁膜が除去される。その後、一方の基板及びこの第１絶縁膜上に第２絶縁膜が形成される。この結果、凹状に窪んだ部分における第１層間絶縁膜の膜厚を、第２絶縁膜の膜厚の管理により、比較的容易にして確実且つ高精度に制御できる。この場合にもウエットエッチングを行えば、凹状に窪んだ部分にテーパを設けることが出来るので便利である。
【００４９】
また、本発明の電子機器は、上記電気光学装置を備えると良い。
【００５０】
この構成によれば、電子機器は、上述した本願発明の電気光学装置を備えており、配線不良が低減され、基板間のギャップ制御が精度良く行われた信頼性の高い電気光学装置により高品位の画像表示が可能となる。
【００５１】
本発明のこのような作用及び他の利得は次に説明する実施形態から明らかにする。
【００５２】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。尚、本発明の実施形態では、電気光学装置の一例として液晶装置を用いて説明する。
【００５３】
（液晶装置）
本発明による液晶装置の実施形態の構成及び動作について図１から図１１に基づいて説明する。
【００５４】
先ず、液晶装置の全体構成を図１及び図２を参照して説明する。尚、図１は、ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図２は、対向基板を含めて示す図１のＨ−Ｈ’断面図である。
【００５５】
図１において、ＴＦＴアレイ基板１０の上には、シール材５２が対向基板２０の縁に沿って設けられており、その内側に並行して、遮光性の額縁５３としての第３遮光膜が設けられている。対向基板２０はシール材５２によりＴＦＴアレイ基板１０に固着されている。シール材５２の外側の領域には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。尚、後述の走査線の信号遅延が問題にならない場合は、走査線駆動回路１０４は一辺のみに形成しても良い。また、データ線駆動回路１０１を画像表示領域の両側に設けてもよいことは言うまでもない。また、対向基板２０のコーナー部の少なくとも一個所において、ＴＦＴアレイ基板１０と対向基板２０との間で電気的に導通をとるための上下導通材１０６が設けられている。
【００５６】
データ線駆動回路１０１及び走査線駆動回路１０４は配線により後述のデータ線及び走査線に各々電気接続されている。データ線駆動回路１０１には、図示しない制御回路から即時表示可能な形式に変換された画像信号が入力され、走査線駆動回路１０４がパルス的に走査線に順番にゲート電圧を送るのに合わせて、データ線駆動回路１０１は画像信号に応じた信号電圧をデータ線に送る。そして、データ線及び走査線の交点に対応する各画素部には、画素スイッチング用のＴＦＴ３０が設けられている。ＴＦＴ３０は、ポリシリコン（ｐ−Ｓｉ）タイプのＴＦＴであるので、ＴＦＴ３０の形成時に同一工程で、データ線駆動回路１０１及び走査線駆動回路１０４を形成することも可能であり、製造上有利である。
【００５７】
図２において、電気光学物質としての液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材５２は、ＴＦＴアレイ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材（スペーサ）が混入されている。また、対向基板２０の液晶層５０に面する側には、ブラックマトリクス等の第２遮光膜２３等が設けられている。
【００５８】
次に、液晶装置の画素領域における構成について、図３から図５を参照して説明する。図３は、データ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の隣接した画素群の平面図である。図４は、図３のＡ−Ａ’断面を対向基板等と共に示す液晶装置の一実施形態の断面図であり、図５は、図３のＣ−Ｃ’断面を対向基板等と共に示す液晶装置の断面図である。尚、図４及び図５においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００５９】
図３において、液晶装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５ａを介して半導体層１ａのうち後述のソース領域に電気接続されており、画素電極９ａは、コンタクトホール８を介して半導体層１ａのうち後述のドレイン領域に電気接続されている。また、半導体層１ａのうち後述のチャネル領域１ａ’（図中右下りの斜線の領域）に対向するように走査線３ａが配置されている。そして、図中右上がりの斜線で示した領域に画素部における第１遮光膜１１ａが設けられている。即ち第１遮光膜１１ａは、画素部において、半導体層１ａのチャネル領域１ａ’を含むＴＦＴ、データ線６ａ、走査線３ａ及び容量線３ｂをＴＦＴアレイ基板の側から見て各々重なる位置に設けられている。
【００６０】
図３において特に、データ線６ａ、走査線３ａ及び容量線３ｂを含む太線で囲まれた網目状の領域においては、後述の第１層間絶縁膜が凹状に窪んで形成されており、それ以外の画素電極９ａにほぼ対応する領域においては、当該第１層間絶縁膜が相対的に凸状に形成されている。尚、第１層間絶縁膜を凹状に窪んで形成するのは、少なくともデータ線６ａ、走査線３ａ及び容量線３ｂの領域下に重なる一部分、或いは全ての領域を含むようにする。
【００６１】
図４及び図５に示すように、液晶装置１００は、透明な一方の基板の一例を構成するＴＦＴアレイ基板１０と、これに対向配置される透明な他方の基板の一例を構成する対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１９が設けられている。画素電極９ａは例えば、ＩＴＯ（Indium Tin Oxide)膜などの透明導電性薄膜からなる。また配向膜１９は例えば、ポリイミド薄膜などの有機薄膜からなる。
【００６２】
他方、対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜２２は、ポリイミド薄膜などの有機薄膜からなる。
【００６３】
ＴＦＴアレイ基板１０には、図４に示すように、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御するＴＦＴ３０が設けられている。
【００６４】
対向基板２０には、更に図３及び図４に示すように、各画素の開口領域以外の領域に第２遮光膜２３が設けられている。このため、対向基板２０の側から投射光がＴＦＴ３０の半導体層１ａのチャネル領域１ａ’やソース側ＬＤＤ（Lightly Doped Drain）（低濃度ソース）領域１ｂ及びドレイン側ＬＤＤ（低濃度ドレイン）領域１ｃに侵入することはない。更に、第２遮光膜２３は、コントラストの向上、色材の混色防止などの機能を有する。尚、第２遮光膜２３は、対向基板２０の側ではなく、ＴＦＴアレイ基板１０上に形成してもよい。
【００６５】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、シール材５２（図１及び図２参照）により囲まれた空間に液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１９及び２２により所定の配向状態を採る。
【００６６】
図４に示すように、ＴＦＴ３０に各々対向する位置においてＴＦＴアレイ基板１０と各ＴＦＴ３０との間には、第１遮光膜１１ａが各々設けられている。第１遮光膜１１ａは、好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。このような材料から構成すれば、ＴＦＴアレイ基板１０上の第１遮光膜１１ａの形成工程の後に行われるＴＦＴ３０の形成工程における高温処理により、第１遮光膜１１ａが破壊されたり溶融しないようにできる。第１遮光膜１１ａが形成されているので、ＴＦＴアレイ基板１０の側からの戻り光等がＴＦＴ３０のチャネル領域１ａ’や低濃度ソースＬＤＤ領域１ｂ、低濃度ドレイン領域１ｃに入射する事態を未然に防ぐことができ、光電流の発生によりＴＦＴ３０の特性が劣化することはない。
【００６７】
更に、第１遮光膜１１ａと複数のＴＦＴ３０との間には、第１絶縁膜１２及び第２絶縁膜１３から構成された第１層間絶縁膜１２’が設けられている。第１層間絶縁膜１２’は、ＴＦＴ３０を構成する半導体層１ａを第１遮光膜１１ａから電気的に絶縁するために設けられるものである。更に、第１層間絶縁膜１２’は、ＴＦＴアレイ基板１０の全面に形成されることにより、ＴＦＴ３０のための下地膜としての機能をも有する。即ち、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等でＴＦＴ３０の特性の劣化を防止する機能を有する。
【００６８】
ここで特に図３及び図４に示すように、第１層間絶縁膜１２’は、ＴＦＴアレイ基板上の第１遮光膜１１ａが形成されている領域においては第１遮光膜１１ａ上に形成されており、第１遮光膜１１ａが形成されていない領域においてはＴＦＴアレイ基板１０上に設けられている。そして、ＴＦＴ３０、データ線６ａ、走査線３ａ及び容量線３ｂに対向する部分が対向基板２０の側から見て凹状に窪んで形成されている。
【００６９】
本実施形態では特に、第１層間絶縁膜１２’は、単層部分と２層部分とから構成されており、第２絶縁膜１３の単層部分が薄くなって凹状に窪んだ部分とされており、第１絶縁膜１２及び第２絶縁膜１３の２層部分が厚くなって凹状に窪んでいない部分とされている。このように、第１層間絶縁膜１２’を構成すると、凹状に窪んだ部分における第１層間絶縁膜１２’の膜厚を、第２絶縁膜１３の膜厚として、比較的容易にして確実且つ高精度に制御できる。従って、この凹状に窪んだ部分における第１層間絶縁膜１２’の膜厚（即ち、第２絶縁膜１３の膜厚）を非常に薄くすることも可能となる。
【００７０】
以上の如く構成された第１層間絶縁膜１２’により、第１遮光膜１１ａからＴＦＴ３０等を電気的に絶縁し得ると共に第１遮光膜１１ａがＴＦＴ３０等を汚染する事態を未然に防げる。ここで特に、第１層間絶縁膜１２’は、ＴＦＴ３０、データ線６ａ、走査線３ａ及び容量線３ｂに対向する部分が凹状に窪んで形成されているので、従来のように第１層間絶縁膜１２’を平らに形成してその上にこれらのＴＦＴ等を形成する場合と比較すると、凹状に窪んだ部分の深さに応じて、これらのＴＦＴ等が形成された領域と形成されていない領域との合計膜厚の差が減少し、画素部における平坦化が促進される。
【００７１】
例えば、この合計膜厚の差を実質的に零にするように凹状に窪んだ部分の深さを設定すれば、その後の平坦化処理を省略できる。或いは、この合計膜厚の差を多少なりとも減少させるように凹状に窪んだ部分の深さを設定すれば、その後の平坦化処理の負担を軽減できる。より好ましくは、第１層間絶縁膜１２’は、第１遮光膜１１ａ、半導体層１ａ、容量線３ｂ及びデータ線３ａの合計膜厚に対応した深さで凹状に窪んで形成される。このように第１層間絶縁膜１２’を構成すれば、データ線６ａの上面とこれに隣接した第２層間絶縁膜４の上面とをほぼ合わせることが出来、画素電極９ａを形成する前の画素部における平坦化が促進される。
【００７２】
但し、第１層間絶縁膜１２’は、第１遮光膜１１ａ、半導体層１ａ及び容量線３ｂの合計膜厚に対応した深さで凹状に窪んで形成されてもよい。このように第１層間絶縁膜１２’を構成すれば、第２層間絶縁膜４の上面をほぼ平坦に出来、画素電極９ａを形成する前の画素部における平坦化が促進される。或いは、第１層間絶縁膜１２’は、第１遮光膜１１ａ、半導体層１ａ及び容量線３ｂのうちの一つ又は２つに対向する領域のみが凹状に窪んで形成されてもよく、画素部における各種の平坦化方式が採用可能である。
【００７３】
尚、第１層間絶縁膜１２’を２層から構成せずに、単層から構成してもよい。このように単層から構成すれば、従来の場合と比較しても層の数を増加させる必要が無い。凹状に窪んだ部分とそうでない部分との膜厚を後述の製造プロセス中の説明にあるように、例えばエッチング時間管理により制御すれば、このような単層からなる第１層間絶縁膜が得られる。
【００７４】
再び図４において、第１層間絶縁膜１２’は、例えば、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス又は、酸化シリコン膜、窒化シリコン膜等からなる。
【００７５】
本実施形態では図３に示したように、半導体層１ａの高濃度ドレイン領域１ｅは、データ線６ａに沿って延設されており、第１遮光膜１１ａは、データ線６ａの下にも設けられているので、データ線６ａに沿って延設された第１蓄積容量電極１ｆと第１遮光膜１１ａとの間で、第２絶縁膜１３を介して容量が形成される。この結果、データ線６ａの下という開口領域を外れたスペースを有効に利用して、画素電極９ａの蓄積容量を増やすことが出来る。
【００７６】
本実施形態では図３及び図５に示すように、第１層間絶縁膜１２’は、容量線３ｂの一部である第２蓄積容量電極に対向する部分も凹状に窪んで形成されているので、第１層間絶縁膜１２’の上方に容量線３ｂが配線されても、当該容量線３ｂが配線された領域における平坦化を図ることが出来る。そして、容量線３ｂに対向する部分における第１層間絶縁膜１２’の膜厚は非常に薄く（例えば、１００〜２００ｎｍ程度に）構成されており、且つ、第１遮光膜１１ａが容量線３ｂの下にも設けられているので、容量線３ｂの表面積を増やすことなく第２絶縁膜１３を介して対向配置された第１遮光膜１１ａと半導体層１ａの高濃度ドレイン領域１ｅから延設された第１蓄積容量電極１ｆとの間における容量を増やすことが出来る。即ち、全体として画素電極９ａの蓄積容量を増やすことが出来る。このように、特に画像表示領域中の限られた領域において各画素の開口領域を狭めないように蓄積容量を増加させることができるので大変有利である。
【００７７】
本実施形態では、好ましくは第１遮光膜１１ａは定電位線に電気接続されており、定電位とされる。従って、第１遮光膜１１ａに対向配置されるＴＦＴ３０に対し第１遮光膜１１ａの電位変動が悪影響を及ぼすことはない。この場合、定電位線の定電位としては、接地電位に等しくてもよいし、対向電極２１の電位に等しくてもよい。また、定電位線は、液晶装置１００を駆動するための周辺駆動回路（図１のデータ線駆動回路１０１、走査線駆動回路１０４等）の負電源、正電源等の定電位源に接続されてもよい。
【００７８】
再び、図４において、ＴＦＴ３０は、ＬＤＤ構造を有しており、走査線３ａ、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁薄膜２、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ、データ線６ａ、半導体層１ａの低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つが接続されている。低濃度ソース領域１ｂ及び高濃度ソース領域１ｄ並びに低濃度ドレイン領域１ｃ及び高濃度ドレイン領域１ｅは後述のように、半導体層１ａに対し、ｎ型又はｐ型のチャネルを形成するかに応じて所定濃度のｎ型用又はｐ型用の不純物イオンをドープすることにより形成されている。ｎ型チャネルのＴＦＴは、動作速度が速いという利点があり、画素のスイッチング素子であるＴＦＴ３０として用いられることが多い。本実施形態では特にデータ線６ａは、Ａｌ等の金属膜や金属シリサイド等の合金膜などの遮光性の薄膜から構成されている。また、走査線３ａ、絶縁薄膜２及び第１層間絶縁膜１２’の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５ａ及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された第２層間絶縁膜４が形成されている。この高濃度ソース領域１ｄへのコンタクトホール５ａを介して、データ線６ａは高濃度ソース領域１ｄに電気接続されている。更に、データ線６ａ及び第２層間絶縁膜４の上には、高濃度ドレイン領域１ｅへのコンタクトホール８が形成された第３層間絶縁膜７が形成されている。この高濃度ドレイン領域１ｅへのコンタクトホール８を介して、画素電極９ａは高濃度ドレイン領域１ｅに電気接続されている。前述の画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００７９】
ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を持ってよいし、走査線３ａの一部からなるゲート電極をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。
【００８０】
また、図４に示すＴＦＴ３０の構造において、ＴＦＴ３０の高濃度ソース領域１ｄと高濃度ドレイン領域１ｅとの間に、絶縁薄膜２を介して同一の走査信号が供給される走査線３ａの一部からなる２つのゲート電極を直列抵抗となるように設けて、デユアルゲート（ダブルゲート）構造のＴＦＴとしてもよい。これにより、ＴＦＴ３０のリーク電流を低減することができる。また、デユアルゲート構造のＴＦＴを、上述のＬＤＤ構造、或いはオフセット構造を持つようにすれば、更にＴＦＴ３０のリーク電流を低減することができ、高いコントラスト比を実現することができる。また、デユアルゲート構造により、冗長性を持たすことができ、大幅に画素欠陥を低減できるだけでなく、高温動作時でも、リーク電流が低いため、高コントラスト比の画質を実現することができる。尚、ＴＦＴ３０の高濃度ソース領域１ｄと高濃度ドレイン領域１ｅとの間に設ける走査線３ａの一部からなるゲート電極は３つ以上でもよいことは言うまでもない。
【００８１】
ここで、一般には、半導体層１ａのチャネル領域１a’、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ等に、光が入射すると光電変換効果により光電流が発生してしまいＴＦＴ３０のトランジスタ特性が劣化するが、本実施形態では、走査線３ａを上側から覆うようにデータ線６ａがＡｌ等の遮光性の金属薄膜から形成されているので、少なくとも半導体層１ａのチャネル領域１ａ’及び低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃへの入射光を効果的に防ぐことが出来る。また、前述のように、ＴＦＴ３０の下側には、第１遮光膜１１ａが設けられているので、少なくとも半導体層１ａのチャネル領域１ａ’及び低濃度ドレイン領域１ｂ、低濃度ドレイン領域１ｃへの戻り光（即ち、図４で下側からの光）の入射を効果的に防ぐことが出来る。
【００８２】
また図５に示すように、画素電極９ａには蓄積容量７０が各々設けられている。この蓄積容量７０は、より具体的には、半導体層１ａの高濃度ドレイン領域１ｅから延設されたポリシリコン膜からなる第１蓄積容量電極１ｆ、絶縁薄膜２と同一工程により形成される誘電体膜２’、走査線３ａと同一工程により形成される容量線３ｂ、第２層間絶縁膜４及び第３層間絶縁膜７、並びに第２層間絶縁膜４及び第３層間絶縁膜７を介して容量線３ｂに対向する画素電極９ａの一部から構成されている。このように蓄積容量７０が設けられているため、デューティー比が小さくても高精細な表示が可能とされる。容量線３ｂは、図３に示すように、ＴＦＴアレイ基板１０の面上において走査線３ａと平行に設けられている。更に、本実施形態では、第１蓄積容量電極１ｆ下の第１層間絶縁膜１２’を薄膜化できるので、蓄積容量の増大を図ることが出来、画質品位の高い液晶装置が実現できる。
【００８３】
尚、図５に示すように、第１遮光膜１１ａを蓄積容量７０の配線として利用することも可能である。この場合、第１蓄積容量電極１ｆを容量線３ｂの一部からなる第２蓄積容量電極と第１遮光膜１１ａの一部からなる第３蓄積容量電極とで各々絶縁膜を介して上下から挟み込む構造とすることにより、少ない面積で効率良く容量を付加することが可能となる。
【００８４】
次に、液晶装置のシール領域における構成について、図６から図９を参照して説明する。図６は、引き出し配線が設けられたシール領域におけるＴＦＴアレイ基板の平面図であり、図７は、図６の引き出し配線部を拡大して示す拡大平面図であり、図８は、引き出し配線部の断面図である。また、図９は、図８のＤ−Ｄ’線に沿った断面図であり、画像信号線を横切って形成される各種の中継配線部の断面図である。尚、図９の各種中継配線は凹状に窪んだ部分に形成されている。
【００８５】
図６において、ＴＦＴ基板アレイ基板１０の周辺部に設けられた外部回路接続端子１０２からは、走査線駆動回路１０４に走査線駆動信号線１０５ａが配線されており、データ線駆動回路１０１とシール領域との間の領域に、Ｘ方向に複数の画像信号線１１５が配線されている。そして、データ線６ａの延長線上におけるシール領域下には、データ線駆動回路１０１からのサンプリング回路駆動信号線１１４の引き出し配線３０１ａ及び画像信号線１１５からの引き出し配線３０１ｂからなる引き出し配線（以下、“データ線側引き出し配線”と称する）３０１が設けられている。他方、走査線３ａの延長線上におけるシール領域下には、走査線駆動回路１０４からの走査線側引き出し配線４０１ａが設けられている。また、容量線３ｂから延設された引き出し配線４０１ｂを設けても良い。容量線３ｂは引き出し配線４０１ｂを介して走査線駆動回路１０４の負電源、正電源等の定電位源に接続すると、専用の定電位線を設ける必要がなるなり、有利である。これら引き出し配線４０１（以下、“走査線側引き出し配線”と称する。）に並べて、その端部に対向電極（共通電極）電位配線１１２を設置しても良い。この対向電極電位配線１１２は、上下導通端子１０６ａ及び上下導通材１０６を介して対向基板２０に形成された対向電極２１（図４及び図５参照）に接続されている。また、データ線駆動回路１０１に所定検査用の信号を入力するための検査端子１１１が、データ線駆動回路１０１に隣接して設けられている。
【００８６】
図６において、ＴＦＴアレイ基板１０上には、データ線６ａに画像信号を所定のタイミングで印加するサンプリング回路１０３が設けられている。サンプリング回路１０３は、データ線６ａ毎に設けられた複数のスイッチング素子（例えば、ＴＦＴ）を備えており、複数のシリアル−パラレル変換された画像信号が複数の画像信号線１１５から中継配線１１６及び引き出し配線３０１ｂを介して各々入力されると、これを、データ線駆動回路１０１からサンプリング回路駆動信号線１１４及び引き出し配線３０１ａを介して供給されるサンプリング回路駆動信号のタイミングで各スイッチング素子によりサンプリングし、各データ線６ａに印加するように構成されている。また、サンプリング回路駆動信号線１１４と画像信号線１１５が層間絶縁膜を介して交差する部分は、中継配線１１６を用いて、サンプリング回路駆動信号線１１４と引き出し配線３０１ａを電気接続する。尚、サンプリング回路１０３に加えて、ＴＦＴアレイ基板１０上に、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【００８７】
図７に示すように、データ線側引き出し配線３０１は各々、Ｙ方向に延びており、幅Ｌを有し、相隣接する配線同士は間隔Ｓをおいて配列されている。そして、データ線側引き出し配線３０１は、データ線６ａと同じＡｌ膜から構成されており、図８（１）に示すように、データ線側引き出し配線３０１の下には、走査線３ａと同じポリシリコン膜から構成されたダミー配線３０２が設けられている。
【００８８】
尚、図６及び図７において、額縁５３としての第３遮光膜下には画像表示領域を構成する画素と同一構成を持つダミー画素が形成されている。液晶の配向不良領域等を隠すように設けられた額縁としての第３遮光膜５３下に表示用の画素を構成する必要は無いが、画像表示領域の縁付近の画素の特性安定化のために、このように画像表示領域の縁よりも外に所定幅だけダミー画素が設けられる。
【００８９】
他方、図６に示した走査線側引き出し配線４０１は各々、Ｘ方向に延びており、相隣接する配線同士は間隔をおいて配列されている。そして、走査線側引き出し配線４０１は、走査線３ａと同じポリシリコン膜から構成されており、図８（２）に示すように、走査線側引き出し配線４０１の上には、データ線６ａと同じＡｌ膜から構成されたダミー配線４０２が設けられている。
【００９０】
図８（１）及び図８（２）に示すように、本実施形態では特に、第１層間絶縁膜１２’は、シール領域においてデータ線側引き出し配線３０１及び走査線側引き出し配線４０１に対向する部分が凹状に窪んで形成されている。従って、ＴＦＴアレイ基板側のシール領域においてシール材５２に接する第３層間絶縁膜７の表面においてデータ線側引き出し配線３０１及び走査線側引き出し配線４０１上に形成される凸状の突出の高さは、当該凹状に窪んだ部分の深さに応じて低められており、同図に各々示したように、第３層間絶縁膜７の表面はほぼ平坦にされている。この結果、シール領域において、シール材５２に混入されたグラスファイバやガラスビーズ等のギャップ材３００を介してかかる応力は第３層間絶縁膜７の面上に一様に分散される。従って、前述の図２４及び図２５に示したように、ギャップ材３００により、各引き出し配線が断線したりショートしたりする可能性は大きく低減される。
【００９１】
更に、液晶層５０に面する画素領域の表面とシール材５２に面するシール領域の表面の高さの差も小さくなる。このため、従来のように、基板間ギャップよりも１μｍ程度小さい径を持つギャップ材を使用する必要が無くなり、基板間ギャップと同程度の径を持つギャップ材３００を使用することが可能となる。このことは、前述のように、画素の微細化による液晶層５０の配向不良を防ぐべく基板間ギャップを狭める場合に、大きな効果が期待できる。
【００９２】
そして、本実施形態では特に、シール領域において、データ線側引き出し配線３０１に対しては、ポリシリコン膜からなるダミー配線３０２が、第２層間絶縁膜４を介して積層形成されている。他方、走査線側引き出し配線４０１に対しては、Ａｌ膜からなるダミー配線４０２が第２層間絶縁膜４を介して積層形成されている。従って、画像表示領域の上下の辺におけるシール領域における第３層間絶縁膜７の表面の高さと、画像表示領域の左右の辺における第３層間絶縁膜７の表面の高さとは一致するので、シール材５２の全体に混入されるギャップ材３００による基板間ギャップの制御が安定なものとなる。
【００９３】
ここで、シール領域における合計膜厚の調整用のダミー配線３０２は、データ線側引き出し配線３０１に電気接続していてもよい。同様にダミー配線４０２は、走査線側引き出し配線４０１に電気接続していても良い。このような構成を採れば、配線の冗長が可能となる。また、電気的に浮遊していても問題はないし、第１遮光膜１１ａと同一工程で形成される導電膜を引き出し配線として利用してもよい。
【００９４】
本実施形態では、図７に示すように、第２層間絶縁膜４（図８（１）及び（２）参照）に開孔されたコンタクトホール３０５を介して更に、ダミー配線３０２は、データ線側引き出し配線３０１に電気接続されている。同様に、ダミー配線４０２は、走査線側引き出し配線４０１に電気接続されている。この結果、データ線側引き出し配線３０１及び走査線側引き出し配線４０１は各々２つの導電膜（Ａｌ膜及びポリシリコン膜）からなる冗長構造を有する。従って、例えば、シール領域下においてギャップ材３００による応力を受けてデータ線側引き出し配線３０１又は走査線側引き出し配線４０１が断線しても、或いは、ＴＦＴアレイ基板１０に垂直な方向にＡｌ膜が導電層が第２層間絶縁膜４を破ってポリシリコン膜にショートしても配線不良とならないで済むので有利である。
【００９５】
更に、図８（３）に示すように、図８（１）の構成に加えて、ダミー配線３０２の下に、第１遮光膜１１ａと同一のＷ（タングステン）等からなる遮光膜配線３０３を積層形成してもよい。この場合にも、遮光膜配線３０３を、第１層間絶縁膜１２’に設けられたコンタクトホールを介してダミー配線３０２及びデータ線側引き出し配線３０１に電気接続すれば、３つの導電膜からなる冗長構造が得られ、配線不良の可能性は、更に低減される。同時に、シール領域と画素領域との表面の高さの差を調整するために遮光膜配線３０３を利用することも出来る。従って、遮光膜配線３０３をデータ線側引き出し配線３０１の冗長配線としてでなく、専ら膜厚調節用の膜として電気的に浮遊させてもよいし、データ線６ａ以外の容量線３ｂや第１遮光膜１１ａ用の配線として用いることも出来る。尚、走査線側引き出し配線４０１も同様の構造で形成できることは言うまでもない。
【００９６】
尚、本実施形態では、図８（１）及び（２）に示したように、画素領域における凹状の窪みを形成する場合と同様に、凹状の窪みが形成される第１層間絶縁膜１２’を単層から構成してもよい。或いは、図８（３）に示したように、第１層間絶縁膜１２’を、第１絶縁膜１２のみの単層部分と第１及び第２絶縁膜１３の多層部分とから構成してもよい。
【００９７】
本実施形態では、図７に示すように、シール領域において、データ線側引き出し配線３０１及びこれに積層形成されたダミー配線３０２は、ストライプ状の平面パターンを備えており、相隣接する配線間に配線間隔Ｓに対応する光透過用の隙間が設けられている。従って、後述の液晶装置１００の製造工程において、光硬化性樹脂からなるシール材５２を用いた場合に、ＴＦＴアレイ基板１０を介して光を入射すれば、この積層構造における光透過用の隙間を通ってシール材５２に光を十分に照射することが出来る。従って、光硬化性樹脂からなるシール材５２を、両方の基板の側からの光により良好に光硬化させることが出来る。特に、このように光硬化できれば、熱硬化の場合と比べて余分な熱を液晶装置１００に与えなくて済むので、液晶装置１００の各構成要素の熱劣化を防いだり、熱歪みによる装置欠陥の発生を防いだり出来るので有利である。また、光照射の時間が少なくて済むため、配向膜にダメージを与えることがない。従って、液晶のティルト角が高いまま維持されるので、液晶の配向不良（ディスクリネーション）による画質劣化を防ぐことが出来る。
【００９８】
ところで、図６において、画像信号線１１５は、第２層間絶縁膜４上に形成されたＡｌ膜から構成されているため、これと交差するデータ線駆動回路１０１から引き出し配線３０１ａに至るサンプリング回路駆動信号線１１４は、Ａｌ膜から構成することはできない。このため、画像信号線１１５の下層又は上層等を通る図９の如き立体的な中継配線１１６が必要となる。また、中継配線１１６はできる限り時定数を下げる工夫が必要である。そこで以下に述べるような方式が考えられる。図９（１）〜（４）はそれぞれ図７のＤ−Ｄ’断面図である。
【００９９】
図９（１）において、第１導電膜１１６ａは、走査線３ａと同一のポリシリコン膜から構成されており、画像信号線１１５と交差するように第２層間絶縁膜４の下を通されている。そして、画像信号線１１５の両側において第２層間絶縁膜４に開孔されたコンタクトホールを介してサンプリング回路駆動信号線１１４と引き出し配線３０１ａとを各々電気接続するように構成されている。
【０１００】
図９（２）において、第２導電膜１１６ｂは、第１遮光膜１１ａと同一のＷ（タングステン）等の高融点金属膜あるいは合金膜等から構成されており、画像信号線１１５と交差するように第１層間絶縁膜１２’の下を通されている。そして、画像信号線１１５の両側において第１層間絶縁膜１２’及び第２層間絶縁膜４に開孔されたコンタクトホールを介して、サンプリング回路駆動信号線１１４と引き出し配線３０１ａとを各々電気接続するように構成されている。このような構成を採れば、中継配線１１６を低抵抗な高融点金属等で形成できるため、配線抵抗を下げることが可能となり、サンプリング回路駆動信号の遅延を招かない。従って、サンプリング回路において十分に画像信号を書き込むことができるため、画質品位の高い液晶装置を実現できる。また、サンプリング期間が短かくなっても、高速に画像信号を書き込むことができるため、高精細な液晶装置を実現することができる。
【０１０１】
図９（３）において、中継配線１１６は、走査線３ａと同一のポリシリコン膜からなる第１導電膜１１６ａと第１遮光膜１１ａと同一のＷ（タングステン）等の高融点金属膜からなる第２導電膜１１６ｂとから構成されており、画像信号線１１５と交差するように第２層間絶縁膜４及び第１層間絶縁膜１２’の下を各々通されている。そして、画像信号線１１５の両側において第１層間絶縁膜１２’及び第２層間絶縁膜４に各々開孔されたコンタクトホールを介して、サンプリング回路駆動信号線１１４と引き出し配線３０１ａとを各々電気接続するように構成されている。このような構成を採れば、画像信号線１１５との上下層に第１層間絶縁膜１２’及び第２層間絶縁膜４を介して第１導電膜１１６ａ及び第２導電膜１１６ｂを形成するため、冗長構造が実現できる。また、第２導電膜１１６ｂは、低抵抗な高融点金属からなるため、配線抵抗を下げることが可能となり、サンプリング回路駆動信号の信号遅延を招かない。尚、第１導電膜１１６ａと第２導電膜１１６ｂとを直接に電気接続するようにしたが、第２導電膜１１６ｂとサンプリング回路駆動信号線１１４或いは引き出し配線３０１ａと直接に電気接続するようにしてもよい。
【０１０２】
図９（４）において、中継配線１１６は、図９（３）の構成に加えて、第３層間絶縁膜７上に更に、少なくとも画素開口領域の一部を規定するための高融点金属等からなる導電性遮光膜からなる第３導電膜１１６ｃが、画像信号線１１５と交差するように通されており、その上に第４層間絶縁膜１１７が形成されている。そして、画像信号線１１５の両側において第３層間絶縁膜７に開孔されたコンタクトホールを介して、サンプリング回路駆動信号線１１４と引き出し配線３０１ａとを第１導電膜１１６ａと共に各々電気接続するように構成されている。このような構成を採れば、画像信号線１１５との上下層に第１層間絶縁膜１２’、第２層間絶縁膜４及び第３層間絶縁膜７を介して中継配線１１６を第１導電膜１１６ａ、第２導電膜１１６ｂ、第３導電膜１１６ｃからなる３層で形成するため、更なる冗長構造が実現できる。また、第２導電膜１１６ｂ及び第３導電膜１１６ｃは、低抵抗な高融点金属からなるため、配線抵抗をなお一層下げることが可能となり、サンプリング回路駆動信号の信号遅延を招かない。尚、図７に示すように画像信号線１１５を複数設ける場合に、画像信号線１１５と引き出し配線３０１ｂを接続するための中継配線１１６を設ける必要がある。具体的に説明すると、画像信号線１１５と中継配線１１６はコンタクトホール３０５により電気接続され、他の画像信号線１１５の形成領域を層間絶縁膜を介して交差するように引き出し配線３０１ｂにコンタクトホール３０５により電気接続する。このように画像信号線１１５からの中継配線１１６も上述のサンプリング回路駆動信号線１１４の中継配線１１６と同様な構成を採ることで画像信号の遅延を最小限に抑えることができる。
【０１０３】
次に、図１０を参照して、図６から図９に示したシール領域における基板間ギャップ（即ち、シール材５２の厚み）と、図３から図５に示した画素領域における基板間ギャップ（即ち、液晶層５０の厚み）とを、各種の形態について比較して説明する。尚、図１０では、走査線側引き出し配線４０１が通されたシール領域を画素領域と比較するが、図８（１）及び（２）に示したように、データ線側引き出し配線３０１が通されたシール領域の場合にも、同様である。
【０１０４】
先ず、図１０（１）に示すように、従来はシール領域下に、主にデータ線６ａを構成するＡｌ膜並びに主に走査線３ａ及び容量線３ｂを構成するポリシリコン膜とから冗長構造を持つ引き出し配線４０１を設け、第１遮光膜１１ａと同一工程で形成される導電膜を設けず、且つ引き出し配線４０１を層間絶縁膜の凹状の窪みに埋め込まない場合を考える。この場合、シール領域の表面は、画素領域の表面と比較して、Ａｌ膜及びポリシリコン膜の分だけ高くなり且つ画素電極９ａを構成するＩＴＯ膜の分だけ低くなるので、シール領域における基板間ギャップＬ１は、画素領域における基板間ギャップＬ３よりも（例えば、６００〜８００ｎｍ程度）小さくなる。他方、この場合、シール領域の表面は、ＴＦＴ形成領域と比較して、第１遮光膜１１ａ、半導体層１ａ及び絶縁薄膜２の分だけ低くなるので、シール領域における基板間ギャップＬ１は、ＴＦＴ形成領域における基板間ギャップＬ２よりも大きくなる（Ｌ２＜Ｌ１＜Ｌ３）。
【０１０５】
次に、図１０（２）に示すように、本実施形態ではシール領域下に、Ａｌ膜及びポリシリコン膜とから冗長構造を持つ引き出し配線４０１を設け、第１遮光膜と同一工程で形成される導電膜を設けず、且つ引き出し配線４０１を層間絶縁膜の凹状の窪みに埋め込んだ場合を考える。この場合、シール領域の表面は、図１０（１）の場合と比べて、凹状の窪みの深さの分だけ低くなるので、シール領域における基板間ギャップＬ１は、画素領域における基板間ギャップＬ３と等しくなる。そして、シール領域における基板間ギャップＬ１は、ＴＦＴ形成領域における基板間ギャップＬ２よりも大きくなる（Ｌ２＜Ｌ１＝Ｌ３）。
【０１０６】
次に、図１０（３）に示すように、更に本実施形態ではシール領域下に、Ａｌ膜及びポリシリコン膜とから冗長構造を持つ引き出し配線４０１を設け、第１遮光膜１１ａと同一工程で形成される導電膜４０３を設け、且つ引き出し配線４０１を層間絶縁膜の凹状の窪みに埋め込んだ場合を考える。この場合、シール領域の表面は、図１０（２）の場合と比べて、導電膜４０３の分だけ高くなるが、その分だけ凹状の窪みの深さを深くしてあるので、シール領域における基板間ギャップＬ１は、画素領域における基板間ギャップＬ３と等しくなる。そして、シール領域における基板間ギャップＬ１は、ＴＦＴ形成領域における基板間ギャップＬ２ともほぼ等しくなる（Ｌ１＝Ｌ２＝Ｌ３）。
【０１０７】
以上図１０（２）、（３）に示したように、本実施形態では、層間絶縁膜に形成した凹状の窪みにデータ線側引き出し配線３０１及び走査線側引き出し配線４０１を埋め込むことにより、画素領域とシール領域とにおける基板間ギャップをほぼ等しく出来るので、図１０（１）に示す従来例のように、画素領域における基板間ギャップよりも１μｍ程度小さい径を持つギャップ材を使用する必要が無くなり、画素領域における基板間ギャップと同程度の径を持つギャップ材３００を使用することが可能となる。このことは、前述のように、画素の微細化による液晶の配向不良を防ぐべく基板間ギャップを狭める場合に、大きな効果が期待できる。即ち、基板間ギャップを４μｍから３μｍ或いは２μｍに狭めた場合に、従来のように、シール領域の表面が平坦化されていない場合には、２μｍ或いは１μｍの径を持つ非常に微少なギャップ材が必要となり、精度の高いギャップ制御は実際上極めて困難となるが、本実施形態のように、シール領域の表面が平坦化されていれば、基板間ギャップに等しい３μｍ或いは２μｍ程度の径を持つギャップ材で足りる。従って、比較的大きい径のギャップ材を用いて、精度の高いギャップ制御を行える。また、ギャップが狭まると、シール材に含有される光硬化性樹脂の接着力が著しく低下し、信頼性の低下を招くが、本実施形態では、シール領域下でも同程度のギャップが確保できるため、液晶装置の基板間の接着強度に支障をきたすことがない。
【０１０８】
尚、この観点からは、図１１に示すように、第１層間絶縁膜１２’において、データ線側引き出し配線３０１に対向する部分に加えてデータ線側引き出し配線３０１に対向しない部分をも含めてシール領域全体を凹状に窪めて形成してもよい。このように構成しても、シール領域の表面の高さ（即ち、全体として凹状に窪んだシール領域内で複数のデータ線側引き出し配線３０１上に各々位置し、凸状に突出した部分の表面の高さ）と画素領域の高さの差は小さくなるので、基板間ギャップ（Ｌ３）と同程度の径（Ｌ１）を持つギャップ材３００を用いて、精度の高いギャップ制御を行える。
【０１０９】
次に図１２を参照して、以上の実施形態における定電位線と第１遮光膜との電気接続について説明を加える。尚、図１２は、定電位線と第１遮光膜との接続の一例を示すＴＦＴアレイ基板上における配線の平面図である。
【０１１０】
図１２に示すように本例では、走査線駆動回路１０４は画像表示領域の両側に設けられており、例えば定電位の負電源ＶＳＳＹが外部電源装置から外部回路接続端子及び定電位線５００を介して供給される。定電位線５００は、例えばデータ線６ａと同じＡｌ膜から形成されており、特に額縁５３としての第３遮光膜下において第３遮光膜５３に沿って配線された部分を含む。他方、第１遮光膜１１ａは、前述のように画像表示領域内において走査線３ａ、容量線３ｂ及びデータ線６ａに沿って引き回されており、第３遮光膜５３下において定電位線５００とコンタクトホール５０２を介して接続されている。このように、第３遮光膜５３下のデッドスペースを有効に使うことにより、他の配線（データ線６ａ、走査線３ａ等）を妨害しないように、定電位線５００と第１遮光膜１１ａとを第３遮光膜５３下でコンタクトホール５０２を介して接続することができる。尚、定電位線５００は、データ線駆動回路１０１の定電位の電源等を使用しても、何ら問題の無いことは言うまでもない。
【０１１１】
尚、以上の実施形態において、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Tape Automated Bonding)基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。
【０１１２】
また、図１から図１１には示されていないが、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（ツイステッドネマティック）モード、 ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−ＳＴＮ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【０１１３】
次に以上のように構成された本実施形態の動作について図１及び図４を参照して説明する。
【０１１４】
先ず、制御回路から画像信号を受けたデータ線駆動回路１０１は、この画像信号に応じたタイミング及び大きさで信号電圧をデータ線６ａに印加し、これと並行して、走査線駆動回路１０４は、所定タイミングで走査線３ａにゲート電圧をパルス的に順次印加し、ＴＦＴ３０は駆動される。これにより、ゲート電圧がオンとされた時点でソース電圧が印加されたＴＦＴ３０においては、高濃度ソース領域１ｄ及び低濃度ソース領域１ｂ、半導体層１ａに形成されたチャネル領域１ａ’並びに低濃度ドレイン領域１ｃ及び高濃度ドレイン領域１ｅを介して画素電極９ａに電圧が印加される。そして、この画素電極９ａの電圧は、ソース電圧が印加された時間よりも例えば３桁も長い時間だけ蓄積容量７０（図５参照）により保持される。以上のように、画素電極９ａに電圧が印加されると、液晶層５０におけるこの画素電極９ａと対向電極２１とに挟まれた部分における液晶の配向状態が変化し、ノーマリーホワイトモードであれば、印加された電圧に応じて投射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて投射光がこの液晶部分を通過可能とされ、全体として液晶装置１００からは画像信号に応じたコントラストを持つ光が出射する。
【０１１５】
特に本実施形態では、第１層間絶縁膜１２’はＴＦＴ３０や各種配線に対向する位置において凹状に窪んで形成されているので、液晶の配向不良が低減されている。そして、第１層間絶縁膜１２’はシール領域内のデータ線側引き出し配線３０１及び走査線側引き出し配線４０１に対向する位置においても、凹状に窪んで形成されているので、精度の良い基板間ギャップ制御により、液晶の配向不良が低減されている。これらの結果、最終的には、液晶装置１００により、高解像度且つ高コントラストで高画質の画像を表示することが可能となる。
【０１１６】
以上説明した液晶装置１００は、カラー液晶プロジェクタに適用されるため、３つの液晶装置１００がＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、液晶装置１００においても第２遮光膜２３の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に本実施形態の液晶装置を適用できる。更に、対向基板２０上に１画素1個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を形成することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー液晶装置が実現できる。
【０１１７】
液晶装置１００では、従来と同様に投射光を対向基板２０の側から入射することとしたが、第１遮光膜１１ａが存在するので、ＴＦＴアレイ基板１０の側から投射光を入射し、対向基板２０の側から出射するようにしても良い。即ち、このように液晶装置１００を液晶プロジェクタに取り付けても、半導体層１ａのチャネル領域１ａ’及び低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに光が入射することを防ぐことが出来、高画質の画像を表示することが可能である。ここで、従来は、ＴＦＴアレイ基板１０の裏面側での反射を防止するために、反射防止用のＡＲ（Anti Reflection)被膜された偏光板を別途配置したり、ＡＲフィルムを貼り付ける必要があった。しかし、本実施形態では、ＴＦＴアレイ基板１０の表面と半導体層１ａの少なくともチャネル領域１ａ’及び低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃとの間に第１遮光膜１１ａが形成されているため、このようなＡＲ被膜された偏光板やＡＲフィルムを用いたり、ＴＦＴアレイ基板１０そのものをＡＲ処理した基板を使用する必要が無くなる。従って、本実施形態によれば、材料コストを削減でき、また偏光板貼り付け時に、ごみ、傷等により、歩留まりを落とすことがなく大変有利である。また、耐光性が優れているため、明るい光源を使用したり、偏光ビームスプリッタにより偏光変換して、光利用効率を向上させても、光によるクロストーク等の画質劣化を生じない。
【０１１８】
尚、液晶装置１００において、ＴＦＴアレイ基板１０側における液晶分子の配向不良を更に抑制するために、第３層間絶縁膜７の上に更に平坦化膜をスピンコート等で塗布してもよく、又はＣＭＰ処理を施してもよい。或いは、第３層間絶縁膜７を平坦化膜で形成してもよい。本実施形態では、図８から図１０等に示したように、第１層間絶縁膜１２’の凹状の窪みによりＴＦＴ３０や各種配線が形成された部分とそれ以外の部分とが殆ど同じ高さとされるため、このような平坦化処理は一般に必要でないが、より高品位の画像を表示するために、このように最上層部において更なる平坦化を行う場合にも、平坦化膜を非常に薄くできたり、平坦化処理を僅かに加えるだけで済むので本実施形態は、大変有利である。尚、ＴＦＴアレイ基板１０に溝を形成し、ＴＦＴ３０や各種配線を溝の中に形成しても同様の効果を得られる。
【０１１９】
また、液晶装置１００の各画素のスイッチング素子は、正スタガ型又はコプラナー型のポリシリコンＴＦＴであるとして説明したが、逆スタガ型のＴＦＴやアモルファスシリコンＴＦＴ等の他の形式のＴＦＴに対しても、本実施形態は有効である。
【０１２０】
更に、液晶装置１００の各画素のスイッチング素子として、ＴＦＴに変えて、ＴＦＤ（Thin Film Diode：薄膜ダイオード）素子等の２端子型非線形素子を用いてもよい。この場合には、走査線及びデータ線のうちの一方を対向基板に設けてストライプ状の対向電極とし、他方を素子アレイ基板に設けて、各ＴＦＤ素子等を介して各画素電極に接続するように構成すればよい。或いは、液晶装置１００の各画素にスイッチング素子を設けることなく、パッシブマトリクス型の液晶装置として構成してもよい。あるいは、液晶装置に限らず、エレクトロルミネッセンス等さまざまな電気光学装置として構成してもよい。これらの場合にも、シール領域下における引き出し配線部を平坦化する構成を採れば、配線不良を防ぐことができると共に基板間ギャップを精度良く制御できる。
【０１２１】
更に、液晶装置１００においては、一例として液晶層５０をネマティック液晶から構成したが、液晶を高分子中に微小粒として分散させた高分子分散型液晶を用いれば、配向膜１９及び２２、並びに前述の偏光フィルム、偏光板等が不要となり、光利用効率が高まることによる液晶装置の高輝度化や低消費電力化の利点が得られる。更に、画素電極９ａをＡｌ等の反射率の高い金属膜から構成することにより、液晶装置１００を反射型液晶装置に適用する場合には、電圧無印加状態で液晶分子がほぼ垂直配向されたＳＨ（スーパーホメオトロピック）型液晶などを用いても良い。更にまた、液晶装置１００においては、液晶層５０に対し垂直な電界（縦電界）を印加するように対向基板２０の側に対向電極２１を設けているが、液晶層５０に平行な電界（横電界）を印加するように一対の横電界発生用の電極から画素電極９ａを各々構成する（即ち、対向基板２０の側には縦電界発生用の電極を設けることなく、ＴＦＴアレイ基板１０の側に横電界発生用の電極を設ける）ことも可能である。このように横電界を用いると、縦電界を用いた場合よりも視野角を広げる上で有利である。その他、各種の液晶材料（液晶相）、動作モード、液晶配列、駆動方法等に本実施形態を適用することが可能である。
【０１２２】
（液晶装置の製造プロセス）
次に、以上のような構成を持つ液晶装置１００の製造プロセスについて図１３から図１９を参照して説明する。尚、図１３から図１６は各工程におけるＴＦＴアレイ基板１０側の各層を図４のＡ−Ａ’断面に対応させて示す工程図であり、図１７から図１９は各工程におけるシール領域下のデータ線側引き出し配線３０１に積層される各層を示す工程図である。そして、両図に記された工程（１）〜工程（１７）は、ＴＦＴアレイ基板１０上の相異なる部分における同一の工程として各々一括して行われるものである。
【０１２３】
先ず、図１３から図１６を参照して、図４のＡ−Ａ’断面に対応するＴＦＴ３０を含む部分の製造プロセスについて説明する。
【０１２４】
図１３の工程（１）に示すように、石英基板、ハードガラス等のＴＦＴアレイ基板１０を用意する。ここで、好ましくはＮ２（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。即ち、製造プロセスにおける最高温で高温処理される温度に合わせて、事前にＴＦＴアレイ基板１０を同じ温度かそれ以上の温度で熱処理しておくと良い。
【０１２５】
このように処理されたＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光膜１１を形成する。
【０１２６】
続いて、工程（２）に示すように、該形成された遮光膜１１にフォトリソグラフィ及びエッチングを行うことにより、第１遮光膜１１ａを形成する。
【０１２７】
次に工程（３）に示すように、第１遮光膜１１ａの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１絶縁膜１２（２層の第１層間絶縁膜１２’の下層）を形成する。この第１絶縁膜１２の膜厚は、例えば、約８００〜１２００ｎｍとする。
【０１２８】
次に工程（４）に示すように、ＴＦＴ３０、データ線６ａ、走査線３ａ及び容量線３ｂを上方に形成する予定の領域に対して、エッチングを行い、この領域における第１絶縁膜１２を除去する。ここで、エッチングを反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングで処理した場合、フォトリソグラフィにより形成したレジストマスクとほぼ同じサイズで異方的に第１層間絶縁膜１２が除去できるため、設計寸法通りに容易に制御できる利点がある。一方、少なくもとウエットエッチングを用いた場合には、等方性のため、第１層間絶縁膜１２の開孔領域が広がるが、開孔部の側壁面をテーパ状に形成できるため、後工程の例えば走査線３ａを形成するためのポリシリコン膜やレジストが、開孔部の側壁周囲にエッチングや剥離されずに残ってしまうことがなく、歩留まりの低下を招かない。尚、第１層間絶縁膜１２の開孔部の即壁面をテーパ状に形成する方法としては、ドライエッチングで一度エッチングしてから、レジストマスクを後退させて、再度ドライエッチングを行ってもよい。
【０１２９】
また、ＴＦＴ３０、データ線６ａ、走査線３ａ及び容量線３ｂのうちの全部でなく一部（例えば、容量線３ｂ部分）のみを凹状に窪んだ部分に埋め込むのであれば、当該埋め込む配線等に対応するマスクを用いて第１絶縁膜１２に対してエッチングを行うようにする。
【０１３０】
次に工程（５）に示すように、第１遮光膜１１ａ及び第１絶縁膜１２の上に、第１絶縁膜１２と同様に、シリケートガラス膜、又は窒化シリコン膜や酸化シリコン膜等からなる第２絶縁膜１３（２層の第１層間絶縁膜１２’の上層）を形成する。この第２絶縁膜１３の膜厚は、例えば、約１００〜２００ｎｍとする。第２絶縁膜１３に対し、約９００℃のアニール処理を施すことにより、汚染を防ぐと共に平坦化してもよい。
【０１３１】
本実施形態では特に、第１層間絶縁膜を形成する第１絶縁膜１２及び第２絶縁膜１３の膜厚は、後に画素電極９ａが形成される前に画素領域がほぼ平坦になるように設定される。
【０１３２】
次に工程（６）に示すように、第２絶縁膜１３の上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜１を約５０〜２００ｎｍの厚さ、好ましくは約１０００オングストロームの厚さとなるまで固相成長させる。この際、ｎチャネル型のＴＦＴ３０を作成する場合には、Ｓｂ（アンチモン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素の不純物イオンを僅かにイオン注入等によりドープしても良い。また、ＴＦＴ３０をｐチャネル型とする場合には、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などのIII族元素の不純物イオンを僅かにイオン注入等によりドープしても良い。尚、アモルファスシリコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコン膜１を直接形成しても良い。或いは、減圧ＣＶＤ法等により形成したポリシリコン膜にシリコンイオンを打ち込んで一旦非晶質化（アモルファス化）し、その後アニール処理等により再結晶化させてポリシリコン膜１を形成しても良い。
【０１３３】
次に図１４の工程（７）に示すように、フォトリソグラフィ工程、エッチング工程等により、図８に示した如き所定パターンの半導体層１ａを形成する。
【０１３４】
次に工程（８）に示すように、半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化することにより、約３０ｎｍの比較的薄い厚さの熱酸化膜を形成し、更に減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜を約５０ｎｍの比較的薄い厚さに形成し、多層構造を持つ絶縁薄膜２を形成する。この結果、半導体層１ａの厚さは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁薄膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。このように高温熱酸化時間を短くすることにより、特に８インチ程度の大型基板を使用する場合に熱によるそりを防止することができる。但し、ポリシリコン膜１を熱酸化することのみにより、単一層構造を持つ絶縁薄膜２を形成してもよい。
【０１３５】
次に工程（９）に示すように、減圧ＣＶＤ法等によりポリシリコン膜３を形成した後、Ｐを熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。
【０１３６】
工程（１０）に示すように、フォトリソグラフィ工程、エッチング工程等により、図８に示した如き所定パターンの走査線３ａ及び容量線３ｂを形成する。走査線３ａ及び容量線３ｂの膜厚は、例えば、約３５０ｎｍとされる。
【０１３７】
但し、走査線３ａ及び容量線３ｂを、ポリシリコン膜ではなく、ＷやＭｏ等の高融点金属膜又は金属シリサイド膜から形成してもよいし、若しくはこれらの金属膜又は金属シリサイド膜とポリシリコン膜を組み合わせて多層に形成してもよい。この場合、走査線３ａを、第２遮光膜２３が覆う領域の一部又は全部に対応する遮光膜として配置すれば、金属膜や金属シリサイド膜の持つ遮光性により、第２遮光膜２３の一部或いは全部を省略することも可能となる。この場合特に、対向基板２０とＴＦＴアレイ基板１０との貼り合わせずれによる画素開口率の低下を防ぐことが出来る利点がある。
【０１３８】
次に工程（１１）に示すように、ＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、ｐ型の半導体層１ａに、先ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、走査線３ａを拡散マスクとして、ＰなどのＶ族元素の不純物イオン２００を低濃度で（例えば、Ｐイオンを１〜３×１０１３／ｃｍ２のドーズ量にて）ドープする。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。
【０１３９】
続いて、図１５の工程（１２）に示すように、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａの一部からなるゲート電極よりも幅の広いマスクでレジスト層２０２を走査線３ａ上に形成した後、同じくＰなどのＶ族元素の不純物イオン２０１を高濃度で（例えば、Ｐイオンを１〜３×１０１５／ｃｍ２のドーズ量にて）ドープする。また、ＴＦＴ３０をｐチャネル型とする場合、ｎ型の半導体層１ａに、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ＢなどのIII族元素の不純物イオンを用いてドープする。このようにＬＤＤ構造とした場合、ショートチャネル効果を低減できる利点が得られる。尚、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａの一部からなるゲート電極をマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。
【０１４０】
これらの工程と並行して、ｎチャネル型ポリシリコンＴＦＴ及びｐチャネル型ポリシリコンＴＦＴから構成される相補型構造を持つデータ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０上の周辺部に形成する。このように、ＴＦＴ３０を構成する半導体層１ａをポリシリコン膜で形成すれば、ＴＦＴ３０の形成時に同一工程で、データ線駆動回路１０１及び走査線駆動回路１０４を形成することができ、製造上有利である。
【０１４１】
次に工程（１３）に示すように、走査線３ａを覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。第２層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましい。
【０１４２】
次に工程（１４）に示すように、半導体層１ａを活性化するために約１０００℃のアニール処理を２０分程度行った後、データ線６ａに対するコンタクトホール５ａを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。この際、反応性イオンエッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール５ａを開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。但し、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、コンタクトホール５ａをテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。また、走査線３ａを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５ａと同一の工程により第２層間絶縁膜４に開ける。
【０１４３】
次に工程（１５）に示すように、第２層間絶縁膜４の上に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに形成し、更に工程（１６）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
【０１４４】
次に図１６の工程（１７）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好ましい。
【０１４５】
本実施形態では、特に図１３の工程（４）及び（５）により、ＴＦＴ３０や各種配線部分において、第１層間絶縁膜が凹状に窪んで形成されているため、この工程（１７）を終えた段階で、画素領域の表面はほぼ平坦となる。尚、より平坦にするためには、第３層間絶縁膜７を構成するシリケートガラス膜に代えて又は重ねて、有機膜やＳＯＧ（Spin On Glass）をスピンコートして、若しくは又はＣＭＰ処理を施して、平坦な膜を形成してもよい。
【０１４６】
次に工程（１８）に示すように、画素電極９ａと高濃度ドレイン領域１ｅとを電気接続するためのコンタクトホール８を、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。この際、反応性イオンエッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール８を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点が得られる。但し、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、コンタクトホール８をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【０１４７】
次に工程（１９）に示すように、第３層間絶縁膜７の上に、スパッタリング等により、ＩＴＯ膜等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに形成し、更に工程（２０）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。尚、当該液晶装置１００を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【０１４８】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、図４に示した配向膜１９が形成される。
【０１４９】
他方、図４に示した対向基板２０については、ガラス基板等が先ず用意され、第２遮光膜２３及び額縁としての第３遮光膜５３が、例えば金属クロムをスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。尚、第２遮光膜２３及び第３遮光膜５３は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。
【０１５０】
また、第３層間絶縁膜７上に高融点金属等からなる遮光膜を形成し、前記第２遮光膜２３及び第３遮光膜５３をＴＦＴアレイ基板１０上に設けてもよい。このような構成を採れば、ＴＦＴアレイ基板１０上で開口領域が規定されるため、ＴＦＴアレイ基板１０と対向基板２０との貼り合わせ精度を無視することができる。従って、液晶装置の透過率がばらつかないため、歩留まりの低下を招かない。
【０１５１】
その後、対向基板２０の全面にスパッタリング等により、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに形成することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。
【０１５２】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１９及び２２が対面するように、所定径（例えば、３μｍ程度の径）を持つグラスファイバ又はガラスビーズ等からなるギャップ材３００が所定量だけ混入されたシール材５２により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【０１５３】
次に、図１７から図１９を参照して、シール領域下のデータ線側引き出し配線３０１に積層される各層（図８（３）参照）の製造プロセスについて説明する。尚、走査線側引き出し配線４０１は、データ線側引き出し配線３０１と同様に構成されており、従って以下に説明する製造プロセスと同様の製造プロセスにより製造される。
【０１５４】
図１７の工程（１）から図１９の工程（１７）は、前述した図１３の工程（１）から図１６の工程（１７）と同一の製造プロセスとして行われる。
【０１５５】
即ち、図１７の工程（１）に示すように、ＴＦＴアレイ基板１０の全面に遮光膜１１を形成した後、工程（２）に示すように、フォトリソグラフィ工程、エッチング工程等により遮光配線３０３を形成する。
【０１５６】
次に工程（３）に示すように、遮光配線３０３の上に、第１絶縁膜１２（２層の第１層間絶縁膜１２’の下層）を形成し、工程（４）に示すように、データ線側引き出し配線３０１を上方に形成する予定の領域に対して、エッチングを行い、この領域における第１絶縁膜１２を除去する。ここで、前記エッチングを反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングで処理した場合、フォトリソグラフィにより形成したレジストマスクとほぼ同じサイズで異方的に第１絶縁膜１２が除去できるため、設計寸法通りに容易に制御できる利点がある。一方、少なくもとウエットエッチングを用いた場合には、等方性のため、第１絶縁膜１２の開孔領域が広がるが、開孔部の側壁面をテーパー状に形成できるため、後工程の例えば走査線３ａを形成するためのポリシリコン膜３やレジストが、開孔部の側壁周囲にエッチングや剥離されずに残ってしまうことがなく、歩留まりの低下を招かない。尚、第１絶縁膜１２の開孔部の側壁面をテーパー状に形成する方法としては、ドライエッチングで一度エッチングしてから、レジストマスクを後退させて、再度ドライエッチングを行ってもよい。また、ドライエッチングとウェットエッチングを組み合わせてもよいことは言うまでもない。
【０１５７】
その後、工程（５）に示すように、遮光配線３０３及び第１絶縁膜１２の上に、第２絶縁膜１３（２層の第１層間絶縁膜１２’の上層）を形成する。
【０１５８】
次に工程（６）に示すように、薄膜トランジスタを生成するために第２絶縁膜１３上にアモルファスシリコン膜を形成した後、ポリシリコン膜１を固相成長させるが、このシール領域には、半導体層１ａは不要であるので、図１７の工程（７）に示すように、エッチング工程等により、ポリシリコン膜１はこのシール領域では全て除去される。尚、上記工程（５）から（７）の間に、遮光配線３０３を、データ線側引き出し配線３０１用の冗長配線とする場合には、遮光配線３０３の上方においてコンタクトホールを第２絶縁膜１３に開ける。尚、引き出し配線３０１をデータ線６ａから延設したＡｌ膜等から直接形成してもよい。
【０１５９】
次に、画素部に対する工程（８）の熱酸化が終了するのを待って、工程（９）に示すように、ポリシリコン膜３を形成した後、工程（１０）に示すように、フォトリソグラフィ工程、エッチング工程等により、所定パターンのダミー配線３０２を走査線３ａと同一層から形成する。従って、ダミー配線３０２の膜厚は、走査線３ａと同じく、例えば、約３５０ｎｍとされる。
【０１６０】
次に図１７の工程（１１）及び図１８の工程（１２）に示すように、不純物イオンをドープしてダミー配線３０２を低抵抗化する。
【０１６１】
次に工程（１３）に示すように、ダミー配線３０２を覆うように、第２層間絶縁膜４を形成する。尚、工程（１４）のエッチング工程においては、ダミー配線３０２を、データ線側引き出し配線３０１用の冗長配線とする場合には、ダミー配線３０２の上方においてコンタクトホールを第２層間絶縁膜４に開孔する。
【０１６２】
次に工程（１５）に示すように、第２層間絶縁膜４の上に、スパッタリング等により、Ａｌ等を金属膜６として形成した後に、工程（１６）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線側引き出し配線３０１を形成する。
【０１６３】
次に工程（１７）に示すように、データ線側引き出し配線３０１上を覆うように、第３層間絶縁膜７を形成する。
【０１６４】
本実施形態では、特に図１６の工程（４）及び（５）により、データ線側引き出し配線３０１部分において、第１層間絶縁膜が凹状に窪んで形成されているため、この工程（１７）を終えた段階で、画素領域の表面はほぼ平坦となる。
【０１６５】
尚、以上の本実施形態における液晶装置の製造方法によれば、第１遮光膜１１ａと定電位線とを接続するためのコンタクトホールとして、第１遮光膜１１ａに至るまで第２層間絶縁膜４及び第１絶縁膜１３（第１層間絶縁膜の上層）が開孔され、同時に、ＴＦＴ３０とデータ線６ａとを接続するためのコンタクトホール５ａとして、半導体層１ａに至るまで第２層間絶縁膜４が開孔される。従って、これら２種類のコンタクトホールを一括して開孔できるので、製造上有利である。例えば、選択比を適当な値に設定してのウエットエッチングにより、このような２種類のコンタクトホールを各々所定の深さとなるように一括して開孔することが可能となる。特に、第１層間絶縁膜の凹状に窪んだ部分の深さに応じて、これらのコンタクトホールを開孔する工程が容易となる。第１遮光膜１１ａと定電位線５００を接続するためのコンタクトホール開孔工程（フォトリソグラフィ工程、エッチング工程等）が削除できるので、工程増による製造コストの増大や歩留まりの低下を招かない。
【０１６６】
以上説明したように本実施形態における製造プロセスによれば、凹状に窪んだ部分における第１層間絶縁膜１２’の膜厚を、第２絶縁膜１３の膜厚の管理により、比較的容易にして確実且つ高精度に制御できる。従って、この凹状に窪んだ部分における第１層間絶縁膜１２’の膜厚を非常に薄くすることも可能となる。
【０１６７】
尚、第１層間絶縁膜を単層から構成する場合には、図１３及び図１７に各々示した工程（３）、（４）及び（５）に若干の変更を加えて、各工程を行えばよい。即ち、工程（３）において、第１遮光膜１１ａ或いは遮光配線３０３の上に、例えば、約１０００〜１５００ｎｍといったように若干厚めの単層の第１層間絶縁膜を形成し、工程（４）において、ＴＦＴ３０、データ線６ａ、走査線３ａ及び容量線３ｂ並びにデータ線側引き出し配線３０１を上方に形成する予定の領域に対して、エッチングを行い、この領域における第１層間絶縁膜を１００〜２００ｎｍ程度の厚みを残すようにする。そして、工程（５）を省略する。このように第１層間絶縁膜１２’を単層から構成すれば、従来の場合と比較しても層の数を増加させる必要が無く、凹状に窪んだ部分とそうでない部分との膜厚をエッチング時間管理により制御すれば平坦化を図れるので便利である。
【０１６８】
（電子機器）
次に、上記に説明した実施形態の電気光学装置を備えた電子機器の実施形態について図２０から図２３を参照して説明する。
【０１６９】
先ず図２０には、上述の液晶装置１００を備えた電子機器の概略構成を示す。
【０１７０】
図２０において、電子機器は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置１００、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、光ディスク装置などのメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力する。表示情報処理回路１００２は、増幅・極性反転回路、シリアル−パラレル変換回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKと共に駆動回路１００４に出力する。駆動回路１００４は、液晶装置１００を駆動する。電源回路１０１０は、上述の各回路に所定電源を供給する。尚、液晶装置１００を構成するＴＦＴアレイ基板の上に、駆動回路１００４を搭載してもよく、これに加えて表示情報処理回路１００２を搭載してもよい。
【０１７１】
次に図２１から図２３に、このように構成された電子機器の具体例を各々示す。
【０１７２】
図２１において、電子機器の一例たる液晶プロジェクタ１１００は、上述した駆動回路１００４がＴＦＴアレイ基板上に搭載された液晶装置１００を含む液晶表示モジュールを３個用意し、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに各々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより各々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１７３】
本実施形態では特に、遮光膜がＴＦＴの下側にも設けられているため、当該液晶装置１００からの投射光に基づく液晶プロジェクタ内の投射光学系による反射光、投射光が通過する際のＴＦＴアレイ基板の表面からの反射光、他の液晶装置から出射した後にダイクロイックプリズム１１１２を突き抜けてくる投射光の一部等が、戻り光としてＴＦＴアレイ基板の側から入射しても、画素電極のスイッチング用のＴＦＴ等のチャネル領域に対する遮光を十分に行うことができる。このため、小型化に適したプリズムを投射光学系に用いても、各液晶装置のＴＦＴアレイ基板とプリズムとの間において、戻り光防止用のＡＲフィルムを貼り付けたり、偏光板にＡＲ被膜処理を施したりすることが不要となるので、構成を小型且つ簡易化する上で大変有利である。
【０１７４】
図２２において、電子機器の他の例たるマルチメディア対応のラップトップ型のパーソナルコンピュータ（ＰＣ）１２００は、上述した液晶装置１００がトップカバーケース内に備えられており、更にＣＰＵ、メモリ、モデム等を収容すると共にキーボード１２０２が組み込まれた本体１２０４を備えている。
【０１７５】
また図２３に示すように、駆動回路１００４や表示情報処理回路１００２を搭載しない液晶装置１００の場合には、駆動回路１００４や表示情報処理回路１００２を含むＩＣ１３２４がポリイミドテープ１３２２上に実装されたＴＣＰ（Tape Carrier Package）１３２０に、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して物理的且つ電気的に接続して、液晶装置として、生産、販売、使用等することも可能である。
【０１７６】
以上図２１から図２３を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、エンジニアリング・ワークステーション（ＥＷＳ）、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが図２０に示した電子機器の例として挙げられる。
【０１７７】
以上説明したように、本実施形態によれば、製造効率が高く高品位の画像表示が可能な液晶装置１００を備えた各種の電子機器を実現できる。
【０１７８】
【発明の効果】
本発明の電気光学装置によれば、シール領域の表面が平坦化されているので、シール材に混入したギャップ材による引き出し配線の断線やショートなどの配線不良を低減できる。しかも、シール領域の表面と画素領域の表面との間でも平坦化が図られているので、比較的大きいギャップ材をシール材に混入して基板間ギャップの制御を高精度で行える。これらの結果、画素や配線の微細化及び画素の高開口率化を図りつつ、信頼性が高く、しかも液晶の配向状態が良好で高品位の画像表示を行える電気光学装置を実現できる。
【０１７９】
本発明の電子機器によれば、電子機器は、上述した本願発明の電気光学装置を備えているので、信頼性が高いと共に液晶の配向状態が良く、高品位の画像表示が可能な液晶プロジェクタ、パーソナルコンピュータ、ページャ等の様々な電子機器を実現可能となる。
【図面の簡単な説明】
【図１】 本発明による液晶装置の全体構成を示す平面図である。
【図２】 図１のＨ−Ｈ’断面図である。
【図３】 本発明による液晶装置の実施形態に備えられる、データ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板上の隣接する画素群の平面図である。
【図４】 図1のＡ−Ａ’断面を対向基板等と共に示す液晶装置の実施形態の断面図である。
【図５】 図1のＣ−Ｃ’断面を対向基板等と共に示す液晶装置の断面図である。
【図６】 シール領域に形成されたデータ線及び走査線側引き出し配線部分を拡大して示す拡大平面図である。
【図７】 シール領域に形成されたデータ線側引き出し配線部分を更に拡大して示す拡大平面図である。
【図８】 シール領域下に形成された引き出し配線部における液晶装置のＴＦＴアレイ基板側の断面図である。
【図９】 図７のＤ−Ｄ’断面におけるサンプリング回路駆動信号線用の中継配線の各種態様を示す断面図である。
【図１０】 シール領域と画素領域における基板間ギャップを各種の層構造の場合について比較する、液晶装置のシール領域及び画素領域における断面図である。
【図１１】 本実施形態の変形例でのシール領域と画素領域における基板間ギャップを比較する、液晶装置のシール領域及び画素領域における断面図である。
【図１２】 本実施形態の定電位線と第１遮光膜との接続の一例を示すＴＦＴアレイ基板上における配線の平面図である。
【図１３】 液晶装置の実施形態の製造プロセスを図４に示した部分について順を追って示す工程図（その１）である。
【図１４】 液晶装置の実施形態の製造プロセスを図４に示した部分について順を追って示す工程図（その２）である。
【図１５】 液晶装置の実施形態の製造プロセスを図４に示した部分について順を追って示す工程図（その３）である。
【図１６】 液晶装置の実施形態の製造プロセスを図４に示した部分について順を追って示す工程図（その４）である。
【図１７】 液晶装置の実施形態の製造プロセスを図８（３）に示した部分について順を追って示す工程図（その１）である。
【図１８】 液晶装置の実施形態の製造プロセスを図８（３）に示した部分について順を追って示す工程図（その２）である。
【図１９】 液晶装置の実施形態の製造プロセスを図８（３）に示した部分について順を追って示す工程図（その３）である。
【図２０】 本発明による電子機器の実施形態の概略構成を示すブロック図である。
【図２１】 電子機器の一例としての液晶プロジェクタを示す断面図である。
【図２２】 電子機器の他の例としてのパーソナルコンピュータを示す正面図である。
【図２３】 電子機器の一例としてのＴＣＰを用いた液晶装置を示す斜視図である。
【図２４】 ギャップ材（グラスファイバ）による、従来の基板間ギャップの制御を示す液晶装置のシール領域の平面図及び断面図である。
【図２５】 ギャップ材（ガラスビーズ）による、従来の基板間ギャップの制御を示す液晶装置のシール領域の平面図及び断面図である。
【符号の説明】
１ａ…半導体層
３ａ…走査線
３ｂ…容量線
４…第２層間絶縁膜
５ａ…コンタクトホール
６ａ…データ線
７…第３層間絶縁膜
８…コンタクトホール
９ａ…画素電極
１０…ＴＦＴアレイ基板
１１ａ…第１遮光膜
１２’…第１層間絶縁膜
１９…配向膜
２０…対向基板
２１…対向電極
２２…配向膜
２３…第２遮光膜
３０…ＴＦＴ
５０…液晶層
５２…シール材
５３…第３遮光膜
７０…蓄積容量
１００…液晶装置
１０１…データ線駆動回路
１０３…サンプリング回路
１０４…走査線駆動回路
１１６…中継配線
３００…ギャップ材
３０１…データ線側引き出し配線
３０２…ダミー配線
４０２…ダミー配線
４０１…走査線側引き出し配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electro-optical device such as an active matrix driving method or a passive matrix driving method liquid crystal device driven by a thin film transistor (hereinafter referred to as TFT) or a thin film diode (hereinafter referred to as TFD) or the like, and its manufacture. It belongs to the technical field of methods and electronic devices using the same.
[0002]
[Prior art]
Conventionally, in this type of electro-optical device, an electro-optical material is sealed between a pair of substrates, and a plurality of scanning lines and data lines are arranged on the substrate so as to cross each other. For example, in the case of an active matrix driving method by TFT driving, a plurality of TFTs and a plurality of pixel electrodes are provided on one substrate corresponding to the intersections of these scanning lines and data lines, and the scanning lines are TFTs. Connected to the gate electrode, the data line is connected to the source electrode of the TFT, and the pixel electrode is connected to the drain electrode of the TFT. A counter electrode (common electrode) is formed on the entire surface of the other substrate.
[0003]
Thus, between the substrates on which the scanning lines, the data lines, the pixel electrodes, the counter electrodes, and the like are formed, an electro-optical material, for example, liquid crystal is sealed in a space surrounded by a sealing material, thereby forming a liquid crystal layer. The sealing material is an adhesive made of, for example, a photocurable resin or a thermosetting resin, for bonding the two substrates around them. The electro-optical material enclosed here is, for example, a mixture of one or several types of nematic liquid crystals, and takes an alignment state twisted by a predetermined angle such as 90 degrees between alignment films formed on both substrate surfaces. If the thickness of the liquid crystal is not within an appropriate value range set in advance according to the properties of the electro-optic material, it is impossible to stably take an alignment state twisted by a predetermined angle. This is the cause of image quality degradation. Therefore, controlling the gap between substrates that defines the thickness of an electro-optical material such as liquid crystal is an important issue in manufacturing an electro-optical device.
[0004]
Therefore, conventionally, the inter-substrate gap is controlled as follows.
[0005]
First, for example, in the case of a relatively large electro-optical device of about 10 inches for a direct-view type liquid crystal display, the image displayed in the image display area is visually recognized as it is. Even if a very small amount of impurities is mixed, it does not cause visible white spots due to poor alignment of the liquid crystal. For this reason, a gap material (spacer) such as glass fiber or glass bead having a predetermined diameter of about several μm is put in the liquid crystal to control the gap between the substrates.
[0006]
Further, for example, in the case of a relatively small electro-optical device of about 1 inch for a liquid crystal light valve used in a liquid crystal projector, an image is enlarged and projected. Therefore, if a gap material is put in the liquid crystal as described above, a misaligned portion of the liquid crystal due to the gap material is also enlarged and projected as a white spot on the enlarged display screen. For this reason, the gap between substrates is controlled by inserting a gap material in the above-described sealing material rather than in the liquid crystal. On the other hand, with such a small electro-optical device, if the gap between the substrates is controlled in a region bonded by a sealing material located around the image display region (hereinafter referred to as “seal region”), the image display is performed. It is also possible to control the inter-substrate gap in the region.
[0007]
By the way, the scanning line driving circuit for supplying scanning signals to the scanning lines and the data line driving circuit for supplying image signals to the data lines are generally provided outside the liquid crystal sealing region surrounded by the sealing material. is there. Therefore, under the seal region, lead-out wirings arranged in the extending direction of the scanning lines and data lines are passed. More specifically, a lead-out wiring made of a metal film such as Al (aluminum) or a low-resistance polysilicon film is provided on the substrate under the seal region or on the interlayer insulating film.
[0008]
Therefore, under the seal region, the portion through which each lead-out wiring protrudes in a convex shape on the surface of the uppermost layer in contact with the seal material (for example, the surface of the third interlayer insulating film for forming the pixel electrode or the surface of the alignment film). Yes. Further, the surface of the seal region is higher than the surface of the uppermost layer (for example, the surface of the alignment film) in contact with the liquid crystal in each pixel region depending on the thickness of the lead-out wiring. A step is generated between the surface of each pixel region. For example, a data line made of an Al film or the like has a thickness of about 300 to 400 nm, and a scanning line made of a polysilicon film or the like also has a thickness of about 300 to 400 nm. The difference is mainly in that there is an ITO (Indium Tin Oxide) film that constitutes the pixel electrode, so that the level difference is about 600 to 800 nm, which is the total thickness of these wirings.
[0009]
As a result, when the gap material is mixed in the sealing material as described above, in order to make the gap between the substrates about 4 μm, for example, the diameter of the gap material needs to be about 3 μm, which is smaller than the step. There is.
[0010]
[Problems to be solved by the invention]
In the electro-optical device, the pixel aperture ratio (in the image display area) is reduced while miniaturizing the wiring on the substrate and narrowing the interval between adjacent pixel electrodes so as to meet the general demand for high image quality and miniaturization. It is desired to increase the ratio of the area where an image is effectively displayed to the entire area.
[0011]
However, as the wiring becomes finer in this way, the mechanical strength of each lead-out wiring decreases. However, the gap material for controlling the gap between the substrates is in the form of a fiber or a bead as described above, and the force to keep both the substrates together by the sealing material is equally applied to the entire substrate surface under the sealing region. Instead, the stress due to the gap material is concentrated on the linear region (in the case of a fiber) or the dotted region (in the case of a bead).
[0012]
More specifically, FIG. 24A shows a plan view of the wiring 301 in the seal region, and FIG. 24B shows a cylindrical shape as shown in the AA ′ cross-sectional view of FIG. It is assumed that the gap control is performed by mixing a fiber-shaped gap material 300 such as a rod-shaped glass fiber into the sealing material 52 between the TFT array substrate 10 and the counter substrate 20. In this case, the gap member 300 having the width L2 (where L2> L1) is placed on the lead-out wiring 301 having the width L1 as described above via the interlayer insulating film. Then, depending on how each gap material 300 is placed, as shown in FIG. 24B, the gap material 300 may straddle one lead wiring 301 or be in a state close to this. Then, stress concentration occurs in the linear region along the side line of the gap member 300, so that the lead-out wiring 301 is disconnected relatively easily.
[0013]
As another example, FIG. 25A shows a plan view of the lead-out wiring 301 in the seal region, and FIG. 25B shows a spherical glass as shown in the BB ′ cross-sectional view of FIG. It is assumed that the gap control is performed by mixing a bead-like gap material 300 ′ made of beads or silica balls into the sealing material 52. In this case, the spherical gap member 300 ′ is placed on the lead-out wiring 301 which is miniaturized as described above and has the width L1 via the interlayer insulating film. Then, as shown in FIG. 25B, stress concentration occurs in the dotted region at the contact point of the gap member 300 ′, so that the lead-out wiring 301 is relatively easily pierced or an insulating film is formed below the lead-out wiring 301 in particular. For example, when there is another lead-out wiring, there is a high possibility that the insulating film will be locally broken and short-circuited without disconnection.
[0014]
As described above, along with the miniaturization of the wiring, the lead-out wiring portion that forms a projecting shape under the seal region cannot withstand the stress concentration caused by the fiber-like or bead-like gap material placed thereon. There is a problem that the possibility of causing wiring failures such as disconnection and short circuit is increased.
[0015]
On the other hand, when the interval between adjacent pixel electrodes becomes narrow, liquid crystal alignment failure (disclination) due to an increase in a lateral electric field (an electric field in a direction along the surface of the substrate) occurs. In order to prevent this, it is only necessary to narrow the gap between the substrates and relatively strengthen the vertical electric field (electric field in the direction perpendicular to the substrate surface). However, it is necessary to reduce the diameter of the gap material from about 3 μm to about 2 μm in order to narrow the inter-substrate gap in the pixel region, for example, from about 4 μm to about 3 μm due to the step between the seal region and each pixel region. Occurs. However, it is extremely difficult in the present technical field to accurately produce a gap material having such a small diameter. Further, when the gap is narrowed, the adhesive force of the photocurable resin contained in the sealing material is reduced. As a result, if the gap between the substrates is narrowed in this way, it becomes difficult to control the gap and causes problems that the cost of the gap material is increased and the adhesive strength is lowered. Further, when the inter-substrate gap in the pixel region is reduced from, for example, about 4 μm to about 1 μm, it is necessary to reduce the diameter of the gap material from about 3 μm to about 0 μm, that is, the technology itself for mixing the gap material into the sealing material. There also arises a problem that is no longer true.
[0016]
The present invention has been made in view of the above-described problems. An electro-optical device that can reduce wiring defects under a seal region and can accurately control a gap between substrates, a manufacturing method thereof, and an electronic device including the electro-optical device. It is an object to provide a device.
[0017]
[Means for Solving the Problems]
In order to solve the above problems, an electro-optical device of the present invention includes a plurality of data lines in which an electro-optical material is sealed between a pair of substrates and arranged crossing the side of the substrate facing the electro-optical material. A plurality of scanning lines, a sealing material mixed with a gap material for bonding the substrates to each other, and a plurality of lead wirings arranged in the extending direction of at least one of the data lines and the scanning lines in the formation region of the sealing material And an interlayer insulating film having a concavely recessed region disposed between the substrate and the lead-out wiring, and each of the plurality of lead-out wirings has the interlayer insulation in the sealing material formation region. It is characterized by being formed in a concave region of the film.
[0018]
According to the electro-optical device of the present invention, the pair of substrates are bonded to each other, and the gap between the substrates is controlled by the gap material mixed in the sealing material. Accordingly, an electro-optic device of an active matrix drive type such as TFT drive or TFD drive or an electro-optic device of a passive matrix drive type, which is provided with an electro-optic material having a predetermined layer thickness that is matrix-driven by data lines and scanning lines. Is done. Here, the interlayer insulating film is formed such that a portion facing the lead-out wiring in the seal region is recessed in a concave shape. Therefore, in the sealing region on the substrate side where the data lines and the scanning lines are formed, the surface of the uppermost layer such as an interlayer insulating film in contact with the sealing material (hereinafter simply referred to as “the surface of the sealing region”) is formed on the lead wiring. The height of the convex protrusion due to the thickness of the lead-out wiring is lowered according to the depth of the concave portion. That is, the surface of the seal region is flattened. Therefore, the stress is uniformly distributed on the surface through the gap material mixed in the seal material on the flattened seal region. Therefore, the possibility that the lead wiring as shown in FIGS. 24 and 25 is disconnected or short-circuited is greatly reduced. In addition, if the height difference on the surface of the seal area is made substantially small without making it substantially zero, the possibility that the lead-out wiring is disconnected or short-circuited is reduced somewhat by the same action. Is done.
[0019]
Further, the surface of the uppermost layer such as an alignment film (hereinafter simply referred to as the “surface of the pixel region”) in contact with the electro-optical material in each pixel region on the substrate side where the data lines and the scanning lines are formed is as described above. Since the surface of the seal area has almost the same height as that of the portion not located on the lead-out wiring, when the surface of the seal area is flattened in this way, the difference in height between the surface of the pixel area and the surface of the seal area is also increased. Get smaller. For this reason, it is not necessary to use a gap material having a diameter smaller than the inter-substrate gap by about 1 μm as in the prior art, and it becomes possible to use a gap material having the same diameter as the inter-substrate gap. As described above, this can be expected to have a great effect when the gap between the substrates is narrowed in order to prevent liquid crystal alignment defects due to pixel miniaturization.
[0020]
In the present invention, the plurality of data lines and the plurality of scanning lines are provided on one of the substrates, and are connected to the data lines and the scanning lines on the one substrate. A thin-film transistor, a pixel electrode connected to the thin-film transistor, a light-shielding film provided at a position where at least a channel region of the thin-film transistor overlaps when viewed from the one substrate side, And a capacitor line for applying a predetermined capacitance to each pixel electrode, and the interlayer insulating film is formed on the light shielding film and in the region where the light shielding film is formed on the one substrate. Is provided on the one substrate and is opposed to at least one of the thin film transistor, the data line, the scanning line, and the capacitor line. The first interlayer insulating film includes a first interlayer insulating film formed in a concave shape when viewed from the other side of the substrate, and the first interlayer insulating film has a concave portion facing the lead-out wiring in the seal region It is good to be formed in a hollow.
[0021]
According to this configuration, the light shielding film is provided on one substrate at a position that covers at least the channel region of the plurality of TFTs when viewed from the one substrate side. Therefore, it is possible to prevent the return light from one substrate side from entering the channel region, and the TFT characteristics are not deteriorated by the generation of the photocurrent. The first interlayer insulating film is provided above one substrate and the light shielding film. Accordingly, the TFT and the like can be electrically insulated from the light shielding film, and the situation where the light shielding film contaminates the TFT and the like can be prevented. In particular, the first interlayer insulating film is formed so that a portion facing at least one of the TFT, the data line, the scanning line, and the capacitor line is recessed in a concave shape when viewed from the other substrate side. Compared with the case where the first interlayer insulating film is formed flat and these TFTs are formed thereon, the regions where these TFTs are formed according to the depth of the recessed portion. And the difference in the total film thickness between the non-formed regions and the planarization in the pixel portion is promoted. That is, as in the past, steps such as application of a planarizing film in the pixel region by spin coating, formation of a planarized insulating film, and the like can be omitted or simplified.
[0022]
Further, according to the present invention, in the seal region, the conductive polysilicon film forming the scanning line and the conductive film are formed on the metal film forming the data line side lead wiring arranged in the extending direction of the data line. At least one of the light-shielding films is stacked with the interlayer insulating film interposed therebetween, and the polysilicon film forming the scanning line side lead wiring arranged in the extending direction of the scanning line is It is preferable that at least one of the metal film and the light shielding film is formed to be laminated via the interlayer insulating film.
[0023]
According to this configuration, in the seal region, the data line side lead wiring arranged in the extending direction of the data line is made of a metal film such as Al (aluminum), for example, and extends in the extending direction of the scanning line. The arranged scanning line side lead wiring is made of a conductive polysilicon film, and the light shielding film is made of a refractory metal film such as W (tungsten). Here, in the seal region, the data line side lead wiring is generally drawn from the upper and lower sides along the extending direction of the data line in the image display region, and the scan line side lead wiring is generally scanned in the image display region. It is pulled out from the left and right sides along the extending direction of the line. Therefore, if the thickness of the metal film forming the data line side extraction wiring and the thickness of the polysilicon film forming the scanning line side extraction wiring are different, the height of the surface of the seal area on the upper and lower sides of the image display area and the left and right sides Since the height of the surface of the sealing region in the substrate is different, the control of the gap between the substrates by the gap material mixed in the entire sealing material becomes unstable. Therefore, in the present invention, a conductive polysilicon film forming the scanning line side is laminated on the data line side extraction wiring, while a metal film forming the data line is formed on the scanning line side extraction wiring. Laminate. Then, since the height of the surface of the seal area on the upper and lower sides of the image display area matches the height of the surface of the seal area on the left and right sides, the gap between the substrates can be controlled by the gap material mixed in the entire seal material. It will be stable.
[0024]
Furthermore, in the present invention, the lead-out wiring extended from the light shielding film is provided in a form laminated on the scanning line or the data line-side lead-out wiring under the seal area in the left and right sides or the top and bottom sides of the image display area. In this case, the light shielding film is also laminated under the side seal region where the lead wiring of the light shielding film is not provided. Then, even when there is a lead-out line for the light shielding film, the height of the surface of the seal area on the upper and lower sides of the image display area matches the height of the surface of the seal area on the left and right sides, so that the entire seal material is mixed. Control of the gap between the substrates by the gap material to be made becomes stable.
[0025]
According to the present invention, the metal film constituting the data line side lead wiring arranged in the extending direction of the data line is connected to at least one of the stacked polysilicon film and the light shielding film via a contact hole. It is preferable that at least a part of the data line lead-out wiring has a redundant structure including at least one of the polysilicon film and the light shielding film together with the metal film.
[0026]
According to this configuration, at least one of the conductive polysilicon film and the light shielding film stacked on the metal film forming the data line side lead-out wiring is electrically connected to the data line side lead-out wiring through the contact hole. The data line has a redundant structure composed of two or three conductive films stacked. Therefore, for example, even if the wiring is disconnected under stress due to the gap material under the seal region, or one conductive film breaks the interlayer insulating film in the direction perpendicular to the substrate and shorts to the other conductive film. The possibility of wiring failure is very low.
[0027]
Further, in the present invention, the polysilicon film forming the scanning line side lead-out wiring is electrically connected to at least one of the metal film and the conductive light shielding film formed in a stacked manner through a contact hole, It is preferable that at least a part of the scanning line side extraction wiring has a redundant structure including at least one of the metal film and the light shielding film together with the polysilicon film.
[0028]
According to this configuration, at least one of the metal film laminated on the conductive polysilicon film forming the scanning line side lead wiring and the light shielding film is electrically connected to the scanning line side lead wiring through the contact hole. The scanning line has a redundant structure composed of two or three conductive films stacked.
[0029]
Further, according to the present invention, at least one of the polysilicon film and the light shielding film stacked on the metal film forming the data line side lead-out line is light incident through the substrate in the seal region. Is provided with a mesh-like or stripe-like planar pattern so as to be permeable to the sealing material, and at least of the metal film and the light-shielding film laminated on the polysilicon film forming the scanning line side lead-out wiring On the other hand, it is preferable that a net-like or stripe-like plane pattern is provided so that light incident through the substrate can be transmitted through the sealing material in the sealing region.
[0030]
According to this configuration, in the seal region, at least one of the conductive polysilicon film and the light shielding film laminated on the data line side lead-out wiring has a mesh-like or stripe-like plane pattern. In the manufacturing process of the electro-optical device, when a sealing material made of a photocurable material such as a photocurable resin is used, if light is incident through the substrate, it is between the meshes or stripes in this laminated structure. It is possible to irradiate the sealing material with light. Therefore, the sealing material made of a photocurable resin or the like can be photocured satisfactorily.
[0031]
In the invention, it is preferable that the light shielding film is connected to a constant potential source.
[0032]
According to this configuration, since the light shielding film is connected to the constant potential source, the light shielding film is set to a constant potential. Therefore, the potential fluctuation of the light shielding film does not have an adverse effect on the TFT arranged opposite to the light shielding film.
[0033]
In the present invention, the interlayer insulating film is preferably composed of a single layer.
[0034]
According to this configuration, since the interlayer insulating film may be composed of a single layer, there is no need to increase the number of layers as compared with the conventional case, and the film thickness between the recessed portion and the portion that is not recessed If this is controlled, the interlayer insulating film can be obtained.
[0035]
According to the present invention, the interlayer insulating film is composed of a single layer portion and a multilayer portion, the single layer portion is a portion recessed in the concave shape, and the multilayer portion is recessed in the concave shape. It is good that it is not part.
[0036]
According to this configuration, since the single layer portion is a recessed portion, the film thickness of the interlayer insulating film in the recessed portion is relatively easy and reliable as the film thickness of the single layer portion. It can be controlled with high accuracy. Therefore, the film thickness of the interlayer insulating film in the recessed portion can be made very thin.
[0037]
In the present invention, the interlayer insulating film is preferably composed of a silicon oxide film or a silicon nitride film.
[0038]
According to this configuration, the interlayer insulating film made of the silicon oxide film or the silicon nitride film can electrically insulate the TFT and the like from the light shielding film and prevent contamination from the light shielding film. In addition, the interlayer insulating film configured in this manner is suitable for the base film of the TFT.
[0039]
In the present invention, the light shielding film may include at least one of Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), Mo (molybdenum), and Pb (lead). .
[0040]
According to this configuration, the light-shielding film includes at least one of Ti, Cr, W, Ta, Mo, and Pb, which are opaque high melting point metals, and is composed of, for example, a simple metal, an alloy, a metal silicide, or the like. Therefore, the light shielding film can be prevented from being destroyed or melted by the high temperature treatment in the TFT forming process performed after the light shielding film forming process on the TFT array substrate.
[0041]
In the present invention, it is preferable that the gap material is made of any one of a glass fiber and a glass bead having a predetermined diameter corresponding to the gap between the substrates.
[0042]
According to this configuration, since the glass fiber or the glass bead is mixed in the sealing material as the gap material, stress concentration in the linear region or the dotted region occurs on the surface of the sealing region. However, the convex protrusion due to the thickness of the lead-out wiring on the surface of the seal region is flattened according to the depth of the concave portion of the interlayer insulating film. For this reason, the possibility that the lead-out wiring is disconnected or short-circuited due to the stress concentration is reduced.
[0043]
In the present invention, the concave side wall portion of the interlayer insulating film is preferably tapered.
[0044]
According to this configuration, the recessed side wall portion of the interlayer insulating film is formed in a taper shape. Therefore, in the electro-optical device manufacturing process, the lead-out wiring is inserted into the recessed portion in the photolithography process and etching. When an additional film such as an insulating film or a conductive film is formed thereon by a process or the like and further laminated thereon, it is possible to reduce post-etching residues such as electrode residues remaining in the recessed portion. . For this reason, the lead-out wiring of a predetermined pattern can be accurately formed in the recessed portion.
[0045]
The method of manufacturing the electro-optical device of the present invention includes a step of forming the light shielding film in a predetermined region on the one substrate, a step of forming an insulating film on the one substrate and the light shielding film, and the insulation. A step of forming a resist pattern corresponding to the recessed portion in the film by photolithography, and a step of performing etching for a predetermined time through the resist pattern to form the recessed portion may be provided.
[0046]
According to this configuration, first, a light shielding film is formed in a predetermined region on one substrate, and an insulating film is formed on one substrate and the light shielding film. Next, a resist pattern corresponding to a concave portion in the insulating film is formed by photolithography, and then dry etching or wet etching is performed for a predetermined time through the resist pattern to form a concave shape. The part is formed. Therefore, the depth and film thickness of the recessed portion can be controlled by dry etching or wet etching time management. In particular, when wet etching is performed, it is convenient because a tapered shape can be provided in the recessed side wall portion.
[0047]
Further, the electro-optical device manufacturing method of the present invention includes a step of forming the light shielding film in a predetermined region on the one substrate, a step of forming a first insulating film on the one substrate and the light shielding film, Forming a resist pattern corresponding to the recessed portion in the first insulating film by photolithography, and etching the first resist film corresponding to the recessed portion by etching through the resist pattern; A step of removing and a step of forming a second insulating film on the one substrate and the first insulating film may be provided.
[0048]
According to this configuration, first, a light shielding film is formed in a predetermined region on one substrate, and a first insulating film is formed on one substrate and the light shielding film. Next, a resist pattern corresponding to the recessed portion is formed on the first insulating film by photolithography, and then dry etching or wet etching is performed through the resist pattern to form the recessed portion. The first insulating film corresponding to the portion is removed. Thereafter, a second insulating film is formed on one substrate and the first insulating film. As a result, the film thickness of the first interlayer insulating film in the recessed portion can be controlled relatively easily, reliably and with high accuracy by managing the film thickness of the second insulating film. Also in this case, if wet etching is performed, it is convenient because a taper can be provided in the recessed portion.
[0049]
In addition, an electronic apparatus according to the present invention may include the electro-optical device.
[0050]
According to this configuration, the electronic apparatus includes the above-described electro-optical device according to the invention of the present application. High-quality is achieved by the highly reliable electro-optical device in which wiring defects are reduced and the gap control between the substrates is accurately performed. Image display is possible.
[0051]
Such an operation and other advantages of the present invention will become apparent from the embodiments described below.
[0052]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the embodiment of the present invention, a liquid crystal device will be described as an example of an electro-optical device.
[0053]
(Liquid crystal device)
The configuration and operation of the embodiment of the liquid crystal device according to the present invention will be described with reference to FIGS.
[0054]
First, the overall configuration of the liquid crystal device will be described with reference to FIGS. FIG. 1 is a plan view of the TFT array substrate viewed from the side of the counter substrate together with the components formed thereon, and FIG. 2 is a cross-sectional view taken along the line HH ′ of FIG. 1 including the counter substrate. FIG.
[0055]
In FIG. 1, a sealing material 52 is provided on the TFT array substrate 10 along the edge of the counter substrate 20, and a third light-shielding film as a light-shielding frame 53 is provided in parallel to the inside thereof. It has been. The counter substrate 20 is fixed to the TFT array substrate 10 with a sealing material 52. A data line driving circuit 101 and an external circuit connection terminal 102 are provided along one side of the TFT array substrate 10 in a region outside the sealing material 52, and the scanning line driving circuit 104 has two sides adjacent to the one side. It is provided along. Further, on the remaining side of the TFT array substrate 10, a plurality of wirings 105 are provided for connecting between the scanning line driving circuits 104 provided on both sides of the image display area. Note that the scanning line driver circuit 104 may be formed on only one side in the case where a signal delay of a scanning line, which will be described later, does not matter. It goes without saying that the data line driving circuit 101 may be provided on both sides of the image display area. In addition, at least one corner of the counter substrate 20 is provided with a vertical conductive material 106 for electrically conducting between the TFT array substrate 10 and the counter substrate 20.
[0056]
The data line driving circuit 101 and the scanning line driving circuit 104 are electrically connected to data lines and scanning lines described later by wiring. The data line driving circuit 101 receives an image signal converted into a form that can be displayed immediately from a control circuit (not shown), and the scanning line driving circuit 104 sequentially sends the gate voltage to the scanning lines in a pulse manner. The data line driving circuit 101 sends a signal voltage corresponding to the image signal to the data line. Each pixel portion corresponding to the intersection of the data line and the scanning line is provided with a pixel switching TFT 30. Since the TFT 30 is a polysilicon (p-Si) type TFT, it is possible to form the data line driving circuit 101 and the scanning line driving circuit 104 in the same process when forming the TFT 30, which is advantageous in manufacturing. .
[0057]
In FIG. 2, a liquid crystal layer 50 as an electro-optical material is made of, for example, a liquid crystal in which one kind or several kinds of nematic liquid crystals are mixed. The sealing material 52 is an adhesive made of, for example, a photocurable resin or a thermosetting resin for bonding the TFT array substrate 10 and the counter substrate 20 around them, and a distance between the two substrates (inter-substrate gap). A gap material (spacer) such as glass fiber or glass bead is mixed. A second light shielding film 23 such as a black matrix is provided on the side of the counter substrate 20 facing the liquid crystal layer 50.
[0058]
Next, a configuration in the pixel region of the liquid crystal device will be described with reference to FIGS. FIG. 3 is a plan view of adjacent pixel groups on the TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films, and the like are formed. 4 is a cross-sectional view of an embodiment of the liquid crystal device showing the AA ′ cross section of FIG. 3 together with the counter substrate, and FIG. 5 is a liquid crystal device showing the CC ′ cross section of FIG. FIG. In FIGS. 4 and 5, the scales of the respective layers and members are different from each other in order to make each layer and each member large enough to be recognized on the drawings.
[0059]
In FIG. 3, on the TFT array substrate of the liquid crystal device, a plurality of transparent pixel electrodes 9a (outlined by dotted line portions 9a ′) are provided in a matrix, and the vertical and horizontal boundaries of the pixel electrodes 9a are provided. A data line 6a, a scanning line 3a, and a capacitor line 3b are provided along each line. The data line 6a is electrically connected to a later-described source region of the semiconductor layer 1a via the contact hole 5a, and the pixel electrode 9a is electrically connected to a later-described drain region of the semiconductor layer 1a via the contact hole 8. Has been. In addition, the scanning line 3a is disposed so as to face a channel region 1a ′ (a hatched region in the right-downward direction in the drawing) of the semiconductor layer 1a. A first light-shielding film 11a in the pixel portion is provided in a region indicated by a diagonal line rising to the right in the drawing. That is, the first light shielding film 11a is provided in the pixel portion at a position where the TFT including the channel region 1a ′ of the semiconductor layer 1a, the data line 6a, the scanning line 3a, and the capacitor line 3b overlap each other when viewed from the TFT array substrate side. ing.
[0060]
In FIG. 3, in particular, in a mesh region surrounded by a thick line including the data line 6a, the scanning line 3a, and the capacitor line 3b, a first interlayer insulating film described later is formed in a concave shape, In a region substantially corresponding to the pixel electrode 9a, the first interlayer insulating film is formed in a relatively convex shape. The first interlayer insulating film is formed in a concave shape so as to include at least a part of the data line 6a, the scanning line 3a, and the capacitance line 3b, or the entire region.
[0061]
As shown in FIGS. 4 and 5, the liquid crystal device 100 includes a TFT array substrate 10 that constitutes an example of one transparent substrate and a counter substrate 20 that constitutes an example of the other transparent substrate disposed opposite thereto. And. The TFT array substrate 10 is made of, for example, a quartz substrate, and the counter substrate 20 is made of, for example, a glass substrate or a quartz substrate. The TFT array substrate 10 is provided with a pixel electrode 9a, and an alignment film 19 on which a predetermined alignment process such as a rubbing process has been performed is provided above the pixel electrode 9a. The pixel electrode 9a is made of, for example, a transparent conductive thin film such as an ITO (Indium Tin Oxide) film. The alignment film 19 is made of an organic thin film such as a polyimide thin film.
[0062]
On the other hand, a counter electrode 21 is provided over the entire surface of the counter substrate 20, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided below the counter electrode 21. The counter electrode 21 is made of a transparent conductive thin film such as an ITO film. The alignment film 22 is made of an organic thin film such as a polyimide thin film.
[0063]
As shown in FIG. 4, the TFT array substrate 10 is provided with a TFT 30 that controls switching of each pixel electrode 9a at a position adjacent to each pixel electrode 9a.
[0064]
As shown in FIGS. 3 and 4, the counter substrate 20 is further provided with a second light-shielding film 23 in a region other than the opening region of each pixel. Therefore, projection light from the side of the counter substrate 20 enters the channel region 1a ′ of the semiconductor layer 1a of the TFT 30, the source side LDD (Lightly Doped Drain) (low concentration source) region 1b, and the drain side LDD (low concentration drain) region 1c. There is no invasion. Furthermore, the second light-shielding film 23 has functions such as improving contrast and preventing color mixture of color materials. The second light shielding film 23 may be formed not on the counter substrate 20 side but on the TFT array substrate 10.
[0065]
The TFT array substrate 10 and the counter substrate 20 that are configured as described above and are arranged so that the pixel electrode 9a and the counter electrode 21 face each other are surrounded by a sealing material 52 (see FIGS. 1 and 2). Liquid crystal is sealed in the space, and the liquid crystal layer 50 is formed. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 19 and 22 in a state where an electric field from the pixel electrode 9a is not applied.
[0066]
As shown in FIG. 4, a first light shielding film 11 a is provided between the TFT array substrate 10 and each TFT 30 at a position facing each TFT 30. The first light-shielding film 11a is preferably made of a single metal, an alloy, a metal silicide, or the like containing at least one of Ti, Cr, W, Ta, Mo, and Pb, which are preferably opaque high melting point metals. If comprised from such a material, the 1st light shielding film 11a can be prevented from being destroyed or melt | dissolved by the high temperature process in the formation process of TFT30 performed after the formation process of the 1st light shielding film 11a on the TFT array substrate 10. . Since the first light-shielding film 11a is formed, a situation in which return light or the like from the TFT array substrate 10 side enters the channel region 1a ′, the low-concentration source LDD region 1b, and the low-concentration drain region 1c of the TFT 30 in advance. The characteristics of the TFT 30 are not deteriorated by the generation of photocurrent.
[0067]
Further, a first interlayer insulating film 12 ′ composed of the first insulating film 12 and the second insulating film 13 is provided between the first light shielding film 11 a and the plurality of TFTs 30. The first interlayer insulating film 12 ′ is provided for electrically insulating the semiconductor layer 1a constituting the TFT 30 from the first light shielding film 11a. Furthermore, the first interlayer insulating film 12 ′ has a function as a base film for the TFT 30 by being formed on the entire surface of the TFT array substrate 10. That is, the TFT 30 has a function of preventing deterioration of the characteristics of the TFT 30 due to roughness during polishing of the surface of the TFT array substrate 10 and dirt remaining after cleaning.
[0068]
In particular, as shown in FIGS. 3 and 4, the first interlayer insulating film 12 'is formed on the first light shielding film 11a in the region where the first light shielding film 11a is formed on the TFT array substrate. In addition, the region where the first light shielding film 11a is not formed is provided on the TFT array substrate 10. And the part which opposes TFT30, the data line 6a, the scanning line 3a, and the capacity | capacitance line 3b is depressed and formed in the concave shape seeing from the counter substrate 20 side.
[0069]
In the present embodiment, in particular, the first interlayer insulating film 12 ′ is composed of a single layer portion and a two-layer portion, and the single layer portion of the second insulating film 13 is thinned and formed as a recessed portion. In addition, the two-layer portion of the first insulating film 12 and the second insulating film 13 is thick and is not a concave portion. As described above, when the first interlayer insulating film 12 ′ is configured, the film thickness of the first interlayer insulating film 12 ′ in the recessed portion is relatively easily set as the second insulating film 13. It can be controlled with high accuracy. Therefore, the film thickness of the first interlayer insulating film 12 ′ (that is, the film thickness of the second insulating film 13) in the recessed portion can be made very thin.
[0070]
The first interlayer insulating film 12 ′ configured as described above can electrically insulate the TFT 30 and the like from the first light shielding film 11a and prevent the first light shielding film 11a from contaminating the TFT 30 and the like. Here, in particular, the first interlayer insulating film 12 ′ is formed so that the portions facing the TFT 30, the data line 6a, the scanning line 3a, and the capacitor line 3b are concavely depressed. Compared with the case where 12 'is formed flat and these TFTs and the like are formed thereon, the regions where these TFTs and the like are formed are formed according to the depth of the recessed portion. And the difference in total film thickness is reduced, and flattening in the pixel portion is promoted.
[0071]
For example, if the depth of the recessed portion is set so that the difference in total film thickness is substantially zero, the subsequent planarization process can be omitted. Alternatively, if the depth of the concave portion is set so as to reduce the difference in the total film thickness, the burden of the subsequent flattening process can be reduced. More preferably, the first interlayer insulating film 12 ′ is formed in a concave shape with a depth corresponding to the total film thickness of the first light shielding film 11a, the semiconductor layer 1a, the capacitor line 3b, and the data line 3a. If the first interlayer insulating film 12 ′ is configured in this manner, the upper surface of the data line 6a and the upper surface of the second interlayer insulating film 4 adjacent to the data line 6a can be substantially matched, and the pixel before the pixel electrode 9a is formed. Flattening at the part is promoted.
[0072]
However, the first interlayer insulating film 12 ′ may be formed in a concave shape with a depth corresponding to the total film thickness of the first light shielding film 11a, the semiconductor layer 1a, and the capacitor line 3b. If the first interlayer insulating film 12 ′ is configured in this way, the upper surface of the second interlayer insulating film 4 can be made substantially flat, and the flattening in the pixel portion before the pixel electrode 9a is formed is promoted. Alternatively, the first interlayer insulating film 12 ′ may be formed by recessing only a region facing one or two of the first light-shielding film 11a, the semiconductor layer 1a, and the capacitor line 3b. Various flattening methods can be employed.
[0073]
The first interlayer insulating film 12 ′ may be formed of a single layer instead of being formed of two layers. In this way, it is not necessary to increase the number of layers as compared with the conventional case. If the film thicknesses of the concavely recessed portion and the non-recessed portion are controlled by, for example, etching time management as described later in the manufacturing process, such a first interlayer insulating film consisting of a single layer can be obtained. .
[0074]
In FIG. 4 again, the first interlayer insulating film 12 ′ is made of a highly insulating material such as NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), and the like. It is made of glass, a silicon oxide film, a silicon nitride film, or the like.
[0075]
In the present embodiment, as shown in FIG. 3, the high concentration drain region 1e of the semiconductor layer 1a extends along the data line 6a, and the first light shielding film 11a is also provided below the data line 6a. Therefore, a capacitor is formed through the second insulating film 13 between the first storage capacitor electrode 1f extending along the data line 6a and the first light shielding film 11a. As a result, the storage capacity of the pixel electrode 9a can be increased by effectively using the space outside the opening area under the data line 6a.
[0076]
In this embodiment, as shown in FIGS. 3 and 5, the first interlayer insulating film 12 ′ is formed so that the portion facing the second storage capacitor electrode which is a part of the capacitor line 3 b is also recessed in a concave shape. Even if the capacitor line 3b is wired above the first interlayer insulating film 12 ', the region where the capacitor line 3b is wired can be flattened. The film thickness of the first interlayer insulating film 12 ′ in the portion facing the capacitor line 3 b is very thin (for example, about 100 to 200 nm), and the first light shielding film 11 a is formed of the capacitor line 3 b. Since it is also provided below, it extends from the first light-shielding film 11a opposed to the high-concentration drain region 1e of the semiconductor layer 1a via the second insulating film 13 without increasing the surface area of the capacitance line 3b. The capacitance between the first storage capacitor electrode 1f can be increased. That is, the storage capacity of the pixel electrode 9a can be increased as a whole. As described above, the storage capacity can be increased so as not to narrow the opening area of each pixel particularly in a limited area in the image display area, which is very advantageous.
[0077]
In the present embodiment, the first light-shielding film 11a is preferably electrically connected to a constant potential line and set to a constant potential. Therefore, the potential fluctuation of the first light shielding film 11a does not adversely affect the TFT 30 disposed to face the first light shielding film 11a. In this case, the constant potential of the constant potential line may be equal to the ground potential or may be equal to the potential of the counter electrode 21. The constant potential line is connected to a constant potential source such as a negative power source or a positive power source of a peripheral driving circuit (the data line driving circuit 101, the scanning line driving circuit 104, etc. in FIG. 1) for driving the liquid crystal device 100. Also good.
[0078]
4 again, the TFT 30 has an LDD structure, and the scanning line 3a, the channel region 1a ′ of the semiconductor layer 1a in which the channel is formed by the electric field from the scanning line 3a, the scanning line 3a and the semiconductor layer 1a, Insulating thin film 2 including a gate insulating film that insulates, low concentration source region (source side LDD region) 1b of semiconductor layer 1a, data line 6a, low concentration drain region (drain side LDD region) 1c of semiconductor layer 1a, semiconductor layer 1a high concentration source region 1d and high concentration drain region 1e. A corresponding one of the plurality of pixel electrodes 9a is connected to the high concentration drain region 1e. The low concentration source region 1b and the high concentration source region 1d and the low concentration drain region 1c and the high concentration drain region 1e are predetermined according to whether an n-type or p-type channel is formed in the semiconductor layer 1a, as will be described later. It is formed by doping n-type or p-type impurity ions at a concentration. An n-type channel TFT has an advantage of high operating speed, and is often used as a TFT 30 which is a pixel switching element. In this embodiment, in particular, the data line 6a is composed of a light-shielding thin film such as a metal film such as Al or an alloy film such as metal silicide. A second contact hole 5a leading to the high concentration source region 1d and a contact hole 8 leading to the high concentration drain region 1e are formed on the scanning line 3a, the insulating thin film 2 and the first interlayer insulating film 12 '. An interlayer insulating film 4 is formed. The data line 6a is electrically connected to the high concentration source region 1d through the contact hole 5a to the high concentration source region 1d. Furthermore, on the data line 6a and the second interlayer insulating film 4, a third interlayer insulating film 7 in which a contact hole 8 to the high concentration drain region 1e is formed is formed. The pixel electrode 9a is electrically connected to the high concentration drain region 1e through the contact hole 8 to the high concentration drain region 1e. The above-described pixel electrode 9a is provided on the upper surface of the third interlayer insulating film 7 thus configured.
[0079]
The TFT 30 preferably has an LDD structure as described above, but may have an offset structure in which impurity ions are not implanted into the low-concentration source region 1b and the low-concentration drain region 1c, or consists of a part of the scanning line 3a. A self-aligned TFT in which impurity ions are implanted at a high concentration using the gate electrode as a mask to form high concentration source and drain regions in a self-aligning manner may be used.
[0080]
Further, in the structure of the TFT 30 shown in FIG. 4, a part of the scanning line 3a to which the same scanning signal is supplied via the insulating thin film 2 between the high concentration source region 1d and the high concentration drain region 1e of the TFT 30. It is possible to provide a dual gate TFT by providing the two gate electrodes as series resistors. Thereby, the leakage current of the TFT 30 can be reduced. Further, if the dual gate TFT has the above-mentioned LDD structure or offset structure, the leakage current of the TFT 30 can be further reduced and a high contrast ratio can be realized. Further, the dual gate structure can provide redundancy, greatly reduce pixel defects, and can realize high contrast ratio image quality because of low leakage current even at high temperature operation. Needless to say, there may be three or more gate electrodes formed of a part of the scanning line 3 a provided between the high concentration source region 1 d and the high concentration drain region 1 e of the TFT 30.
[0081]
Here, generally, when light is incident on the channel region 1a ′, the low concentration source region 1b, the low concentration drain region 1c, and the like of the semiconductor layer 1a, a photocurrent is generated due to a photoelectric conversion effect, and the transistor characteristics of the TFT 30 deteriorate. However, in this embodiment, since the data line 6a is formed of a light-shielding metal thin film such as Al so as to cover the scanning line 3a from above, at least the channel region 1a ′ and the low concentration source region of the semiconductor layer 1a. 1b, light incident on the low-concentration drain region 1c can be effectively prevented. Further, as described above, since the first light shielding film 11a is provided on the lower side of the TFT 30, at least the return to the channel region 1a ′ of the semiconductor layer 1a, the low concentration drain region 1b, and the low concentration drain region 1c. Incidence of light (that is, light from below in FIG. 4) can be effectively prevented.
[0082]
Further, as shown in FIG. 5, each of the pixel electrodes 9a is provided with a storage capacitor 70. More specifically, the storage capacitor 70 is a dielectric formed by the same process as the first storage capacitor electrode 1f made of a polysilicon film and the insulating thin film 2 extending from the high concentration drain region 1e of the semiconductor layer 1a. Capacitance through the film 2 ′, the capacitor line 3 b formed in the same process as the scanning line 3 a, the second interlayer insulating film 4 and the third interlayer insulating film 7, and the second interlayer insulating film 4 and the third interlayer insulating film 7 It consists of a part of the pixel electrode 9a facing the line 3b. Since the storage capacitor 70 is provided in this way, high-definition display is possible even when the duty ratio is small. As shown in FIG. 3, the capacitor line 3b is provided on the surface of the TFT array substrate 10 in parallel with the scanning line 3a. Furthermore, in this embodiment, since the first interlayer insulating film 12 ′ under the first storage capacitor electrode 1f can be thinned, the storage capacitor can be increased and a liquid crystal device with high image quality can be realized.
[0083]
As shown in FIG. 5, the first light shielding film 11 a can be used as the wiring of the storage capacitor 70. In this case, the first storage capacitor electrode 1f is sandwiched from above and below via the insulating film between the second storage capacitor electrode formed of a part of the capacitor line 3b and the third storage capacitor electrode formed of a part of the first light shielding film 11a. With the structure, it is possible to efficiently add a capacity with a small area.
[0084]
Next, the configuration in the seal region of the liquid crystal device will be described with reference to FIGS. 6 is a plan view of the TFT array substrate in the seal region where the lead wiring is provided, FIG. 7 is an enlarged plan view showing the lead wiring portion of FIG. 6 in an enlarged manner, and FIG. 8 is a lead wiring portion. FIG. FIG. 9 is a cross-sectional view taken along the line DD ′ of FIG. 8, and is a cross-sectional view of various relay wiring portions formed across the image signal line. Note that the various relay wirings in FIG. 9 are formed in a recessed portion.
[0085]
In FIG. 6, a scanning line driving signal line 105 a is wired to the scanning line driving circuit 104 from the external circuit connection terminal 102 provided in the peripheral portion of the TFT substrate array substrate 10. A plurality of image signal lines 115 are wired in the X direction in a region between the two. Under the seal region on the extended line of the data line 6a, a lead-out line (hereinafter referred to as “a lead-out line” consisting of a lead-out line 301a from the data line drive circuit 101 and a lead-out line 301b from the image signal line 115 is provided. 301 ”(referred to as“ data line side extraction wiring ”). On the other hand, a scanning line side extraction wiring 401a from the scanning line driving circuit 104 is provided under the seal region on the extension line of the scanning line 3a. Further, a lead wiring 401b extending from the capacitor line 3b may be provided. When the capacitor line 3b is connected to a constant potential source such as a negative power source or a positive power source of the scanning line driving circuit 104 via the lead-out wiring 401b, it is advantageous to provide a dedicated constant potential line. These counter wirings 401 (hereinafter referred to as “scanning line side leading wirings”) may be arranged side by side and a counter electrode (common electrode) potential wiring 112 may be provided at the end thereof. The counter electrode potential wiring 112 is connected to the counter electrode 21 (see FIGS. 4 and 5) formed on the counter substrate 20 via the vertical conduction terminal 106 a and the vertical conduction material 106. An inspection terminal 111 for inputting a predetermined inspection signal to the data line driving circuit 101 is provided adjacent to the data line driving circuit 101.
[0086]
In FIG. 6, on the TFT array substrate 10, a sampling circuit 103 for applying an image signal to the data line 6a at a predetermined timing is provided. The sampling circuit 103 includes a plurality of switching elements (for example, TFTs) provided for each data line 6 a, and a plurality of serial-parallel converted image signals are extracted from the plurality of image signal lines 115 through the relay wiring 116 and the lead-out line 116. When each is input via the wiring 301b, this is sampled by each switching element at the timing of the sampling circuit driving signal supplied from the data line driving circuit 101 via the sampling circuit driving signal line 114 and the lead wiring 301a, It is configured to apply to each data line 6a. Further, at the portion where the sampling circuit drive signal line 114 and the image signal line 115 intersect via the interlayer insulating film, the sampling circuit drive signal line 114 and the lead-out wiring 301a are electrically connected using the relay wiring 116. In addition to the sampling circuit 103, a precharge circuit for supplying a precharge signal of a predetermined voltage level to the plurality of data lines 6a in advance of the image signal on the TFT array substrate 10, in the middle of manufacturing or at the time of shipment. An inspection circuit for inspecting the quality, defects, etc. of the liquid crystal device may be formed.
[0087]
As shown in FIG. 7, each of the data line side extraction wirings 301 extends in the Y direction, has a width L, and adjacent wirings are arranged with an interval S therebetween. The data line side lead wiring 301 is made of the same Al film as the data line 6a. As shown in FIG. 8A, the data line side lead wiring 301 has the same poly as the scanning line 3a below the data line side lead wiring 301. A dummy wiring 302 made of a silicon film is provided.
[0088]
6 and 7, dummy pixels having the same configuration as the pixels constituting the image display area are formed under the third light shielding film as the frame 53. Although it is not necessary to form a display pixel under the third light-shielding film 53 as a frame provided so as to hide a liquid crystal misalignment region or the like, in order to stabilize the characteristics of pixels near the edge of the image display region In this way, dummy pixels having a predetermined width are provided outside the edge of the image display area.
[0089]
On the other hand, each of the scanning line side extraction wirings 401 shown in FIG. 6 extends in the X direction, and adjacent wirings are arranged at intervals. The scanning line side lead-out wiring 401 is made of the same polysilicon film as the scanning line 3a. As shown in FIG. 8B, the same as the data line 6a is formed on the scanning line side lead-out wiring 401. A dummy wiring 402 made of an Al film is provided.
[0090]
As shown in FIGS. 8A and 8B, in the present embodiment, the first interlayer insulating film 12 ′ particularly faces the data line side extraction wiring 301 and the scanning line side extraction wiring 401 in the seal region. The portion is formed in a concave shape. Therefore, the height of the convex protrusion formed on the data line side extraction wiring 301 and the scanning line side extraction wiring 401 on the surface of the third interlayer insulating film 7 in contact with the sealing material 52 in the sealing region on the TFT array substrate side is as follows. The surface of the third interlayer insulating film 7 is made almost flat as shown in FIG. As a result, in the seal region, the stress applied through the gap material 300 such as glass fiber or glass bead mixed in the seal material 52 is uniformly distributed on the surface of the third interlayer insulating film 7. Therefore, as shown in FIG. 24 and FIG. 25 described above, the gap material 300 greatly reduces the possibility that each lead-out wiring is disconnected or short-circuited.
[0091]
Further, the difference in height between the surface of the pixel region facing the liquid crystal layer 50 and the surface of the seal region facing the sealing material 52 is also reduced. For this reason, it is not necessary to use a gap material having a diameter smaller by about 1 μm than the gap between substrates as in the prior art, and it becomes possible to use a gap material 300 having a diameter comparable to the gap between substrates. As described above, this can be expected to have a great effect when the gap between the substrates is narrowed in order to prevent alignment failure of the liquid crystal layer 50 due to pixel miniaturization.
[0092]
In this embodiment, in particular, in the seal region, dummy wirings 302 made of a polysilicon film are stacked with the second interlayer insulating film 4 interposed between the data line side extraction wirings 301. On the other hand, a dummy wiring 402 made of an Al film is laminated on the scanning line side extraction wiring 401 via the second interlayer insulating film 4. Accordingly, the height of the surface of the third interlayer insulating film 7 in the seal region on the upper and lower sides of the image display region and the height of the surface of the third interlayer insulating film 7 on the left and right sides of the image display region coincide with each other. Control of the gap between the substrates by the gap material 300 mixed in the entire material 52 becomes stable.
[0093]
Here, the dummy wiring 302 for adjusting the total film thickness in the seal region may be electrically connected to the data line side extraction wiring 301. Similarly, the dummy wiring 402 may be electrically connected to the scanning line side extraction wiring 401. By adopting such a configuration, wiring redundancy is possible. Moreover, there is no problem even if it is electrically floating, and a conductive film formed in the same process as the first light shielding film 11a may be used as a lead-out wiring.
[0094]
In the present embodiment, as shown in FIG. 7, the dummy wiring 302 is further connected to the data line through the contact hole 305 opened in the second interlayer insulating film 4 (see FIGS. 8A and 8B). The side lead wiring 301 is electrically connected. Similarly, the dummy wiring 402 is electrically connected to the scanning line side lead wiring 401. As a result, the data line side extraction wiring 301 and the scanning line side extraction wiring 401 each have a redundant structure composed of two conductive films (Al film and polysilicon film). Therefore, for example, even if the data line side extraction wiring 301 or the scanning line side extraction wiring 401 is disconnected due to stress due to the gap material 300 under the seal region, or the Al film conducts in a direction perpendicular to the TFT array substrate 10. Even if the layer breaks the second interlayer insulating film 4 and is short-circuited to the polysilicon film, it is advantageous because it does not cause a wiring defect.
[0095]
Further, as shown in FIG. 8 (3), in addition to the configuration of FIG. 8 (1), a light shielding film wiring 303 made of W (tungsten) or the like, which is the same as the first light shielding film 11a, is provided below the dummy wiring 302. A stacked layer may be formed. Also in this case, if the light shielding film wiring 303 is electrically connected to the dummy wiring 302 and the data line side lead wiring 301 through the contact hole provided in the first interlayer insulating film 12 ', the redundant film composed of three conductive films is formed. A structure is obtained and the possibility of wiring failure is further reduced. At the same time, the light shielding film wiring 303 can be used to adjust the difference in surface height between the seal area and the pixel area. Therefore, the light shielding film wiring 303 may be electrically floated exclusively as a film for adjusting the film thickness, not as a redundant wiring for the data line side extraction wiring 301, or may be used for the capacitor line 3b other than the data line 6a or the first light shielding film. It can also be used as a wiring for the film 11a. Needless to say, the scanning line-side lead-out wiring 401 can be formed in the same structure.
[0096]
In the present embodiment, as shown in FIGS. 8A and 8B, the first interlayer insulating film 12 ′ in which the concave depression is formed is formed in the same manner as in the case of forming the concave depression in the pixel region. May be composed of a single layer. Alternatively, as shown in FIG. 8 (3), the first interlayer insulating film 12 ′ may be composed of a single layer portion including only the first insulating film 12 and a multilayer portion including the first and second insulating films 13. Good.
[0097]
In the present embodiment, as shown in FIG. 7, in the seal region, the data line side extraction wiring 301 and the dummy wiring 302 stacked thereon are provided with a stripe-like planar pattern between adjacent wirings. A light transmission gap corresponding to the wiring interval S is provided. Accordingly, in the manufacturing process of the liquid crystal device 100 to be described later, when light is incident through the TFT array substrate 10 when the sealing material 52 made of a photocurable resin is used, a light transmission gap in this stacked structure is formed. It is possible to sufficiently irradiate the sealing material 52 with light. Therefore, the sealing material 52 made of a photocurable resin can be photocured satisfactorily by the light from both sides. In particular, if it can be photocured in this way, it is not necessary to give extra heat to the liquid crystal device 100 as compared with the case of thermosetting. This is advantageous because it can prevent generation. In addition, since the time for light irradiation can be reduced, the alignment film is not damaged. Therefore, since the tilt angle of the liquid crystal is maintained high, it is possible to prevent image quality deterioration due to liquid crystal alignment failure (disclination).
[0098]
In FIG. 6, since the image signal line 115 is composed of an Al film formed on the second interlayer insulating film 4, the sampling circuit driving from the data line driving circuit 101 intersecting with this to the extraction wiring 301a is driven. The signal line 114 cannot be composed of an Al film. Therefore, a three-dimensional relay wiring 116 as shown in FIG. 9 passing through the lower layer or the upper layer of the image signal line 115 is required. Further, the relay wiring 116 needs to be devised to reduce the time constant as much as possible. Therefore, the following method can be considered. 9 (1) to 9 (4) are DD ′ cross-sectional views of FIG.
[0099]
In FIG. 9 (1), the first conductive film 116 a is made of the same polysilicon film as the scanning line 3 a and passes under the second interlayer insulating film 4 so as to intersect the image signal line 115. Yes. The sampling circuit drive signal line 114 and the lead-out wiring 301a are electrically connected to each other through contact holes formed in the second interlayer insulating film 4 on both sides of the image signal line 115.
[0100]
In FIG. 9B, the second conductive film 116b is composed of the same high melting point metal film such as W (tungsten) or alloy film as the first light shielding film 11a, and intersects the image signal line 115. Is passed under the first interlayer insulating film 12 '. The sampling circuit drive signal line 114 and the lead-out wiring 301a are electrically connected to each other through the contact holes opened in the first interlayer insulating film 12 ′ and the second interlayer insulating film 4 on both sides of the image signal line 115. It is configured as follows. By adopting such a configuration, the relay wiring 116 can be formed of a low-resistance refractory metal or the like, so that the wiring resistance can be lowered and the sampling circuit drive signal is not delayed. Therefore, since a sufficient amount of image signals can be written in the sampling circuit, a liquid crystal device with high image quality can be realized. In addition, a high-definition liquid crystal device can be realized because an image signal can be written at high speed even when the sampling period is shortened.
[0101]
In FIG. 9 (3), the relay wiring 116 is a first conductive film 116a made of the same polysilicon film as the scanning line 3a, and a first refractory metal film made of W (tungsten) or the like that is the same as the first light shielding film 11a. The second conductive film 116b passes through the second interlayer insulating film 4 and the first interlayer insulating film 12 ′ so as to intersect the image signal line 115. Then, the sampling circuit drive signal line 114 and the lead-out wiring 301a are electrically connected to each other through the contact holes opened in the first interlayer insulating film 12 ′ and the second interlayer insulating film 4 on both sides of the image signal line 115, respectively. Is configured to do. With such a configuration, the first conductive film 116a and the second conductive film 116b are formed on the upper and lower layers of the image signal line 115 via the first interlayer insulating film 12 ′ and the second interlayer insulating film 4, A redundant structure can be realized. Further, since the second conductive film 116b is made of a low-resistance refractory metal, the wiring resistance can be lowered and the signal delay of the sampling circuit drive signal is not caused. Although the first conductive film 116a and the second conductive film 116b are directly electrically connected, the second conductive film 116b and the sampling circuit drive signal line 114 or the lead wiring 301a are directly electrically connected. Also good.
[0102]
In FIG. 9 (4), the relay wiring 116 is made of refractory metal or the like for defining at least a part of the pixel opening region on the third interlayer insulating film 7 in addition to the configuration of FIG. 9 (3). A third conductive film 116 c made of a conductive light shielding film is passed through the image signal line 115, and a fourth interlayer insulating film 117 is formed thereon. Then, the sampling circuit drive signal line 114 and the lead-out wiring 301a are electrically connected together with the first conductive film 116a through the contact holes formed in the third interlayer insulating film 7 on both sides of the image signal line 115. It is configured. With such a configuration, the relay wiring 116 is connected to the first conductive film 116 a via the first interlayer insulating film 12 ′, the second interlayer insulating film 4, and the third interlayer insulating film 7 above and below the image signal line 115. Further, since it is formed by three layers including the second conductive film 116b and the third conductive film 116c, a further redundant structure can be realized. Further, since the second conductive film 116b and the third conductive film 116c are made of a low-resistance refractory metal, the wiring resistance can be further reduced, and the signal delay of the sampling circuit drive signal is not caused. In the case where a plurality of image signal lines 115 are provided as shown in FIG. 7, it is necessary to provide the relay wiring 116 for connecting the image signal lines 115 and the lead-out wiring 301b. Specifically, the image signal line 115 and the relay wiring 116 are electrically connected by a contact hole 305, and the contact hole 305 is connected to the lead-out wiring 301b so that the formation region of the other image signal line 115 intersects with an interlayer insulating film. Electrical connection with As described above, the relay wiring 116 from the image signal line 115 is configured in the same manner as the relay wiring 116 of the sampling circuit driving signal line 114 described above, whereby the delay of the image signal can be minimized.
[0103]
Next, referring to FIG. 10, the inter-substrate gap (that is, the thickness of the sealing material 52) in the seal region shown in FIGS. 6 to 9 and the inter-substrate gap (in the pixel region shown in FIGS. That is, the thickness of the liquid crystal layer 50 will be described by comparing various forms. In FIG. 10, the seal area through which the scanning line side extraction wiring 401 is passed is compared with the pixel area. However, as shown in FIGS. 8A and 8B, the data line side extraction wiring 301 is passed through. The same applies to the sealed area.
[0104]
First, as shown in FIG. 10 (1), conventionally, a redundant structure is mainly formed of an Al film mainly constituting the data line 6a and a polysilicon film mainly constituting the scanning line 3a and the capacitor line 3b under the seal region. Consider a case where the lead wiring 401 is provided, the conductive film formed in the same process as the first light-shielding film 11a is not provided, and the lead wiring 401 is not embedded in the concave depression of the interlayer insulating film. In this case, the surface of the seal region is higher than the surface of the pixel region by the amount of the Al film and the polysilicon film and lower by the amount of the ITO film constituting the pixel electrode 9a. The gap L1 is smaller than the inter-substrate gap L3 in the pixel region (for example, about 600 to 800 nm). On the other hand, in this case, the surface of the seal region is lower than the TFT formation region by the amount of the first light shielding film 11a, the semiconductor layer 1a, and the insulating thin film 2, so that the inter-substrate gap L1 in the seal region is the TFT formation It becomes larger than the inter-substrate gap L2 in the region (L2 <L1 <L3).
[0105]
Next, as shown in FIG. 10B, in the present embodiment, a lead-out wiring 401 having a redundant structure is provided under the seal region from the Al film and the polysilicon film, and is formed in the same process as the first light shielding film. A case is considered in which the conductive film to be provided is not provided and the lead-out wiring 401 is embedded in the concave depression of the interlayer insulating film. In this case, since the surface of the seal region is lower than the case of FIG. 10A by the depth of the concave depression, the inter-substrate gap L1 in the seal region is equal to the inter-substrate gap L3 in the pixel region. Will be equal. The inter-substrate gap L1 in the seal region is larger than the inter-substrate gap L2 in the TFT formation region (L2 <L1 = L3).
[0106]
Next, as shown in FIG. 10 (3), in the present embodiment, a lead-out wiring 401 having a redundant structure is provided from the Al film and the polysilicon film under the seal region, and in the same process as the first light shielding film 11a. Consider a case where the conductive film 403 to be formed is provided and the lead-out wiring 401 is embedded in a concave depression in the interlayer insulating film. In this case, the surface of the seal region is higher by the amount of the conductive film 403 than in the case of FIG. 10 (2), but since the depth of the concave recess is increased by that amount, the substrate in the seal region is increased. The inter-gap L1 is equal to the inter-substrate gap L3 in the pixel region. The inter-substrate gap L1 in the seal region is substantially equal to the inter-substrate gap L2 in the TFT formation region (L1 = L2 = L3).
[0107]
As shown in FIGS. 10 (2) and 10 (3), in the present embodiment, the data line side extraction wiring 301 and the scanning line side extraction wiring 401 are embedded in the concave recess formed in the interlayer insulating film, so that the pixel Since the gap between the substrates in the region and the seal region can be made substantially equal, it is not necessary to use a gap material having a diameter smaller by about 1 μm than the gap between the substrates in the pixel region as in the conventional example shown in FIG. It is possible to use a gap material 300 having a diameter approximately the same as the inter-substrate gap in the pixel region. As described above, this can be expected to have a great effect when the gap between the substrates is narrowed in order to prevent liquid crystal alignment defects due to pixel miniaturization. That is, when the gap between the substrates is narrowed from 4 μm to 3 μm or 2 μm, if the surface of the seal region is not flattened as in the prior art, a very small gap material having a diameter of 2 μm or 1 μm is formed. However, if the surface of the seal region is flattened as in this embodiment, a gap having a diameter of about 3 μm or 2 μm, which is equal to the inter-substrate gap, is necessary. The material is enough. Therefore, the gap control with high accuracy can be performed using the gap material having a relatively large diameter. In addition, when the gap is narrowed, the adhesive strength of the photocurable resin contained in the sealing material is remarkably lowered, leading to a decrease in reliability. However, in this embodiment, the same gap can be secured even under the seal region. The adhesive strength between the substrates of the liquid crystal device is not hindered.
[0108]
From this point of view, as shown in FIG. 11, the first interlayer insulating film 12 ′ includes not only the portion facing the data line side extraction wiring 301 but also the portion not facing the data line side extraction wiring 301. The entire sealing region may be formed in a concave shape. Even in this configuration, the height of the surface of the seal region (that is, the surface of the portion protruding on the plurality of data line side extraction wirings 301 within the seal region that is recessed as a whole and projecting in a convex shape. Since the difference between the height of the pixel region and the height of the pixel region is small, high-precision gap control can be performed using the gap material 300 having the same diameter (L1) as the inter-substrate gap (L3).
[0109]
Next, with reference to FIG. 12, the electrical connection between the constant potential line and the first light shielding film in the above embodiment will be described. FIG. 12 is a plan view of wiring on the TFT array substrate showing an example of connection between the constant potential line and the first light shielding film.
[0110]
As shown in FIG. 12, in this example, the scanning line driving circuits 104 are provided on both sides of the image display area. For example, a constant potential negative power supply VSSY is supplied from an external power supply device via an external circuit connection terminal and a constant potential line 500. Supplied. The constant potential line 500 is formed of, for example, the same Al film as that of the data line 6 a, and particularly includes a portion wired along the third light shielding film 53 below the third light shielding film as the frame 53. On the other hand, the first light shielding film 11a is routed along the scanning line 3a, the capacitor line 3b, and the data line 6a in the image display region as described above, and is connected to the constant potential line 500 below the third light shielding film 53. They are connected via contact holes 502. As described above, by effectively using the dead space under the third light shielding film 53, the constant potential line 500 and the first light shielding film 11a can be prevented from interfering with other wirings (data line 6a, scanning line 3a, etc.). Can be connected through the contact hole 502 under the third light shielding film 53. Needless to say, the constant potential line 500 has no problem even if a constant potential power source of the data line driving circuit 101 is used.
[0111]
In the above embodiment, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, the driving LSI mounted on the TAB (Tape Automated Bonding) substrate is connected to the TFT. You may make it connect electrically and mechanically via the anisotropic conductive film provided in the peripheral part of the array board | substrate 10. FIG.
[0112]
Although not shown in FIGS. 1 to 11, for example, a TN (twisted nematic) mode, respectively, is provided on the side on which the projection light of the counter substrate 20 enters and the side on which the emission light of the TFT array substrate 10 exits. Depending on the operation mode such as STN (super TN) mode, D-STN (double-STN) mode, and normally white mode / normally black mode, the polarizing film, retardation film, polarizing plate, etc. are in a predetermined direction. It is arranged with.
[0113]
Next, the operation of the present embodiment configured as described above will be described with reference to FIGS.
[0114]
First, the data line driving circuit 101 that has received an image signal from the control circuit applies a signal voltage to the data line 6a at a timing and magnitude according to the image signal, and in parallel, the scanning line driving circuit 104 The gate voltage is sequentially applied to the scanning line 3a in a pulsed manner at a predetermined timing, and the TFT 30 is driven. Thereby, in the TFT 30 to which the source voltage is applied when the gate voltage is turned on, the high concentration source region 1d and the low concentration source region 1b, the channel region 1a ′ formed in the semiconductor layer 1a, and the low concentration drain region. A voltage is applied to the pixel electrode 9a through 1c and the high concentration drain region 1e. The voltage of the pixel electrode 9a is held by the storage capacitor 70 (see FIG. 5) for a time that is, for example, three orders of magnitude longer than the time when the source voltage is applied. As described above, when a voltage is applied to the pixel electrode 9a, the alignment state of the liquid crystal in the portion of the liquid crystal layer 50 sandwiched between the pixel electrode 9a and the counter electrode 21 changes. The projection light cannot pass through the liquid crystal part according to the applied voltage, and in the normally black mode, the projection light can pass through the liquid crystal part according to the applied voltage. The liquid crystal device 100 emits light having contrast according to the image signal.
[0115]
In particular, in the present embodiment, the first interlayer insulating film 12 ′ is formed in a concave shape at a position facing the TFT 30 and various wirings, so that alignment defects of the liquid crystal are reduced. The first interlayer insulating film 12 ′ is formed in a concave shape even at a position facing the data line side extraction wiring 301 and the scanning line side extraction wiring 401 in the seal region. By the control, alignment defects of the liquid crystal are reduced. As a result, finally, the liquid crystal device 100 can display a high-resolution image with high resolution and high contrast.
[0116]
Since the liquid crystal device 100 described above is applied to a color liquid crystal projector, the three liquid crystal devices 100 are respectively used as RGB light valves, and each light valve is decomposed via a dichroic mirror for RGB color separation. The light of each color thus entered is incident as projection light. Therefore, in each embodiment, the counter substrate 20 is not provided with a color filter. However, in the liquid crystal device 100 as well, an RGB color filter may be formed on the counter substrate 20 together with the protective film in a predetermined region facing the pixel electrode 9a where the second light shielding film 23 is not formed. In this way, the liquid crystal device of this embodiment can be applied to a color liquid crystal device such as a direct-view type or a reflective type color liquid crystal television other than the liquid crystal projector. Furthermore, a microlens may be formed on the counter substrate 20 so as to correspond to one pixel. In this way, a bright liquid crystal device can be realized by improving the collection efficiency of incident light. Furthermore, a dichroic filter that creates RGB colors by using interference of light may be formed by forming multiple layers of interference layers having different refractive indexes on the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color liquid crystal device can be realized.
[0117]
In the liquid crystal device 100, the projection light is incident from the counter substrate 20 side as in the conventional case, but since the first light shielding film 11a is present, the projection light is incident from the TFT array substrate 10 side, The light may be emitted from the 20 side. That is, even when the liquid crystal device 100 is attached to the liquid crystal projector as described above, it is possible to prevent light from entering the channel region 1a ′, the low concentration source region 1b, and the low concentration drain region 1c of the semiconductor layer 1a. Images can be displayed. Here, conventionally, in order to prevent reflection on the back surface side of the TFT array substrate 10, it is necessary to separately arrange an AR (Anti Reflection) -coated polarizing plate for antireflection or to attach an AR film. It was. However, in the present embodiment, the first light shielding film 11a is formed between the surface of the TFT array substrate 10 and at least the channel region 1a ′ and the low concentration source region 1b and the low concentration drain region 1c of the semiconductor layer 1a. There is no need to use such an AR-coated polarizing plate or AR film, or to use a substrate in which the TFT array substrate 10 itself is subjected to AR treatment. Therefore, according to the present embodiment, the material cost can be reduced, and it is very advantageous that the yield is not lowered due to dust, scratches, etc. when the polarizing plate is attached. In addition, since the light resistance is excellent, even when a bright light source is used or polarization conversion is performed by a polarization beam splitter to improve light use efficiency, image quality degradation such as crosstalk due to light does not occur.
[0118]
In the liquid crystal device 100, a flattening film may be further applied on the third interlayer insulating film 7 by spin coating or the like in order to further suppress alignment defects of liquid crystal molecules on the TFT array substrate 10 side, or A CMP process may be performed. Alternatively, the third interlayer insulating film 7 may be formed of a planarizing film. In this embodiment, as shown in FIGS. 8 to 10 and the like, the portion where the TFT 30 and various wirings are formed by the concave depression of the first interlayer insulating film 12 ′ and the other portions are almost the same height. Therefore, in general, such a planarization process is not necessary. However, in order to display a higher quality image, even when performing further planarization in the uppermost layer portion in this way, the planarization film is very thin. This embodiment is very advantageous because it can be made or only a slight flattening process is required. The same effect can be obtained by forming a groove in the TFT array substrate 10 and forming the TFT 30 and various wirings in the groove.
[0119]
In addition, the switching element of each pixel of the liquid crystal device 100 has been described as being a normal staggered type or coplanar type polysilicon TFT, but it may be applied to other types of TFTs such as an inverted staggered type TFT or an amorphous silicon TFT. This embodiment is effective.
[0120]
Further, as a switching element of each pixel of the liquid crystal device 100, a two-terminal nonlinear element such as a TFD (Thin Film Diode) element may be used instead of the TFT. In this case, one of the scanning line and the data line is provided on the counter substrate to form a striped counter electrode, and the other is provided on the element array substrate so as to be connected to each pixel electrode via each TFD element or the like. What is necessary is just to comprise. Alternatively, each pixel of the liquid crystal device 100 may be configured as a passive matrix liquid crystal device without providing a switching element. Or you may comprise as various electro-optical apparatuses, such as not only a liquid crystal device but electroluminescence. Also in these cases, if the structure of flattening the lead-out wiring portion under the seal region is adopted, wiring defects can be prevented and the inter-substrate gap can be controlled with high accuracy.
[0121]
Further, in the liquid crystal device 100, the liquid crystal layer 50 is composed of nematic liquid crystal as an example. However, if polymer dispersed liquid crystal in which liquid crystal is dispersed as fine particles in a polymer is used, the alignment films 19 and 22 and the above-described liquid crystal layer 50 are used. This eliminates the need for a polarizing film, a polarizing plate, and the like, and provides the advantages of high brightness and low power consumption of the liquid crystal device due to increased light utilization efficiency. Furthermore, when the liquid crystal device 100 is applied to a reflective liquid crystal device by forming the pixel electrode 9a from a metal film having a high reflectance such as Al, SH in which liquid crystal molecules are substantially vertically aligned in the absence of voltage application. (Super homeotropic) type liquid crystal may be used. Furthermore, in the liquid crystal device 100, the counter electrode 21 is provided on the counter substrate 20 side so as to apply an electric field (vertical electric field) perpendicular to the liquid crystal layer 50, but an electric field (horizontal) parallel to the liquid crystal layer 50 is provided. The pixel electrode 9a is composed of a pair of electrodes for generating a horizontal electric field so that an electric field is applied (that is, the TFT array substrate 10 side without providing a vertical electric field generating electrode on the counter substrate 20 side). It is also possible to provide a lateral electric field generating electrode. Using a horizontal electric field in this way is more advantageous in widening the viewing angle than using a vertical electric field. In addition, the present embodiment can be applied to various liquid crystal materials (liquid crystal phases), operation modes, liquid crystal alignments, driving methods, and the like.
[0122]
(Liquid crystal device manufacturing process)
Next, a manufacturing process of the liquid crystal device 100 having the above configuration will be described with reference to FIGS. FIGS. 13 to 16 are process diagrams showing the respective layers on the TFT array substrate 10 side in each process corresponding to the AA ′ cross section of FIG. 4, and FIGS. 17 to 19 are diagrams under the seal region in each process. FIG. 11 is a process diagram showing each layer stacked on a data line side extraction wiring 301. The steps (1) to (17) shown in both figures are performed collectively as the same step in different portions on the TFT array substrate 10.
[0123]
First, a manufacturing process of a portion including the TFT 30 corresponding to the section AA ′ in FIG. 4 will be described with reference to FIGS.
[0124]
As shown in step (1) of FIG. 13, a TFT array substrate 10 such as a quartz substrate or hard glass is prepared. Where preferably N 2 Annealing is performed in an inert gas atmosphere such as (nitrogen) and at a high temperature of about 900 to 1300 ° C., and pretreatment is performed so as to reduce distortion generated in the TFT array substrate 10 in a high-temperature process to be performed later. That is, the TFT array substrate 10 is preferably heat-treated in advance at the same temperature or higher in accordance with the temperature at which the high temperature treatment is performed at the maximum temperature in the manufacturing process.
[0125]
A metal alloy film such as a metal such as Ti, Cr, W, Ta, Mo, and Pb or a metal silicide is sputtered on the entire surface of the TFT array substrate 10 thus processed, and the thickness is preferably about 100 to 500 nm. Forms a light-shielding film 11 having a thickness of about 200 nm.
[0126]
Subsequently, as shown in the step (2), the first light shielding film 11a is formed by performing photolithography and etching on the formed light shielding film 11.
[0127]
Next, as shown in step (3), TEOS (tetra-ethyl ortho-silicate) gas, TEB (tetra-ethyl boat rate) is formed on the first light-shielding film 11a by, for example, normal pressure or low pressure CVD. ) Gas, TMOP (tetra-methyl-oxy-phosphate) gas, etc., and a first insulating film 12 (2) made of silicate glass film such as NSG, PSG, BSG, BPSG, silicon nitride film, silicon oxide film, or the like. A lower layer of the first interlayer insulating film 12 ′). The film thickness of the first insulating film 12 is, for example, about 800 to 1200 nm.
[0128]
Next, as shown in step (4), the region where the TFT 30, the data line 6a, the scanning line 3a, and the capacitor line 3b are to be formed is etched, and the first insulating film 12 in this region is removed. To do. Here, when the etching is performed by dry etching such as reactive ion etching or reactive ion beam etching, the first interlayer insulating film 12 can be removed anisotropically with almost the same size as a resist mask formed by photolithography. There is an advantage that it can be easily controlled according to the design dimensions. On the other hand, when wet etching is used at least, the opening region of the first interlayer insulating film 12 is widened due to isotropic properties, but the side wall surface of the opening portion can be formed in a taper shape. For example, the polysilicon film or resist for forming the scanning line 3a does not remain around the side wall of the opening without being etched or peeled off, and the yield is not reduced. As a method of forming the immediate wall surface of the opening portion of the first interlayer insulating film 12 in a tapered shape, the resist mask may be retracted after dry etching and then dry etching may be performed again.
[0129]
Further, if only a part (for example, the capacitor line 3b portion) of the TFT 30, the data line 6a, the scanning line 3a, and the capacitor line 3b is embedded in the recessed portion, it corresponds to the embedded wiring or the like. Etching is performed on the first insulating film 12 using a mask to be used.
[0130]
Next, as shown in step (5), a silicate glass film, a silicon nitride film, a silicon oxide film, or the like is formed on the first light shielding film 11a and the first insulating film 12 in the same manner as the first insulating film 12. A second insulating film 13 (an upper layer of the two first interlayer insulating films 12 ′) is formed. The film thickness of the second insulating film 13 is, for example, about 100 to 200 nm. The second insulating film 13 may be planarized by performing an annealing process at about 900 ° C. to prevent contamination.
[0131]
Particularly in the present embodiment, the film thicknesses of the first insulating film 12 and the second insulating film 13 that form the first interlayer insulating film are set so that the pixel region becomes substantially flat before the pixel electrode 9a is formed later. Is done.
[0132]
Next, as shown in step (6), a monosilane gas and a disilane gas having a flow rate of about 400 to 600 cc / min on the second insulating film 13 in a relatively low temperature environment of about 450 to 550 ° C., preferably about 500 ° C. An amorphous silicon film is formed by low-pressure CVD using, for example, CVD at a pressure of about 20 to 40 Pa. Thereafter, an annealing process is performed in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours, preferably 4 to 6 hours, so that the polysilicon film 1 has a thickness of about 50 to 200 nm, preferably Is solid-phase grown to a thickness of about 1000 angstroms. At this time, when an n-channel TFT 30 is formed, impurity ions of group V elements such as Sb (antimony), As (arsenic), and P (phosphorus) may be slightly doped by ion implantation or the like. When the TFT 30 is a p-channel type, a group III element impurity ion such as B (boron), Ga (gallium), or In (indium) may be slightly doped by ion implantation or the like. Note that the polysilicon film 1 may be directly formed by a low pressure CVD method or the like without going through an amorphous silicon film. Alternatively, the polysilicon film 1 may be formed by implanting silicon ions into a polysilicon film formed by a low pressure CVD method or the like to make it amorphous (amorphized) and then recrystallizing it by annealing or the like.
[0133]
Next, as shown in step (7) of FIG. 14, the semiconductor layer 1a having a predetermined pattern as shown in FIG. 8 is formed by a photolithography process, an etching process, or the like.
[0134]
Next, as shown in step (8), the semiconductor layer 1a is thermally oxidized at a temperature of about 900 to 1300 ° C., preferably about 1000 ° C., so that a thermal oxide film having a relatively thin thickness of about 30 nm is formed. Further, a high-temperature silicon oxide film (HTO film) or silicon nitride film is formed to a relatively thin thickness of about 50 nm by a low pressure CVD method or the like to form the insulating thin film 2 having a multilayer structure. As a result, the semiconductor layer 1a has a thickness of about 30 to 150 nm, preferably about 35 to 50 nm, and the insulating thin film 2 has a thickness of about 20 to 150 nm, preferably about 30. The thickness is ˜100 nm. By shortening the high-temperature thermal oxidation time in this way, it is possible to prevent warpage due to heat, particularly when a large substrate of about 8 inches is used. However, the insulating thin film 2 having a single layer structure may be formed only by thermally oxidizing the polysilicon film 1.
[0135]
Next, as shown in step (9), after the polysilicon film 3 is formed by a low pressure CVD method or the like, P is thermally diffused to make the polysilicon film 3 conductive. Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film 3 may be used.
[0136]
As shown in step (10), scanning lines 3a and capacitor lines 3b having a predetermined pattern as shown in FIG. 8 are formed by a photolithography process, an etching process, and the like. The film thickness of the scanning line 3a and the capacitor line 3b is, for example, about 350 nm.
[0137]
However, the scanning line 3a and the capacitor line 3b may be formed of a refractory metal film such as W or Mo or a metal silicide film instead of the polysilicon film, or these metal film or metal silicide film and polysilicon. Multiple layers may be formed by combining films. In this case, if the scanning line 3a is arranged as a light-shielding film corresponding to a part or all of the region covered by the second light-shielding film 23, due to the light-shielding property of the metal film or the metal silicide film, It is also possible to omit some or all of them. In this case, in particular, there is an advantage that it is possible to prevent a decrease in the pixel aperture ratio due to a bonding deviation between the counter substrate 20 and the TFT array substrate 10.
[0138]
Next, as shown in step (11), when the TFT 30 is an n-channel TFT having an LDD structure, first, the low concentration source region 1b and the low concentration drain region 1c are formed in the p type semiconductor layer 1a. Further, using the scanning line 3a as a diffusion mask, impurity ions 200 of a V group element such as P are formed at a low concentration (for example, P ions are added to 1 to 3 × 10 6. 13 / Cm 2 Dope). As a result, the semiconductor layer 1a under the scanning line 3a becomes a channel region 1a ′.
[0139]
Subsequently, as shown in step (12) of FIG. 15, in order to form the high-concentration source region 1d and the high-concentration drain region 1e, a resist with a mask wider than the gate electrode formed of a part of the scanning line 3a is used. After the layer 202 is formed on the scanning line 3a, the impurity ions 201 of a V group element such as P are similarly formed at a high concentration (for example, P ions are added to 1 to 3 × 10 6. 15 / Cm 2 Dope). When the TFT 30 is a p-channel type, B or the like is used to form the low concentration source region 1b and the low concentration drain region 1c, the high concentration source region 1d and the high concentration drain region 1e in the n type semiconductor layer 1a. Doping is performed using impurity ions of group III elements. When the LDD structure is used as described above, there is an advantage that the short channel effect can be reduced. For example, an TFT having an offset structure may be used without performing low concentration doping, and self-alignment is performed by an ion implantation technique using P ions, B ions, or the like, using a gate electrode formed of a part of the scanning line 3a as a mask. It may be a type TFT.
[0140]
In parallel with these steps, the data line driving circuit 101 and the scanning line driving circuit 104 having a complementary structure composed of an n-channel polysilicon TFT and a p-channel polysilicon TFT are arranged on the peripheral portion of the TFT array substrate 10. To form. As described above, if the semiconductor layer 1a constituting the TFT 30 is formed of a polysilicon film, the data line driving circuit 101 and the scanning line driving circuit 104 can be formed in the same process when the TFT 30 is formed, which is advantageous in manufacturing. is there.
[0141]
Next, as shown in step (13), a silicate glass film such as NSG, PSG, BSG, BPSG, silicon nitride, or the like is used so as to cover the scanning line 3a using, for example, atmospheric pressure or reduced pressure CVD or TEOS gas. A second interlayer insulating film 4 made of a film, a silicon oxide film or the like is formed. The film thickness of the second interlayer insulating film 4 is preferably about 500 to 1500 nm.
[0142]
Next, as shown in step (14), after annealing at about 1000 ° C. for about 20 minutes in order to activate the semiconductor layer 1a, the contact hole 5a for the data line 6a is formed by reactive ion etching, reactivity. It is formed by dry etching such as ion beam etching. At this time, opening the contact hole 5a by anisotropic etching such as reactive ion etching or reactive ion beam etching has an advantage that the opening shape can be made substantially the same as the mask shape. However, if the hole is formed by combining dry etching and wet etching, the contact hole 5a can be tapered, so that the advantage of preventing disconnection during wiring connection can be obtained. Further, a contact hole for connecting the scanning line 3a to a wiring (not shown) is also opened in the second interlayer insulating film 4 by the same process as the contact hole 5a.
[0143]
Next, as shown in step (15), a thickness of about 100 to 500 nm is formed on the second interlayer insulating film 4 by sputtering or the like as a metal film 6 using a low-resistance metal such as light-shielding Al or metal silicide. Preferably, the data line 6a is formed to about 300 nm, and further, as shown in the step (16), the data line 6a is formed by a photolithography process, an etching process or the like.
[0144]
Next, as shown in step (17) of FIG. 16, a silicate glass such as NSG, PSG, BSG, or BPSG is used so as to cover the data line 6a by using, for example, atmospheric pressure or reduced pressure CVD method or TEOS gas. A third interlayer insulating film 7 made of a film, a silicon nitride film, a silicon oxide film or the like is formed. The thickness of the third interlayer insulating film 7 is preferably about 500 to 1500 nm.
[0145]
In this embodiment, since the first interlayer insulating film is formed in a concave shape in the TFT 30 and various wiring portions, in particular, in the steps (4) and (5) of FIG. 13, this step (17) is finished. At the stage, the surface of the pixel region becomes substantially flat. In order to make it flatter, an organic film or SOG (Spin On Glass) is spin-coated instead of or overlaid on the silicate glass film constituting the third interlayer insulating film 7, or CMP processing is performed. Thus, a flat film may be formed.
[0146]
Next, as shown in step (18), a contact hole 8 for electrically connecting the pixel electrode 9a and the high concentration drain region 1e is formed by dry etching such as reactive ion etching or reactive ion beam etching. At this time, when the contact hole 8 is opened by anisotropic etching such as reactive ion etching or reactive ion beam etching, there is an advantage that the opening shape can be made substantially the same as the mask shape. However, if the hole is formed by combining dry etching and wet etching, the contact hole 8 can be tapered, so that an advantage of preventing disconnection at the time of wiring connection can be obtained.
[0147]
Next, as shown in step (19), a transparent conductive thin film 9 such as an ITO film is formed on the third interlayer insulating film 7 by sputtering or the like to a thickness of about 50 to 200 nm. 20), the pixel electrode 9a is formed by a photolithography process, an etching process, or the like. When the liquid crystal device 100 is used for a reflective liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
[0148]
Subsequently, after applying a polyimide-based alignment film coating solution on the pixel electrode 9a, the alignment film 19 shown in FIG. 4 is subjected to a rubbing process so as to have a predetermined pretilt angle and in a predetermined direction. Is formed.
[0149]
On the other hand, for the counter substrate 20 shown in FIG. 4, a glass substrate or the like is first prepared, and the second light-shielding film 23 and the third light-shielding film 53 as the frame are sputtered with, for example, metal chromium, and then are subjected to a photolithography process and etching. It is formed through a process. The second light-shielding film 23 and the third light-shielding film 53 may be formed of a material such as resin black in which carbon or Ti is dispersed in a photoresist in addition to a metal material such as Cr, Ni, or Al.
[0150]
Further, a light shielding film made of a refractory metal or the like may be formed on the third interlayer insulating film 7, and the second light shielding film 23 and the third light shielding film 53 may be provided on the TFT array substrate 10. If such a configuration is adopted, an opening area is defined on the TFT array substrate 10, and thus the bonding accuracy between the TFT array substrate 10 and the counter substrate 20 can be ignored. Accordingly, the transmittance of the liquid crystal device does not vary, so that the yield is not reduced.
[0151]
Thereafter, the counter electrode 21 is formed by forming a transparent conductive thin film such as ITO on the entire surface of the counter substrate 20 by sputtering or the like to a thickness of about 50 to 200 nm. Further, the alignment film 22 is formed by applying a polyimide-based alignment film coating solution over the entire surface of the counter electrode 21 and then performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle.
[0152]
Finally, the glass substrate or glass having a predetermined diameter (for example, a diameter of about 3 μm) is provided between the TFT array substrate 10 and the counter substrate 20 on which the respective layers are formed as described above so that the alignment films 19 and 22 face each other. A gap material 300 made of beads or the like is pasted together by a sealing material 52 mixed in a predetermined amount, and a liquid crystal formed by mixing, for example, a plurality of types of nematic liquid crystals is sucked into the space between both substrates by vacuum suction or the like. A liquid crystal layer 50 having a predetermined layer thickness is formed.
[0153]
Next, with reference to FIGS. 17 to 19, a manufacturing process of each layer (see FIG. 8 (3)) stacked on the data line side extraction wiring 301 under the seal region will be described. Note that the scanning line side extraction wiring 401 is configured in the same manner as the data line side extraction wiring 301, and is thus manufactured by a manufacturing process similar to the manufacturing process described below.
[0154]
Steps (1) to 19 in FIG. 17 are performed as the same manufacturing process as steps (1) to (17) in FIG. 13 described above.
[0155]
That is, as shown in step (1) in FIG. 17, after the light shielding film 11 is formed on the entire surface of the TFT array substrate 10, the light shielding wiring 303 is formed by a photolithography process, an etching process or the like as shown in process (2). Form.
[0156]
Next, as shown in step (3), the first insulating film 12 (the lower layer of the two first interlayer insulating films 12 ′) is formed on the light shielding wiring 303, and as shown in step (4), Etching is performed on a region where the data line side lead wiring 301 is to be formed upward, and the first insulating film 12 in this region is removed. Here, when the etching is performed by dry etching such as reactive ion etching or reactive ion beam etching, the first insulating film 12 can be removed anisotropically with almost the same size as a resist mask formed by photolithography. There is an advantage that it can be easily controlled according to the design dimensions. On the other hand, when wet etching is used at least, the opening region of the first insulating film 12 is widened due to isotropic properties, but the side wall surface of the opening portion can be formed in a tapered shape. For example, the polysilicon film 3 and the resist for forming the scanning line 3a are not left around the side wall of the opening without being etched or peeled off, and the yield is not reduced. As a method of forming the side wall surface of the opening portion of the first insulating film 12 in a tapered shape, the resist mask may be retracted after dry etching and then dry etching may be performed again. Needless to say, dry etching and wet etching may be combined.
[0157]
Thereafter, as shown in step (5), the second insulating film 13 (the upper layer of the two layers of the first interlayer insulating film 12 ′) is formed on the light shielding wiring 303 and the first insulating film 12.
[0158]
Next, as shown in step (6), after forming an amorphous silicon film on the second insulating film 13 in order to produce a thin film transistor, the polysilicon film 1 is solid-phase grown. Since the layer 1a is unnecessary, as shown in the step (7) of FIG. 17, the polysilicon film 1 is completely removed in this seal region by an etching step or the like. When the light shielding wiring 303 is a redundant wiring for the data line side extraction wiring 301 between the steps (5) to (7), the contact hole is formed above the light shielding wiring 303 in the second insulating film 13. Open to. The lead wiring 301 may be formed directly from an Al film or the like extending from the data line 6a.
[0159]
Next, after the thermal oxidation in the step (8) for the pixel portion is completed, the polysilicon film 3 is formed as shown in the step (9), and then, as shown in the step (10), photolithography is performed. A dummy wiring 302 having a predetermined pattern is formed from the same layer as the scanning line 3a by a process, an etching process, or the like. Therefore, the film thickness of the dummy wiring 302 is set to, for example, about 350 nm, similarly to the scanning line 3a.
[0160]
Next, as shown in step (11) in FIG. 17 and step (12) in FIG. 18, impurity ions are doped to reduce the resistance of the dummy wiring 302.
[0161]
Next, as shown in step (13), the second interlayer insulating film 4 is formed so as to cover the dummy wiring 302. In the etching step (14), when the dummy wiring 302 is used as a redundant wiring for the data line side extraction wiring 301, a contact hole is opened in the second interlayer insulating film 4 above the dummy wiring 302. Make a hole.
[0162]
Next, as shown in step (15), after forming Al or the like as the metal film 6 on the second interlayer insulating film 4 by sputtering or the like, as shown in step (16), a photolithography step or etching is performed. The data line side extraction wiring 301 is formed by a process or the like.
[0163]
Next, as shown in step (17), the third interlayer insulating film 7 is formed so as to cover the data line side lead wiring 301.
[0164]
In the present embodiment, since the first interlayer insulating film is formed in a concave shape in the data line side extraction wiring 301 portion particularly by the steps (4) and (5) of FIG. 16, this step (17) is performed. At the finished stage, the surface of the pixel region becomes almost flat.
[0165]
Note that, according to the manufacturing method of the liquid crystal device in the present embodiment described above, the second interlayer insulating film 4 reaches the first light shielding film 11a as a contact hole for connecting the first light shielding film 11a and the constant potential line. The first insulating film 13 (upper layer of the first interlayer insulating film) is opened, and at the same time, the second interlayer insulating film 4 reaches the semiconductor layer 1a as a contact hole 5a for connecting the TFT 30 and the data line 6a. Is opened. Therefore, these two types of contact holes can be opened at a time, which is advantageous in manufacturing. For example, by wet etching with the selection ratio set to an appropriate value, it is possible to open such two types of contact holes all together so as to have a predetermined depth. In particular, the process of opening these contact holes is facilitated according to the depth of the concave portion of the first interlayer insulating film. Since a contact hole opening process (such as a photolithography process and an etching process) for connecting the first light-shielding film 11a and the constant potential line 500 can be eliminated, an increase in manufacturing cost and a decrease in yield due to an increase in processes are not caused.
[0166]
As described above, according to the manufacturing process of the present embodiment, the film thickness of the first interlayer insulating film 12 ′ in the recessed portion is made relatively easy by managing the film thickness of the second insulating film 13. It can be reliably and accurately controlled. Accordingly, it is possible to make the film thickness of the first interlayer insulating film 12 ′ in the concave portion very thin.
[0167]
When the first interlayer insulating film is composed of a single layer, the steps (3), (4), and (5) shown in FIGS. 13 and 17 are slightly modified to perform each step. Just do it. That is, in the step (3), a slightly thick single-layer first interlayer insulating film is formed on the first light shielding film 11a or the light shielding wiring 303, for example, about 1000 to 1500 nm, and in the step (4). The TFT 30, the data line 6 a, the scanning line 3 a, the capacitor line 3 b, and the data line side extraction wiring 301 are to be etched upward, and the first interlayer insulating film in this region is about 100 to 200 nm. Leave the thickness of. Then, step (5) is omitted. Thus, if the first interlayer insulating film 12 ′ is composed of a single layer, it is not necessary to increase the number of layers as compared with the conventional case, and the film thicknesses of the recessed portion and the recessed portion can be reduced. Control by etching time management is convenient because planarization can be achieved.
[0168]
(Electronics)
Next, an embodiment of an electronic apparatus including the electro-optical device according to the embodiment described above will be described with reference to FIGS.
[0169]
First, FIG. 20 shows a schematic configuration of an electronic apparatus including the liquid crystal device 100 described above.
[0170]
In FIG. 20, the electronic apparatus includes a display information output source 1000, a display information processing circuit 1002, a drive circuit 1004, a liquid crystal device 100, a clock generation circuit 1008, and a power supply circuit 1010. The display information output source 1000 includes a ROM (Read Only Memory), a RAM (Random Access Memory), a memory such as an optical disk device, a tuning circuit that tunes and outputs an image signal, and the like. Based on this, display information such as an image signal in a predetermined format is output to the display information processing circuit 1002. The display information processing circuit 1002 includes various known processing circuits such as an amplification / polarity inversion circuit, a serial-parallel conversion circuit, a rotation circuit, a gamma correction circuit, and a clamp circuit, and is input based on a clock signal. Digital signals are sequentially generated from the displayed information and output to the drive circuit 1004 together with the clock signal CLK. The drive circuit 1004 drives the liquid crystal device 100. The power supply circuit 1010 supplies predetermined power to the above-described circuits. Note that the drive circuit 1004 may be mounted on the TFT array substrate constituting the liquid crystal device 100, and in addition to this, the display information processing circuit 1002 may be mounted.
[0171]
Next, specific examples of the electronic apparatus configured as described above are shown in FIGS.
[0172]
In FIG. 21, a liquid crystal projector 1100 as an example of an electronic device prepares three liquid crystal display modules including the liquid crystal device 100 in which the drive circuit 1004 described above is mounted on a TFT array substrate. It is configured as a projector used as 100G and 100B. In the liquid crystal projector 1100, when projection light is emitted from a lamp unit 1102 of a white light source such as a metal halide lamp, light components R, G, and R corresponding to the three primary colors of RGB are obtained by three mirrors 1106 and two dichroic mirrors 1108. The light is divided into B and led to the light valves 100R, 100G, and 100B corresponding to the respective colors. At this time, in particular, the B light is guided through a relay lens system 1121 including an incident lens 1122, a relay lens 1123, and an exit lens 1124 in order to prevent light loss due to a long optical path. The light components corresponding to the three primary colors modulated by the light valves 100R, 100G, and 100B are synthesized again by the dichroic prism 1112 and then projected as a color image on the screen 1120 via the projection lens 1114.
[0173]
Particularly in the present embodiment, since the light shielding film is also provided on the lower side of the TFT, the reflected light by the projection optical system in the liquid crystal projector based on the projection light from the liquid crystal device 100 and the TFT when the projection light passes therethrough. Even if a part of the reflected light from the surface of the array substrate or a part of the projection light that penetrates the dichroic prism 1112 after being emitted from another liquid crystal device enters from the TFT array substrate side as return light, the pixel electrode is switched. The channel region such as a TFT for use can be sufficiently shielded from light. For this reason, even if a prism suitable for miniaturization is used in the projection optical system, an AR film for preventing return light is attached between the TFT array substrate of each liquid crystal device and the prism, or an AR film treatment is applied to the polarizing plate. It is very advantageous to make the configuration small and simple.
[0174]
In FIG. 22, a laptop personal computer (PC) 1200 corresponding to another example of an electronic device includes the above-described liquid crystal device 100 in a top cover case, and further includes a CPU, a memory, a modem, and the like. And a main body 1204 in which a keyboard 1202 is incorporated.
[0175]
As shown in FIG. 23, in the case of the liquid crystal device 100 in which the driving circuit 1004 and the display information processing circuit 1002 are not mounted, an IC 1324 including the driving circuit 1004 and the display information processing circuit 1002 is mounted on the polyimide tape 1322. (Tape Carrier Package) 1320 can be physically and electrically connected to the periphery of the TFT array substrate 10 via an anisotropic conductive film to produce, sell, use, etc. as a liquid crystal device Is possible.
[0176]
In addition to the electronic devices described above with reference to FIGS. 21 to 23, a liquid crystal television, a viewfinder type or a monitor direct view type video tape recorder, a car navigation device, an electronic notebook, a calculator, a word processor, an engineering workstation ( EWS), a mobile phone, a video phone, a POS terminal, a device equipped with a touch panel, and the like are examples of the electronic device shown in FIG.
[0177]
As described above, according to the present embodiment, various electronic devices including the liquid crystal device 100 capable of displaying a high-quality image with high manufacturing efficiency can be realized.
[0178]
【The invention's effect】
According to the electro-optical device of the present invention, since the surface of the seal region is flattened, it is possible to reduce wiring defects such as disconnection or short-circuit of the lead-out wiring due to the gap material mixed in the seal material. In addition, since flattening is also achieved between the surface of the seal region and the surface of the pixel region, a relatively large gap material can be mixed into the seal material to control the inter-substrate gap with high accuracy. As a result, it is possible to realize an electro-optical device that can display a high-quality image with high reliability and good liquid crystal orientation while miniaturizing pixels and wiring and increasing the aperture ratio of the pixels.
[0179]
According to the electronic apparatus of the present invention, since the electronic apparatus includes the above-described electro-optical device of the present invention, a liquid crystal projector that has high reliability and good alignment state of the liquid crystal and can display a high-quality image, Various electronic devices such as a personal computer and a pager can be realized.
[Brief description of the drawings]
FIG. 1 is a plan view showing an overall configuration of a liquid crystal device according to the present invention.
FIG. 2 is a cross-sectional view taken along the line HH ′ of FIG.
FIG. 3 is a plan view of adjacent pixel groups on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films and the like are provided in an embodiment of a liquid crystal device according to the present invention.
4 is a cross-sectional view of an embodiment of a liquid crystal device showing a cross-section AA ′ of FIG. 1 together with a counter substrate and the like.
FIG. 5 is a cross-sectional view of a liquid crystal device showing a cross-section CC ′ of FIG. 1 together with a counter substrate and the like.
FIG. 6 is an enlarged plan view showing a data line and a scanning line side lead wiring portion formed in a seal region in an enlarged manner.
FIG. 7 is an enlarged plan view showing the data line side lead wiring portion formed in the seal region in a further enlarged manner.
FIG. 8 is a cross-sectional view of the liquid crystal device on the TFT array substrate side in the lead-out wiring portion formed under the seal region.
9 is a cross-sectional view showing various aspects of the relay wiring for the sampling circuit drive signal line in the DD ′ cross section of FIG. 7;
FIG. 10 is a cross-sectional view of a seal region and a pixel region of a liquid crystal device, in which gaps between substrates in a seal region and a pixel region are compared for various layer structures.
FIG. 11 is a cross-sectional view of a seal region and a pixel region of a liquid crystal device for comparing a gap between substrates in a seal region and a pixel region according to a modification of the embodiment.
FIG. 12 is a plan view of wiring on the TFT array substrate showing an example of connection between the constant potential line and the first light shielding film of the present embodiment.
FIG. 13 is a process chart (part 1) illustrating the manufacturing process of the embodiment of the liquid crystal device step by step for the part illustrated in FIG. 4;
FIG. 14 is a process diagram (part 2) illustrating the manufacturing process of the embodiment of the liquid crystal device step by step with respect to the part illustrated in FIG. 4;
FIG. 15 is a process diagram (part 3) illustrating the manufacturing process of the embodiment of the liquid crystal device in order for the part illustrated in FIG. 4;
FIG. 16 is a process diagram (part 4) illustrating the manufacturing process of the embodiment of the liquid crystal device step by step for the part illustrated in FIG. 4;
FIG. 17 is a process diagram (part 1) illustrating the manufacturing process of the embodiment of the liquid crystal device in order for the part illustrated in FIG.
FIG. 18 is a process diagram (part 2) illustrating the manufacturing process of the embodiment of the liquid crystal device in order for the part illustrated in FIG.
FIG. 19 is a process diagram (part 3) illustrating the manufacturing process of the embodiment of the liquid crystal device in order for the part illustrated in FIG. 8 (3).
FIG. 20 is a block diagram showing a schematic configuration of an embodiment of an electronic apparatus according to the invention.
FIG. 21 is a cross-sectional view showing a liquid crystal projector as an example of an electronic apparatus.
FIG. 22 is a front view showing a personal computer as another example of the electronic apparatus.
FIG. 23 is a perspective view illustrating a liquid crystal device using TCP as an example of an electronic apparatus.
FIGS. 24A and 24B are a plan view and a cross-sectional view of a sealing region of a liquid crystal device showing conventional control of a gap between substrates by a gap material (glass fiber).
FIGS. 25A and 25B are a plan view and a cross-sectional view of a seal region of a liquid crystal device showing conventional control of a gap between substrates by a gap material (glass beads). FIGS.
[Explanation of symbols]
1a ... Semiconductor layer
3a ... scan line
3b ... Capacity line
4. Second interlayer insulating film
5a ... Contact hole
6a ... Data line
7 ... Third interlayer insulating film
8 ... Contact hole
9a: Pixel electrode
10 ... TFT array substrate
11a ... 1st light shielding film
12 '... 1st interlayer insulation film
19 ... Alignment film
20 ... Counter substrate
21 ... Counter electrode
22 ... Alignment film
23. Second light shielding film
30 ... TFT
50 ... Liquid crystal layer
52 ... Sealing material
53. Third light shielding film
70 ... Storage capacity
100 ... Liquid crystal device
101: Data line driving circuit
103. Sampling circuit
104: Scanning line driving circuit
116: Relay wiring
300 ... Gap material
301 ... Data line side lead wiring
302 ... dummy wiring
402: Dummy wiring
401... Scanning line side lead wiring

Claims (15)

一対の基板間に電気光学物質が封入され、該基板の該電気光学物質に面する側に相交差して配列された複数のデータ線及び複数の走査線と、前記基板を相互に接着するギャップ材混入のシール材と、前記シール材の形成領域において、前記データ線及び走査線の少なくとも一方の延設方向に配置された複数の引き出し配線と、前記基板と前記引き出し配線との間に配置された凹状に窪んだ領域を有する層間絶縁膜とを備えており、
前記複数の引き出し配線の各々は、前記シール材の形成領域において前記層間絶縁膜の凹状に窪んだ領域に形成されていることを特徴とする電気光学装置。An electro-optical material is sealed between a pair of substrates, and a plurality of data lines and a plurality of scanning lines arranged crossing each other on the side of the substrate facing the electro-optical material, and a gap material for bonding the substrates to each other And a plurality of lead wires arranged in the extending direction of at least one of the data line and the scan line, and between the substrate and the lead wire in the formation region of the mixed seal material and the seal material And an interlayer insulating film having a recessed region.
Each of the plurality of lead-out wirings is formed in a recessed region of the interlayer insulating film in the sealing material formation region. 前記複数のデータ線及び複数の走査線は、前記基板のうちの一方に設けられており、該一方の基板上に、
前記各データ線及び前記各走査線に対応して設けられた薄膜トランジスタと、
該薄膜トランジスタに対応して設けられた画素電極と、
前記薄膜トランジスタの少なくともチャネル領域を前記一方の基板の側から見て各々重なる位置に設けられた遮光膜と、
前記走査線に平行に配設され前記画素電極に所定容量を付与する容量線と
を更に備えており、
前記層間絶縁膜は、前記一方の基板上の前記遮光膜が形成されている領域においては前記遮光膜上に且つ前記遮光膜が形成されていない領域においては前記一方の基板上に設けられており、前記薄膜トランジスタ、前記データ線、前記走査線及び前記容量線のうち少なくとも一つに対向する部分が前記基板のうちの他方の側から見て凹状に窪んで形成された第１層間絶縁膜を含み、該第１層間絶縁膜は、前記シール領域において前記引き出し配線に対向する部分が凹状に窪んで形成されたことを特徴とする請求項１に記載の電気光学装置。The plurality of data lines and the plurality of scanning lines are provided on one of the substrates, and on the one substrate,
Thin film transistors provided corresponding to the data lines and the scanning lines,
A pixel electrode provided corresponding to the thin film transistor;
A light shielding film provided at a position where at least a channel region of the thin film transistor overlaps each other when viewed from the one substrate side;
A capacitor line disposed in parallel to the scan line and providing a predetermined capacity to the pixel electrode;
The interlayer insulating film is provided on the light shielding film in the region where the light shielding film is formed on the one substrate and on the one substrate in the region where the light shielding film is not formed. A portion of the thin film transistor, the data line, the scanning line, and the capacitor line facing the at least one portion includes a first interlayer insulating film formed in a concave shape when viewed from the other side of the substrate. 2. The electro-optical device according to claim 1, wherein the first interlayer insulating film is formed such that a portion facing the lead-out wiring is recessed in the seal region. 前記シール領域において、前記データ線の延設方向に配置されたデータ線側引き出し配線をなす金属膜に対しては、前記走査線をなす導電性のポリシリコン膜及び導電性の前記遮光膜の少なくとも一方が前記層間絶縁膜を介して積層形成されていると共に、前記走査線の延設方向に配置された走査線側引き出し配線をなす前記ポリシリコン膜に対しては、前記金属膜及び前記遮光膜の少なくとも一方が前記層間絶縁膜を介して積層形成されていることを特徴とする請求項２に記載の電気光学装置。In the seal region, at least one of the conductive polysilicon film forming the scanning line and the conductive light shielding film is used for the metal film forming the data line side lead wiring arranged in the extending direction of the data line. The metal film and the light-shielding film are formed on one side of the interlayer insulating film and the polysilicon film that forms the scanning line side lead wiring arranged in the extending direction of the scanning line. 3. The electro-optical device according to claim 2, wherein at least one of the layers is laminated with the interlayer insulating film interposed therebetween. 前記データ線の延設方向に配置された前記データ線側引き出し配線をなす前記金属膜は、積層形成された前記ポリシリコン膜及び前記遮光膜の少なくとも一方とコンタクトホールを介して電気接続されており、前記データ線側引き出し配線の少なくとも一部は、前記金属膜と共に前記ポリシリコン膜及び前記遮光膜の少なくとも一方からなる冗長構造を有することを特徴とする請求項３に記載の電気光学装置。The metal film constituting the data line side lead wiring arranged in the extending direction of the data line is electrically connected to at least one of the stacked polysilicon film and the light shielding film through a contact hole. 4. The electro-optical device according to claim 3, wherein at least a part of the data line side extraction wiring has a redundant structure including at least one of the polysilicon film and the light shielding film together with the metal film. 前記走査線側引き出し配線をなす前記ポリシリコン膜は、積層形成された前記金属膜及び前記遮光膜の少なくとも一方とコンタクトホールを介して電気接続されており、前記走査線側引き出し配線の少なくとも一部は、前記ポリシリコン膜と共に前記金属膜及び遮光膜の少なくとも一方からなる冗長構造を有することを特徴とする請求項３又は４に記載の電気光学装置。The polysilicon film constituting the scanning line side lead wiring is electrically connected to at least one of the stacked metal film and the light shielding film via a contact hole, and at least a part of the scanning line side lead wiring 5. The electro-optical device according to claim 3, wherein the electro-optical device has a redundant structure including at least one of the metal film and the light shielding film together with the polysilicon film. 前記データ線側引き出し配線をなす前記金属膜に対して積層形成された前記ポリシリコン膜及び前記遮光膜の少なくとも一方は、前記シール領域において前記基板を介して入射される光がシール材に透過可能なように網目状又はストライプ状の平面パターンを備えており、前記走査線側引き出し配線をなす前記ポリシリコン膜に対して積層形成された前記金属膜及び前記遮光膜の少なくとも一方は、前記シール領域において前記基板を介して入射される光がシール材に透過可能なように網目状又はストライプ状の平面パターンを備えたことを特徴とする請求項３から５のいずれか一項に記載の電気光学装置。At least one of the polysilicon film and the light shielding film stacked on the metal film forming the data line side lead-out wiring can transmit light incident through the substrate in the sealing region to the sealing material. In this way, at least one of the metal film and the light-shielding film that are laminated with respect to the polysilicon film forming the scanning line side lead wiring is provided in the seal region 6. The electro-optic according to claim 3, further comprising a mesh-like or stripe-like planar pattern so that light incident through the substrate can be transmitted through the sealing material. apparatus. 前記遮光膜は、定電位源に接続されていることを特徴とする請求項２から６のいずれか一項に記載の電気光学装置。The electro-optical device according to claim 2, wherein the light shielding film is connected to a constant potential source. 前記層間絶縁膜は、単層から構成されていることを特徴とする請求項１から７のいずれか一項に記載の電気光学装置。The electro-optical device according to claim 1, wherein the interlayer insulating film includes a single layer. 前記層間絶縁膜は、単層部分と多層部分とから構成されており、
前記単層部分が前記凹状に窪んだ部分とされており、前記多層部分が前記凹状に窪んでいない部分とされていることを特徴とする請求項１から６のいずれか一項に記載の電気光学装置。The interlayer insulating film is composed of a single layer portion and a multilayer portion,
The electricity according to any one of claims 1 to 6, wherein the single-layer portion is a portion that is recessed in the concave shape, and the multi-layer portion is a portion that is not recessed in the concave shape. Optical device. 前記層間絶縁膜は、酸化シリコン膜又は窒化シリコン膜から構成されていることを特徴とする請求項１から９のいずれか一項に記載の電気光学装置。The electro-optical device according to claim 1, wherein the interlayer insulating film is formed of a silicon oxide film or a silicon nitride film. 前記ギャップ材は、前記基板間のギャップに対応する所定径を持つグラスファイバ及びガラスビーズのいずれか一方からなることを特徴とする請求項１から１０のいずれか一項に記載の電気光学装置。11. The electro-optical device according to claim 1, wherein the gap member is made of any one of a glass fiber and a glass bead having a predetermined diameter corresponding to a gap between the substrates. 前記層間絶縁膜の凹状に窪んだ側壁部分はテーパ状に形成されていることを特徴とする請求項１から１１のいずれか一項に記載の電気光学装置。The electro-optical device according to claim 1, wherein a side wall portion of the interlayer insulating film that is recessed in a concave shape is formed in a tapered shape. 請求項８に記載の電気光学装置の製造方法であって、
前記一方の基板上の所定領域に前記遮光膜を形成する工程と、
前記一方の基板及び遮光膜上に絶縁膜を形成する工程と、
該絶縁膜に前記凹状に窪んだ部分に対応するレジストパターンをフォトリソグラフィで形成する工程と、
該レジストパターンを介して所定時間のエッチングを行い前記凹状に窪んだ部分を形成する工程と
を備えたことを特徴とする電気光学装置の製造方法。A method for manufacturing an electro-optical device according to claim 8,
Forming the light shielding film in a predetermined region on the one substrate;
Forming an insulating film on the one substrate and the light shielding film;
Forming a resist pattern corresponding to the recessed portion in the insulating film by photolithography; and
And a step of performing etching for a predetermined time through the resist pattern to form the recessed portion. 請求項９に記載の電気光学装置の製造方法であって、
前記一方の基板上の所定領域に前記遮光膜を形成する工程と、
前記一方の基板及び遮光膜上に第１絶縁膜を形成する工程と、
該第１絶縁膜に前記凹状に窪んだ部分に対応するレジストパターンをフォトリソグラフィで形成する工程と、
該レジストパターンを介してエッチングを行い前記凹状に窪んだ部分に対応する前記第１絶縁膜を除去する工程と、
前記一方の基板及び第１絶縁膜上に第２絶縁膜を形成する工程と
を備えたことを特徴とする電気光学装置の製造方法。A method of manufacturing the electro-optical device according to claim 9,
Forming the light shielding film in a predetermined region on the one substrate;
Forming a first insulating film on the one substrate and the light shielding film;
Forming a resist pattern corresponding to the recessed portion in the first insulating film by photolithography;
Etching through the resist pattern to remove the first insulating film corresponding to the recessed portion;
And a step of forming a second insulating film on the one substrate and the first insulating film. 請求項１から１２のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。An electronic apparatus comprising the electro-optical device according to claim 1.
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