JP3505263B2 - PLL synthesizer - Google Patents
PLL synthesizerInfo
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- JP3505263B2 JP3505263B2 JP10441295A JP10441295A JP3505263B2 JP 3505263 B2 JP3505263 B2 JP 3505263B2 JP 10441295 A JP10441295 A JP 10441295A JP 10441295 A JP10441295 A JP 10441295A JP 3505263 B2 JP3505263 B2 JP 3505263B2
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- voltage
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はチャージポンプを有する
ＰＬＬシンセサイザに関する。
【０００２】
【従来の技術】ＰＬＬシンセサイザはラジオや携帯用電
話機等に多く使用されている。このＰＬＬシンセサイザ
には位相比較器からの位相差信号を低域濾波器への電圧
に変換するチャージポンプがある。このチャージポンプ
は例えば実公昭５８−２２３４３号公報に開示される如
く、２つのＦＥＴ（Field Effect Transisitor）で構成
される。チャージポンプの動作について説明する。図６
はチャージポンプ（１９）を有するＰＬＬシンセサイザ
のブロック図であり、図７はチャージポンプ（１９）の
構成を示す図である。図８は位相比較器（φ／Ｄ）
（５）とチャージポンプ（１９）の動作を示すタイミン
グチャートである。図８のfpはプログラマブル分周器
（２）で分周された電圧制御発振器（１）からの出力で
あり、frは分周器（４）で分周された基準発振器（３）
からの出力である。fp及びfrが位相比較器（５）に入力
されると、fpの位相がfrよりも進んでいる間だけ位相比
較器（５）のアップ信号PuがLowとなり、fpの位相がfr
よりも遅れている間は位相比較器のダウン信号PdがLow
となる。fpとfrがいずれもHighであればチャージポンプ
（１９）の各ＦＥＴは共にオフ状態にあり、低域濾波器
（１２）のコンデンサーは一定電位を保持し、ロックを
保持する。しかし、PuがLowになると低域濾波器（１
２）のコンデンサーを充電させ、PdがLowになると低域
濾波器（１２）のコンデンサーを放電させる。かくし
て、電圧制御発振器（１）からは常に安定した発振周波
数を得ることができる。
【０００３】
【発明が解決しようとする課題】ロックアップ時間を極
力短くすることは、ＰＬＬシンセサイザの宿命である。
従来のチャージポンプは上記の如くＦＥＴを使用したも
のであるために、チャージポンプの処理の速度を調整す
ることはできなかった。この為にロックアップ時間を短
縮するには限度があった。
【０００４】
【課題を解決するための手段】本発明はかかる点に鑑み
てなされたもので、その特徴は、位相比較器の位相差の
幅を計測する第１のカウンタと、制御回路とを有し、チ
ャージポンプは、クロックパルス発振器と、該クロック
パルス発振器からの信号に基づき位相比較器からの位相
差を所定のステップでカウントする第２のカウンタと、
該第２のカウンタの出力値を保持するラッチと、該ラッ
チの出力をアナログ信号に変換するデジタルアナログコ
ンバータとで構成され、前記制御回路は前記第１のカウ
ンタの出力に基づいて前記クロックパルス発振器の周波
数あるいは第２のカウンタのステップ値を変更させるこ
とである。
【０００５】
【作用】チャージポンプの処理速度を位相差に応じて変
更する。
【０００６】
【実施例】本発明の実施例を図に基づき説明する。図１
はＰＬＬシンセサイザのブロック図である。（１）は電
圧制御発振器（ＶＣＯ）であり、所望の周波数を外部に
出力する。（２）はプログラマブル分周器（Ｐ／Ｄ）で
あり、電圧制御発振器（１）の出力を可変的に分周す
る。（３）は温度補償水晶発振器（ＴＣＸＯ）であり、
発振周波数を微調整可能である。（４）は分周器であ
り、温度補償水晶発振器（３）の出力を分周する。
（５）は位相比較器（φ／Ｄ）であり、分周された電圧
制御発振器（１）の出力fpと分周された温度補償水晶発
振器（３）の出力frの位相差及びアンロックの検出を出
力する。位相差はアップ信号Puとダウン信号Pdで出力さ
れる。（６）はチャージポンプであり、位相比較器
（５）からのアップ信号Pu及びダウン信号Pdを電圧に変
換する。位相比較器（５）とチャージポンプ（６）を合
わせて広義の位相比較器（７）という。これに対し、チ
ャージポンプ（６）を含まない（５）は狭義の位相比較
器である。ここでは、狭義の位相比較器を単に位相比較
器という。
【０００７】チャージポンプ（６）は第１のクロックパ
ルス発振器（８），アップダウンカウンタ（Up/Downカ
ウンタ）（９），第１のラッチ（Latch）（１０）とデ
ジタルアナログコンバータ（ＤＡＣ）（１１）を具備す
る。
【０００８】第１のクロックパルス発振器（８）はアッ
プダウンカウンタ（９）のカウントのための基準パルス
信号を送出する。この周波数は変更可能であり、その指
定は後述の制御回路（１７）により行われる。周波数を
高くすれば、アップダウンカウンタ（９）のカウント数
が多くなる。
【０００９】アップダウンカウンタ（９）は第１のクロ
ックパルス発振器（８）の基準信号に基づき位相比較器
（５）からのアップ信号Pu及びダウン信号Pdより各位相
差をカウントする。通常は、第１のクロックパルス発振
器（８）の１パルスに対して１つずつカウントするが、
１パルスに対して２つずつあるいは４つずつというよう
に複数のカウントステップを行うことができる。このカ
ウントステップの指定は後述の制御回路（１７）により
行われる。ステップを大きくすれば、アップダウンカウ
ンタ（９）の出力電圧が高くなる。
【００１０】第１のラッチ（１０）はアップダウンカウ
ンタ（９）の出力値を保持する。即ち、アップダウンカ
ウンタ（９）の出力を一時的に記憶することができる。
デジタルアナログコンバータ（１１）はデジタル信号で
ある第１のラッチ（１０）の出力をカウント値に応じた
電圧に変更する。（１２）は低域濾波器（ＬＰＦ）であ
り、デジタルアナログコンバータ（１１）の出力電圧に
基づいて電圧制御発振器（１）への制御電圧を補正す
る。
【００１１】（１３）は位相比較器（５）からの位相差
を計測する位相差計測手段である。位相差計測手段（１
３）は第２のクロックパルス発振器（１４）と誤差カウ
ンタ（１５）と第２のラッチ（Latch）（１６）を具備
する。誤差カウンタ（１５）は第２のクロックパルス発
振器（１４）の基準パルス単位で位相比較器（５）から
の位相差をカウントし、その出力は第２のラッチ（１
６）で保持される。
【００１２】（１７）は制御回路であり、各部を制御す
る。（１８）はＲＡＭやＲＯＭ等からなる記憶手段であ
り、制御回路（１７）の動作に必要なデータを記憶す
る。例えば、動作のプログラムや第２のラッチ（１６）
からのロック時間を記憶する。
【００１３】図２はアップダウンカウンタ（９）の動作
を示すタイミングチャートである。プログラマブル分周
器（２）の出力fp及び分周器（４）の出力frが位相比較
器（５）に入力されると、fpの位相がfrよりも進んでい
る間だけ位相比較器（５）のアップ信号PuがLowとな
り、fpの位相がfrよりも遅れている間は位相比較器
（５）のダウン信号PdがLowとなる。PuとPdのLowのパル
ス幅はfpとfrの位相差を示している。このパルス幅をク
ロックパルス発振器（８）と論理素子（インバータとＡ
ＮＤゲート）によりHighのパルス幅で表す信号（Pu’及
びPd’）に変換する。アップダウンカウンタ（９）はこ
のPu’及びPd’のパルス数をカウントしてその値をデシ
タル信号として出力する。アップダウンカウンタ（９）
のデジタル出力信号は第１のラッチ（１０）にて保持さ
れ、デジタルアナログコンバータ（１１）にてカウント
値（位相差）に応じた電圧（アナログ）に変換される。
この電圧にて低域濾波器（１２）の制御電圧が補正され
る。
【００１４】このようにして、fpの位相がfrよりも進ん
でおれば低域濾波器（１２）の制御電圧が上昇させら
れ、fpの位相がfrよりも遅れている間は低域濾波器（１
２）の制御電圧が降下させられる。かくして、従来と同
様に電圧制御発振器からは安定した発振周波数を得るこ
とができる。従来と異なり、本願発明のチャージポンプ
は上述の如くデジタル信号を扱う回路で構成されている
ために、マイコン等の制御回路で制御することが容易で
ある。
【００１５】図３は誤差カウンタ（１５）の動作を示す
タイミングチャートである。PEはアンロック信号を作り
出す途中で得られる信号であり、Pu’とPd’の論理和で
得られる。即ち、fpとfrに位相差が生じているときにLo
wとなり、PEのLowのパルス幅はfpとfrの位相差を示す。
尚、PEのパルス幅が所定以上のときにLowとなるように
したものがアンロック信号である（図示せず）。PEのパ
ルス幅を第２のクロックパルス発振器（１４）と論理素
子（インバータとＡＮＤゲート）によりHighのパルス幅
で表す信号（PE’）に変換する。誤差カウンタ（９）は
このPE’のパルス数をPEの立ち上がりでリセットしてカ
ウントしてその値をデシタル信号とし、出力する。誤差
カウンタ（１５）のデジタル出力信号は第２のラッチ
（１６）にて保持され、制御回路（１７）に出力され
る。
【００１６】このようにして、位相差の値をデジタルの
信号として制御回路（１７）に出力することができる。
【００１７】図４は制御回路（１７）の主要な動作を示
すフローチャートである。制御回路（１７）は第１のク
ロックパルス発振器（８）の周波数を所定の初期値に設
定する（Ｓ１）。この値でチャージポンプ（６）が動作
を行う（Ｓ２）。制御回路（１７）は第２のラッチ（１
６）より位相差を検出し、位相差を大中小のランクで調
べる（Ｓ３，Ｓ４）。位相差が大きければ第１のクロッ
クパルス発振器（８）の周波数を高くする（Ｓ５）。こ
れにより、アップダウンカウンタ（９）のカウント数が
多くなり、低域濾波器（１２）への電圧が急激に高くな
ってロックタイムが早くなる（Ｓ３のＹ，Ｓ４）。位相
差が中であれば周波数を普通にする（Ｓ６）。位相差が
小さければ周波数を低くする（Ｓ７）。これにより、ア
ップダウンカウンタ（９）のカウント数が少なくなり、
低域濾波器（１２）の出力が収束値を行き過ぎないよう
になる。そして、ステップＳ２に戻り、次からのチャー
ジポンプ（６）の動作が制御される。
【００１８】このようにして、チャージポンプの出力電
圧の立ち上がりを位相差に応じて変更させることができ
る。例えば、分周率が変更された直後で位相差が大きい
ときは第１のクロックパルス発振器（８）の周波数を高
くして早くロックアップする電圧に近づけるようにし、
ロックアップする電圧に近くなって位相差が小さくなる
と、第１のクロックパルス発振器（８）の周波数を低く
してロックアップする電圧を行き過ぎないようにする。
【００１９】図４のフローチャートでは、制御回路（１
７）は位相差に基づき第１のクロックパルス発振器
（８）のパルス幅を制御したが、アップダウンカウンタ
（９）のカウントステップを制御してもよい。これを他
の実施例として図５のフローチャートに基づき説明す
る。
【００２０】制御回路（１７）はアップダウンカウンタ
（９）のカウントステップを所定の初期値に設定する
（Ｓ８）。この値でチャージポンプ（６）が動作を行う
（Ｓ９）。制御回路（１７）は第２のラッチ（１６）よ
り位相差を検出し、位相差を大中小のランクで調べる
（Ｓ１０，Ｓ１１）。位相差が大きければアップダウン
カウンタ（９）のカウントステップを大きくする（Ｓ１
２）。これによりアップダウンカウンタ（９）のカウン
ト数が大きくなり、低域濾波器（１２）への電圧が急激
に高くなってロックタイムが早くなる。位相差が中であ
ればパルス幅を普通にする（Ｓ１３）。位相差が小さけ
ればアップダウンカウンタ（９）のカウントステップを
小さくする（Ｓ１４）。これにより低域濾波器（１２）
への電圧変化が少なくなって、低域濾波器（１２）の出
力が収束値を行き過ぎないようになる。そして、ステッ
プＳ２に戻り、次からのチャージポンプ（６）の動作が
制御される。
【００２１】このようにして、チャージポンプの処理速
度を位相差に応じて変更することができる。
【００２２】尚、上述の実施例では、制御回路（１７）
は３つのランクで制御したが、第１のクロックパルス発
振器（８）のパルス幅単位（ビット単位）で変更する
等、細かく制御してもよい。
【００２３】
【発明の効果】チャージポンプの処理速度を位相差に応
じて変更することができ、これにより、ロックアップ時
間を短縮することができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL synthesizer having a charge pump. [0002] PLL synthesizers are widely used for radios, portable telephones and the like. This PLL synthesizer has a charge pump for converting a phase difference signal from a phase comparator into a voltage for a low-pass filter. This charge pump is composed of two FETs (Field Effect Transisitor) as disclosed in, for example, Japanese Utility Model Publication No. 58-22343. The operation of the charge pump will be described. FIG.
Is a block diagram of a PLL synthesizer having a charge pump (19), and FIG. 7 is a diagram showing a configuration of the charge pump (19). Figure 8 shows the phase comparator (φ / D)
It is a timing chart which shows operation | movement of (5) and a charge pump (19). 8 is an output from the voltage controlled oscillator (1) divided by the programmable frequency divider (2), and fr is a reference oscillator (3) divided by the frequency divider (4).
Output from. When fp and fr are input to the phase comparator (5), the up signal Pu of the phase comparator (5) becomes Low only while the phase of fp is ahead of fr, and the phase of fp becomes fr.
During the delay, the down signal Pd of the phase comparator is Low.
It becomes. If fp and fr are both High, the FETs of the charge pump (19) are both off, and the capacitor of the low-pass filter (12) holds a constant potential and holds lock. However, when Pu goes low, the low-pass filter (1
The capacitor of 2) is charged, and when Pd becomes Low, the capacitor of the low-pass filter (12) is discharged. Thus, a stable oscillation frequency can always be obtained from the voltage controlled oscillator (1). [0003] It is the fate of a PLL synthesizer to minimize the lock-up time.
Since the conventional charge pump uses the FET as described above, the processing speed of the charge pump cannot be adjusted. For this reason, there was a limit to shorten the lock-up time. SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and is characterized in that a first counter for measuring the width of a phase difference of a phase comparator and a control circuit are provided. A charge pump, a clock pulse oscillator, and a second counter that counts a phase difference from a phase comparator in a predetermined step based on a signal from the clock pulse oscillator;
A latch for holding an output value of the second counter; and a digital-to-analog converter for converting an output of the latch to an analog signal. The control circuit is configured to control the clock pulse oscillator based on an output of the first counter. Or the step value of the second counter. The processing speed of the charge pump is changed according to the phase difference. An embodiment of the present invention will be described with reference to the drawings. FIG.
FIG. 2 is a block diagram of a PLL synthesizer. (1) is a voltage controlled oscillator (VCO) which outputs a desired frequency to the outside. (2) is a programmable frequency divider (P / D), which variably divides the output of the voltage controlled oscillator (1). (3) is a temperature compensated crystal oscillator (TCXO),
The oscillation frequency can be finely adjusted. (4) is a frequency divider for dividing the output of the temperature-compensated crystal oscillator (3).
Reference numeral (5) denotes a phase comparator (φ / D), which detects the phase difference between the frequency-divided output fp of the voltage-controlled oscillator (1) and the frequency-divided output fr of the temperature-compensated crystal oscillator (3) and unlocks the phase difference. Output detection. The phase difference is output as an up signal Pu and a down signal Pd. (6) is a charge pump for converting the up signal Pu and the down signal Pd from the phase comparator (5) into a voltage. The phase comparator (5) and the charge pump (6) are collectively called a phase comparator (7) in a broad sense. On the other hand, (5) which does not include the charge pump (6) is a phase comparator in a narrow sense. Here, the phase comparator in a narrow sense is simply called a phase comparator. The charge pump (6) comprises a first clock pulse oscillator (8), an up / down counter (Up / Down counter) (9), a first latch (Latch) (10) and a digital / analog converter (DAC) ( 11) is provided. The first clock pulse oscillator (8) sends out a reference pulse signal for counting by an up / down counter (9). This frequency can be changed, and its designation is performed by a control circuit (17) described later. If the frequency is increased, the count number of the up / down counter (9) increases. The up / down counter (9) counts each phase difference from the up signal Pu and the down signal Pd from the phase comparator (5) based on the reference signal of the first clock pulse oscillator (8). Normally, one pulse is counted for one pulse of the first clock pulse oscillator (8).
Multiple counting steps can be performed, such as two or four for one pulse. The designation of the counting step is performed by a control circuit (17) described later. The larger the step, the higher the output voltage of the up / down counter (9). The first latch (10) holds the output value of the up / down counter (9). That is, the output of the up-down counter (9) can be temporarily stored.
The digital-to-analog converter (11) changes the output of the first latch (10), which is a digital signal, to a voltage according to the count value. (12) is a low-pass filter (LPF) which corrects a control voltage to the voltage controlled oscillator (1) based on an output voltage of the digital-to-analog converter (11). (13) is a phase difference measuring means for measuring a phase difference from the phase comparator (5). Phase difference measuring means (1
3) includes a second clock pulse oscillator (14), an error counter (15), and a second latch (16). The error counter (15) counts the phase difference from the phase comparator (5) for each reference pulse of the second clock pulse oscillator (14), and outputs the result to the second latch (1).
6). A control circuit (17) controls each section. (18) is a storage means composed of a RAM, a ROM, or the like, and stores data necessary for the operation of the control circuit (17). For example, an operation program or a second latch (16)
The lock time from is memorized. FIG. 2 is a timing chart showing the operation of the up / down counter (9). When the output fp of the programmable frequency divider (2) and the output fr of the frequency divider (4) are input to the phase comparator (5), only when the phase of fp is ahead of fr, the phase comparator (5) ) Is low, and the down signal Pd of the phase comparator (5) is low while the phase of fp is behind the fr. The low pulse width of Pu and Pd indicates the phase difference between fp and fr. This pulse width is determined by the clock pulse oscillator (8) and the logic element (inverter and A
ND gate) to convert the signals into signals (Pu ′ and Pd ′) represented by a high pulse width. The up / down counter (9) counts the number of pulses of Pu 'and Pd' and outputs the value as a digital signal. Up / down counter (9)
The digital output signal is held by a first latch (10) and converted into a voltage (analog) according to a count value (phase difference) by a digital-analog converter (11).
With this voltage, the control voltage of the low-pass filter (12) is corrected. In this manner, if the phase of fp is ahead of fr, the control voltage of the low-pass filter (12) is raised, and while the phase of fp is behind fr, the low-pass filter is reduced. (1
The control voltage of 2) is decreased. Thus, a stable oscillation frequency can be obtained from the voltage-controlled oscillator as in the conventional case. Unlike the related art, the charge pump of the present invention is configured by a circuit that handles digital signals as described above, and therefore can be easily controlled by a control circuit such as a microcomputer. FIG. 3 is a timing chart showing the operation of the error counter (15). PE is a signal obtained during the generation of the unlock signal, and is obtained by the logical sum of Pu ′ and Pd ′. That is, when there is a phase difference between fp and fr, Lo
It becomes w, and the low pulse width of PE indicates the phase difference between fp and fr.
Note that when the pulse width of PE is more than a predetermined
This is an unlock signal (not shown). The pulse width of PE is converted into a signal (PE ') represented by a high pulse width by the second clock pulse oscillator (14) and a logic element (an inverter and an AND gate). The error counter (9) resets and counts the number of pulses of the PE 'at the rising edge of the PE, and outputs the value as a digital signal. The digital output signal of the error counter (15) is held by the second latch (16) and output to the control circuit (17). In this manner, the value of the phase difference can be output to the control circuit (17) as a digital signal. FIG. 4 is a flowchart showing the main operation of the control circuit (17). The control circuit (17) sets the frequency of the first clock pulse oscillator (8) to a predetermined initial value (S1). The charge pump (6) operates with this value (S2). The control circuit (17) controls the second latch (1
6) The phase difference is detected, and the phase difference is examined in a large, medium, and small rank (S3, S4). If the phase difference is large, the frequency of the first clock pulse oscillator (8) is increased (S5). As a result, the count number of the up / down counter (9) increases, the voltage to the low-pass filter (12) rapidly increases, and the lock time is shortened (Y in S3, S4). If the phase difference is medium, the frequency is made normal (S6). If the phase difference is small, the frequency is lowered (S7). Thereby, the count number of the up / down counter (9) decreases,
This prevents the output of the low-pass filter (12) from going too far over the convergence value. Then, returning to step S2, the operation of the next charge pump (6) is controlled. Thus, the rise of the output voltage of the charge pump can be changed according to the phase difference. For example, when the phase difference is large immediately after the division ratio is changed, the frequency of the first clock pulse oscillator (8) is increased to approach the voltage at which the lock-up occurs quickly,
When the phase difference becomes small close to the lock-up voltage, the frequency of the first clock pulse oscillator (8) is lowered to prevent the lock-up voltage from going too far. In the flowchart of FIG. 4, the control circuit (1
7) controls the pulse width of the first clock pulse oscillator (8) based on the phase difference, but may control the counting step of the up / down counter (9). This will be described as another embodiment based on the flowchart of FIG. The control circuit (17) sets the count step of the up / down counter (9) to a predetermined initial value (S8). The charge pump (6) operates with this value (S9). The control circuit (17) detects the phase difference from the second latch (16) and checks the phase difference in a large, medium or small rank (S10, S11). If the phase difference is large, the count step of the up / down counter (9) is increased (S1).
2). As a result, the count number of the up-down counter (9) increases, the voltage to the low-pass filter (12) increases rapidly, and the lock time is shortened. If the phase difference is medium, the pulse width is made normal (S13). If the phase difference is small, the count step of the up / down counter (9) is reduced (S14). Thereby, a low-pass filter (12)
The change in voltage to is reduced so that the output of the low pass filter (12) does not overshoot the convergence value. Then, returning to step S2, the operation of the next charge pump (6) is controlled. In this way, the processing speed of the charge pump can be changed according to the phase difference. In the above embodiment, the control circuit (17)
Is controlled by three ranks, but may be finely controlled, such as by changing the pulse width unit (bit unit) of the first clock pulse oscillator (8). As described above, the processing speed of the charge pump can be changed according to the phase difference, whereby the lock-up time can be reduced.
【図面の簡単な説明】
【図１】本発明の実施例を示すブロック図である。
【図２】実施例のアップダウンカウンタの動作を示すタ
イミングチャートである。
【図３】実施例の誤差カウンタの動作を示すタイミング
チャートである。
【図４】実施例の制御回路の主要な動作を示すフローチ
ャートである。
【図５】他の実施例の制御回路の主要な動作を示すフロ
ーチャートである。
【図６】従来のチャージポンプを有するＰＬＬシンセサ
イザーの構成を示すブロック図である。
【図７】従来のチャージポンプの構成を示す図である。
【図８】従来のタイミングチャートである。
【符号の説明】
１ 電圧制御発振器
２ プログラマブル分周器
３ 温度補償水晶発振器
４ 分周器
５ チャージポンプ
６ 位相比較器（狭義）
７ 位相比較器（広義）
８ 第１のクロックパルス発振器
９ アップダウンカウンタ
１０ 第１のラッチ
１１ デジタルアナログコンバータ
１２ 低域濾波器
１４ 第２のクロックパルス発振器
１５ 誤差カウンタ
１６ 第２のラッチ
１７ 制御回路
１８ 記憶手段BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a timing chart showing the operation of an up-down counter according to the embodiment. FIG. 3 is a timing chart illustrating an operation of the error counter according to the embodiment. FIG. 4 is a flowchart showing a main operation of the control circuit of the embodiment. FIG. 5 is a flowchart illustrating main operations of a control circuit according to another embodiment. FIG. 6 is a block diagram showing a configuration of a PLL synthesizer having a conventional charge pump. FIG. 7 is a diagram showing a configuration of a conventional charge pump. FIG. 8 is a conventional timing chart. [Description of Signs] 1 voltage-controlled oscillator 2 programmable frequency divider 3 temperature-compensated crystal oscillator 4 frequency divider 5 charge pump 6 phase comparator (narrow sense) 7 phase comparator (broad sense) 8 first clock pulse oscillator 9 up / down Counter 10 first latch 11 digital-to-analog converter 12 low-pass filter 14 second clock pulse oscillator 15 error counter 16 second latch 17 control circuit 18 storage means
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/23 ────────────────────────────────────────────────── ─── Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) H03L 7 /06-7/23
Claims (1)
出力を可変的に分周するプログラマブル分周器と、基準
周波数発振器と、該周波数発振器からの出力とプログラ
マブル分周器の出力の位相差を検出する位相比較器と、
該位相発振器の出力を電圧に変換するチャージポンプ
と、該チャージポンプの電圧を電圧制御発振器への制御
電圧に変換する低域濾波器で構成されたＰＬＬシンセサ
イザにおいて、前記位相比較器の位相差の幅を計測する
第１のカウンタと、制御回路とを有し、前記チャージポ
ンプは、クロックパルス発振器と、該クロックパルス発
振器からの信号に基づき前記位相比較器からの位相差を
所定のステップでカウントする第２のカウンタと、該第
２のカウンタの出力値を保持するラッチと、該ラッチの
出力をアナログ信号に変換するデジタルアナログコンバ
ータとで構成され、前記制御回路は前記第１のカウンタ
の出力に基づいて前記クロックパルス発振器の周波数あ
るいは第２のカウンタのステップ値を変更させることを
特徴とするＰＬＬシンセサイザ。(57) [Claim 1] A voltage controlled oscillator, a programmable frequency divider for variably dividing the output of the voltage controlled oscillator, a reference frequency oscillator, and an output from the frequency oscillator. A phase comparator for detecting a phase difference between outputs of the programmable frequency divider;
In a PLL synthesizer including a charge pump that converts an output of the phase oscillator into a voltage and a low-pass filter that converts a voltage of the charge pump into a control voltage to a voltage-controlled oscillator, a phase difference of the phase comparator Measure width
A first counter and a control circuit;
The amplifier comprises a clock pulse generator and the clock pulse generator.
The phase difference from the phase comparator based on the signal from the shaker.
A second counter counting in a predetermined step;
A latch for holding the output value of the counter 2
Digital-to-analog converter that converts output to analog signal
And the control circuit includes a first counter.
Based on the output of the clock pulse generator.
Or a step of changing a step value of the second counter .
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| JP10441295A JP3505263B2 (en) | 1995-04-27 | 1995-04-27 | PLL synthesizer |
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| JP10441295A JP3505263B2 (en) | 1995-04-27 | 1995-04-27 | PLL synthesizer |
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| JPH08307257A JPH08307257A (en) | 1996-11-22 |
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| JP10441295A Expired - Fee Related JP3505263B2 (en) | 1995-04-27 | 1995-04-27 | PLL synthesizer |
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