JP3481445B2 - Competition mediation method - Google Patents

Competition mediation method

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JP3481445B2
JP3481445B2 JP01050398A JP1050398A JP3481445B2 JP 3481445 B2 JP3481445 B2 JP 3481445B2 JP 01050398 A JP01050398 A JP 01050398A JP 1050398 A JP1050398 A JP 1050398A JP 3481445 B2 JP3481445 B2 JP 3481445B2
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は競合調停方法に関
し、特に競合調停回路が複数のプロセッサとメモリとの
間のそれぞれが独立した要素の転送時の競合調停および
複数のプロセッサがノード間接続装置を介して接続する
複数のノードとの間のデータ転送時の競合調停とを共に
行う競合調停方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a contention arbitration method, and more particularly to a contention arbitration circuit for contention arbitration at the time of transfer of an independent element between a plurality of processors and a memory and a plurality of processors as an internode connection device. The present invention relates to a contention arbitration method for performing contention arbitration together with data transfer between a plurality of nodes connected via the same.

【0002】[0002]

【従来の技術】従来の競合調停方法は、調停の対象が一
種類の転送先への転送要求であることが多く、例えば、
「特開平6-195313」で示されるものの場合であれば、様
々な事例に対応可能な工夫が織り込まれている。しかし
ながら、基本的には一種類の転送先への転送要求機能
を、優先順位の切り替え機能を用いて、全プライオリテ
ィ回路における優先順の乱れを生じなくさせることを可
能とし、競合によるアクセス性能の低下を防いでいる
が、調停の対象が複数種類の転送先への転送要求である
例には対応していない。
2. Description of the Related Art In the conventional contention arbitration method, the object of arbitration is often a transfer request to one type of transfer destination.
In the case of the case described in "Japanese Patent Laid-Open No. 6-195313", a device capable of coping with various cases is incorporated. However, basically, it is possible to prevent the disorder of the priority order in all priority circuits by using the function of switching the priority order for the transfer request function to one type of transfer destination, and the deterioration of the access performance due to contention. However, it does not support an example in which the target of arbitration is a transfer request to a plurality of types of transfer destinations.

【0003】複数種類の転送先への転送要求である例と
しては、「特開平6-195313」とは構成が異なるが、図7
の回路図に従来の高速クロスバスイッチ制御用競合調停
回路の一例を示す。
As an example of a transfer request to a plurality of types of transfer destinations, the structure is different from that of "Japanese Patent Laid-Open No. 6-195313".
An example of a conventional competitive arbitration circuit for high-speed crossbar switch control is shown in the circuit diagram of FIG.

【0004】この従来の高速クロスバスイッチ制御用競
合調停回路は、図6のブロック図に示される本発明と同
様なサービスを実施する従来の情報処理装置に適用する
ものである。
This conventional high-speed crossbar switch control contention arbitration circuit is applied to a conventional information processing apparatus for performing the same service as that of the present invention shown in the block diagram of FIG.

【0005】まず図6の構成について説明する。全体と
しては、複数のプロセッサ100,101,102,1
03と、プロセッサ100,101,102,103が
共通に使用するメモリ104と、プロセッサ100,1
01,102,103とメモリ104との間を接続する
クロスバネットワーク105とを単位ノードとし、この
ノードがノード間接続装置106を介して複数のノード
と接続している情報処理装置である。更にクロスバネッ
トワーク105は、複数のプロセッサに対応に設けてあ
る入力バッファ107,108,109,110と、複
数のプロセッサ100,101,102,103とメモ
リ104との間のそれぞれが独立した要素の転送時の競
合調停、およびプロセッサ100,101,102,1
03がノード間接続装置106を介して接続する複数の
ノードとの間のデータ転送時の競合調停とを共に行いセ
レクト信号を出力する競合調停回路111と、競合調停
回路111の出力する転送を指示するセレクト信号に従
って複数の入力バッファ107,108,109,11
0から送られてくる要素の中から1つの要素を選択しメ
モリ104とノード間接続装置106とのいずれか一方
に出力するデータセレクタ部112とで構成している。
First, the configuration of FIG. 6 will be described. As a whole, a plurality of processors 100, 101, 102, 1
03, a memory 104 shared by the processors 100, 101, 102, 103, and the processors 100, 1
The crossbar network 105 that connects 01, 102, and 103 and the memory 104 is a unit node, and this node is an information processing device that is connected to a plurality of nodes via an internode connection device 106. Further, in the crossbar network 105, input buffers 107, 108, 109, 110 provided corresponding to a plurality of processors, and transfer of independent elements between the plurality of processors 100, 101, 102, 103 and the memory 104, respectively. Time arbitration and processors 100, 101, 102, 1
03 instructs the contention arbitration circuit 111 that outputs a select signal by also performing contention arbitration during data transfer with a plurality of nodes connected via the internode connection device 106, and the transfer output by the contention arbitration circuit 111. A plurality of input buffers 107, 108, 109, 11 according to the select signal
The data selector section 112 selects one element from elements sent from 0 and outputs it to either the memory 104 or the internode connecting device 106.

【0006】つぎに図7の構成について説明する。入力
バッファ107〜110は、図示していないプロセッサ
と接続し転送リクエストデータを受けデータと要素連続
数情報(以下TAGと記す)とを出力する。リクエスト
種類認識回路113は、入力バッファ107〜110か
らTAGを受けリクエストがあるポートに対応するビッ
トに”1”を立ててセレクタ114に送出する。セレク
タ114は、論理和回路(以下ORと記す)115の出
力をセレクト信号としてこれが”0”ならばリクエスト
種類認識回路113の出力を選択し”1”ならばレジス
タ116の出力値を選択する。プライオリティエンコー
ダ117は、優先順位固定式である。インバータ118
は、プライオリティエンコーダ117の出力値の反転値
をとるものである。論理積回路119は、セレクタ11
4の出力値とインバータ118の出力値との論理積をと
る。レジスタ116は、論理積回路119の出力値を入
力する、OR115は、レジスタ出力値の論理和をと
る。分配回路120は、OR115の出力を4bitに
分配しHold信号として出力する。
Next, the configuration of FIG. 7 will be described. The input buffers 107 to 110 are connected to a processor (not shown), receive transfer request data, and output data and element consecutive number information (hereinafter referred to as TAG). The request type recognition circuit 113 receives the TAGs from the input buffers 107 to 110, sets “1” in the bit corresponding to the requested port, and sends it to the selector 114. The selector 114 uses the output of the logical sum circuit (hereinafter referred to as OR) 115 as a select signal and selects the output of the request type recognition circuit 113 when it is "0", and selects the output value of the register 116 when it is "1". The priority encoder 117 is a fixed priority type. Inverter 118
Is an inverted value of the output value of the priority encoder 117. The logical product circuit 119 includes the selector 11
The logical product of the output value of 4 and the output value of the inverter 118 is calculated. The register 116 inputs the output value of the logical product circuit 119, and the OR 115 takes the logical sum of the register output values. The distribution circuit 120 distributes the output of the OR 115 into 4 bits and outputs it as a Hold signal.

【0007】次に動作について説明する。図8は入力バ
ッファの動作状態をクロック単位に表示した動作図,図
9はクロックごとの各信号のビット状態を表示した説明
図である。説明には図6ないし図9を使用する。
Next, the operation will be described. FIG. 8 is an operation diagram showing the operating state of the input buffer in clock units, and FIG. 9 is an explanatory diagram showing the bit state of each signal for each clock. 6 to 9 will be used for the description.

【0008】ここでまず、クロック0のタイミングで
は、レジスタ116には”0000”が、入力バッファ
107〜110には図8分図(a)のようなリクエスト
がバッファリングされているとする。ここでA1,A
2,D1,D2は2要素連続の2Tリクエストを、B
1,B2,B3,B4,C1,C2,C3,C4は4要
素連続の4Tリクエストを示す。
First, it is assumed that at the timing of clock 0, "0000" is buffered in the register 116 and the request as shown in FIG. 8A is buffered in the input buffers 107-110. Where A1, A
2, D1 and D2 are 2 element continuous 2T requests, and
1, B2, B3, B4, C1, C2, C3 and C4 indicate 4T requests of four consecutive elements.

【0009】クロック1ではレジスタ116の値は”0
000”なのでOR115の出力値”0”が701の分
配回路で分配されて値が”0000”のHold信号と
して出力される。入力バッファ107〜110ではそれ
ぞれ値が”0”のHold信号を受け取り、バッファリ
ングされている内容を1段滑らせてリクエスト群A1,
B1,C1,D1を競合調停回路111並びにデータセ
レクタ112に出力する。このときの入力バッファの状
態を図7分図(b)に示す。競合調停回路111では各
リクエストの情報部分(以下TAGと呼ぶ)をリクエス
ト種別認識回路113で受け取る。リクエスト種別認識
回路113はTAGを識別して、全て有効なリクエスト
であるので”1111”を出力する。セレクタ114は
セレクト信号として値が”0”であるOR115の出力
値を入力し、リクエスト種別認識回路113の出力値”
1111”を選択し、プライオリティエンコーダ117
に入力する。プライオリティエンコーダ117では”1
111”を入力し、特定の優先順位に従ってアービトレ
ーションを行いセレクト信号として”1000”を出力
する。このときプライオリティエンコーダ117は、入
力する4bitの内、一番左側のbitの優先順位大で
あるとする。データセレク112ではプライオリティエ
ンコーダ117より出力されたセレクト信号”100
0”を入力して、入力ポート#0のデータA1を選択
し、ノード間接続装置106に出力する。インバータ3
02はセレクト信号”1000”の反転値”0111”
を出力する。論理積回路303はセレクタ114の出力
値”1111”とインバータ302の出力値”011
1”の論理積をとり、レジスタ116に”0111”を
出力する。このときの状態を図8分図(a)のクロック
1に示す。
At clock 1, the value of register 116 is "0".
Since it is 000 ", the output value" 0 "of the OR115 is distributed by the distribution circuit of 701 and is output as a Hold signal of" 0000 ". The input buffers 107 to 110 each receive the Hold signal of" 0 ", Request group A1, by sliding the buffered contents one step
B1, C1, and D1 are output to the contention arbitration circuit 111 and the data selector 112. The state of the input buffer at this time is shown in FIG. In the contention arbitration circuit 111, the request type recognition circuit 113 receives the information portion of each request (hereinafter referred to as TAG). The request type recognition circuit 113 identifies the TAG and outputs "1111" because all the requests are valid. The selector 114 inputs the output value of the OR 115 whose value is “0” as the select signal, and outputs the output value of the request type recognition circuit 113 ”.
1111 ”is selected and the priority encoder 117 is selected.
To enter. Priority encoder 117 has "1"
111 "is input, arbitration is performed according to a specific priority, and" 1000 "is output as a select signal. At this time, the priority encoder 117 determines that the leftmost bit of the input 4 bits has the highest priority. In the data select 112, the select signal "100 output from the priority encoder 117
0 "is input to select the data A1 of the input port # 0 and output it to the internode connecting device 106. Inverter 3
02 is the inverted value “0111” of the select signal “1000”
Is output. The AND circuit 303 outputs the output value “1111” of the selector 114 and the output value “011” of the inverter 302.
The logical product of "1" is obtained and "0111" is output to the register 116. The state at this time is shown in clock 1 of FIG.

【0010】クロック2ではレジスタ116の値が”0
111”であるのでOR115の出力値は”1”とな
り、Hold信号として”1111”を出力する。入力
バッファ107〜110ではそれぞれ値が”1”のHo
ld信号を受け取るので入力バッファ107〜110の
状態は変化しない。セレクタ114は制御信号としてO
R115の出力値”1”を入力し、レジスタ116の
値”0111”を選択する。プライオリティエンコーダ
117はセレクタ114の出力値”0111”を入力
し、”0100”をセレクト信号として出力する。デー
タセレクタ112はセレクト信号”0100”を受け取
り、入力バッファ108のデータB1を選択し、ノード
間接続装置106に出力する。インバータ118ではセ
レクト信号を入力し、反転値”1011”を出力する。
論理積回路119はセレクタ114の出力値”011
1”とインバータ118の出力値”1011”との論理
積をとり、”0011”をレジスタ116に出力する。
このときの状態を図9分図(a)のクロック2に示す。
At clock 2, the value of the register 116 is "0".
Since it is "111", the output value of the OR115 is "1", and "1111" is output as the Hold signal. In the input buffers 107 to 110, the Ho values "1" are output.
Since the Id signal is received, the states of the input buffers 107 to 110 do not change. The selector 114 outputs O as a control signal.
The output value "1" of R115 is input and the value "0111" of the register 116 is selected. The priority encoder 117 inputs the output value “0111” of the selector 114 and outputs “0100” as a select signal. The data selector 112 receives the select signal “0100”, selects the data B1 in the input buffer 108, and outputs it to the internode connecting device 106. The inverter 118 receives the select signal and outputs the inverted value “1011”.
The AND circuit 119 outputs the output value “011” of the selector 114.
1 ”is ANDed with the output value“ 1011 ”of the inverter 118, and“ 0011 ”is output to the register 116.
The state at this time is shown as clock 2 in FIG.

【0011】クロック3のタイミングではレジスタの値
が”0011”なのでOR115の出力値は”1”とな
り、Hold信号として”1111”を出力する。入力
バッファ107〜110ではそれぞれ値が”1”のHo
ld信号を受け取るので入力バッファの状態は変化しな
い。セレクタ114は制御信号としてOR115の出力
値”1”を入力し、レジスタ116の値”0011”を
選択する。プライオリティエンコーダ117はセレクタ
114の出力値”0011”を入力し、”0010”を
セレクト信号として出力する。データセレクタ112は
セレクト信号”0010”を受け取り、入力バッファ1
09のデータC1を選択し、ノード間接続装置106に
出力する。インバータ118ではセレクト信号を入力
し、反転値”1101”を出力する。論理積回路119
はセレクタ114の出力値”0011”とインバータ1
18の出力値”1101”との論理積をとり、”000
1”をレジスタ116に出力する。このときの状態を図
9分図(a)のクロック3に示す。
At the timing of clock 3, since the register value is "0011", the output value of OR115 is "1", and "1111" is output as the Hold signal. Each of the input buffers 107 to 110 has a Ho value of "1".
Since the Id signal is received, the state of the input buffer does not change. The selector 114 inputs the output value “1” of the OR 115 as a control signal and selects the value “0011” of the register 116. The priority encoder 117 inputs the output value “0011” of the selector 114 and outputs “0010” as a select signal. The data selector 112 receives the select signal “0010” and receives the input buffer 1
The data C1 of 09 is selected and output to the internode connecting device 106. The inverter 118 inputs the select signal and outputs the inverted value “1101”. AND circuit 119
Is the output value “0011” of the selector 114 and the inverter 1
The logical product with the output value "1101" of 18 is calculated and "000"
1 "is output to the register 116. The state at this time is shown as clock 3 in FIG.

【0012】クロック4のタイミングではレジスタの値
が”0001”なのでOR115の出力値は”1”とな
り、Hold信号として”1111”を出力する。入力
バッファ107〜110ではそれぞれ値が”1”のHo
ld信号を受け取るので入力バッファの状態は変化しな
い。セレクタ114は制御信号としてOR115の出力
値”1”を入力し、レジスタ116の値”0001”を
選択する。プライオリティエンコーダ117はセレクタ
114の出力値”0001”を入力し、”0001”を
セレクト信号として出力する。データセレクタ112は
セレクト信号”0001”を受け取り、入力バッファ1
10のデータD1を選択し、ノード間接続装置106に
出力する。インバータ118ではセレクト信号を入力
し、反転値”1110”を出力する。論理積回路119
はセレクタ114の出力値”0001”とインバータ1
18の出力値”1110”との論理積をとり、”000
0”をレジスタ116に出力する。このときの状態を図
9分図(a)のクロック4に示す。
At the timing of clock 4, since the register value is "0001", the output value of OR115 is "1" and "1111" is output as the Hold signal. Each of the input buffers 107 to 110 has a Ho value of "1".
Since the Id signal is received, the state of the input buffer does not change. The selector 114 inputs the output value “1” of the OR 115 as a control signal and selects the value “0001” of the register 116. The priority encoder 117 inputs the output value “0001” of the selector 114 and outputs “0001” as a select signal. The data selector 112 receives the select signal "0001" and receives the input buffer 1
The data D1 of 10 is selected and output to the internode connecting device 106. The inverter 118 receives the select signal and outputs the inverted value "1110". AND circuit 119
Is the output value “0001” of the selector 114 and the inverter 1
The logical product of 18 output values "1110" is calculated and "000"
0 "is output to the register 116. The state at this time is shown by clock 4 in FIG.

【0013】クロック5のタイミングではレジスタの値
が”0000”なのでOR115の出力値は”0”とな
り、Hold信号として”0000”を出力する。入力
バッファ107〜110ではそれぞれ値が”0”のHo
ld信号を受け取るので、バッファリングされているリ
クエストを1段滑らし、新たなリクエストA2,B2,
C2,D2を競合調停回路111並びにデータセレクタ
112に送出する。このときの各入力バッファの状態を
図8分図(c)に示す。競合調停回路111では入力バ
ッファより送出されてきたTAGをリクエスト種類認識
回路113で受け取る。リクエスト種類認識回路113
はTAGを識別して、全て有効なリクエストであるの
で”1111”を出力する。セレクタ114はセレクト
信号として値が”0”であるOR115の出力値を入力
し、リクエスト種類認識回路113の出力値”111
1”を選択し、プライオリティエンコーダ117に入力
する。プライオリティエンコーダ117では”111
1”を入力し、特定の優先順位に従ってアービトレーシ
ョンを行いセレクト信号として”1000”を出力す
る。データセレクタ112ではプライオリティエンコー
ダ117の出力するセレクト信号”1000”を入力し
て、入力バッファ107のデータA2を選択し、ノード
間接続装置106に出力する。インバータ118はセレ
クト信号”1000”の反転値”0111”を出力す
る。論理積回路119はセレクタ114の出力値”11
11”とインバータ118の出力値”0111”の論理
積をとり、レジスタ116に”0111”を出力する。
このときの状態を図9分図(a)のクロック5に示す。
At the timing of clock 5, since the register value is "0000", the output value of OR115 is "0", and "0000" is output as the Hold signal. In the input buffers 107 to 110, the Ho value is "0".
Since the ld signal is received, the buffered request is slid one step, and new requests A2, B2,
C2 and D2 are sent to the contention arbitration circuit 111 and the data selector 112. The state of each input buffer at this time is shown in FIG. In the contention arbitration circuit 111, the request type recognition circuit 113 receives the TAG sent from the input buffer. Request type recognition circuit 113
Identifies the TAG and outputs "1111" because all the requests are valid. The selector 114 inputs the output value of the OR 115 whose value is “0” as the select signal, and outputs the output value “111” of the request type recognition circuit 113.
1 ”is selected and input to the priority encoder 117. In the priority encoder 117,“ 111 ”is input.
1 "is input, arbitration is performed according to a specific priority order, and" 1000 "is output as a select signal. The data selector 112 inputs the select signal" 1000 "output from the priority encoder 117 to input the data A2 of the input buffer 107. Is output to the internode connecting device 106. The inverter 118 outputs the inverted value "0111" of the select signal "1000" The AND circuit 119 outputs the output value "11" of the selector 114.
11 ”and the output value“ 0111 ”of the inverter 118 are ANDed, and“ 0111 ”is output to the register 116.
The state at this time is shown in the clock 5 of FIG.

【0014】クロック6のタイミングでは、クロック2
のタイミングのときと同様な動作を行い入力バッファ1
08のデータB2をノード間接続装置106に出力す
る。このときの状態を図9分図(a)のクロック6に示
す。
At the timing of clock 6, clock 2
Input buffer 1 performs the same operation as the timing
The data B2 of 08 is output to the internode connecting device 106. The state at this time is shown in the clock 6 of FIG.

【0015】クロック7のタイミングでは、クロック3
のタイミングのときと同様な動作を行い入力バッファ1
09のデータC2をノード間接続装置106に出力す
る。このときの状態を図9分図(a)のクロック7に示
す。
At the timing of clock 7, clock 3
Input buffer 1 performs the same operation as the timing
The data C2 of 09 is output to the internode connecting device 106. The state at this time is shown by the clock 7 in FIG.

【0016】クロック8のタイミングでは、クロック3
のタイミングのときと同様な動作を行い入力バッファ1
10のデータD2をノード間接続装置106に出力す
る。このときの状態を図9分図(a)のクロック8に示
す。
At the timing of clock 8, clock 3
Input buffer 1 performs the same operation as the timing
The data D2 of 10 is output to the internode connecting device 106. The state at this time is shown by the clock 8 in FIG.

【0017】クロック9のタイミングでは、レジスタの
値が”0000”なのでOR115の出力値は”0”と
なり、Hold信号として”0000”を出力する。入
力バッファ107〜110ではそれぞれ値が”0”のH
old信号を受け取るので、バッファリングされている
リクエストを1段滑らし、新たなリクエストB3,C3
を競合調停回路111並びにデータセレクタ112に送
出する。このときの入力バッファの状態を図8分図
(d)に示す。競合調停回路111では入力バッファ1
07〜110から送出されてきたTAGをリクエスト種
類認識回路113で受け取る。リクエスト種類認識回路
113はTAGを識別して、”0110”を出力する。
セレクタ114はセレクト信号として値が”0”である
OR115の出力値を入力し、リクエスト種類認識回路
113の出力値”0110”を選択し、プライオリティ
エンコーダ117に入力する。プライオリティエンコー
ダ117では”0110”を入力し、特定の優先順位に
従ってアービトレーションを行いセレクト信号として”
0100”を出力する。データセレクタ112ではプラ
イオリティエンコーダ117から出力されたセレクト信
号”0100”を入力して、入力バッファ108のデー
タB3を選択し、ノード間接続装置106に出力する。
インバータ118はセレクト信号”0100”の反転
値”1011”を出力する。論理積回路119はセレク
タ114の出力値”0110”とインバータ118の出
力値”1011”の論理積をとり、レジスタ116に”
0010”を出力する。このときの状態を図9分図
(a)のクロック9に示す。
At the timing of clock 9, since the register value is "0000", the output value of OR115 is "0", and "0000" is output as the Hold signal. Each of the input buffers 107 to 110 has an H value of "0".
Since the old signal is received, the buffered request is slid one step, and new requests B3 and C3 are sent.
To the contention arbitration circuit 111 and the data selector 112. The state of the input buffer at this time is shown in FIG. In the competitive arbitration circuit 111, the input buffer 1
The request type recognition circuit 113 receives the TAG transmitted from 07 to 110. The request type recognition circuit 113 identifies the TAG and outputs "0110".
The selector 114 inputs the output value of the OR 115 whose value is “0” as the select signal, selects the output value “0110” of the request type recognition circuit 113, and inputs it to the priority encoder 117. The priority encoder 117 inputs “0110”, performs arbitration according to a specific priority order, and outputs “select signal” as a select signal.
The data selector 112 inputs the select signal “0100” output from the priority encoder 117, selects the data B3 in the input buffer 108, and outputs the data B3 to the internode connecting device 106.
The inverter 118 outputs the inverted value “1011” of the select signal “0100”. The logical product circuit 119 takes the logical product of the output value “0110” of the selector 114 and the output value “1011” of the inverter 118, and stores it in the register 116.
0010 "is output. The state at this time is shown by clock 9 in FIG.

【0018】クロック10のタイミングでは、レジスタ
116の値が”0010”であるのでOR115の出力
値は”1”となり、Hold信号として”1111”を
出力する。入力バッファ107〜110ではそれぞれ値
が”1”のHold信号を受け取るので入力バッファの
状態は変化しない。セレクタ114は制御信号としてO
R115の出力値”1”を入力し、レジスタ116の
値”0010”を選択する。プライオリティエンコーダ
117はセレクタ114の出力値”0010”を入力
し、”0010”をセレクト信号として出力する。デー
タセレクタ112はセレクト信号”0010”を受け取
り、入力バッファ109のデータC3を選択し、ノード
間接続装置106に出力する。インバータ118ではセ
レクト信号を入力し、反転値”1101”を出力する。
論理積回路119はセレクタ114の出力値”001
0”とインバータ118の出力値”1101”との論理
積をとり、”0000”をレジスタ116に出力する。
このときの状態を図9分図(a)のクロック10に示
す。
At the timing of the clock 10, since the value of the register 116 is "0010", the output value of the OR 115 becomes "1", and "1111" is output as the Hold signal. Since the input buffers 107 to 110 each receive the Hold signal whose value is "1", the state of the input buffer does not change. The selector 114 outputs O as a control signal.
The output value "1" of R115 is input and the value "0010" of the register 116 is selected. The priority encoder 117 inputs the output value “0010” of the selector 114 and outputs “0010” as a select signal. The data selector 112 receives the select signal “0010”, selects the data C3 in the input buffer 109, and outputs it to the internode connecting device 106. The inverter 118 inputs the select signal and outputs the inverted value “1101”.
The AND circuit 119 outputs the output value “001” of the selector 114.
The logical product of “0” and the output value “1101” of the inverter 118 is calculated and “0000” is output to the register 116.
The state at this time is shown in the clock 10 of FIG.

【0019】クロック11のタイミングでは、レジスタ
の値が”0000”なのでOR115の出力値は”0”
となり、Hold信号として”0000”を出力する。
入力バッファ107〜110ではそれぞれ値が”0”の
Hold信号を受け取るので、バッファリングされてい
るリクエストを1段滑らし、新たなリクエストB4,C
4を競合調停回路111並びにデータセレクタ112に
送出する。このときの入力バッファの状態を図7分図
e)に示す。競合調停回路111では入力バッファより
送出されてきたTAGをリクエスト種類認識回路113
で受け取る。リクエスト種類認識回路113はTAGを
識別して、”0110”を出力する。セレクタ114は
セレクト信号として値が”0”であるOR115の出力
値を入力し、リクエスト種類認識回路113の出力値”
0110”を選択し、プライオリティエンコーダ117
に入力する。プライオリティエンコーダ117では”0
110”を入力し、特定の優先順位に従ってアービトレ
ーションを行いセレクト信号として”0100”を出力
する。データセレクタ112ではプライオリティエンコ
ーダ117の出力するセレクト信号”0100”を入力
して、入力バッファ108のデータB4を選択し、ノー
ド間接続装置106に出力する。インバータ118はセ
レクト信号”0100”の反転値”1011”を出力す
る。論理積回路119はセレクタ114の出力値”01
10”とインバータ118の出力値”1011”の論理
積をとり、レジスタ116に”0010”を出力する。
このときの状態を図9分図(a)のクロック11に示
す。
At the timing of clock 11, since the register value is "0000", the output value of OR115 is "0".
Then, "0000" is output as the Hold signal.
Since the input buffers 107 to 110 each receive a Hold signal having a value of "0", the buffered request is slid one step and new requests B4 and C are added.
4 is sent to the contention arbitration circuit 111 and the data selector 112. The state of the input buffer at this time is shown in FIG. In the contention arbitration circuit 111, the TAG sent from the input buffer is recognized by the request type recognition circuit 113.
Receive at. The request type recognition circuit 113 identifies the TAG and outputs "0110". The selector 114 inputs the output value of the OR 115 whose value is “0” as the select signal, and outputs the output value of the request type recognition circuit 113 ”.
0110 ”is selected and the priority encoder 117 is selected.
To enter. "0" in the priority encoder 117
110 "is input, arbitration is performed according to a specific priority order, and" 0100 "is output as a select signal. In the data selector 112, the select signal" 0100 "output by the priority encoder 117 is input, and the data B4 of the input buffer 108 is input. Is output to the internode connecting device 106. The inverter 118 outputs the inverted value "1011" of the select signal "0100" .The AND circuit 119 outputs the output value "01" of the selector 114.
10 ”and the output value“ 1011 ”of the inverter 118 are ANDed and“ 0010 ”is output to the register 116.
The state at this time is shown in the clock 11 of FIG.

【0020】クロック12のタイミングでは、レジスタ
116の値が”0010”であるのでOR115の出力
値は”1”となり、Hold信号として”1111”を
出力する。入力バッファ107〜110ではそれぞれ値
が”1”のHold信号を受け取るので各入力バッファ
の状態は変化しない。セレクタ114は制御信号として
OR115の出力値”1”を入力し、レジスタ116の
値”0010”を選択する。プライオリティエンコーダ
117はセレクタ114の出力値”0010”を入力
し、”0010”をセレクト信号として出力する。デー
タセレクタ112はセレクト信号”0010”を受け取
り、入力バッファ109のデータC4を選択し、ノード
間接続装置106に出力する。インバータ118ではセ
レクト信号を入力し、反転値”1101”を出力する。
論理積回路119はセレクタ114の出力値”001
0”とインバータ118の出力値”1101”との論理
積をとり、”0000”をレジスタ116に出力する。
このときの状態を図9分図(a)のクロック12に示
す。
At the timing of the clock 12, since the value of the register 116 is "0010", the output value of the OR 115 is "1", and "1111" is output as the Hold signal. Since the input buffers 107 to 110 each receive the Hold signal having a value of "1", the state of each input buffer does not change. The selector 114 inputs the output value “1” of the OR 115 as a control signal and selects the value “0010” of the register 116. The priority encoder 117 inputs the output value “0010” of the selector 114 and outputs “0010” as a select signal. The data selector 112 receives the select signal “0010”, selects the data C4 in the input buffer 109, and outputs it to the internode connecting device 106. The inverter 118 inputs the select signal and outputs the inverted value “1101”.
The AND circuit 119 outputs the output value “001” of the selector 114.
The logical product of “0” and the output value “1101” of the inverter 118 is calculated and “0000” is output to the register 116.
The state at this time is shown by the clock 12 in FIG.

【0021】以上の一連の動作によってリクエスト群の
処理が終了した。ノード間接続装置106に出力される
データの順番を図9分図(b)に示す。図9分図(b)
においてリクエストB1〜B4に注目すると連続してプ
ロセッサに送られていないことがわかる。
The processing of the request group is completed by the above series of operations. The order of data output to the inter-node connection device 106 is shown in FIG. 9 (b). Figure 9 (b)
Looking at requests B1 to B4, it can be seen that they are not continuously sent to the processor.

【0022】以上説明したように動作するので、データ
の送出順序は図9分図(b)のようになる。
Since the operation is performed as described above, the data transmission order is as shown in FIG. 9 (b).

【0023】図10は本発明と従来の回路の動作結果を
タイムチャート形式で表示した対比図である。図10分
図(a)は本発明の実施の形態の動作結果を示し、図1
0分図(b)は図7に示す回路の動作結果を示してい
る。
FIG. 10 is a comparison diagram showing the operation results of the circuit of the present invention and the conventional circuit in a time chart format. FIG. 10 (a) shows an operation result of the embodiment of the present invention.
The 0-minute diagram (b) shows the operation result of the circuit shown in FIG. 7.

【0024】図7に示す回路に対し、4Tリクエストの
データを用いた処理に4サイクルかかり、2Tリクエス
トのデータを用いた処理に2サイクルかかるような命令
を実行した時の動作結果を図10分図(b)に示す。
FIG. 10 shows the operation result when an instruction is executed for the circuit shown in FIG. 7 such that processing using 4T request data takes 4 cycles and processing using 2T request data takes 2 cycles. It is shown in FIG.

【0025】[0025]

【発明が解決しようとする課題】上述した従来の競合調
停方法は、複数のプロセッサから送られてくる連続した
要素間で競合した場合に、連続した要素が不連続となっ
てノード間接続装置に送出されてしまう。このため、他
ノードのプロセッサが受け取ったデータを用いて命令を
実行する際には、不連続なリクエスト要素が全て到着す
るのを待たねばならず、処理時間の増大につながるとい
う問題点がある。
In the conventional contention arbitration method described above, when there is competition between consecutive elements sent from a plurality of processors, the consecutive elements become discontinuous and the internode connecting device is connected. It will be sent out. Therefore, when executing a command using the data received by the processor of another node, it is necessary to wait until all the discontinuous request elements arrive, which causes a problem of increasing the processing time.

【0026】本発明の目的は、複数のプロセッサから送
られてくる連続した要素間で競合した場合でも、リクエ
ストごとに連続した要素を連続して送出することで、情
報処理装置全体としての処理時間を短縮可能な競合調停
方法を提供することにある。
An object of the present invention is to continuously send consecutive elements for each request even if there is competition between consecutive elements sent from a plurality of processors, so that the processing time of the entire information processing apparatus is increased. It is to provide a competitive arbitration method capable of shortening.

【0027】[0027]

【課題を解決するための手段】本発明の競合調停方法
は、複数のプロセッサと、この複数のプロセッサが共通
に使用するメモリと、前記複数のプロセッサと前記メモ
リとの間を接続するクロスバネットワークとからなる単
位をノードとし、前記ノードが前記ノード間接続装置を
介して複数の前記ノードと接続してなる情報処理装置内
の競合調停方法において、前記クロスバネットワーク
複数の前記プロセッサに対応して設けられた入力バ
ッファと、複数の前記プロセッサと前記メモリとの間の
それぞれが独立したデータである要素の転送時の競合調
と、複数の前記プロセッサが前記ノード間接続装置を
介して接続する複数の前記ノードとの間のそれぞれが独
立したデータである要素の転送時の競合調停とを1クロ
ック毎に共に行い転送する前記要素の中の1つを選択
指示するセレクト信号を出力する競合調停回路と、前記
競合調停回路の出力する転送を指示する前記セレクト信
号に従って複数の前記入力バッファから送られてくる
要素の中から1つの要素を選択し前記メモリと前記
ノード間接続装置とのいずれか一方に出力するデータセ
レクタ部とから構成され、前記プロセッサ送出先装
置である前記メモリまたは前記ノード間接続装置に
意の数の要素から構成される転送データを送出して、前
記入力バッファに格納する場合に、前記転送データの各
々の要素に要素数と前記送出先装置とを付加して送出
し、前記競合調停回路は、前記転送データに付加された
転送データの前記送出先装置がノード間接続装置であっ
た場合は、転送を要求して競合している前記転送データ
のうち要素数の大なる転送データから順に要素数分連続
して転送を指示しプロセッサ間の競合調停で選択され
たプロセッサの前記転送データのすべての要素を送出す
るように前記データセレクタ部を制御し、要素数分のデ
ータを連続して送出するようにしている。
According to the contention arbitration method of the present invention, a plurality of processors, a memory commonly used by the plurality of processors, and a crossbar network for connecting the plurality of processors to the memory are provided. units and the nodes consisting the conflict arbitration method of the nodes in the information processing apparatus formed by connecting a plurality of said nodes via between said node connection device, the crossbar network, in response to a plurality of said processors plurality input buffer provided, each conflict arbitration and when transfer elements are separate data between a plurality of the processors and the memory, a plurality of said processors connected through between said node connection device each between the node of Germany
Perform both standing the elements and competition arbitration when transfer of the data for each clock, and conflict arbitration circuit for outputting a select signal for selecting instruction to one of said elements to be transferred, the output of the conflict arbitration circuit before sent from a plurality of said input buffer in accordance with the select signal instructing the transfer of
Select one element from among the serial element, is composed of a data selector unit to output any one of said memory and said node connecting unit, wherein the processor sends SakiSo
In the memory or between the node connecting device is a location, and sends the transferred data composed of arbitrary number of elements, before
In the case of storing in the input buffer, the number of elements and the destination device are added to each element of the transfer data for transmission, and the contention arbitration circuit is added to the transfer data.
The destination device of the transfer data is an internode connection device.
If the said from the large consisting transfer data number of elements of the transfer data are competing requests transfer order element minutes continuously instructs transfer of the processor selected by the conflict arbitration between processors controls the data selector so as to deliver all of the elements of the transferred data, and adapted to deliver data continuously for the number of elements.

【0028】本発明の競合調停方法は、競合調停回路
が、要素の処理中に処理対象以外の要素の存在する入力
バッファに対してアクティブな保持信号を出力し、格納
されている要素を保持するよう制御してもよい。
In the contention arbitration method of the present invention, the contention arbitration circuit outputs an active holding signal to the input buffer in which an element other than the processing target exists during the processing of the element and is stored . It may be controlled to hold the element.

【0029】[0029]

【0030】[0030]

【0031】本発明の競合調停方法は、転送データに付
加された転送データの送出先装置がメモリであった場合
は、競合調停回路がプロセッサ間の競合調停で選択され
たプロセッサの1つの要素を送出するようデータセレク
タ部を制御するごとに再びプロセッサ間の競合調停を行
ってもよい。
According to the contention arbitration method of the present invention, when the destination device of the transfer data added to the transfer data is a memory, the contention arbitration circuit activates one element of the processor selected by the contention arbitration between the processors. Contention arbitration between processors may be performed again each time the data selector unit is controlled to be sent.

【0032】本発明の競合調停方法は、入力バッファ
が、プロセッサから送られてくる転送データを格納し、
競合調停回路に要素数と送出先装置を送出し、データ
セレクタ部に要素を送出すると共に、競合調停回路から
出力される保持信号がアクティブの時は格納してある要
素を保持してもよい。
In the contention arbitration method of the present invention, the input buffer stores the transfer data sent from the processor,
Arbitrating circuit sends a transmission destination apparatus and the number of elements in, sends out an element to the data selector section, the holding signal outputted from the conflict arbitration circuit may hold the elements when the active are stored .

【0033】[0033]

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings.

【0034】図1は本発明の第1の実施の形態を示すブ
ロック図である。
FIG. 1 is a block diagram showing a first embodiment of the present invention.

【0035】本発明を適用する装置は、まず単位となる
ノードを、複数のプロセッサ1,2,3,4と、プロセ
ッサ1,2,3,4が共通に使用するメモリ5と、プロ
セッサ1,2,3,4とメモリ5との間を接続するクロ
スバネットワーク6とで構成し、このノードがノード間
接続装置7を介して複数のノードと接続している情報処
理装置である。更にクロスバネットワーク6は、複数の
プロセッサに対応に設けてある入力バッファ8,9,1
0,11と、複数のプロセッサ1,2,3,4とメモリ
5との間のそれぞれが独立した要素の転送時の競合調
停、およびプロセッサ1,2,3,4がノード間接続装
置7を介して接続する複数のノードとの間のデータ転送
時の競合調停とを共に行いセレクト信号を出力する競合
調停回路12と、競合調停回路12の出力する転送を指
示するセレクト信号に従って複数の入力バッファ8,
9,10,11から送られてくる要素の中から1つの要
素を選択しメモリ5とノード間接続装置7とのいずれか
一方に出力するデータセレクタ部13とで構成してい
る。
In the apparatus to which the present invention is applied, first, a unit node is a plurality of processors 1, 2, 3, 4 and a memory 5 commonly used by the processors 1, 2, 3, 4 and a processor 1, 1. This is an information processing device that is configured by a crossbar network 6 that connects between the memory cells 2, 3, 4 and the memory 5, and that this node is connected to a plurality of nodes via an internode connection device 7. Further, the crossbar network 6 has input buffers 8, 9, 1 provided corresponding to a plurality of processors.
0, 11 and a plurality of processors 1, 2, 3, 4 and the memory 5 each arbitrate arbitration at the time of transfer of an independent element, and the processors 1, 2, 3, 4 configure the internode connection device 7. A contention arbitration circuit 12 that outputs a select signal together with contention arbitration during data transfer with a plurality of nodes connected via a plurality of input buffers, and a plurality of input buffers according to a select signal that the transfer output from the contention arbitration circuit 12 directs. 8,
The data selector section 13 selects one element from the elements sent from 9, 10, and 11 and outputs it to either the memory 5 or the internode connecting device 7.

【0036】以下ノード間命令転送の例で概略の動作を
説明する。
An outline of the operation will be described below with an example of instruction transfer between nodes.

【0037】プロセッサ1,2,3,4はデータとTA
Gとからなる2要素連続で出力される2Tリクエストお
よび4要素連続で出力される4Tリクエストを入力バッ
ファ8,9,10,11に出力する。入力バッファ8,
9,10,11はFIFO制御のバッファで、2Tリク
エストおよび4Tリクエストをバッファリングし、TA
Gは競合調停回路12に、データはデータセレクタ部1
3に出力する。また入力バッファ8,9,10,11
は、競合調停回路12から出力されるHold信号を入
力し、Hold信号が”0”ならばバッファリングして
あるリクエストを一段滑らして次のリクエストを出力
し、Hold信号が”1”ならばバッファリングしてあ
る内容を保持する。競合調停回路12は、入力バッファ
8,9,10,11から送出されたTAGを入力して競
合調停を行い、セレクト信号をデータセレクタ部13に
送出する。また、競合調停回路12は、入力バッファ
8,9,10,11から送られてくる複数リクエスト間
の競合チェックを行い、優先順位の高い入力バッファの
データを優先してノード間接続装置7に送出するようデ
ータセレクタ部13に対しセレクト信号を送り、競合リ
クエストの処理状態に応じて各入力バッファ個別にHo
ld信号を送出して入力バッファを制御する。データセ
レクタ部13は、競合調停回路12から送出されたセレ
クト信号を入力してデータをセレクトし、ノード間接続
装置7に送出する。
Processors 1, 2, 3 and 4 use data and TA
The 2T request composed of G and 2T consecutively output and the 4T request composed of 4 consecutive elements are outputted to the input buffers 8, 9, 10, and 11. Input buffer 8,
Reference numerals 9, 10, and 11 are FIFO control buffers for buffering 2T requests and 4T requests.
G is the contention arbitration circuit 12, and data is the data selector unit 1.
Output to 3. In addition, input buffers 8, 9, 10, 11
Input the Hold signal output from the contention arbitration circuit 12, if the Hold signal is "0", slide the buffered request one step further and output the next request, and if the Hold signal is "1", buffer the request. Hold the contents that are ringed. The contention arbitration circuit 12 inputs the TAG sent from the input buffers 8, 9, 10, and 11 to perform contention arbitration, and sends a select signal to the data selector unit 13. In addition, the contention arbitration circuit 12 checks the contention among a plurality of requests sent from the input buffers 8, 9, 10, and 11 and sends the data in the input buffer having a high priority to the inter-node connection device 7 with priority. A select signal is sent to the data selector unit 13 so that each input buffer is individually set to Ho depending on the processing state of the conflict request.
Send the ld signal to control the input buffer. The data selector unit 13 inputs the select signal sent from the contention arbitration circuit 12, selects data, and sends it to the inter-node connection device 7.

【0038】つぎに競合調停回路の構成について説明す
る。図2は図1に示す競合調停回路の回路図である。
Next, the configuration of the competitive arbitration circuit will be described. FIG. 2 is a circuit diagram of the competitive arbitration circuit shown in FIG.

【0039】入力バッファ8,9,10,11は、図示
していないプロセッサと接続し転送リクエストデータを
受けデータとTAGとを出力する。本実施の形態の競合
調停回路12は、リクエスト入力ポートを4個有し、2
Tリクエストと4Tリクエストを処理することができる
ものとする。
The input buffers 8, 9, 10, 11 are connected to a processor (not shown) to receive transfer request data and output data and TAG. The contention arbitration circuit 12 of the present embodiment has four request input ports and
It shall be able to process T and 4T requests.

【0040】競合調停回路12は、4つのリクエスト受
け取り口(入力ポート)に入力されるリクエストを個別
に認識し、信号線51には4Tリクエストを入力したポ
ートに対応するビットに”1”を出力し、信号線52に
は2Tリクエストを入力したポートに対応するビット
に”1”を出力するリクエスト種類認識回路14と、2
入力論理和回路(以下2入力ORと記す)15の出力信
号を選択信号として入力し、選択信号が”0”ならば信
号線51の値を選択し、選択信号が”1”ならば競合情
報保持用のレジスタ16の出力信号を選択し出力するセ
レクタ17と、入力論理和回路15の出力信号を選択信
号として入力し選択信号が”0”ならば信号線52の値
を選択し選択信号が”1”ならば競合情報保持用のレジ
スタ18の出力信号を選択し出力するセレクタ19と、
カウンタ制御回路20の出力信号線53の値を選択信号
として入力し、選択信号が”0”ならばセレクタ17の
出力信号を選択し、選択信号が”1”ならばセレクタ1
9の出力信号を選択し、出力するプライオリティエンコ
ーダ入力セレクタ21と、プライオリティエンコーダ入
力セレクタ21の出力信号を入力して最も若いリクエス
ト受け取り口(入力ポート)番号に対応したビットのみ
を”1”とし、データセレクタ部13に向けてのセレク
ト信号として出力する固定順位式のプライオリティエン
コーダ22と、プライオリティエンコーダ22の出力値
を入力しその反転値を出力するインバータ23と、プラ
イオリティエンコーダ入力セレクタ21の出力信号とイ
ンバータ23の出力信号との論理積を出力する論理積回
路24と、インバータ23の出力値を保持し出力するH
old信号生成用のレジスタ25と、論理積回路26の
出力信号を選択信号として入力し選択信号の値が”0”
の場合はセレクタ17の出力信号を選択し選択信号の値
が”1”の場合は論理積回路24の出力信号を選択し出
力する競合情報保持レジスタ入力用のセレクタ27と、
論理積回路28の出力信号を選択信号として入力し選択
信号の値が”0”の場合はセレクタ19の出力信号を選
択し選択信号の値が”1”の場合は論理積回路24の出
力信号を選択し競合情報保持用のレジスタ18に出力す
る競合情報保持レジスタ入力用のセレクタ29と、競合
情報保持レジスタ入力用のセレクタ27の出力値を保持
して出力する競合情報保持用のレジスタ16と、競合情
報保持レジスタ入力用のセレクタ29の出力値を保持し
て出力する競合情報保持用のレジスタ18と、競合情報
保持用のレジスタ16の出力信号と競合情報保持用のレ
ジスタ18の出力信号と信号線51の値と信号線52の
値との4種類の信号をビット毎に論理和をとり出力する
4入力論理和回路(以下4入力ORと記す)30と、4
入力OR30とHold信号生成用のレジスタ25の出
力信号との論理積をとり入力バッファ8,9,10,1
1に、Hold信号として出力する論理積回路31と、
競合情報保持用のレジスタ16の出力信号の論理和をと
り信号線54並びに2入力OR15に出力する4入力O
R32と、競合情報保持用のレジスタ18の出力信号の
論理和をとり信号線55並びに2入力OR15に出力す
る4入力OR33と、4入力OR32の出力値と4入力
OR33の出力値との論理和をとり選択信号としてセレ
クタ17,19に出力する2入力OR15と、セレクタ
17の4bitの出力値の論理和をとりカウンタ制御回
路20に出力するOR34と、セレクタ19の4bit
の出力値の論理和をとりカウンタ制御回路20に出力す
るOR35と、OR34,35の出力信号と状態値”
0”認識回路36の出力信号とを入力し、詳細を後述す
る図5に示す入力と動作との間で予め定めてある定義付
けに従い出力信号線53および信号線56,57に値を
出力すると共に減算カウンタ37に対して値をセットす
る指示または減算指示を出すカウンタ制御回路20と、
カウンタ制御回路20からの指示に従いカウンタに値を
セットまたはカウンタの値を”1”減算する機能とカウ
ンタの値が”0”になったら減算指示を受け取っても”
0”を保持する機能をもちカウンタの値を状態値”0”
認識回路36並びに状態値”1”認識回路38に出力す
る減算カウンタ37と、減算カウンタ37が出力するカ
ウンタ値を入力してカウンタ値が”1”の場合は論理積
回路26,28に”1”を出力する状態値”1”認識回
路38と、減算カウンタ37が出力するカウンタ値を入
力してカウンタ値が”0”の場合はカウンタ制御回路2
0に値”1”を出力する状態値”0”認識回路36と、
状態値”1”認識回路38の出力値と信号線56の値と
の論理積をとり選択信号として競合情報保持レジスタ入
力セレクタ27に送出する論理積回路26と、状態値”
1”認識回路38の出力値と信号線57の値との論理積
をとり選択信号として競合情報保持レジスタ入力セレク
タ29に送出する論理積回路28とから構成される。
The contention arbitration circuit 12 individually recognizes the requests input to the four request receiving ports (input ports), and outputs "1" to the bit corresponding to the port to which the 4T request is input on the signal line 51. Then, the request type recognition circuit 14 that outputs “1” to the bit corresponding to the port that inputs the 2T request to the signal line 52, and
The output signal of the input OR circuit (hereinafter referred to as 2-input OR) 15 is input as a selection signal, and if the selection signal is "0", the value of the signal line 51 is selected, and if the selection signal is "1", the competition information The selector 17 which selects and outputs the output signal of the holding register 16 and the output signal of the input OR circuit 15 are input as selection signals. If the selection signal is "0", the value of the signal line 52 is selected and the selection signal is If it is "1", a selector 19 for selecting and outputting the output signal of the register 18 for holding the competition information,
The value of the output signal line 53 of the counter control circuit 20 is input as a selection signal. When the selection signal is "0", the output signal of the selector 17 is selected, and when the selection signal is "1", the selector 1 is selected.
Select the output signal of 9 and output the priority encoder input selector 21 and the output signal of the priority encoder input selector 21 and set only the bit corresponding to the youngest request receiving port (input port) number to "1", A fixed-priority priority encoder 22 that outputs a select signal to the data selector unit 13, an inverter 23 that inputs the output value of the priority encoder 22 and outputs an inverted value thereof, and an output signal of the priority encoder input selector 21. An AND circuit 24 that outputs a logical product with the output signal of the inverter 23, and an H that holds and outputs the output value of the inverter 23
The output signal of the register 25 for generating the old signal and the output signal of the AND circuit 26 is input as a selection signal, and the value of the selection signal is "0".
In the case of, a selector 27 for inputting the competition information holding register that selects the output signal of the selector 17 and selects and outputs the output signal of the AND circuit 24 when the value of the selection signal is "1",
The output signal of the AND circuit 28 is input as a selection signal. When the value of the selection signal is "0", the output signal of the selector 19 is selected. When the value of the selection signal is "1", the output signal of the AND circuit 24. A competitive information holding register input selector 29 for selecting and outputting to the competitive information holding register 18, and a competitive information holding register 16 for holding and outputting the output value of the competitive information holding register input selector 27. A competition information holding register 18 for holding and outputting the output value of the selector 29 for inputting the competition information holding register, an output signal of the competition information holding register 16 and an output signal of the competition information holding register 18. A four-input logical sum circuit (hereinafter, referred to as a four-input OR) 30 for calculating a logical sum of the four kinds of signals of the value of the signal line 51 and the value of the signal line 52 for each bit, and 4
The input OR 30 and the output signal of the register 25 for generating the Hold signal are logically ANDed to obtain the input buffers 8, 9, 10, and 1.
1, a logical product circuit 31 outputting as a Hold signal,
A 4-input O that outputs the logical sum of the output signals of the register 16 for holding the competition information to the signal line 54 and the 2-input OR 15
A logical sum of R32 and the output signal of the register 18 for holding the competition information and outputting to the signal line 55 and the 2-input OR15, the logical sum of the output value of the 4-input OR32 and the output value of the 4-input OR33. 2 input OR15 which outputs to the selectors 17 and 19 as a selection signal, OR34 which outputs the OR of the output value of 4 bits of the selector 17 to the counter control circuit 20, and 4 bits of the selector 19.
Of the output values of the OR 35 and the output signals of the ORs 34 and 35 and the state value
The output signal of the 0 "recognition circuit 36 is input, and values are output to the output signal line 53 and the signal lines 56 and 57 according to the definition defined in advance between the input and the operation shown in FIG. Together with a counter control circuit 20 which issues an instruction to set a value or a subtraction instruction to the subtraction counter 37,
According to an instruction from the counter control circuit 20, a function of setting a value in the counter or subtracting "1" from the counter value and receiving a subtraction instruction when the counter value becomes "0""
It has the function of holding 0 "and the counter value is" 0 ".
The subtraction counter 37 that outputs to the recognition circuit 36 and the state value “1” recognition circuit 38, and the counter value output from the subtraction counter 37 are input, and when the counter value is “1”, the logical product circuits 26 and 28 are set to “1”. A state value "1" recognition circuit 38 that outputs "," and a counter control circuit 2 when the counter value output by the subtraction counter 37 is "0"
A state value “0” recognition circuit 36 which outputs a value “1” to 0,
State value "1" AND circuit 26 for outputting the logical product of the output value of the recognition circuit 38 and the value of the signal line 56 to the competition information holding register input selector 27 as a selection signal, and the state value "
It is composed of a logical product circuit 28 which takes the logical product of the output value of the 1 ″ recognition circuit 38 and the value of the signal line 57 and sends it as a selection signal to the competition information holding register input selector 29.

【0041】次に本発明の第1の実施の形態の動作につ
いて説明する。図3および図4は入力バッファの動作状
態をクロック単位に表示した動作図、図5はクロックご
との各信号のビット状態を表示した説明図である。説明
には図1ないし図5を使用する。
Next, the operation of the first embodiment of the present invention will be described. 3 and 4 are operation diagrams showing the operation state of the input buffer in clock units, and FIG. 5 is an explanatory diagram showing the bit state of each signal for each clock. 1 to 5 will be used for the description.

【0042】図3分図(a)は入力バッファに溜まって
いる最初のリクエスト群のイメージである。A1,A
2,D1,D2は2Tリクエストを示しており、B1,
B2,B3,B4,C1,C2,C3,C4は4Tリク
エストを示している。初期状態の時、競合調停部のレジ
スタは全て0値であると仮定する。
FIG. 3 (a) is an image of the first request group stored in the input buffer. A1, A
2, D1 and D2 indicate a 2T request, and B1,
B2, B3, B4, C1, C2, C3 and C4 indicate 4T requests. In the initial state, it is assumed that the registers of the contention arbitration unit are all 0 value.

【0043】1クロック目では、リクエストA1,B
1,C1,D1のTAG部が競合調停部に送られる。H
old信号生成用のレジスタ25の初期値”0000”
を受けて、論理積回路31はHold信号として値”0
000”を出力する。リクエスト種類認識回路14は各
入力ポートからのTAGを入力してリクエスト種類を識
別し、4TリクエストB1,C1が入力されたポートに
対応したビットを”1”にした値”0110”をセレク
タ17に対して出力し、2TリクエストA1,D1が入
力されたポートに対応したビットを”1”にした値”1
001”を入力部セレクタセレクタ19に対して出力す
る。クロック0の時、競合情報保持用のレジスタ16,
18の値は”0000”なので、4入力OR32,33
の出力値は”0”となり、信号線54,55の値もそれ
ぞれ”0”となる。4入力OR32,33の出力値は”
0”なので、2入力OR15の出力値は”0”となる。
2入力OR15の出力値は”0”なので、セレクタ1
7,19は信号線51,52の出力値を選択し出力す
る。OR34,35は、それぞれセレクタ17の出力信
号”0110”およびセレクタ19の出力信号”100
1”を入力してOR34,35共に”1”を出力する。
クロック0の時、減算カウンタ37のカウンタ値は”
0”なので状態値”1”認識回路38は”0”を出力し
状態値”0”認識回路36は”1”を出力する。カウン
タ制御回路20は図5分図(c)に示す予め定められた
入力状態と動作との関係に基づき、信号線53を介して
プライオリティエンコーダ入力セレクタ21にセレクト
信号として値”0”を出力するとともに、減算カウンタ
37に”3”をセットする。プライオリティエンコーダ
入力セレクタ21はカウンタ制御回路20よりセレクト
信号として”0”を受け取るのでセレクタ17の出力
値”0110”を選択する。プライオリティエンコーダ
22はプライオリティエンコーダ入力セレクタ21より
入力した競合調停情報のアービトレーションを行い、競
合調停情報の中で最も若い入力ポートに対応したビット
のみを”1”とした値”0100”をデータセレクタ部
13にセレクト信号として出力する。データセレクタ部
13は、セレクト信号を入力し、入力バッファ9のB1
のデータ部を選択し、ノード間接続装置7に出力する。
プライオリティエンコーダ22の出力するセレクト信号
は、インバータ23を介してHold信号生成用のレジ
スタ25にも入力される。インバータ23および論理積
回路24を経ることにより1クロック目で選択されなか
った新しい競合情報”0010”が生成され、競合情報
保持レジスタ入力用のセレクタ27並びにセレクタ29
に入力される。状態値”1”認識回路38の出力値が”
0”であるので、論理積回路26,28の出力値は”
0”となり、競合情報保持レジスタ入力用のセレクタ2
7,29は、それぞれセレクタ17,19の出力値を選
択し、レジスタ16,18に送出する。このとき各レジ
スタの値および出力データを図5分図(a),分図
(b)のクロック1に示す。また、入力バッファの状態
を図3分図(a)に示す。
At the first clock, requests A1 and B
The TAG units of 1, C1, D1 are sent to the contention arbitration unit. H
Initial value of register 25 for generating old signal "0000"
In response, the AND circuit 31 outputs the value "0" as the Hold signal.
000 ". The request type recognition circuit 14 inputs the TAG from each input port to identify the request type, and sets the bit corresponding to the port to which the 4T request B1 or C1 is input to" 1 "value". "0110" is output to the selector 17, and the value "1" is obtained by setting the bit corresponding to the port to which the 2T request A1, D1 is input to "1".
001 "is output to the input selector selector 19. When the clock is 0, the register 16 for holding the conflict information,
Since the value of 18 is "0000", 4-input OR32, 33
Has an output value of "0", and the values of the signal lines 54 and 55 are also "0". The output value of 4-input OR 32, 33 is "
Since it is "0", the output value of the two-input OR15 is "0".
Since the output value of the 2-input OR15 is "0", the selector 1
Reference numerals 7 and 19 select and output the output values of the signal lines 51 and 52. The ORs 34 and 35 are the output signal “0110” of the selector 17 and the output signal “100” of the selector 19, respectively.
1 "is input and both OR34 and 35 output" 1 ".
When the clock is 0, the counter value of the subtraction counter 37 is "
Since it is 0, the state value "1" recognition circuit 38 outputs "0", and the state value "0" recognition circuit 36 outputs "1". The counter control circuit 20 is predetermined as shown in FIG. Based on the relationship between the input state and the operation, the value "0" is output as the select signal to the priority encoder input selector 21 via the signal line 53, and the subtraction counter 37 is set to "3". Since the selector 21 receives "0" as the select signal from the counter control circuit 20, it selects the output value "0110" of the selector 17. The priority encoder 22 performs the arbitration of the contention arbitration information input from the priority encoder input selector 21 and the contention. Only the bit corresponding to the youngest input port in the arbitration information is set to "1". "0100" to be output to the data selector section 13 as the select signal. The data selector section 13 receives the select signal, B1 of the input buffer 9
The data part of is selected and output to the internode connecting device 7.
The select signal output from the priority encoder 22 is also input to the register 25 for generating a Hold signal via the inverter 23. By passing through the inverter 23 and the AND circuit 24, new competition information "0010" which is not selected in the first clock is generated, and the selector 27 and the selector 29 for inputting the competition information holding register are generated.
Entered in. The output value of the state value "1" recognition circuit 38 is "
Since it is "0", the output values of the AND circuits 26 and 28 are "
It becomes 0 ", and the selector 2 for inputting the conflict information holding register
Reference numerals 7 and 29 respectively select the output values of the selectors 17 and 19 and send them to the registers 16 and 18. At this time, the value of each register and the output data are shown in clock 1 of FIG. 5 (a) and FIG. 5 (b). The state of the input buffer is shown in FIG.

【0044】2クロック目では、レジスタ16,18の
値を受けて4入力OR32,33の出力値はどちらも”
1”なので2入力OR15の出力値は”1”となる。2
入力OR15の出力値は”1”なのでセレクタ17,1
9はそれぞれレジスタ16、レジスタ18の出力値を選
択する。OR34,35および状態値”0”認識回路3
6の出力値はそれぞれ”1”、”1”、”0”なので、
図5分図(c)に示す予め定められた入力状態と動作と
の関係に基づき、信号線53を介してプライオリティエ
ンコーダ入力セレクタ21にセレクト信号として値”
0”が出力される。プライオリティエンコーダ22には
セレクタ17の出力値”0110”が入力され、セレク
ト信号として”0100”が出力される。論理積回路2
6,28の出力値は”0”なのでセレクタ27,29は
それぞれセレクタ17,19の出力値を選択し、競合情
報保持用のレジスタ16,18に送出する。このとき各
レジスタの値および出力データを図5分図(a),分図
(b)のクロック2に示す。また、入力バッファの状態
を図3分図(b)に示す。
At the second clock, the values of the registers 16 and 18 are received, and the output values of the 4-input ORs 32 and 33 are both "
Since it is "1", the output value of the 2-input OR15 is "1".
Since the output value of the input OR15 is "1", the selectors 17,1
Reference numeral 9 selects the output values of the register 16 and the register 18, respectively. OR 34, 35 and state value "0" recognition circuit 3
Since the output values of 6 are "1", "1", and "0" respectively,
Based on the predetermined relationship between the input state and the operation shown in FIG. 5 (c), the value is selected as the select signal to the priority encoder input selector 21 via the signal line 53.
The output value “0110” of the selector 17 is input to the priority encoder 22 and “0100” is output as a select signal.
Since the output values of 6 and 28 are "0", the selectors 27 and 29 select the output values of the selectors 17 and 19, respectively, and send them to the conflict information holding registers 16 and 18. At this time, the value of each register and the output data are shown in the clock 2 in FIG. 5 (a) and FIG. 5 (b). The state of the input buffer is shown in FIG.

【0045】3クロック目では、レジスタ16,18の
値を受けて4入力OR32,33の出力値はどちらも”
1”なので2入力OR15の出力値は”1”となる。2
入力OR15の出力値は”1”なのでセレクタ17,1
9はそれぞれレジスタ16、レジスタ18の出力値を選
択する。OR34,35および状態値”0”認識回路3
6の出力値はそれぞれ”1”、”1”、”0”なので、
図5分図(c)に示す予め定められた入力状態と動作と
の関係に基づき、信号線53を介してプライオリティエ
ンコーダ入力セレクタ21にセレクト信号として値”
0”が出力される。プライオリティエンコーダにはセレ
クタ17の出力値”0110”が入力され、セレクト信
号として”0100”が出力される。減算カウンタ37
の値が”1”となり、状態値”1”認識回路38の出力
が”1”となるので論理積回路26の出力値は”1”、
論理積回路28の出力値は”0”となる。セレクタ27
では論理積回路24の出力値”0010”を選択し、レ
ジスタ16に送出する。セレクタ29はセレクタ19の
出力値”1001”を選択し、レジスタ18に送出す
る。このとき各レジスタの値および出力データを図5分
図(a),分図(b)のクロック3に示す。また、入力
バッファの状態を図3分図(c)に示す。
At the third clock, the output values of the 4-input ORs 32 and 33 are both "" upon receiving the values of the registers 16 and 18.
Since it is "1", the output value of the 2-input OR15 is "1".
Since the output value of the input OR15 is "1", the selectors 17,1
Reference numeral 9 selects the output values of the register 16 and the register 18, respectively. OR 34, 35 and state value "0" recognition circuit 3
Since the output values of 6 are "1", "1", and "0" respectively,
Based on the predetermined relationship between the input state and the operation shown in FIG. 5 (c), the value is selected as the select signal to the priority encoder input selector 21 via the signal line 53.
0 ”is output. The output value“ 0110 ”of the selector 17 is input to the priority encoder and“ 0100 ”is output as a select signal.
Becomes "1", and the output of the state value "1" recognition circuit 38 becomes "1". Therefore, the output value of the AND circuit 26 becomes "1",
The output value of the AND circuit 28 becomes "0". Selector 27
Then, the output value "0010" of the AND circuit 24 is selected and sent to the register 16. The selector 29 selects the output value “1001” of the selector 19 and sends it to the register 18. At this time, the value of each register and the output data are shown in clock 3 of FIG. 5 (a) and FIG. 5 (b). The state of the input buffer is shown in FIG.

【0046】4クロック目ではレジスタ16,18の値
を受けて4入力OR32,33の出力値はどちらも”
1”なので2入力OR15の出力値は”1”となる。2
入力OR15の出力値は”1”なのでセレクタ17,1
9はそれぞれレジスタ16、レジスタ18の出力値を選
択する。OR34,35および状態値”0”認識回路3
6の出力値はそれぞれ”1”、”1”、”0”なので、
図5分図(c)に示す予め定められた入力状態と動作と
の関係に基づき、信号線53を介してプライオリティエ
ンコーダ入力セレクタ21にセレクト信号として値”
0”が出力される。プライオリティエンコーダにはセレ
クタ17の出力値”0010”が入力され、セレクト信
号として”0010”が出力される。セレクタ27では
論理積回路24の出力値”0010”を選択し、レジス
タ16に送出する。セレクタ29はセレクタ19の出力
値”1001”を選択し、レジスタ18に送出する。こ
のとき各レジスタの値および出力データを図5分図
(a),分図(b)のクロック4に示す。また、入力バ
ッファの状態を図3分図(d)に示す。
At the 4th clock, the values of the registers 16 and 18 are received and the output values of the 4-input ORs 32 and 33 are both "
Since it is "1", the output value of the 2-input OR15 is "1".
Since the output value of the input OR15 is "1", the selectors 17,1
Reference numeral 9 selects the output values of the register 16 and the register 18, respectively. OR 34, 35 and state value "0" recognition circuit 3
Since the output values of 6 are "1", "1", and "0" respectively,
Based on the predetermined relationship between the input state and the operation shown in FIG. 5 (c), the value is selected as the select signal to the priority encoder input selector 21 via the signal line 53.
The output value "0010" of the selector 17 is input to the priority encoder and "0010" is output as a select signal. The selector 27 selects the output value "0010" of the AND circuit 24. , To the register 16. The selector 29 selects the output value “1001” of the selector 19 and sends it to the register 18. At this time, the value and output data of each register are shown in FIG. ) Clock 4 and the state of the input buffer is shown in FIG.

【0047】5クロック目では、レジスタ16,18の
値を受けて4入力OR32,33の出力値はどちらも”
1”なので2入力OR15の出力値は”1”となる。2
入力OR15の出力値は”1”なのでセレクタ17,1
9はそれぞれレジスタ16、レジスタ18の出力値を選
択する。減算カウンタ37のカウンタ値が”0”とな
り、OR34,35および状態値”0”認識回路36の
出力値はそれぞれ”1”、”1”、”1”なので、図5
分図(c)に示す予め定められた入力状態と動作との関
係に基づき、信号線53を介してプライオリティエンコ
ーダ入力セレクタ21にセレクト信号として値”0”が
出力されると同時に減算カウンタ37に”3”がセット
される。プライオリティエンコーダ22にはセレクタ1
7の出力値”0010”が入力され、セレクト信号とし
て”0010”が出力される。論理積回路26,28の
出力値は”0”なのでセレクタ27,29はそれぞれセ
レクタ17,19の出力値を選択し、競合情報保持用の
レジスタ16,18に送出する。このとき各レジスタの
値および出力データを図5分図(a),分図(b)のク
ロック5に示す。また、入力バッファの状態を図3分図
(e)に示す。
At the 5th clock, the values of the registers 16 and 18 are received, and the output values of the 4-input ORs 32 and 33 are both "
Since it is "1", the output value of the 2-input OR15 is "1".
Since the output value of the input OR15 is "1", the selectors 17,1
Reference numeral 9 selects the output values of the register 16 and the register 18, respectively. The count value of the subtraction counter 37 becomes "0", and the output values of the ORs 34 and 35 and the state value "0" recognition circuit 36 are "1", "1", and "1", respectively.
Based on the predetermined relationship between the input state and the operation shown in the diagram (c), the value "0" is output as the select signal to the priority encoder input selector 21 via the signal line 53, and at the same time the subtraction counter 37 is output. "3" is set. Selector 1 for priority encoder 22
The output value "0010" of No. 7 is input, and "0010" is output as the select signal. Since the output values of the AND circuits 26 and 28 are "0", the selectors 27 and 29 select the output values of the selectors 17 and 19, respectively, and send them to the competition information holding registers 16 and 18. At this time, the value of each register and the output data are shown in clock 5 of FIG. 5 (a) and FIG. 5 (b). The state of the input buffer is shown in FIG.

【0048】6クロック目では、プライオリティエンコ
ーダ22にはセレクタ17の出力値”0110”が入力
され、セレクト信号として”0010”が出力される。
論理積回路26,28の出力値は”0”なのでセレクタ
27,29はそれぞれセレクタ17,19の出力値を選
択し、競合情報保持用のレジスタ16,18に送出す
る。このとき各レジスタの値および出力データを図5分
図(a),分図(b)のクロック6に示す。また、入力
バッファの状態を図3分図(f)に示す。
At the sixth clock, the output value "0110" of the selector 17 is input to the priority encoder 22 and "0010" is output as a select signal.
Since the output values of the AND circuits 26 and 28 are "0", the selectors 27 and 29 select the output values of the selectors 17 and 19, respectively, and send them to the competition information holding registers 16 and 18. At this time, the value of each register and the output data are shown in the clock 6 of FIG. 5 (a) and FIG. 5 (b). The state of the input buffer is shown in FIG.

【0049】7クロック目では、プライオリティエンコ
ーダ22にはセレクタ17の出力値”0010”が入力
され、セレクト信号として”0010”が出力される。
減算カウンタ37の値が”1”となり、状態値”1”認
識回路38の出力が”1”となるので論理積回路26の
出力値は”1”、論理積回路28の出力値は”0”とな
る。セレクタ27では論理積回路24の出力値”000
0”を選択し、レジスタ16に送出する。このとき各レ
ジスタの値および出力データを図5分図(a),分図
(b)のクロック7に示す。また、入力バッファの状態
を図3分図(g)に示す。
At the 7th clock, the output value "0010" of the selector 17 is input to the priority encoder 22 and "0010" is output as a select signal.
Since the value of the subtraction counter 37 becomes "1" and the output of the state value "1" recognition circuit 38 becomes "1", the output value of the AND circuit 26 is "1" and the output value of the AND circuit 28 is "0". "It becomes. In the selector 27, the output value of the AND circuit 24 is “000”.
0 "is selected and sent to the register 16. At this time, the value of each register and the output data are shown in the clock 7 of FIG. 5A and FIG. 5B. The state of the input buffer is shown in FIG. It is shown in diagram (g).

【0050】8クロック目では、レジスタ16の値”0
000”を受ける4入力OR32の出力値は”0”とな
り、レジスタ18の値”1001”を受ける4入力OR
33の出力値は”1”なので2入力OR15の出力値
は”1”となる。2入力OR15の出力値は”1”なの
でセレクタ17,19はそれぞれレジスタ16、レジス
タ18の出力値を選択する。OR34,35および状態
値”0”認識回路36の出力値はそれぞれ”1”、”
1”、”0”なので、図5分図(c)に示す予め定めら
れた入力状態と動作との関係に基づき、信号線53を介
してプライオリティエンコーダ入力セレクタ21にセレ
クト信号として値”0”が出力される。プライオリティ
エンコーダにはセレクタ17の出力値”0010”が入
力され、セレクト信号として”0100”が出力され
る。セレクタ29はセレクタ19の出力値”1001”
を選択し、レジスタ18に送出する。このとき各レジス
タの値および出力データを図5分図(a),分図(b)
のクロック8に示す。また、入力バッファの状態を図3
分図(h)に示す。
At the 8th clock, the value "0" in the register 16
The 4-input OR 32 receiving "000" has an output value of "0" and the 4-input OR receiving the value "1001" of the register 18
Since the output value of 33 is "1", the output value of the 2-input OR15 is "1". Since the output value of the 2-input OR 15 is "1", the selectors 17 and 19 select the output values of the register 16 and the register 18, respectively. The output values of the ORs 34 and 35 and the state value "0" recognition circuit 36 are "1" and "," respectively.
Since it is 1 "or" 0 ", the value" 0 "is selected as a select signal to the priority encoder input selector 21 via the signal line 53 based on the relationship between the predetermined input state and the operation shown in FIG. The output value “0010” of the selector 17 is input to the priority encoder, and “0100” is output as a select signal, and the selector 29 outputs “1001” of the selector 19.
Is selected and sent to the register 18. At this time, the value of each register and the output data are shown in FIG. 5 (a) and (b).
Clock 8 of FIG. Also, the state of the input buffer is shown in FIG.
It is shown in diagram (h).

【0051】9クロック目ではレジスタ16の値”00
00”を受ける4入力OR32の出力値は”0”とな
り、レジスタ18の値”1001”を受ける4入力OR
33の出力値は”1”なので2入力OR15の出力値
は”1”となる。2入力OR15の出力値は”1”なの
でセレクタ17,19はそれぞれレジスタ16、レジス
タ18の出力値を選択する。OR34,35および状態
値”0”認識回路36の出力値はそれぞれ”0”、”
1”、”1”なので、図5分図(c)に示す予め定めら
れた入力状態と動作との関係に基づき、信号線53を介
してプライオリティエンコーダ入力セレクタ21にセレ
クト信号として値”1”が出力されると同時に減算カウ
ンタ37に”1”がセットされる。プライオリティエン
コーダ22にはセレクタ17の出力値”1001”が入
力され、セレクト信号として”1000”が出力され
る。論理積回路26,28の出力値は”0”なのでセレ
クタ27,29はそれぞれセレクタ17,19の出力値
を選択し、競合情報保持用のレジスタ16,18に送出
する。このとき各レジスタの値および出力データを図5
分図(a),分図(b)のクロック9に示す。また、入
力バッファの状態を図3分図(i)に示す。
At the 9th clock, the value "00" in the register 16
The output value of the 4-input OR 32 receiving "00" becomes "0", and the 4-input OR receiving the value "1001" of the register 18
Since the output value of 33 is "1", the output value of the 2-input OR15 is "1". Since the output value of the 2-input OR 15 is "1", the selectors 17 and 19 select the output values of the register 16 and the register 18, respectively. The output values of the ORs 34 and 35 and the state value "0" recognition circuit 36 are "0" and "," respectively.
Since it is 1 "or" 1 ", the value" 1 "is selected as a select signal to the priority encoder input selector 21 via the signal line 53 based on the relationship between the predetermined input state and operation shown in FIG. 5C. Is output, the subtraction counter 37 is set to "1", the output value "1001" of the selector 17 is input to the priority encoder 22, and "1000" is output as a select signal. , 28 output "0", the selectors 27, 29 respectively select the output values of the selectors 17, 19 and send them to the conflict information holding registers 16, 18. At this time, the values and output data of the respective registers are output. Figure 5
It is shown in the clock 9 of the charts (a) and (b). The state of the input buffer is shown in FIG.

【0052】以降10クロックから12クロックの状態
値および出力データを5分図(a),分図(b)に示
す。また、入力バッファの状態を図4の分図(j)〜分
図(l)にクロック順に示す。
The state values and output data from 10 clocks to 12 clocks are shown in FIGS. 5 (a) and 5 (b). Further, the states of the input buffers are shown in the order of clocks in the diagrams (j) to (l) of FIG.

【0053】以上の動作を行うことにより要素間で競合
が発生した場合でも要素の連続性を保ったままノード間
接続装置7に出力することが可能となる。例えば、他の
ノード間接続装置に送られた4Tリクエストのデータを
用いた処理に4サイクルかかり、2Tリクエストのデー
タを用いた処理に2サイクルかかるような命令列が実行
される時のタイムチャートを示すと、図10分図(a)
のようになる。
By performing the above operation, even if contention occurs between the elements, it is possible to output to the internode connecting device 7 while maintaining the continuity of the elements. For example, a time chart when an instruction string is executed in which processing using 4T request data sent to another internode connecting device takes 4 cycles and processing using 2T request data takes 2 cycles is shown. Shown in Fig. 10 (a)
become that way.

【0054】また、プロセッサ1〜4がメモリ5に対し
てデータを送出する例を示す。プロセッサ1〜4は、送
出先装置名がメモリ5である要素を送出するので、本発
明の競合調停回路12ではプロセッサ間の競合調停で選
択されたプロセッサの1つの要素を送出するようデータ
セレクタ部を制御する毎に再びプロセッサ間の競合調停
を行うため、データが単独の要素単位に分かれてメモリ
5に送出される。このデータを本発明の実施の形態の競
合調停方法で処理した結果を図5分図(b)に示す。
An example in which the processors 1 to 4 send data to the memory 5 will be shown. Since the processors 1 to 4 send the element whose destination device name is the memory 5, the contention arbitration circuit 12 of the present invention sends data to send one element of the processor selected by the contention arbitration between the processors.
Each time the selector unit is controlled , competition arbitration between processors is performed again, so that data is sent to the memory 5 in units of individual elements. The result of processing this data by the contention arbitration method according to the embodiment of the present invention is shown in FIG.

【0055】[0055]

【発明の効果】以上説明したように、本発明は、クロス
バネットワーク内に、複数のプロセッサに対応に設けて
ある入力バッファと、複数のプロセッサとメモリとの間
のそれぞれが独立した要素の転送時の競合調停および複
数のプロセッサがノード間接続装置を介して接続する複
数のノードとの間のデータ転送時の競合調停とを共に行
いセレクト信号を出力する競合調停回路と、競合調停回
路の出力する転送を指示するセレクト信号に従って複数
の入力バッファから送られてくる要素の中から1つの要
素を選択しメモリとノード間接続装置とのいずれか一方
に出力するデータセレクタ部とを設け、競合調停回路が
転送を要求して競合しているデータのなかで連続の要素
数の大なるものから順に転送を指示するようにしている
ことにより、複数のプロセッサから送られてくる連続し
た要素間で競合した場合でも、リクエストごとに連続し
た要素を連続して送出することで、情報処理装置全体と
しての処理時間が短縮可能になるという効果が有る。
As described above, according to the present invention, when an input buffer provided corresponding to a plurality of processors in a crossbar network and an element independent from each other between a plurality of processors and a memory are transferred. And a contention arbitration circuit that outputs a select signal by performing contention arbitration and contention arbitration at the time of data transfer with a plurality of nodes connected by a plurality of processors via an internode connection device, and a contention arbitration circuit that outputs a select signal. The contention arbitration circuit is provided with a data selector section that selects one element from the elements sent from a plurality of input buffers according to a select signal instructing transfer and outputs the element to either the memory or the internode connecting device. Requesting the transfer and instructing the transfer in order from the one with the largest number of consecutive elements among the competing data, Even if a conflict between elements of successive transmitted from the processor, by transmitting continuously successive elements for each request, there is the effect that the processing time of the entire information processing apparatus becomes possible shortened.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施の形態を示すブロック図で
ある。
FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図2】図1に示す競合調停回路の回路図である。FIG. 2 is a circuit diagram of a contention arbitration circuit shown in FIG.

【図3】入力バッファの動作状態をクロック単位に表示
した動作図(a〜h)
FIG. 3 is an operation diagram (a to h) showing the operation state of the input buffer in clock units.

【図4】入力バッファの動作状態をクロック単位に表示
した動作図(i〜l)
FIG. 4 is an operation diagram (i to l) in which the operation state of the input buffer is displayed in clock units.

【図5】、図5はクロックごとの各信号のビット状態を
表示した説明図である。
5A and 5B are explanatory views showing a bit state of each signal for each clock.

【図6】本発明と同様なサービスを実施する従来の情報
処理装置のブロック図である。
FIG. 6 is a block diagram of a conventional information processing apparatus that implements a service similar to that of the present invention.

【図7】従来の高速クロスバスイッチ制御用競合調停回
路の回路図である。
FIG. 7 is a circuit diagram of a conventional high-speed crossbar switch control competitive arbitration circuit.

【図8】入力バッファの動作状態をクロック単位に表示
した動作図である。
FIG. 8 is an operation diagram showing the operation state of the input buffer in clock units.

【図9】クロックごとの各信号のビット状態を表示した
説明図である。
FIG. 9 is an explanatory diagram showing a bit state of each signal for each clock.

【図10】本発明と従来の回路の動作結果をタイムチャ
ート形式で表示した対比図である。
FIG. 10 is a comparison diagram showing the operation results of the present invention and the conventional circuit in a time chart format.

【符号の説明】[Explanation of symbols]

1,2,3,4 プロセッサ 5 メモリ 6 クロスバネットワーク 7 ノード間接続装置 8,9,10,11 入力バッファ 12 競合調停回路 13 データセレクタ部 14 リクエスト種類認識回路 15 2入力論理和回路(2入力OR) 16,18,25 レジスタ 17,19,27,29 セレクタ 20 カウンタ制御回路 21 プライオリティエンコーダ入力セレクタ 22 プライオリティエンコーダ 23 インバータ 24,26,28,31 論理積回路 30,32,33 4入力論理和回路(4入力OR) 34、35 論理和回路(OR) 36 状態値”0”認識回路 37 減算カウンタ 38 状態値”1”認識回路 51,52,54,55,56,57 信号線 53 出力信号線 1, 2, 3, 4 processor 5 memory 6 Crossbar network 7 Node connection device 8, 9, 10, 11 input buffer 12 Competitive Arbitration Circuit 13 Data selector part 14 Request type recognition circuit 15 2-input logical sum circuit (2-input OR) 16, 18, 25 registers 17, 19, 27, 29 Selector 20 Counter control circuit 21 Priority Encoder Input Selector 22 Priority encoder 23 Inverter 24, 26, 28, 31 AND circuit 30, 32, 33 4 input OR circuit (4 input OR) 34, 35 OR circuit (OR) 36 State value "0" recognition circuit 37 Subtraction counter 38 Status value "1" recognition circuit 51, 52, 54, 55, 56, 57 signal lines 53 Output signal line

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 15/16 - 15/177 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) G06F 15/16-15/177

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 複数のプロセッサと、この複数のプロセ
ッサが共通に使用するメモリと、前記複数のプロセッサ
と前記メモリとの間を接続するクロスバネットワークと
からなる単位をノードとし、前記 ノードが前記ノード間接続装置を介して複数の前記
ノードと接続してなる情報処理装置内の競合調停方法に
おいて、 前記クロスバネットワークは複数の前記プロセッサに
対応して設けられた入力バッファと、 複数の前記プロセッサと前記メモリとの間のそれぞれが
独立したデータである要素の転送時の競合調停と、複数
の前記プロセッサが前記ノード間接続装置を介して接続
する複数の前記ノードとの間のそれぞれが独立したデー
タである要素の転送時の競合調停とを1クロック毎に共
に行い転送する前記要素の中の1つを選択指示するセ
レクト信号を出力する競合調停回路と、 前記競合調停回路の出力する転送を指示する前記セレク
ト信号に従って複数の前記入力バッファから送られてく
前記要素の中から1つの要素を選択し前記メモリと
前記ノード間接続装置とのいずれか一方に出力するデー
タセレクタ部とから構成され、前記 プロセッサ送出先装置である前記メモリまたは
前記ノード間接続装置に任意の数の要素から構成され
る転送データを送出して、前記入力バッファに格納する
場合に、前記転送データの各々の要素に要素数と前記送
出先装置とを付加して送出し、 前記競合調停回路は、前記転送データに付加された転送
データの前記送出先装置がノード間接続装置であった場
合は、転送を要求して競合している前記転送データのう
ち要素数の大なる転送データから順に要素数分連続して
転送を指示しプロセッサ間の競合調停で選択されたプ
ロセッサの前記転送データのすべての要素を送出するよ
うに前記データセレクタ部を制御し、要素数分のデータ
を連続して送出することを特徴とする競合調停方法。
1. A plurality of processors, a memory used this plurality of processors common, said plurality of processor units comprising a crossbar network for connecting between the memory and the node, the node is said node in conflict arbitration method in the information processing apparatus formed by connecting a plurality of the <br/> node through between connecting device, the crossbar network has an input buffer provided in correspondence to the plurality of processors, a plurality each between the processor of the respective conflict arbitration and when transfer elements are separate data between the memory and a plurality of said nodes a plurality of the processors that are connected to each other through between the node connecting device Is an independent day
Performs both elements and competition arbitration when transfer of a data for each clock, and conflict arbitration circuit for outputting a select signal for selecting instruction to one of said elements to be transferred, the transfer to the output of the conflict arbitration circuit select one element from among the elements transmitted from a plurality of said input buffer in accordance with said selector <br/> preparative signal for instructing to output to one of said memory and said node connecting unit And a data selector unit, wherein the processor is the destination device, the memory, or
Between the node connecting device, and sends the transferred data composed of any number of elements, if <br/> stored in the input buffer, wherein the number of elements sent to the elements of each of said transfer data
The contention arbitration circuit adds the destination device and sends the data.
If the data transmission destination device is an internode connection device,
If the transfer directs requests to conflicting the transfer from the large consisting transfer data number of elements of the transfer data continuously element minutes in order to, said selected processor transferred conflict arbitration between processors conflict arbitration method characterized by controlling the data selector unit to deliver all of the elements of the data, and sends data continuously for the number of elements.
【請求項2】 前記競合調停回路前記要素の処理中
に処理対象以外の前記要素の存在する前記入力バッファ
に対してアクティブな保持信号を出力し、格納されてい
前記要素を保持するよう制御することを特徴とする請
求項1記載の競合調停方法。
Wherein said contention arbitration circuit, so as to hold the element outputs an active hold signal, is stored to the input buffer that is present in the elements other than the process target during the processing of said element The contention arbitration method according to claim 1, wherein the contention is arbitrated.
【請求項3】 前記競合調停回路は、前記転送データに
付加された転送データの前記送出先装置前記メモリで
あった場合は、前記プロセッサ間の競合調停で選択され
前記プロセッサの1つの前記要素を送出するよう前記
データセレクタ部を制御するごとに再び前記プロセッサ
間の競合調停を行うことを特徴とする請求項1記載の競
合調停方法。
Wherein the conflict arbitration circuit, the case where the transmission destination device of the transfer data added to the transfer data is the said memory, one of the of the processor selected by the conflict arbitration between the processors conflict arbitration method of claim 1, wherein the performed again arbitrating between said processor each time controlling said <br/> data selector so as to deliver an element.
【請求項4】 前記入力バッファ前記プロセッサか
ら送られてくる前記転送データを格納し、前記競合調停
回路に前記要素数と前記送出先装置を送出し、前記
ータセレクタ部に前記要素を送出すると共に、前記競合
調停回路から出力される保持信号がアクティブの時は
してある前記要素を保持することを特徴とする請求項
1記載の競合調停方法。
Wherein said input buffer stores the transfer data sent from the processor, and sending the number of elements and said transmission destination device to the conflict arbitration circuit, the de-<br/> Taserekuta unit It said element sends out a rating when the holding signal is active output from the conflict arbitration circuit
The contention arbitration method according to claim 1, wherein the stored elements are retained.
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