JP3472879B2 - 過充電防止方法、充電回路、電子機器および時計 - Google Patents

過充電防止方法、充電回路、電子機器および時計

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JP3472879B2 JP54238399A JP54238399A JP3472879B2 JP 3472879 B2 JP3472879 B2 JP 3472879B2 JP 54238399 A JP54238399 A JP 54238399A JP 54238399 A JP54238399 A JP 54238399A JP 3472879 B2 JP3472879 B2 JP 3472879B2
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Description

【発明の詳細な説明】 技術分野 本発明は、過充電を防止するのに好適な過充電防止方
法、充電回路および過充電防止方法および充電回路を用
いた電子機器および時計に関する。
背景技術 一般に、発電機によって発電された交流電圧を大容量
コンデンサ、二次電池等の蓄電器に充電する充電回路に
おいては、交流電圧を全波整流するための整流回路とし
て、ダイオードブリッジ回路が用いられる。しかしなが
ら、ダイオードブリッジ回路では、ダイオード２個分の
電圧降下による損失が発生する。
従って、腕時計のように、小型、携帯型の電子機器
で、小振幅の交流電圧を発電する発電機を用いるような
場合には、ダイオードブリッジ回路による損失の影響が
大きく、ダイオードブリッジ回路を整流回路として用い
ることは適さないこととなる。
そこで、ダイオードに代えてトランジスタを用いた同
期整流回路が提案されている。
図23は、従来の同期整流回路を用いた充電回路の一構
成例を示す回路図である。
図23において、充電回路は、コンパレータCOM1A,COM1
B、コンパレータCOM2A,COM2B、ＰチャンネルFETMP1,MP
2、ＮチャンネルFETMN1,MN2および充電電流を蓄電する
大容量コンデンサＣ（充電素子）を備えて構成されてい
る。
コンパレータCOM1Aは、発電機AGに接続された入力端
子AG1の出力電圧V1と電源Vddの電圧とを比較する。ま
た、コンパレータCOM1Bは、発電機AGに接続された入力
端子AG2の出力電圧V2と電源Vddの電圧とを比較する。
コンパレータCOM2Aは、入力端子AG1の出力電圧V1と電
源Vssの電圧とを比較する。また、コンパレータCOM2B
は、入力端子AG2の出力電圧V2と電源Vssの電圧とを比較
する。
ＰチャンネルFETMP1は、コンパレータCOM1Aによって
オン／オフ制御され、ＰチャンネルFETMP2は、コンパレ
ータCOM1Bによってオン／オフ制御される。
ＮチャンネルFETMN1は、コンパレータCOM2Aによって
オン／オフ制御され、ＮチャンネルFETMN2は、コンパレ
ータCOM2Bによってオン／オフ制御される。
また、D1〜D4は、各MOSFETの寄生ダイオードである。
次に、図24は、上述した充電回路の動作を説明するた
めのタイミングチャートである。
発電機AGは、入力端子AG1,AG2に、互いに180゜の位相
差がある出力電圧V1,V2を出力する。ＰチャネルFETMP1
は、発電機AGの出力電圧V1が電源電圧Vdd以上となる
と、コンパレータCOM1Aによってオン状態となる。
これに対して、ＮチャネルFETMN2は、発電機AGの出力
電圧V2が電源電圧Vss以下となると、コンパレータCOM2B
によってオン状態となる。同様に、ＰチャネルFETMP2
は、発電機AGの出力電圧V2が電源電圧Vdd以上となる
と、コンパレータCOM1Bによってオン状態となり、Ｎチ
ャネルFETMN1は、発電機AGの出力電圧V1が電源電圧Vss
以下となると、コンパレータCOM2Aによってオン状態と
なる。
したがって、ＰチャネルFETMP1とＮチャネルFETMN2と
がオン状態とになった場合と、ＰチャネルFETMP2とＮチ
ャネルFETMN1とがオン状態になった場合とにおいて、発
電機AGからの充電電流ｉが矢印の経路で大容量コンデン
サＣに流れ、充電されることになる。このように、トラ
ンジスタを用いた同期整流回路においても、全波整流さ
れることが分かる。
ところで、このような充電回路にあっては、大容量コ
ンデンサＣの充電電圧が所定電圧を越えると、過充電の
状態となり、劣化して充電効率が落ちてしまうという問
題があった。
本発明は上述した事情に鑑みてなされたものであり、
過充電を防止することができるとともに、過充電防止に
伴う蓄電素子の短絡を防止することができる過充電防止
方法、充電回路、電子機器および時計を提供することを
目的としている。
発明の開示 本発明の第１の態様は、交流電圧が給電される各入力
端子の一方の端子電圧と第１の電源ラインの出力電圧と
を比較する第１の比較部と、前記第１の電源ラインと前
記一方の入力端子との間に接続され、前記第１の比較部
によりオン／オフ制御される第１のスイッチ部と、前記
各入力端子の他方の端子電圧と第１の電源ラインの出力
電圧とを比較する第２の比較部と、前記第１の電源ライ
ンと前記他方の入力端子との間に接続され、前記第２の
比較部によりオン／オフ制御される第２のスイッチ部
と、前記一方の入力端子へ供給される端子電圧と第２の
電源ラインの出力電圧とを比較する第３の比較部と、前
記第２の電源ラインと前記一方の入力端子との間に接続
され、前記第３の比較部によりオン／オフ制御される第
３のスイッチ部と、前記他方の入力端子へ供給される端
子電圧と第２の電源ラインの出力電圧とを比較する第４
の比較部と、前記第２の電源ラインと前記他方の入力端
子との間に接続され、前記第４の比較部によりオン／オ
フ制御される第４のスイッチ部と、前記第１および第２
の電源ライン間に接続される蓄電素子とを備え、前記第
１および第４のスイッチ部または前記第２および第３の
スイッチ部を同時にオン状態として前記入力端子に供給
される交流電圧を整流して前記蓄電素子に電力を充電す
る充電回路に用いられる過充電防止方法であって、前記
蓄電素子の充電電圧が予め定めた所定の電圧を超えた場
合には、前記第１および第２のスイッチ部または前記第
３および第４のスイッチ部を同時にオン状態とし、前記
一方の入力端子と前記他方の入力端子との間に閉ループ
経路を形成することを特徴としている。
さらに、本発明は、前記第１および第２のスイッチ部
は、ＰチャネルMOSFETであり、前記第３および第４のス
イッチ部は、ＮチャネルMOSFETであることを特徴として
いる。
また、本発明は、交流電圧が給電される各入力端子の
一方の端子電圧と第１の電源ラインの出力電圧とを比較
する第１の比較部と、前記第１の電源ラインと前記一方
の入力端子との間に接続され、前記第１の比較部により
オン／オフ制御される第１のスイッチ部と、前記各入力
端子の他方の端子電圧と第１の電源ラインの出力電圧と
を比較する第２の比較部と、前記第１の電源ラインと前
記他方の入力端子との間に接続され、前記第２の比較部
によりオン／オフ制御される第２のスイッチ部と、前記
一方の入力端子へ供給される端子電圧と第２の電源ライ
ンの出力電圧とを比較する第３の比較部と、前記第２の
電源ラインと前記一方の入力端子との間に接続され、前
記第３の比較部によりオン／オフ制御される第３のスイ
ッチ部と、前記他方の入力端子へ供給される端子電圧と
第２の電源ラインの出力電圧とを比較する第４の比較部
と、前記第２の電源ラインと前記他方の入力端子との間
に接続され、前記第４の比較部によりオン／オフ制御さ
れる第４のスイッチ部と、前記第１および第２の電源ラ
イン間に接続される蓄電素子とを備え、前記入力端子に
供給される交流電圧を整流して前記蓄電素子に電力を充
電する充電回路に用いられる過充電防止方法であって、
前記蓄電素子の充電電圧を検出するステップと、検出さ
れた充電電圧が予め定めた所定の電圧を超えたか否かを
判別するステップと、前記充電電圧が前記所定の電圧を
越えた場合には、前記第１および第２のスイッチ部、ま
たは前記第３および第４のスイッチ部をオフ状態にする
ステップと、前記第１および第２のスイッチ部、または
前記第３および第４のスイッチ部を同時にオン状態と
し、前記一方の入力端子と前記他方の入力端子との間に
閉ループ経路を形成するステップと、を有することを特
徴としている。
さらに本発明は、前記検出された充電電圧が予め定め
た所定の電圧を超えたか否かを判別するステップは、前
記所定の電圧を予め定められた基準電圧とし、前記充電
電圧を前記基準電圧と比較するステップを備えたことを
特徴としている。
さらに本発明は、前記閉ループ経路を形成するステッ
プにおいて、前記第１および第２のスイッチ部をオン状
態とすることを特徴としている。
さらに前記閉ループ経路を形成するステップにおい
て、前記第３および第４のスイッチ部をオフ状態にした
後、前記第１および第２のスイッチ部をオン状態とする
ことを特徴としている。
さらに本発明は、前記第１ないし第４のスイッチ部を
通常の充電動作に復帰させる際、前記第１および第２の
スイッチ部を復帰させた後、前記第３および第４のスイ
ッチ部を復帰させるステップを有することを特徴として
いる。
さらにまた、本発明は、前記閉ループ経路を形成する
ステップにおいて、前記第３および第４のスイッチ部が
オフ状態であることを契機に、前記第１および第２のス
イッチ部をオン状態とすることを特徴としている。
さらに本発明は、前記閉ループ経路を形成するステッ
プにおいて、前記第３および第４のスイッチ部をオン状
態とすることを特徴としている。
さらに本発明は、前記閉ループ経路を形成するステッ
プにおいて、前記第１および第２のスイッチ部をオフ状
態にした後、前記第３および第４のスイッチ部をオン状
態とすることを特徴としている。
さらにまた本発明は、前記第１ないし第４のスイッチ
部を通常の充電動作に復帰させる際、前記第３および第
４のスイッチ部を復帰させた後、前記第１および第２の
スイッチ部を復帰させるステップを有することを特徴と
する請求項９または10記載の過充電防止方法。
さらにまた本発明は、前記閉ループ経路を形成するス
テップにおいて、前記第１および第２のスイッチ部がオ
フ状態であることを契機に、前記第３および第４のスイ
ッチ部をオン状態とすることを特徴としている。
さらにまた本発明は、前記蓄電素子の充電電圧を検出
するステップにおいては、前記充電電圧の検出を所定の
サンプリング間隔毎に間欠的に行うことを特徴としてい
る。
また、本発明の第２の態様は、交流電圧が給電される
各入力端子の一方の端子電圧と第１の電源ラインの出力
電圧とを比較する第１の比較手段と、前記第１の電源ラ
インと前記一方の入力端子との間に接続され、前記第１
の比較手段によりオン／オフ制御される第１のスイッチ
手段と、前記各入力端子の他方の端子電圧と第１の電源
ラインの出力電圧とを比較する第２の比較手段と、前記
第１の電源ラインと前記他方の入力端子との間に接続さ
れ、前記第２の比較手段によりオン／オフ制御される第
２のスイッチ手段と、前記一方の入力端子へ供給される
端子電圧と第２の電源ラインの出力電圧とを比較する第
３の比較手段と、前記第２の電源ラインと前記一方の入
力端子との間に接続され、前記第３の比較手段によりオ
ン／オフ制御される第３のスイッチ手段と、前記他方の
入力端子へ供給される端子電圧と第２の電源ラインの出
力電圧とを比較する第４の比較手段と、前記第２の電源
ラインと前記他方の入力端子との間に接続され、前記第
４の比較手段によりオン／オフ制御される第４のスイッ
チ手段と、前記第１のスイッチ手段、前記第２のスイッ
チ手段、前記第３のスイッチ手段および前記第４のスイ
ッチ手段により形成されるブリッジ整流回路に接続され
た蓄電素子と、前記整流回路により充電された前記蓄電
素子の充電電圧が予め定めた所定の電圧を超えた場合
に、前記第１のスイッチ手段および第２のスイッチ手段
または前記第３のスイッチ手段および第４のスイッチ手
段を同時にオン状態とし、前記一方の入力端子および前
記他方の入力端子を介して閉ループ経路を形成する閉ル
ープ形成手段と、を備えたことを特徴としている。
さらに本発明の前記閉ループ形成手段は、前記第３の
スイッチ手段および前記第４のスイッチ手段をオフ状態
とした後に前記第１のスイッチ手段および前記第２のス
イッチ手段を同時にオン状態とし、あるいは、前記第１
のスイッチ手段および前記第２のスイッチ手段をオフ状
態とした後に前記第３のスイッチ手段および前記第４の
スイッチ手段を同時にオン状態とすることを特徴として
いる。
また、第１および第２の入力端子に給電される交流電
圧を整流して第１および第２の電源ラインの間に設けら
れた蓄電素子に電荷を充電する充電回路において、前記
第１の入力端子へ供給される端子電圧と第１の電源ライ
ンの出力電圧とを比較する第１の比較手段と、前記第１
の電源ラインと前記第１の入力端子との間に接続され、
前記第１の比較手段によりオン／オフ制御される第１の
スイッチ手段と、前記第２の入力端子へ供給される端子
電圧と第１の電源ラインの出力電圧とを比較する第２の
比較手段と、前記第１の電源ラインと前記第２の入力端
子との間に接続され、前記第２の比較手段によりオン／
オフ制御される第２のスイッチ手段と、前記第１の入力
端子へ供給される端子電圧と第２の電源ラインの出力電
圧とを比較する第３の比較手段と、前記第２の電源ライ
ンと前記第１の入力端子との間に接続され、前記第３の
比較手段によりオン／オフ制御される第３のスイッチ手
段と、前記第２の入力端子へ供給される端子電圧と第２
の電源ラインの出力電圧とを比較する第４の比較手段
と、前記第２の電源ラインと前記第２の入力端子との間
に接続され、前記第４の比較手段によりオン／オフ制御
される第４のスイッチ手段と、前記第１および第２の電
源ライン間に接続され、前記第1,第2,第３および第４の
スイッチ手段によって整流された充電電流により蓄電す
る蓄電素子と、 前記蓄電素子の充電電圧を検出し、検出された充電電
圧が予め定めた所定の電圧を超えたか否かを検出する所
定電圧比較手段と、前記所定電圧比較手段の検出結果に
基づいて、前記第３および第４のスイッチ手段をオフ状
態にするとともに、前記第１および第２のスイッチ手段
をオン状態とし、前記第１の入力端子と前記第２の入力
端子との間に閉ループ経路を形成する閉ループ形成手段
と、を備えたことを特徴としている。
さらに本発明は、前記所定電圧比較手段は、前記所定
の電圧を予め定められた基準電圧とし、前記充電電圧が
前記基準電圧を超えたか否かを検出することを特徴とし
ている。
さらに本発明の前記閉ループ形成手段は、前記所定電
圧比較手段において前記充電電圧が前記所定の電圧を越
えたと検出された場合に、前記第１および第２のスイッ
チ手段をオン状態にする第１の制御信号を生成する第１
の制御信号生成手段と、前記第１および第２のスイッチ
手段がオン状態になる前に、前記第３および第４のスイ
ッチ手段をオフ状態にする第２の制御信号を生成する第
２の制御信号生成手段と、前記第１の比較手段と前記第
１のスイッチ手段との間に接続され、前記第１の制御信
号により前記第１のスイッチ手段をオン状態にする第１
のゲート手段と、前記第２の比較手段と前記第２のスイ
ッチ手段との間に接続され、前記第１の制御信号により
前記第２のスイッチ手段をオン状態にする第２のゲート
手段と、前記第３の比較手段と前記第３のスイッチ手段
との間に接続され、前記第２の制御信号により前記第３
のスイッチ手段をオフ状態にする第３のゲート手段と、
前記第４の比較手段と前記第４のスイッチ手段との間に
接続され、前記第２の制御信号により前記第４のスイッ
チ手段をオフ状態にする第４のゲート手段と、を具備す
ることを特徴としている。
さらに本発明の前記閉ループ形成手段は、前記所定電
圧比較手段において前記充電電圧が前記所定の電圧を超
えたと検出された場合に、前記第１および第２のスイッ
チ手段をオン状態とし、前記第３および第４のスイッチ
手段をオフ状態にする制御信号を生成する制御信号生成
手段と、前記第１の比較手段と前記第１のスイッチ手段
との間に接続され、前記制御信号により前記第１のスイ
ッチ手段をオン状態にする第１のゲート手段と、前記第
２の比較手段と前記第２のスイッチ手段との間に接続さ
れ、前記制御信号により前記第２のスイッチ手段をオン
状態にする第２のゲート手段と、前記第３の比較手段と
前記第３のスイッチ手段との間に接続され、前記制御信
号により前記第３のスイッチ手段をオフ状態にする第３
のゲート手段と、前記第４の比較手段と前記第４のスイ
ッチ手段との間に接続され、前記制御信号により前記第
４のスイッチ手段をオフ状態にする第４のゲート手段
と、前記第３のスイッチ手段がオフ状態であるときに、
前記制御信号を前記第１のゲート手段に供給する第５の
ゲート手段と、前記第４のスイッチ手段がオフ状態であ
るときに、前記制御信号を前記第２のゲート手段に供給
する第６のゲート手段と、を具備することを特徴として
いる。
さらに本発明の前記スイッチ手段は、トランジスタで
あることを特徴としている。
さらにまた本発明は、前記トランジスタと並列に寄生
ダイオードが接続されていることを特徴としている。
さらに本発明の前記入力端子に給電される交流電力
は、旋回運動を行う回転錘と、前記回転錘の回転運動に
より起電力を発生する発電素子とを有する発電装置によ
って発電されることを特徴としている。
さらに本発明の前記入力端子に給電される交流電力
は、変形力が加えられる弾性部材と、前記弾性部材の元
の形状に戻ろうとする復元力により回転運動を行う回転
手段と、前記回転手段の回転運動により起電力を発生す
る発電素子とを有する発電装置によって発電されること
を特徴としている。
さらに本発明の前記入力端子に給電される交流電力
は、変位が加えられると、圧電効果により起電力を発生
する圧電素子を有する発電装置によって発電されること
を特徴としている。
さらに本発明の前記所定電圧比較手段は、前記蓄電素
子の充電電圧の検出を所定のサンプリング間隔で間欠的
に行うことを特徴としている。
また、本発明の第３の態様は、交流電力を発電する発
電装置と、前記第１の入力端子へ供給される端子電圧と
第１の電源ラインの出力電圧とを比較する第１の比較手
段と、前記第１の電源ラインと前記第１の入力端子との
間に接続され、前記第１の比較手段によりオン／オフ制
御される第１のスイッチ手段と、前記第２の入力端子へ
供給される端子電圧と第１の電源ラインの出力電圧とを
比較する第２の比較手段と、前記第１の電源ラインと前
記第２の入力端子との間に接続され、前記第２の比較手
段によりオン／オフ制御される第２のスイッチ手段と、
前記第１の入力端子へ供給される端子電圧と第２の電源
ラインの出力電圧とを比較する第３の比較手段と、前記
第２の電源ラインと前記第１の入力端子との間に接続さ
れ、前記第３の比較手段によりオン／オフ制御される第
３のスイッチ手段と、前記第２の入力端子へ供給される
端子電圧と第２の電源ラインの出力電圧とを比較する第
４の比較手段と、前記第２の電源ラインと前記第２の入
力端子との間に接続され、前記第４の比較手段によりオ
ン／オフ制御される第４のスイッチ手段と、前記第１お
よび第２の電源ライン間に接続され、前記第1,第2,第３
および第４のスイッチ手段によって整流された充電電流
により蓄電する蓄電素子と、前記蓄電素子の充電電圧を
検出し、検出された充電電圧が予め定めた所定の電圧を
越えたか否かを検出する所定電圧比較手段と、前記所定
電圧比較手段の検出結果に基づいて、前記第３および第
４のスイッチ手段をオフ状態にするとともに、前記第１
および第２のスイッチ手段をオン状態とし、前記第１の
入力端子と前記第２の入力端子との間に閉ループ経路を
形成する閉ループ形成手段とからなる充電回路と、前記
蓄電素子から給電される電力によって動作する処理回路
と、を具備することを特徴としている。
さらに本発明の前記所定電圧比較手段は、前記所定の
電圧を予め定められた基準電圧とし、前記充電電圧が前
記基準電圧を超えたか否かを検出することを特徴として
いる。
さらに本発明の前記所定電圧比較手段は、前記蓄電素
子の充電電圧の検出を所定のサンプリング間隔で間欠的
に行うことを特徴としている。
また、本発明の第４の態様は、交流電力を発電する発
電装置と、前記第１の入力端子へ供給される端子電圧と
第１の電源ラインの出力電圧とを比較する第１の比較手
段と、前記第１の電源ラインと前記第１の入力端子との
間に接続され、前記第１の比較手段によりオン／オフ制
御される第１のスイッチ手段と、前記第２の入力端子へ
供給される端子電圧と第１の電源ラインの出力電圧とを
比較する第２の比較手段と、前記第１の電源ラインと前
記第２の入力端子との間に接続され、前記第２の比較手
段によりオン／オフ制御される第２のスイッチ手段と、
前記第１の入力端子へ供給される端子電圧と第２の電源
ラインの出力電圧とを比較する第３の比較手段と、前記
第２の電源ラインと前記第１の入力端子との間に接続さ
れ、前記第３の比較手段によりオン／オフ制御される第
３のスイッチ手段と、前記第２の入力端子へ供給される
端子電圧と第２の電源ラインの出力電圧とを比較する第
４の比較手段と、前記第２の電源ラインと前記第２の入
力端子との間に接続され、前記第４の比較手段によりオ
ン／オフ制御される第４のスイッチ手段と、前記第１お
よび第２の電源ライン間に接続され、前記第1,第2,第３
および第４のスイッチ手段によって整流された充電電流
により蓄電する蓄電素子と、前記蓄電素子の充電電圧を
検出し、検出された充電電圧と予め定められた所定の電
圧を超えたか否かを検出する所定電圧比較手段と、前記
所定電圧比較手段の検出結果に基づいて、前記第３およ
び第４のスイッチ手段をオフ状態にするとともに、前記
第１および第２のスイッチ手段をオン状態とし、前記第
１の入力端子と前記第２の入力端子との間に閉ループ経
路を形成する閉ループ形成手段とからなる充電回路と、
前記蓄電素子から給電される電力によって動作し、時刻
を計時する計時回路と、を具備することを特徴としてい
る。
さらに本発明の前記所定電圧比較手段は、前記所定の
電圧を予め定められた基準電圧とし、前記充電電圧が前
記基準電圧を超えたか否かを検出することを特徴として
いる。
さらに本発明の前記所定電圧比較手段は、前記蓄電素
子の充電電圧の検出を所定のサンプリング間隔で間欠的
に行うことを特徴としている。
図面の簡単な説明 図１は、本発明の過充電防止方法を説明するための充
電回路の略構成を示す回路図である。
図２は、本発明による過充電防止方法の基本的な動作
を説明するためのタイミングチャートである。
図３は、第１実施形態による充電回路100の構成を示
す回路図である。
図４は、制御回路２の一構成例を示す回路ブロック図
である。
図５は、充電回路100が適用された（腕）時計の略構
成を示す概念図である。
図６は、第１実施形態に係わる充電回路100の動作を
説明するためのタイミングチャートである。
図７は、第２実施形態による充電回路101の構成を示
す回路図である。
図８は、第１実施形態に係わる充電回路100の動作を説
明するためのタイミングチャートである。
図９は、第３実施形態による充電回路102の構成を示
す回路図である。
図10は、第３実施形態の昇圧回路の概要構成図であ
る。
図11は、第３実施形態の昇圧回路の動作説明図であ
る。
図12は、３倍昇圧時における昇圧回路の等価回路であ
る。
図13は、２倍昇圧時における昇圧回路の等価回路であ
る。
図14は、1.5倍昇圧時における昇圧回路の等価回路で
ある。
図15は、直結時（１倍昇圧時】における昇圧回路の等
価回路である。
図16は、第４実施形態による充電回路103の構成を示
す回路図である。
図17は、第５実施形態における検出回路1Aの概要構成
図である。
図18は、第５実施形態の処理フローチャートである。
図19は、第５実施形態のタイミングチャートである。
図20は、第６実施形態における検出回路1Bの概要構成
図である。
図21は、第７変形例の電子制御機械時計の斜視図であ
る。
図22は、第７変形例の電気的構成を示すブロック図で
ある。
図23は、従来の同期整流回路を用いた充電回路の一構
成例を示す回路図である。
図24は、充電回路の動作を説明するためのタイミング
チャートである。
発明を実施するための最良の形態 ［１］ 本発明の原理 図１は、本発明の過充電防止方法を説明するための充
電回路の概要構成を示す回路図である。図２は、本発明
による過充電防止方法の基本的な動作を説明するための
タイミングチャートである。
なお、図１では、一部構成要件（コンパレータ）を省
略しているが、前述した図23と同一の構成であり、対応
する部分には同一の符号を付けて説明を省略する。
本発明による充電回路100は、大容量コンデンサＣへ
の過充電を防止するために、大容量コンデンサＣへの充
電電流ｉを所定の方法により遮断するリミッタ回路を備
える。
すなわち、リミッタ回路は、大容量コンデンサＣの充
電電圧が所定のしきい値に達すると、ＰチャンネルFETM
P1,MP2をオン状態とすることにより、通常の充電経路と
は異なる閉ループ経路（図１を参照）を形成し、発電機
AGの交流電流を該矢印で示す閉ループ経路を流すことに
より、大容量コンデンサＣへの過充電を防止する。
しかしながら、図１に示す構成において、リミッタ回
路によりＰチャンネルFETMP1,MP2をオン状態とさせた際
に、図２に示すように、ＮチャンネルFETMN1またはMN2
がオン状態にあると（斜線部）、大容量コンデンサＣが
短絡し、該大容量コンデンサＣからの逆流電流（ショー
ト電流）が発生するため、大容量コンデンサＣに蓄えら
れた電力が無駄に消費され、さらには大容量コンデンサ
Ｃ自体および回路部７にダメージを与えてしまう。
そこで、本発明では、ＰチャンネルFETMP1またはMP2
のオン／オフ制御を行うことにより大容量コンデンサＣ
を過充電を防止し、さらに、ＮチャンネルFETMN1,MN2を
オン／オフ制御することにより、大容量コンデンサＣに
よるショート電流の発生を防止するのである。
［２］ 第１実施形態 次に本発明の好適な第１実施形態について詳細に説明
する。
［2.1］ 第１実施形態の構成 図３は、第１実施形態による充電回路100の構成を示
す回路図である。なお、図23に対応する部分には同一の
符号を付けて説明を省略する。
図３において、検出回路１は、大容量コンデンサＣの
充電電圧Vaを検出し、充電電圧Vaを図示しない所定の基
準電圧と比較する。
そして、充電電圧Vaが基準電圧以上となると、過充電
を防止するためのリミッタ信号SLIMを制御回路２へ供給
する。
制御回路２は、上記リミッタ信号SLIMに対して、立ち
上がりタイミングを遅延させた制御信号CS1と、立ち下
がりタイミングを遅延させた制御信号CS2とを送出す
る。
AND回路３は、コンパレータCOMP1AとＰチャンネルFET
MP1との間に介挿されており、反転入力端に供給される
制御信号CS1によって、他方の入力端に供給されるコン
パレータCOMP1Aの出力を無効とし、制御信号CS1が“H"
レベルの間、“L"レベルの信号をＰチャンネルFETMP1の
ゲートに供給する。
また、AND回路４は、コンパレータCOMP1BとＰチャン
ネルFETMP2との間に介挿されており、反転入力端に供給
される制御信号CS1によって、他方の入力端に供給され
るコンパレータCOMP1Bの出力を無効とし、制御信号CS1
が“H"レベルの間、“L"レベルの信号をＰチャンネルFE
TMP2のゲートに供給する。
さらにまた、AND回路５は、コンパレータCOMP2AとＮ
チャンネルFETMN1との間に介挿されており、反転入力端
に供給される制御信号CS2によって、他方の入力端に供
給されるコンパレータCOMP2Aの出力を無効とし、少なく
とも、制御信号CS2が“H"レベルの間、“L"レベルの信
号をＮチャンネルFETMN1のゲートに供給する。
また、AND回路６は、コンパレータCOMP2BとＮチャン
ネルFETMN2との間に介挿されており、反転入力端に供給
される制御信号CS2によって、他方の入力端に供給され
るコンパレータCOMP2Bの出力を無効とし、少なくとも、
制御信号CS2が“H"レベルの間、“L"レベルの信号をＮ
チャンネルFETMN2のゲートに供給する。
このように、リミッタ信号SLIMに対して、立ち上がり
タイミングが遅延された制御信号CS1を、AND回路3,AND
回路４の反転入力端に供給するとともに、立ち下がりタ
イミングを遅延した制御信号CS2を、AND回路5,AND回路
６の反転入力端に供給することにより、ＮチャンネルFE
TMN1およびMN2のオフ時間を、ＰチャンネルFETMP1およ
びMP2のオン時間よりも長くなるように制御している。
より具体的には、リミッタ信号SLIMが“H"レベルにな
ると、まず、ＮチャンネルFETMN1およびMN2をオフ状態
とした後、ＰチャンネルFETMP1およびMP2をオン状態と
し、リミッタ信号SLIMが“L"レベルになると、まず、Ｐ
チャンネルFETMP1およびMP2を復帰させた後、Ｎチャン
ネルFETMN1およびMN2を復帰させるようになっている。
次に、大容量コンデンサＣは、上述した同期整流回路
により全波整流された、発電機AGによる発生電力を充電
し、並列に接続された回路部７へ駆動電力を供給する。
該大容量コンデンサＣは、一定の耐圧を有し、仮に、耐
圧を越えて充電を行うと、過充電の状態となり劣化して
充電効率が低下するという特性を有している。なお、本
実施形態では、大容量コンデンサＣを用いているが、こ
れに限定されず、二次電池などを用いてもよい。
次に、図４は、上述した制御回路２の一構成例を示す
回路ブロック図である。図４において、コンデンサ等を
使用した遅延回路2aは、検出回路１の出力であるリミッ
タ信号SLIMを所定の時間だけ遅延し、リミッタ信号SLI
M'としてAND回路2bの一方の入力端、およびOR回路2cの
一方の入力端に供給する。AND回路2bは、その他方の入
力端にリミッタ信号SLIMが供給されており、上記遅延さ
れたリミッタ信号SLIM'との論理積をとり、その結果を
制御信号CS1として出力する。
すなわち、AND回路2bは、リミッタ信号SLIMに対し
て、立ち上がりタイミングが所定時間だけ遅延された信
号となる。なお、立ち下がりタイミングは、リミッタ信
号SLIMと同じである。
また、OR回路2cは、その他方の入力端にやはりリミッ
タ信号SLIMが供給されており、上記遅延されたリミッタ
信号SLIM'との論理和をとり、その結果を制御信号CS2と
して出力する。
すなわち、OR回路2cは、リミッタ信号SLIMに対して、
立ち下がりタイミングが所定時間だけ遅延された信号と
なる。なお、立ち上がりタイミングは、リミッタ信号SL
IMと同じである。
次に、本実施形態による充電回路が適用される一例に
ついて説明する。
図５は、充電回路が適用された（腕）時計の略構成を示
す概念図である。図示のように、発電機AGは、ロータ14
とステータ15を備えており、２極磁化されたディスク状
のロータ14が回転するとステータ15の出力用コイル16に
起電力が発生し、交流出力が取り出せるようになってい
る。
また、図５において、13は腕時計本体ケース内で旋回
運動を行う回転錘であり、11は回転錘13の回転運動を発
電機AGに伝達する輪列機構である。回転錘13は腕時計を
装着した人の腕の振りに応じて回転し、これに伴って発
電機AGから起電力が得られるようになっている。
発電機AGから出力された交流電力は、充電回路100に
よって全波整流され、大容量コンデンサＣに充電され
る。処理部９は、大容量コンデンサＣから供給される電
力によって、時計装置８を駆動する。この時計装置８
は、水晶発振器やカウンタ回路等で構成されており、水
晶発振器で生成されるマスタクロック信号をカウンタ回
路で分周し、この分周結果に基づいて時刻を計時し、ス
テッピングモータを駆動し、針を回動させている。
［2.2］ 第１実施形態の動作 次に、第１実施形態に係わる充電回路100の動作を、
図面を参照して説明する。
ここで、図６は、第１実施形態に係わる充電回路100
の動作を説明するためのタイミングチャートである。な
お、通常の充電動作については、前述した図23に示すタ
イミングチャートと同じであるので説明を省略する。
充電電流ｉにより大容量コンデンサＣが充電される充
電過程において、検出回路１によって、大容量コンデン
サＣの充電電圧Vaが基準電圧以上となると、過充電を防
止するためのリミッタ信号SLIMが制御回路２へ供給され
る（図６（ａ））。制御回路２では、リミッタ信号SLIM
は、遅延回路2aに供給されるとともに、そのままAND回
路2bの他方の入力端とOR回路2cの他方の入力端とに供給
される。
遅延回路2aでは、上記リミッタ信号SLIMが所定時間だ
け遅延され、リミッタ信号SLIM'としてAND回路2bの一方
の入力端とOR回路2cの一方の入力端とに供給される。
したがって、制御回路２からは、リミッタ信号SLIMよ
り所定時間だけ遅れて、“H"レベルとなる制御信号CS1
が出力されるとともに、リミッタ信号SLIMと同じタイミ
ングで“H"レベルとなる制御信号CS2が出力される（図
６（ａ）、（ｂ）、（ｃ）を参照）。
これにより、ＰチャンネルFETMP1,MP2は、少なくと
も、制御信号CS1が“H"レベルの間、オン状態となる
（図６（ｅ）、（ｇ）を参照）。この結果、図３に示す
ように、通常の充電経路とは異なる閉ループ経路が形成
される。
一方、ＮチャンネルFETMN1,MN2は、少なくとも、制御
信号CS2が“H"レベルの間、オフ状態となる（図６
（ｉ）、（ｋ）を参照）。これにより、発電機AGの交流
電流は、矢印で示す閉ループ経路を流れることになり、
大容量コンデンサＣへの充電電流ｉがカットされ、過充
電が防止される（図６（ｌ）を参照）。
このとき、制御信号CS1が“H"レベルになっている期
間T1と、制御信号CS2が“H"レベルになっている期間T2
とを比べると、制御回路２で遅延されている分だけ、制
御信号CS2が“H"レベルになっている期間T2の方が長く
なる。
すなわち、リミッタ動作においては、まず、Ｎチャン
ネルFETMN1およびMN2をオフ状態とした後、Ｐチャンネ
ルFETMP1およびMP2をオン状態とする。
また、リミッタ解除動作においては、リミッタ信号SL
IMが“L"レベルになると、まず、ＰチャンネルFETMP1お
よびMP2を復帰させた後、ＮチャンネルFETMN1およびMN2
を復帰させる。
従って、ＰチャンネルFETMP1,MP2がオン状態となって
いる間、ＮチャンネルFETMN1,MN2は、必ずオフ状態にな
る。
この結果、大容量コンデンサＣが短絡されないので、
ショート電流も発生せず、大容量コンデンサＣに蓄えら
れた電力が無駄に消費されずに、大容量コンデンサＣお
よび回路部７にダメージを与えることがない。
また、上記ＰチャンネルFETMP1,MP2による閉ループ経
路を介して発電機AGに短絡電流（リミッタ電流ILIM）が
流れると、コイル16およびロータ14において電磁ノイズ
が発生し、回路部５が誤動作する可能性がある。しかし
ながら、その一方で、短絡電流（リミッタ電流ILIM）に
より、ロータ14の回転に電磁ブレーキがかかるため、端
子電圧V1,V2が低下し、短絡電流（リミッタ電流ILIM）
が小さくなるという、自己制御特性を有している。この
結果、ロータ14における電磁ノイズの発生が低減される
ことになる。
ところで、過充電を防止する方法としては、大容量コ
ンデンサＣへの充電経路を開放することも考えられる。
しかしながら、そのように構成すると、開放した瞬間
に発電機AGで発生する逆起電力が回路素子（Ｐチャンネ
ルFETMP1,MP2、ＮチャンネルFETMN1,MN2、コンパレータ
CMP1A,CMP1B,CMP2A,CMP2B）に印加するため、これらの
回路素子の耐圧を大きくしなければならなくなる。
ところが、腕時計のように小型携帯機器の充電回路で
は、小型化を図るべく、耐圧の小さい回路素子を用いて
IC化を行っているので、耐圧を大きくすることは困難で
ある。
この点、本実施形態では充電電圧Vaが所定電圧を越え
ると、入力端子AG1,AG2を介して閉ループ経路を形成す
るように構成したので、回路素子として耐圧の低いもの
を使用することができ、容易にIC化でき、小型化を図る
ことができるという利点がある。
［2.3］ 第１実施形態の効果 以上、説明したように第１実施形態によれば、大容量
コンデンサＣの充電電圧Vaが基準電圧を上回ると、ま
ず、ＮチャンネルFETMN1,MN2をオフ状態とした後、Ｐチ
ャンネルFETMP1,MP2をオン状態とすることにより、充電
経路とは異なる閉ループ経路を形成している。
従って、充電電圧Vaが大容量コンデンサＣの耐圧を越
えることが無く、大容量コンデンサＣの過充電を防止で
きる。
さらに、大容量コンデンサＣが短絡されないので、シ
ョート電流が発生せず、大容量コンデンサＣに蓄えられ
た電力が無駄に消費されずに、大容量コンデンサＣおよ
び回路部５にダメージを与えることがない。
また、第１実施形態によれば、充電経路とは異なる閉
ループ経路を形成し、該閉ループ経路で発電電流を流す
ことにしている。
従って、大容量コンデンサＣの過充電を防止するよう
にしたので、耐圧の低い回路素子を使用でき、IC化が容
易になる。
さらにまた、入力端子AG1,AG2を介して閉ループ経路
を形成した場合には、ロータ14の回転にショートブレー
キが掛かるので、端子電圧V1,V2の振幅を自動的に下げ
ることができ、コイル16およびロータ14における電磁ノ
イズの発生を低減することができる。
［３］ 第２実施形態 上述した第１実施形態においては、充電経路とは異な
る閉ループ経路を形成する際、ＰチャンネルFETMP1,MP2
をオン状態とする前に、まず、強制的にＮチャンネルFE
TMN1,MN2をオフ状態とした後、ＰチャンネルFETMP1,MP2
をオン状態とする構成であった。
これに対して、第２実施形態では、ＮチャンネルFETM
N1,MN2がオフ状態となっているときに、ＰチャンネルFE
TMP1,MP2をオン状態とし、閉ループ経路を形成するもの
である。
［3.1］ 第２実施形態の構成 図７は、第２実施形態による充電回路101の構成を示
す回路図である。なお、図３に対応する部分には同一の
符号を付けて説明を省略する。
図７において、充電回路101は、第１実施形態による
充電回路100の制御回路２が除かれ、新たに、AND回路2
0,21が加えられている。
また、検出回路１の機能は第１実施形態と同じである
が、検出回路１が出力するリミッタ信号SLIMは、AND回
路20の一方の入力端に供給されるとともに、AND回路5,6
の反転入力端、およびAND回路21の一方の入力端へ供給
される。
また、AND回路20の反転入力端には、AND回路５の出力
信号、すなわちＮチャンネルFETMN1のゲートへ供給され
る信号が供給されている。
さらに、該AND回路20は、ＮチャンネルFETMN1のゲー
トへ供給される信号が“L"レベルの場合、すなわちＮチ
ャンネルFETMN1がオフ状態の場合に、検出回路１からの
リミッタ信号SLIM（“H"レベル）をAND回路３の反転入
力端へ供給する。
すなわち、ＰチャンネルFETMP1は、ＮチャンネルFETM
N1がオフ状態の場合にのみ、リミッタ信号SLIMによりオ
ン状態となる。
また、AND回路21の反転入力端には、AND回路６の出力
信号、すなわちＮチャンネルFETMN2のゲートへ供給され
る信号が供給されている。
さらに、該AND回路21は、ＮチャンネルFETMN2のゲー
トへ供給される信号が“L"レベルの場合、すなわちＮチ
ャンネルFETMN2がオフ状態の場合に、検出回路１からの
リミッタ信号SLIM（“H"レベル）をAND回路４の反転入
力端へ供給する。
すなわち、ＰチャンネルFETMP2は、ＮチャンネルFETM
N2がオフ状態の場合にのみ、リミッタ信号SLIMによりオ
ン状態となる。
［3.2］ 第２実施形態の動作 次に、第２実施形態に係わる充電回路101の動作を、
図面を参照して説明する。ここで、図８は、第２実施形
態に係わる充電回路101の動作を説明するためのタイミ
ングチャートである。なお、通常の充電動作について
は、前述した図23に示したタイミングチャートと同じで
あるので説明を省略する。
充電電流ｉにより大容量コンデンサＣが充電される充
電過程において、検出回路１によって、大容量コンデン
サＣの充電電圧Vaが基準電圧以上となると、過充電を防
止するためのリミッタ信号SLIMがAND回路20の一方の入
力端に供給されるとともに、AND回路5,6の反転入力端、
およびAND回路21の一方の入力端へ供給される（図８
（ａ）を参照）。
AND回路20に供給された、リミッタ信号SLIM（“H"レ
ベル）は、ＮチャンネルFETMN1がオフ状態になると（図
８（ｈ）を参照）、AND回路３の反転入力端へ供給さ
れ、ＰチャンネルFETMP1のゲートがオン（“L"レベル）
となり（図８（ｃ）を参照）、ＰチャンネルFETMP1がオ
ン状態となる。また、AND回路21に供給された、リミッ
タ信号SLIM（“H"レベル）は、ＮチャンネルFETMN2がオ
フ状態であれば（図８（ｊ）を参照）、AND回路４の反
転入力端へ供給される。
従って、ＰチャンネルFETMN2のゲートがオン（“L"レ
ベル）となり（図８（ｅ）を参照）、ＰチャンネルFETM
P2がオン状態となる。これにより、ＰチャンネルFETMP
1,MP2は、少なくとも、ＮチャンネルFETMN1,MN2がオフ
状態の期間にオン状態となる。
この結果、通常の充電経路とは異なる閉ループ経路が
形成され、発電機AGの交流電流（リミッタ電流ILIM）
は、矢印で示す閉ループ経路を流れることになり、大容
量コンデンサＣへの充電電流がカットされ、過充電が防
止される。このとき、ＮチャンネルFETMN1,MN2は、必ず
オフ状態であるので、大容量コンデンサＣによるショー
ト電流も発生せず、大容量コンデンサＣおよび回路部７
にダメージを与えることがない。
［４］ 第３実施形態 次に本発明の好適な第３実施形態について詳細に説明
する。
［4.1］ 第３実施形態の構成 図９は、第３実施形態による充電回路102の構成を示
す回路図である。なお、図９において、図３の第１実施
形態に対応する部分には同一の符号を付けて説明を省略
する。
第３実施形態の充電回路102の構成が、図３の第１実
施形態の充電回路100の構成と異なる点は、大容量コン
デンサＣの出力電圧ＶSS’を昇圧して昇圧駆動電圧ＶSS
を生成する昇圧回路49と、昇圧駆動電圧ＶSSにより蓄電
される補助コンデンサＣSとを備え、回路部７、検出回
路１、制御回路２並びにコンパレータCMP1A,CMP1B,CMP2
A,CMP2BおよびAND回路3,4,5,6により構成される整流制
御回路に昇圧駆動電圧ＶSSを供給して駆動するように構
成している点である。
昇圧回路49は、図10に示すように、高容量コンデンサ
Ｃの高電位側端子に一方の端子が接続されたスイッチSW
1と、スイッチSW1の他方の端子に一方の端子が接続さ
れ、他方の端子が高容量２次電源48の低電位側端子に接
続されたスイッチSW2と、スイッチSW1とスイッチSW2と
の接続点に一方の端子が接続されたコンデンサ49aと、
コンデンサ49aの他方の端子に一方の端子が接続され、
他方の端子が高容量２次電源48の低電位側端子に接続さ
れたスイッチSW3と、一方の端子が補助コンデンサ80の
低電位側端子に接続され、他方の端子がコンデンサ49a
とスイッチSW3との接続点に接続されたスイッチSW4と、
高容量２次電源48の高電位側端子と補助コンデンサ80の
高電位側端子との接続点に一方の端子が接続されたスイ
ッチSW11と、スイッチSW11の他方の端子に一方の端子が
接続され、他方の端子が高容量２次電源48の低電位側端
子に接続されたスイッチSW12と、スイッチSW11とスイッ
チSW12との接続点に一方の端子が接続されたコンデンサ
49bと、コンデンサ49bの他方の端子に一方の端子が接続
され、スイッチSW12と高容量２次電源48の低電位側端子
との接続点に他方の端子が接続されたスイッチSW13と、
一方の端子がコンデンサ49bとスイッチSW13との接続点
に接続され、他方の端子が補助コンデンサの低電位側端
子に接続されたスイッチSW14と、スイッチSW11とスイッ
チSW12との接続点に一方の端子が接続され、コンデンサ
49aとスイッチSW3との接続点に他方の端子が接続された
スイッチSW21と、を備えて構成されている。
［4.2］ 第３実施形態の動作 ［4.2.1］ 昇圧回路の動作 本第３実施形態の動作は、動作電圧の違い（ＶSS’と
ＶSS）を除き、第１実施形態の動作と同様であるので、
以下の説明においては、昇圧回路周辺の動作についての
み説明する。
まず、昇圧回路49の動作について、図10ないし図15を
参照して、３倍昇圧時、２倍昇圧時、1.5倍昇圧時、１
倍昇圧時（ショートモード）および１倍昇圧時（電荷転
送モード）を例として説明する。
［4.2.1.1］ ３倍昇圧時 昇圧回路49は、外部より入力された昇圧クロックCK U
Dに基づいて動作しており、３倍昇圧時には、図11に示
すように、第１の昇圧クロックタイミング（パラレル接
続タイミング）においては、スイッチSW1をオン、スイ
ッチSW2をオフ、スイッチSW3をオン、スイッチSW4をオ
フ、スイッチSW11をオン、スイッチSW12をオフ、スイッ
チSW13をオン、スイッチSW14をオフ、スイッチSW21をオ
フとする。
この場合における昇圧回路49の等価回路は、図12
（ａ）に示すようなものとなり、コンデンサ49aおよび
コンデンサ49bに大容量コンデンサＣから電源が供給さ
れ、コンデンサ49aおよびコンデンサ49bの電圧が大容量
コンデンサＣの電圧とほぼ等しくなるまで充電がなされ
る。
次に第２昇圧のクロックタイミング（シリアル接続タ
イミング）においては、スイッチSW1をオフ、スイッチS
W2をオン、スイッチSW3をオフ、スイッチSW4をオフ、ス
イッチSW11をオフ、スイッチSW12をオフ、スイッチSW13
をオフ、スイッチSW14をオン、スイッチSW21をオンとす
る。
この場合における昇圧回路49の等価回路は、図12
（ｂ）に示すようなものとなり、大容量コンデンサＣ、
コンデンサ49aおよびコンデンサ49bはシリアルに接続さ
れて、大容量コンデンサＣの電圧の３倍の電圧で補助コ
ンデンサＣSが充電され、３倍昇圧が実現されることと
なる。
［4.2.1.2］ ２倍昇圧時 昇圧回路49は、外部より入力された昇圧クロックCK U
Dに基づいて動作しており、２倍昇圧時には、図11に示
すように、第１の昇圧クロックタイミング（パラレル接
続タイミング）においては、スイッチSW1をオン、スイ
ッチSW2をオフ、スイッチSW3をオン、スイッチSW4をオ
フ、スイッチSW11をオン、スイッチSW12をオフ、スイッ
チSW13をオン、スイッチSW14をオフ、スイッチSW21をオ
フとする。
この場合における昇圧回路49の等価回路は、図13
（ａ）に示すようなものとなり、コンデンサ49aおよび
コンデンサ49bに大容量コンデンサＣから電源が供給さ
れ、コンデンサ49aおよびコンデンサ49bの電圧が大容量
コンデンサＣの電圧とほぼ等しくなるまで充電がなされ
る。
次に第２の昇圧クロックタイミング（シリアル接続タ
イミング）においては、スイッチSW1をオフ、スイッチS
W2をオン、スイッチSW3をオフ、スイッチSW4をオン、ス
イッチSW11をオフ、スイッチSW12をオン、スイッチSW13
をオフ、スイッチSW14をオン、スイッチSW21をオフとす
る。
この場合における昇圧回路49の等価回路は、図13
（ｂ）に示すようなものとなり、並列に接続されたコン
デンサ49aおよびコンデンサ49bに対し、大容量コンデン
サＣがシリアルに接続されて、大容量コンデンサＣの電
圧の２倍の電圧で補助コンデンサＣSが充電され、２倍
昇圧が実現されることとなる。
［4.2.1.3］ 1.5倍昇圧時 昇圧回路49は、外部より入力された昇圧クロックCK U
Dに基づいて動作しており、1.5倍昇圧時には、図11に示
すように、第１の昇圧クロックタイミング（パラレル接
続タイミング）においては、スイッチSW1をオン、スイ
ッチSW2をオフ、スイッチSW3をオフ、スイッチSW4をオ
フ、スイッチSW11をオフ、スイッチSW12をオフ、スイッ
チSW13をオン、スイッチSW14をオフ、スイッチSW21をオ
ンとする。
この場合における昇圧回路49の等価回路は、図14
（ａ）に示すようなものとなり、コンデンサ49aおよび
コンデンサ49bに大容量コンデンサＣから電源が供給さ
れ、コンデンサ49aおよびコンデンサ49bの電圧が大容量
コンデンサＣの電圧の1/2の電圧とほぼ等しくなるまで
充電がなされる。
次に第２の昇圧クロックタイミング（シリアル接続タ
イミング）においては、スイッチSW1をオフ、スイッチS
W2をオン、スイッチSW3をオフ、スイッチSW4をオン、ス
イッチSW11をオフ、スイッチSW12をオン、スイッチSW13
をオフ、スイッチSW14をオン、スイッチSW21をオフとす
る。
この場合における昇圧回路49の等価回路は、図14
（ｂ）に示すようなものとなり、並列に接続されたコン
デンサ49aおよびコンデンサ49bに対し、大容量コンデン
サＣがシリアルに接続されて、大容量コンデンサＣの電
圧の1.5倍の電圧で補助コンデンサＣSが充電され、1.5
倍昇圧が実現されることとなる。
［4.2.1.4］ １倍昇圧時（非昇圧時；ショートモー
ド） 昇圧回路49は、１倍昇圧時には、図11に示すように、
常に、スイッチSW1をオフ、スイッチSW2をオン、スイッ
チSW3をオン、スイッチSW4をオン、スイッチSW11をオ
フ、スイッチSW12をオン、スイッチSW13をオン、スイッ
チSW14をオン、スイッチSW21をオフとする。
この場合における昇圧回路49の接続状態は、図15
（ａ）に示すようなものとなり、その等価回路は図15
（ｂ）に示すようなものとなって、大容量コンデンサＣ
が補助コンデンサＣSに直結された状態となる。
［4.2.2］ 第３実施形態の効果 以上の説明のように、本第３実施形態によれば、回路
部７、検出回路１、制御回路２並びにコンパレータCMP1
A,CMP1B,CMP2A,CMP2BおよびAND回路3,4,5,6により構成
される整流制御回路に昇圧駆動電圧ＶSSを供給して駆動
するように構成しているので、大容量コンデンサＣの電
圧ＶSS’が低い（本実施形態では、高電位側の電圧に相
当）場合でも、常に安定して昇圧電圧ＶSSを供給するこ
とができるため、安定して回路部７を駆動することが可
能となる。
さらに電源電圧ＶSS’の昇圧を行わない場合には、大
容量コンデンサＣの電圧ＶSS’が低い場合に整流用のト
ランジスタであるＰチャンネルFETMP1、MP2およびＮチ
ャンネルFETMN1、MN2のゲートに印加される制御電圧が
低くなるため、充電効率が低下することとなるが、本第
３実施形態においては、電源電圧ＶSS’を昇圧して、昇
圧電源電圧ＶSSでＰチャンネルFETMP1、MP2およびＮチ
ャンネルFETMN1、MN2を駆動しているので、これらのト
ランジスタのオン抵抗を小さくすることができる。
すなわち、ドレイン電流Idsは、次式により表され、
ゲート電圧Vgsの２乗で増加するので、ゲートに印加す
る制御電圧を大きくすることで、トランジスタの駆動能
力が増加してオン抵抗が小さくなるので、整流効率を向
上させることができることとなる。
Ids＝（W/L）・β・（Vgs−Vth）2/2 ここで、Ｌはチャネル長、Ｗはチャネル幅、βはゲイ
ン定数である。
［５］ 第４実施形態 次に本発明の好適な第４実施形態について詳細に説明
する。
［5.1］ 第４実施形態の構成 図16は、第４実施形態による充電回路103の構成を示
す回路図である。なお、図16において、図３の第１実施
形態に対応する部分には同一の符号を付けて説明を省略
する。
第４実施形態の充電回路103の構成が、図３の第１実
施形態の充電回路100の構成と異なる点は、AND回路３と
ＰチャンネルFETMP1との間に昇圧回路49Aを設け、AND回
路４とＰチャンネルFETMP2との間に昇圧回路49Aを設け
た点である。
昇圧回路49Aが第３実施形態の昇圧回路49と異なる点
は、昇圧回路49が昇圧電源電圧ＶSSがほぼ一定電圧範囲
内に収まるように昇圧昇圧倍率を可変としていたのに対
し、本第４実施形態は、昇圧倍率を固定（たとえば、２
倍固定）とした点である。
従って、昇圧回路49Aの構成は、昇圧回路49の構成の
うち、たとえば、昇圧倍率２倍の場合、図24に示した等
価回路を実現可能な構成を備えている。
［5.2］ 第４実施形態の動作 本第４実施形態の構成によれば、充電電流ｉにより大
容量コンデンサＣが充電される充電過程において、検出
回路１によって、大容量コンデンサＣの充電電圧|Va|が
基準電圧以上となると、過充電を防止するためのリミッ
タ信号SLIMが制御回路２へ供給される。
制御回路２では、リミッタ信号SLIMは、遅延回路2a
（図４参照）に供給されるとともに、そのままAND回路2
bの他方の入力端とOR回路2cの他方の入力端とに供給さ
れる。
遅延回路2aでは、上記リミッタ信号SLIMが所定時間だ
け遅延され、リミッタ信号SLIM'としてAND回路2bの一方
の入力端とOR回路2cの一方の入力端とに供給される。
したがって、制御回路２からは、リミッタ信号SLIMよ
り所定時間だけ遅れて、“H"レベルとなる制御信号CS1
が昇圧回路49に出力されるとともに、リミッタ信号SLIM
と同じタイミングで“H"レベルとなる制御信号CS2がＮ
チャンネルFETMN1、FETMN2出力される。
これにより、昇圧回路49Aは、固定昇圧倍率（たとえ
ば、２倍）で制御信号CS2を昇圧し、ＰチャンネルFETMP
1,MP2のゲートに供給する。
この結果、ＰチャンネルFETMP1,MP2は、少なくとも、
制御信号CS1が“H"レベルの間、オン状態となる。この
結果、図３に示すように、通常の充電経路とは異なる閉
ループ経路が形成される。
一方、ＮチャンネルFETMN1,MN2は、少なくとも、制御
信号CS2が“H"レベルの間、オフ状態となる。
これにより、発電機AGの交流電流は、矢印で示す閉ル
ープ経路を流れることになり、大容量コンデンサＣへの
充電電流ｉがカットされ、過充電が防止される）。
このとき、第３実施形態の昇圧回路49Aと異なり、昇
圧回路49Aは、回路部７に供給する電圧に関わらず、一
定の昇圧倍率で昇圧を行って整流用トランジスタである
ＰチャンネルFETMP1,MP2を駆動するため、第３実施形態
と比較して、より整流効率が向上することとなる。
さらに制御信号CS1が“H"レベルになっている期間T1
と、制御信号CS2が“H"レベルになっている期間T2とを
比べると、制御回路２で遅延されている分だけ、制御信
号CS2が“H"レベルになっている期間T2の方が長くな
る。
すなわち、リミッタ動作においては、まず、Ｎチャン
ネルFETMN1およびMN2をオフ状態とした後、Ｐチャンネ
ルFETMP1およびMP2をオン状態とする。
また、リミッタ解除動作においては、リミッタ信号SL
IMが“L"レベルになると、まず、ＰチャンネルFETMP1お
よびMP2を復帰させた後、ＮチャンネルFETMN1およびMN2
を復帰させる。
従って、ＰチャンネルFETMP1,MP2がオン状態となって
いる間、ＮチャンネルFETMN1,MN2は、必ずオフ状態にな
る。
この結果、大容量コンデンサＣが短絡されないので、
ショート電流も発生せず、大容量コンデンサＣに蓄えら
れた電力が無駄に消費されずに、大容量コンデンサＣお
よび回路部７にダメージを与えることがない。
［5.3］ 第４実施形態の効果 本第４実施形態によれば、第３実施形態の効果に加え
て、整流効率が向上することとなる。
［６］ 第５実施形態 本第５実施形態は、上記第１〜第４実施形態における
検出回路１に代えて、サンプリング検出動作を行う検出
回路1Aを設けた場合の実施形態である。
［6.1］ 第５実施形態の検出回路の構成 本第５実施形態の検出回路1Aの構成を図17に示す。
検出回路1Aは、大容量コンデンサＣの電圧Vaを分圧し
て電圧Vaに比例する検出電圧Va'を生成する分圧回路50
と、基準電圧Vrefを生成する基準電圧発生回路51と、検
出電圧Va'と基準電圧Vrefとを比較して原リミッタ信号S
LIM0を出力するコンパレータ52と、原リミッタ信号SLIM
0をサンプリング信号ＳS3に対応するタイミングでラッ
チして保持し、リミッタ信号SLIM1として出力するラッ
チ回路53と、サンプリング信号ＳS1に基づいて基準電圧
発生回路51に電源を供給するスイッチSW51と、サンプリ
ング信号ＳS2に基づいてコンパレータ52に電源を供給す
るスイッチSW52と、サンプリング信号ＳS3に基づいて分
圧回路50を大容量コンデンサＣに接続するスイッチSW53
と、を備えて構成されている。
この場合において、サンプリング信号ＳS1、サンプリ
ング信号ＳS2およびサンプリング信号ＳS3が“L"レベル
から“H"レベル、すなわち、スイッチSW51、スイッチSW
52、スイッチSW53がオンになるタイミングは、 サンプリング信号ＳS1→サンプリング信号ＳS2→サン
プリング信号ＳS3 の順番となっている。
従って、最も安定となるまでに時間がかかる基準電圧
発生回路51に電源が供給され、その後コンパレータ52に
電源が供給され、基準電圧Vrefおよびコンパレータ52の
動作が安定した後に、分圧回路50が接続されて、ラッチ
回路53により原リミッタ信号SLIM0が取り込まれること
となる。
［6.2］ 第５実施形態の動作 次に図18の処理フローチャートおよび図19のタイミン
グチャートを参照して本第５実施形態の主要部の動作を
説明する。なお、実際には、サンプリング信号ＳS1→サ
ンプリング信号ＳS2→サンプリング信号ＳS3の順番で遷
移タイミングがずれているが、図19においては、説明の
簡略化のため、サンプリング信号ＳS1、ＳS2、ＳS3の遷
移タイミングはほぼ同一タイミングであるものとしてい
る。
まず、前回のサンプリングタイミングからの経過時間
Ｔがサンプリング期間Tsp以上となったか否かを判別す
る（ステップS1）。
ステップS1の判別において、前回のサンプリングタイ
ミングからの経過時間Ｔがサンプリング期間Tsp未満の
場合には（ステップS1;No）、待機状態となり、ステッ
プS1の処理を繰り返す。
ステップS1の判別において、前回のサンプリングタイ
ミングからの経過時間Ｔがサンプリング期間Tsp以上の
場合には（ステップS1;Yes）、図19の時刻t1、t3、t4に
示すように、サンプリング信号ＳS1、サンプリング信号
ＳS2およびサンプリング信号ＳS3を順次“L"レベルから
“H"レベルに遷移させ、すなわち、スイッチSW51、スイ
ッチSW52、スイッチSW53を順次オンとして、基準電圧発
生回路51に電源が供給され、その後コンパレータ52に電
源が供給され、基準電圧Vrefおよびコンパレータ52の動
作が安定した後に、分圧回路50が接続されて、検出電圧
Va'が基準電圧Vrefを超過しているか否かをコンパレー
タ52により判別する（ステップS2）。
ステップS2の判別において、図19の時刻t2〜時刻t5に
示すように、検出電圧Va'が基準電圧Vrefを超過し、原
リミッタ信号SLIM0が“H"レベルに遷移している場合に
は（ステップS2;Yes）、図19の時刻t3、t4に示すよう
に、ラッチ回路53に“H"レベルの原リミッタ信号SLIM0
が取り込まれ、リミッタ信号SLIM1＝“H"レベルとなる
（ステップS3）。
これにより制御回路２は、ＮチャンネルFETMN1および
MN2をオフ状態とすべく制御信号CS1を出力し（ステップ
S4）、ＮチャンネルFETMN1およびMN2がオフ状態となっ
たか否かを判別する（ステップS5）。
ステップS5の判別において、ＮチャンネルFETMN1ある
いはMN2の少なくとも一方が、オン状態の場合には（ス
テップS5;No）再び処理をステップS4に移行して、Ｎチ
ャンネルFETMN1およびMN2をオフ状態とすべく制御信号C
S1を出力する。
ステップS5の判別において、ＮチャンネルFETMN1およ
びMN2がオフ状態となった場合には（ステップS5;Ye
s）、ＰチャンネルFETMP1およびMP2オン状態として（ス
テップS6）、処理を再びステップS1に移行し、以後、同
様の処理を繰り返すこととなる。
一方、ステップS2の判別において、図19の時刻t1〜時
刻t2あるいは時刻t5〜に示すように、検出電圧Va'が基
準電圧Vref未満となり、原リミッタ信号SLIM0が“L"レ
ベルに遷移している場合には（ステップS2;No）、図20
の時刻t1、t6に示すように、ラッチ回路53に“L"レベル
の原リミッタ信号SLIM0が取り込まれ、リミッタ信号SLI
M1＝“L"レベルとなり（ステップS7）、処理を再びステ
ップS1に移行し、以後、同様の処理を繰り返すこととな
る。
［6.3］ 第５実施形態の効果 以上の説明のように、本第５実施形態によれば、検出
回路1Aの動作をサンプリング信号に基づいて間欠的に行
っているため、検出に伴う消費電力をより低減すること
ができる。
［７］ 第６実施形態 ［7.1］ 第６実施形態の構成 図20に第６実施形態の検出回路の構成図を示す。
検出回路1Bは、一端が電源ＶDDに接続された定電流源
ＣCNSTと、定電流源ＣCNSTの他端にドレインＤ及びゲー
トＧが共通接続されたトランジスタQ1と、トランジスタ
Q1のソースＳにドレインＤ及びゲートＧが共通接続され
たトランジスタQ2と、一端が電源ＶDDに接続されたプル
アップ抵抗ＲPUと、プルアップ抵抗ＲPUの他端に入力端
子が接続され、リミッタ信号SLIMを出力するインバータ
INV1と、トランジスタQ2のソースＳ及びプルアップ抵抗
ＲPUの他端並びに電源ＶSSの間に接続されたカレントミ
ラー回路CMCと、を備えて構成されている。
カレントミラー回路CMCは、トランジスタQ2のソース
ＳにドレインＤ及びゲートＧが共通接続され、ソースＳ
が電源ＶSSに接続されたトランジスタＱDと、プルアッ
プ抵抗ＲPUの他端にドレインＤが接続され、トランジス
タＱDのゲートＧにゲートＧが接続され、ソースＳが電
源ＶSSに接続されたトランジスタＱCと、を備えて構成
されている。
［7.2］ 第６実施形態の動作 次に第６実施形態の検出回路1Bの動作を説明する。
電源電圧（ＶSS’−ＶDD）が低いうち、すなわち、図
20においては、トランジスタQ1、トランジスタQ2及びト
ランジスタＱDのしきい値電圧の合計電圧未満の場合に
は、定電流源ＣCNSTから電流は流れず、カレントミラー
回路CMCのトランジスタＱDおよびトランジスタＱCはオ
フ状態であり、第１インバータINV1の入力端子には、電
源ＶDDをプルアップ抵抗ＲPUによりプルアップした電圧
V1（＝“H"レベル相当）が印加され、第１インバータIN
V1は、“L"レベルのリミッタ信号SLIMを出力するので、
リミッタトランジスタ40は、オフ状態を保持する。
一方、電源電圧（ＶSS’−ＶDD）が大きくなって、所
定の電圧（図20においては、トランジスタQ1、トランジ
スタQ2及びトランジスタＱDのしきい値電圧の合計電
圧）を超過すると、定電流源ＣCNSTからトランジスタQ
1、Q2、ＱDを介して電源ＶSS’側に電流が流れ、トラン
ジスタＱDのドレインＤ−ソースＳ間の電流と同じ大き
さの電流がトランジスタＱCのドレインＤ−ソースＳ間
を流れる。
ここで、トランジスタＱCに流れる電流はプルアップ
抵抗ＲPUに流れ得る電流よりも大きくなるように設定さ
れており、この結果、電圧V1は“L"レベルに相当する電
圧となる。
これにより、第１インバータINV1は、“H"レベルの信
号を出力するので、リミッタトランジスタ40は、オン状
態となり、リミッタ電流が流れることとなる。
このように本第６実施形態の電圧検出判別部1Bは、電
源電圧が低い場合には、ほとんど電流を消費することが
なく、電池駆動されている携帯用電子機器などにおい
て、過電圧を防止する回路として好適となっている。
［８］ 変形例 本発明は、上述した実施形態に限定されるものではな
く、例えば、以下に述べる各種の変形が可能である。
［8.1］ 第１変形例 上述した各実施形態においては、充電回路100,101を
用いた電子機器の一例として腕時計を取り上げ説明した
が、本発明はこれに限定されるものではなく、例えば、
懐中時計、置き時計、電卓、携帯用パーソナルコンピュ
ータ、電子手帳、携帯ラジオ、携帯型の血圧計、携帯電
話機、ページャ、万歩計等に適用することができる。要
は電力を消費する電子機器であればどのようなものに適
用してもよい。このような電子機器においては、電池が
なくてもそこに内蔵される電子回路や機構系を継続して
動作させることができるので、何時でも電子機器を使用
することができ、また、煩わしい電池の交換を不要にで
きる。さらには、電池の破棄に伴う問題が生ずることも
ない。
なお、蓄電作用のない電池と充電回路100,101,102,10
3とを兼用してもよく、この場合は、電子機器を長時間
持ち歩かなっかった場合に、電池からの電力により即座
に電子機器を動作させることができ、その後、使用者が
電子機器を持ち歩くことによって、発電された電力によ
って電子機器を動作させることができる。
［8.2］ 第２変形例 上述した各実施形態においては、ＰチャンネルFETP1,
P2をオン状態とすることで、閉ループ経路を形成した
が、これに限らず、ＮチャンネルFETN1,N2をオン状態と
することで、閉ループ経路を形成してもよい。
［8.3］ 第３変形例 上述した各実施形態においては、スイッチ手段の一例
として、ＰチャンネルFETP1,P2、ＮチャンネルFETN1,N2
といったユニポーラトランジスタを例示したが、Ｐチャ
ンネルFETP1,P2の替わりにPNP型のトランジスタ、Ｎチ
ャンネルFETN1,N2の替わりにNPN型のバイポーラトラン
ジスタを使用してもよい。ただし、これらのバイポーラ
トランジスタにあっては、エミッタ・コレクタ間の飽和
電圧が0.3V程度あるのが通常であるから、発電機AGの起
電圧が小さい場合には、上述した実施形態のようにFET
を使用することが望ましい。
［8.4］ 第４変形例 上述した実施形態において、コンパレータCOM1A,COM1
B,COM2A,COM2BをFETで構成し、充電回路100、101,102,1
03全体を１チップのICに内蔵するようにしてもよい。
なお、集積化したＰチャネルFETP1、ＰチャネルFETP
2、ＮチャネルFETN1およびＮチャネルFETN2の各寄生ダ
イオードD1〜D4を利用すると、電源電圧が低下してコン
パレータが動作不能となった場合でも整流動作を行わせ
ることが出来る。
［8.5］ 第５変形例 上述した実施形態では、発電機AGとして、回転錘７の
回転運動をロータ10に伝達し、該ロータ10の回転により
出力用コイルに起電力を発生させる電磁発電装置を採用
しているが、これに限定されることなく、例えば、ゼン
マイの復元力により回転運動を生じさせ、該回転運動で
起電力を発生させる発電装置や、外部あるいは自励によ
る振動または変位を圧電体に加え、該圧電体の圧電効果
によって電力を発生させる発電装置であってもよい。す
なわち交流電力が供給される発電装置であればよい。
［8.6］ 第６変形例 上述した各実施形態の充電回路に代えて、高電位側電
源ラインＶDDと低電位側電源ラインＶSS’を逆転させた
充電回路を構成してもよい。
［8.7］ 第７変形例 上述した各実施形態に係わる充電回路および変形例に
係わる充電回路は、ゼンマイ式発電機を備えた電子制御
機械時計に応用してもよい。
図21は、電子制御機械時計の機械構造を示す斜視図で
ある。
この腕時計において、ゼンマイ110はリューズ（図示
せず）に連結されており、リューズを巻くことによっ
て、ゼンマイ110に機械エネルギが蓄積されるようにな
っている。ゼンマイ110と発電機130のロータ131の間に
は、増速輪列120が設けられている。増速輪列120は、分
針124が固定されている二番車121、三番車122、および
秒針125が固定されている四番車123等から構成されてい
る。そして、この増速輪列120によってゼンマイ110の運
動が発電機130のロータ131に伝達され、発電が行われる
ようになっている。ここで、発電機130は電磁ブレーキ
としても作用し、増速輪列120に固定された指針を定速
で回転させている。この意味において、発電機130は調
速機としても機能する。
次に、図22は、第１実施形態の充電回路100と同様の
構成の充電回路100Aを適用した電子制御機械時計の電気
的構成を示すブロック図である。
図22において、充電回路100Aは、発電機130と整流部1
35とによって構成されている。
発振回路160は水晶振動子161を用いてクロック信号CL
Kを生成している。調速回路170において、検出回路102
が発電機130の発電周波数を検出すると、制御回路103
は、この検出結果に基づいて、ロータ131の回転周期が
クロック信号CLKの周期と合うように電磁ブレーキを調
整してロータ131の回転速度を一定にするように閉ルー
プ形成部140を制御している。
ここで、発電機130の回転制御は、交流発電機AGのコ
イル両端を介して閉ループ経路を形成可能な閉ループ形
成部140でオン／オフすることで行っている。
このスイッチは、上述した実施形態におけるＰチャンネ
ルトランジスタMP1,MP2が相当する。このチョッパリン
グによって、スイッチをオンした時には、交流発電機AG
にショートブレーキが掛かり、かつ交流発電機AGのコイ
ルに電気エネルギが蓄積される。一方、スイッチをオフ
すると、交流発電機AGが動作し、コイルに蓄積されてい
た電気エネルギが開放され起電圧が生じる。この時の起
電圧には、スイッチをオフしていた時の電気エネルギが
加わるので、その値を高めることができる。このため、
交流発電機AGをチョッパリングで制御すると、ブレーキ
時の発電電力の低下をスイッチオフ時の起電圧の高まり
分で補填でき、発電電力を一定以上に保ちながら、制動
トルクを増加でき、持続時間の長い電子制御式機械時計
を構成することができる。この場合、チョッパリングに
用いるスイッチと過充電防止のために用いるＰチャンネ
ルトランジスタMP1,MP2とを兼用することができるの
で、構成を簡易にすることができる。
［8.8］ 第８変形例 閉ループ回路の構成としては、短絡することにより構
成するほか、直列に抵抗素子を挿入しても良く、この場
合には、閉ループ回路に流れるループ電流を最適な電流
値に調整することが出来る。
産業上の利用可能性 上述したように本発明によれば、充電電圧が所定の電
圧を越えると、ブリッジ構成とした４つの整流用トラン
ジスタのうち、所定のトランジスタ対をオン状態とする
ことで、発電電流を流すための閉ループ経路を形成する
ようにしたので、簡単な構成で蓄電素子の過充電を防止
することができる。
また、閉ループ経路を形成する際に、他のトランジス
タ対をオフ状態とするようにしたので、蓄電素子よるシ
ョート電流も発生せず、大容量コンデンサＣに蓄えられ
た電力が無駄に消費されずに、回路にダメージを与える
ことがない。
また、閉ループ経路を形成する際に、所定のトランジ
スタ対をオン状態にする前に、他のトランジスタ対をオ
フ状態にするようにしたので、確実に閉ループ経路を形
成することができ、安全に蓄電素子の過充電を防止する
ことができる。
また、閉ループ経路を形成する際に、他のトランジス
タ対がオフ状態であることを契機に所定のトランジスタ
対をオン状態にするようにしたので、より安全に蓄電素
子の過充電を防止することができる。
また、整流用ブリッジ回路のMOSFETと過充電防止回路
のMOSFETを兼用したので、省スペースの要求が厳しい腕
時計等の電子機器のスペースを有効活用でき、また、製
造コストも削減することができる。

Claims (26)

    (57)【特許請求の範囲】
  1. 【請求項１】交流電圧が給電される各入力端子の一方の
    端子電圧と第１の電源ラインの出力電圧とを比較する第
    １の比較部と、前記第１の電源ラインと前記一方の入力
    端子との間に接続され、前記第１の比較部によりオン／
    オフ制御される第１のスイッチ部と、前記各入力端子の
    他方の端子電圧と第１の電源ラインの出力電圧とを比較
    する第２の比較部と、前記第１の電源ラインと前記他方
    の入力端子との間に接続され、前記第２の比較部により
    オン／オフ制御される第２のスイッチ部と、前記一方の
    入力端子へ供給される端子電圧と第２の電源ラインの出
    力電圧とを比較する第３の比較部と、前記第２の電源ラ
    インと前記一方の入力端子との間に接続され、前記第３
    の比較部によりオン／オフ制御される第３のスイッチ部
    と、前記他方の入力端子へ供給される端子電圧と第２の
    電源ラインの出力電圧とを比較する第４の比較部と、前
    記第２の電源ラインと前記他方の入力端子との間に接続
    され、前記第４の比較部によりオン／オフ制御される第
    ４のスイッチ部と、前記第１および第２の電源ライン間
    に接続される蓄電素子とを備え、前記第１および第４の
    スイッチ部または前記第２および第３のスイッチ部を同
    時にオン状態として前記入力端子に供給される交流電圧
    を整流して前記蓄電素子に電力を充電する充電回路に用
    いられる過充電防止方法であって、 前記蓄電素子の充電電圧が予め定めた所定の電圧を超え
    た場合には、前記第１および第２のスイッチ部または前
    記第３および第４のスイッチ部を同時にオン状態とし、
    前記一方の入力端子と前記他方の入力端子との間に閉ル
    ープ経路を形成するステップと、 を有することを特徴とする過充電防止方法。
  2. 【請求項２】交流電圧が給電される各入力端子の一方の
    端子電圧と第１の電源ラインの出力電圧とを比較する第
    １の比較部と、前記第１の電源ラインと前記一方の入力
    端子との間に接続され、前記第１の比較部によりオン／
    オフ制御される第１のスイッチ部と、前記各入力端子の
    他方の端子電圧と第１の電源ラインの出力電圧とを比較
    する第２の比較部と、前記第１の電源ラインと前記他方
    の入力端子との間に接続され、前記第２の比較部により
    オン／オフ制御される第２のスイッチ部と、前記一方の
    入力端子へ供給される端子電圧と第２の電源ラインの出
    力電圧とを比較する第３の比較部と、前記第２の電源ラ
    インと前記一方の入力端子との間に接続され、前記第３
    の比較部によりオン／オフ制御される第３のスイッチ部
    と、前記他方の入力端子へ供給される端子電圧と第２の
    電源ラインの出力電圧とを比較する第４の比較部と、前
    記第２の電源ラインと前記他方の入力端子との間に接続
    され、前記第４の比較部によりオン／オフ制御される第
    ４のスイッチ部と、前記第１および第２の電源ライン間
    に接続される蓄電素子とを備え、前記入力端子に供給さ
    れる交流電圧を整流して前記蓄電素子に電力を充電する
    充電回路に用いられる過充電防止方法であって、 前記蓄電素子の充電電圧を検出するステップと、 検出された充電電圧が予め定めた所定の電圧を超えたか
    否かを判別するステップと、 前記充電電圧が前記所定の電圧を越えた場合には、前記
    第１および第２のスイッチ部、または前記第３および第
    ４のスイッチ部をオフ状態にするステップと、 前記第１および第２のスイッチ部、または前記第３およ
    び第４のスイッチ部を同時にオン状態とし、前記一方の
    入力端子と前記他方の入力端子との間に閉ループ経路を
    形成するステップと、 を有することを特徴とする過充電防止方法。
  3. 【請求項３】前記検出された充電電圧が予め定めた所定
    の電圧を超えたか否かを判別するステップは、前記所定
    の電圧を予め定められた基準電圧とし、前記充電電圧を
    前記基準電圧と比較するステップを備えたことを特徴と
    する請求の範囲第２項記載の過充電防止方法。
  4. 【請求項４】前記閉ループ経路を形成するステップにお
    いて、前記第１および第２のスイッチ部をオン状態とす
    ることを特徴とする請求の範囲第２項記載の過充電防止
    方法。
  5. 【請求項５】前記閉ループ経路を形成するステップにお
    いて、前記第３および第４のスイッチ部をオフ状態にし
    た後、前記第１および第２のスイッチ部をオン状態とす
    ることを特徴とする請求の範囲第４項記載の過充電防止
    方法。
  6. 【請求項６】前記第１ないし第４のスイッチ部を通常の
    充電動作に復帰させる際、前記第１および第２のスイッ
    チ部を復帰させた後、前記第３および第４のスイッチ部
    を復帰させるステップを有することを特徴とする請求の
    範囲第４項または５項記載の過充電防止方法。
  7. 【請求項７】前記閉ループ経路を形成するステップにお
    いて、前記第３および第４のスイッチ部がオフ状態であ
    ることを契機に、前記第１および第２のスイッチ部をオ
    ン状態とすることを特徴とする請求の範囲第２項記載の
    過充電防止方法。
  8. 【請求項８】前記閉ループ経路を形成するステップにお
    いて、前記第３および第４のスイッチ部をオン状態とす
    ることを特徴とする請求の範囲第２項記載の過充電防止
    方法。
  9. 【請求項９】前記閉ループを形成するステップにおい
    て、前記第１および第２のスイッチ部をオフ状態にした
    後、前記第３および第４のスイッチ部をオン状態とする
    ことを特徴とする請求の範囲第８項記載の過充電防止方
    法。
  10. 【請求項１０】前記第１ないし第４のスイッチ部を通常
    の充電動作に復帰させる際、前記第３および第４のスイ
    ッチ部を復帰させた後、前記第１および第２のスイッチ
    部を復帰させるステップを有することを特徴とする請求
    の範囲第８項または９項記載の過充電防止方法。
  11. 【請求項１１】前記閉ループ経路を形成するステップに
    おいて、前記第１および第２のスイッチ部がオフ状態で
    あることを契機に、前記第３および第４のスイッチ部を
    オン状態とすることを特徴とする請求の範囲第２項記載
    の過充電防止方法。
  12. 【請求項１２】前記蓄電素子の充電電圧を検出するステ
    ップにおいては、前記充電電圧の検出を所定のサンプリ
    ング間隔毎に間欠的に行うことを特徴とする請求の範囲
    第２項記載の過充電防止方法。
  13. 【請求項１３】交流電圧が給電される各入力端子の一方
    の端子電圧と第１の電源ラインの出力電圧とを比較する
    第１の比較手段と、前記第１の電源ラインと前記一方の
    入力端子との間に接続され、前記第１の比較手段により
    オン／オフ制御される第１のスイッチ手段と、前記各入
    力端子の他方の端子電圧と第１の電源ラインの出力電圧
    とを比較する第２の比較手段と、前記第１の電源ライン
    と前記他方の入力端子との間に接続され、前記第２の比
    較手段によりオン／オフ制御される第２のスイッチ手段
    と、前記一方の入力端子へ供給される端子電圧と第２の
    電源ラインの出力電圧とを比較する第３の比較手段と、
    前記第２の電源ラインと前記一方の入力端子との間に接
    続され、前記第３の比較手段によりオン／オフ制御され
    る第３のスイッチ手段と、前記他方の入力端子へ供給さ
    れる端子電圧と第２の電源ラインの出力電圧とを比較す
    る第４の比較手段と、前記第２の電源ラインと前記他方
    の入力端子との間に接続され、前記第４の比較手段によ
    りオン／オフ制御される第４のスイッチ手段と、 前記第１のスイッチ手段、前記第２のスイッチ手段、前
    記第３のスイッチ手段および前記第４のスイッチ手段に
    より形成されるブリッジ整流回路に接続された蓄電素子
    と、 前記整流回路により充電された前記蓄電素子の充電電圧
    が予め定めた所定の電圧を超えた場合に、前記第１のス
    イッチ手段および第２のスイッチ手段または前記第３の
    スイッチ手段および第４のスイッチ手段を同時にオン状
    態とし、前記一方の入力端子および前記他方の入力端子
    を介して閉ループ経路を形成する閉ループ形成手段と、 を備えたことを特徴とする充電回路。
  14. 【請求項１４】前記閉ループ形成手段は、前記第３のス
    イッチ手段および前記第４のスイッチ手段をオフ状態と
    した後に前記第１のスイッチ手段および前記第２のスイ
    ッチ手段を同時にオン状態とし、あるいは、前記第１の
    スイッチ手段および前記第２のスイッチ手段をオフ状態
    とした後に前記第３のスイッチ手段および前記第４のス
    イッチ手段を同時にオン状態とすることを特徴とする請
    求の範囲第13項記載の充電回路。
  15. 【請求項１５】第１および第２の入力端子に給電される
    交流電圧を整流して第１および第２の電源ラインの間に
    設けられた蓄電素子に電荷を充電する充電回路におい
    て、 前記第１の入力端子へ供給される端子電圧と第１の電源
    ラインの出力電圧とを比較する第１の比較手段と、前記
    第１の電源ラインと前記第１の入力端子との間に接続さ
    れ、前記第１の比較手段によりオン／オフ制御される第
    １のスイッチ手段と、 前記第２の入力端子へ供給される端子電圧と第１の電源
    ラインの出力電圧とを比較する第２の比較手段と、前記
    第１の電源ラインと前記第２の入力端子との間に接続さ
    れ、前記第２の比較手段によりオン／オフ制御される第
    ２のスイッチ手段と、 前記第１の入力端子へ供給される端子電圧と第２の電源
    ラインの出力電圧とを比較する第３の比較手段と、前記
    第２の電源ラインと前記第１の入力端子との間に接続さ
    れ、前記第３の比較手段によりオン／オフ制御される第
    ３のスイッチ手段と、 前記第２の入力端子へ供給される端子電圧と第２の電源
    ラインの出力電圧とを比較する第４の比較手段と、前記
    第２の電源ラインと前記第２の入力端子との間に接続さ
    れ、前記第４の比較手段によりオン／オフ制御される第
    ４のスイッチ手段と、 前記第１および第２の電源ライン間に接続され、前記第
    1,第2,第３および第４のスイッチ手段によって整流され
    た充電電流により蓄電する蓄電素子と、 前記蓄電素子の充電電圧が予め定めた所定の電圧を超え
    たか否かを検出する所定電圧比較手段と、 前記所定電圧比較手段の検出結果に基づいて、前記第３
    および第４のスイッチ手段をオフ状態にするとともに、
    前記第１および第２のスイッチ手段をオン状態とし、前
    記第１の入力端子と前記第２の入力端子との間に閉ルー
    プ経路を形成する閉ループ形成手段と、 を備えたことを特徴とする充電回路。
  16. 【請求項１６】前記所定電圧比較手段は、前記所定の電
    圧を予め定められた基準電圧とし、前記充電電圧が前記
    基準電圧を超えたか否かを検出することを特徴とする請
    求の範囲第15項記載の充電回路。
  17. 【請求項１７】前記閉ループ形成手段は、 前記所定電圧比較手段において前記充電電圧が前記所定
    の電圧を越えたと検出された場合に、前記第１および第
    ２のスイッチ手段をオン状態にする第１の制御信号を生
    成する第１の制御信号生成手段と、 前記第１および第２のスイッチ手段がオン状態になる前
    に、前記第３および第４のスイッチ手段をオフ状態にす
    る第２の制御信号を生成する第２の制御信号生成手段
    と、 前記第１の比較手段と前記第１のスイッチ手段との間に
    接続され、前記第１の制御信号により前記第１のスイッ
    チ手段をオン状態にする第１のゲート手段と、前記第２
    の比較手段と前記第２のスイッチ手段との間に接続さ
    れ、前記第１の制御信号により前記第２のスイッチ手段
    をオン状態にする第２のゲート手段と、前記第３の比較
    手段と前記第３のスイッチ手段との間に接続され、前記
    第２の制御信号により前記第３のスイッチ手段をオフ状
    態にする第３のゲート手段と、前記第４の比較手段と前
    記第４のスイッチ手段との間に接続され、前記第２の制
    御信号により前記第４のスイッチ手段をオフ状態にする
    第４のゲート手段と、を具備することを特徴とする請求
    の範囲第15項記載の充電回路。
  18. 【請求項１８】前記閉ループ形成手段は、 前記所定電圧比較手段において前記充電電圧が前記所定
    の電圧を超えたと検出された場合に、前記第１および第
    ２のスイッチ手段をオン状態とし、前記第３および第４
    のスイッチ手段をオフ状態にする制御信号を生成する制
    御信号生成手段と、 前記第１の比較手段と前記第１のスイッチ手段との間に
    接続され、前記制御信号により前記第１のスイッチ手段
    をオン状態にする第１のゲート手段と、 前記第２の比較手段と前記第２のスイッチ手段との間に
    接続され、前記制御信号により前記第２のスイッチ手段
    をオン状態にする第２のゲート手段と、 前記第３の比較手段と前記第３のスイッチ手段との間に
    接続され、前記制御信号により前記第３のスイッチ手段
    をオフ状態にする第３のゲート手段と、 前記第４の比較手段と前記第４のスイッチ手段との間に
    接続され、前記制御信号により前記第４のスイッチ手段
    をオフ状態にする第４のゲート手段と、 前記第３のスイッチ手段がオフ状態であるときに、前記
    制御信号を前記第１のゲート手段に供給する第５のゲー
    ト手段と、 前記第４のスイッチ手段がオフ状態であるときに、前記
    制御信号を前記第２のゲート手段に供給する第６のゲー
    ト手段と を具備することを特徴とする請求の範囲第15項に記載の
    充電回路。
  19. 【請求項１９】前記スイッチ手段は、トランジスタであ
    ることを特徴とする請求の範囲第15項記載の充電回路。
  20. 【請求項２０】前記入力端子に給電される交流電力は、
    旋回運動を行う回転錘と、前記回転錘の回転運動により
    起電力を発生する発電素子とを有する発電装置によって
    発電されることを特徴とする請求の範囲第15項記載の充
    電回路。
  21. 【請求項２１】前記入力端子に給電される交流電力は、
    変形力が加えられる弾性部材と、前記弾性部材の元の形
    状に戻ろうとする復元力により回転運動を行う回転手段
    と、前記回転手段の回転運動により起電力を発生する発
    電素子とを有する発電装置によって発電されることを特
    徴とする請求の範囲第15項記載の充電回路。
  22. 【請求項２２】前記所定電圧比較手段は、前記蓄電素子
    の充電電圧の検出を所定のサンプリング間隔で間欠的に
    行うことを特徴とする請求の範囲第15項記載の充電回
    路。
  23. 【請求項２３】交流電力を発電する発電装置と、 前記第１の入力端子へ供給される端子電圧と第１の電源
    ラインの出力電圧とを比較する第１の比較手段と、前記
    第１の電源ラインと前記第１の入力端子との間に接続さ
    れ、前記第１の比較手段によりオン／オフ制御される第
    １のスイッチ手段と、前記第２の入力端子へ供給される
    端子電圧と第１の電源ラインの出力電圧とを比較する第
    ２の比較手段と、前記第１の電源ラインと前記第２の入
    力端子との間に接続され、前記第２の比較手段によりオ
    ン／オフ制御される第２のスイッチ手段と、前記第１の
    入力端子へ供給される端子電圧と第２の電源ラインの出
    力電圧とを比較する第３の比較手段と、前記第２の電源
    ラインと前記第１の入力端子との間に接続され、前記第
    ３の比較手段によりオン／オフ制御される第３のスイッ
    チ手段と、前記第２の入力端子へ供給される端子電圧と
    第２の電源ラインの出力電圧とを比較する第４の比較手
    段と、前記第２の電源ラインと前記第２の入力端子との
    間に接続され、前記第４の比較手段によりオン／オフ制
    御される第４のスイッチ手段と、前記第１および第２の
    電源ライン間に接続され、前記第1,第2,第３および第４
    のスイッチ手段によって整流された充電電流により蓄電
    する蓄電素子と、前記蓄電素子の充電電圧が予め定めた
    所定の電圧を越えたか否かを検出する所定電圧比較手段
    と、前記所定電圧比較手段の検出結果に基づいて、前記
    第３および第４のスイッチ手段をオフ状態にするととも
    に、前記第１および第２のスイッチ手段をオン状態と
    し、前記第１の入力端子と前記第２の入力端子との間に
    閉ループ経路を形成する閉ループ形成手段とからなる充
    電回路と、 前記蓄電素子から給電される電力によって動作する処理
    回路と を具備することを特徴とする電子機器。
  24. 【請求項２４】前記所定電圧比較手段は、前記所定の電
    圧を予め定められた基準電圧とし、前記充電電圧が前記
    基準電圧を超えたか否かを検出することを特徴とする請
    求の範囲第23項記載の電子機器。
  25. 【請求項２５】前記所定電圧比較手段は、前記蓄電素子
    の充電電圧の検出を所定のサンプリング間隔で間欠的に
    行うことを特徴とする請求の範囲第23項記載の電子機
    器。
  26. 【請求項２６】交流電力を発電する発電装置と、 前記第１の入力端子へ供給される端子電圧と第１の電源
    ラインの出力電圧とを比較する第１の比較手段と、前記
    第１の電源ラインと前記第１の入力端子との間に接続さ
    れ、前記第１の比較手段によりオン／オフ制御される第
    １のスイッチ手段と、前記第２の入力端子へ供給される
    端子電圧と第１の電源ラインの出力電圧とを比較する第
    ２の比較手段と、前記第１の電源ラインと前記第２の入
    力端子との間に接続され、前記第２の比較手段によりオ
    ン／オフ制御される第２のスイッチ手段と、前記第１の
    入力端子へ供給される端子電圧と第２の電源ラインの出
    力電圧とを比較する第３の比較手段と、前記第２の電源
    ラインと前記第１の入力端子との間に接続され、前記第
    ３の比較手段によりオン／オフ制御される第３のスイッ
    チ手段と、前記第２の入力端子へ供給される端子電圧と
    第２の電源ラインの出力電圧とを比較する第４の比較手
    段と、前記第２の電源ラインと前記第２の入力端子との
    間に接続され、前記第４の比較手段によりオン／オフ制
    御される第４のスイッチ手段と、前記第１および第２の
    電源ライン間に接続され、前記第1,第2,第３および第４
    のスイッチ手段によって整流された充電電流により蓄電
    する蓄電素子と、前記蓄電素子の充電電圧と予め定めら
    れた所定の電圧を超えたか否かを検出する所定電圧比較
    手段と、前記所定電圧比較手段の検出結果に基づいて、
    前記第３および第４のスイッチ手段をオフ状態にすると
    ともに、前記第１および第２のスイッチ手段をオン状態
    とし、前記第１の入力端子と前記第２の入力端子との間
    に閉ループ経路を形成する閉ループ形成手段とからなる
    充電回路と、 前記蓄電素子から給電される電力によって動作し、時刻
    を計時する計時回路とを具備することを特徴とする時
    計。
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