JP3375659B2 - 静電放電保護回路の形成方法 - Google Patents
静電放電保護回路の形成方法Info
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Description
に関するものであり、更に集積回路、システム中での静
電的放電保護の改善と、その製造方法とに関するもので
ある。
な集積回路の本質的な部分である。非常に小型でデリケ
ートなデバイス構造は、人体によって生ずる静電的な電
荷との接触によって発生する高電圧に非常に敏感であ
る。集積回路を製品の中に組み込む時に、これらの静電
的な放電が集積回路(IC)を破壊する可能性があり、
そうすると完全に製品化されたデバイスに対して高価で
つまらない修理を必要とすることになるが、このような
ことはICが曝される静電的な放電の散逸を促す機構を
設けることによって回避できるであろう。この問題は相
補型の金属酸化物半導体電界効果トランジスタ(CMO
S)型の集積回路において特に厳しい。高密度のCMO
Sデバイスでは、静電的な放電によって非常に高い電圧
が生じ、それは集積回路の非常に薄いゲート酸化物およ
び非常に短いチャネルデバイスを容易に破壊する。
めに、CMOS処理と両立するシリコン制御整流器(S
CR)構造を使用することが提案されている。1つのそ
のような構造は、1988年7月27日付けの同時譲渡
の米国特許出願第213,499号(TI−11444
B)に示されている。別のSCR構造が同時譲渡の米国
特許第4,896,243号(TI−13548)およ
び第4,936,616号(TI−13141A)に示
されている。
典型的にはMOSデバイスの寄生横形バイポーラトラン
ジスタに依存している。電圧がそのデバイスのブレーク
ダウン(breakdown)電圧に近づくと、横形ト
ランジスタはターンオンして、そのパッド(pad)電
圧を十分低い電圧にクランプしてその出力バッファを保
護すべきである。このデバイスは典型的にはブレークダ
ウンの間のスナップバック(snapback)特性を
有している。この寄生トランジスタは高電圧においてト
リガし、より低い電圧へスナップバックしてそのパッド
電圧をクランプする。しかし、MOSデバイスの一部は
トリガして低電圧へスナップバックし、電流のすべてを
流すことが可能である。これが起こると、デバイスの残
りの部分をトリガするのに十分高い電圧まで上昇する前
に、この部分が破壊してしまう。このことは低抵抗の基
板を有するデバイスにとって本質的に問題である。とい
うのは、その基板は寄生横形トランジスタのベースであ
り、そのベースは低抵抗であれば順バイアスすることが
困難であるからである。しかし、低抵抗基板は、通常動
作において寄生SCRのラッチアップを防止するために
CMOS回路に使用されるのに適している。これはES
D保護のためにSCRを使用することと矛盾する。
て別のESD保護回路を開発することが望ましい。望ま
しい改善には低抵抗の基板を備えたCMOS回路に特に
適したものが含まれる。
しての集積回路は基板と少なくとも第1と第2のボンド
パッド(bond pad)を備えた半導体ダイを有し
ている。この半導体ダイの上に内部回路が作製され、第
1のボンドパッドへ接続される。カスケード接続された
バイポーラトランジスタを含む静電的な放電保護回路が
第1と第2のボンドパッドの間に、電界効果トランジス
タと直列に接続される。
として、集積回路はボンドパッドを備えた基板を有して
いる。出力バッファは区分に分割されている。静電的放
電保護回路は基板中の電圧に応答してトリガできる。出
力バッファの区分からボンドパッドの1つへ抵抗性接続
が設けられる。出力バッファは静電的な放電事象に対応
して動作し、静電的放電保護回路をトリガする電圧を発
生させるのに十分な電荷を基板中へ注入する。
ム、そして方法が開示され、特許請求されている。各図
において、同じ符号、または番号は、特に断らない限り
対応する部品を指す。
有する集積回路を示している。電源のための各種ボンド
パッドVSS1、VSS2、VDD1、VDD2と出力
ボンドパッドP10が矩形で示されている。CMOS出
力バッファはVDD1とVSS1との間に直列接続され
たpチャネル電界効果トランジスタFET P1とnチ
ャネルFET N1とを有している。この集積回路はま
た、内部回路C11とC13とを有している。回路C1
1はVDD1とVSS1との間につながれている。回路
C13はVDD2とVSS2との間につながれている。
VSS1、VDD1とVSS2、VDD2等の多重の電
源パッドが用いられて、1つの回路中のスイッチングに
よる電流スパイクから別の回路への干渉を防止してい
る。バッファ等の高電流回路は、しばしば”汚れた”V
SSおよびVDDと呼ばれ(またはDVSSおよびDV
DD、あるいはここではVSS1およびVDD1と呼ば
れている)、”きれいな”あるいは”論理的な”LVS
SおよびLVDD(またここではVSS2およびVDD
2、あるいはVSSLおよびVDDLと呼ばれる)から
は明確に区別されるボンドパッドへ接続されている。出
力バッファについては参考のためにここに引用された同
時譲渡の1990年5月22日付けの米国特許第4,9
28,023号に述べられており、それには更に汚れ
た、きれいな、雑音の多い、そして静かなラインについ
ても述べられている。
は、トランジスタT1、T2、T3およびダイオードD
1、D2、D3を備えることによって、チップのボンド
パッドまたはピンの任意のものへのESD(静電的放
電)事象Z1−Z5から保護され、改善されたものとす
ることが望ましい。抵抗R1は基板の抵抗を表してい
る。
という言葉で簡潔に表現されるようなパルス、スパー
ク、または音を引き起こすため、ESD事象はここで
は”ザップ”と呼ばれる。ESDザップは集積回路チッ
プを組み込み、あるいは取り外しする人からの静電的な
放電から発生することがある。また、工場、オフィス、
家庭あるいは現場環境において、サージによってチップ
へ与えられる突然の放電やその他の望ましくない電位変
化が、ここにおいて注目しているESD事象である。
DD1およびVDD2に対応するボンドパッドは、基板
漏れ電流によって、最初は0ボルトである。もし出力パ
ッドP10が、VSS1を基準にしてザップZ1によっ
て正にザップされたとすると、トランジスタT1はそれ
のVDD1へのエミッタ−ベース間のダイオードが順方
向にバイアスされるためにターンオンする。ほとんどの
電流は基板SUBへ向かい、残りはVDD1へ向って流
れ、VDD1の電圧を上昇させる。もし、そしてVDD
1が正になった時には、トランジスタT2は、VDD2
へのそれのエミッタ−ベース間のダイオードが順方向に
バイアスされるのでターンオンする。ほとんどの電流は
基板へ向かい、残りはVDD2へ向かって流れ、危険な
ことなくVDD2の電圧を上昇させる。
VDSSブレークダウンが10ボルトであるとすると、
NMOSデバイスN1がBVDSSブレークダウンによ
って損傷を受ける前に、VDD1の電圧は10ボルトか
らダイオード降下を差し引いた電圧に達し、またVDD
2は10ボルトからダイオード降下の2倍を差し引いた
電圧に達する。VSS2はダイオードD2によって、V
SS1よりもダイオード降下分だけより正にクランプさ
れる。
の間のVDD1からVSS1への電流である。電流I1
は、ノードのスイッチングによって発生する電流、論理
ゲートを通して浮遊入力が生成する直流電流、初期化さ
れないことによる考えられるバスの衝突、寄生容量の充
電、その他の直流または交流の回路内部電流の組み合わ
せである。電流I2は初期の電源立ち上げの間のVDD
2からVSS2への電流である。電流I1はトランジス
タT1によって増幅され、電流I2はトランジスタT2
とカスケード接続されたトランジスタT1によって増幅
される。
された電流I1とトランジスタT2とカスケード接続さ
れたトランジスタT1によって増幅された電流I2との
組み合わせは優れたESD特性を得るためには十分大き
くあるべきである。そうでない時は、トランジスタT1
またはトランジスタT2は付加的なトランジスタとカス
ケードに接続されて、電流I1と電流I2とにより大き
い利得を与え、またより優れたESD特性を与えること
ができる。カスケードされたトランジスタの例は図18
と共に図5に示されている。
性経路を示すことなしに、対応するボンドパッドの表示
によって示されている。もし出力パッドP10を基準と
してVSS1がザップZ5によって正にザップされる
と、トランジスタT3はターンオンし、ほとんどの電流
は基板へ向かい、残りはVDD1へ流れる。VDD1が
正になるとトランジスタT2はターンオンし、ほとんど
の電流は基板へ向かい、残りはVDD2へ向かう。VS
S2はD1によって出力パッドP10よりも、ダイオー
ド降下分だけより正にクランプされる。電流I1はトラ
ンジスタT3によって増幅され、電流I2はトランジス
タT3とカスケード接続されたトランジスタT2によっ
て増幅される。この結果、バッファのnチャネルFET
N1がESDザップから保護される。
0が正にザップされると、トランジスタT1はターンオ
ンし、バッファpチャネルFET P1を保護する。
ザップZ2によって正にザップされると、トランジスタ
T2がターンオンし、ほとんどの電流が基板へ向かい、
残りはVDD2へ向かう。VSS2はダイオードD1に
よって出力パッドよりも、ダイオード降下分だけより正
にクランプされている。この結果、電流I2はトランジ
スタT2によって増幅され、pチャネルP1をESDザ
ップから保護する。
T1、トランジスタT2、またはトランジスタT3の代
わりにダイオードを使用することが可能である。トラン
ジスタT1、トランジスタT2、およびトランジスタT
3が電流I1と電流I2を増幅しているため、その場合
のESD保護は減少する。
にしてESDから保護される。VDD1とVSS1との
間につながれた回路C11もまた、上に述べたESD回
路によって保護される。もしVDD1を基準としてVS
S1がザップZ5によって正にザップされると、トラン
ジスタT3がターンオンし、電流を分流させ、VDD1
とVSS1との間の回路を保護する。
プZ2によって正にザップされると、トランジスタT2
がターンオンし、電流I2を増幅する。トランジスタT
2が電流を吸い込み、VDD1とVSS1との間の回路
を保護する。この結果、ESD保護が改善される。
におけるESD経路を完成し、それによって基板がES
Dエネルギーを散逸させることができる。
れ任意のVSSが正にザップされた時に順方向バイアス
されるようにダイオードまたはバイポーラトランジスタ
が各々のVSSとVDDとの間へ接続される。このダイ
オードまたはバイポーラトランジスタはESD電流を分
流させて内部回路を保護する。この改善は特に、VDD
がアースされ任意のVSSが正にザップされた時に、
(多重VSSまたは浮遊基板によって)損傷を防止する
ように、1個または複数個のVSSが基板へつながれて
いないデバイス上の内部回路にとって有用である。
4に示されたように、それぞれそれらのソースとドレイ
ンの間にNPNまたはPNP寄生バイポーラトランジス
タを有している。これらの寄生トランジスタは典型的に
は、浅い接合を有し、ESDザップを消費させるために
望ましいような大電力の消費に適したものとはなってい
ない。
ンク(tank)の内部に位置する縦形のPNPトラン
ジスタ(図5のトランジスタT7およびトランジスタT
8)が、エネルギーを消費するための広い表面領域を有
しESD保護により適したものとなっている。トランジ
スタT7およびT8に付けられた記号は図示された構造
の等価なトランジスタを表していることを注意してお
く。しかし、これらのトランジスタは、MOS回路を保
護するために十分な低い電圧においてBVDSSブレー
クダウン状態に入らない。MOSFETデバイスN7を
追加してESDがそれの寄生NPNトランジスタT9を
トリガし、縦形PNPトランジスタT7およびT8を通
してこの電流を増幅するようにすることによって、これ
らの縦形トランジスタがほとんどのエネルギーを消費
し、ESD特性が改善されるようになる。ここで、伝導
形を逆にして、別の実施例ではpチャネルFETがカス
ケード接続されたNPN縦形トランジスタを有するよう
にすることもできる。
はそれの横形寄生NPNトランジスタT9をトリガする
ために用いられるNMOSトランジスタである。トラン
ジスタT9のコレクタが縦形トランジスタT8のベース
を駆動する。トランジスタT8はその電流を増幅し、そ
れの接合エリアにおいてエネルギーを消費する。トラン
ジスタT8のエミッタがトランジスタT7のベースを駆
動する。トランジスタT7はトランジスタT8の電流を
増幅し、これもまた、それの接合エリアにおいてエネル
ギーを消費する。
タT9を通る電流がトランジスタT7とカスケード接続
されたトランジスタT8によって増幅され、そのエネル
ギーのほとんどがトランジスタT7およびトランジスタ
T8中で消費される。この回路は、電源へつながれた入
力、出力、そして内部論理回路を保護するために使用で
きる。このように、FET N7は、それぞれp−基板
とは逆の伝導形の、n+のソースとドレインを基板上に
有する電界効果トランジスタである。n−タンクTKも
また基板とは逆の伝導形であり、図5に示されたように
基板上に設けられている。
A2、そしてA3がタンクTKに対して設けられてお
り、それらはタンクTKと同じ伝導形でタンクTKより
も大きい伝導率を有している。第4と第5のp+領域A
4とA5もタンクに対して設けられ、それらはタンクと
は逆の伝導形である。第4と第5の領域A4とA5はト
ランジスタのエミッタとして、また第2と第3の領域A
2とA3はトランジスタのベースとして、それぞれ縦形
トランジスタT7とT8のそれらの領域への接続として
機能する。基板は複数個のエミッタに対応する1個のコ
レクタとして機能する。第1の領域A1と第4の領域A
4はP10等のボンドパッドへつながれ、第2の領域A
2と第5の領域A5は金属M1等によって互いに接続さ
れている。第3の領域A3はタンクの境界を横切って電
界効果トランジスタN7と結合している。電界効果トラ
ンジスタN7は更にESD動作のためのボンドパッドV
SSへつながれている。
と、出力バッファと共に入力、内部論理回路の保護のた
めにSCRが使用されている。その背景については、こ
こに参考のために引用する、1990年3月5日付けの
同時譲渡の米国特許出願第488,590号(TI−1
4246)の”ESD保護のための低電圧トリガSC
R”を参照されたい。そこではSCRをトリガするため
に進歩したFET回路が使用されており、SCRをトリ
ガするための十分高い電圧が望ましい。集積回路技術が
進展してより小さい寸法が実現されてくると共に、基板
の抵抗が減少してESDがSCRをトリガすることが困
難となってきている。更に、低抵抗基板は通常動作にお
いて寄生SCRのラッチアップを防止するためにもCM
OS回路上で使用されている。しかし、この重要な目的
はESD保護の目的と衝突する。ここに述べた実施例の
回路と配置は、ESD保護に対する基板抵抗のやむをえ
ない効果を本質的に低減する。
の区分化FET回路を提供する改善例であり、それぞれ
SCR接続の方式と、ボンドパッド接続の方式とを示し
ている。
バイスN10およびN11と、図7のN20およびN2
1はBVDSSブレークダウンの間にスナップバック特
性を示す。NMOSデバイスの寄生NPNバイポーラト
ランジスタが高電圧でトリガし、その電圧をより低い電
圧へクランプするようにスナップバックする。
Tの実際の微視的な部分では、NMOSの一部分がそれ
の残りの部分よりも低い電圧でブレークダウンし、より
低い電圧へスナップバックして、電流のすべてを流すこ
とが起こる。このことが発生すると、NMOSのこの導
通部分は、デバイスの残りをトリガするのに十分な電圧
まで上昇する前に破壊されてしまう。これは低抵抗基板
を使用するデバイスにとって本質的な問題である。基板
は各々の寄生横形NPNのベースであり、低抵抗基板で
はこのベースが順方向にバイアスされるのはより困難で
ある。
て、この問題はNMOS(またはPMOS)デバイスを
区分に分割し、各区分を保護するのに抵抗体を用いるこ
とによって解決されている。このようにすれば、電流は
各区分で制限される。NMOSデバイスの1つの区分が
BVDSSブレークダウン状態に入って電流を流す時に
は、その抵抗体両端の電圧降下が、デバイスの残りがト
リガするのに十分な電圧まで上昇することを許容し、電
流をすべての区分に分配させる。この結果、NMOS区
分またはデバイスを損なうことなしにSCRをトリガす
るためのより大きな電流が発生する。このことはそれら
デバイスがn−タンクの下に薄いエピタキシャル層を備
えた低インピーダンス基板上に作製されている場合に特
に有用である。多重nチャネルデバイスを提供し、多重
抵抗体でそれらを接続するこの進歩したnチャネルデバ
イスの区分化において、電流はnチャネルデバイス間で
均等化され、SCRへそれをトリガするためのより大き
な電流が得られる。
それぞれ抵抗体を付加された4個のFETトランジスタ
がnチャネルデバイスを区分化している。図6、図7、
そして図16は、これも2個よりも多いFET区分を備
えた実施例を表す2個のFETトランジスタ区分を示し
ている。
路がバーンアウトしないようなレベルに電流値を制限す
るように設定された抵抗値が与えられている。使用され
るプロセスのために、経験則によって、nチャネルデバ
イスの幅1ミクロン当たりのESD保護電圧は4ボルト
と定められる。従って、250ミクロンのnチャネルは
約1キロボルトのESDを与える。経験則によると、電
流処理能力はnチャネル幅1ミクロン当たりに約2.7
ミリアンペアである。従って、60ミクロン幅のnチャ
ネルは約162ミリアンペアの電流に制限されるべきで
ある。もちろん、熟練技術者が係わる特定のプロセスの
経験則はここに例示した値と適宜、置き換えられるべき
である。もし、nチャネルが5ボルトのスナップバック
電圧を有していれば、電流制限抵抗値は(オームの法則
によって)5ボルト割る162ミリアンペアで約30オ
ームであるべきである。図25の配置例において、抵抗
体はシリサイド化されたnモートのn+材料でつくられ
ており、それは長さ100ミクロンで幅3−4ミクロン
である。いくつかの実施例では抵抗体の抵抗値は10か
ら100オームの範囲内にある。
4は図示された物理的な構造に等価な抵抗値を表してお
り、またトランジスタT10、T11、T12、T13
は図示された物理的な構造によって形成されたトランジ
スタを表しており、図示された物理的な構造への付加物
ではないことに注意されたい。抵抗R12、R13が付
加的な物理的構造であって、例えば、これらに上の文節
の記述が関連する。これらの構造は例えば、n+形の抵
抗体である。
R11と直列になっており、後者は更に抵抗体R12と
抵抗体R13の両方へつながれている。そして、図6に
おいて、NMOSデバイスN10とN11はそれぞれゲ
ートと1つのn+領域とをVSSへつながれ、その他の
n+ソース/ドレイン領域は抵抗を通してn−タンク1
11のn+領域へつながれている。抵抗体R12とR1
3とはボンドパッドPADへ直接には接続されていな
い。もし左側のPADがVSSをアースとして正にザッ
プされると、FETのN10とN11を横切って電圧が
上昇する。もしFET N10がN11の前にBVDS
Sブレークダウン状態になり、FET N10の寄生N
PNトランジスタT12とがターンオンすると、FET
N10が抵抗体R13を流れる電流が抵抗体R13の
両端に電圧降下を引き起こす。FET N11両端の電
圧は有利なことに上昇を続け、それはFET N11の
寄生トランジスタT13をターンオンするBVDSSブ
レークダウン状態にまで至る。トランジスタT12を通
って流れる電流は有利なことに、抵抗体R13によって
制限され、それを損傷から保護する。トランジスタT1
3も同様に抵抗体R12によって保護されている。
多重FET区分またはデバイスを使用することによって
SCR20をトリガするための付加的な電流が生成され
る。等価抵抗R10を通る電流は等価抵抗R10の両端
に電圧降下を引き起こす。これはSCR20中のトラン
ジスタT10のベースを順方向にバイアスし、それをタ
ーンオンさせる。寄生トランジスタT12と寄生トラン
ジスタT13を通る電流はトランジスタT10によって
増幅され、電流のほとんどはトランジスタT11のベー
スでもある基板へ流れる。基板は低抵抗であるので、等
価抵抗R14の抵抗値は小さい。基板を順方向バイアス
させ、トランジスタT11をターンオンさせるための電
圧降下を等価抵抗R14の両端に生成するためには大き
な電流が必要である。抵抗R12とR13はトランジス
タT12とT13と共に有利なことに、トランジスタT
11をターンオンさせる電圧降下を抵抗R14中に生成
するための電流をT10中に提供することができる。ト
ランジスタT11がターンオンした時は、それはトラン
ジスタT10のベースを駆動し、SCRをラッチアップ
させる。ESD電流のほとんどは、広い接合エリアを有
し優れたESD保護を提供するトランジスタT10とト
ランジスタT11とを通って流れる。2キロボルトにお
いて人体モデルのESD電流は一例では1.3アンペア
のオーダになる。
Sデバイスを備えたSCRをトリガする別の方法を示し
ている。この場合、抵抗体R21とR22はPADとN
MOSデバイスN20およびN21との間に直接つなが
れている。もしパッドがVSSをアースにして正にザッ
プされれば、抵抗体R22と抵抗体R21が電流を流
し、FETのN20とN21を横切って電圧を上昇させ
る。もしFET N20がN21の前にBVDSSブレ
ークダウン状態になり、寄生トランジスタT22がター
ンオンすると、抵抗体R21を通る電流が抵抗体R21
両端に電圧降下をもたらす。トランジスタN21両端の
電圧は上昇を続け、これもBVDSSブレークダウン状
態となって寄生トランジスタT23をターンオンさせる
までに達する。トランジスタT22を流れる電流は抵抗
体R21によって制限されて、それを損傷から保護して
おり、またトランジスタT23も抵抗体R22によって
保護されている。FETのN20とN21がBVDSS
ブレークダウン状態になると、電流が基板中へ注入され
る。基板中へ基板を順方向バイアスするのに十分な電流
が流れると、トランジスタT21はターンオンする。ト
ランジスタT21はトランジスタT20のベースを駆動
する。この電流はトランジスタT20によって増幅さ
れ、ほとんどの電流は基板へ向かい、基板を順方向バイ
アスし、トランジスタT21のベースを駆動する。この
結果、SCR30はラッチアップする。抵抗体によって
保護された多重区分FETデバイスを使用することによ
って、SCR30をトリガする付加的な電流がこのよう
に生成できる。
25、R26、R27の回路網でモデル化される。(抵
抗体R20とトランジスタT20およびT21も回路モ
デル要素である。)寄生トランジスタT22はトランジ
スタT21のベースを順方向にバイアスするのに寄生ト
ランジスタT23よりも大きい電流を提供する。これは
トランジスタT23が遠く離れており、トランジスタT
23からトランジスタT21のベースへ流れる電流の方
が割合として少ないからである。トランジスタT23の
電流の多くはVSSへ集められる。最良の結果を得るた
めには、FETのN20とN21がタンク121の近く
に位置して、ESD事象が発生した場合にトランジスタ
T21にトランジスタT22とT23から電気的な相互
作用が発生するようにするのがよい。
ると、NMOSデバイスN30の平面図または配置図が
示されており、それの寄生NPNトランジスタT30の
ベースがSCR40のNPNトランジスタT31のベー
スに接触している。この配置は動作上は図7と同様であ
る。この結果、トランジスタT30は静電的放電事象が
発生すると、より効率的にSCRをトリガする。1つの
実施例におけるトランジスタN30は出力バッファ装置
であり、別の実施例では静電的放電事象から集積回路を
保護するようにSCRをトリガするために設けられた専
用のNMOSトランジスタである。
れた多重MOSデバイスは、SCRをトリガするために
使用される区分化された1つの出力バッファFETデバ
イスである。この回路は、FETのN20とN21がV
SSの代わりに信号ラインへつながれていることを除い
て、図7と同じである。このように、進歩したMOS出
力バッファは出力バッファとしてもまたSCRのトリガ
手段としても機能する。このことは、さもなければSC
Rをトリガするために必要な専用のNMOSデバイスを
省くことができるために、表面積を節約できることにつ
ながる。
れ以外の実施例について次に述べる。図9aと図9bに
おいて、多重電源を備えたデバイス用に、DVDDから
LVDDへそれぞれ1つのトランジスタまたはダイオー
ドがつながれている。DVDDからLVDDへダイオー
ドがつながれることによって、図2の出力バッファのE
SD試験の成績は1.5キロボルトから3.5キロボル
トへと改善された。
がVDDよりもより正になる時に順方向バイアスされる
ようにダイオードまたはトランジスタがVSSからVD
Dへ接続される。これはVSSがVDDをアースとして
正にザップされた時にVDDとVSSの間の論理回路を
保護する。
するために多重MOSデバイス(おのおの抵抗体によっ
て保護されている)が使用されている。SCRは低イン
ピーダンスの基板を有するデバイス上ではトリガするの
が困難である。これらの回路はESD保護のためにSC
Rをトリガするための進歩した構造と方法とを有利に提
供する。このことは低抵抗基板を有するCMOSデバイ
スに対して特に有用である。
ており、合計4個のFET区分と各区分毎の抵抗体を示
している。
ッドへつながれたトランジスタT15を含む実施例を示
している。1個のFETが4個のデバイスに区分化さ
れ、各々の抵抗体がトランジスタT15のベースへつな
がれている。トランジスタT15のコレクタは基板SU
BへESD電流を供給する。
1が抵抗体R13によってFETN10へつながれてい
る。等価抵抗R10を備えた等価トランジスタT10と
T11によって構成されるSCRがPADとVSSとの
間につながれている。
ているが、合計4個のFET区分と各区分への抵抗体を
備えている。これらの抵抗体は保護されたPADへつな
がれている。トランジスタT20とT21によるSCR
30が等価抵抗Rを省いて示されている。図16は図7
の断面を簡略化して示しており、図16は図15に関連
している。
されたバイポーラデバイスT1とT2はESD保護のた
めにMOSデバイスによって駆動される。パッドが正に
ザップされると、nチャネルデバイスの両端で電圧が上
昇する。それは例えば10ボルト付近でブレークダウン
する。nチャネルデバイスはそれ自身では優れたESD
保護を提供するのに十分な電流を取り扱うことができな
いので、電流増幅によってより優れたESD保護を実現
するために、それはカスケード接続されたバイポーラデ
バイスへつながれる。
31と133を示す。ウエル131はn+およびp+領
域141および143においてPADへつながってい
る。金属Mがウエル131中のn+領域145を、ウエ
ル133中のn+およびp+領域147および149へ
つないでいる。n+領域151はウエル133の境界を
横切ってFET Nとつながっている。VSS基板接続
が、基板への接続のためのp+領域155と同様に、F
ET Nのゲートおよびn+領域153へ形成される。
このようにして、複数個のESD保護トランジスタの各
々に対して、ウエルがカスケード接続される。
基板電源(例えば、VSSからの供給電源を導くための
要素としての基板)へ分流する経路を提供し、入力また
は出力MOSデバイスを保護するということである。
いくつかはMOSデバイスを用いてそれの寄生横形バイ
ポーラNPNまたはPNPトランジスタをトリガして、
カスケード接続されたバイポーラトランジスタを通して
この電流を増幅する方法と構造とを提供するということ
である。この電圧はクランプされて、入力、出力、また
は内部論理回路を保護し、電流のほとんどはカスケード
接続されたバイポーラデバイスを通って流れる。
の出力/入力のESD保護について示している。図19
において、もしDVSSがアースにあって出力パッドが
ザップZ6によって正にザップされると、DVDDはア
ース電位でスタートして正に立ち上がる。DVDDとD
VSSの両端に電圧が供給され、ある量の電流I(1)
が内部論理回路を通って流れる。T2のようなトランジ
スタまたはダイオードが汚れたVDD(DVDD)と論
理的VDD(LVDD)との間に置かれ、瞬間的な内部
回路電流I(2)が増幅される。両トランジスタは約4
の利得を持ち、カスケード接続された場合にはそれらは
論理的VDDまでに16の利得を提供することになる。
このように、効率的なESD特性のために必要な電流は
より少なくなる。1つの例では、トランジスタT2の代
わりのダイオードでESDが1.5から3.5キロボル
トへ増大した。この例でダイオードをトランジスタT2
で置き換えればESDは8キロボルト付近まで増大す
る。この改善は一般的にプロセッサやその他の集積回路
へ適用できる。図19の回路はまたICの容量を容量C
1とC2でモデル化している。C1とC2は、これらの
コンデンサを充電するのに電流を必要とするため、付加
的なESD効果をもたらす。
の間に置かれ、もしVSSがVDDよりも正になるとこ
のダイオードは順方向バイアスされてESD保護を提供
する。チップ上に1つだけVSSがあってそれが基板へ
つながれている時には、通常VSSからVDDへ寄生ダ
イオードが生ずる。基板へつながれていない汚れたVS
Sを有するデバイスもまた、ESDの発生時に内部論理
回路への損傷を防止するように改善される。
は、図19のnチャネル出力デバイスのBVDSSブレ
ークダウン電圧へ到達することなく、電源パッドを通し
てESD電流を有利に分流させることが可能である。
は基板漏れ電流のために最初は0ボルトにある。出力パ
ッドがDVSSをアースにしてZ6によって正にザップ
された時には、FET P1の寄生トランジスタT1が
ターンオンし、DVDDを立ち上げ、pチャネルFET
P1を保護する。出力バッファの1つの例では、この
トランジスタ(T1)は約4の利得を有し、電流の75
%が基板へ流れ、残りの25%はDVDDへ流れる。n
チャネル出力デバイスN1のBVDSSブレークダウン
が10ボルトであれば、DVDD上の電圧はBVDSS
ブレークダウンの前に10ボルトからダイオードの電圧
降下を差し引いた電圧に達する。電流I(1)はこの回
路の初期の立ち上げ時のDVDDからDVSSへの電流
(ノードのスイッチング、浮遊入力によって生成される
直流電流、初期化されないための考え得るバスの衝突)
であり、電流I(2)は初期の立ち上げ時のLVDDか
らLVSSへの電流である。電流I(1)はトランジス
タT1によって4倍され、また電流I(2)はトランジ
スタT2とカスケード接続されたトランジスタT1によ
って16倍される。
ンデンサが1500オームの抵抗体を通して放電され
た。2キロボルトのESD試験の間のピーク電流は1.
3Aであった。もし、電流I(1)が少なくとも325
mAであれば、トランジスタT1は4倍に増幅してその
ピーク電流を通過させる。更に、もし電流I(2)が立
ち上げ時に81mAよりも大きければ、トランジスタT
1とT2は16倍に増幅してそのピーク電流を首尾良く
通過させる。このように、出力バッファは、nチャネル
出力デバイスN1がBVDSSブレークダウン電圧に到
達することなしに2キロボルトを通過させる。電流I
(2)に対してより大きい利得を与えるために別のトラ
ンジスタをトランジスタT2にカスケード接続すること
もできる。
の値を次に示す。各々の値は互いに独立である。 I(1) 8ボルトで325mA(DVDDからDVS
Sへ) I(2) 6ボルトで 81mA(LVDDからLVS
Sへ) C1 8ボルトで6,300pF(DVDDからD
VSSへ) C2 6ボルトで2,100pF(LVDDからL
VSSへ)
はそれのタンクの境界にn+領域を追加して、それらを
DVDDへ接続して、トランジスタT1を形成すること
によって改善を図られている。これらはDVDDをT2
ウエル中のp+領域へつなぎ、またLVDDをT2ウエ
ル中のn+領域へつなぐことによって、別のトランジス
タT2へカスケード接続されている。トランジスタT2
は図20中の低インピーダンスの基板接続Gでガードリ
ング保護されており、もしDVDDがLVDDよりも正
になった時には基板電流を集めるようになっている。
のようなものである:入力または出力バッファのESD
保護のための、あるいはVDD1とVSS1との間につ
ながれた回路を保護するためのトランジスタ、またはダ
イオード、またはカスケード接続されたトランジスタが
VDD1からVDD2へつながれる。トランジスタは入
力または出力パッドからVDDへカスケード接続される
のが有利である。VSSがVDDよりも正になった時に
導通するダイオードまたはトランジスタが、VDDとV
SSとの間につながれた回路をESDから保護するため
に設けられている。これは多重VSSまたは浮遊基板を
備えた回路に対して特に有用である。SCRをトリガす
るために多重MOSデバイス(各々抵抗体で保護されて
いる)が使用される。出力バッファは区分化されて、出
力バッファESD保護のためにSCRをトリガするよう
に抵抗体によって保護されている。入力または出力バッ
ファのESD保護のために、あるいはVDD1とVSS
1との間につながれている回路を保護するためには、M
OSデバイス区分のソースをSCR(図6)中のバイポ
ーラデバイスのベースへ接続するためのMOSトリガ要
素と抵抗とを備えたSCRを設けることが有利である。
カスケード接続されたバイポーラデバイスは、入力、出
力、あるいはVDDとVSSとの間につながれた回路を
ESD保護するためのMOSデバイス(図5)によって
駆動される。
明する。図22では、nチャネルFET211がそれぞ
れ内部チャネルを備えたn形材料の21個の列(22
0.1)(220.2)、(220.3)、...、
(220.21)を有しており、それらの内部チャネル
の上には曲がりくねった多結晶シリコンのゲート225
が設けられている。ゲート225は227、228、や
229のようなバーで接続された20個の列を有してい
る。第1レベル金属の並列接続バー231は列(22
0.2)、(220.4)、...(220.20)を
互いにつないでいる。省略記号のドットはこの構造中の
繰り返しを意味し、これは図面の分かりやすさのためで
ある。約2.7ミクロンという狭い分離間隔DがこのF
ETの列をn−タンク241から分離している。n−タ
ンク241中にはp+領域243があり、更にFET2
11に接近してn+領域245がn−タンク241中に
ある。第1レベル金属261がタンク241中の複数個
の領域をESD保護されるべきボンドパッドへ接続す
る。FET211はVSSへつながれた奇数番目の列
(220.1)、(220.3)、...と、出力パッ
ドへつながれた偶数番目の列(220.2)、(22
0.4)、...とを有するバッファFETであること
が有利である。
基盤部分に隣接した位置で図22を横切って延びてい
る。軸251に関する左右対称が、FET211、n−
タンク241、p+領域243、そしてn+領域245
で構成される構造全体によって示されている。左右対
称、FET211の区分化、そしてFET211とn−
タンク241との近接性のこれらすべては、金属261
へつながれたパッドのための効果的なESD保護に有利
に寄与する。特に指摘しておくが、図6および図7の抵
抗R12、R13、R21、R22の型のどのような抵
抗もFET211と金属261との間に不必要である。
n−タンク241と領域243および245はFET2
11と共にESD保護のためのSCR動作を提供する。
図21に示したように、距離Dを通っての相互作用はS
CRの等価トランジスタとFET211の各ゲート列中
の寄生トランジスタのベース間とを接続する。更に、距
離Dという近接性は、n−タンク241に接触する基板
から、区分化されたFETの奇数番目の列のVSSに接
触する基板への低抵抗接続を提供し、そのためSCR中
のバイポーラトランジスタは図21に関連して述べたよ
うに、FETの寄生バイポーラトランジスタへ結合され
る。距離Dはこの機能を果たす任意の距離でよく、この
距離はいくつかの実施例では5ミクロン以下である。
に示された断面を示す切断ライン7−−7が示されてい
る。金属315へPADが接続されている。n−タンク
121は、小さい四角で示された数多くのコンタクトに
よって金属315へつながれたn+領域311とp+領
域313とを有している。金属317と319のアーム
がL字型に延びて4個のn+抵抗体R21、R22、R
23、R24へコンタクトしている。これらの抵抗体は
n+拡散またはnモートの同一直線上のストライプ(s
tripe)R21、R23とR22、R24の対を構
成している。4個の電界効果トランジスタN20、N2
1、N22、N23がH字を形成して、それは内部的に
4個の抵抗体R21、R22、R23、R24へつなが
っている。FET N20は並列のn+領域321と3
23とを有し、それらの間の上に取り付けられたゲート
325を有している。FET N21は並列のn+領域
331と333とを有し、それらの間の上に取り付けら
れたゲート335を有している。金属が並列なn+領域
321、323、331、333を覆ってそれらにコン
タクトし、更にHバー・ブランチ(branch)32
9と339とによってそれぞれ抵抗体R21とR22と
へつながっている。
抗体R23およびR24への金属接続の構造は軸343
に関して、FET N20およびN21と抵抗体R21
およびR22の構造と左右対称になっている。更に、F
ET N20およびN22と抵抗体R21およびR22
への金属接続の構造は軸341に関して、FET N2
1およびN23と抵抗体R22およびR24の構造と左
右対称になっている。図23の金属315、n−タンク
121そしてFETと抵抗体を含むESD保護回路構造
全体もまた垂直軸343に関して左右対称になってい
る。この左右対称性はFETへ均等に電圧を配分するこ
とを促進する。更に別の優れた特長は、タンク121
が、FET N20のn+領域321とFETの対応す
るn+領域の長さ方向に一般的に平行で隣接する細長い
長方形を形成することである。このように、タンク12
1とFET N20およびN22との間のSCR結合ゾ
ーンは都合よくFETにほぼ等しい長さを持ち、またこ
れも都合よく分離間隔D1に等しい小さい幅を持つこと
になる。FET N21およびN23はまた、より長い
分離間隔D2を隔ててn−タンク121へSCR結合さ
れる。
と各FETの1つのn+領域とを一緒にして、ビア(図
23上の小さい四角の開口)を通して、図23の下方に
あるPADとは異なるVSSまたはアース基準パッドへ
つないでいる。また、FETN20およびN21のn+
領域321および333はH字の縦線のように、金属に
よってFET N22およびN23のそれらの対応する
領域へつながれている。
用されている。ウエルはいくつかの異なる製造方法の中
で、拡散プロセスやイオン打ち込みによって形成するこ
とができる。薄いエピはタンクの下のエピタキシャルな
基板領域である。抵抗体は拡散抵抗、タンク抵抗、そし
て多結晶シリコン抵抗として作製できる。こうして、図
23の実施例では1組の拡散抵抗体R21−R24が一
端をボンドパッドへつながれ、他端をそれぞれのnチャ
ネルFETデバイスN20−N23へつながれて、タン
ク領域と各FET N20およびN22のn+領域とで
形成されるSCRをトリガするようになっている。図1
5の模式図はこの回路構成をも示している。
においてはタンク抵抗体R21−R30が一端をSCR
へつながれ、他端を任意の適当な数の各nチャネルFE
TデバイスN20−N29へつながれている。図15の
模式図は対応する電気回路を示している。図24におい
て、10個のFET N20−N29が10個の第1レ
ベルの金属導体(413.1)、(413.2)、(4
13.3)、...によってn−タンク411中のタン
ク抵抗体409へつながれている。図面中の省略記号の
ドットは10個の構造およびFETのうちの残りの7個
の繰り返しを示している。
409、425のくしの歯状の領域に隣接するp+領域
421がある。図24の断面ではないが、図7のn−タ
ンク中に同様な領域を示している図7と比較されたい。
小さい黒く塗った四角はタンク411中のn+およびp
+領域への金属によるコンタクトを示している。この回
路によってESDから保護されたパッドが金属によって
n+領域425へつながれている。ストライプ(44
1.1)、(441.2)、...がn+領域425を
n+材料のフォーク形の領域443へつないでいる。こ
れらのストライプは更に延びて繰り返して表記された
(441.1)および(441.2)によって示された
ようにp+領域421にコンタクトしている。
2)、(431.3)、...の細線(strip)は
金属(413.1)、(413.2)、(413.
3)、...によって、FET N20−N29中のn
+拡散のそれぞれ偶数番目の列(451.2)、(45
1.4)、...へつながれている。多結晶シリコンの
細線(461)はFETのU字形の多結晶シリコンゲー
ト463と結合している。n+材料の細線471はFE
T N20−N29中のn+拡散の奇数番目の列(45
1.1)、(451.3)、...へつながり、n+材
料のフォーク形の領域へつながっており、これらの列は
ビア(空の四角)によってVSSへつながれている。
1.1)、(441.2)、...は保護されているボ
ンドパッドへつながれたフォーク形の要素である。金属
(413.1)、(413.2)、(413.
3)、...はFETへのそれぞれの接続を提供し、フ
ォーク形の要素(441.1)、(441.
2)、...と共にくしの歯形状を構成している。たっ
た今述べた金属部分は、タンク抵抗体記号R21−R3
0を記されたn−タンク411中の長方形スペースを定
義する。これらの抵抗体は概念的には図7の抵抗体R2
1とR22に対応している。
示された断面図の切断ライン6−−6が示されている。
PADが金属509へつながれている。n−タンク51
1は、小さい四角で示された数多くのコンタクトによっ
て金属509へつながれたn+領域513とp+領域5
15とを有している。同一直線のn+領域517と51
9とはそれぞれの端で4個のn+抵抗体R11、R1
2、R13、R14へつながっている。これらの抵抗体
はn+拡散またはnモートの一対の並列ストライプR1
1、R12とR13、R14を形成している。各ストラ
イプは520のような45度曲がった区分によってつな
がれた直交するセグメントを含んでいる。
1、N12、N13、は”H”字を形成しており、内部
的に4個の抵抗体R13、R12、R11、R14へそ
れぞれつながれている。FET N10は並列のn+領
域521と523とを有し、それらの間の上に取り付け
られたゲート525を有している。FET N11は並
列のn+領域531と533とを有し、それらの間の上
に取り付けられたゲート535を有している。別々にな
った金属細線が並列n+領域521、523、531、
533の各々の上を覆い、それらとコンタクトして、低
インピーダンスを実現している。Hバー・ブランチ52
9と539とが領域523と531とを抵抗体R13と
R12へそれぞれつないでいる。領域523と抵抗体R
13とがヘアピン曲線を形作っており、また領域517
と共にn+材料中に”G”字を形成している。”G”字
の鏡面的な左右対称がここでも実現されている。
抗体R13およびR12への接続は軸543に関して、
FET N12およびN13と抵抗体R11およびR1
4とで作る構造と左右対称である。N10、N12、R
13、R11は軸541に関して、N11、N13、R
12、R14と左右対称である。金属509、n−タン
ク511そしてFETと抵抗体を含む図25のESD保
護回路構造がまた垂直軸543に関して左右対称であ
る。左右対称性はFETへ電圧を均等に分配することを
促す。このように、タンク511とFET N10−N
13との間のSCR結合が抵抗体R11−R14によっ
て確立される。
それぞれのn+領域521および533と各ゲートとを
一緒にして、ビア(図25の小さい空の四角)を通し
て、図25の上方で金属509へつながれたPADとは
異なるVSSまたはアース基準パッドへつないでいる。
また、FET N10およびN11のn+領域521と
533とは”H”字の縦線のように、金属によってFE
T N12およびN13のそれらの対応する領域へつな
がれている。
のトランジスタT2の配置は、細長い長方形のn−タン
ク613の内部p+細線領域611へつながれた”汚れ
た”電源パッドDVDD(図1および図2のVDD1)
を有している。n+領域615がn−タンク613の境
界の内部へ拡散される。領域615は第1レベルの金属
によって、”きれいな” または論理的供給パッドVD
DL(図1および図2のVDD2、または図20のLV
DD)へつながれる。n−タンク613を取り巻いてそ
れから分離された帯状領域中へpタンクモートのガード
リング621(図20のリングG)が拡散される。ガー
ドリング(6210)は、第1レベル金属VSUBSに
よってパッドVSSへつながった基板電源625へつな
がれる。基板電源は基板のバイアス発生器回路でもよ
い。ガードリング621はVDD1がVDD2よりも正
になった時に電流を集めることによって保護を与える。
8個の金属DVDDと8個のVDDLコンタクトエリア
(そのうちの5個は省略記号のドットで示されている)
がDVDDとVDDLとへの低インピーダンス接続を提
供する。ガードリング621のすべての側面に9個の金
属コンタクトがあって、低インピーダンス接続VSUB
Sを提供している。このようにして、突然の高電流も構
造をバーンアップすることがない。
と図3のトランジスタT4とを示している。図27にお
いて、省略記号で示されたそれの長さの約75%を有す
る細長いタンク651がn−タンクの境界のすぐ内側に
n+の長方形の帯状領域653を有している。p+材料
の内部細線655がコンタクトによって幅広い金属導体
661へつながれている。別の1つの金属導体663が
n+帯状領域653ヘつながって、低インピーダンスを
実現している。
続されたトランジスタ構造を示しており、違いは図5に
おいて2個であるカスケードトランジスタの代わりにn
−ウエル711中に3個のトランジスタがカスケード接
続されているということである。n+拡散A1、A2、
A6、A3領域とp+領域A4、A5、A7はすべてn
−ウエル711中に設けられている。PADが金属71
5へつながれ、金属715は領域A1とA4とへコンタ
クトしている。別の金属ストライプ721(図5のM1
のような)が領域A2およびA5へコンタクトしてそれ
らをつないでいる。別の1つの金属ストライプ723が
領域A6とA7とをつないでいる。このようにして、n
−ウエル711中に形成されるトランジスタがカスケー
ド接続される。FET N7は領域A3へつながるn+
領域731を有している。別の1つのn+領域733は
金属細線741によってVSSへつながれている。ゲー
ト735が上述の領域731と733との間の上に取り
付けられている。
れたような静電的放電保護回路を作製するプロセスは、
拡散によってn−ウエル711を形成しそれによってウ
エルが基板の伝導形と逆の伝導形になるようにする工程
(1501)を含んでいる。次に、工程(1503)に
よって領域A1、A2、A6と領域A4、A5、A7が
パターン化される。このように、このプロセスによって
ウエルTKまたは711中およびウエル外の基板中に個
別半導体領域A1、A2、A6、A3が確立され、ウエ
ル中にバイポーラトランジスタ(例えば図5のT7とT
8)が、少なくともそれらのバイポーラトランジスタの
1つがウエル外の基板中の半導体領域の少なくとも1つ
を含む電界効果トランジスタN7へつながれるように作
製される。工程(1507)では、N7のようなFET
の各々に対する多結晶シリコンゲートを堆積させる。次
の工程(1509)はA1−A7と一緒にゲート735
のそれぞれの側にn+とp+領域731と733を拡散
させる。工程(1511)は金属715、721、72
3、741の個別領域を同時に堆積させ、領域741に
おけるVSSのコンタクトと共にウエル711中でのト
ランジスタのカスケード接続とトランジスタへのコンタ
クト形成とを実現する。工程(1511)は、このよう
にウエル中でA2とA5(そして図28のA6、A7)
のような個別半導体領域の少なくとも2つの間の接続を
堆積させて、そのウエル中でバイポーラトランジスタを
カスケード接続する。工程(1511)はまた、ボンド
パッドの堆積を行って、それらのボンドパッドの1つ
(例えばバッファ入力または出力)をウエルTK中の半
導体領域A1とA4へ接続し、更にボンドパッドVSS
の第2のものを電界効果トランジスタN7へ接続する工
程を含んでいる。
ための回路を作製する2つの別のプロセスを示してい
る。両者はSCRへまたはボンドパッドへ抵抗接続され
た区分の中に電界効果トランジスタを作製する工程を含
んでいる。これらの区分は静電的放電事象の発生時に基
板を通して静電的放電保護回路をトリガするようにそれ
の近辺に位置している。
時点(1611)で開始され、例えば、図6と図7に示
されたようにn−タンクを形成する工程(1613)へ
進む。次に、工程(1615)で図23または図25に
示されたように、トランジスタのためのn+およびp+
領域のパターン加工とn+抵抗体のパターン加工が行わ
れる。工程(1619)は各FETのための多結晶シリ
コンゲートを供給する。次に続く工程(1621)はn
+およびp+領域の拡散である。このようにして、場合
によってSCRへあるいはボンドパッドへ抵抗を通して
つながれた区分中に電界効果トランジスタが作製され
る。ESDの目的の抵抗接続がつながれるボンドパッド
を含むボンドパッドは、工程(1623)における1つ
または複数のレベルの金属堆積によって得られる。
(1701)で開始され、図24に示されたようなn−
タンクとn−タンク抵抗体を作製する工程(1703)
へ進む。それに続いて工程(1705)とそれに続く工
程(1619)−(1623)において、n+およびp
+領域のパターン加工が行われる。こうして、工程(1
705)と(1623)では同様にn+材料のパターン
加工と金属の堆積とによる抵抗体の定義が行われる。
リント配線板1711は、入力I、出力O、第1の電源
電圧V、そしてアース基準ラインのような(例えば0ボ
ルトの)第2の電源電力のための導体を備えたカードコ
ネクタ1713を有している。これらの導体は電圧Vの
ためのライン1721とアースのためのライン1723
を含むプリント配線を供給する。ライン1721は、例
えばマイクロプロセッサのような集積回路1731の汚
れたVDDときれいなVDD端子と(VDD1とVDD
2)へつながれている。ライン1723はIC1731
の汚れたVSSときれいなVSS(VSS1とVSS
2)とへつながれている。同様に、ライン1721と1
723は、例えばメモリチップのような集積回路チップ
1741、1743、1745、1747の電源端子へ
つながれている。
用システムから切り離す時にザップZが、電圧Vまたは
アース用の電源導体や、入力Iまたは出力Oのような導
体のどれかに突入することが考えられる。内部回路が損
傷を受けないように、集積回路チップ1731および1
741−1747にここに述べたようなESD保護回路
を備えて進歩したものにしておくことが有利である。
これらおよびその他の回路応用は、ここに述べたESD
保護回路と方法とによって改善できるものである。その
他の回路や装置、方法については、ここに参考のために
引用した1990年9月28日付けの、同時譲渡の米国
特許出願第590,106号(TI−14610)を参
照されたい。図32−図37はこの出願の図17、1
4、1、33、19、29に対応している。図32−図
37中の符号はこの出願の対応する図面中の符号と同じ
ようになっており、ここでの別の図面の符号には対応し
ていない。
通信のための出力バッファと入力バッファとを示してい
る。これらのバッファはESD保護された進歩したもの
となっている。図17を参照すると、添字’a’また
は’b’を付けたバッファへ供給される内部信号は、例
えば信号CREQab を送受するために互いに接続さ
れたプロセッサAまたはBに関連するものである。外部
信号を表すには添字を連結する。プロセッサが出力パッ
ドをサンプリングすることによって見る値はプライ
ム(’)を付けて示されている。すべての信号はバッフ
ァへ入れられ、高インピーダンス状態に置かれることが
可能である。バッファ回路の背景に関しては米国特許第
4,928,023号を参照されたい。
の間の接続を示しており、ここでは1つの通信ポートが
制御およびデータ信号を介して他方のプロセッサ中の通
信ポートへつながっている。通信ポートを介して2つの
マイクロコンピュータ10がつながれる時は、入力およ
び出力のFIFOレジスタ540および550が結合さ
れ、相互通信のFIFOの数が2倍になる。これらの2
つのマイクロコンピュータはピンの両立性に適したピン
を有し、6個の通信ポート50−55の任意の1つを介
して直接、接続することができる。回路500は調停
(arbitration)とハンドシェークを行う。
用すべきマイクロコンピュータ例に関するアーキテクチ
ャが示されている。マイクロコンピュータ10は中央演
算ユニット12、制御器14、そして直接記憶アクセス
(DMA)のコプロセッサ(coprocessor)
22を有する。ランダムアクセスメモリ(RAM)16
および18と読み出し専用メモリ(ROM)20とが備
えられて、それらは保護されている。周辺ポート24お
よび26を用いて外部接続がなされており、それはマイ
クロコンピュータ10の外部端子への各種のバス信号を
多重化し、また外部端子を経由してデータの送受を行う
ようになった外部装置との通信のための特別な目的のた
めの信号を供給する。データバス30は、メモリ16、
18そして20、周辺ポート24、25、そして26、
それにCPU(12)の間でデータ信号を通信する1組
のデータライン(30d)を含んでいる。バス30は、
これもCPU(12)、周辺ポート24、25、そして
26、それとメモリ16、18、そして20の間につな
がれたアドレスライン(30a)と(30b)の組をそ
れぞれ含んでいる。
あって、それは最も最近使用された命令コードを収納し
ており、外部メモリ装置がプログラム記憶のために使用
された時には、頻繁に使用される命令の取り出しを本質
的にオンボードのメモリと同じ程度の速度で可能とす
る。
各種のピンのすべて、または任意のものに適用でき、そ
れによってRAMおよびROMメモリ、CPU、DM
A、通信ポート、電源の接続と回路、クロック回路、制
御器、周辺ポートを保護することができる。
ここで、いくつかのリモート・マイクロコンピュータ1
0がモデムリンク450、451、452、そして45
3を介して50−55の組になったそれぞれの対応する
通信ポートへつながれ、またその他のローカル・マイク
ロコンピュータ10は組50−55の中のその他の通信
ポートを介して直接、接続されている。キーボード46
0、表示アセンブリ461、そして大量データ媒体46
5が通信ポートを介してローカル・マイクロコンピュー
タ10へつながれている。
例を示しており、このシステムはESD保護を備えた進
歩したものとなっており、すべてここに述べた各種のE
SD回路に従うESD保護を備えた進歩した集積回路を
有する複数個のESD保護されたメモリ350と35
1、そして周辺装置360と361へつながれたESD
保護された集積回路10を有している。集積回路10の
グローバルな周辺ポート24とローカルな周辺ポート2
6とはバッファを有し、外部装置とのインターフェース
を提供している。例えば、バス380をプログラムへの
アクセスに使用し、同時にバス390をデータまたはI
/Oアクセスに使用することができる。
0は、I/Oに集中的な用途において、他のシステムと
の付加的なバッファインターフェースを備えた使用可能
な16個の通信チャネルを都合よく有している。キーボ
ード、モニタ、ディスク駆動装置、プリンタ、表示アセ
ンブリ、トランスデューサ、モデム、その他のプロセッ
サ、ローカルエリアネットワーク(LAN)、そしてそ
の他の既知の、あるいはシステムがそれの使用を推奨す
るような今後開発される装置のような、周辺およびその
他の外部装置が周辺ポート24および26と通信ポート
50−55へ接続できる。これらの装置やデバイスのす
べて、いくつか、あるいは任意のものの中にある集積回
路の任意のもの、あるいはすべては、ここに述べたES
D保護によって進歩したものとすることができる。図3
5−図37は、例えば図31のそれのような1個または
複数個の回路カード上で、適宜、相互接続される。
とマイクロコンピュータ10相互通信を組み合わせた並
列処理システムアーキテクチャ構造の別の例を示してい
る。これらのチップのすべては、ここに述べたESD保
護によって進歩した望ましいものとなる。
刊のテキサスインスツルメンツ第3世代TMS320の
利用者ガイド(Texas Instruments
Third−Generation TMS320 U
ser’s Guide)の頁2−2から頁2−5に
は、進歩したデジタル信号プロセッサチップのピンの表
が示されている。このチップは、4本のボルト供給ピン
VDD(3−0)、2本の5ボルト供給ピンIODVD
D(1,0)、2本の5ボルト供給ピンADVDD
(1,0)、1本の5ボルト供給ピンPDVDD、2本
の5ボルト供給ピンDDVDD(1,0)、そして1本
の5ボルト供給ピンMDVDDを有している。アースピ
ンは、4本のピンVSS(3−0)、4本のピンDVS
S(3−0)、2本のアースピンCVSS(1,0)、
そして1本のアースピンIVSSである。基板ピンSU
BSはアースへつなぐことができる。
またはそれ以上の同心リングのうち、2個の配置を示し
ている。4本のVDDピンは導体810の4辺のおのお
のの中心でつながれたボンドパッドへつながっている。
4本のVSSピンは導体811の4辺のおのおのの中心
でつながれたボンドパッドへつながっている。付加的な
同心導体(部分的に示されている)は外方向に順に、C
VSS、ADVDD、PDVDD、そしてDVSSとな
っている。この配置は、ここに述べたSCR、トランジ
スタ、単体およびカスケード接続されたダイオード、そ
の他のESD半導体構造を、閉じた、切断されていな
い、連続なループ、長方形、正方形、またはチップ周辺
に配置されて対称的で低インピーダンス形状を持つその
他の電源供給導体と組み合わせた、ESD保護された配
置構造を形成するように改善される。そのような閉じた
ループの任意の1個へつながる複数個の電源供給パッド
は、ループ上で互いにほぼ等間隔に配置され、接続され
ていることが望ましい。例えば、トランジスタT3はV
DD1とVSS1が接近しているところで、各側辺の中
央近くに位置することが望ましい。図1および図2のト
ランジスタT2は、1つの実施例では低インピーダンス
のためのVDDLおよびDVDDの両パッドに近い場所
の隅815に位置するのが望ましい。SCRはチップ上
の各入力パッドの近くと各出力パッドの近くに位置して
いる。このようにすれば、ザップが各ESD回路に効率
よく到達し、回り道をすることなくそこで消費される。
説明してきた。本発明の範囲が、ここに述べたものとは
異なるが、本発明の特許請求の範囲に含まれるような実
施例を包含するものであることは理解されたい。
ュータ”という用語は、マイクロコンピュータはメモリ
を必要とし、”マイクロプロセッサ”はメモリを必要と
しないものであるという意味で使用されることがある。
ここでの使用は、これらの用語が同義語であり得、等価
なものを指し得るということである。”処理回路”とい
う用語は、ASIC(特定用途向け集積回路)、PAL
(プログラム可能なアレイ論理回路)、PLA(プログ
ラム可能な論理アレイ)、デコーダ、メモリ、非ソフト
に基づく(non−software based)プ
ロセッサ、あるいはその他の回路、または任意のアーキ
テクチャのマイクロプロセッサとマイクロコンピュータ
を含むデジタルコンピュータ、あるいはこれらの組み合
わせを意味する。含むという用語は本発明の範囲を考え
る場合には不完全的に解釈されるべきである。
量的でもよく、直接的でもあるいは間接的でもよく、仲
介回路を経てもあるいはそうでなくともよい。pまたは
nの伝導形の要素は、電圧の極性を逆にすることによっ
て互いに逆に交換してもよい。組み込みは、シリコン、
ガリウム砒素、あるいはその他の電子材料群中への個別
部品の形でも、完全な集積回路の形でも行われることが
でき、あるいは光学に基づいたもの、あるいはその他の
技術に基づく形態および実施例中にも可能である。本発
明の各種の実施例は、ハードウエア、ソフトウエア、あ
るいはマイクロコード化されたファームウエアを採用す
ることができ、あるいはそれらの中に具体化されること
ができることを理解されたい。プロセス図もまたマイク
ロコード化された、そしてソフトウエアに基づいた実施
例に対するフロー図を代表している。
たが、この説明は限定的な意図のものではない。本明細
書を参照することによって、図示の実施例に対する各種
の修正や組み合わせが、本発明のその他の実施例と共に
当業者には明らかであろう。従って、本発明の特許請求
の範囲はそれらの修正や実施例を包含するものと解釈さ
れるべきである。
る。 (1)集積回路であって:基板と少なくとも第1と第2
のボンドパッドとを有する半導体ダイ;前記半導体ダイ
上に作製され、前記第1のボンドパッドへ接続された内
部回路;前記第1と第2のボンドパッド間に接続され
て、電界効果トランジスタと直列に接続されたカスケー
ド接続のバイポーラトランジスタを含む、静電的放電保
護回路;を含む集積回路。
記電界効果トランジスタがいずれも前記第2のボンドパ
ッドへ接続されたゲートとドレインとを有している集積
回路。
記電界効果トランジスタが、前記カスケード接続のバイ
ポーラトランジスタの少なくとも一方とは逆の形の寄生
バイポーラトランジスタを有している集積回路。
記カスケード接続のバイポーラトランジスタが同じ形で
ある集積回路。
記基板とは逆の伝導形のタンクを有し、前記タンク中に
前記カスケード接続のバイポーラトランジスタが作製さ
れている集積回路。
記カスケード接続のバイポーラトランジスタの一方が前
記タンク中に逆の伝導形の2つの領域を含んでいる集積
回路。
記カスケード接続のバイポーラトランジスタがそれぞれ
前記タンク中に逆の伝導形の第1と第2の領域を含んで
おり、前記集積回路が更に前記バイポーラトランジスタ
の一方のトランジスタの第1の領域を前記バイポーラト
ランジスタの他方のトランジスタの逆の伝導形の第2の
領域へつなぐ伝導層を前記タンクの上に含んでいる集積
回路。
記電界効果トランジスタが、前記タンクの境界を横切っ
て侵入し前記カスケード接続のバイポーラトランジスタ
の一方のトランジスタの一部分を形成する半導体領域を
有している集積回路。
記タンクが逆の伝導形の2つの領域を有し、それらがい
ずれも前記第1のボンドパッドへつながれており、前記
2つの領域のうちの一方が前記カスケード接続のバイポ
ーラトランジスタの一方のトランジスタの一部分となっ
ている集積回路。
回路であって:ボンドパッドを有する第1の伝導形の基
板;前記基板上に前記基板とは逆の伝導形のソースとド
レインを有する電界効果トランジスタ;前記基板上に設
けられて、前記基板とは逆の伝導形のタンク;前記タン
クに隣接して設けられて、前記タンクと同じ伝導形で前
記タンクよりも大きい伝導率を有する第1、第2、そし
て第3の領域;前記タンクに隣接して設けられて、前記
タンクとは逆の伝導形の第4と第5の領域であって、前
記第1と第4の領域が前記ボンドパッドへ接続され、前
記第2と第5の領域が互いに接続され、前記第3の領域
が前記電界効果トランジスタと結合され、そして前記電
界効果トランジスタが更に前記第2のボンドパッドへ接
続されているようになった第4と第5の領域;を含む静
電的放電保護回路。
路であって、前記第3の領域が前記タンクの境界を横切
っている静電的放電保護回路。
路であって、前記第4と第5の領域がトランジスタのエ
ミッタを含み、前記第2と第3の領域がトランジスタの
ベース接続を含み、前記基板が前記複数個のエミッタに
対する1つのコレクタを含んでいる静電的放電保護回
路。
して前記信号パッドと前記供給電圧パッドとの間に接続
されたカスケード接続のトランジスタを含む集積回路で
あって、それによって静電的放電保護を提供している集
積回路。
て、前記カスケード接続のトランジスタがバイポーラト
ランジスタを含んでいる集積回路。
て、前記カスケード接続のトランジスタが、ベースを有
し前記信号パッドへ接続されたエミッタを有する第1の
トランジスタと、前記供給電圧パッド接続されたベース
を有し前記第1のトランジスタの前記ベースへ接続され
たエミッタを有する第2のトランジスタを含み、前記集
積回路が前記第1と第2の両トランジスタのコレクタを
含む基板を有している集積回路。
更に、前記基板へ接続された別の供給パッドを含む集積
回路。
更に、前記信号パッドへ接続されたバッファ回路と、前
記バッファ回路へ接続され更に前記カスケード接続のト
ランジスタ間の接続へつながれたバッファ供給電圧パッ
ドとを含む集積回路。
て、前記バッファ回路へ接続された第2のバッファ供給
電圧パッドと、前記基板と前記第2のバッファ供給電圧
パッドとの間に接続されたダイオード構造とを含む集積
回路。
更に、バッファ供給電圧パッドと前記バッファ供給電圧
パッドへ接続されたCMOSバッファ回路とを含み、前
記CMOSバッファが前記バッファ供給電圧パッドと前
記信号パッドとの間に接続されたベースとエミッタとを
有する寄生バイポーラトランジスタを有し、前記基板が
静電的放電を消費するための前記バイポーラトランジス
タのコレクタとして働くようになった集積回路。
更に、前記基板と前記信号パッドとの間にダイオード構
造を含む集積回路。
更に、前記基板と前記供給電圧パッドとの間にダイオー
ド構造を含む集積回路。
とも第1と第2の導体とを有する電子システムであっ
て、前記第1の導体が、前記第1の導体へ接続された第
1の組の供給ピンと前記第2の導体へ接続された第2の
組の供給ピンとを有する1つの集積回路へ第1レベルの
供給電圧を運ぶように接続されており、また前記集積回
路が前記第1と第2の組の供給ピンへ接続された内部回
路と、前記第1と第2の組の供給ピンへ接続されたトラ
ンジスタとダイオードの回路網を含む静電的放電保護回
路とを有し、前記トランジスタの回路網が前記第1の組
の供給ピンの少なくとも1つと前記第2の組の供給ピン
の少なくとも1つとの間に接続された相互接続されたト
ランジスタを有している電子システム。
って、前記集積回路は基板を有し、前記相互接続された
トランジスタがそれらのトランジスタのうちの1つのト
ランジスタのエミッタを別の1つのトランジスタのベー
スへつながれて、コレクタが静電的放電事象が発生した
時に前記相互接続されたトランジスタを駆動するように
前記基板へ電流を戻すように働くようになっている電子
システム。
って、前記トランジスタの少なくとも1つがガードリン
グを有している電子システム。
って、前記集積回路が基板を含み、前記内部回路の少な
くとも1つが瞬間的な電流を運ぶようになっており、前
記相互接続されたトランジスタがカスケード接続されて
前記瞬間的な電流を増幅し、それによって静電的な電荷
を前記基板へ散逸させるようになった電子システム。
圧のためのボンドパッドと、前記ボンドパッドへ接続さ
れた同心の閉じた導電性ループとをその上に備えた半導
体基板;前記同心の閉じた導電性ループへ接続されて静
電的放電を消費させるようになったトランジスタとダイ
オードの回路網;を含む集積回路。
更に、前記ループの対へ接続されたバッファ回路を前記
基板上に含み、前記バッファ回路へ接続されて静電的放
電を前記基板中へ流すように働くSCR回路を含む集積
回路。
長い半導体タンク;前記タンクに隣接してそれへ接続さ
れた、H字形に区分された電界効果トランジスタ;を含
む静電的放電保護回路。
路であって更に、前記H字形のトランジスタの内部へヘ
アピン状に接続された細長い抵抗体を含む静電的放電保
護回路。
長い半導体タンクを含み、更に前記タンクと一般的に並
列で、電界効果トランジスタと抵抗体との左右対称なG
字形の2つの組み合わせを含む静電的放電保護回路。
の供給電圧レベルのために接続された第1の組の供給ピ
ンと、一般的に第2の供給電圧レベルのために接続され
た第2の組の供給ピンとを含み、更に前記第1の組の供
給ピンへつながれた内部回路と、前記第1の組の供給ピ
ンの少なくとも2つの供給ピンの間に接続された静電的
放電保護回路とを含む集積回路。
更に、基板を含み、前記静電的放電保護回路がバイポー
ラトランジスタと、前記バイポーラトランジスタのコレ
クタとして機能する基板とを含んでいる集積回路。
更に、信号ピンを含み、また前記基板を前記第1の組の
1つのピンと前記第2の組の1つのピンと前記信号ピン
へ接続している静電的保護ダイオード構造を含む集積回
路。
更に、信号ピンを含み、また前記第1の組の1つのピ
ン、前記第2の組の1つのピン、そして前記信号ピンへ
接続されたCMOSバッファ回路を含む集積回路。
ンドパッドと内部回路とを有する集積回路のための静電
的放電保護回路であって:前記基板上に作製されて第1
の前記ボンドパッドへ接続されたラッチ可能な回路;第
2の前記ボンドパッドへの接続を有する電界効果トラン
ジスタであって、前記ラッチ可能な回路に接近して配置
され、それによって静電的放電事象が発生した時に前記
電界効果トランジスタが前記基板中へ電流を注入して前
記ラッチ可能な回路をラッチし、それによって前記集積
回路を保護するようになった電界効果トランジスタ;を
含む静電的放電保護回路。
記ラッチ可能な回路がSCR回路を含み、前記電界効果
トランジスタがそれぞれ前記第1のボンドパッドへの抵
抗性接続を有している静電的放電保護回路。
ンドパッドと内部回路とを有する集積回路のための静電
的放電保護回路であって:前記基板上に作製された少な
くとも1つのデバイスを備え、第1の前記ボンドパッド
へ接続されて駆動されることによって前記基板中へ放電
を散逸させるように接続された回路;前記回路を駆動す
るように抵抗性接続をそれぞれ備えた1組の電界効果ト
ランジスタ;を含む静電的放電保護回路。
記1組の電界効果トランジスタが第2の前記ボンドパッ
ドへ接続されている静電的放電保護回路。
ッチ可能な回路を含む静電的放電保護回路。
記電界効果トランジスタの各々がゲートと第1および第
2のトランジスタ領域とを有し、前記第1の領域が前記
ラッチ可能な回路へ抵抗を介して接続されており、前記
第2の領域が前記ラッチ可能な回路がつながれた前記第
1のボンドパッドとは別の少なくとも1つのボンドパッ
ドへ接続されており、また前記電界効果トランジスタが
静電的放電保護のために前記ラッチ可能な回路をトリガ
するように動作するようになった静電的放電保護回路。
を備えた基板;区分化された出力バッファ;前記基板中
の電圧に応答してトリガできる静電的放電保護回路;前
記出力バッファの区分から前記ボンドパッドの1つへの
抵抗性接続であって、前記出力バッファが静電的放電事
象の発生時に前記静電的放電保護回路をトリガするため
の電圧を発生させるために十分な電流を前記基板中へ注
入するように動作するようになった抵抗性接続;を含む
集積回路。
て、前記静電的放電保護回路が相互接続されたバイポー
ラトランジスタを含んでいる集積回路。
て、前記出力バッファが低抵抗基板上のCMOS構造を
有している集積回路。
ための回路を製造する方法であって、1つのボンドパッ
ドへ抵抗を介して接続された区分化された電界効果トラ
ンジスタ回路を、前記区分を前記静電的放電保護回路に
接近して配置して、それによって静電的放電事象が発生
した時に前記基板を通してそれをトリガできるように作
製する工程を含む方法。
法であって、半導体基板中に逆の伝導形の半導体ウエル
を形成する工程と、前記ウエル中と前記ウエルの外側の
前記基板中とに個別の半導体領域を複数個形成する工程
であって、それによって前記ウエル中にバイポーラトラ
ンジスタを作製し、それらのバイポーラトランジスタの
少なくとも1つが前記ウエルの外側の前記基板中の前記
半導体領域の少なくとも1つを含む電界効果トランジス
タへ接続されているようにする工程とを含む方法。
に、前記ウエル中の前記個別の半導体領域の少なくとも
2つの間に接続を堆積して、前記ウエル中のバイポーラ
トランジスタをカスケード接続する工程を含む方法。
ンドパッドを堆積して、前記ボンドパッドの1つを前記
ウエル中の前記半導体領域の少なくとも別の1つへ接続
し、前記ボンドパッドの第2のものを前記電界効果トラ
ンジスタのボンドパッドへ接続する工程を含む方法。
ボンドパッド、1つの伝導形の基板、そして静電的放電
保護回路を含み、前記静電的放電保護回路が前記基板中
に半導体タンクを有し、前記タンク中に形成され前記第
1のボンドパッドへ接続された逆の伝導形の複数個の領
域を有し、更に基板とは逆に伝導形を有する半導体領域
の列を有する電界効果トランジスタを有し、前記列が前
記タンクに隣接して位置しており、前記列のいくつかが
前記第2のボンドパッドへ接続されている集積回路。
て、前記列と前記タンクとの間隔が5ミクロンよりも小
さい集積回路。
更に、前記電界効果トランジスタの前記列のいくつかへ
接続された出力パッドを含む集積回路。
て、前記静電的放電保護回路が左右対称である集積回
路。
て、前記列が本質的に前記タンクに直交している集積回
路。
と第2のパッド(VDD1、VSS1)とを備えた半導
体ダイを有している。前記半導体ダイ上に内部回路(C
11)が作製されて前記第1のボンドパッド(VDD
1)へ接続される。カスケード接続されたバイポーラト
ランジスタ(T1、T2、T3)を含む静電的放電保護
回路が前記第1と第2のボンドパッド(VDD1、VS
S1)との間に電界効果トランジスタ(P1;N1)と
直列に接続される。別の例では、前記集積回路の出力バ
ッファが区分化される。静電的放電保護回路は前記基板
中の電圧に応答してトリガできる。前記出力バッファの
区分から前記ボンドパッドの1つへ抵抗性接続が設けら
れる。前記出力バッファは静電的放電事象が発生した時
には、前記静電的放電保護回路をトリガするための電圧
を発生するために十分な電荷を前記基板中へ注入するよ
うに動作する。その他の回路、デバイス、システム、お
よび方法についても開示されている。
ンスツルメンツ社1991年。本特許ドキュメンツの開
示部分には著作権およびマスクワーク(mask wo
rk)保護の対象となる材料が含まれている。本著作権
およびマスクワーク権利の所有者は、本特許ドキュメン
ツまたは開示が特許および登録商標事務所における特許
書類または記録として複写されることに関しては異議を
唱えるものではないが、それ以外に関してはすべての著
作権およびマスクワークの権利を保有する。
渡の米国特許出願および米国特許を、ここに参考のため
引用する。 出願番号 出願日 TI社ケース番号 第488,590号 1990年3月 5日 TI−14246 第213,499号 1988年6月27日 TI−11444B 第550,228号 1990年7月10日 TI−12011B 米国特許 第4,630,162号 TI−10476 第4,692,781号 TI−10508 第4,855,620号 TI−12845 第4,896,243号 TI−13548 第4,928,023号 TI−12607 第4,939,616号 TI−13141A
図。
ースされた場合に、VDDとVSSとの間の論理回路を
保護するために使用されるトランジスタの断面図。
えたNMOSおよびPMOSデバイスの断面図。
カスケード接続されたバイポーラデバイスを駆動するN
MOSデバイスの断面図。
SCRをトリガするために使用される抵抗体によって保
護された多重NMOSデバイスの断面図および部分的電
気回路図。
よって保護された多重NMOSデバイスの別の1つのE
SD保護の断面図および部分的電気回路図。
特性を示す電流対電圧のグラフ。
を示す模式図。
とを示す模式図。
とを示す模式図。
した2つの進歩したESD回路の模式図。
した2つの進歩したESD回路の模式図。
SD保護の模式図。
模式図。
式図。
分の断面図。
面図。
面図。
面図。
面図。
面図。
面図。
面図。
作製するプロセスのフロー図。
を作製するプロセスのフロー図。
されたプリント回路板の部分的に描画的で、部分的にブ
ロック的な図。
タにおいて、ESD保護を適用する相互接続されたバッ
ファ回路の模式図。
タにおいて、ESD保護を適用する相互接続された通信
ポートの電気的ブロック図。
の1台の電気的ブロック図。
辺デバイスを有するシステムの電気的ブロック図。
辺デバイスを有するシステムの電気的ブロック図。
辺デバイスを有するシステムの電気的ブロック図。
電圧供給導体の微視的平面図。
Claims (17)
- 【請求項1】 静電放電保護回路を形成する方法であっ
て、 逆導電型の半導体基板内に半導体タンクを形成する工程
と、 前記タンク内および前記タンク外の前記基板内に個別の
半導体領域を形成する工程と、 前記タンク外の前記基板内で少なくとも1つの前記半導
体領域を含む電界効果トランジスタの第1ソース/ドレ
イン領域が少なくとも1個のバイポーラトランジスタに
接続されるように、部分的に前記タンク内に位置し、カ
スケード接続された複数のバイポーラトランジスタを形
成する工程と前記電界効果トランジスタの第2ソース/
ドレイン領域と前記タンク内の前記個別半導体領域の1
つを抵抗結合する工程とを含む前記方法。 - 【請求項2】 請求項1において更に、ボンディングパ
ッドを形成し、そのうち1つのボンディングパッドを前
記タンク内の半導体領域の少なくとも1つに接続し、も
う1つのボンディングパッドを前記電界効果トランジス
タに接続する工程を含む前記方法。 - 【請求項3】 静電放電保護回路用トリガ回路を形成す
る方法であって、 エミッタと、ベースと、コレクタとを備えたバイポーラ
接合トランジスタを半導体基板内に形成する工程と、前記コレクタと前記エミッタのいずれか1個をボンディ
ングパッドに接続する工程と、 それぞれが第1ソース/ドレイン領域および第2ソース
/ドレイン領域を備えた複数の電界効果トランジスタを
並列に形成する工程と、 前記並列電界効果トランジスタのそれぞれの前記第1ソ
ース/ドレイン領域と前記ベースを抵抗結合する工程と
を含む前記方法。 - 【請求項4】 請求項3において、複数の電界効果トラ
ンジスタを形成する前記工程で静電放電が生じたときに
前記バイポーラ接合トランジスタをトリガするように構
成された4個のトランジスタが形成される前記方法。 - 【請求項5】 請求項3において、前記抵抗結合工程で
半導体拡散領域が形成される前記方法。 - 【請求項6】 請求項3において更に、前記コレクタと
前記エミッタの他の1個を前記半導体基板に接続する工
程を含む前記方法。 - 【請求項7】 請求項3において、前記半導体基板がシ
リコン基板を含む前記方法。 - 【請求項8】 半導体装置を形成する方法であって、 第1導電型の半導体基板を用意する工程と、 第2導電型のタンク領域を前記基板に形成する工程と、 前記タンク領域内で前記第1導電型の第1ドーピング領
域を形成する工程と、 前記タンク領域内で前記第1ドーピング領域から離れた
位置に前記第2導電型の第2ドーピング領域を形成する
工程と、 前記基板内で前記タンク領域から離れた位置に、チャン
ネル領域で分離された前記第2導電型の第1および第2
ソース/ドレイン領域を含む電界効果トランジスタを形
成する工程と、 前記第1ソース/ドレイン領域と前記第2ドーピング領
域を抵抗結合する工程とを含む前記方法。 - 【請求項9】 請求項8において、前記第1導電型をp
型とする前記方法。 - 【請求項10】 請求項8において更に、前記タンク領
域内で、前記第1ドーピング領域に隣接した位置に、前
記第二導電型の第3ドーピング領域を形成する工程、及
び前記第1および第3ドーピング領域とボンディングパ
ッドとの接続工程を含む前記方法。 - 【請求項11】 請求項8において更に、前記チャンネ
ル領域の上にゲート領域を形成し、前記ゲート領域およ
び前記ソース/ドレイン領域を電源ノードに接続する工
程を含む前記方法。 - 【請求項12】 請求項8において更に、第3および第
4ソース/ドレイン領域を含む第2電界効果トランジス
タを形成し、前記第3ソース/ドレイン領域と前記第2
ドーピング領域を抵抗結合する工程を含む前記方法。 - 【請求項13】 請求項8において、前記半導体装置が
静電放電保護回路を含む前記方法。 - 【請求項14】 静電放電保護回路を形成する方法であ
って、 第1導電型ドーピングタンク領域を第2導電型シリコン
基板に形成する工程と、複数の高濃度ドーピング領域 を形成する工程であって、
前記高濃度ドーピング領域は、対応するチャンネル領域
によって分離される複数の第1ソース/ドレイン領域と
複数の第2ソース/ドレイン領域を有し、前記ソース/
ドレイン領域のそれぞれが前記第1導電型にドーピング
されるとともに前記タンク領域から分離され、前記複数
の高濃度ドーピング領域が前記タンク領域内に形成され
る前記第1導電型の少なくとも1個の高濃度ドーピング
領域を含む前記工程と、少なくとも1個の前記高濃度領域を対応の前記各第1ソ
ース/ドレイン領域に接続するための複数の抵抗領域を
形成する工程と、 前記各チャンネル領域上に絶縁状態でポリシリコンゲー
トを形成する工程と、 少なくとも1層の金属層を形成することにより、前記高
濃度ドープされた領域の少なくとも1個に接続されるボ
ンディングパッドを形成するとともに、前記第2ソース
/ドレイン領域および前記ゲートを電源ノードへ接続す
る工程とを含む前記方法。 - 【請求項15】 請求項14において、ドーピングタン
ク領域を形成する前記工程および複数のドーピング抵抗
領域を形成する前記工程を同時に行なう前記方法。 - 【請求項16】 請求項14において、複数のnドーピ
ング領域を形成する前記工程および複数のドーピング抵
抗領域を形成する前記工程を同時に行なう前記方法。 - 【請求項17】 請求項14において、複数のpドーピ
ング領域を形成する前記工程および複数のドーピング抵
抗領域を形成する前記工程を同時に行なう前記方法。
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