JP3339496B2 - 半導体記憶装置 - Google Patents
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- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）回路、ＤＲＡＭ
（ダイナミック・ランダム・アクセスメモリ）回路等の
メモリ回路を備える半導体記憶装置に関し、特にアクセ
ス速度を高めた半導体記憶装置に関する。
ック・ランダム・アクセス・メモリ）回路、ＤＲＡＭ
（ダイナミック・ランダム・アクセスメモリ）回路等の
メモリ回路を備える半導体記憶装置に関し、特にアクセ
ス速度を高めた半導体記憶装置に関する。
【０００２】
【従来の技術】近年のメモリ回路のうち、ＳＲＡＭ回路
は、図９に示すように６個のトランジスタ、すなわち、
ゲート・ドレインが交差接続された一対のＮＭＯＳ型ド
ライバトランジスタＴｒ１，２と、ゲートがワード線Ｗ
Ｌに接続されて前記ドライバトランジスタＴｒ１，２を
デジット線対Ｄ，／Ｄに対して断接するための一対のＮ
ＭＯＳ型アクセストランジスタＴｒ３，４と、前記ドラ
イバトランジスタＴｒ１，２とアクセストランジスタＴ
ｒ３，４の接続点であるノードＮ１，２と回路電源との
間にソース・ドレインが接続されかつゲートが前記ノー
ドＮ２，１に接続された一対のＰＭＯＳ型負荷トランジ
スタＴｒ５，６で構成された、いわゆる６Ｔｒメモリセ
ルが主流である。なお、前記負荷トランジスタＴｒ５，
６を負荷抵抗で構成したものもあるが、ここではこの構
成を含めて６Ｔｒメモリセルと称する。
は、図９に示すように６個のトランジスタ、すなわち、
ゲート・ドレインが交差接続された一対のＮＭＯＳ型ド
ライバトランジスタＴｒ１，２と、ゲートがワード線Ｗ
Ｌに接続されて前記ドライバトランジスタＴｒ１，２を
デジット線対Ｄ，／Ｄに対して断接するための一対のＮ
ＭＯＳ型アクセストランジスタＴｒ３，４と、前記ドラ
イバトランジスタＴｒ１，２とアクセストランジスタＴ
ｒ３，４の接続点であるノードＮ１，２と回路電源との
間にソース・ドレインが接続されかつゲートが前記ノー
ドＮ２，１に接続された一対のＰＭＯＳ型負荷トランジ
スタＴｒ５，６で構成された、いわゆる６Ｔｒメモリセ
ルが主流である。なお、前記負荷トランジスタＴｒ５，
６を負荷抵抗で構成したものもあるが、ここではこの構
成を含めて６Ｔｒメモリセルと称する。
【０００３】このようなメモリセルを備えるＳＲＡＭ回
路に対してメモリセルの選択及びメモリセルへのデータ
の書き込み、読み出しを行う方式として、外部同期信号
を使用しない非同期方式がある。この非同期方式は、例
えば図１０に書き込み動作タイミングを示すように、ア
ドレスＡｄｄが変化した後に／ＣＳ（チップセレクト）
信号、／ＷＥ（ライトイネーブル）信号、をＬ（ロウレ
ベル）とし、ワード線ＷＬ及びデジット線対Ｄ，／Ｄを
選択してメモリセルを選択する。そして、Ｄｉｎ（デー
タバス入力）に入力されるデータを、選択ワードが上が
った時点でメモリセルへの書き込みを行っている。しか
しながら、この非同期方式では、ＷＥがＬの間中メモリ
セルを選択している必要があるため、その間、回路電源
からデジット線を通してメモリセルに貫通電流が流れ、
その消費電流が増大するという問題がある。また、書き
込み動作中にアドレスチェンジが生じると、他のアドレ
スが選択されてしまい、誤書き込みを行う可能性がある
ので、／ＷＥがＬからＨへと切り換わる時間からアドレ
スチェンジが行われるまでの時間ＴＷＲを確保しなけれ
ばならない。
路に対してメモリセルの選択及びメモリセルへのデータ
の書き込み、読み出しを行う方式として、外部同期信号
を使用しない非同期方式がある。この非同期方式は、例
えば図１０に書き込み動作タイミングを示すように、ア
ドレスＡｄｄが変化した後に／ＣＳ（チップセレクト）
信号、／ＷＥ（ライトイネーブル）信号、をＬ（ロウレ
ベル）とし、ワード線ＷＬ及びデジット線対Ｄ，／Ｄを
選択してメモリセルを選択する。そして、Ｄｉｎ（デー
タバス入力）に入力されるデータを、選択ワードが上が
った時点でメモリセルへの書き込みを行っている。しか
しながら、この非同期方式では、ＷＥがＬの間中メモリ
セルを選択している必要があるため、その間、回路電源
からデジット線を通してメモリセルに貫通電流が流れ、
その消費電流が増大するという問題がある。また、書き
込み動作中にアドレスチェンジが生じると、他のアドレ
スが選択されてしまい、誤書き込みを行う可能性がある
ので、／ＷＥがＬからＨへと切り換わる時間からアドレ
スチェンジが行われるまでの時間ＴＷＲを確保しなけれ
ばならない。
【０００４】これに対し、外部同期信号を用いない点で
非同期方式に分類されるが、回路内部で生成するタイミ
ング信号に基づいてメモリセルを選択し、書き込み、読
み出しを行う内部同期方式が提案されている。この内部
同期方式では、特にデータの書き込み、読み出しのタイ
ミングでメモリセルを選択することで消費電流を低減す
るパルスワード方式が主流とされている。このパルスワ
ード方式は、図１１にその動作タイミングを示すよう
に、読み出し時はアドレスチェンジと／ＣＳ＝Ｌを受け
てＰＷ（パルスワード）信号が発生し、このＰＷ信号に
よってメモリセルを選択し、読み出し動作を実行する。
また、書き込み時はアドレスチェンジと／ＷＥ＝Ｌと書
き込みデータの変化（データチェンジ）とを受けてＰＷ
信号が発生し、このＰＷ信号によってメモリセルを選択
し、書き込み動作を実行する。このパルスワード方式で
は、読み出し動作及び書き込み動作のタイミングでのみ
メモリセルの選択が行われるため、前記した従来型の非
同期方式に比較すると、メモリセルが選択されている時
間が短縮でき、消費電流を低減する上では有効である。
なお、この種のパルスワード方式を採用するＳＲＡＭ回
路として、特開平５−７４１６２号公報に記載のものが
ある。
非同期方式に分類されるが、回路内部で生成するタイミ
ング信号に基づいてメモリセルを選択し、書き込み、読
み出しを行う内部同期方式が提案されている。この内部
同期方式では、特にデータの書き込み、読み出しのタイ
ミングでメモリセルを選択することで消費電流を低減す
るパルスワード方式が主流とされている。このパルスワ
ード方式は、図１１にその動作タイミングを示すよう
に、読み出し時はアドレスチェンジと／ＣＳ＝Ｌを受け
てＰＷ（パルスワード）信号が発生し、このＰＷ信号に
よってメモリセルを選択し、読み出し動作を実行する。
また、書き込み時はアドレスチェンジと／ＷＥ＝Ｌと書
き込みデータの変化（データチェンジ）とを受けてＰＷ
信号が発生し、このＰＷ信号によってメモリセルを選択
し、書き込み動作を実行する。このパルスワード方式で
は、読み出し動作及び書き込み動作のタイミングでのみ
メモリセルの選択が行われるため、前記した従来型の非
同期方式に比較すると、メモリセルが選択されている時
間が短縮でき、消費電流を低減する上では有効である。
なお、この種のパルスワード方式を採用するＳＲＡＭ回
路として、特開平５−７４１６２号公報に記載のものが
ある。
【０００５】
【発明が解決しようとする課題】ところで、前記パルス
ワード方式では、ロングサイクルの書き込み動作時にデ
ータチェンジが複数回生じたような場合には、データチ
ェンジの都度ＰＷ信号が発生してメモリセルが選択さ
れ、書き込み動作が実行される。そのため、データチェ
ンジの回数の増加に伴ってメモリセルが選択されている
時間が長くなり、パルスワード方式の特徴である消費電
流の低減効果が損なわれてしまうことになる。また、書
き込み後に同一メモリセルに対して読み出しを行う場合
に、当該メモリセルのデジット線対Ｄ，／Ｄのプリチャ
ージを完了してから読み出しを行う必要があるため、そ
のプリチャージを完了するまで読み出しが遅れることに
なり、高速アクセスを実現する上での障害になる。すな
わち、書き込み後に、次の読み出しのアドレス選択が直
ちに発生すると、デジット線対Ｄ，／Ｄに前データが残
っている状態で読み出しが行われることになり、誤読み
出しの要因となる。そのため、書き込み後にデジット線
対Ｄ，／Ｄのプリチャージを行うことが必要であり、そ
のプリチャージを行うための時間ＴＷＲだけ、次の読み
出しが遅れることになり、アクセス速度を向上する際の
障害になる。
ワード方式では、ロングサイクルの書き込み動作時にデ
ータチェンジが複数回生じたような場合には、データチ
ェンジの都度ＰＷ信号が発生してメモリセルが選択さ
れ、書き込み動作が実行される。そのため、データチェ
ンジの回数の増加に伴ってメモリセルが選択されている
時間が長くなり、パルスワード方式の特徴である消費電
流の低減効果が損なわれてしまうことになる。また、書
き込み後に同一メモリセルに対して読み出しを行う場合
に、当該メモリセルのデジット線対Ｄ，／Ｄのプリチャ
ージを完了してから読み出しを行う必要があるため、そ
のプリチャージを完了するまで読み出しが遅れることに
なり、高速アクセスを実現する上での障害になる。すな
わち、書き込み後に、次の読み出しのアドレス選択が直
ちに発生すると、デジット線対Ｄ，／Ｄに前データが残
っている状態で読み出しが行われることになり、誤読み
出しの要因となる。そのため、書き込み後にデジット線
対Ｄ，／Ｄのプリチャージを行うことが必要であり、そ
のプリチャージを行うための時間ＴＷＲだけ、次の読み
出しが遅れることになり、アクセス速度を向上する際の
障害になる。
【０００６】また、近年ではメモリセルの微細化、高密
度化を図るために、負荷トランジスタあるいは負荷抵抗
を備えない、４Ｔｒメモリセルと称するメモリセルが提
案されている。図１２はその回路を示しており、一対の
ＮＭＯＳトランジスタで構成されるドライバトランジス
タＮＭＯＳ１，２と、一対のＰＭＯＳトランジスタで構
成されるアクセストランジスタＰＭＯＳ１，２で構成さ
れており、ドライバトランジスタはゲート・ドレインを
交差接続し、アクセストランジスタはゲートをワード線
ＷＬに接続し、ソース・ドレインを前記ドライバトラン
ジスタＮＭＯＳ１，２の各ノードＮ１，Ｎ２とデジット
線対Ｄ，／Ｄの間に接続している。この４Ｔｒメモリセ
ルでは、デジット線対Ｄ，／Ｄをプリチャージ回路を介
して回路電源に接続することで、プリチャージ時にはア
クセストランジスタＰＭＯＳ１，２におけるサブスレッ
ショルドリーク電流によってノードＮ１，２の電位を保
持している。
度化を図るために、負荷トランジスタあるいは負荷抵抗
を備えない、４Ｔｒメモリセルと称するメモリセルが提
案されている。図１２はその回路を示しており、一対の
ＮＭＯＳトランジスタで構成されるドライバトランジス
タＮＭＯＳ１，２と、一対のＰＭＯＳトランジスタで構
成されるアクセストランジスタＰＭＯＳ１，２で構成さ
れており、ドライバトランジスタはゲート・ドレインを
交差接続し、アクセストランジスタはゲートをワード線
ＷＬに接続し、ソース・ドレインを前記ドライバトラン
ジスタＮＭＯＳ１，２の各ノードＮ１，Ｎ２とデジット
線対Ｄ，／Ｄの間に接続している。この４Ｔｒメモリセ
ルでは、デジット線対Ｄ，／Ｄをプリチャージ回路を介
して回路電源に接続することで、プリチャージ時にはア
クセストランジスタＰＭＯＳ１，２におけるサブスレッ
ショルドリーク電流によってノードＮ１，２の電位を保
持している。
【０００７】この４Ｔｒメモリセルを用いて、前記した
非同期方式のＳＲＡＭ回路を構成しようとした場合、書
き込み時にメモリセルが選択され、そのメモリセルに接
続されているデジット線対Ｄ，／Ｄの一方がＧＮＤレベ
ルに下げられると、このデジット線対に接続されている
非選択のメモリセルにおける高電位のノードからＧＮＤ
に電流が流れて当該メモリセルのＨデータが破壊されて
しまう。そのため、ライトイネーブル信号ＷＥでデータ
の書き込みの開始、終了を制御する非同期方式のＳＲＡ
Ｍ回路では、書き込み時にデジット線対Ｄ，／ＤがＧＮ
Ｄレベルとなってセルデータが保持できくなり、４Ｔｒ
メモリセルでの非同期方式のＳＲＡＭ回路を構成するこ
とが困難になる。これを図１１に沿って説明すると次の
ようになる。図１１では、データチェンジ毎にパルスワ
ードが出ているが、実システム上では、データバスが複
数のチップで共用しているので、データ不確定期間には
細かい信号変化が起こる可能性がある。通常、このよう
な場合を想定したディスターブ状態を製品設計、評価で
は考慮しなければならない。ディスターブ状態で、仮に
１と０が短い周期で変化した場合、内部のパルスワード
はつながってロングのパルスになる。これは、非パルス
化での書き込み状態のワード選択とほぼ同一である。こ
こで、仮に１の期間に対して０の期間が非常に短い（ト
リガノイズを想定）場合、内部に伝達される殆どの時間
は１書き込みになるので、一方のビット線はＧＮＤにほ
ぼ固定された状態になる。６Ｔｒセルの場合に問題ない
が、４Ｔｒセルではこのビット線上にある非選択データ
は破壊されてしまう。
非同期方式のＳＲＡＭ回路を構成しようとした場合、書
き込み時にメモリセルが選択され、そのメモリセルに接
続されているデジット線対Ｄ，／Ｄの一方がＧＮＤレベ
ルに下げられると、このデジット線対に接続されている
非選択のメモリセルにおける高電位のノードからＧＮＤ
に電流が流れて当該メモリセルのＨデータが破壊されて
しまう。そのため、ライトイネーブル信号ＷＥでデータ
の書き込みの開始、終了を制御する非同期方式のＳＲＡ
Ｍ回路では、書き込み時にデジット線対Ｄ，／ＤがＧＮ
Ｄレベルとなってセルデータが保持できくなり、４Ｔｒ
メモリセルでの非同期方式のＳＲＡＭ回路を構成するこ
とが困難になる。これを図１１に沿って説明すると次の
ようになる。図１１では、データチェンジ毎にパルスワ
ードが出ているが、実システム上では、データバスが複
数のチップで共用しているので、データ不確定期間には
細かい信号変化が起こる可能性がある。通常、このよう
な場合を想定したディスターブ状態を製品設計、評価で
は考慮しなければならない。ディスターブ状態で、仮に
１と０が短い周期で変化した場合、内部のパルスワード
はつながってロングのパルスになる。これは、非パルス
化での書き込み状態のワード選択とほぼ同一である。こ
こで、仮に１の期間に対して０の期間が非常に短い（ト
リガノイズを想定）場合、内部に伝達される殆どの時間
は１書き込みになるので、一方のビット線はＧＮＤにほ
ぼ固定された状態になる。６Ｔｒセルの場合に問題ない
が、４Ｔｒセルではこのビット線上にある非選択データ
は破壊されてしまう。
【０００８】一方、ＤＲＡＭにおいても、データの書き
込み終了後にプリチャージを行っているが、このプリチ
ャージはセルデータのリストアになるので十分に実施す
る必要がある。したがって、データの書き込み後のプリ
チャージに必要な時間ＴＷＲを十分に確保したときに
は、次の読み出しが顕著に遅れることになり、高速アク
セスを実現する上での障害になる。
込み終了後にプリチャージを行っているが、このプリチ
ャージはセルデータのリストアになるので十分に実施す
る必要がある。したがって、データの書き込み後のプリ
チャージに必要な時間ＴＷＲを十分に確保したときに
は、次の読み出しが顕著に遅れることになり、高速アク
セスを実現する上での障害になる。
【０００９】本発明の目的は、ＳＲＡＭ回路またはＤＲ
ＡＭ回路のいずれかのメモリ回路を備えた半導体記憶装
置において、高速アクセスを実現可能とした半導体記憶
装置を提供することにある。また、本発明の他の目的
は、ＳＲＡＭ回路を備えた半導体記憶装置において、消
費電力を低減するとともに、４Ｔｒメモリセルを用いた
非同期方式のＳＲＡＭ回路を備える半導体記憶装置を実
現することにある。
ＡＭ回路のいずれかのメモリ回路を備えた半導体記憶装
置において、高速アクセスを実現可能とした半導体記憶
装置を提供することにある。また、本発明の他の目的
は、ＳＲＡＭ回路を備えた半導体記憶装置において、消
費電力を低減するとともに、４Ｔｒメモリセルを用いた
非同期方式のＳＲＡＭ回路を備える半導体記憶装置を実
現することにある。
【００１０】
【課題を解決するための手段】本発明は、ライトイネー
ブル信号が一方の論理レベルにあるときにメモリセルに
対して書き込み動作を行う半導体記憶装置において、書
き込みアドレスをラッチするアドレスレジスタと、書き
込みデータをラッチするデータレジスタとを有し、アド
レスレジスタは先の書き込みサイクルにおいて入力され
た書き込みアドレスをラッチし、データレジスタは、ラ
イトイネーブル信号が一方の論理レベルから他方の論理
レベルとなるときに入力された書き込みデータをラッチ
し、次にライトイネーブル信号が他の論理レベルから一
方の論理レベルとなるときに、アドレスレジスタにラッ
チされた書き込みアドレスで指定されるメモリセルに対
して、ラッチした書き込みデータを出力して書き込みを
行うことを特徴とする。この場合、アドレスレジスタ
は、ライトイネーブル信号が一方の論理レベルから他方
の論理レベルとなるときに入力された書き込みアドレス
をラッチする構成とすることが好ましい。
ブル信号が一方の論理レベルにあるときにメモリセルに
対して書き込み動作を行う半導体記憶装置において、書
き込みアドレスをラッチするアドレスレジスタと、書き
込みデータをラッチするデータレジスタとを有し、アド
レスレジスタは先の書き込みサイクルにおいて入力され
た書き込みアドレスをラッチし、データレジスタは、ラ
イトイネーブル信号が一方の論理レベルから他方の論理
レベルとなるときに入力された書き込みデータをラッチ
し、次にライトイネーブル信号が他の論理レベルから一
方の論理レベルとなるときに、アドレスレジスタにラッ
チされた書き込みアドレスで指定されるメモリセルに対
して、ラッチした書き込みデータを出力して書き込みを
行うことを特徴とする。この場合、アドレスレジスタ
は、ライトイネーブル信号が一方の論理レベルから他方
の論理レベルとなるときに入力された書き込みアドレス
をラッチする構成とすることが好ましい。
【００１１】また、本発明は、書き込みアドレスの信号
の切り替わりに応答してパルスワード信号を発生する手
段と、パルスワード信号によりラッチされた書き込みア
ドレスのメモリセルに対してラッチした書き込みデータ
を書き込む手段とを備える。この場合、メモリセルに書
き込まれているデータをパルスワード信号により読み出
す手段を備える。
の切り替わりに応答してパルスワード信号を発生する手
段と、パルスワード信号によりラッチされた書き込みア
ドレスのメモリセルに対してラッチした書き込みデータ
を書き込む手段とを備える。この場合、メモリセルに書
き込まれているデータをパルスワード信号により読み出
す手段を備える。
【００１２】また、本発明は、書き込みアドレスの信号
の変化がないときにライトイネーブル信号の他方の論理
レベルから一方の論理レベルへの切り替わりに応答して
パルスワード信号を発生する手段と、パルスワード信号
によりラッチされた書き込みアドレスのメモリセルに対
してラッチした書き込みデータを書き込む手段とを備え
る。この場合、メモリセルに書き込まれているデータを
パルスワード信号により読み出す手段を備える。
の変化がないときにライトイネーブル信号の他方の論理
レベルから一方の論理レベルへの切り替わりに応答して
パルスワード信号を発生する手段と、パルスワード信号
によりラッチされた書き込みアドレスのメモリセルに対
してラッチした書き込みデータを書き込む手段とを備え
る。この場合、メモリセルに書き込まれているデータを
パルスワード信号により読み出す手段を備える。
【００１３】本発明のメモリセルは、４トランジスタま
たは６トランジスタのＳＲＡＭセルで構成され、あるい
はＤＲＡＭセルで構成される。
たは６トランジスタのＳＲＡＭセルで構成され、あるい
はＤＲＡＭセルで構成される。
【００１４】本発明の半導体記憶装置では、外部同期信
号を用いることなく、回路内部で生成したパルス信号に
よりデータの書込み、読み出しを行い、しかも先の書き
込みサイクルで選択されたメモリセルに対して、次の書
き込みサイクルでデータの書き込みを行うので、ＴＷＲ
時間を短縮し、あるいは０にすることができ、アクセス
速度の向上が実現できる。また、ＳＲＡＭ回路におい
て、ロングサイクルの書き込み動作時にデータチェンジ
が複数回生じたような場合でも、最終的に確定されたデ
ータを１つのＰＷ信号によって書き込み動作を行うた
め、パルスワード方式の特徴である消費電流の低減効果
を十分に発揮することが可能となる。また、書き込み後
に同一メモリセルに対して読み出しを行う場合には、デ
ータレジスタに蓄えられているメモリセルに書き込む前
のデータをそのまま出力バスに読み出しデータとして出
力するだけなので、さらなる高速アクセスが実現でき
る。
号を用いることなく、回路内部で生成したパルス信号に
よりデータの書込み、読み出しを行い、しかも先の書き
込みサイクルで選択されたメモリセルに対して、次の書
き込みサイクルでデータの書き込みを行うので、ＴＷＲ
時間を短縮し、あるいは０にすることができ、アクセス
速度の向上が実現できる。また、ＳＲＡＭ回路におい
て、ロングサイクルの書き込み動作時にデータチェンジ
が複数回生じたような場合でも、最終的に確定されたデ
ータを１つのＰＷ信号によって書き込み動作を行うた
め、パルスワード方式の特徴である消費電流の低減効果
を十分に発揮することが可能となる。また、書き込み後
に同一メモリセルに対して読み出しを行う場合には、デ
ータレジスタに蓄えられているメモリセルに書き込む前
のデータをそのまま出力バスに読み出しデータとして出
力するだけなので、さらなる高速アクセスが実現でき
る。
【００１５】また、本発明をＳＲＡＭ回路に適用した場
合に、メモリセルアレイを４Ｔｒメモリセルで構成した
場合でも、１回のパルス信号でデータの書き込みを行う
ことで、パルスワード方式でデータの書き込み、読み出
しが可能となり、４Ｔｒメモリセルによる非同期方式の
ＳＲＡＭ回路を備える半導体記憶装置が実現できる。ま
た、１回のパルス信号でのデータの書き込み後にリフレ
ッシュ動作を入れることができるので、ロングライト動
作が存在するＳＲＡＭ仕様のメモリをＤＲＡＭで実現す
ることが可能になる。
合に、メモリセルアレイを４Ｔｒメモリセルで構成した
場合でも、１回のパルス信号でデータの書き込みを行う
ことで、パルスワード方式でデータの書き込み、読み出
しが可能となり、４Ｔｒメモリセルによる非同期方式の
ＳＲＡＭ回路を備える半導体記憶装置が実現できる。ま
た、１回のパルス信号でのデータの書き込み後にリフレ
ッシュ動作を入れることができるので、ロングライト動
作が存在するＳＲＡＭ仕様のメモリをＤＲＡＭで実現す
ることが可能になる。
【００１６】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明をＳＲＡＭ回路に適用
した第１の実施形態のブロック回路図である。メモリセ
ルアレイＭＣＡは、ここでは図７に示した６Ｔｒメモリ
セルで構成され、そのワード線ＷＬはワードアンドゲー
ト１０１の出力によって選択される。また、前記メモリ
セルアレイＭＣＡに接続されるデジット線対Ｄ，／Ｄに
は、デジット線対をプリチャージかつイコライズするた
めのプリチャージイコライズ回路１０２と、複数のＭＯ
ＳトランジスタＴ１１〜Ｔ１４で構成されて書き込み時
と読み出し時にデジット線対を選択するためのカラムス
イッチ回路１０３が接続されており、これらプリチャー
ジイコライズ回路１０２と前記カラムスイッチ回路１０
３は、デジットアンドゲート１０４の出力によって選択
動作され、前記メモリセルアレイＭＣＡのデジット線対
Ｄ，／Ｄを選択する。また、前記カラムスイッチ回路１
０３を介して、メモリセルに書き込むデータを増幅して
デジット線対に供給するためのライトアンプ回路１０５
と、デジット線対Ｄ，／Ｄ間に出力されるメモリセルの
電位差を増幅して検出するセンスアンプ回路１０６が接
続されている。前記センスアンプ回路１０６にはデータ
出力回路１０７が接続され、読み出したデータを外部に
出力する。
参照して説明する。図１は本発明をＳＲＡＭ回路に適用
した第１の実施形態のブロック回路図である。メモリセ
ルアレイＭＣＡは、ここでは図７に示した６Ｔｒメモリ
セルで構成され、そのワード線ＷＬはワードアンドゲー
ト１０１の出力によって選択される。また、前記メモリ
セルアレイＭＣＡに接続されるデジット線対Ｄ，／Ｄに
は、デジット線対をプリチャージかつイコライズするた
めのプリチャージイコライズ回路１０２と、複数のＭＯ
ＳトランジスタＴ１１〜Ｔ１４で構成されて書き込み時
と読み出し時にデジット線対を選択するためのカラムス
イッチ回路１０３が接続されており、これらプリチャー
ジイコライズ回路１０２と前記カラムスイッチ回路１０
３は、デジットアンドゲート１０４の出力によって選択
動作され、前記メモリセルアレイＭＣＡのデジット線対
Ｄ，／Ｄを選択する。また、前記カラムスイッチ回路１
０３を介して、メモリセルに書き込むデータを増幅して
デジット線対に供給するためのライトアンプ回路１０５
と、デジット線対Ｄ，／Ｄ間に出力されるメモリセルの
電位差を増幅して検出するセンスアンプ回路１０６が接
続されている。前記センスアンプ回路１０６にはデータ
出力回路１０７が接続され、読み出したデータを外部に
出力する。
【００１７】前記メモリセルを選択するためのＸアドレ
ス信号の入力端には、ビット毎にＸアドレスレジスタ１
１１が設けられる。同様にＹアドレス信号の入力端に
は、ビット毎にＹアドレスレジスタ１１２が設けられ
る。前記Ｘアドレスレジスタ１１１から出力されるアド
レス信号はＸデコーダ１１３に入力され、ここでデコー
ドされて前記ワードアンドゲート１０１に入力される。
また、Ｙアドレスレジスタ１１２から出力されるアドレ
ス信号はＹデコーダ１１４に入力され、ここでデコード
されて前記デジットアンドゲート１０４に入力される。
さらに、前記各アドレスレジスタ１１１，１１２からは
ＡＴＤ用信号とＨｉｔ信号が出力され、ＡＴＤ用信号は
後述するＡＴＤ回路１１８に、Ｈｉｔ信号はヒットアン
ドゲート１１９に入力される。また、メモリセルに書き
込むデータＤｉｎの入出力端Ｉ／Ｏにはデータレジスタ
１１５が接続され、前記データレジスタ１１５から出力
されるデータは前記ライトアンプ回路１０５とデータ出
力回路１０７にそれぞれ入力される。特に、前記データ
レジスタ１１５からデータ出力回路１０７に入力される
データは、前記ヒットアンドゲート１１９の出力によ
り、データ出力回路１０７から前記入出力端Ｉ／Ｏに出
力可能とされている。
ス信号の入力端には、ビット毎にＸアドレスレジスタ１
１１が設けられる。同様にＹアドレス信号の入力端に
は、ビット毎にＹアドレスレジスタ１１２が設けられ
る。前記Ｘアドレスレジスタ１１１から出力されるアド
レス信号はＸデコーダ１１３に入力され、ここでデコー
ドされて前記ワードアンドゲート１０１に入力される。
また、Ｙアドレスレジスタ１１２から出力されるアドレ
ス信号はＹデコーダ１１４に入力され、ここでデコード
されて前記デジットアンドゲート１０４に入力される。
さらに、前記各アドレスレジスタ１１１，１１２からは
ＡＴＤ用信号とＨｉｔ信号が出力され、ＡＴＤ用信号は
後述するＡＴＤ回路１１８に、Ｈｉｔ信号はヒットアン
ドゲート１１９に入力される。また、メモリセルに書き
込むデータＤｉｎの入出力端Ｉ／Ｏにはデータレジスタ
１１５が接続され、前記データレジスタ１１５から出力
されるデータは前記ライトアンプ回路１０５とデータ出
力回路１０７にそれぞれ入力される。特に、前記データ
レジスタ１１５からデータ出力回路１０７に入力される
データは、前記ヒットアンドゲート１１９の出力によ
り、データ出力回路１０７から前記入出力端Ｉ／Ｏに出
力可能とされている。
【００１８】一方、／ＣＳ信号と／ＷＥ信号の各入力端
にはリード・ライト制御回路１１６が設けられており、
前記リード・ライト制御回路１１６はここでは／ＣＳ信
号と／ＷＥ信号がＬのときにＷＥ１（ライトイネーブ
ル）信号とＲＷ１（リード・ライト切替）信号が出力さ
れ、前記Ｘアドレスレジスタ１１１、Ｙアドレスレジス
タ１１２及びデータレジスタ１１５にそれぞれ入力され
る。また、リード・ライト制御回路１１６からはパルス
生成信号であるＭＰ信号を出力し、内部パルス発生器１
１７に入力される。前記内部パルス発生器１１７は、ア
ドレスが変更されたときにＡＴＤ信号を出力する前記Ａ
ＴＤ（アドレス・トランジション・ディテクタ）回路１
１８からのＡＴＤ信号が入力され、前記ＭＰ信号ととも
に、ＰＷ（パルスワード）信号、ＢＳ（ブロックセレク
ト）信号、ＳＥ（センスアンプイネーブル）信号、ＥＱ
（イコライザ）信号、ＷＡ（ライトアンプ活性化）信号
が生成され、ＰＷ信号は前記ワードアンドゲート１０１
に、ＢＳ信号とＳＥ信号はそれぞれデジットアンドゲー
ト１０４に出力される。また、ＷＡ信号はライトアンプ
回路１０５に出力される。なお、前記デジットアンドゲ
ート１０４では、前記ＥＱ信号とＢＳ信号はそれぞれＹ
デコーダ１１４からのＹアドレス信号が入力されたとき
に出力される。
にはリード・ライト制御回路１１６が設けられており、
前記リード・ライト制御回路１１６はここでは／ＣＳ信
号と／ＷＥ信号がＬのときにＷＥ１（ライトイネーブ
ル）信号とＲＷ１（リード・ライト切替）信号が出力さ
れ、前記Ｘアドレスレジスタ１１１、Ｙアドレスレジス
タ１１２及びデータレジスタ１１５にそれぞれ入力され
る。また、リード・ライト制御回路１１６からはパルス
生成信号であるＭＰ信号を出力し、内部パルス発生器１
１７に入力される。前記内部パルス発生器１１７は、ア
ドレスが変更されたときにＡＴＤ信号を出力する前記Ａ
ＴＤ（アドレス・トランジション・ディテクタ）回路１
１８からのＡＴＤ信号が入力され、前記ＭＰ信号ととも
に、ＰＷ（パルスワード）信号、ＢＳ（ブロックセレク
ト）信号、ＳＥ（センスアンプイネーブル）信号、ＥＱ
（イコライザ）信号、ＷＡ（ライトアンプ活性化）信号
が生成され、ＰＷ信号は前記ワードアンドゲート１０１
に、ＢＳ信号とＳＥ信号はそれぞれデジットアンドゲー
ト１０４に出力される。また、ＷＡ信号はライトアンプ
回路１０５に出力される。なお、前記デジットアンドゲ
ート１０４では、前記ＥＱ信号とＢＳ信号はそれぞれＹ
デコーダ１１４からのＹアドレス信号が入力されたとき
に出力される。
【００１９】次に、以上構成したＳＲＡＭ回路の、主要
部の構成を詳細に説明する。前記Ｘアドレスレジスタ１
１１とＹアドレスレジスタ１１２は同一構成であり、図
２にその一例を示す。アドレス信号ＸＡｄｄ（ＹＡｄ
ｄ）は書き込み路１２１と読み出し路１２２に二分岐さ
れ、書き込み路には第１ラッチ１２３と第２ラッチ１２
４を縦続接続し、読み出し路１２２にはバッファ１２
５，１２６を２段接続する。前記第１ラッチ１２３と第
２ラッチ１２４は、前記リード・ライト制御回路１１６
からのＷＥ１信号を第１ラッチ１２３に入力し、インバ
ータ１２７を介して第２ラッチ１２４に入力することに
よって選択的、かつ順序的にラッチ状態、スルー状態に
切り替えられる。また、前記書き込み路１２１と読み出
し路１２２にはそれぞれ前記リード・ライト制御回路１
１６からのＲＷ１信号によって、書き込み時と読み出し
時とで選択的にオンされるゲート１２８，１２９を介挿
し、これらゲート１２８，１２９の出力が前記アドレス
信号、ＡＴＤ用信号として出力される。また、前記書き
込み路１２１と読み出し路１２２の両アドレスデータは
ヒットアドレス比較器１３０に入力され、ここで両出力
が一致したときには前記Ｈｉｔ信号が出力される。１３
１はＲＷ１信号を反転するインバータである。なお、ラ
ッチ自体の構成は種々の構成のものが広く知られている
ので、ここではその説明は省略する。
部の構成を詳細に説明する。前記Ｘアドレスレジスタ１
１１とＹアドレスレジスタ１１２は同一構成であり、図
２にその一例を示す。アドレス信号ＸＡｄｄ（ＹＡｄ
ｄ）は書き込み路１２１と読み出し路１２２に二分岐さ
れ、書き込み路には第１ラッチ１２３と第２ラッチ１２
４を縦続接続し、読み出し路１２２にはバッファ１２
５，１２６を２段接続する。前記第１ラッチ１２３と第
２ラッチ１２４は、前記リード・ライト制御回路１１６
からのＷＥ１信号を第１ラッチ１２３に入力し、インバ
ータ１２７を介して第２ラッチ１２４に入力することに
よって選択的、かつ順序的にラッチ状態、スルー状態に
切り替えられる。また、前記書き込み路１２１と読み出
し路１２２にはそれぞれ前記リード・ライト制御回路１
１６からのＲＷ１信号によって、書き込み時と読み出し
時とで選択的にオンされるゲート１２８，１２９を介挿
し、これらゲート１２８，１２９の出力が前記アドレス
信号、ＡＴＤ用信号として出力される。また、前記書き
込み路１２１と読み出し路１２２の両アドレスデータは
ヒットアドレス比較器１３０に入力され、ここで両出力
が一致したときには前記Ｈｉｔ信号が出力される。１３
１はＲＷ１信号を反転するインバータである。なお、ラ
ッチ自体の構成は種々の構成のものが広く知られている
ので、ここではその説明は省略する。
【００２０】また、前記データレジスタ１１５は、図３
にその一例を示すように、データＤｉｎの入力端に第１
ラッチ１４１と第２ラッチ１４２が縦続接続され、前記
リード・ライト制御回路１１６からのＷＥ１信号を第１
ラッチ１４１に入力し、インバータ１４３を介して第２
ラッチ１４２に入力することによって、前記第１ラッチ
１４１と第２ラッチ１４２は選択的かつ順序的にラッチ
状態、スルー状態に切り替えられる。そして、前記第２
ラッチ１４２の出力は、一方で前記ライトアンプ回路１
０５に、他方でデータ出力回路１０７にそれぞれ入力さ
れる。
にその一例を示すように、データＤｉｎの入力端に第１
ラッチ１４１と第２ラッチ１４２が縦続接続され、前記
リード・ライト制御回路１１６からのＷＥ１信号を第１
ラッチ１４１に入力し、インバータ１４３を介して第２
ラッチ１４２に入力することによって、前記第１ラッチ
１４１と第２ラッチ１４２は選択的かつ順序的にラッチ
状態、スルー状態に切り替えられる。そして、前記第２
ラッチ１４２の出力は、一方で前記ライトアンプ回路１
０５に、他方でデータ出力回路１０７にそれぞれ入力さ
れる。
【００２１】以上の構成のＳＲＡＭ回路におけるデータ
の書き込み、読み出し動作について説明する。先ず、リ
ード・ライト制御回路１１６においては、／ＣＳ信号と
／ＷＥ信号が入力されており、図４のように、アドレス
信号Ａｄｄによる読み出し動作と書き込み動作のアドレ
ス選択時に／ＣＳ＝Ｌとなり、さらに書き込み時に／Ｗ
Ｅ＝Ｌになると、ＲＷ１＝Ｌ、ＷＥ１＝Ｌをそれぞれ出
力する。また、／ＷＥ＝Ｈになると、ＲＷ１＝Ｈ、ＷＥ
１＝Ｈと変化する。ＷＥ１信号は、ＸＹの各アドレスレ
ジスタ１１１，１１２とデータレジスタ１１５の各ラッ
チを制御する信号であり、ＷＥ１＝Ｌで、各レジスタの
第１ラッチ１２３，１４１はスルー、第２ラッチ１２
４，１４２はラッチとなり、逆にＷＥ１＝Ｈで第１ラッ
チ１２３，１４１はラッチ、第２ラッチ１２４，１４２
はスルーとなる。
の書き込み、読み出し動作について説明する。先ず、リ
ード・ライト制御回路１１６においては、／ＣＳ信号と
／ＷＥ信号が入力されており、図４のように、アドレス
信号Ａｄｄによる読み出し動作と書き込み動作のアドレ
ス選択時に／ＣＳ＝Ｌとなり、さらに書き込み時に／Ｗ
Ｅ＝Ｌになると、ＲＷ１＝Ｌ、ＷＥ１＝Ｌをそれぞれ出
力する。また、／ＷＥ＝Ｈになると、ＲＷ１＝Ｈ、ＷＥ
１＝Ｈと変化する。ＷＥ１信号は、ＸＹの各アドレスレ
ジスタ１１１，１１２とデータレジスタ１１５の各ラッ
チを制御する信号であり、ＷＥ１＝Ｌで、各レジスタの
第１ラッチ１２３，１４１はスルー、第２ラッチ１２
４，１４２はラッチとなり、逆にＷＥ１＝Ｈで第１ラッ
チ１２３，１４１はラッチ、第２ラッチ１２４，１４２
はスルーとなる。
【００２２】また、前記ＲＷ１信号は図２に示したよう
に、ＸＹの各アドレスレジスタ１１１，１１２のリード
・ライト切替信号であり、ＲＷ１＝Ｌで書き込み路１２
１のゲート１２８をオンして第２ラッチ１２４にラッチ
されていた書き込みアドレスを出力する。また、ＲＷ１
＝Ｈで読み出し路１２２のゲート１２９をオンして読み
出しアドレスを出力する。
に、ＸＹの各アドレスレジスタ１１１，１１２のリード
・ライト切替信号であり、ＲＷ１＝Ｌで書き込み路１２
１のゲート１２８をオンして第２ラッチ１２４にラッチ
されていた書き込みアドレスを出力する。また、ＲＷ１
＝Ｈで読み出し路１２２のゲート１２９をオンして読み
出しアドレスを出力する。
【００２３】一方、図５に示すように、ＸＹの各アドレ
スレジスタ１１１，１１２から出力されるアドレスがＡ
ＴＤ用信号としてＡＴＤ回路１１８に入力されると、Ａ
ＴＤ回路１１８では、アドレスチェンジを受けて１ショ
ットパルス信号であるＡＴＤ信号が出力され、これを内
部パルス発生器１１７に入力する。内部パルス発生器１
１７では、ＡＴＤ信号を受けて、ＰＷ信号、ＢＳ信号、
ＳＥ信号、ＥＱ信号、ＷＡ信号を生成する。この場合、
図示は省略するが、例えば、ＰＷ信号の生成では、ＡＴ
Ｄ信号のパルスエッジから遅延回路を用いてある一定の
パルス信号を生成し、これをＰＷ信号とする。ＥＱ信
号、ＢＳ信号、ＳＥ信号についても同様である。また、
これらの信号のうち、少なくともＰＷ信号、ＥＱ信号、
ＢＳ信号は同期した信号として生成される。なお、図５
はアドレスチェンジが行われた場合に、ＡＴＤ回路から
ワンショットパルスが発生されてＥＱ信号、ＰＷ信号、
ＢＳ信号、ＳＥ信号、ＷＡ信号を生成するが、もし図６
に示すように、アドレスチェンジが行われず、／ＷＥが
切り換わってリードからライト、もしくはライトからリ
ードになるときにもＰＷ信号を発生させないといけない
ので、ＡＴＤからワンショットパルスが出てない時で非
選択（／ＣＳ＝Ｈ，／ＷＥ＝Ｌ）以外のときは、ＥＱ信
号、ＰＷ信号、ＢＳ信号、ＳＥ信号、ＷＡを発生させな
いといけない。
スレジスタ１１１，１１２から出力されるアドレスがＡ
ＴＤ用信号としてＡＴＤ回路１１８に入力されると、Ａ
ＴＤ回路１１８では、アドレスチェンジを受けて１ショ
ットパルス信号であるＡＴＤ信号が出力され、これを内
部パルス発生器１１７に入力する。内部パルス発生器１
１７では、ＡＴＤ信号を受けて、ＰＷ信号、ＢＳ信号、
ＳＥ信号、ＥＱ信号、ＷＡ信号を生成する。この場合、
図示は省略するが、例えば、ＰＷ信号の生成では、ＡＴ
Ｄ信号のパルスエッジから遅延回路を用いてある一定の
パルス信号を生成し、これをＰＷ信号とする。ＥＱ信
号、ＢＳ信号、ＳＥ信号についても同様である。また、
これらの信号のうち、少なくともＰＷ信号、ＥＱ信号、
ＢＳ信号は同期した信号として生成される。なお、図５
はアドレスチェンジが行われた場合に、ＡＴＤ回路から
ワンショットパルスが発生されてＥＱ信号、ＰＷ信号、
ＢＳ信号、ＳＥ信号、ＷＡ信号を生成するが、もし図６
に示すように、アドレスチェンジが行われず、／ＷＥが
切り換わってリードからライト、もしくはライトからリ
ードになるときにもＰＷ信号を発生させないといけない
ので、ＡＴＤからワンショットパルスが出てない時で非
選択（／ＣＳ＝Ｈ，／ＷＥ＝Ｌ）以外のときは、ＥＱ信
号、ＰＷ信号、ＢＳ信号、ＳＥ信号、ＷＡを発生させな
いといけない。
【００２４】前記ＰＷ信号はワードアンドゲート１０１
に入力され、前記Ｘデコーダ１１３から出力されるＸア
ドレスとでワードアンドゲート１０１からワード選択信
号であるＷＳ信号を出力し、メモリセルアレイＭＣＡの
ワード線ＷＬを選択し、選択したメモリセルのアクセス
トランジスタをオン状態とする。また、ＢＳ信号はデジ
ットアンドゲート１０４に入力され、前記Ｙデコーダ１
１４から出力されるＹアドレスとでデジットアンドゲー
ト１０４からデジット選択信号ＢＳとして出力し、選択
されたデジット線対Ｄ，／Ｄにつながるプリチャージイ
コライズ回路１０２をオフし、カラムスイッチ回路１０
３をオンにする。前記プリチャージイコライズ回路１０
２はオンされたときに、選択されたデジット線対を所定
レベルに設定するため、ＢＳ信号がＰＷ信号に同期され
ていることで、ワード線が選択されているとき以外はデ
ジット線対のプリチャージ・イコライズが行われている
ことになる。なお、デジット選択信号ＢＳは、そのＨ，
Ｌの状態により、選択されたデジット線対はライトアン
プ回路１０５またはセンスアンプ回路１０６のいずれか
に接続される。また、前記センスアンプ回路１０６は、
前記ＳＥ信号により活性化される。
に入力され、前記Ｘデコーダ１１３から出力されるＸア
ドレスとでワードアンドゲート１０１からワード選択信
号であるＷＳ信号を出力し、メモリセルアレイＭＣＡの
ワード線ＷＬを選択し、選択したメモリセルのアクセス
トランジスタをオン状態とする。また、ＢＳ信号はデジ
ットアンドゲート１０４に入力され、前記Ｙデコーダ１
１４から出力されるＹアドレスとでデジットアンドゲー
ト１０４からデジット選択信号ＢＳとして出力し、選択
されたデジット線対Ｄ，／Ｄにつながるプリチャージイ
コライズ回路１０２をオフし、カラムスイッチ回路１０
３をオンにする。前記プリチャージイコライズ回路１０
２はオンされたときに、選択されたデジット線対を所定
レベルに設定するため、ＢＳ信号がＰＷ信号に同期され
ていることで、ワード線が選択されているとき以外はデ
ジット線対のプリチャージ・イコライズが行われている
ことになる。なお、デジット選択信号ＢＳは、そのＨ，
Ｌの状態により、選択されたデジット線対はライトアン
プ回路１０５またはセンスアンプ回路１０６のいずれか
に接続される。また、前記センスアンプ回路１０６は、
前記ＳＥ信号により活性化される。
【００２５】次に、図７を参照してデータの書き込み、
読み出しの動作タイミングを説明する。Ｘアドレス信号
及びＹアドレス信号は、それぞれ各アドレスレジスタ１
１１，１１２に入力され、／ＣＳ信号と／ＷＥ信号が入
力されるリード・ライト制御回路１１６からのＷＥ１信
号とＲＷ１信号によって、書き込み時には第１ラッチ１
２３及び第２ラッチ１２４でのラッチにより、／ＷＥ信
号により発生されるＷＥ１信号によって保持される。一
方、読み出し時にはラッチされることがない。また、同
様に入力されるＤｉｎについても、データレジスタ１１
５において第１及び第２のラッチ１４１，１４２でのラ
ッチにより保持される。さらに、各アドレスレジスタ１
１１，１１２から出力されるＡＴＤ用信号に基づいてＡ
ＴＤ回路１１８からＡＴＤ信号が出力されることで、ア
ドレスチェンジがなくても内部パルス発生器１１７から
ＰＷ信号、ＢＳ信号、ＥＱ信号、ＳＥ信号が出力され
る。したがって、読み出し時には、／ＣＳ＝Ｌでアドレ
スチェンジによりＰＷ信号が発生し、ワード線が選択さ
れ、かつカラムスイッチ回路１０３によりセンスアンプ
回路１０６に接続するデジット線対が選択され、かつＥ
Ｑ信号によってプリチャージイコライズ回路１０２がオ
フ状態となることで、メモリセルが選択され、そのメモ
リセルのデータがデジット線対Ｄ，／Ｄを通してデータ
出力回路１０７に読み出される。この読み出し動作は、
これまでのパルスワード方式と同じである。
読み出しの動作タイミングを説明する。Ｘアドレス信号
及びＹアドレス信号は、それぞれ各アドレスレジスタ１
１１，１１２に入力され、／ＣＳ信号と／ＷＥ信号が入
力されるリード・ライト制御回路１１６からのＷＥ１信
号とＲＷ１信号によって、書き込み時には第１ラッチ１
２３及び第２ラッチ１２４でのラッチにより、／ＷＥ信
号により発生されるＷＥ１信号によって保持される。一
方、読み出し時にはラッチされることがない。また、同
様に入力されるＤｉｎについても、データレジスタ１１
５において第１及び第２のラッチ１４１，１４２でのラ
ッチにより保持される。さらに、各アドレスレジスタ１
１１，１１２から出力されるＡＴＤ用信号に基づいてＡ
ＴＤ回路１１８からＡＴＤ信号が出力されることで、ア
ドレスチェンジがなくても内部パルス発生器１１７から
ＰＷ信号、ＢＳ信号、ＥＱ信号、ＳＥ信号が出力され
る。したがって、読み出し時には、／ＣＳ＝Ｌでアドレ
スチェンジによりＰＷ信号が発生し、ワード線が選択さ
れ、かつカラムスイッチ回路１０３によりセンスアンプ
回路１０６に接続するデジット線対が選択され、かつＥ
Ｑ信号によってプリチャージイコライズ回路１０２がオ
フ状態となることで、メモリセルが選択され、そのメモ
リセルのデータがデジット線対Ｄ，／Ｄを通してデータ
出力回路１０７に読み出される。この読み出し動作は、
これまでのパルスワード方式と同じである。
【００２６】一方、書き込み時には、アドレスＡ１のラ
イトサイクルに注目すると、アドレスチェンジし、／Ｃ
Ｓ＝Ｌで、／ＷＥ＝Ｌのときにアドレスがアドレスレジ
スタ１１１，１１２に入力され、データＤｉｎがデータ
レジスタ１１５に入力されるが、各レジスタに設けられ
ている第１及び第２ラッチ１２３，１２４，１４１，１
４２により、／ＷＥ＝Ｈとなるタイミングでアドレスは
アドレスレジスタ１１１，１１２にラッチされ、データ
はデータレジスタ１１５にラッチされる。そして、次の
／ＷＥ＝Ｌのエッジで、各レジスタ１１１，１１２，１
１５にラッチしていたアドレスとデータを出力する。ア
ドレスの出力を受けて、Ｘデコーダ１１３からアドレス
がワードアンドゲート１０１に入力され、ＰＷ信号に同
期してワード線が選択され、またＹデコーダ１１４から
Ｙアドレスがデジットアンドゲート１０４に入力され、
ＢＳ信号によりカラムスイッチ回路１０３を選択してラ
イトアンプ回路１０５に接続されるデジット線対Ｄ，／
Ｄを選択し、さらにプリチャージイコライズ回路１０２
をオフ状態とし、かつライトアンプ回路１０５を活性化
する。これにより、選択されたメモリセルにデータが書
き込まれる。すなわち、書き込み時に生成されるＰＷ信
号に対して１つ遅れたタイミングでデータがメモリセル
に書き込まれることになり、いわゆるレートライト方式
のＳＲＡＭ回路として構成されることになる。これによ
り、例えば、図８に示すようなロングライトサイクルＡ
１において複数のデータチェンジのデータ１，データ
２，データ３が生じたような場合でも、その書き込み時
には最終のデータ３をデータレジスタにラッチし、次の
書き込み時にラッチしたデータをＰＷ信号Ａ１によって
書き込むため、１つのＰＷ信号でデータチェンジに対応
できることになり、従来のような複数のＰＷ信号が生成
されることによる消費電流の増大が防止されることにな
る。
イトサイクルに注目すると、アドレスチェンジし、／Ｃ
Ｓ＝Ｌで、／ＷＥ＝Ｌのときにアドレスがアドレスレジ
スタ１１１，１１２に入力され、データＤｉｎがデータ
レジスタ１１５に入力されるが、各レジスタに設けられ
ている第１及び第２ラッチ１２３，１２４，１４１，１
４２により、／ＷＥ＝Ｈとなるタイミングでアドレスは
アドレスレジスタ１１１，１１２にラッチされ、データ
はデータレジスタ１１５にラッチされる。そして、次の
／ＷＥ＝Ｌのエッジで、各レジスタ１１１，１１２，１
１５にラッチしていたアドレスとデータを出力する。ア
ドレスの出力を受けて、Ｘデコーダ１１３からアドレス
がワードアンドゲート１０１に入力され、ＰＷ信号に同
期してワード線が選択され、またＹデコーダ１１４から
Ｙアドレスがデジットアンドゲート１０４に入力され、
ＢＳ信号によりカラムスイッチ回路１０３を選択してラ
イトアンプ回路１０５に接続されるデジット線対Ｄ，／
Ｄを選択し、さらにプリチャージイコライズ回路１０２
をオフ状態とし、かつライトアンプ回路１０５を活性化
する。これにより、選択されたメモリセルにデータが書
き込まれる。すなわち、書き込み時に生成されるＰＷ信
号に対して１つ遅れたタイミングでデータがメモリセル
に書き込まれることになり、いわゆるレートライト方式
のＳＲＡＭ回路として構成されることになる。これによ
り、例えば、図８に示すようなロングライトサイクルＡ
１において複数のデータチェンジのデータ１，データ
２，データ３が生じたような場合でも、その書き込み時
には最終のデータ３をデータレジスタにラッチし、次の
書き込み時にラッチしたデータをＰＷ信号Ａ１によって
書き込むため、１つのＰＷ信号でデータチェンジに対応
できることになり、従来のような複数のＰＷ信号が生成
されることによる消費電流の増大が防止されることにな
る。
【００２７】また、前記実施形態のＳＲＡＭ回路では、
ＸＹの各アドレスレジスタ１１１，１１２において書き
込みアドレスをラッチして保持し、次の読み出しアドレ
スとをヒットアドレス比較器１３０において比較し、両
者が一致したときにヒットアンドゲート１１９からＨｉ
ｔ信号を出力する。また、データレジスタ１１５から
は、書き込みデータをラッチして保持し、次の読み出し
時にタイミングを合わせて出力し、データ出力回路１０
７に入力する。そのため、書き込みアドレスと読み出し
アドレスが一致する、いわゆるヒットリード時には、メ
モリセルに書き込まれていないデータをそのままデータ
出力回路１０７から読み出すことが可能になり、読み出
し速度の高速化が実現できる。
ＸＹの各アドレスレジスタ１１１，１１２において書き
込みアドレスをラッチして保持し、次の読み出しアドレ
スとをヒットアドレス比較器１３０において比較し、両
者が一致したときにヒットアンドゲート１１９からＨｉ
ｔ信号を出力する。また、データレジスタ１１５から
は、書き込みデータをラッチして保持し、次の読み出し
時にタイミングを合わせて出力し、データ出力回路１０
７に入力する。そのため、書き込みアドレスと読み出し
アドレスが一致する、いわゆるヒットリード時には、メ
モリセルに書き込まれていないデータをそのままデータ
出力回路１０７から読み出すことが可能になり、読み出
し速度の高速化が実現できる。
【００２８】以上の説明は、メモリセルを６Ｔｒメモリ
セルに適用した実施形態であるが、図１２に示した４Ｔ
ｒメモリセルについても同様に適用することは可能であ
る。特に、４Ｔｒメモリセルは書き込み時のメモリセル
の選択時間、すなわち書き込みサイクル時間が長いと、
ＧＤＮレベルに下げられてデジット線を通して非選択メ
モリセルのＨデータが破壊されてしまう。したがって、
前記実施形態のＳＲＡＭ回路のメモリセルとして４Ｔｒ
メモリセスを適用すれば、４Ｔｒメモリセルのデータが
破壊されることがない非同期方式のＳＲＡＭ回路が構成
できる。
セルに適用した実施形態であるが、図１２に示した４Ｔ
ｒメモリセルについても同様に適用することは可能であ
る。特に、４Ｔｒメモリセルは書き込み時のメモリセル
の選択時間、すなわち書き込みサイクル時間が長いと、
ＧＤＮレベルに下げられてデジット線を通して非選択メ
モリセルのＨデータが破壊されてしまう。したがって、
前記実施形態のＳＲＡＭ回路のメモリセルとして４Ｔｒ
メモリセスを適用すれば、４Ｔｒメモリセルのデータが
破壊されることがない非同期方式のＳＲＡＭ回路が構成
できる。
【００２９】このように、従来では実現が困難であった
４Ｔｒメモリセルを用いた非同期方式のＳＲＡＭ回路
を、パルスワード方式を用いたレートライト方式のＳＲ
ＡＭ回路として構成することによって実現することが可
能となる。なお、この場合には、図１の構成のアドレス
レジスタ、データレジスタでのラッチを行わない回路構
成とすることで、レートライト方式ではないパルスワー
ド方式のＳＲＡＭ回路が構成できる。
４Ｔｒメモリセルを用いた非同期方式のＳＲＡＭ回路
を、パルスワード方式を用いたレートライト方式のＳＲ
ＡＭ回路として構成することによって実現することが可
能となる。なお、この場合には、図１の構成のアドレス
レジスタ、データレジスタでのラッチを行わない回路構
成とすることで、レートライト方式ではないパルスワー
ド方式のＳＲＡＭ回路が構成できる。
【００３０】次に本発明をＤＲＡＭ回路に適用した第２
の実施形態について説明する。図１３はＤＲＡＭ回路の
ブロック回路図である。メモリセルアレイ２０１は、行
方向、列方向にそれぞれワード線、ビット線が延長配置
されており、これらワード線とビット線の交点位置に１
トランジスタ１キャパシタからなるメモリセルがマトリ
クス配置されている。前記メモリセルアレイには、ロウ
デコーダ２０２、センスアンプ・リセット回路２０３、
カラムデコーダ２０４が設けられる。そして、詳細を後
述するように、前記ワード線はロウデコーダ２０２によ
り選択され、ビット線はセンスアンプ・リセット回路２
０３及びカラムデコーダ２０４により選択されること
で、メモリセルが選択され、書き込み、読み出し、プリ
チャージ、ないしリフレッシュを行うようになってい
る。前記ロウデコーダ２０２は、後述するロウ制御回路
２１４からのロウイネーブル信号ＲＥがＨレベルのとき
にアドレスＭ−ＡＤＤをデコードし、このアドレスＭ−
ＡＤＤで指定されたワード線を活性化する。カラムデコ
ーダ２０４は、後述するカラム制御回路２１５からのカ
ラムイネーブル信号がＨレベルのときに、アドレスＬ−
ＡＤＤをデコードし、このアドレスＬ−ＡＤＤで指定さ
れたビット線を選択する。
の実施形態について説明する。図１３はＤＲＡＭ回路の
ブロック回路図である。メモリセルアレイ２０１は、行
方向、列方向にそれぞれワード線、ビット線が延長配置
されており、これらワード線とビット線の交点位置に１
トランジスタ１キャパシタからなるメモリセルがマトリ
クス配置されている。前記メモリセルアレイには、ロウ
デコーダ２０２、センスアンプ・リセット回路２０３、
カラムデコーダ２０４が設けられる。そして、詳細を後
述するように、前記ワード線はロウデコーダ２０２によ
り選択され、ビット線はセンスアンプ・リセット回路２
０３及びカラムデコーダ２０４により選択されること
で、メモリセルが選択され、書き込み、読み出し、プリ
チャージ、ないしリフレッシュを行うようになってい
る。前記ロウデコーダ２０２は、後述するロウ制御回路
２１４からのロウイネーブル信号ＲＥがＨレベルのとき
にアドレスＭ−ＡＤＤをデコードし、このアドレスＭ−
ＡＤＤで指定されたワード線を活性化する。カラムデコ
ーダ２０４は、後述するカラム制御回路２１５からのカ
ラムイネーブル信号がＨレベルのときに、アドレスＬ−
ＡＤＤをデコードし、このアドレスＬ−ＡＤＤで指定さ
れたビット線を選択する。
【００３１】また、センスアンプ・リセット回路２０３
は、図には現れないが、センスアンプ、カラムスイッ
チ、プリチャージ回路で構成されている。カラムスイッ
チはカラムデコーダ２０４の出力するカラム選択信号で
指定されたセンスアンプとバスＷＲＢを接続する。セン
スアンプは、センスアンプイネーブル信号ＳＥがＨレベ
ルのときに、アドレスＡｄｄで特定されるメモリセルの
接続されたビット線電位を検出、増幅してバスＷＲＢに
出力し、あるいは、バスＷＲＢに供給された書き込みデ
ータをビット線経由でメモリセルに書き込む。プリチャ
ージ回路は、プリチャージイネーブル信号ＰＥがＨレベ
ルのときに、ビット線の電位を所定電位、例えば電源電
位の１／２にプリチャージする。
は、図には現れないが、センスアンプ、カラムスイッ
チ、プリチャージ回路で構成されている。カラムスイッ
チはカラムデコーダ２０４の出力するカラム選択信号で
指定されたセンスアンプとバスＷＲＢを接続する。セン
スアンプは、センスアンプイネーブル信号ＳＥがＨレベ
ルのときに、アドレスＡｄｄで特定されるメモリセルの
接続されたビット線電位を検出、増幅してバスＷＲＢに
出力し、あるいは、バスＷＲＢに供給された書き込みデ
ータをビット線経由でメモリセルに書き込む。プリチャ
ージ回路は、プリチャージイネーブル信号ＰＥがＨレベ
ルのときに、ビット線の電位を所定電位、例えば電源電
位の１／２にプリチャージする。
【００３２】一方、アドレスバッファ２０５は外部から
入力されるアドレスをバッファリングし、アドレスレジ
スタ回路２０６に出力する。前記アドレスレジスタ回路
２０６は、後述する制御信号ＬＷ１がＬレベルのときに
は入力されたアドレスＬ−ＡＤＤをマルチプレクサ（Ｍ
ＵＸ）２０７に出力する。また、制御信号ＬＷ１の立ち
下がりエッジにおいて入力されたアドレスＡｄｄを図外
の内蔵レジスタに保持する。さらに、制御信号ＬＷ１が
Ｈレベルのときには内蔵レジスタに保持されたアドレス
をアドレスＬ−ＡＤＤとして出力する。また、前記アド
レスレジスタ回路２０６は、入力されたアドレスＡｄｄ
と、内蔵レジスタに保持されたアドレスとを比較するコ
ンパレータを備えており、両者が一致したときにヒット
信号ＨＩＴをＨレベルとして出力する。
入力されるアドレスをバッファリングし、アドレスレジ
スタ回路２０６に出力する。前記アドレスレジスタ回路
２０６は、後述する制御信号ＬＷ１がＬレベルのときに
は入力されたアドレスＬ−ＡＤＤをマルチプレクサ（Ｍ
ＵＸ）２０７に出力する。また、制御信号ＬＷ１の立ち
下がりエッジにおいて入力されたアドレスＡｄｄを図外
の内蔵レジスタに保持する。さらに、制御信号ＬＷ１が
Ｈレベルのときには内蔵レジスタに保持されたアドレス
をアドレスＬ−ＡＤＤとして出力する。また、前記アド
レスレジスタ回路２０６は、入力されたアドレスＡｄｄ
と、内蔵レジスタに保持されたアドレスとを比較するコ
ンパレータを備えており、両者が一致したときにヒット
信号ＨＩＴをＨレベルとして出力する。
【００３３】ＡＴＤ回路２０８は、チップセレクト信号
／ＣＳと前記アドレスＡｄｄが入力され、チップセレク
ト信号／ＣＳが有効（Ｌレベル）のときにアドレスＡｄ
ｄが変化したとき、すなわちアドレスチェンジしたとき
にアドレス変化検出信号ＡＴＤをワンショットパルスと
して出力する。また、リフレッシュ制御回路２０９は、
前記アドレス変化検出信号ＡＴＤとライトイネーブル信
号／ＷＥが入力され、これらの信号に基づいてリフレッ
シュ制御信号ＲＥＦＡ，ＲＥＦＢを出力し、かつ同時に
リフレッシュアドレスＲ−ＡＤＤを前記マルチプレクサ
２０７に出力し、前記メモリセルアレイ２０１のメモリ
セルのリフレッシュを行う。
／ＣＳと前記アドレスＡｄｄが入力され、チップセレク
ト信号／ＣＳが有効（Ｌレベル）のときにアドレスＡｄ
ｄが変化したとき、すなわちアドレスチェンジしたとき
にアドレス変化検出信号ＡＴＤをワンショットパルスと
して出力する。また、リフレッシュ制御回路２０９は、
前記アドレス変化検出信号ＡＴＤとライトイネーブル信
号／ＷＥが入力され、これらの信号に基づいてリフレッ
シュ制御信号ＲＥＦＡ，ＲＥＦＢを出力し、かつ同時に
リフレッシュアドレスＲ−ＡＤＤを前記マルチプレクサ
２０７に出力し、前記メモリセルアレイ２０１のメモリ
セルのリフレッシュを行う。
【００３４】前記マルチプレクサ２０７は、前記アドレ
ス変化検出信号ＡＴＤ及びリフレッシュ制御信号ＲＥＦ
Ｂが入力され、これらの信号の状態に応じて前記リフレ
ッシュ制御回路２０９からのリフレッシュアドレスＲ−
ＡＤＤ、または前記アドレスレジスタ回路２０６からの
アドレスＬ−ＡＤＤのいずれかを選択してアドレスＭ−
ＡＤＤとして前記ロウデコーダ２０２に出力する。特
に、アドレス変化検出信号ＡＴＤがＨレベルのとき、す
なわちアドレス変化が生じたときにはアドレスＬ−ＡＤ
Ｄを選択して出力する。
ス変化検出信号ＡＴＤ及びリフレッシュ制御信号ＲＥＦ
Ｂが入力され、これらの信号の状態に応じて前記リフレ
ッシュ制御回路２０９からのリフレッシュアドレスＲ−
ＡＤＤ、または前記アドレスレジスタ回路２０６からの
アドレスＬ−ＡＤＤのいずれかを選択してアドレスＭ−
ＡＤＤとして前記ロウデコーダ２０２に出力する。特
に、アドレス変化検出信号ＡＴＤがＨレベルのとき、す
なわちアドレス変化が生じたときにはアドレスＬ−ＡＤ
Ｄを選択して出力する。
【００３５】ヒット制御回路２１０は、アドレス変化検
出信号ＡＴＤの立ち上がりでヒット信号ＨＩＴを取り込
み、これをヒットイネーブル信号ＨＥとしてデータレジ
スタ回路２１１に出力する。データレジスタ回路２１１
は、制御信号ＬＷ２の立ち下がりエッジをトリガとし
て、Ｉ／Ｏバッファ２１２を通して外部からバスＷＲＢ
Ｘ上に供給される書き込みデータを図外の内蔵データレ
ジスタに取り込み、さらに前記メモリセルアレイ２０１
に出力する。前記データレジスタ回路２１１は、制御信
号ＬＷ２がＨレベルのときには内蔵データレジスタに取
り込んだ書き込みデータをＷＲＢに出力する。また、制
御信号ＬＷ２がＬレベルの場合には、ヒットイネーブル
信号ＨＥに応じて異なる動作を行う。すなわち、ヒット
イネーブル信号ＨＥがＬレベルのときに、バスＷＲＢ上
の読み出しデータをバスＷＲＢＸに出力する。また、ヒ
ットイネーブル信号ＨＥがＨレベルのときには、メモリ
セルアレイ２０１に書き込まれていない書き込みデータ
をバスＷＲＢＸ上に出力する。前記Ｉ／Ｏバッファ２１
２は、制御信号ＣＷＯがＨレベルのときに、バスＷＲＢ
Ｘ上の読み出しデータを外部に出力する。また、制御信
号ＣＷＯがＬレベルのときに外部の書き込みデータをバ
スＷＲＢＸに出力する。
出信号ＡＴＤの立ち上がりでヒット信号ＨＩＴを取り込
み、これをヒットイネーブル信号ＨＥとしてデータレジ
スタ回路２１１に出力する。データレジスタ回路２１１
は、制御信号ＬＷ２の立ち下がりエッジをトリガとし
て、Ｉ／Ｏバッファ２１２を通して外部からバスＷＲＢ
Ｘ上に供給される書き込みデータを図外の内蔵データレ
ジスタに取り込み、さらに前記メモリセルアレイ２０１
に出力する。前記データレジスタ回路２１１は、制御信
号ＬＷ２がＨレベルのときには内蔵データレジスタに取
り込んだ書き込みデータをＷＲＢに出力する。また、制
御信号ＬＷ２がＬレベルの場合には、ヒットイネーブル
信号ＨＥに応じて異なる動作を行う。すなわち、ヒット
イネーブル信号ＨＥがＬレベルのときに、バスＷＲＢ上
の読み出しデータをバスＷＲＢＸに出力する。また、ヒ
ットイネーブル信号ＨＥがＨレベルのときには、メモリ
セルアレイ２０１に書き込まれていない書き込みデータ
をバスＷＲＢＸ上に出力する。前記Ｉ／Ｏバッファ２１
２は、制御信号ＣＷＯがＨレベルのときに、バスＷＲＢ
Ｘ上の読み出しデータを外部に出力する。また、制御信
号ＣＷＯがＬレベルのときに外部の書き込みデータをバ
スＷＲＢＸに出力する。
【００３６】Ｒ／Ｗ（リード／ライト）制御回路２１３
は、チップセレクト信号／ＣＳ、ライトイネーブル信号
／ＷＥ、出力イネーブル信号ＯＥに基づいて制御信号Ｃ
ＷＯ、ＬＷ１，ＬＷ２を生成する。
は、チップセレクト信号／ＣＳ、ライトイネーブル信号
／ＷＥ、出力イネーブル信号ＯＥに基づいて制御信号Ｃ
ＷＯ、ＬＷ１，ＬＷ２を生成する。
【００３７】また、ロウ制御回路２１４はリフレッシュ
制御信号ＲＥＦＡ，ＲＥＦＢ、アドレス変化検出信号Ａ
ＴＤ、及びライトイネーブル信号／ＷＥに基づいて、ロ
ウイネーブル信号ＲＥ、センスアンプイネーブル信号Ｓ
Ｅ、プリチャージイネーブル信号ＰＥ、及び制御信号Ｃ
Ｃを出力する。すなわち、前記ロウ制御回路２１４は、
アドレス変化検出信号ＡＴＤの立ち上がりをトリガとし
てワンショットパルスとしてロウイネーブル信号ＲＥを
発生する。また、このロウイネーブル信号ＲＥを遅延し
てセンスアンプイネーブル信号ＳＥを発生する。さら
に、リフレッシュ制御信号ＲＥＦＢを受けた場合にも、
ワンショットパルスとしてロウイネーブル信号ＲＥと遅
延したプリチャージイネーブル信号ＰＥ及びセンスアン
プイネーブル信号ＳＥを発生する。なお、前記ロウイネ
ーブル信号ＲＥのワンショットパルスの幅は、書き込
み、読み出しを行うのに必要とされるのに十分なパルス
幅に設定される。さらに、ロウ制御回路２１４は、ロウ
イネーブル信号ＲＥを遅延させて制御信号ＣＣを発生す
る。カラム制御回路２１５はこの遅延された制御信号Ｃ
Ｃをさらに遅延させてカラムイネーブル信号ＣＥを生成
する。すなわち、ワンショットパルスとしてのカラムイ
ネーブル信号ＣＥが発生される。ここで、前記したワン
ショットパルスとしてのロウイネーブル信号ＲＥ及びカ
ラムイネーブル信号ＣＥは、前記第１の実施形態のパル
スワード信号ＰＷに相当するものとなる。
制御信号ＲＥＦＡ，ＲＥＦＢ、アドレス変化検出信号Ａ
ＴＤ、及びライトイネーブル信号／ＷＥに基づいて、ロ
ウイネーブル信号ＲＥ、センスアンプイネーブル信号Ｓ
Ｅ、プリチャージイネーブル信号ＰＥ、及び制御信号Ｃ
Ｃを出力する。すなわち、前記ロウ制御回路２１４は、
アドレス変化検出信号ＡＴＤの立ち上がりをトリガとし
てワンショットパルスとしてロウイネーブル信号ＲＥを
発生する。また、このロウイネーブル信号ＲＥを遅延し
てセンスアンプイネーブル信号ＳＥを発生する。さら
に、リフレッシュ制御信号ＲＥＦＢを受けた場合にも、
ワンショットパルスとしてロウイネーブル信号ＲＥと遅
延したプリチャージイネーブル信号ＰＥ及びセンスアン
プイネーブル信号ＳＥを発生する。なお、前記ロウイネ
ーブル信号ＲＥのワンショットパルスの幅は、書き込
み、読み出しを行うのに必要とされるのに十分なパルス
幅に設定される。さらに、ロウ制御回路２１４は、ロウ
イネーブル信号ＲＥを遅延させて制御信号ＣＣを発生す
る。カラム制御回路２１５はこの遅延された制御信号Ｃ
Ｃをさらに遅延させてカラムイネーブル信号ＣＥを生成
する。すなわち、ワンショットパルスとしてのカラムイ
ネーブル信号ＣＥが発生される。ここで、前記したワン
ショットパルスとしてのロウイネーブル信号ＲＥ及びカ
ラムイネーブル信号ＣＥは、前記第１の実施形態のパル
スワード信号ＰＷに相当するものとなる。
【００３８】以上の構成のＤＲＡＭ回路の動作を図１４
のタイミング図を参照して説明する。アドレスＡｄｄと
してアドレスＡ（Ｗ）がアドレスバッファ２０５からア
ドレスレジスタ回路２０６に入力され、さらにマルチプ
レクサ２０７に入力され、マルチプレクサ２０７はアド
レスＭ−ＡＤＤとしてアドレスＡ（Ｗ）を出力する。こ
のとき、アドレスレジスタ回路２０６には、先サイクル
のアドレスＡ（Ｗ−１）が保持されている。そして、前
記アドレスＡ（Ｗ）の変化を受けてアドレス変化検出信
号ＡＴＤがＨレベルとなり、さらにライトイネーブル信
号／ＷＥが立ち下がると、マルチプレクサ２０７はアド
レスＭ−ＡＤＤとしてアドレスＬ−ＡＤＤ、すなわち、
アドレスレジスタ回路２０６に保持されている先サイク
ルのアドレスＡ（Ｗ−１）に切り替える。また、ライト
イネーブル信号／ＷＥの立ち下りを受けて、ロウ制御回
路２１４からはワンショットパルスとしてロウイネーブ
ル信号ＲＥ、センスアンプイネーブル信号ＳＥが出力さ
れ、さらに制御信号ＣＣが発生され、カラム制御回路２
１５からカラムイネーブル信号ＣＥが出力される。一
方、前記ライトイネーブル信号／ＷＥを受けたＲ／Ｗ制
御回路２１３は制御信号ＬＷ２を受けてデータレジスタ
回路２１１に取り込んでいた先サイクルのデータＤin
（Ｗ−１）をバスＷＲＢに供給する。
のタイミング図を参照して説明する。アドレスＡｄｄと
してアドレスＡ（Ｗ）がアドレスバッファ２０５からア
ドレスレジスタ回路２０６に入力され、さらにマルチプ
レクサ２０７に入力され、マルチプレクサ２０７はアド
レスＭ−ＡＤＤとしてアドレスＡ（Ｗ）を出力する。こ
のとき、アドレスレジスタ回路２０６には、先サイクル
のアドレスＡ（Ｗ−１）が保持されている。そして、前
記アドレスＡ（Ｗ）の変化を受けてアドレス変化検出信
号ＡＴＤがＨレベルとなり、さらにライトイネーブル信
号／ＷＥが立ち下がると、マルチプレクサ２０７はアド
レスＭ−ＡＤＤとしてアドレスＬ−ＡＤＤ、すなわち、
アドレスレジスタ回路２０６に保持されている先サイク
ルのアドレスＡ（Ｗ−１）に切り替える。また、ライト
イネーブル信号／ＷＥの立ち下りを受けて、ロウ制御回
路２１４からはワンショットパルスとしてロウイネーブ
ル信号ＲＥ、センスアンプイネーブル信号ＳＥが出力さ
れ、さらに制御信号ＣＣが発生され、カラム制御回路２
１５からカラムイネーブル信号ＣＥが出力される。一
方、前記ライトイネーブル信号／ＷＥを受けたＲ／Ｗ制
御回路２１３は制御信号ＬＷ２を受けてデータレジスタ
回路２１１に取り込んでいた先サイクルのデータＤin
（Ｗ−１）をバスＷＲＢに供給する。
【００３９】したがって、ロウイネーブル信号ＲＥの立
ち上がりを受けてロウデコーダ２０２によりメモリセル
のアドレスＡ（Ｗ−１）のワード線が選択され、続いて
カラムイネーブル信号ＣＥの立ち上がりを受けてカラム
デコーダ２０４によりメモリセルアレイのアドレスＡ
（Ｗ−１）のビット線に対応するセンスアンプ・リセッ
ト回路２０３のセンスアンプが選択され、バスＷＲＢと
接続される。これにより、当該センスアンプを通してア
ドレスＡ（Ｗ−１）に対応したメモリセルに、データＤ
in（Ｗ−１）が書き込まれる。換言すれば、アドレスＡ
ｄｄがＡ（Ｗ）のライトサイクル時に、先サイクルのア
ドレスＡ（Ｗ−１）に先サイクルのデータＤin（Ｗ−
１）が遅延されて書き込まれる。すなわち、レートライ
トが行われることになる。
ち上がりを受けてロウデコーダ２０２によりメモリセル
のアドレスＡ（Ｗ−１）のワード線が選択され、続いて
カラムイネーブル信号ＣＥの立ち上がりを受けてカラム
デコーダ２０４によりメモリセルアレイのアドレスＡ
（Ｗ−１）のビット線に対応するセンスアンプ・リセッ
ト回路２０３のセンスアンプが選択され、バスＷＲＢと
接続される。これにより、当該センスアンプを通してア
ドレスＡ（Ｗ−１）に対応したメモリセルに、データＤ
in（Ｗ−１）が書き込まれる。換言すれば、アドレスＡ
ｄｄがＡ（Ｗ）のライトサイクル時に、先サイクルのア
ドレスＡ（Ｗ−１）に先サイクルのデータＤin（Ｗ−
１）が遅延されて書き込まれる。すなわち、レートライ
トが行われることになる。
【００４０】このようにレートライトが行われた後、ワ
ンショットパルスのパルス幅に相当する時間が経過し、
ロウイネーブル信号ＲＥ、カラムイネーブル信号ＣＥ、
センスアンプイネーブル信号ＳＥが立ち下ると、マルチ
プレクサはアドレスＭ−ＡＤＤとしてＡ（Ｗ）を出力す
ることになる。また、レートライトの後に、同図には示
されていないプリチャージイネーブル信号ＰＥにより、
プリチャージが行われるが、ここではその説明は省略す
る。さらに、アドレスＡｄｄの変化から所定の時間を経
過した後に、データレジスタ回路２１１に入力されるバ
スＷＲＢＸのデータは次のデータＤin（Ｗ）となる。そ
して、ライトイネーブル信号／ＷＥの立ち上がりでデー
タＤin（Ｗ）をデータレジスタ回路２１１の内蔵データ
レジスタに取り込む。
ンショットパルスのパルス幅に相当する時間が経過し、
ロウイネーブル信号ＲＥ、カラムイネーブル信号ＣＥ、
センスアンプイネーブル信号ＳＥが立ち下ると、マルチ
プレクサはアドレスＭ−ＡＤＤとしてＡ（Ｗ）を出力す
ることになる。また、レートライトの後に、同図には示
されていないプリチャージイネーブル信号ＰＥにより、
プリチャージが行われるが、ここではその説明は省略す
る。さらに、アドレスＡｄｄの変化から所定の時間を経
過した後に、データレジスタ回路２１１に入力されるバ
スＷＲＢＸのデータは次のデータＤin（Ｗ）となる。そ
して、ライトイネーブル信号／ＷＥの立ち上がりでデー
タＤin（Ｗ）をデータレジスタ回路２１１の内蔵データ
レジスタに取り込む。
【００４１】ここで、前記レートライトが完了した後か
ら、データレジスタ回路２１１へのデータの取り込みの
間において、リフレッシュ制御信号ＲＥＦＢを受けてワ
ンショットパルスとしてロウイネーブル信号ＲＥが生成
され、これに遅延してワンショットパルスとしてセンス
アンプイネーブル信号ＳＥが生成される。また、リフレ
ッシュ制御信号ＲＥＦＢを受けてマルチプレクサは、ア
ドレスＭ−ＡＤＤとしてリフレッシュアドレスＡ（ｆ）
を出力する。これにより、メモリセルアレイ２０１は、
リフレッシュアドレスＡ（ｆ）で選択されるメモリセル
に対してリフレッシュ動作が行われる。そして、ロウイ
ネーブル信号ＲＥとセンスアンプイネーブル信号ＳＥが
立ち下がると、マルチプレクサのアドレスＭ−ＡＤＤ
は、再びアドレスＡ（ｗ）となる。なお、前記リフレッ
シュ制御信号ＲＥＦＢの代わりに、外部からのリフレッ
シュスタートトリガ信号を入力するようにしてもよい。
ら、データレジスタ回路２１１へのデータの取り込みの
間において、リフレッシュ制御信号ＲＥＦＢを受けてワ
ンショットパルスとしてロウイネーブル信号ＲＥが生成
され、これに遅延してワンショットパルスとしてセンス
アンプイネーブル信号ＳＥが生成される。また、リフレ
ッシュ制御信号ＲＥＦＢを受けてマルチプレクサは、ア
ドレスＭ−ＡＤＤとしてリフレッシュアドレスＡ（ｆ）
を出力する。これにより、メモリセルアレイ２０１は、
リフレッシュアドレスＡ（ｆ）で選択されるメモリセル
に対してリフレッシュ動作が行われる。そして、ロウイ
ネーブル信号ＲＥとセンスアンプイネーブル信号ＳＥが
立ち下がると、マルチプレクサのアドレスＭ−ＡＤＤ
は、再びアドレスＡ（ｗ）となる。なお、前記リフレッ
シュ制御信号ＲＥＦＢの代わりに、外部からのリフレッ
シュスタートトリガ信号を入力するようにしてもよい。
【００４２】次いで、図１４のタイミング図には次の読
み出しサイクルが記載されており、アドレスＡ（Ｗ）が
Ａ（Ｒ）に変化し、このアドレス変化によりアドレス変
化検出信号ＡＴＤが立ち上がっても、ライトイネーブル
信号／ＷＥが立ち下がらないため、マルチプレクサ２０
７のアドレスＭ−ＡＤＤはアドレスレジスタ回路２０６
に保持されたアドレスではなく、入力されたアドレスＡ
（Ｒ）となる。そして、ロウイネーブル信号ＲＥ、カラ
ムイネーブル信号ＣＥ、センスアンプイネーブル信号Ｓ
Ｅの立ち上がりを受けて、選択されたメモリセルのデー
タＤout(Ｒ）をバスＷＲＢに読み出す。なお、この読み
出しに際し、ヒット制御回路２１０からのヒットイネー
ブル信号ＨＥが出力されたときには、メモリセルアレイ
２０１に書き込まれていないデータをそのままデータレ
ジスタ回路２１１から出力し、読み出し速度を向上する
ことは第１の実施形態と同様である。
み出しサイクルが記載されており、アドレスＡ（Ｗ）が
Ａ（Ｒ）に変化し、このアドレス変化によりアドレス変
化検出信号ＡＴＤが立ち上がっても、ライトイネーブル
信号／ＷＥが立ち下がらないため、マルチプレクサ２０
７のアドレスＭ−ＡＤＤはアドレスレジスタ回路２０６
に保持されたアドレスではなく、入力されたアドレスＡ
（Ｒ）となる。そして、ロウイネーブル信号ＲＥ、カラ
ムイネーブル信号ＣＥ、センスアンプイネーブル信号Ｓ
Ｅの立ち上がりを受けて、選択されたメモリセルのデー
タＤout(Ｒ）をバスＷＲＢに読み出す。なお、この読み
出しに際し、ヒット制御回路２１０からのヒットイネー
ブル信号ＨＥが出力されたときには、メモリセルアレイ
２０１に書き込まれていないデータをそのままデータレ
ジスタ回路２１１から出力し、読み出し速度を向上する
ことは第１の実施形態と同様である。
【００４３】以上のように、この第２の実施形態におい
ては、ライトイネーブル信号／ＷＥにより、第１の実施
形態のパルスワード信号と等価な信号として、ワンショ
ットパルスとしてのロウイネーブル信号ＲＥ、カラムイ
ネーブル信号ＣＥ、センスアンプイネーブル信号ＳＥを
生成し、これらの信号に基づいてレートライトを実行す
る。そのため、レートライトを書き込みサイクルの初期
に行うことが可能であり、その直後の書き込みサイクル
内においてプリチャージ、リフレッシュを実行すること
も可能になる。したがって、次のサイクルが読み出しサ
イクルとなる場合でも、バスＷＲＢにデータを読み出す
までの間に時間的なマージンを確保することができ、書
き込みサイクルの終了から、次の読み出しサイクルでの
アドレスチェンジに確保すべき時間ＴＷＲを削減し、な
いしは０にすることが可能になる。これにより、アクセ
ス速度の高速化が実現される。
ては、ライトイネーブル信号／ＷＥにより、第１の実施
形態のパルスワード信号と等価な信号として、ワンショ
ットパルスとしてのロウイネーブル信号ＲＥ、カラムイ
ネーブル信号ＣＥ、センスアンプイネーブル信号ＳＥを
生成し、これらの信号に基づいてレートライトを実行す
る。そのため、レートライトを書き込みサイクルの初期
に行うことが可能であり、その直後の書き込みサイクル
内においてプリチャージ、リフレッシュを実行すること
も可能になる。したがって、次のサイクルが読み出しサ
イクルとなる場合でも、バスＷＲＢにデータを読み出す
までの間に時間的なマージンを確保することができ、書
き込みサイクルの終了から、次の読み出しサイクルでの
アドレスチェンジに確保すべき時間ＴＷＲを削減し、な
いしは０にすることが可能になる。これにより、アクセ
ス速度の高速化が実現される。
【００４４】ここで、比較のために、図１５にレートラ
イトを行わない従来のＤＲＡＭの動作のタイミング図を
示す。この動作では、アドレスＡｄｄがＡ（Ｗ）に変化
すると、ロウデコーダ２０２のアドレスＭ−ＡＤＤに相
当するアドレスもＡ（Ｗ）となる。また、ライトイネー
ブル信号／ＷＥが立ち下ると、ロウイネーブル信号Ｒ
Ｅ、カラムイネーブル信号ＣＥ、センスアンプイネーブ
ル信号ＳＥが立ち上がり、メモリセルを選択する。そし
て、データレジスタ回路２１１からバスＷＲＢにデータ
Ｄin（Ｗ）が出力されるのを待って、ライトイネーブル
信号／ＷＥの立ち上がりタイミングで選択したメモリセ
ルに当該データの書き込みを実行する。さらに、この書
き込みの後にプリチャージを実行する。そして、次のサ
イクルが読み出しサイクルとなる場合には、バスＷＲＢ
にデータを読み出すまでの時間を確保するために、書き
込みサイクルの終了から、次の読み出しサイクルでのア
ドレスチェンジの間に、少なくともプリチャージに必要
なだけ時間ＴＷＲを確保する必要がある。また、リフレ
ッシュを行う場合には、当該リフレッシュに必要とされ
る時間を含めた時間ＴＷＲを確保する必要がある。この
ため、この時間ＴＷＲによりアクセス速度の高速化が阻
害されることになる。
イトを行わない従来のＤＲＡＭの動作のタイミング図を
示す。この動作では、アドレスＡｄｄがＡ（Ｗ）に変化
すると、ロウデコーダ２０２のアドレスＭ−ＡＤＤに相
当するアドレスもＡ（Ｗ）となる。また、ライトイネー
ブル信号／ＷＥが立ち下ると、ロウイネーブル信号Ｒ
Ｅ、カラムイネーブル信号ＣＥ、センスアンプイネーブ
ル信号ＳＥが立ち上がり、メモリセルを選択する。そし
て、データレジスタ回路２１１からバスＷＲＢにデータ
Ｄin（Ｗ）が出力されるのを待って、ライトイネーブル
信号／ＷＥの立ち上がりタイミングで選択したメモリセ
ルに当該データの書き込みを実行する。さらに、この書
き込みの後にプリチャージを実行する。そして、次のサ
イクルが読み出しサイクルとなる場合には、バスＷＲＢ
にデータを読み出すまでの時間を確保するために、書き
込みサイクルの終了から、次の読み出しサイクルでのア
ドレスチェンジの間に、少なくともプリチャージに必要
なだけ時間ＴＷＲを確保する必要がある。また、リフレ
ッシュを行う場合には、当該リフレッシュに必要とされ
る時間を含めた時間ＴＷＲを確保する必要がある。この
ため、この時間ＴＷＲによりアクセス速度の高速化が阻
害されることになる。
【００４５】この第２の実施形態の説明から判るよう
に、本発明はＤＲＡＭに適用した場合においても、書き
込み要求が与えられたサイクルでは、与えられた書き込
みアドレス、書き込みデータを取り込んでこれを保持
し、次に書き込み要求が入力されたサイクルにおいて、
当該保持した書き込みアドレスに対して書き込みデータ
を書き込むので、サイクルの初期に書き込みを行うこと
で、サイクル内の書き込み後にプリチャージ、ないしは
リフレッシュを行うことが可能になり、次の読み出しサ
イクルのアドレスチェンジまでの時間ＴＷＲを短縮し、
あるいは０にすることが可能であり、アクセス速度を向
上することが可能になる。
に、本発明はＤＲＡＭに適用した場合においても、書き
込み要求が与えられたサイクルでは、与えられた書き込
みアドレス、書き込みデータを取り込んでこれを保持
し、次に書き込み要求が入力されたサイクルにおいて、
当該保持した書き込みアドレスに対して書き込みデータ
を書き込むので、サイクルの初期に書き込みを行うこと
で、サイクル内の書き込み後にプリチャージ、ないしは
リフレッシュを行うことが可能になり、次の読み出しサ
イクルのアドレスチェンジまでの時間ＴＷＲを短縮し、
あるいは０にすることが可能であり、アクセス速度を向
上することが可能になる。
【００４６】
【発明の効果】以上説明したように本発明は、ライトイ
ネーブル信号が一方の論理レベルから他方の論理レベル
となるときに入力された書き込みデータをラッチし、次
にライトイネーブル信号が他の論理レベルから一方の論
理レベルとなるときに、先の書き込みサイクルにおいて
アドレスレジスタにラッチされた書き込みアドレスで指
定されるメモリセルに対して、ラッチした書き込みデー
タを出力して書き込みを行うので、ロングサイクルの書
き込み動作時にデータチェンジが複数回生じたような場
合でも、最終的に確定されたデータを１つのパルスワー
ド信号によって書き込み動作を行うことができ、パルス
ワード方式の特徴である消費電流の低減効果を十分に発
揮することが可能となる。また、本発明は、ＳＲＡＭ回
路及びＤＲＡＭ回路のいずれにおいても、書き込み後に
同一メモリセルに対して読み出しを行う場合には、メモ
リセルに書き込む前のデータを読み出すことができるの
で、さらなる高速アクセスが実現できる。さらに、本発
明では、メモリセルアレイを４Ｔｒメモリセルで構成し
た場合でも、パルスワード方式でデータの書き込み、読
み出しが可能となり、４Ｔｒメモリセルによる非同期方
式のＳＲＡＭ回路が実現できる。すなわち、１回のパル
ス書き込みが可能になるので、４Ｔｒセルによる非同期
式のＳＲＡＭ回路が実現できるようになる。さらに、１
回のパルス書き込み後に、必要に応じてリフレッシュ動
作を入れることが可能になるので、例えば、ロングライ
ト動作が存在するＳＲＡＭ仕様のメモリをＤＲＡＭセル
で実現することが可能になる。
ネーブル信号が一方の論理レベルから他方の論理レベル
となるときに入力された書き込みデータをラッチし、次
にライトイネーブル信号が他の論理レベルから一方の論
理レベルとなるときに、先の書き込みサイクルにおいて
アドレスレジスタにラッチされた書き込みアドレスで指
定されるメモリセルに対して、ラッチした書き込みデー
タを出力して書き込みを行うので、ロングサイクルの書
き込み動作時にデータチェンジが複数回生じたような場
合でも、最終的に確定されたデータを１つのパルスワー
ド信号によって書き込み動作を行うことができ、パルス
ワード方式の特徴である消費電流の低減効果を十分に発
揮することが可能となる。また、本発明は、ＳＲＡＭ回
路及びＤＲＡＭ回路のいずれにおいても、書き込み後に
同一メモリセルに対して読み出しを行う場合には、メモ
リセルに書き込む前のデータを読み出すことができるの
で、さらなる高速アクセスが実現できる。さらに、本発
明では、メモリセルアレイを４Ｔｒメモリセルで構成し
た場合でも、パルスワード方式でデータの書き込み、読
み出しが可能となり、４Ｔｒメモリセルによる非同期方
式のＳＲＡＭ回路が実現できる。すなわち、１回のパル
ス書き込みが可能になるので、４Ｔｒセルによる非同期
式のＳＲＡＭ回路が実現できるようになる。さらに、１
回のパルス書き込み後に、必要に応じてリフレッシュ動
作を入れることが可能になるので、例えば、ロングライ
ト動作が存在するＳＲＡＭ仕様のメモリをＤＲＡＭセル
で実現することが可能になる。
【図１】本発明の半導体記憶装置をＳＲＡＭ回路に適用
した第１の実施形態の全体構成のブロック回路図であ
る。
した第１の実施形態の全体構成のブロック回路図であ
る。
【図２】アドレスレジスタの構成を示すブロック回路図
である。
である。
【図３】データレジスタの構成を示すブロック回路図で
ある。
ある。
【図４】リード・ライト制御回路でのパルス発生動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図５】内部パルス発生回路でのアドレスチェンジがあ
る場合のパルス発生動作を説明するためのタイミング図
である。
る場合のパルス発生動作を説明するためのタイミング図
である。
【図６】内部パルス発生回路でのアドレスチェンジが無
い場合のパルス発生動作を説明するためのタイミング図
である。
い場合のパルス発生動作を説明するためのタイミング図
である。
【図７】図１のＳＲＡＭ回路におけるパルスワード方式
のレートライトによる書き込み、読み出し動作を説明す
るためのタイミング図である。
のレートライトによる書き込み、読み出し動作を説明す
るためのタイミング図である。
【図８】レートライトの特にロングライト動作を説明す
るためのタイミング図である。
るためのタイミング図である。
【図９】６Ｔｒメモリセルの一例の回路図である。
【図１０】従来の非同期方式の動作を説明するためのタ
イミング図である。
イミング図である。
【図１１】従来のパルスワード方式の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図１２】４Ｔｒメモリセルの一例の回路図である。
【図１３】本発明をＤＲＡＭ回路に適用した第２の実施
形態の全体構成のブロック回路図である。
形態の全体構成のブロック回路図である。
【図１４】図１３のＤＲＡＭ回路における書き込み、読
み出し動作を説明するためのタイミング図である。
み出し動作を説明するためのタイミング図である。
【図１５】図１３のＤＲＡＭ回路における従来の書き込
み、読み出し動作を説明するためのタイミング図であ
る。
み、読み出し動作を説明するためのタイミング図であ
る。
１０１ ワードアンドゲート １０２ プリチャージイコライズ回路 １０３ カラムスイッチ回路 １０４ デジットアンドゲート １０５ ライトアンプ １０６ センスアンプ １０７ データ出力回路 １１１ Ｘアドレスレジスタ １１２ Ｙアドレスレジスタ １１３ Ｘデコーダ １１４ Ｙデコーダ １１５ データレジスタ １１６ リード・ライト制御回路 １１７ 内部パルス発生回路 １１８ ＡＴＤ回路 １１９ ヒットアンドゲート １２３，１４１ 第１ラッチ １２４，１４２ 第２ラッチ １３０ ヒットアドレス比較器 ２０１ メモリセルアレイ ２０２ ロウデコーダ ２０３ センスアンプ・リセット回路 ２０４ カラムデコーダ ２０５ アドレスバッファ ２０６ アドレスレジスタ回路 ２０７ マルチプレクサ ２０８ ＡＴＤ回路 ２０９ リフレッシュ制御回路 ２１０ ヒット制御回路 ２１１ データレジスタ回路 ２１２ Ｉ／Ｏバッファ ２１３ Ｒ／Ｗ制御回路 ２１４ ロウ制御回路 ２１５ カラム制御回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−45277（ＪＰ，Ａ) 特開 平10−149682（ＪＰ，Ａ) 特開 平５−74162（ＪＰ，Ａ) 特開 昭59−172194（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41
Claims (10)
- 【請求項１】 ライトイネーブル信号が一方の論理レベ
ルにあるときにメモリセルに対して書き込み動作を行う
半導体記憶装置において、書き込みアドレスをラッチす
るアドレスレジスタと、書き込みデータをラッチするデ
ータレジスタとを有し、前記アドレスレジスタは先の書
き込みサイクルにおいて入力された書き込みアドレスを
ラッチすることを特徴とし、前記データレジスタは、前
記ライトイネーブル信号が前記一方の論理レベルから他
方の論理レベルとなるときに入力された書き込みデータ
をラッチし、次に前記ライトイネーブル信号が前記他の
論理レベルから前記一方の論理レベルとなるときに、前
記アドレスレジスタにラッチされた書き込みアドレスで
指定されるメモリセルに対して、前記ラッチした書き込
みデータを出力して書き込みを行うことを特徴とする半
導体記憶装置。 - 【請求項２】 前記アドレスレジスタは、前記ライトイ
ネーブル信号が前記一方の論理レベルから他方の論理レ
ベルとなるときに入力された書き込みアドレスをラッチ
することを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】 前記アドレスレジスタは、縦続接続され
かつ交互にラッチ状態とスルー状態となる第１ラッチと
第２ラッチとを備えることを特徴とする請求項１または
２に記載の半導体記憶装置。 - 【請求項４】 前記データレジスタは、縦続接続されか
つ交互にラッチ状態とスルー状態となる第１ラッチと第
２ラッチとを備えることを特徴とする請求項１ないし３
のいずれかに記載の半導体記憶装置。 - 【請求項５】 前記書き込みアドレスの信号の切り替わ
りに応答してパルスワード信号を発生する手段と、前記
パルスワード信号により前記ラッチされた書き込みアド
レスのメモリセルに対して前記ラッチした書き込みデー
タを書き込む手段とを備えることを特徴とする請求項１
ないし４のいずれかに記載の半導体記憶装置。 - 【請求項６】 前記書き込みアドレスの信号の変化がな
いときに前記ライトイネーブル信号の前記他方の論理レ
ベルから前記一方の論理レベルへの切り替わりに応答し
てパルスワード信号を発生する手段と、前記パルスワー
ド信号により前記ラッチされた書き込みアドレスのメモ
リセルに対して前記ラッチした書き込みデータを書き込
む手段とを備えることを特徴とする請求項１ないし４の
いずれかに記載の半導体記憶装置。 - 【請求項７】 前記メモリセルに書き込まれているデー
タを前記パルスワード信号により読み出す手段を備える
ことを特徴とする請求項１ないし６のいずれかに記載の
半導体記憶装置。 - 【請求項８】 前記メモリセルは、ゲート・ドレインが
交差接続された一対のドライバトランジスタと、ゲート
がワード線に接続されソース・ドレインが前記各ドライ
バトランジスタのドレインと一対のデジット線のそれぞ
れの間に接続された一対のアクセストランジスタと、前
記各ドライバトランジスタのドレインと電源との間にそ
れぞれ接続された負荷トランジスタまたは負荷抵抗で構
成されたＳＲＡＭセルであることを特徴とする請求項１
ないし７のいずれかに記載の半導体記憶装置。 - 【請求項９】 前記メモリセルは、ゲート・ドレインが
交差接続された一対のＮＭＯＳトランジスタからなるド
ライバトランジスタと、ゲートがワード線に接続されソ
ース・ドレインが前記各ドライバトランジスタのドレイ
ンと一対のデジット線のそれぞれの間に接続された一対
のＰＭＯＳトランジスタからなるアクセストランジスタ
とで構成されたＳＲＡＭセルであることを特徴とする請
求項１ないし７のいずれかに記載の半導体記憶装置。 - 【請求項１０】 前記メモリセルはＤＲＡＭセルである
ことを特徴とする請求項１ないし７のいずれかに記載の
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166134A JP3339496B2 (ja) | 1999-06-24 | 2000-06-02 | 半導体記憶装置 |
| TW089112345A TW472260B (en) | 1999-06-24 | 2000-06-22 | Semiconductor memory device |
| KR10-2000-0035009A KR100422289B1 (ko) | 1999-06-24 | 2000-06-24 | 반도체 기억 장치 |
| US09/872,291 US6556482B2 (en) | 1999-06-24 | 2001-06-01 | Semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17785499 | 1999-06-24 | ||
| JP11-177854 | 1999-06-24 | ||
| JP2000166134A JP3339496B2 (ja) | 1999-06-24 | 2000-06-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001067878A JP2001067878A (ja) | 2001-03-16 |
| JP3339496B2 true JP3339496B2 (ja) | 2002-10-28 |
Family
ID=26498249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000166134A Expired - Fee Related JP3339496B2 (ja) | 1999-06-24 | 2000-06-02 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3339496B2 (ja) |
| KR (1) | KR100422289B1 (ja) |
| TW (1) | TW472260B (ja) |
Families Citing this family (6)
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| JP4731730B2 (ja) * | 2001-06-04 | 2011-07-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR100437314B1 (ko) * | 2001-06-30 | 2004-06-25 | (주)실리콘세븐 | 동일 어드레스에 대한 데이터의 입력 후 출력을 수행할 수있는 반도체 메모리 장치 |
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| KR100656446B1 (ko) * | 2005-11-29 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 입력 회로 |
| JP2007299485A (ja) * | 2006-05-01 | 2007-11-15 | Toshiba Corp | 半導体メモリ |
-
2000
- 2000-06-02 JP JP2000166134A patent/JP3339496B2/ja not_active Expired - Fee Related
- 2000-06-22 TW TW089112345A patent/TW472260B/zh not_active IP Right Cessation
- 2000-06-24 KR KR10-2000-0035009A patent/KR100422289B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100422289B1 (ko) | 2004-03-10 |
| TW472260B (en) | 2002-01-11 |
| KR20010007514A (ko) | 2001-01-26 |
| JP2001067878A (ja) | 2001-03-16 |
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