JP3250721B2 - Soi基板の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 193
- 238000000034 method Methods 0.000 title claims description 68
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 238000005530 etching Methods 0.000 claims description 163
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 130
- 238000010438 heat treatment Methods 0.000 claims description 26
- 239000011148 porous material Substances 0.000 claims description 24
- 238000001020 plasma etching Methods 0.000 claims description 19
- 238000001312 dry etching Methods 0.000 claims description 17
- 238000000227 grinding Methods 0.000 claims description 15
- 239000001257 hydrogen Substances 0.000 claims description 12
- 229910052739 hydrogen Inorganic materials 0.000 claims description 12
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 8
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 6
- 239000002344 surface layer Substances 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000005611 electricity Effects 0.000 claims description 2
- 230000003287 optical effect Effects 0.000 claims 2
- 238000010276 construction Methods 0.000 claims 1
- 238000006557 surface reaction Methods 0.000 claims 1
- 229910021426 porous silicon Inorganic materials 0.000 description 113
- 239000010410 layer Substances 0.000 description 97
- 239000010408 film Substances 0.000 description 60
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 45
- 229910052710 silicon Inorganic materials 0.000 description 45
- 239000010703 silicon Substances 0.000 description 45
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 40
- 239000013078 crystal Substances 0.000 description 26
- 239000000243 solution Substances 0.000 description 25
- 239000007789 gas Substances 0.000 description 24
- 235000012431 wafers Nutrition 0.000 description 23
- 238000009826 distribution Methods 0.000 description 20
- 238000012545 processing Methods 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 239000001301 oxygen Substances 0.000 description 14
- 229910052760 oxygen Inorganic materials 0.000 description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 8
- 238000012544 monitoring process Methods 0.000 description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 7
- 238000002048 anodisation reaction Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 238000000992 sputter etching Methods 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000010453 quartz Substances 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- -1 oxygen ions Chemical class 0.000 description 4
- 230000035515 penetration Effects 0.000 description 4
- 238000004381 surface treatment Methods 0.000 description 4
- OKKJLVBELUTLKV-UHFFFAOYSA-N Methanol Chemical compound OC OKKJLVBELUTLKV-UHFFFAOYSA-N 0.000 description 3
- 238000007743 anodising Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000007865 diluting Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 238000010517 secondary reaction Methods 0.000 description 2
- 239000004094 surface-active agent Substances 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 230000005923 long-lasting effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000001443 photoexcitation Effects 0.000 description 1
- 238000006303 photolysis reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- BDERNNFJNOPAEC-UHFFFAOYSA-N propan-1-ol Chemical compound CCCO BDERNNFJNOPAEC-UHFFFAOYSA-N 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000005201 scrubbing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003756 stirring Methods 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30604—Chemical etching
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Description
【0001】
【発明の属する技術分野】本発明は、膜厚の均一性に優
れ、且つ膜の欠落(或いはボイド)や界面準位の抑制の
点で優れたSOI基板の製造方法及び製造装置に関する
ものであり、更に詳しくはガラス等の透明絶縁物基板上
や酸化膜を有するシリコン基板上の単結晶半導体層に作
成される、高機能、高性能電子デバイス、高集積回路な
どに適用するSOI基板の製造方法に関するものであ
る。
れ、且つ膜の欠落(或いはボイド)や界面準位の抑制の
点で優れたSOI基板の製造方法及び製造装置に関する
ものであり、更に詳しくはガラス等の透明絶縁物基板上
や酸化膜を有するシリコン基板上の単結晶半導体層に作
成される、高機能、高性能電子デバイス、高集積回路な
どに適用するSOI基板の製造方法に関するものであ
る。
【0002】
【従来の技術】絶縁物上の単結晶シリコン半導体層の形
成は、Silicon on Insulator(S
OI)技術として広く知られ、通常のシリコン集積回路
を作製するバルクシリコン基板では到達しえない数々の
優位点をこの基板が有することから、多くの研究が成さ
れてきた。
成は、Silicon on Insulator(S
OI)技術として広く知られ、通常のシリコン集積回路
を作製するバルクシリコン基板では到達しえない数々の
優位点をこの基板が有することから、多くの研究が成さ
れてきた。
【0003】[SOSとSIMOX]従来からのSOI
技術のひとつとして、いわゆるSOS(シリコン・オン
・サファイア)があり、シリコン層がサファイア結晶の
上にヘテロエピタキシャル成長して形成される技術であ
るが、ヘテロエピタキシャル成長で得られるシリコン結
晶品質は貧弱である。また、SIMOX(Separation b
y IMplanted OXygen)は、多量の酸素イオンをシリコン
に注入して、その後の熱処理により注入された酸素がシ
リコンの表面から約0.2μmの位置に埋まったSiO
2 層を形成するSOI形成技術として実用化されてい
る。しかしこの多量の酸素イオンの注入と熱処理は多く
の時間を要し、生産性とコストの面で不利であるだけで
なく、イオン注入によりSOIシリコン層に多くの結晶
欠陥を引き起こす。酸素イオンの注入を少なくとすると
酸化膜の膜質を保つことが現状では困難であり、また埋
め込みSiO2 膜層の厚みを変化させることも困難とさ
れている。
技術のひとつとして、いわゆるSOS(シリコン・オン
・サファイア)があり、シリコン層がサファイア結晶の
上にヘテロエピタキシャル成長して形成される技術であ
るが、ヘテロエピタキシャル成長で得られるシリコン結
晶品質は貧弱である。また、SIMOX(Separation b
y IMplanted OXygen)は、多量の酸素イオンをシリコン
に注入して、その後の熱処理により注入された酸素がシ
リコンの表面から約0.2μmの位置に埋まったSiO
2 層を形成するSOI形成技術として実用化されてい
る。しかしこの多量の酸素イオンの注入と熱処理は多く
の時間を要し、生産性とコストの面で不利であるだけで
なく、イオン注入によりSOIシリコン層に多くの結晶
欠陥を引き起こす。酸素イオンの注入を少なくとすると
酸化膜の膜質を保つことが現状では困難であり、また埋
め込みSiO2 膜層の厚みを変化させることも困難とさ
れている。
【0004】[貼り合わせSOI]最近報告されたSO
I形成法の中で、特に質的に優れているものとして通称
「貼り合わせSOI」がある。これは、少なくとも一方
が酸化等により絶縁膜が形成されている2枚のウエハの
鏡面同士を密着させ、熱処理を施して密着界面の結合を
強力なものとした後、どちらかの一方側から基板を研
磨、或いはエッチングすることによって絶縁膜上に任意
の厚みを持ったシリコン単結晶薄膜を残すという技術で
ある。この技術において最も重要なのはシリコン基板を
薄膜化する工程である。即ち通常数百μmもの厚さのシ
リコン基板を均一に数μm、もしくは1μm以下の厚さ
まで研磨、或いはエッチングしなければならず、その制
御性や均一性の面で技術的に極めて困難である。シリコ
ンの薄膜化の方法には大別して2通りある。1つは研磨
のみで行なう方法(BPSOI:Bonding an
dPolishing SOI)であり、もう1つは残
す薄膜の直上(単体の基板作製時では直下)にエッチン
グストップ層を設け、基板エッチングとエッチングスト
ップ層のエッチングの2段階で行なう方法(BESO
I:Bond and Etchback SOI)で
ある。BESOIはシリコン活性層は予め形成してある
エッチングストップ層の上にエピタキシャル成長する場
合が多いので、膜厚の均一性を確保するにはこのBES
OIが現在のところ有利とされている。しかしながらエ
ッチングストップ層は不純物を高濃度に含んでいる場合
が多いので、これによって結晶格子の歪みが発生し、結
晶欠陥がエピタキシャル層に伝搬するという問題があ
る。またエピタキシャル層の酸化や貼り合わせ後のアニ
ール時に不純物が拡散して、エッチング特性を変化させ
てしまう可能性もある。
I形成法の中で、特に質的に優れているものとして通称
「貼り合わせSOI」がある。これは、少なくとも一方
が酸化等により絶縁膜が形成されている2枚のウエハの
鏡面同士を密着させ、熱処理を施して密着界面の結合を
強力なものとした後、どちらかの一方側から基板を研
磨、或いはエッチングすることによって絶縁膜上に任意
の厚みを持ったシリコン単結晶薄膜を残すという技術で
ある。この技術において最も重要なのはシリコン基板を
薄膜化する工程である。即ち通常数百μmもの厚さのシ
リコン基板を均一に数μm、もしくは1μm以下の厚さ
まで研磨、或いはエッチングしなければならず、その制
御性や均一性の面で技術的に極めて困難である。シリコ
ンの薄膜化の方法には大別して2通りある。1つは研磨
のみで行なう方法(BPSOI:Bonding an
dPolishing SOI)であり、もう1つは残
す薄膜の直上(単体の基板作製時では直下)にエッチン
グストップ層を設け、基板エッチングとエッチングスト
ップ層のエッチングの2段階で行なう方法(BESO
I:Bond and Etchback SOI)で
ある。BESOIはシリコン活性層は予め形成してある
エッチングストップ層の上にエピタキシャル成長する場
合が多いので、膜厚の均一性を確保するにはこのBES
OIが現在のところ有利とされている。しかしながらエ
ッチングストップ層は不純物を高濃度に含んでいる場合
が多いので、これによって結晶格子の歪みが発生し、結
晶欠陥がエピタキシャル層に伝搬するという問題があ
る。またエピタキシャル層の酸化や貼り合わせ後のアニ
ール時に不純物が拡散して、エッチング特性を変化させ
てしまう可能性もある。
【0005】またこれらの貼り合わせSOIでは、貼り
合わせ面に異物が存在したり、貼り合わせ面の平坦性が
悪く凹凸があると、「ボイド」と呼ばれる空隙を貼り合
わせ界面に多く発生してしまう。この点では前述したB
ESOIは不利な場合が多い。何故ならばエッチングス
トップ層を形成する方法としては、例えばCVDでヘテ
ロエピタキシャル成長を行なったり、高濃度の不純物を
ドーピングしたエピタキシャル成長を行なうのが通常だ
が、CVDの場合、特にヘテロエピタキシャル成長の場
合には、研磨によって得られる平坦面よりも平坦性が劣
ることが多いからである。イオン注入などによりエッチ
ングストップ層を形成することもあるが、この場合も平
坦性は悪化してしまう。
合わせ面に異物が存在したり、貼り合わせ面の平坦性が
悪く凹凸があると、「ボイド」と呼ばれる空隙を貼り合
わせ界面に多く発生してしまう。この点では前述したB
ESOIは不利な場合が多い。何故ならばエッチングス
トップ層を形成する方法としては、例えばCVDでヘテ
ロエピタキシャル成長を行なったり、高濃度の不純物を
ドーピングしたエピタキシャル成長を行なうのが通常だ
が、CVDの場合、特にヘテロエピタキシャル成長の場
合には、研磨によって得られる平坦面よりも平坦性が劣
ることが多いからである。イオン注入などによりエッチ
ングストップ層を形成することもあるが、この場合も平
坦性は悪化してしまう。
【0006】[新BESOI技術]貼り合わせ面の平坦
性が良く、且つBESOIのように活性層の膜厚が均一
で、従来のBESOIよりもエッチバックの選択性が数
桁も良いという例では、シリコン基板の表面を陽極化成
により多孔質化し、この上にシリコン活性層をエピタキ
シャル成長する技術がある(特開平5−21338)。
この場合、多孔質層がBESOIで言うエッチングスト
ップ層にあたる。但し多孔質シリコンは単結晶シリコン
に比べて、フッ酸系のエッチング液に対して非常にエッ
チングレートが高いので、エッチングストップ層という
よりも高選択エッチング特性を重視している。この技術
では多孔質シリコン層はCVDでなく、平坦な単結晶シ
リコン基板表面を陽極化成するので、エッチングストッ
プ層をCVD等で形成するBESOIに比べて、エピタ
キシャル成長した活性層の平坦性は良くなる。この表面
に成長するエピタキシャル層は、非多孔質の単結晶基板
上のエピタキシャル層とほぼ同等の結晶性が得られると
いう特性を有する。よって、活性層として信頼性の高い
単結晶シリコン基板上のエピタキシャル層と同等の単結
晶薄膜を用いることが可能になり、優れた結晶性と優れ
た膜厚の均一性を有するSOI基板が提供できる。
性が良く、且つBESOIのように活性層の膜厚が均一
で、従来のBESOIよりもエッチバックの選択性が数
桁も良いという例では、シリコン基板の表面を陽極化成
により多孔質化し、この上にシリコン活性層をエピタキ
シャル成長する技術がある(特開平5−21338)。
この場合、多孔質層がBESOIで言うエッチングスト
ップ層にあたる。但し多孔質シリコンは単結晶シリコン
に比べて、フッ酸系のエッチング液に対して非常にエッ
チングレートが高いので、エッチングストップ層という
よりも高選択エッチング特性を重視している。この技術
では多孔質シリコン層はCVDでなく、平坦な単結晶シ
リコン基板表面を陽極化成するので、エッチングストッ
プ層をCVD等で形成するBESOIに比べて、エピタ
キシャル成長した活性層の平坦性は良くなる。この表面
に成長するエピタキシャル層は、非多孔質の単結晶基板
上のエピタキシャル層とほぼ同等の結晶性が得られると
いう特性を有する。よって、活性層として信頼性の高い
単結晶シリコン基板上のエピタキシャル層と同等の単結
晶薄膜を用いることが可能になり、優れた結晶性と優れ
た膜厚の均一性を有するSOI基板が提供できる。
【0007】K.Sakaguchi等によれば、シリ
コン単結晶基板表面を陽極化成により多孔質化してその
上にエピタキシャル成長した基板と表面を酸化したシリ
コン基板を貼り合わせた後、グラインダーにより多孔質
化していない単結晶シリコン基板部分を研削して多孔質
層を露出させて、HF/H2 O2 混合液により多孔質層
のみ選択的にエッチングすることで、5インチウエハで
SOIシリコン層の膜厚分布として、507nm±15
nm(±3%)、または96.8nm±4.5nm(±
4.7%)が得られると報告している。このときHF/
H2 O2 混合液によるエッチングにおいて、多孔質シリ
コン層は多孔質化していないシリコン層に比べてエッチ
ング速度が105 倍もあると述べており、BESOIの
エッチングストップ層として充分に機能している。
コン単結晶基板表面を陽極化成により多孔質化してその
上にエピタキシャル成長した基板と表面を酸化したシリ
コン基板を貼り合わせた後、グラインダーにより多孔質
化していない単結晶シリコン基板部分を研削して多孔質
層を露出させて、HF/H2 O2 混合液により多孔質層
のみ選択的にエッチングすることで、5インチウエハで
SOIシリコン層の膜厚分布として、507nm±15
nm(±3%)、または96.8nm±4.5nm(±
4.7%)が得られると報告している。このときHF/
H2 O2 混合液によるエッチングにおいて、多孔質シリ
コン層は多孔質化していないシリコン層に比べてエッチ
ング速度が105 倍もあると述べており、BESOIの
エッチングストップ層として充分に機能している。
【0008】表面を熱酸化した単結晶シリコン基板、あ
るいは透明な石英ガラス基板とこの多孔質シリコン上に
成長したエピタキシャルシリコン膜とを貼り合わせる方
法の他に、2枚の基板のSiO2 面同士を貼り合わせる
ことも可能である。活性層であるエピタキシャルシリコ
ン膜とSiO2 (前記エピタキシャル層の熱酸化膜)界
面の界面準位は十分低く、且つSiO2 層の厚みは任意
に制御できるので、SOIの特性を十分に生かした基板
を作製できる。そして貼り合わせ界面のSiO 2 はプラ
ズマ処理によって表面が活性化することにより、貼り合
わせ強度は十分高められ、ボイドの発生が抑制される。
るいは透明な石英ガラス基板とこの多孔質シリコン上に
成長したエピタキシャルシリコン膜とを貼り合わせる方
法の他に、2枚の基板のSiO2 面同士を貼り合わせる
ことも可能である。活性層であるエピタキシャルシリコ
ン膜とSiO2 (前記エピタキシャル層の熱酸化膜)界
面の界面準位は十分低く、且つSiO2 層の厚みは任意
に制御できるので、SOIの特性を十分に生かした基板
を作製できる。そして貼り合わせ界面のSiO 2 はプラ
ズマ処理によって表面が活性化することにより、貼り合
わせ強度は十分高められ、ボイドの発生が抑制される。
【0009】
【発明が解決しようとしている課題】上述の新BESO
I技術により、多孔質シリコン層の高選択エッチングに
より膜厚分布がエピタキシャル成長時の平坦性と膜厚分
布を保存した高品質のSOI基板が得られる。しかしな
がら上述の新BESOI技術には、多孔質化していない
非多孔質単結晶Si領域を除去するとき、以下の問題点
がある。
I技術により、多孔質シリコン層の高選択エッチングに
より膜厚分布がエピタキシャル成長時の平坦性と膜厚分
布を保存した高品質のSOI基板が得られる。しかしな
がら上述の新BESOI技術には、多孔質化していない
非多孔質単結晶Si領域を除去するとき、以下の問題点
がある。
【0010】1.湿式のフッ酸系エッチング液を用いて
いることによる問題 多数枚処理時の液交換、液濃度管理の制御性が難しく生
産性が非常に悪い。
いることによる問題 多数枚処理時の液交換、液濃度管理の制御性が難しく生
産性が非常に悪い。
【0011】フッ酸系エッチングのため、SiO2 層や
SiO2 ガラス基板のエッチング速度が大きく、エッチ
ングされる。特に透明SiO2 ガラス基板上との貼り合
わせる場合に、ガラス基板裏面もエッチングされて、透
明基板の透明度が悪化する。
SiO2 ガラス基板のエッチング速度が大きく、エッチ
ングされる。特に透明SiO2 ガラス基板上との貼り合
わせる場合に、ガラス基板裏面もエッチングされて、透
明基板の透明度が悪化する。
【0012】また非多孔質単結晶Si領域の除去方法と
して、フッ酸/硝酸系あるいはアルカリ溶液等の湿式エ
ッチングを用いて多孔質シリコン部を露出させる場合、
どんなエッチング溶液を用いても、密度の小さい多孔質
シリコン層のエッチング速度は非多孔質シリコンよりも
速くなる。このために、非多孔質シリコン部がすべての
部分で除去されるまでに、多孔質シリコンが露出した部
分のエッチングが速く進行してしまい、多孔質シリコン
の残り膜厚のばらつきは数μm以上と非常に大きくなっ
てしまう。多孔質シリコンの膜厚が数μm以下まで薄く
なると、エッチングはさらに多孔質シリコンの下地のエ
ピタキシャルシリコン層にまで及び、最終のSOI層の
膜厚均一性が悪化する。よって、多孔質シリコン層の厚
みは10μm以上必要となり、多孔質シリコン層をそれ
以上薄くすることはできない。
して、フッ酸/硝酸系あるいはアルカリ溶液等の湿式エ
ッチングを用いて多孔質シリコン部を露出させる場合、
どんなエッチング溶液を用いても、密度の小さい多孔質
シリコン層のエッチング速度は非多孔質シリコンよりも
速くなる。このために、非多孔質シリコン部がすべての
部分で除去されるまでに、多孔質シリコンが露出した部
分のエッチングが速く進行してしまい、多孔質シリコン
の残り膜厚のばらつきは数μm以上と非常に大きくなっ
てしまう。多孔質シリコンの膜厚が数μm以下まで薄く
なると、エッチングはさらに多孔質シリコンの下地のエ
ピタキシャルシリコン層にまで及び、最終のSOI層の
膜厚均一性が悪化する。よって、多孔質シリコン層の厚
みは10μm以上必要となり、多孔質シリコン層をそれ
以上薄くすることはできない。
【0013】2.多孔質シリコン層の膜厚の問題 非多孔質単結晶Si領域の除去方法としてグラインダー
研削を用いる場合、下地の多孔質シリコン層で研削を止
めるのにグラインダーの研削マージンと研削によるダメ
ージ層として多孔質シリコン層の厚みは10μm以上必
要となり、多孔質シリコン層をそれ以上薄くすることは
できない。
研削を用いる場合、下地の多孔質シリコン層で研削を止
めるのにグラインダーの研削マージンと研削によるダメ
ージ層として多孔質シリコン層の厚みは10μm以上必
要となり、多孔質シリコン層をそれ以上薄くすることは
できない。
【0014】このため、多孔質シリコンの形成とエッチ
ングに時間が長くかかる。
ングに時間が長くかかる。
【0015】そこで、本発明は、非多孔質単結晶Si領
域の除去に湿式のフッ酸系エッチング液を用いることに
よる、生産性の低下や、透明基板の透明度の悪化といっ
た問題や、グラインダーを使い多孔質シリコン層を薄く
することができないため、多孔質シリコンの形成とエッ
チングに時間が長くかかるという問題点を全て克服した
SOI基板の作製方法を実現することを目的とする。
域の除去に湿式のフッ酸系エッチング液を用いることに
よる、生産性の低下や、透明基板の透明度の悪化といっ
た問題や、グラインダーを使い多孔質シリコン層を薄く
することができないため、多孔質シリコンの形成とエッ
チングに時間が長くかかるという問題点を全て克服した
SOI基板の作製方法を実現することを目的とする。
【0016】
【課題を解決するための手段】そこで、本発明者が、以
上の目的を達成するために、鋭意努力した結果、以下の
発明を得た。すなわち、本発明のSOI基板の製造方法
は、単結晶Si基板の表層を多孔質化し、第1の非多孔
質単結晶Si領域上に多孔質単結晶Si領域を形成する
工程、前記多孔質単結晶Si領域の表面に第2の非多孔
質単結晶Si領域を形成する工程、前記第2の非多孔質
単結晶Si領域の表面に支持基板を貼り合わせる工程、
前記第1の非多孔質単結晶Si領域を除去する工程、前
記多孔質単結晶Si領域を除去する工程、とを有するS
OI基板の製造方法において、前記第1の非多孔質単結
晶Si領域を除去する工程が、非多孔質単結晶Si領域
のエッチング速度が多孔質単結晶Si領域のエッチング
速度より大きいドライエッチングを行なう工程を含むこ
とを特徴とする。また、前記第1の非多孔質単結晶Si
領域を除去する工程は、前記ドライエッチングを行なう
工程の前に、グラインダーで前記第1の非多孔質単結晶
Si領域の一部を研削する工程を含むといい。また、前
記ドライエッチングは、電気あるいは光エネルギーによ
って活性イオン種を作り、前記活性イオン種を、基板表
面に垂直な方向に加速し、前記基板表面で反応を起こさ
せる反応性イオンエッチングであるといい。また、前記
ドライエッチングを前記多孔質単結晶Si領域が全面露
出した時点で終了させる為のエッチング終点判定を、前
記基板表面の上方に設けられた平行平板型電極と前記基
板間のセルフバイアスの変化によって行なうといい。
上の目的を達成するために、鋭意努力した結果、以下の
発明を得た。すなわち、本発明のSOI基板の製造方法
は、単結晶Si基板の表層を多孔質化し、第1の非多孔
質単結晶Si領域上に多孔質単結晶Si領域を形成する
工程、前記多孔質単結晶Si領域の表面に第2の非多孔
質単結晶Si領域を形成する工程、前記第2の非多孔質
単結晶Si領域の表面に支持基板を貼り合わせる工程、
前記第1の非多孔質単結晶Si領域を除去する工程、前
記多孔質単結晶Si領域を除去する工程、とを有するS
OI基板の製造方法において、前記第1の非多孔質単結
晶Si領域を除去する工程が、非多孔質単結晶Si領域
のエッチング速度が多孔質単結晶Si領域のエッチング
速度より大きいドライエッチングを行なう工程を含むこ
とを特徴とする。また、前記第1の非多孔質単結晶Si
領域を除去する工程は、前記ドライエッチングを行なう
工程の前に、グラインダーで前記第1の非多孔質単結晶
Si領域の一部を研削する工程を含むといい。また、前
記ドライエッチングは、電気あるいは光エネルギーによ
って活性イオン種を作り、前記活性イオン種を、基板表
面に垂直な方向に加速し、前記基板表面で反応を起こさ
せる反応性イオンエッチングであるといい。また、前記
ドライエッチングを前記多孔質単結晶Si領域が全面露
出した時点で終了させる為のエッチング終点判定を、前
記基板表面の上方に設けられた平行平板型電極と前記基
板間のセルフバイアスの変化によって行なうといい。
【0017】また、前記多孔質単結晶Si領域を除去す
る工程を、エッチング速度が、非多孔質単結晶Si領域
より多孔質単結晶Si領域の方が大きいウェットエッチ
ングにより行なうといい。また、前記多孔質単結晶Si
領域を除去する工程を、エッチング速度が、非多孔質単
結晶Si領域より多孔質単結晶Si領域の方が大きいラ
ジカルエッチングにより行なうといい。また、前記エッ
チング速度が、非多孔質単結晶Si領域より多孔質単結
晶Si領域の方が大きいラジカルエッチングは、少なく
とも電気あるいは光エネルギーにより分解された活性ラ
ジカルが、多孔質領域の孔に入り込み、内部から行なう
といい。
る工程を、エッチング速度が、非多孔質単結晶Si領域
より多孔質単結晶Si領域の方が大きいウェットエッチ
ングにより行なうといい。また、前記多孔質単結晶Si
領域を除去する工程を、エッチング速度が、非多孔質単
結晶Si領域より多孔質単結晶Si領域の方が大きいラ
ジカルエッチングにより行なうといい。また、前記エッ
チング速度が、非多孔質単結晶Si領域より多孔質単結
晶Si領域の方が大きいラジカルエッチングは、少なく
とも電気あるいは光エネルギーにより分解された活性ラ
ジカルが、多孔質領域の孔に入り込み、内部から行なう
といい。
【0018】また、前記第2の非多孔質単結晶Si領域
を形成する工程の前に、前記多孔質単結晶Si領域の孔
の内壁の表面を酸化するSOI基板の製造方法でもあ
る。また、前記第2の非多孔質単結晶Si領域を形成す
る工程の前に、前記多孔質単結晶Si領域を水素雰囲気
中で熱処理するといい。また、前記第2の非多孔質単結
晶Si領域を形成する工程の前に、前記多孔質単結晶S
i領域の孔の内壁の表面を酸化し、その後水素雰囲気中
で熱処理するといい。また、単結晶Si基板の表層を多
孔質化し、第1の非多孔質単結晶Si領域上に多孔質単
結晶Si領域を形成する工程、前記多孔質単結晶Si領
域の表面に第2の非多孔質単結晶Si領域を形成する工
程、前記第2の非多孔質単結晶Si領域の表面に支持基
板を貼り合わせる工程、前記第1の非多孔質単結晶Si
領域の一部を研削によって除去する工程、前記第1の非
多孔質単結晶Si領域の一部を研削によって除去した
後、非多孔質単結晶Si領域のエッチング速度が、多孔
質単結晶Si領域のそれより大きいドライエッチングに
より前記第1の非多孔質単結晶Si領域の残部を除去す
る工程、前記多孔質単結晶Si領域を除去する工程、と
を有するといい。また、前記ドライエッチングは、電気
あるいは光エネルギーによって活性イオン種を作り、前
記活性イオン種を、基板面に垂直な方向に加速し、前記
基板表面で反応を起こさせる反応性イオンエッチングで
あるといい。また、前記第2の非多孔質単結晶Si領域
を形成する工程の前に、前記多孔質単結晶Si領域の孔
の内壁の表面を酸化するといい。また、前記第2の非多
孔質単結晶Si領域を形成する工程の前に、前記多孔質
単結晶Si領域を水素雰囲気中で熱処理するといい。ま
た、前記第2の非多孔質単結晶Si領域を形成する工程
の前に、前記多孔質単結晶Si領域の孔の内壁の表面を
酸化し、その後水素雰囲気中で熱処理するといい。ま
た、前記研削によって、前記第1の非多孔質単結晶Si
領域が2μm乃至300μm厚残るように、除去すると
いい。また、前記多孔質単結晶Si領域をウエットエッ
チングにより選択的に除去するといい。
を形成する工程の前に、前記多孔質単結晶Si領域の孔
の内壁の表面を酸化するSOI基板の製造方法でもあ
る。また、前記第2の非多孔質単結晶Si領域を形成す
る工程の前に、前記多孔質単結晶Si領域を水素雰囲気
中で熱処理するといい。また、前記第2の非多孔質単結
晶Si領域を形成する工程の前に、前記多孔質単結晶S
i領域の孔の内壁の表面を酸化し、その後水素雰囲気中
で熱処理するといい。また、単結晶Si基板の表層を多
孔質化し、第1の非多孔質単結晶Si領域上に多孔質単
結晶Si領域を形成する工程、前記多孔質単結晶Si領
域の表面に第2の非多孔質単結晶Si領域を形成する工
程、前記第2の非多孔質単結晶Si領域の表面に支持基
板を貼り合わせる工程、前記第1の非多孔質単結晶Si
領域の一部を研削によって除去する工程、前記第1の非
多孔質単結晶Si領域の一部を研削によって除去した
後、非多孔質単結晶Si領域のエッチング速度が、多孔
質単結晶Si領域のそれより大きいドライエッチングに
より前記第1の非多孔質単結晶Si領域の残部を除去す
る工程、前記多孔質単結晶Si領域を除去する工程、と
を有するといい。また、前記ドライエッチングは、電気
あるいは光エネルギーによって活性イオン種を作り、前
記活性イオン種を、基板面に垂直な方向に加速し、前記
基板表面で反応を起こさせる反応性イオンエッチングで
あるといい。また、前記第2の非多孔質単結晶Si領域
を形成する工程の前に、前記多孔質単結晶Si領域の孔
の内壁の表面を酸化するといい。また、前記第2の非多
孔質単結晶Si領域を形成する工程の前に、前記多孔質
単結晶Si領域を水素雰囲気中で熱処理するといい。ま
た、前記第2の非多孔質単結晶Si領域を形成する工程
の前に、前記多孔質単結晶Si領域の孔の内壁の表面を
酸化し、その後水素雰囲気中で熱処理するといい。ま
た、前記研削によって、前記第1の非多孔質単結晶Si
領域が2μm乃至300μm厚残るように、除去すると
いい。また、前記多孔質単結晶Si領域をウエットエッ
チングにより選択的に除去するといい。
【0019】また、前記多孔質単結晶Si領域の表面に
第2の非多孔質単結晶Si領域を形成する工程は、前記
多孔質単結晶Si領域の表面上に第2の非多孔質単結晶
Si領域をエピタキシャル成長させる工程であるのがい
い。他にも、熱処理をして、前記多孔質単結晶Si領域
の表面の孔をうめる工程であってもいい。さらに、前記
支持基板は、Siウェハでも、Siウェハの表面を絶縁
性にしたものでも、石英ガラスなどの絶縁体基板でもい
い。前記支持基板として、Siウェハを使用するとき
は、前記第2の非多孔質単結晶Si領域の表面を絶縁性
にしておく。
第2の非多孔質単結晶Si領域を形成する工程は、前記
多孔質単結晶Si領域の表面上に第2の非多孔質単結晶
Si領域をエピタキシャル成長させる工程であるのがい
い。他にも、熱処理をして、前記多孔質単結晶Si領域
の表面の孔をうめる工程であってもいい。さらに、前記
支持基板は、Siウェハでも、Siウェハの表面を絶縁
性にしたものでも、石英ガラスなどの絶縁体基板でもい
い。前記支持基板として、Siウェハを使用するとき
は、前記第2の非多孔質単結晶Si領域の表面を絶縁性
にしておく。
【0020】本発明者は、ある条件のドライエッチング
を行なうことにより、多孔質シリコンの方が非多孔質シ
リコンよりエッチング速度が数倍以上も遅いという、湿
式エッチングとは逆の選択比をもつエッチング条件を見
いだした。本発明は、この条件のドライエッチングを、
非多孔質単結晶領域の除去に使うものである。この多孔
質Siより非多孔質Siの方がエッチング速度が速いメ
カニズムについては、まだ完全には解明されていない
が、以下のように考えられる。
を行なうことにより、多孔質シリコンの方が非多孔質シ
リコンよりエッチング速度が数倍以上も遅いという、湿
式エッチングとは逆の選択比をもつエッチング条件を見
いだした。本発明は、この条件のドライエッチングを、
非多孔質単結晶領域の除去に使うものである。この多孔
質Siより非多孔質Siの方がエッチング速度が速いメ
カニズムについては、まだ完全には解明されていない
が、以下のように考えられる。
【0021】ここでの非多孔質Si領域の選択エッチン
グのためには、表面のエッチング速度がラジカル等の侵
入速度と同等かそれ以上であることがポイントになる。
例えばRIE(リアクティブイオンエッチング)のよう
な電界の方向に異方性を持つような反応性イオンエッチ
ングモードを用いることにより、表面のエッチングをよ
り進行させることができる。また、多孔質シリコンの表
面が酸化されていることもしくは、密度が小さいことで
イオンエッチングモードでの直流電界成分が非多孔質と
多孔質で変化するために、多孔質シリコンのエッチング
速度が低下すると考えられる。このイオンエッチングモ
ードでの表面エッチングを促進させるためには、RFプ
ラズマ放電の圧力、パワー、エッチングガス等を適当に
選び、セルフバイアスを大きくする他に、外部から直流
バイアスを印加する方法も有効であり100〜数100
Vの印加で、多孔質シリコンのエッチング速度は非多孔
質シリコンに比べて数倍〜数10倍程度遅くなる。これ
により貼り合わせ後の非多孔質のウエハ部分の除去にお
いて、ウエハの厚み分布やエッチング厚分布のために、
下地の多孔質Siが部分的に露出するが、その部分のエ
ッチング速度は遅いために、多孔質Siの残り厚の分布
としては緩和され、均一性が向上する。
グのためには、表面のエッチング速度がラジカル等の侵
入速度と同等かそれ以上であることがポイントになる。
例えばRIE(リアクティブイオンエッチング)のよう
な電界の方向に異方性を持つような反応性イオンエッチ
ングモードを用いることにより、表面のエッチングをよ
り進行させることができる。また、多孔質シリコンの表
面が酸化されていることもしくは、密度が小さいことで
イオンエッチングモードでの直流電界成分が非多孔質と
多孔質で変化するために、多孔質シリコンのエッチング
速度が低下すると考えられる。このイオンエッチングモ
ードでの表面エッチングを促進させるためには、RFプ
ラズマ放電の圧力、パワー、エッチングガス等を適当に
選び、セルフバイアスを大きくする他に、外部から直流
バイアスを印加する方法も有効であり100〜数100
Vの印加で、多孔質シリコンのエッチング速度は非多孔
質シリコンに比べて数倍〜数10倍程度遅くなる。これ
により貼り合わせ後の非多孔質のウエハ部分の除去にお
いて、ウエハの厚み分布やエッチング厚分布のために、
下地の多孔質Siが部分的に露出するが、その部分のエ
ッチング速度は遅いために、多孔質Siの残り厚の分布
としては緩和され、均一性が向上する。
【0022】非多孔質Si基板部分をエッチングし、全
面に多孔質シリコン部分が露出した時点でのエッチング
終点判定はエッチング速度の選択性とエッチング速度の
面内分布均一性が充分あるために時間制御で充分である
が、より生産性を考えた装置ではセルフバイアスをモニ
ターすることによっても行うことができる。すなわち多
孔質シリコンが露出した時点でセルフバイアスが低下す
るので確実に終点判別ができる。
面に多孔質シリコン部分が露出した時点でのエッチング
終点判定はエッチング速度の選択性とエッチング速度の
面内分布均一性が充分あるために時間制御で充分である
が、より生産性を考えた装置ではセルフバイアスをモニ
ターすることによっても行うことができる。すなわち多
孔質シリコンが露出した時点でセルフバイアスが低下す
るので確実に終点判別ができる。
【0023】
【発明の実施の形態】本発明の実施形態を図1を用いて
説明する。
説明する。
【0024】(図1−1) 単結晶シリコン基板100
を陽極化成して多孔質シリコン101を形成する。この
とき多孔質化する厚みは、基板の片側表面層数μm〜数
十μmでよい。多孔質シリコンの形成方法については、
図5を用いて説明する。まず基板としてP型の単結晶シ
リコン基板500を用意する。N型でも不可能ではない
が、その場合は低抵抗の基板に限定されるか、または光
を基板表面に照射してホールの生成を促進した状態で行
なわなければならない。基板500を図5−1に示すよ
うな装置にセッティングする。即ち基板の片側がフッ酸
系の溶液504に接していて、溶液側に負の電極506
がとられており、逆側は正の金属電極505に接してい
る。図5−2に示すように、正電極側505′も溶液5
04′を介して電位をとってもかまわない。
を陽極化成して多孔質シリコン101を形成する。この
とき多孔質化する厚みは、基板の片側表面層数μm〜数
十μmでよい。多孔質シリコンの形成方法については、
図5を用いて説明する。まず基板としてP型の単結晶シ
リコン基板500を用意する。N型でも不可能ではない
が、その場合は低抵抗の基板に限定されるか、または光
を基板表面に照射してホールの生成を促進した状態で行
なわなければならない。基板500を図5−1に示すよ
うな装置にセッティングする。即ち基板の片側がフッ酸
系の溶液504に接していて、溶液側に負の電極506
がとられており、逆側は正の金属電極505に接してい
る。図5−2に示すように、正電極側505′も溶液5
04′を介して電位をとってもかまわない。
【0025】いずれにせよフッ酸系溶液に接している負
の電極側から多孔質化が起こる。フッ酸系溶液504と
しては、一般的には濃フッ酸(49%HF)を用いる。
純水(H2 O)で希釈していくと、流す電流値にもよる
が、ある濃度からエッチングが起こってしまうので好ま
しくない。また陽極化成中に基板500の表面から気泡
が発生してしまい、この気泡を効率よく取り除く目的か
ら、界面活性剤としてアルコールを加える場合がある。
アルコールとしてメタノール、エタノール、プロパノー
ル、イソプロパノール等が用いられる。また界面活性剤
の代わりに攪はん器を用いて、溶液を攪はんしながら陽
極化成を行ってもよい。
の電極側から多孔質化が起こる。フッ酸系溶液504と
しては、一般的には濃フッ酸(49%HF)を用いる。
純水(H2 O)で希釈していくと、流す電流値にもよる
が、ある濃度からエッチングが起こってしまうので好ま
しくない。また陽極化成中に基板500の表面から気泡
が発生してしまい、この気泡を効率よく取り除く目的か
ら、界面活性剤としてアルコールを加える場合がある。
アルコールとしてメタノール、エタノール、プロパノー
ル、イソプロパノール等が用いられる。また界面活性剤
の代わりに攪はん器を用いて、溶液を攪はんしながら陽
極化成を行ってもよい。
【0026】負電極506に関しては、フッ酸溶液に対
して侵食されないような材料、例えば金(Au)、白金
(Pt)等が用いられる。正側の電極505の材質は一
般に用いられる金属材料でかまわないが、陽極化成が基
板500すべてになされた時点で、フッ酸系溶液504
が正電極505に達するので、正電極505の表面にも
耐フッ酸溶液性の金属膜をコーティングしておくとよ
い。陽極化成を行う電流値は最大数百mA/cm2 であ
り、最小値は零でなければよい。この値は多孔質化した
シリコンの表面に良質のエピタキシャル成長ができる範
囲内で決定される。通常電流値が大きいと陽極化成の速
度が増すと同時に、多孔質シリコン層の密度が小さくな
る。即ち孔の占める体積がおおきくなる。これによって
エピタキシャル成長の条件が変わってくるのである。
して侵食されないような材料、例えば金(Au)、白金
(Pt)等が用いられる。正側の電極505の材質は一
般に用いられる金属材料でかまわないが、陽極化成が基
板500すべてになされた時点で、フッ酸系溶液504
が正電極505に達するので、正電極505の表面にも
耐フッ酸溶液性の金属膜をコーティングしておくとよ
い。陽極化成を行う電流値は最大数百mA/cm2 であ
り、最小値は零でなければよい。この値は多孔質化した
シリコンの表面に良質のエピタキシャル成長ができる範
囲内で決定される。通常電流値が大きいと陽極化成の速
度が増すと同時に、多孔質シリコン層の密度が小さくな
る。即ち孔の占める体積がおおきくなる。これによって
エピタキシャル成長の条件が変わってくるのである。
【0027】(図1−2) 以上のようにして形成した
多孔質層101上に、非多孔質の単結晶シリコン層10
2をエピタキシャル成長させる。エピタキシャル成長は
一般的な熱CVD、減圧CVD、プラズマCVD、分子
線エピタキシー、スパッタ法等で行なわれる。成長する
膜厚はSOI層の設計値と同じくすれば良いが、好まし
くは2μm以下の膜厚が良い。なぜなら、2μm以上の
膜厚の単結晶Si膜がSiO2 を主成分とする絶縁性基
板上にある場合、これをデバイスプロセスで熱処理する
と両材料の熱膨張係数の違いから貼り合わせ界面に大き
な応力が発生し、シリコン膜の破壊、基板の反り、また
は界面での剥離等が起こってしまうからである。膜厚が
2μm以下であれば応力は比較的小さくてすむので、膜
の破壊、剥離、反り等は起こりにくい。より好ましく
は、0.5μm以下である。これは0.5μm以上の膜
厚であると、後のアニールの際に剥離、破壊等が起こら
なくても、微小な領域において結晶にスリップラインが
生じやすくなるからである。
多孔質層101上に、非多孔質の単結晶シリコン層10
2をエピタキシャル成長させる。エピタキシャル成長は
一般的な熱CVD、減圧CVD、プラズマCVD、分子
線エピタキシー、スパッタ法等で行なわれる。成長する
膜厚はSOI層の設計値と同じくすれば良いが、好まし
くは2μm以下の膜厚が良い。なぜなら、2μm以上の
膜厚の単結晶Si膜がSiO2 を主成分とする絶縁性基
板上にある場合、これをデバイスプロセスで熱処理する
と両材料の熱膨張係数の違いから貼り合わせ界面に大き
な応力が発生し、シリコン膜の破壊、基板の反り、また
は界面での剥離等が起こってしまうからである。膜厚が
2μm以下であれば応力は比較的小さくてすむので、膜
の破壊、剥離、反り等は起こりにくい。より好ましく
は、0.5μm以下である。これは0.5μm以上の膜
厚であると、後のアニールの際に剥離、破壊等が起こら
なくても、微小な領域において結晶にスリップラインが
生じやすくなるからである。
【0028】非多孔質単結晶Si層102を形成するた
めに、熱処理によって多孔質Si層101の表面の孔を
塞ぐことで形成してもいい。
めに、熱処理によって多孔質Si層101の表面の孔を
塞ぐことで形成してもいい。
【0029】(図1−3) エピタキシャル層102の
表面を酸化(103)する。これはエピタキシャル層を
次の工程で直接支持基板と貼り合わせた場合、貼り合わ
せ界面には不純物が偏析しやすく、また界面の原子の非
結合手(ダングリングボンド)が多くなり、薄膜デバイ
スの特性を不安定化させる要因になるからである。
表面を酸化(103)する。これはエピタキシャル層を
次の工程で直接支持基板と貼り合わせた場合、貼り合わ
せ界面には不純物が偏析しやすく、また界面の原子の非
結合手(ダングリングボンド)が多くなり、薄膜デバイ
スの特性を不安定化させる要因になるからである。
【0030】尚、酸化膜厚は、貼り合わせ界面に取り込
まれる大気中からのコンタミネーションの影響を受けな
い程度の厚みがあれば良い。
まれる大気中からのコンタミネーションの影響を受けな
い程度の厚みがあれば良い。
【0031】(図1−4) 上記表面が酸化されたエピ
タキシャル面を有する基板100と、支持基板110を
用意する。支持基板110はシリコン基板表面を酸化し
たもの、石英ガラス、結晶化ガラス、任意基板上にSi
O2 を堆積したものなどが挙げられる。
タキシャル面を有する基板100と、支持基板110を
用意する。支持基板110はシリコン基板表面を酸化し
たもの、石英ガラス、結晶化ガラス、任意基板上にSi
O2 を堆積したものなどが挙げられる。
【0032】次いで、SiO2 どうしの貼り合わせの場
合、これらの両基板、もしくは一方をプラズマ雰囲気中
に晒して表面のSiO2 を活性化する。このとき用いる
ガスは酸素が好ましいが、その他にも大気(酸素/窒素
の混合)、窒素、水素、またはアルゴン、ヘリウム等の
不活性ガスや、アンモニア等の分子ガスなどが可能であ
る。SiとSiO2 の貼り合わせの場合、上述の処理は
不要である。
合、これらの両基板、もしくは一方をプラズマ雰囲気中
に晒して表面のSiO2 を活性化する。このとき用いる
ガスは酸素が好ましいが、その他にも大気(酸素/窒素
の混合)、窒素、水素、またはアルゴン、ヘリウム等の
不活性ガスや、アンモニア等の分子ガスなどが可能であ
る。SiとSiO2 の貼り合わせの場合、上述の処理は
不要である。
【0033】上記用意した両基板を洗浄した後に貼り合
わせる。洗浄方法は純水でリンスするだけが好ましく、
他には過酸化水素水を純水で希釈したもの、塩酸もしく
は硫酸を純水で十分に希釈したものも可能である。貼り
合わせた後に基板を全面で加圧すると、接合の強度を高
める効果がある。
わせる。洗浄方法は純水でリンスするだけが好ましく、
他には過酸化水素水を純水で希釈したもの、塩酸もしく
は硫酸を純水で十分に希釈したものも可能である。貼り
合わせた後に基板を全面で加圧すると、接合の強度を高
める効果がある。
【0034】そして次に貼り合った基板を熱処理する。
熱処理温度は高い方が好ましいが、あまり高すぎると多
孔質層101が構造変化をおこしてしまったり、基板に
含まれていた不純物がエピタキシャル層に拡散すること
があるので、これらをおこさない温度と時間を選択する
必要がある。具体的には1200℃以下が好ましい。ま
た基板によっては高温で熱処理できないものがある。例
えば支持基板110が石英ガラスである場合には、シリ
コンと石英の熱膨張係数の違いから、200℃程度以下
の温度でしか熱処理できない。この温度を越えると貼り
合わせた基板が応力で剥がれたり、または割れたりして
しまう。ただし熱処理は次の工程で行なうバルクシリコ
ン100の研削やエッチングの際の応力に耐えられれば
良い。従って200℃以下の温度であっても活性化の表
面処理条件を最適化することで、プロセスは行なえる。
熱処理温度は高い方が好ましいが、あまり高すぎると多
孔質層101が構造変化をおこしてしまったり、基板に
含まれていた不純物がエピタキシャル層に拡散すること
があるので、これらをおこさない温度と時間を選択する
必要がある。具体的には1200℃以下が好ましい。ま
た基板によっては高温で熱処理できないものがある。例
えば支持基板110が石英ガラスである場合には、シリ
コンと石英の熱膨張係数の違いから、200℃程度以下
の温度でしか熱処理できない。この温度を越えると貼り
合わせた基板が応力で剥がれたり、または割れたりして
しまう。ただし熱処理は次の工程で行なうバルクシリコ
ン100の研削やエッチングの際の応力に耐えられれば
良い。従って200℃以下の温度であっても活性化の表
面処理条件を最適化することで、プロセスは行なえる。
【0035】(図1−5) 次にエピタキシャル成長層
102を残してシリコン基板部分100と多孔質部分1
01を選択的に除去する。
102を残してシリコン基板部分100と多孔質部分1
01を選択的に除去する。
【0036】まず非多孔質であるシリコン基板部分10
0は表面グラインダー等により一部を研削した後にRI
Eによりエッチングを行うか、または研削をおこなわず
RIEによりすべての部分の除去を行う。研削でSi基
板部分100を一部除去するときは、多孔質Si領域1
01上のSi基板部分を、好ましくは、2〜300μ
m、より好ましくは5〜100μm残しておくといい。
0は表面グラインダー等により一部を研削した後にRI
Eによりエッチングを行うか、または研削をおこなわず
RIEによりすべての部分の除去を行う。研削でSi基
板部分100を一部除去するときは、多孔質Si領域1
01上のSi基板部分を、好ましくは、2〜300μ
m、より好ましくは5〜100μm残しておくといい。
【0037】ここでの非多孔質シリコン基板部分のエッ
チングは、表面のエッチング速度がラジカル等の侵入速
度と同等かそれ以上であることが本発明のポイントであ
る。従って、ここではRIEのような電界の方向に異方
性を持つような反応性イオンエッチングモードを用いる
ことにより、表面のエッチングをより進行させることが
できる。さらに多孔質シリコンの表面が酸化されている
こともしくは、密度が小さいことでイオンエッチングモ
ードでの直流電界成分が非多孔質と多孔質で変化するた
めに、多孔質シリコンのエッチング速度が低下すると考
えられる。
チングは、表面のエッチング速度がラジカル等の侵入速
度と同等かそれ以上であることが本発明のポイントであ
る。従って、ここではRIEのような電界の方向に異方
性を持つような反応性イオンエッチングモードを用いる
ことにより、表面のエッチングをより進行させることが
できる。さらに多孔質シリコンの表面が酸化されている
こともしくは、密度が小さいことでイオンエッチングモ
ードでの直流電界成分が非多孔質と多孔質で変化するた
めに、多孔質シリコンのエッチング速度が低下すると考
えられる。
【0038】このイオンエッチングモードでの表面エッ
チングを促進させるためには、RFプラズマ放電の圧
力、パワー、エッチングガス等を適当に選ぶことが必要
である。反応性イオンエッチングはH2 ガス、またF原
子を含むCF4 やSF6 等のエッチングガスをO2 、N
2 ガス等のキャリアガスまたはHe、Ar等の不活性ガ
ス等と混入して高周波やマイクロ波電力によるプラズマ
あるいは光のエネルギーにより分解して、被エッチング
基板表面まで電界方向に加速された状態で活性なイオン
が到達して表面のエッチングが行われる。
チングを促進させるためには、RFプラズマ放電の圧
力、パワー、エッチングガス等を適当に選ぶことが必要
である。反応性イオンエッチングはH2 ガス、またF原
子を含むCF4 やSF6 等のエッチングガスをO2 、N
2 ガス等のキャリアガスまたはHe、Ar等の不活性ガ
ス等と混入して高周波やマイクロ波電力によるプラズマ
あるいは光のエネルギーにより分解して、被エッチング
基板表面まで電界方向に加速された状態で活性なイオン
が到達して表面のエッチングが行われる。
【0039】放電条件の設定としては特に放電圧力を低
くしてガス分子の平均自由工程を長くし、イオン化エネ
ルギーを得やすくすることが重要である。RFパワーを
大きくすることで電極間の直流バイアス成分が増加して
イオンエッチングを促進する反面、ラジカル分解反応も
促進されるためにラジカルエッチングモードも混在して
くるので注意が必要である。RFパワーによりセルフバ
イアスを大きくする他に、外部から直流バイアスを印加
する方法も有効であり100〜数100Vの印加で、非
多孔質のエッチング速度は大きくなり、数100μmの
エッチングでも数時間で終了する。その時多孔質シリコ
ンとのエッチング速度は数倍〜数10倍程度遅い。これ
により貼り合わせ後の非多孔質のウエハ部分の除去にお
いて、ウエハの厚み分布やエッチング厚分布のために、
下地の多孔質シリコンが部分的に露出するが、その部分
のエッチング速度は遅いために、多孔質シリコンの残り
厚の分布としては緩和され、均一性が向上する。イオン
エッチングをさらに促進するために、マグネトロンを利
用したプラズマやECRプラズマも有効である。
くしてガス分子の平均自由工程を長くし、イオン化エネ
ルギーを得やすくすることが重要である。RFパワーを
大きくすることで電極間の直流バイアス成分が増加して
イオンエッチングを促進する反面、ラジカル分解反応も
促進されるためにラジカルエッチングモードも混在して
くるので注意が必要である。RFパワーによりセルフバ
イアスを大きくする他に、外部から直流バイアスを印加
する方法も有効であり100〜数100Vの印加で、非
多孔質のエッチング速度は大きくなり、数100μmの
エッチングでも数時間で終了する。その時多孔質シリコ
ンとのエッチング速度は数倍〜数10倍程度遅い。これ
により貼り合わせ後の非多孔質のウエハ部分の除去にお
いて、ウエハの厚み分布やエッチング厚分布のために、
下地の多孔質シリコンが部分的に露出するが、その部分
のエッチング速度は遅いために、多孔質シリコンの残り
厚の分布としては緩和され、均一性が向上する。イオン
エッチングをさらに促進するために、マグネトロンを利
用したプラズマやECRプラズマも有効である。
【0040】このように、非多孔質シリコン基板部分1
00をエッチングし、多孔質部分101が露出した時点
でエッチングを一旦終了する。この時のエッチング終点
判定はエッチング速度の選択性とエッチング速度の面内
分布均一性が充分あるために時間制御で充分であるが、
セルフバイアスをモニターすることによっても行うこと
ができる。すなわち多孔質シリコンが露出した時点でセ
ルフバイアスが低下するので確実に終点判別ができる。
00をエッチングし、多孔質部分101が露出した時点
でエッチングを一旦終了する。この時のエッチング終点
判定はエッチング速度の選択性とエッチング速度の面内
分布均一性が充分あるために時間制御で充分であるが、
セルフバイアスをモニターすることによっても行うこと
ができる。すなわち多孔質シリコンが露出した時点でセ
ルフバイアスが低下するので確実に終点判別ができる。
【0041】次に下地の多孔質領域101をウェットエ
ッチにより除去する。多孔質単結晶Si領域の除去は、
通常のSiのエッチング液、あるいは多孔質Siの選択
エッチング液でおこない、非多孔質領域102を露出さ
せる。選択エッチング液は、弗酸、あるいは弗酸にアル
コールおよび過酸化水素水の少なくともどちらか一方を
添加した混合液、あるいは、バッファード弗酸あるいは
バッファード弗酸にアルコールおよび過酸化水素水の少
なくともどちらか一方を添加した混合液がある。通常の
Siのエッチング液でも多孔質Siの膨大な表面積によ
り選択的に多孔質Siのみをエッチングすることが可能
である。
ッチにより除去する。多孔質単結晶Si領域の除去は、
通常のSiのエッチング液、あるいは多孔質Siの選択
エッチング液でおこない、非多孔質領域102を露出さ
せる。選択エッチング液は、弗酸、あるいは弗酸にアル
コールおよび過酸化水素水の少なくともどちらか一方を
添加した混合液、あるいは、バッファード弗酸あるいは
バッファード弗酸にアルコールおよび過酸化水素水の少
なくともどちらか一方を添加した混合液がある。通常の
Siのエッチング液でも多孔質Siの膨大な表面積によ
り選択的に多孔質Siのみをエッチングすることが可能
である。
【0042】多孔質領域101のウェットエッチでは、
弗酸濃度の小さいエッチング液を使えばいいので、Si
O2 を溶かす現象は無視できる程小さい。
弗酸濃度の小さいエッチング液を使えばいいので、Si
O2 を溶かす現象は無視できる程小さい。
【0043】また、下地の多孔質部分101はラジカル
ドライエッチングにより除去することもできる。多孔質
シリコンでは表面から内部にわたって数十〜百オングス
トローム径の孔が高密度に存在しており、その孔の中に
侵入したエッチングに関与するラジカルが、孔の壁に付
着して側壁からエッチングが進行し、柱状構造の柱が細
って最終的には内部から多孔質シリコン部が崩壊して除
去される。一方、非多孔質シリコンでは孔はないので表
面のエッチングしか起こらない。たとえば非多孔質の表
面のエッチングが数十オングストローム起こる間に、多
孔質シリコンの孔へ数十μmの深さまでエッチングに関
与するラジカルが侵入して付着したとすると、孔の壁も
表面と同じだけエッチングされて、孔から侵入した部分
の柱は崩壊して多孔質シリコンは数十μmのエッチング
が起こったことになる。
ドライエッチングにより除去することもできる。多孔質
シリコンでは表面から内部にわたって数十〜百オングス
トローム径の孔が高密度に存在しており、その孔の中に
侵入したエッチングに関与するラジカルが、孔の壁に付
着して側壁からエッチングが進行し、柱状構造の柱が細
って最終的には内部から多孔質シリコン部が崩壊して除
去される。一方、非多孔質シリコンでは孔はないので表
面のエッチングしか起こらない。たとえば非多孔質の表
面のエッチングが数十オングストローム起こる間に、多
孔質シリコンの孔へ数十μmの深さまでエッチングに関
与するラジカルが侵入して付着したとすると、孔の壁も
表面と同じだけエッチングされて、孔から侵入した部分
の柱は崩壊して多孔質シリコンは数十μmのエッチング
が起こったことになる。
【0044】ここで重要なのはエッチングに関与するラ
ジカルの多孔質の孔への侵入と付着の速度が、表面のエ
ッチング速度よりも充分速いということである。従って
この多孔質シリコンの除去エッチングは、エッチングに
関与するラジカルの孔の中への拡散によってのみエッチ
ングが行われ、エッチングが等方的に進行するケミカル
なラジカルエッチングモードになっていることがここで
の本発明のポイントである。通常のRIEのような電界
の方向に異方性を持つような反応性イオンエッチング
は、表面のエッチングをより進行させるのでここでのエ
ッチングには用いない。ただしRIEのエッチング装置
でもガス、流量、圧力等を適当な条件を選べば実現でき
る。放電条件の設定としては特に放電圧力を高くしてガ
ス分子の平均自由工程を短くし、イオンの二次反応を促
進して基板のセルフバイアスを小さくして活性イオンに
よる表面エッチングを起こりにくくすることが必要であ
る。セルフバイアスと逆方向に外部から直流バイアスを
印加する方法や、電極の陽極側に被エッチング基板を配
置する方法も有効であるが、完全にイオンの到達をなく
すことは困難であり、好ましくはラジカルの生成部とエ
ッチング部を空間的に分離してラジカルが輸送される過
程を与えることである。
ジカルの多孔質の孔への侵入と付着の速度が、表面のエ
ッチング速度よりも充分速いということである。従って
この多孔質シリコンの除去エッチングは、エッチングに
関与するラジカルの孔の中への拡散によってのみエッチ
ングが行われ、エッチングが等方的に進行するケミカル
なラジカルエッチングモードになっていることがここで
の本発明のポイントである。通常のRIEのような電界
の方向に異方性を持つような反応性イオンエッチング
は、表面のエッチングをより進行させるのでここでのエ
ッチングには用いない。ただしRIEのエッチング装置
でもガス、流量、圧力等を適当な条件を選べば実現でき
る。放電条件の設定としては特に放電圧力を高くしてガ
ス分子の平均自由工程を短くし、イオンの二次反応を促
進して基板のセルフバイアスを小さくして活性イオンに
よる表面エッチングを起こりにくくすることが必要であ
る。セルフバイアスと逆方向に外部から直流バイアスを
印加する方法や、電極の陽極側に被エッチング基板を配
置する方法も有効であるが、完全にイオンの到達をなく
すことは困難であり、好ましくはラジカルの生成部とエ
ッチング部を空間的に分離してラジカルが輸送される過
程を与えることである。
【0045】またH2 ガス、またF原子を含むCF4 や
SF6 等のエッチングガスをO2 、N2 ガス等のキャリ
アガスと混入させ、高周波やマイクロ波電力によるプラ
ズマあるいは光のエネルギーによりラジカルに分解し
て、輸送過程の気相中でキャリアガス等と二次反応を起
こすと、さらにより安定で寿命の長いエッチングラジカ
ルとなる。これは、エッチングガスが非エッチング基板
上へ到達するからである。さらにエッチング時の基板を
加熱または振動させることにより、ラジカルがより安定
なサイトへの等方的な拡散が促進されて、多孔質孔の中
への侵入が促進され、多孔質シリコンのエッチング速度
は、非多孔質シリコンよりも105 〜10 6 倍の選択比
が得られる。この時、下地のエピタキシャル成長部分1
02は非多孔質であるためエッチング速度は多孔質のエ
ッチング速度の5〜6桁も小さく、ほとんどエッチング
は起こらず、エピタキシャル成長時の膜厚均一性を保存
して薄膜として残る。
SF6 等のエッチングガスをO2 、N2 ガス等のキャリ
アガスと混入させ、高周波やマイクロ波電力によるプラ
ズマあるいは光のエネルギーによりラジカルに分解し
て、輸送過程の気相中でキャリアガス等と二次反応を起
こすと、さらにより安定で寿命の長いエッチングラジカ
ルとなる。これは、エッチングガスが非エッチング基板
上へ到達するからである。さらにエッチング時の基板を
加熱または振動させることにより、ラジカルがより安定
なサイトへの等方的な拡散が促進されて、多孔質孔の中
への侵入が促進され、多孔質シリコンのエッチング速度
は、非多孔質シリコンよりも105 〜10 6 倍の選択比
が得られる。この時、下地のエピタキシャル成長部分1
02は非多孔質であるためエッチング速度は多孔質のエ
ッチング速度の5〜6桁も小さく、ほとんどエッチング
は起こらず、エピタキシャル成長時の膜厚均一性を保存
して薄膜として残る。
【0046】更に、以上説明した工程に下述する工程を
付加する場合もある。
付加する場合もある。
【0047】(1)多孔質層の孔の内壁の酸化(pre
oxidation) 多孔質Si層の隣接する孔の間の壁の厚みは、数nm〜
数10nmと非常に薄い。このためエピタキシャルSi
層形成時、貼り合わせ後の熱処理時等、多孔質層に高温
処理を施すと孔壁が凝集することにより、孔壁が粗大化
して孔をふさぎ、エッチング速度が低下してしまう場合
がある。そこで、多孔質層の形成後、孔壁に薄い酸化膜
を形成して、孔の粗大化を抑制することができる。しか
し、多孔質層上には非多孔質単結晶Si層をエピタキシ
ャル成長させる必要があることから、多孔質層の孔壁の
内部には、単結晶性が残るように孔の内壁の表面だけを
酸化する必要がある。ここで形成される酸化膜は、数Å
〜数10Åの膜厚とするのが望ましい。このような膜厚
の酸化膜は、酸素雰囲気中で200℃〜700℃の温
度、より好ましくは、250℃〜500℃の温度での熱
処理により形成される。
oxidation) 多孔質Si層の隣接する孔の間の壁の厚みは、数nm〜
数10nmと非常に薄い。このためエピタキシャルSi
層形成時、貼り合わせ後の熱処理時等、多孔質層に高温
処理を施すと孔壁が凝集することにより、孔壁が粗大化
して孔をふさぎ、エッチング速度が低下してしまう場合
がある。そこで、多孔質層の形成後、孔壁に薄い酸化膜
を形成して、孔の粗大化を抑制することができる。しか
し、多孔質層上には非多孔質単結晶Si層をエピタキシ
ャル成長させる必要があることから、多孔質層の孔壁の
内部には、単結晶性が残るように孔の内壁の表面だけを
酸化する必要がある。ここで形成される酸化膜は、数Å
〜数10Åの膜厚とするのが望ましい。このような膜厚
の酸化膜は、酸素雰囲気中で200℃〜700℃の温
度、より好ましくは、250℃〜500℃の温度での熱
処理により形成される。
【0048】(2)水素ベーキング処理 先にEP553852A2公報が、水素雰囲気下の熱処
理により、Si表面の微小な荒れ(roughnes
s)を除去し、非常になめらかなSi表面が得られるこ
とを示している。本発明においても、水素雰囲気下での
ベーキングを適用することができる。水素ベーキング
は、例えば、多孔質Si層形成後、エピタキシャルSi
層形成前に行なうことができ、これと別に多孔質Si層
のエッチング除去後に得られるSOI基体に行なうこと
ができる。エピタキシャルSi層形成前に行なう水素ベ
ーキング処理によっては、多孔質Si表面を構成するS
i原子のマイグレーション(migration)によ
り、孔の最表面が閉塞されるという現象が生ずる。孔の
最表面が閉塞された状態でエピタキシャルSi層の形成
が行なわれると、より結晶欠陥の少ないエピタキシャル
Si層が得られる。一方、多孔質Si層のエッチング後
に行なう水素ベーキングによっては、エッチングにより
多少荒れたエピタキシャルSi表面をなめらかにする作
用と、ボンディングの際の貼り合わせ界面にクリーンル
ーム中の空気から不可避的にとり込まれ、エピタキシャ
ルSi層に拡散した中のボロンおよび多孔質Si層から
エピタキシャルSi層に熱拡散したボロンを外方拡散に
より脱離させるという作用がある。
理により、Si表面の微小な荒れ(roughnes
s)を除去し、非常になめらかなSi表面が得られるこ
とを示している。本発明においても、水素雰囲気下での
ベーキングを適用することができる。水素ベーキング
は、例えば、多孔質Si層形成後、エピタキシャルSi
層形成前に行なうことができ、これと別に多孔質Si層
のエッチング除去後に得られるSOI基体に行なうこと
ができる。エピタキシャルSi層形成前に行なう水素ベ
ーキング処理によっては、多孔質Si表面を構成するS
i原子のマイグレーション(migration)によ
り、孔の最表面が閉塞されるという現象が生ずる。孔の
最表面が閉塞された状態でエピタキシャルSi層の形成
が行なわれると、より結晶欠陥の少ないエピタキシャル
Si層が得られる。一方、多孔質Si層のエッチング後
に行なう水素ベーキングによっては、エッチングにより
多少荒れたエピタキシャルSi表面をなめらかにする作
用と、ボンディングの際の貼り合わせ界面にクリーンル
ーム中の空気から不可避的にとり込まれ、エピタキシャ
ルSi層に拡散した中のボロンおよび多孔質Si層から
エピタキシャルSi層に熱拡散したボロンを外方拡散に
より脱離させるという作用がある。
【0049】以上の工程を行なうことによって、膜厚分
布の良好なSOI基板あるいは、単結晶シリコンが形成
された透明絶縁性基板を得ることができる。
布の良好なSOI基板あるいは、単結晶シリコンが形成
された透明絶縁性基板を得ることができる。
【0050】以上、説明したSOI基板の製造方法以外
にも、エピタキシャル成長させた非多孔質単結晶Si領
域102の表面に、酸化膜103を形成せず、酸化膜を
有するSiウェハ110と貼り合わせてもいい。また非
多孔質単結晶Si領域103の表面に酸化膜を形成して
おいて、酸化膜を持たないSiウェハ110を貼り合わ
せてもいい。
にも、エピタキシャル成長させた非多孔質単結晶Si領
域102の表面に、酸化膜103を形成せず、酸化膜を
有するSiウェハ110と貼り合わせてもいい。また非
多孔質単結晶Si領域103の表面に酸化膜を形成して
おいて、酸化膜を持たないSiウェハ110を貼り合わ
せてもいい。
【0051】
【実施例】 [実施例1]図1及び図5を用いて本発明の第1実施例
の詳細を説明する。
の詳細を説明する。
【0052】(図1−1) 約300ミクロンの厚みを
持った6インチP型(100)単結晶シリコン基板
(0.1〜0.2Ωcm)を用意し、これを図5−1に
示すような装置にセットして陽極化成を行ない、シリコ
ン基板100の表面を10μmだけ多孔質シリコン10
1にした。この時の溶液504は49%HF溶液を用
い、電流密度は100mA/cm2 であった。そしてこ
の時の多孔質化速度は5μm/min.であり、10μ
mの厚みの多孔質層は2分で得られた。(図1−2)
前記多孔質シリコン101上にCVD法により、単結晶
シリコン層102を0.30μmエピタキシャル成長し
た。堆積条件は以下のとおりである。
持った6インチP型(100)単結晶シリコン基板
(0.1〜0.2Ωcm)を用意し、これを図5−1に
示すような装置にセットして陽極化成を行ない、シリコ
ン基板100の表面を10μmだけ多孔質シリコン10
1にした。この時の溶液504は49%HF溶液を用
い、電流密度は100mA/cm2 であった。そしてこ
の時の多孔質化速度は5μm/min.であり、10μ
mの厚みの多孔質層は2分で得られた。(図1−2)
前記多孔質シリコン101上にCVD法により、単結晶
シリコン層102を0.30μmエピタキシャル成長し
た。堆積条件は以下のとおりである。
【0053】 使用ガス:SiH4 /H2 ガス流量:0.62/140(l/min) 温 度:750℃ 圧 力:80Torr 成長速度:0.12μm/min. (図1−3) 上記方法にて作成した基板を水蒸気雰囲
気中900℃の条件で処理し、0.20μmの酸化膜1
03を得た。
気中900℃の条件で処理し、0.20μmの酸化膜1
03を得た。
【0054】(図1−4) 上記酸化膜を有する基板1
00と、予め用意しておいた支持基板(シリコン酸化膜
のないベアシリコンウェハー)110とを洗浄して、ス
ピン乾燥した後に貼り合わせた。この場合、Si面とS
iO2 面の貼り合わせのため、密着強度はもともと大き
いが、更に、その後に1150℃、5分の熱処理を行な
って、更に密着強度を向上させた。
00と、予め用意しておいた支持基板(シリコン酸化膜
のないベアシリコンウェハー)110とを洗浄して、ス
ピン乾燥した後に貼り合わせた。この場合、Si面とS
iO2 面の貼り合わせのため、密着強度はもともと大き
いが、更に、その後に1150℃、5分の熱処理を行な
って、更に密着強度を向上させた。
【0055】(図1−5) 熱処理後にシリコン基板1
00側を上述と同様の平行平板型プラズマエッチング装
置で非多孔質単結晶基板100を選択的にエッチング
し、多孔質シリコン101を露出させた。この時の貼り
合わせたウエハには厚みのばらつきがあり、さらに化成
時の多孔質シリコン厚のばらつきもあり、非多孔質単結
晶基板部分100の厚みばらつきは最大で300±5μ
m程度ある。このエッチング条件は以下の通りである。
00側を上述と同様の平行平板型プラズマエッチング装
置で非多孔質単結晶基板100を選択的にエッチング
し、多孔質シリコン101を露出させた。この時の貼り
合わせたウエハには厚みのばらつきがあり、さらに化成
時の多孔質シリコン厚のばらつきもあり、非多孔質単結
晶基板部分100の厚みばらつきは最大で300±5μ
m程度ある。このエッチング条件は以下の通りである。
【0056】RF周波数・・・13.56MHz RFパワー・・・1KW SF6 ガス流量・・1000sccm 酸素流量・・・・300sccm 圧力・・・・・・20pa. 基板バイアス・・500V 処理時間・・・・63分 この条件での非多孔質シリコンのエッチング速度は5μ
m/分で、多孔質シリコンは、1μm/分であり、非多
孔質単結晶基板部分100が、最悪の場合で薄く295
μm程度の場合3分オーバーエッチングになり、305
μmと厚い場合は1分のオーバーエッチングになる。こ
の時の下地の多孔質シリコン101のエッチング厚はそ
れぞれ4μmと2μmであり、最悪の場合でも10μm
の多孔質シリコン101内でエッチングが停止できる。
この時終点判定は特に行わなかったが、設定した処理時
間でエッチング装置に投入した6基板はすべて多孔質シ
リコンが全面露出し、その残り厚のウエハ面内分布は±
10%以内であった。
m/分で、多孔質シリコンは、1μm/分であり、非多
孔質単結晶基板部分100が、最悪の場合で薄く295
μm程度の場合3分オーバーエッチングになり、305
μmと厚い場合は1分のオーバーエッチングになる。こ
の時の下地の多孔質シリコン101のエッチング厚はそ
れぞれ4μmと2μmであり、最悪の場合でも10μm
の多孔質シリコン101内でエッチングが停止できる。
この時終点判定は特に行わなかったが、設定した処理時
間でエッチング装置に投入した6基板はすべて多孔質シ
リコンが全面露出し、その残り厚のウエハ面内分布は±
10%以内であった。
【0057】この基板を引き続き従来のHF/H2 O2
溶液により、ウェットエッチングにより多孔質部分を除
去エッチングした。
溶液により、ウェットエッチングにより多孔質部分を除
去エッチングした。
【0058】この結果0.2μmのシリコン酸化膜上
に、約180nm±5.4nm(±3%)の膜厚分布の
優れた超薄膜単結晶シリコン膜を備えたSOI基板が形
成できた。
に、約180nm±5.4nm(±3%)の膜厚分布の
優れた超薄膜単結晶シリコン膜を備えたSOI基板が形
成できた。
【0059】[実施例2]実施例2は、実施例1と、非
多孔質単結晶Si領域100を除去する工程まで同じで
ある(図1)。
多孔質単結晶Si領域100を除去する工程まで同じで
ある(図1)。
【0060】この基板を引き続きマイクロ波励起のケミ
カルドライエッチング装置により、多孔質部分101の
みを選択的にエッチングした。この装置はマイクロ波電
力によりプラズマを発生させる部分とエッチングが行わ
れる部分が空間的に分離されており、非エッチング基板
にはイオン種は到達しない構造になっている。このとき
のエッチング条件は以下の通りである。
カルドライエッチング装置により、多孔質部分101の
みを選択的にエッチングした。この装置はマイクロ波電
力によりプラズマを発生させる部分とエッチングが行わ
れる部分が空間的に分離されており、非エッチング基板
にはイオン種は到達しない構造になっている。このとき
のエッチング条件は以下の通りである。
【0061】マイクロ波周波数・・・1GHz マイクロ波パワー・・・100W SF6 ガス流量・・100sccm O2 流量・・・・・500sccm N2 流量・・・・・500sccm 圧力・・・・・・・100pa. 処理時間・・・・・30分 この条件での非多孔質シリコンのエッチング速度は、〜
5×10-4μm/分程度である。ただし、多孔質シリコ
ンでは、まず多孔質孔内部でのエッチングが進行してい
るために表面のエッチングとしては観測されず、エッチ
ング開始20分程度から急激に多孔質シリコンが崩壊
し、開始30分で完全にエッチングされた。最悪の場合
でも多孔質シリコンの残り厚は6〜8μm程度のばらつ
きになるが、この30分のエッチングに対して、下地の
エピタキシャル単結晶シリコン層102のオーバーエッ
チングが仮に10分程度であったとしても、単結晶シリ
コンのオーバーエッチングは50Å以下であり、エピタ
キシャル成長時の均一性には影響を与えない。エッチン
グの終点判定としてエッチング表面の蛍光のモニタを利
用することもできるが、選択性が非常に大きいためにエ
ッチング時間の制御で充分である。
5×10-4μm/分程度である。ただし、多孔質シリコ
ンでは、まず多孔質孔内部でのエッチングが進行してい
るために表面のエッチングとしては観測されず、エッチ
ング開始20分程度から急激に多孔質シリコンが崩壊
し、開始30分で完全にエッチングされた。最悪の場合
でも多孔質シリコンの残り厚は6〜8μm程度のばらつ
きになるが、この30分のエッチングに対して、下地の
エピタキシャル単結晶シリコン層102のオーバーエッ
チングが仮に10分程度であったとしても、単結晶シリ
コンのオーバーエッチングは50Å以下であり、エピタ
キシャル成長時の均一性には影響を与えない。エッチン
グの終点判定としてエッチング表面の蛍光のモニタを利
用することもできるが、選択性が非常に大きいためにエ
ッチング時間の制御で充分である。
【0062】この結果0.6μmのシリコン酸化膜上
に、約180nm±5.4(±3%)の膜厚分布の優れ
た超薄膜単結晶シリコン膜を備えたSOI基板が形成で
きた。
に、約180nm±5.4(±3%)の膜厚分布の優れ
た超薄膜単結晶シリコン膜を備えたSOI基板が形成で
きた。
【0063】[実施例3]図2を用いて本発明の第3実
施例の詳細を説明する。
施例の詳細を説明する。
【0064】(図2−1) 300μmの厚みを持った
抵抗率0.01Ω・cmの6インチP型(100)シリ
コン基板200を用意し、その表層を第1実施例と同様
にして10μmだけ多孔質シリコン201とした。
抵抗率0.01Ω・cmの6インチP型(100)シリ
コン基板200を用意し、その表層を第1実施例と同様
にして10μmだけ多孔質シリコン201とした。
【0065】(図2−2) 得られた多孔質面上に第1
実施例と同様にしてエピタキシャル層202を0.15
μmの厚みに形成した。
実施例と同様にしてエピタキシャル層202を0.15
μmの厚みに形成した。
【0066】(図2−3) 上記方法にて作成した基板
を1000℃の水蒸気中で0.1μm酸化(203)し
た。
を1000℃の水蒸気中で0.1μm酸化(203)し
た。
【0067】(図2−4) 上記基板200と予め用意
しておいた6インチの合成石英基板210の表面をプラ
ズマ処理した。
しておいた6インチの合成石英基板210の表面をプラ
ズマ処理した。
【0068】このとき、上記酸化膜203を有する基板
200と、予め用意しておいた支持基板(合成石英基
板)210を平行平板型プラズマ処理装置内にセット
し、酸素プラズマにより各々の表面を活性化処理した。
処理条件は次の通りである。
200と、予め用意しておいた支持基板(合成石英基
板)210を平行平板型プラズマ処理装置内にセット
し、酸素プラズマにより各々の表面を活性化処理した。
処理条件は次の通りである。
【0069】RF周波数・・・13.56MHz RFパワー・・・400W 酸素流量・・・・30sccm 圧力・・・・・・20pa. 処理時間・・・・1分 尚、プラズマと基板の間では特にバイアスの制御は行な
わず、プラズマのセルフバイアスのみで表面処理をし
た。
わず、プラズマのセルフバイアスのみで表面処理をし
た。
【0070】(図2−5) 上記シリコン基板200と
石英基板210を純水中に5分間浸した後に、スピン乾
燥して互いの処理面を貼り合わせた。続いて300℃、
10時間の熱処理を行なった。
石英基板210を純水中に5分間浸した後に、スピン乾
燥して互いの処理面を貼り合わせた。続いて300℃、
10時間の熱処理を行なった。
【0071】(図2−6) まず290μmあるシリコ
ン基板部分200をRIEにより実施例1と同条件でエ
ッチングした。そして表面に多孔質シリコン層201が
露出したところで、やはり実施例1と同様ウェットエッ
チングで多孔質層201を選択的にエッチングした。こ
のとき石英基板210はまったくエッチングされていな
い。エッチングの終点判定としてエッチング表面の蛍光
のモニタを利用することもできるが、選択性が非常に大
きいためにエッチング時間の制御で充分である。
ン基板部分200をRIEにより実施例1と同条件でエ
ッチングした。そして表面に多孔質シリコン層201が
露出したところで、やはり実施例1と同様ウェットエッ
チングで多孔質層201を選択的にエッチングした。こ
のとき石英基板210はまったくエッチングされていな
い。エッチングの終点判定としてエッチング表面の蛍光
のモニタを利用することもできるが、選択性が非常に大
きいためにエッチング時間の制御で充分である。
【0072】この結果、石英基板上に98.2nm±
3.4nm(±3.5%)の膜厚分布を有するシリコン
単結晶薄膜を備えたSOI基板が作成できた。
3.4nm(±3.5%)の膜厚分布を有するシリコン
単結晶薄膜を備えたSOI基板が作成できた。
【0073】[実施例4]図3を用いて本発明の第4実
施例の詳細を説明する。
施例の詳細を説明する。
【0074】(図3−1)300μmの厚みを持った抵
抗率0.01Ω・cmの5インチP型(100)シリコ
ン基板300を用意し、その表面から5μmの厚みだけ
多孔質層301を形成した。
抗率0.01Ω・cmの5インチP型(100)シリコ
ン基板300を用意し、その表面から5μmの厚みだけ
多孔質層301を形成した。
【0075】(図3−2) 得られた基板の多孔質表面
に第1実施例と同様にしてエピタキシャル層302を
0.15μmの厚みに形成した。
に第1実施例と同様にしてエピタキシャル層302を
0.15μmの厚みに形成した。
【0076】(図3−3) 上記方法にて作成した基板
を水蒸気雰囲気中900℃の条件で処理し、0.05μ
mの酸化膜303を得た。
を水蒸気雰囲気中900℃の条件で処理し、0.05μ
mの酸化膜303を得た。
【0077】(図3−4) 上記酸化膜を有する基板3
00と、予め用意しておいた0.2μm厚のシリコン酸
化膜を有する支持基板(シリコンウエハ)310を平行
平板型プラズマ処理装置内にセットし、実施例3と同様
な酸素プラズマ条件により各々の表面を活性化処理し
た。
00と、予め用意しておいた0.2μm厚のシリコン酸
化膜を有する支持基板(シリコンウエハ)310を平行
平板型プラズマ処理装置内にセットし、実施例3と同様
な酸素プラズマ条件により各々の表面を活性化処理し
た。
【0078】(図3−5) 上記表面処理した両基板を
純水に5分間浸し、スピン乾燥した後に処理面同士を貼
り合わせた。その後に400℃、6時間の熱処理を行な
った。
純水に5分間浸し、スピン乾燥した後に処理面同士を貼
り合わせた。その後に400℃、6時間の熱処理を行な
った。
【0079】(図3−6) 熱処理後にシリコン基板3
00側を上述と同様の平行平板型プラズマエッチング装
置で以下の条件により選択的にエッチングし、多孔質シ
リコン301を露出させた。
00側を上述と同様の平行平板型プラズマエッチング装
置で以下の条件により選択的にエッチングし、多孔質シ
リコン301を露出させた。
【0080】RF周波数・・・13.56MHz RFパワー・・・1KW CF4 ガス流量・・800sccm Arガス流量・・・・200sccm 圧力・・・・・・5pa. 基板バイアス・・500V 処理時間・・・・99分〜102分 この条件での非多孔質シリコンのエッチング速度は3.
1μm/分で、多孔質シリコンは、0.43μm/分で
ある。実施例1と同様に、非多孔質単結晶基板部分30
0は最悪で300〜305μmのばらつきがあり、たと
えば100分のエッチングでは、1.6〜4.8分が多
孔質シリコンのオーバーエッチングになる。この時の下
地の多孔質シリコン101のエッチング厚はそれぞれ
0.69μmと2.1μmであり、最悪の場合でも5μ
mの多孔質シリコン300は2.9〜4.3μmの残り
厚でエッチングが停止できる。この終点判定は、セルフ
バイアスをモニタして900V〜700Vになったとこ
ろで多孔質シリコンエッチングの終点として放電を停止
した。エッチング装置に投入した6基板はすべて多孔質
シリコンが全面露出し、その残り厚のウエハ面内分布は
±10%以内であった。
1μm/分で、多孔質シリコンは、0.43μm/分で
ある。実施例1と同様に、非多孔質単結晶基板部分30
0は最悪で300〜305μmのばらつきがあり、たと
えば100分のエッチングでは、1.6〜4.8分が多
孔質シリコンのオーバーエッチングになる。この時の下
地の多孔質シリコン101のエッチング厚はそれぞれ
0.69μmと2.1μmであり、最悪の場合でも5μ
mの多孔質シリコン300は2.9〜4.3μmの残り
厚でエッチングが停止できる。この終点判定は、セルフ
バイアスをモニタして900V〜700Vになったとこ
ろで多孔質シリコンエッチングの終点として放電を停止
した。エッチング装置に投入した6基板はすべて多孔質
シリコンが全面露出し、その残り厚のウエハ面内分布は
±10%以内であった。
【0081】この基板を引き続きマイクロ波励起のケミ
カルドライエッチング装置により、多孔質部分301の
みを選択的にエッチングした。このときのエッチング条
件は実施例1とほぼ同様であるが、基板加熱を行い、基
板に超音波振動を与えた。
カルドライエッチング装置により、多孔質部分301の
みを選択的にエッチングした。このときのエッチング条
件は実施例1とほぼ同様であるが、基板加熱を行い、基
板に超音波振動を与えた。
【0082】マイクロ波周波数・・・1GHz マイクロ波パワー・・・100W SF6 ガス流量・・100sccm O2 流量・・・・・500sccm N2 流量・・・・・500sccm 圧力・・・・・・・100pa. 基板温度・・・・・300℃ 超音波・・・・・・1kW 処理時間・・・・・10分 この条件での非多孔質シリコンのエッチング速度は、や
はり〜5×10-4μm/分程度である。
はり〜5×10-4μm/分程度である。
【0083】基板加熱と超音波振動の効果により、まず
多孔質孔への拡散が促進され、しかも孔の壁のエッチン
グによる物理的な崩壊も促進され、開始7〜8分でほと
んど下地のエピタキシャル層が露出して、10分で完全
にエッチングされた。この下地のエピタキシャル単結晶
シリコン層302が仮に10分間オーバーエッチングさ
れたとしてもオーバーエッチング厚は50A以下であ
り、エピタキシャル成長時の均一性には影響を与えな
い。エッチングの終点判定としてエッチング表面の蛍光
のモニタを利用することもできるが、選択性が非常に大
きいためにエッチング時間の制御で充分である。
多孔質孔への拡散が促進され、しかも孔の壁のエッチン
グによる物理的な崩壊も促進され、開始7〜8分でほと
んど下地のエピタキシャル層が露出して、10分で完全
にエッチングされた。この下地のエピタキシャル単結晶
シリコン層302が仮に10分間オーバーエッチングさ
れたとしてもオーバーエッチング厚は50A以下であ
り、エピタキシャル成長時の均一性には影響を与えな
い。エッチングの終点判定としてエッチング表面の蛍光
のモニタを利用することもできるが、選択性が非常に大
きいためにエッチング時間の制御で充分である。
【0084】この結果0.25μmのシリコン酸化膜上
に、約100.8nm±3.4(±3.4%)の膜厚分
布の優れた超薄膜単結晶シリコン膜を備えたSOI基板
が形成できた。
に、約100.8nm±3.4(±3.4%)の膜厚分
布の優れた超薄膜単結晶シリコン膜を備えたSOI基板
が形成できた。
【0085】[実施例5]図4を用いて本発明の第5実
施例の詳細を説明する。
施例の詳細を説明する。
【0086】(図4−1) 300μmの厚みを持った
抵抗率0.01Ω・cmの5インチP型(100)シリ
コン基板400を用意し、その表面から5μmの厚みだ
け多孔質層401を形成した。
抵抗率0.01Ω・cmの5インチP型(100)シリ
コン基板400を用意し、その表面から5μmの厚みだ
け多孔質層401を形成した。
【0087】(図4−2) 得られた基板の多孔質表面
に第1実施例と同様にしてエピタキシャル層402を
0.15μmの厚みに形成した。
に第1実施例と同様にしてエピタキシャル層402を
0.15μmの厚みに形成した。
【0088】(図4−3) 上記方法にて作成した基板
を水蒸気雰囲気中900℃の条件で処理し、0.05μ
mの酸化膜403を得た。
を水蒸気雰囲気中900℃の条件で処理し、0.05μ
mの酸化膜403を得た。
【0089】(図4−4) 上記酸化膜を有する基板4
00と、予め用意しておいた0.2μm厚のシリコン酸
化膜を有する支持基板(シリコンウエハ)410を平行
平板型プラズマ処理装置内にセットし、実施例3と同様
な酸素プラズマ条件により各々の表面を活性化処理し
た。
00と、予め用意しておいた0.2μm厚のシリコン酸
化膜を有する支持基板(シリコンウエハ)410を平行
平板型プラズマ処理装置内にセットし、実施例3と同様
な酸素プラズマ条件により各々の表面を活性化処理し
た。
【0090】(図4−5) 上記表面処理した両基板を
純水に5分間浸し、スピン乾燥した後に処理面同士を貼
り合わせた。その後に400℃、6時間の熱処理を行な
った。
純水に5分間浸し、スピン乾燥した後に処理面同士を貼
り合わせた。その後に400℃、6時間の熱処理を行な
った。
【0091】(図4−6) 熱処理後にシリコン基板4
00側を上述と同様の平行平板型プラズマエッチング装
置で実施例3の条件により選択的にエッチングし、多孔
質シリコン402を露出させた。この条件での非多孔質
シリコンのエッチング速度は3.1μm/分で、多孔質
シリコンは、0.43μm/分である。実施例1と同様
に、非多孔質単結晶基板部分400は最悪で300〜3
05μmのばらつきがあり、たとえば100分のエッチ
ングでは、1.6〜4.8分が多孔質シリコンのオーバ
ーエッチングになる。この時も実施例3と同様に、最悪
の場合でも5μmの多孔質シリコン401は2.9〜
4.3μmの残り厚でエッチングが停止できる。この終
点判定は、セルフバイアスをモニタして900V〜70
0Vになったところで多孔質シリコンエッチングの終点
として放電を停止した。
00側を上述と同様の平行平板型プラズマエッチング装
置で実施例3の条件により選択的にエッチングし、多孔
質シリコン402を露出させた。この条件での非多孔質
シリコンのエッチング速度は3.1μm/分で、多孔質
シリコンは、0.43μm/分である。実施例1と同様
に、非多孔質単結晶基板部分400は最悪で300〜3
05μmのばらつきがあり、たとえば100分のエッチ
ングでは、1.6〜4.8分が多孔質シリコンのオーバ
ーエッチングになる。この時も実施例3と同様に、最悪
の場合でも5μmの多孔質シリコン401は2.9〜
4.3μmの残り厚でエッチングが停止できる。この終
点判定は、セルフバイアスをモニタして900V〜70
0Vになったところで多孔質シリコンエッチングの終点
として放電を停止した。
【0092】この基板を引き続き光励起のH2 ラジカル
生成装置により、多孔質部分401のみを選択的にエッ
チングした。H2 ラジカルを生成させる部分とエッチン
グが行われる部分が空間的に分離されており、光励起の
場合プラズマを用いていないのでイオン種は基板に到達
しない。このときのエッチング条件は以下の通りであ
る。
生成装置により、多孔質部分401のみを選択的にエッ
チングした。H2 ラジカルを生成させる部分とエッチン
グが行われる部分が空間的に分離されており、光励起の
場合プラズマを用いていないのでイオン種は基板に到達
しない。このときのエッチング条件は以下の通りであ
る。
【0093】 励起光源・・・低圧水銀ランプ(253.7eV) H2 ガス流量・・100sccm 圧力・・・・・・・10pa. 基板温度・・・・・300℃ 超音波・・・・・・1kW 処理時間・・・・・30分 この条件での光分解のH2 ラジカルエッチングでも非多
孔質シリコンのエッチング速度は、〜2×10-4μm/
分程度である。
孔質シリコンのエッチング速度は、〜2×10-4μm/
分程度である。
【0094】基板加熱と超音波振動の効果により、まず
多孔質孔への拡散が促進され、しかも孔の壁のエッチン
グによる物理的な崩壊も促進され、開始20分でほとん
ど下地のエピタキシャル層が露出して、30分で完全に
エッチングされた。この下地のエピタキシャル単結晶シ
リコン層402が仮に10分間オーバーエッチングされ
たとしてもオーバーエッチング厚は50A以下であり、
エピタキシャル成長時の均一性には影響を与えない。エ
ッチングの終点判定としてエッチング表面の蛍光のモニ
タを利用することもできるが、選択性が非常に大きいた
めにエッチング時間の制御で充分である。
多孔質孔への拡散が促進され、しかも孔の壁のエッチン
グによる物理的な崩壊も促進され、開始20分でほとん
ど下地のエピタキシャル層が露出して、30分で完全に
エッチングされた。この下地のエピタキシャル単結晶シ
リコン層402が仮に10分間オーバーエッチングされ
たとしてもオーバーエッチング厚は50A以下であり、
エピタキシャル成長時の均一性には影響を与えない。エ
ッチングの終点判定としてエッチング表面の蛍光のモニ
タを利用することもできるが、選択性が非常に大きいた
めにエッチング時間の制御で充分である。
【0095】この結果0.25μmのシリコン酸化膜上
に、約99.8nm±3.6(±3.6%)の膜厚分布
の優れた超薄膜単結晶シリコン膜を備えたSOI基板が
形成できた。
に、約99.8nm±3.6(±3.6%)の膜厚分布
の優れた超薄膜単結晶シリコン膜を備えたSOI基板が
形成できた。
【0096】[実施例6]図1及び図5を用いて本発明
の第6実施例の詳細を説明する。
の第6実施例の詳細を説明する。
【0097】(図1−1) 約600μmの厚みを持っ
た6インチP型(100)単結晶シリコン基板(0.1
〜0.2Ωcm)を用意し、これを図5−1に示すよう
な装置にセットして陽極化成を行ない、シリコン基板1
00の表面を10μmだけ多孔質シリコン101にし
た。この時の溶液504は49%HF溶液を用い、電流
密度は100mA/cm2 であった。そしてこの時の多
孔質化速度は5μm/min.であり、10μmの厚み
の多孔質層は2分で得られた。
た6インチP型(100)単結晶シリコン基板(0.1
〜0.2Ωcm)を用意し、これを図5−1に示すよう
な装置にセットして陽極化成を行ない、シリコン基板1
00の表面を10μmだけ多孔質シリコン101にし
た。この時の溶液504は49%HF溶液を用い、電流
密度は100mA/cm2 であった。そしてこの時の多
孔質化速度は5μm/min.であり、10μmの厚み
の多孔質層は2分で得られた。
【0098】(図1−2) 前記多孔質シリコン101
上にCVD法により、単結晶シリコン層102を0.3
0μmエピタキシャル成長した。堆積条件は第1の実施
例と同様である。
上にCVD法により、単結晶シリコン層102を0.3
0μmエピタキシャル成長した。堆積条件は第1の実施
例と同様である。
【0099】(図1−3) 上記方法にて作成した基板
を水蒸気雰囲気中900℃の条件で処理し、0.20μ
mの酸化膜103を得た。
を水蒸気雰囲気中900℃の条件で処理し、0.20μ
mの酸化膜103を得た。
【0100】(図1−4) 上記酸化膜を有する基板1
00と、予め用意しておいた支持基板(シリコン酸化膜
のないベアシリコンウェハ)110とを洗浄して、スピ
ン乾燥した後に貼り合わせた。この場合Si面とSiO
2 面の貼り合わせのため、密着強度はもともと大きい
が、さらにその後に1150℃、5分の熱処理を行なっ
てさらに密着強度を向上させた。
00と、予め用意しておいた支持基板(シリコン酸化膜
のないベアシリコンウェハ)110とを洗浄して、スピ
ン乾燥した後に貼り合わせた。この場合Si面とSiO
2 面の貼り合わせのため、密着強度はもともと大きい
が、さらにその後に1150℃、5分の熱処理を行なっ
てさらに密着強度を向上させた。
【0101】(図1−6) 熱処理後にシリコン基板1
00側を、グラインダーにより機械的に約550μm研
削する。さらに上述の実施例と同様の平行平板型プラズ
マエッチング装置で残りの約40μmの非多孔質単結晶
基板部分を選択的にエッチングし、多孔質シリコン10
1を露出させた。この時の貼り合わせたウェハには厚み
のばらつきがあり、グラインダー装置の研削厚みばらつ
きもあり、さらに化成時の多孔質シリコン厚のばらつき
もあり、非多孔質単結晶基板部分100の厚みばらつき
は最大で40±5μm程度ある。このエッチング条件は
以下の通りである。
00側を、グラインダーにより機械的に約550μm研
削する。さらに上述の実施例と同様の平行平板型プラズ
マエッチング装置で残りの約40μmの非多孔質単結晶
基板部分を選択的にエッチングし、多孔質シリコン10
1を露出させた。この時の貼り合わせたウェハには厚み
のばらつきがあり、グラインダー装置の研削厚みばらつ
きもあり、さらに化成時の多孔質シリコン厚のばらつき
もあり、非多孔質単結晶基板部分100の厚みばらつき
は最大で40±5μm程度ある。このエッチング条件は
以下の通りである。
【0102】RF周波数・・・・13.56MHz RFパワー・・・・1KW SF6 ガス流量・・1000sccm 酸素流量・・・・・300sccm 圧力・・・・・・・20pa. 基板バイアス・・・500V 処理時間・・・・・11分 この条件での非多孔質シリコンのエッチング速度は5μ
m/分で、多孔質シリコンは1μm/分であり、非多孔
質単結晶基板部分100が、最悪の場合で薄く35μm
程度の場合4分オーバーエッチングになり、45μmと
厚い場合は2分のオーバーエッチングになる。この時の
下地の多孔質シリコン101のエッチング厚はそれぞれ
4μmと2μmであり、最悪の場合でも10μmの多孔
質シリコン101内でエッチングが停止できる。この時
終点判定は特に行わなかったが、設定した処理時間でエ
ッチング装置に投入した6基板はすべて多孔質シリコン
が全面露出し、その残り厚のウェハ面内分布は±10%
以内であった。
m/分で、多孔質シリコンは1μm/分であり、非多孔
質単結晶基板部分100が、最悪の場合で薄く35μm
程度の場合4分オーバーエッチングになり、45μmと
厚い場合は2分のオーバーエッチングになる。この時の
下地の多孔質シリコン101のエッチング厚はそれぞれ
4μmと2μmであり、最悪の場合でも10μmの多孔
質シリコン101内でエッチングが停止できる。この時
終点判定は特に行わなかったが、設定した処理時間でエ
ッチング装置に投入した6基板はすべて多孔質シリコン
が全面露出し、その残り厚のウェハ面内分布は±10%
以内であった。
【0103】この基板を引き続き従来のHF/H2 O2
溶液により、ウェットエッチングにより多孔質部分を除
去エッチングした。
溶液により、ウェットエッチングにより多孔質部分を除
去エッチングした。
【0104】この結果0.2μmのシリコン酸化膜上
に、約108nm±3.2nm(±3%)の膜厚分布の
優れた超薄膜単結晶シリコン膜を備えたSOI基板が形
成できた。
に、約108nm±3.2nm(±3%)の膜厚分布の
優れた超薄膜単結晶シリコン膜を備えたSOI基板が形
成できた。
【0105】
【発明の効果】本発明によれば、従来非多孔質単結晶S
i領域の除去を湿式のフッ酸系エッチング液やアルカリ
系エッチング液を用いて行なうので、多数枚処理後の液
交換、液濃度管理の制御性が難しく生産性が非常に悪い
などの問題が解決された。またフッ酸系エッチング液に
よる、透明SiO2 ガラス基板のエッチングもドライエ
ッチングでは生じないために、特に透明基板の透明度の
悪化もなくなった。
i領域の除去を湿式のフッ酸系エッチング液やアルカリ
系エッチング液を用いて行なうので、多数枚処理後の液
交換、液濃度管理の制御性が難しく生産性が非常に悪い
などの問題が解決された。またフッ酸系エッチング液に
よる、透明SiO2 ガラス基板のエッチングもドライエ
ッチングでは生じないために、特に透明基板の透明度の
悪化もなくなった。
【0106】また従来非多孔質のシリコンウエハ部分の
除去方法として用いていた、グラインダー研削やフッ酸
系エッチング液では多孔質シリコン部分でエッチングを
止めることが難しく、多孔質シリコンの膜厚を10μm
以上と厚くしてマージンとしていたが、非多孔質シリコ
ンウエハ部分のエッチング速度が多孔質シリコン層のエ
ッチング速度より大きいという選択性エッチングによ
り、そのマージンは不要となり多孔質シリコンの膜厚を
5〜10μmと薄くできた。このため、多孔質シリコン
の形成のための陽極化成時間と多孔質シリコンのエッチ
ング時間が、両方ともに従来の半分以下に短縮でき、生
産性が向上した。
除去方法として用いていた、グラインダー研削やフッ酸
系エッチング液では多孔質シリコン部分でエッチングを
止めることが難しく、多孔質シリコンの膜厚を10μm
以上と厚くしてマージンとしていたが、非多孔質シリコ
ンウエハ部分のエッチング速度が多孔質シリコン層のエ
ッチング速度より大きいという選択性エッチングによ
り、そのマージンは不要となり多孔質シリコンの膜厚を
5〜10μmと薄くできた。このため、多孔質シリコン
の形成のための陽極化成時間と多孔質シリコンのエッチ
ング時間が、両方ともに従来の半分以下に短縮でき、生
産性が向上した。
【図1】本発明の実施の形態、第1実施例と第2実施例
の工程を説明するための模式的断面図である。
の工程を説明するための模式的断面図である。
【図2】本発明の第3実施例の工程を説明するための模
式的断面図である。
式的断面図である。
【図3】本発明の第4実施例の工程を説明するための模
式的断面図である。
式的断面図である。
【図4】本発明の第5実施例の工程を説明するための模
式的断面図である。
式的断面図である。
【図5】シリコン基板を多孔質化する装置の模式断面図
である。
である。
100,200,300,400,600 単結晶シ
リコン基板 101,201,301,401 多孔質化したシリ
コン基板 102,202,302,402 エピタキシャル成
長層 103,203,303,403 エピ酸化膜 110,210,310,410 表面にSiO2 層を
有する支持基板 504 HF/エタノール溶液 505 正電極 506 負電極
リコン基板 101,201,301,401 多孔質化したシリ
コン基板 102,202,302,402 エピタキシャル成
長層 103,203,303,403 エピ酸化膜 110,210,310,410 表面にSiO2 層を
有する支持基板 504 HF/エタノール溶液 505 正電極 506 負電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−275663(JP,A) 特開 平7−26382(JP,A) 特開 平5−36951(JP,A) 特開 平5−38952(JP,A) 特開 平4−328844(JP,A) 特開 平5−160074(JP,A) R.L.Smith,et.a l.,”Porous silicon formation mechani sms”,J.Appl.Phys., 1992年4月15日,Vol.71,No. 8,pp.R1−R22 P.B.Mumola,「SOIウェ ーハ加工技術」,月刊Semicond uctor World,Vol.13, No.4,pp.65−71 (58)調査した分野(Int.Cl.7,DB名) H01L 27/12 H01L 21/02 H01L 21/302 H01L 21/3065
Claims (17)
- 【請求項1】 単結晶Si基板の表層を多孔質化し、第
1の非多孔質単結晶Si領域上に多孔質単結晶Si領域
を形成する工程、 前記多孔質単結晶Si領域の表面に第2の非多孔質単結
晶Si領域を形成する工程、 前記第2の非多孔質単結晶Si領域の表面に支持基板を
貼り合わせる工程、 前記第1の非多孔質単結晶Si領域を除去する工程、 前記多孔質単結晶Si領域を除去する工程、とを有する
SOI基板の製造方法において、 前記第1の非多孔質
単結晶Si領域を除去する工程が、非多孔質単結晶Si
領域のエッチング速度が多孔質単結晶Si領域のエッチ
ング速度より大きいドライエッチングを行なう工程を含
むことを特徴とするSOI基板の製造方法。 - 【請求項2】 前記第1の非多孔質単結晶Si領域を除
去する工程は、前記ドライエッチングを行なう工程の前
に、グラインダーで前記第1の非多孔質単結晶Si領域
の一部を研削する工程を含む請求項1に記載のSOI基
板の製造方法。 - 【請求項3】 前記ドライエッチングは、電気あるいは
光エネルギーによって活性イオン種を作り、前記活性イ
オン種を、基板表面に垂直な方向に加速し、前記基板表
面で反応を起こさせる反応性イオンエッチングである請
求項1に記載のSOI基板の製造方法。 - 【請求項4】 前記ドライエッチングを前記多孔質単結
晶Si領域が全面露出した時点で終了させる為のエッチ
ング終点判定を、前記基板表面の上方に設けられた平行
平板型電極と前記基板間のセルフバイアスの変化によっ
て行なう請求項3に記載のSOI基板の製造方法。 - 【請求項5】 前記多孔質単結晶Si領域を除去する工
程を、エッチング速度が、非多孔質単結晶Si領域より
多孔質単結晶Si領域の方が大きいウェットエッチング
により行なう請求項1に記載のSOI基板の製造方法。 - 【請求項6】 前記多孔質単結晶Si領域を除去する工
程を、エッチング速度が、非多孔質単結晶Si領域より
多孔質単結晶Si領域の方が大きいラジカルエッチング
により行なう請求項1に記載のSOI基板の製造方法。 - 【請求項7】 前記エッチング速度が、非多孔質単結晶
Si領域より多孔質単結晶Si領域の方が大きいラジカ
ルエッチングは、少なくとも電気あるいは光エネルギー
により分解された活性ラジカルが、多孔質領域の孔に入
り込み、内部からエッチングを行なう請求項6に記載の
SOI基板の製造方法。 - 【請求項8】 前記第2の非多孔質単結晶Si領域を形
成する工程の前に、前記多孔質単結晶Si領域の孔の内
壁の表面を酸化する請求項1記載のSOI基板の製造方
法。 - 【請求項9】 前記第2の非多孔質単結晶Si領域を形
成する工程の前に、前記多孔質単結晶Si領域を水素雰
囲気中で熱処理する請求項1記載のSOI基板の製造方
法。 - 【請求項10】 前記第2の非多孔質単結晶Si領域を
形成する工程の前に、前記多孔質単結晶Si領域の孔の
内壁の表面を酸化し、その後水素雰囲気中で熱処理する
請求項1記載のSOI基板の製造方法。 - 【請求項11】 単結晶Si基板の表層を多孔質化し、
第1の非多孔質単結晶Si領域上に多孔質単結晶Si領
域を形成する工程、 前記多孔質単結晶Si領域の表面に第2の非多孔質単結
晶Si領域を形成する工程、 前記第2の非多孔質単結晶Si領域の表面に支持基板を
貼り合わせる工程、 前記第1の非多孔質単結晶Si領域の一部を研削によっ
て除去する工程、 前記第1の非多孔質単結晶Si領域の一部を研削によっ
て除去した後、非多孔質単結晶Si領域のエッチング速
度が、多孔質単結晶Si領域のそれより大きいドライエ
ッチングにより前記第1の非多孔質単結晶Si領域の残
部を除去する工程、 前記多孔質単結晶Si領域を除去する工程、とを有する
SOI基板の製造方法。 - 【請求項12】 前記ドライエッチングは、電気あるい
は光エネルギーによって活性イオン種を作り、前記活性
イオン種を、基板面に垂直な方向に加速し、前記基板表
面で反応を起こさせる反応性イオンエッチングである請
求項11に記 載のSOI基板の製造方法。 - 【請求項13】 前記第2の非多孔質単結晶Si領域を
形成する工程の前に、前記多孔質単結晶Si領域の孔の
内壁の表面を酸化する請求項1記載のSOI基板の製造
方法。 - 【請求項14】 前記第2の非多孔質単結晶Si領域を
形成する工程の前に、前記多孔質単結晶Si領域を水素
雰囲気中で熱処理する請求項11記載のSOI基板の製
造方法。 - 【請求項15】 前記第2の非多孔質単結晶Si領域を
形成する工程の前に、前記多孔質単結晶Si領域の孔の
内壁の表面を酸化し、その後水素雰囲気中で熱処理する
請求項11記載のSOI基板の製造方法。 - 【請求項16】 前記研削によって、前記第1の非多孔
質単結晶Si領域が2μm乃至300μm厚残るよう
に、除去する請求項2又は11記載のSOI基板の製造
方法。 - 【請求項17】 前記多孔質単結晶Si領域をウエット
エッチングにより選択的に除去する請求項11記載のS
OI基板の製造方法。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32510596A JP3250721B2 (ja) | 1995-12-12 | 1996-12-05 | Soi基板の製造方法 |
US08/760,670 US6103009A (en) | 1995-12-12 | 1996-12-09 | Fabrication process for a SOI substrate |
TW085115259A TW420827B (en) | 1996-12-05 | 1996-12-10 | Fabrication process of SOI substrate |
EP96309033A EP0779650B1 (en) | 1995-12-12 | 1996-12-11 | Fabrication process of SOI substrate |
CA002192631A CA2192631C (en) | 1995-12-12 | 1996-12-11 | Fabrication process of soi substrate |
DE69629094T DE69629094T2 (de) | 1995-12-12 | 1996-12-11 | Verfahren zur Herstellung eines SOI-Substrates |
KR1019960064571A KR100236689B1 (ko) | 1995-12-12 | 1996-12-12 | Soi기판의 제조방법 |
CN96121530A CN1076862C (zh) | 1995-12-12 | 1996-12-12 | 绝缘体上的硅(soi)衬底的制造工艺 |
SG1996011682A SG71006A1 (en) | 1995-12-12 | 1996-12-12 | Fabrication process of soi substrate |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-322921 | 1995-12-12 | ||
JP32292195 | 1995-12-12 | ||
JP32510596A JP3250721B2 (ja) | 1995-12-12 | 1996-12-05 | Soi基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09223782A JPH09223782A (ja) | 1997-08-26 |
JP3250721B2 true JP3250721B2 (ja) | 2002-01-28 |
Family
ID=26570982
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
US (1) | US6103009A (ja) |
EP (1) | EP0779650B1 (ja) |
JP (1) | JP3250721B2 (ja) |
KR (1) | KR100236689B1 (ja) |
CN (1) | CN1076862C (ja) |
CA (1) | CA2192631C (ja) |
DE (1) | DE69629094T2 (ja) |
SG (1) | SG71006A1 (ja) |
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- 1996-12-05 JP JP32510596A patent/JP3250721B2/ja not_active Expired - Fee Related
- 1996-12-09 US US08/760,670 patent/US6103009A/en not_active Expired - Fee Related
- 1996-12-11 CA CA002192631A patent/CA2192631C/en not_active Expired - Fee Related
- 1996-12-11 EP EP96309033A patent/EP0779650B1/en not_active Expired - Lifetime
- 1996-12-11 DE DE69629094T patent/DE69629094T2/de not_active Expired - Fee Related
- 1996-12-12 SG SG1996011682A patent/SG71006A1/en unknown
- 1996-12-12 CN CN96121530A patent/CN1076862C/zh not_active Expired - Fee Related
- 1996-12-12 KR KR1019960064571A patent/KR100236689B1/ko not_active IP Right Cessation
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CA2192631C (en) | 2000-08-29 |
EP0779650A2 (en) | 1997-06-18 |
CA2192631A1 (en) | 1997-06-13 |
SG71006A1 (en) | 2000-03-21 |
CN1155755A (zh) | 1997-07-30 |
EP0779650A3 (en) | 1997-07-02 |
EP0779650B1 (en) | 2003-07-16 |
DE69629094D1 (de) | 2003-08-21 |
KR100236689B1 (ko) | 2000-01-15 |
KR970054270A (ko) | 1997-07-31 |
CN1076862C (zh) | 2001-12-26 |
DE69629094T2 (de) | 2004-02-19 |
US6103009A (en) | 2000-08-15 |
JPH09223782A (ja) | 1997-08-26 |
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Date | Code | Title | Description |
---|---|---|---|
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