JP3240620B2 - 表示装置、電子機器及び表示装置の製造方法 - Google Patents

表示装置、電子機器及び表示装置の製造方法

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JP3240620B2 JP50748197A JP50748197A JP3240620B2 JP 3240620 B2 JP3240620 B2 JP 3240620B2 JP 50748197 A JP50748197 A JP 50748197A JP 50748197 A JP50748197 A JP 50748197A JP 3240620 B2 JP3240620 B2 JP 3240620B2
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Description

【発明の詳細な説明】 ［技術分野］ 本発明は、液晶等の表示素子を用いた表示装置、それ
を含む電子機器及び表示装置の製造方法に関する。
［背景技術］ 近年、パーソナルコンピュータのディスプレイ等に用
いられる液晶表示装置等においては、製品の低コスト化
が望まれており、このため製造歩留まりの向上を図るこ
とが重要な技術的課題となっている。そして歩留まり向
上のためには、パネルの画素欠陥（点欠陥）の発生防
止、製造プロセスの短工程化等が有効な対策となる。
例えば特開平４−155316には、液晶表示装置の製造プ
ロセスの一例が開示されているが、この従来技術では、
ソース電極と画素電極とが同層にあり、これらの間に保
護絶縁膜が介在しない。このため、この従来技術には、
ソース電極と画素電極とのショートに起因する画素欠陥
が生じやすいという欠点がある。画素欠陥が発生すると
歩留まりが低下し、製品コストの上昇を招く。
一方、特開平３−1648に開示された従来技術では、ソ
ース電極と画素電極とが同層になく、これらの間に保護
絶縁膜が介在し、コンタクトホールを介して接続されて
いる。従って、この従来技術では、ソース電極と画素電
極とのショートに起因する画素欠陥は生じにくい。しか
しながら、この従来技術では、ソース電極と画素電極と
の間に保護絶縁膜が介在するため、ソース電極と画素電
極とを接続するためのコンタクトホール形成工程が必要
となり、これにより工程数が増加する。更に形成したコ
ンタクトが不良となると、画素欠陥が生じ、歩留まりの
低下、製品コストの上昇を招く。
以上のように、上記従来技術はいずれも、歩留まりの
向上、製品の低コスト化等の技術的課題の達成が不十分
であった。
本発明は以上述べた技術的課題を解決するためになさ
れたものであり、その目的とするところは、ソース電極
と画素電極との間の接続に使用するコンタクト領域の形
態等を改善し、歩留まりの向上、製品の低コスト化を図
ることができる表示装置、電子機器及び表示装置の製造
方法を提供することにある。
［発明の開示］ 上記課題を解決するために本発明は、表示素子を駆動
するための画素電極と、該画素電極にソース電極を介し
て接続されるスイッチング素子とを含む表示装置であっ
て、前記画素電極と前記ソース電極との間のコンタクト
不良が生じた場合に画素電極とソース電極との間に生じ
る寄生容量をCX、該コンタクト不良が生じない場合に画
素電極が有する画素容量の最大値をC0MAX、画素位置に
おける透過率が最小透過率となる時の電圧をVLCMIN、最
大透過率となる時の電圧をVLCMAXとした場合に、 RAC1＝CX/C0MAX＞VLCMAX/（VLCMIN−VLCMAX） の関係となるように容量比RAC1を設定することを特徴と
する。
本発明によれは、例えばノーマリホワイト方式の表示
装置等において、コンタクト不良が生じ、寄生容量をCX
が発生した場合に、画素欠陥を表示階調ずれに変えるこ
とができ、画素欠陥を見かけ上なくすことが可能とな
る。例えば本発明によれば、透過率が最小透過率TMINで
ある画素（黒表示画素）の電圧を、最大透過率となる時
の電圧VLCMAXよりも大きくできる。従って、この画素は
白表示とならず灰色表示になる。灰色表示であれば人間
の目に気づかれることはほとんどなく、この結果、本発
明によれば、画素欠陥を見かけ上なくすことが可能とな
る。
なお容量比の設定は、ソース電極と画素電極とのオー
バラップ面積、絶縁膜の厚さ・材料等、種々のパラメー
タを制御することで実現できる。オーバラップ面積を制
御する場合には、後述するように、画素電極縁部領域に
設けるコンタクト領域の面積を制御すればよい。また本
発明の画素容量には、保持容量を含めてもよいし、含め
なくてもよい。
この場合、本発明では、前記画素位置における透過率
が最大透過率の略50％となる時の電圧をVLCHLとした場
合に、 RAC1＝CX/C0MAX＞VLCHL/（VLCMIN−VLCHL） となるように容量比RAC1を設定してもよい。このように
すれば、例えば黒表示の画素の透過率を、TMAXの略50％
であるTHL以下とすることができる。透過率がTHL以下で
あれば、人間の目には黒表示との区別はあまりつかず、
従って、よほど気をつけないと人間にはわからない程度
の表示とすることが可能となる。
なお画素容量C0が、表示素子への印加電圧により例え
ばC0MIN〜C0MAXの範囲で変化する場合がある。この場合
には、上式に代えて、 RAC2＝CX/C0MIN＞VLCMAX/（VLCMIN−VLCMAX） となるように、容量比RAC2を設定してもよい。
またノーマリブラック方式の表示装置等においては、
上記関係式は以下に示すようになる。即ち、 RAC1＝CX/C0MAX＞VLCMIN/（VLCMAX−VLCMIN） または、 RAC1＝CX/C0MAX＞VLCHL/（VLCMAX−VLCHL） または RAC2＝CX/C0MIN＞VLCMIN/（VLCMAX−VLCMIN） の関係となるように容量比を設定する。これによりノー
マリブラック方式の表示装置等において、コンタクト不
良の発生を防止し、歩留まりの向上、製品コストの低下
を図ることができる。
また本発明は、表示素子を駆動するための画素電極
と、該画素電極にソース電極を介して接続されるスイッ
チング素子とを含む表示装置であって、前記スイッチン
グ素子に接続される１の信号線と該１の信号線に隣り合
う信号線との間の領域であり且つ該スイッチング素子に
接続される走査線に沿う領域である画素電極縁部領域の
一部又は全部を含むようにコンタクト領域を設け、該コ
ンタクト領域において前記画素電極と前記ソース電極と
の間の接続を行うことを特徴とする。
本発明によれば、画素電極縁部領域の一部又は全部を
含むような広い領域にコンタクト領域が設けられるた
め、コンタクト不良の発生を格段に軽減でき、歩留まり
の向上及び製品の低コスト化を図れる。しかも、この画
素電極縁部領域は、画素電極の縁部にあると共に走査線
に沿う方向にあり、ブラックマトリクス等により容易に
覆うことが可能である。従って、本発明によれば、開口
率等をそれほど犠牲にすることなく、コンタクト不良の
発生を軽減できることになる。
なお本発明では、画素電極縁部領域の全ての領域に亘
ってコンタクト領域を設ける必要はなく、画素電極縁部
領域の一部（例えば半分）にコンタクト領域を設けるよ
うにしてもよい。この時、画素電極縁部領域に設けるコ
ンタクト領域の大きさは、例えば前述のように、コンタ
クト不良発生時に生じる寄生容量、画素電極が有する画
素容量、最小透過率時・最大透過率時の電圧等に基づい
て決めることが望ましい。また本発明では、コンタクト
領域の一部が、画素電極縁部領域以外の領域にあっても
構わない。
この場合、本発明では、前記コンタクト領域が、前記
走査線に沿う方向を長辺とする長方形のコンタクトホー
ルを含み、該長方形のコンタクトホールを介して前記画
素電極とソース電極との間を接続してもよいし、前記コ
ンタクト領域が、複数のコンタクトホールを含み、該複
数のコンタクトホールを介して前記画素電極とソース電
極との間の接続を行うようにしてもよい。長方形のコン
タクトホールとすることで、画素電極縁部領域に効率良
く所望の面積のコンタクト領域を設けることができる。
またコンタクトホールを複数設ける場合は、走査線に沿
う方向のコンタクトホールの個数を、信号線に沿う方向
の個数よりも多くすることが望ましい。
また、本発明では、前記コンタクト領域の一部又は全
部を覆うようにブラックマトリクス領域を設けるように
することが望ましい。例えばソース電極が不透明材料で
形成されていた場合等には、コンタクト領域の存在は開
口率減少の要因となる。一方、コントラスト向上等のた
めに設けたブラックマトリクス領域の存在も、開口率減
少の要因となる。そこで、コンタクト領域とブラックマ
トリクス領域とを重ね合わせるように配置することで、
開口率減少を最小限に抑えながら、コンタクト不良発生
の減少、コントラスト向上等を図れることになる。なお
ブラックマトリクス領域は、対向基板側に設けてもよい
し、スイッチング素子側の基板に設けてもよい。
なお本発明の表示装置の製造方法は、前記ソース電極
を形成する工程と、該ソース電極の上方に所与の絶縁膜
を形成する工程と、前記ソース電極と前記画素電極との
間の少なくともコンタクトするためのコンタクト領域を
形成する工程と、前記画素電極を形成する工程とを含む
ようにすることができる。そして、前記コンタクト領域
形成工程において、前記ソース電極と前記画素電極との
間を接続するためのコンタクト領域を形成するのと同時
に、前記スイッチング素子のゲート電極と同一材料で形
成される電極と所与の電極との間を接続するためのコン
タクト領域を形成するようにすることが望ましい。この
ようにすることで、ソース電極・画素電極間のコンタク
ト領域形成と、例えば保護ダイオード形成の際のコンタ
クト領域形成、パッドオープン等とを同時にでき、プロ
セス工程数の減少を図ることが可能となる。
［図面の簡単な説明］ 図1Aは、実施例１の平面構成の一例を示す図であり、
図1BはそのＰ−Ｑ断面図である。
図2A、図2Bは、実施例１の平面構成及びＱ−Ｂ断面図
の他の例（保持容量の形成手法が異なる例）を示す図で
ある。
図３は、実施例１の平面構成の他の例を示す図であ
る。
図４は、実施例１の平面構成の他の例を示す図であ
る。
図５は、実施例１の平面構成の他の例を示す図であ
る。
図６は、ブラックマトリクスとの関係について説明す
るための図である。
図7A〜図7Fは、実施例１の製造プロセスの一例を説明
するための工程断面図である。
図8A〜図8Gは、対比例を説明するための工程断面図で
ある。
図9A〜図9Cは、保護ダイオードについて説明するため
の図である。
図10A、図10Bは、実施例２の原理について説明するた
めの等価回路図である。
図11A、図11Bは、ノーマリホワイト、ノーマリブラッ
ク方式の場合の電圧VLCと透過率Ｔとの関係を示す図で
ある。
図12は、容量比の設定の具体例について説明するため
の図である。
図13は、容量比の設定の具体例について説明するため
の図である。
図14は、実施例３の電子機器の構成例を示す図であ
る。
図15は、電子機器の１つであるプロジェクタの一例を
示す図である。
図16は、電子機器の１つであるパーソナルコンピュー
タの一例を示す図である。
図17は、電子機器の１つであるページャの一例を示す
図である。
図18はTCPを用いた実装例を示す図である。
［発明を実施するための最良の形態］ 以下、本発明の実施形態について図面を用いて詳しく
説明する。
（実施例１） 実施例１は、コンタクトホールの形状、大きさ等の改
善に関する実施例であり、図1Aにその平面図の一例を、
図1Bに、図1AのＰ−Ｑ断面図を示す。
図1A、図1Bに示すように、実施例１の液晶表示装置
は、ITO等により形成される画素電極10と、この画素電
極10にソース電極40を介して接続される薄膜トランジス
タ（スイッチング素子の１つであり、以下、TFTと呼
ぶ）30を含み、これにより、対向電極66との間に封入さ
れる液晶素子76（表示素子の１つである）を駆動し、液
晶表示を行う。TFT30は、ゲート電極32、ドレイン電極3
4、ソース電極40、不純物をドープしない真性シリコン
膜70、ｎ型シリコン膜（オーミック層）72、73を少なく
とも含む。画素電極10は、コンタクト領域50内のコンタ
クトホール52を介してソース電極40に接続され、ゲート
電極32、ドレイン電極34は、各々、走査線20、信号線22
に接続される。複数のこれらの走査線20、信号線22をマ
トリクス状に交差して配置すると共に、走査線20と信号
線22に接続してTFT30を配置することで、マトリクス型
の液晶表示装置が構成される。
図1Bに示すように、本実施例では、保護絶縁膜60（パ
シベーション）が、ソース電極40等と画素電極10との間
の層間絶縁膜として形成されている。そしてこの保護絶
縁膜60とゲート絶縁膜49とを誘電体とし、画素電極10を
上側電極、前段の走査線21を下側電極として保持容量
（保持コンデンサ）CSTが形成される。但し走査線20
と、次段の走査線（図示せず）によって選択される画素
電極とで形成する保持容量については紙面の都合により
省略してある。また液晶素子（液晶層）76を誘電体と
し、対向電極66を上側電極、画素電極10を下側電極とし
て液晶容量（液晶コンデンサ）CLCが形成される。画素
電極10を副画素電極に分割して、所与の制御電極との間
で制御コンデンサを形成するようにしてもよい。
なお保持容量の構成手法としては種々のものを考える
ことができ、図2A、図2Bにその一例を示す。図2A、図2B
では、画素電極10がコンタクトホール13を介して電極15
に接続され、この電極15と走査線21との間で保持容量C
STが形成されている。この時、電極15は、画素電極10の
材料となるITO等と比較してサイドエッチ量の少ないソ
ース電極40と同一材料（同一工程）で形成されている。
従って、この電極15により保持容量CSTの片側電極を形
成することにより、保持容量の製造バラツキを小さくす
ることが可能となる。
さて、本実施例の主な特徴は、TFT30に接続される信
号線22と、これに隣り合う信号線23との間の領域であり
且つTFT30に接続される走査線20に沿う領域である画素
電極縁部領域の一部又は全部を含むようにコンタクト領
域50を設けた点にある。このようにコンタクト領域50を
形成することで、コンタクト不良の発生を軽減でき、歩
留まりを向上できると共に製品の低コスト化を図ること
ができる。
この時、コンタクト領域50内のコンタクトホール52の
形態としては種々のものを考えることができ、例えば図
1Aに示すように、走査線線20に沿う方向を長辺とする長
方形の形状としてもよいし、例えば図３に示すように、
複数のコンタクトホール52a〜52iを含ませるようにして
もよい。
また上記画素電極縁部領域の全ての領域に亘ってコン
タクト領域50を設ける必要はないが、例えば長方形のコ
ンタクトホールの場合には画素電極縁部領域の半分以上
の領域に亘ってコンタクト領域50を設けることが望まし
く、コンタクトホールを複数形成する場合には、２個以
上のコンタクトホール（例えば走査線に沿った方向に配
列された２個以上のコンタクトホール）を設けることが
望ましい。またコンタクト領域の面積は、後述の実施例
２で説明するように、コンタクト不良発生時に生じる寄
生容量CX、画素電極が有する画素容量C0（C0MAX、
C0MIN）、最小透過率時・最大透過率時の電圧VLCMIN、V
LCMAX等に基づいて決めることが望ましい。
またコンタクト領域40は、画素電極縁部領域を含むも
のであればよく、例えば図４に示すように、コンタクト
領域50の一部が画素電極縁部領域以外の領域にあっても
構わない。
更にTFT30の配置位置は任意であり、例えば図５に示
すような位置にTFT30を配置してもよい。図５では、真
性シリコン膜70の下方にある走査線20がそのままゲート
電極となる。そして図５の場合には、コンタクト領域50
は、画素電極縁部領域の全ての領域に設けられている。
さて本実施例によれば、開口率をそれほど犠牲にする
ことなく、コンタクト不良の発生を格段に減少できる。
この点について図６を用いて説明する。液晶表示装置に
おいては、ブラックマトリクスと呼ばれる遮光層が通常
設けられ、カラー液晶表示装置においてはこれに加えて
カラーフィルタが設けられる。この場合、光漏れを確実
に防止するために、図６に示すように、画素電極10の内
側にオーバラップするようにブラックマトリクス63を設
ける必要がある。例えば図６では、そのオーバラップ値
は７μｍとなっている。例えばブラックマトリクス63を
対向基板に設ける場合には、対向基板とTFT側基板との
合わせ余裕及び画素電極10自身の合わせ余裕の両方を考
慮しなければならないため、このオーバラップ値は、あ
る程度大きいものとなる。ブラックマトリクス63をTFT
側基板に設ける場合にも、所定のオーバラップ値が必要
となる。一方、コンタクトホール52の幅を５μｍとし、
コンタクトホール52に対するソース電極40のオーバラッ
プを２μｍとした場合には、図６に示すように、ブラッ
クマトリクス63のエッジとコンタクトホール52のエッジ
とがほぼ一致する。例えばソース電極40を不透明材料で
形成した場合には、ソース電極40の部分は透過型液晶表
示装置においては表示に寄与しないことになる。しかし
ながら本実施例によれば、コンタクト領域50とブラック
マトリクス63との配置関係が例えば図６に示すようにな
るため、コンタクト領域50の形成により新たに発生した
表示不寄与領域は２μｍ幅となり、非常に狭いものとな
る。即ち、本実施例によれば、ブラックマトリクス63に
より覆われる領域にコンタクト50を形成することによ
り、開口率をそれほど犠牲にすることなくコンタクト不
良の発生を有効に軽減できることになる。
なお特開平４−155316には、画素電極と保持容量電極
とを接続するコンタクトホール（以下、コンタクトホー
ルＡと呼ぶ）を複数設ける構成が開示されている。しか
しながら、このコンタクトホールＡは、図2Aのコンタク
トホール13に類似するものであり、画素電極とソース電
極とを接続する本実施例のコンタクトホール52とは全く
異なるものである。
また特開平４−155316のコンタクトホールＡは、冗長
性を高める目的で複数設けられているのであり、コンタ
クト不良が生じても保持容量が若干増えるのみであり、
液晶表示装置の動作にはほとんど影響を与えない。従っ
て、コンタクトホールＡの数は、実際には、特開平４−
155316に示されるほどには多くする必要はない。これに
対して図1A等のコンタクトホール52にコンタクト不良が
生じると、後述の図10A、10Bで説明するように動作不良
につながる。本実施例は、このような動作不良を回避す
るためにコンタクトホール52の面積を大きくし、数を多
くするものであり、上記特開平４−155316のコンタクト
ホールＡとは目的、背景が全く異なる。
次に、図7A〜図7Fに示す工程断面図を用いて、本実施
例の液晶表示装置の製造プロセスの一例について説明す
る。
（各製造工程の内容） （工程１） 図7Aに示すように、ガラス基板（無アルカリ基板）68
上にフォトリソグラフィ技術を用いて、例えば、1300Å
程度の厚みのCr（クロム）からなるゲート電極32、なら
びにゲート電極と同一材料から成る電極31,33を形成す
る。次に、プラズマCVD法により、シリコン窒化膜SiNx
等からなるゲート絶縁膜49,真性シリコン膜70,ならびに
ｎ型シリコン膜（オーミックコンタクト層）71を連続的
に生成する。次に、フォトエッチングにより、不純物を
ドープしない真性シリコン膜70およびｎ型シリコン膜
（オーミックコンタクト層）71をアイランド化する。
この場合、ゲート絶縁膜49の厚みは、例えば、3000Å
程度であり、真性シリコン膜70の厚みは、例えば3000Å
程度であり、オーミックコンタクト層71の厚みは、例え
ば、500Å程度となる。
この工程において特徴的なことは、ゲート絶縁膜に対
するコンタクトホールの形成を行わないことである。
（工程２） 次に、図7Bに示すように、例えば、Cr（クロム）から
なる1300Å程度のドレイン電極34、ソース電極40をスパ
ッタリングおよびフォトエッチングにより形成する。
（工程３） 次に、図7Cに示すように、ドレイン電極34、ソース電
極40をマスクとして用いて、オーミックコンタクト層71
の中央部をエッチングにより除去し、ドレイン・ソース
の分離を行う（分離エッチング）。この場合、ドレイン
電極、ソース電極のパターニングのためのエッチングと
分離エッチングを、同じエッチング装置の同一のチャン
バー内で連続して行うことができる。
すなわち、まず、Cl2系のエッチングガスでドレイン
電極34、ソース電極40のエッチングを行い、続いてエッ
チングガスをSF6系のガスに切り換えてオーミックコン
タクト層71の中央部のエッチングを行うことができる。
（工程４） 次に、図7Dに示すように、例えば、プラズマCVD法に
より保護絶縁膜60を形成する。この保護絶縁膜60は、例
えば、2000Å程度のシリコン窒化膜（SiNx）である。
（工程５） 次に、図7Eに示すように、保護絶縁膜60の一部に、外
部端子（ボンディングワイヤーやICのアウターリード
等）を接続するためのコンタクトホール（開口部）59を
形成すると同時に、コンタクトホール52,58も形成す
る。コンタクトホール52は、ソース電極40と画素電極10
とを接続するためのものである。またコンタクトホール
59は、ゲート電極と同一工程で形成される電極31と画素
電極とを相互に接続するためのものであり、このコンタ
クトホールは保護ダイオードの形成等に必要である。更
にコンタクトホール58は、外部端子あるいは検査端子の
形成のために必要である。
コンタクトホール58、59は、ゲート絶縁膜49および保
護絶縁膜60の重ね膜を貫通して形成される。コンタクト
ホール52は、保護絶縁膜60のみを貫通して形成されてい
る。
コンタクトホール58、59の形成に際し、電極31,33は
それぞれエッチングストッパーとして機能する。また、
コンタクトホール52の形成に際し、ソース電極40はエッ
チングストッパーとして機能する。
（工程６） 次に、図7Fに示すように、ITO（Indium Tin Oxid
e）膜を500Å程度の厚みでデポジットし、選択的にエッ
チングし、ITOからなる画素電極10ならびに電極11を形
成する。ITOのエッチングは、Hcl/HNO3/H2Oの混合液を
用いたウエットエッチングにより行う。
上述のとおり、コンタクトホール58、59は、ゲート絶
縁膜49および保護絶縁膜60の重ね膜を貫通して形成され
る。したがって、２層の絶縁膜の厚みに相当する深いコ
ンタクトホールとなる。
しかし、ITOは融点が高いためにアルミ等に比べてス
テップカバレージがよく、したがって深いコンタクトホ
ールを介しても接続不良となることがない。なお、ITO
の他に、金属の酸化物のような融点の高い、他の透明電
極材料も使用できる。例えば、SnOx,ZnOx等の金属酸化
物を使用できる。この場合も、ステップカバレージは実
用に耐えるものである。
このようにして製造されたTFTは、例えば、アクティ
ブマトリクス基板における画素部のスイッチング素子と
して使用される。また、ITOからなる電極11は、外部端
子（ICのアウターリード等）を接続するためのパッドと
なる。
（本製造方法の特徴） 図8A〜図8Gに、対比例のTFTの製造工程を示す。この
対比例は、本実施にかかるTFTの製造方法の特徴を明ら
かにするために本願発明者が考え出したものであり、従
来例ではない。
対比例の図8Aは図7Aと同じである。
図8A〜図8Gにおいて、図7A〜図7Fと同じ部分には同じ
参照番号を付している。
対比例の場合、図8Bに示すように、ドレイン電極34、
ソース電極40の形成前に、コンタクトホールK1,K2を形
成する。
そして、図8Cに示すようにドレイン電極34、ソース電
極40ならびに、これらと同一材料からなる電極42、44を
形成する。
次に、図8Dに示すようにITOから成る画素電極46を形
成する。
次に、図8Eに示すようにオーミックコンタクト層71の
中央部のエッチング（分離エッチング）を行う。
次に、図8Fに示すように保護絶縁膜48を形成する。
最後に、図8Gに示すように、コンタクトホールK3を形
成する。これにより、電極44の表面が露出して、外部接
続端子を接続するためのパッドが形成される。
このような対比例の製造方法によれば、図8Bにおける
コンタクトホールK1、K2の形成工程に、さらに図8Gにお
けるコンタクトホールK3を形成する工程が加わり、合計
で、２回のコンタクトホール形成工程が必要である。
これに対し本実施例の製造方法では、図7Eに示すよう
に、コンタクトホール52、58,59を一括して形成する。
つまり、保護絶縁膜60およびゲート絶縁膜49の重ね膜を
貫通してコンタクトホールを形成すると同時に、ソース
電極40上の保護絶縁膜60もパターニングすることによ
り、コンタクトホールの形成工程は１回でよい。したが
って、露光工程を１工程削減できる。これに伴い、フォ
トレジスト膜のデポジット工程と、そのエッチング工程
が不要となる。したがって、合計で３工程の短縮とな
る。つまり、製造プロセスが簡素化される。
また、本実施例の製造方法では、図7Bに示すドレイン
電極34、ソース電極40のパターニング（ドライエッチン
グ）と、図7Cに示すオーミックコンタクト層71の中央部
のエッチング（ドライエッチング）とを連続して、同じ
チャンバー内で行える。つまり、同じチャンバー内でエ
ッチングガスを順次に切り換えることにより、連続した
エッチングが可能である。
これに対し、対比例の場合、図8Cのドレイン電極34、
ソース電極40のパターニング（ドライエッチング）の
後、図8DのITOから成る画素電極46のウエットエッチン
グを行い、次に、図8Eのオーミックコンタクト層71の中
央部のエッチング（ドライエッチング）を行うことにな
る。ITOはドライエッチングによる加工ができず、ウエ
ットエッチングによる加工を行うしかないため、図8C,
図8D,図8Eの各エッチング工程を、一つのチャンバー内
で連続して行うことができない。よって、各工程毎に基
板のハンドリングが必要となり、作業が面倒である。
また、本実施例の場合、ITOから成る画素電極10,電極
11と、ドレイン電極34、ソース電極40との間には必ず保
護絶縁膜60が介在する。このことは、基板上の他の領域
（図示せず）において、ITOからなる電極と、ドレイン
電極、ソース電極と同一の材料からなる電極とが、確実
に電気的に分離されることを意味する。
しかし、対比例の場合、電極46と、ドレイン電極34、
ソース電極40とは同じ層に属し、両者の間には保護絶縁
膜が介在しない。よって、基板上の他の領域（図示せ
ず）において、異物が存在すると、本来、絶縁されてい
なければならないにもかかわらず、ITOからなる電極
と、ドレイン電極、ソース電極と同一の材料からなる電
極とがショートしてしまう恐れもある。つまり、本実施
例の製造方法で形成したデバイスの方が信頼性が高い。
また、対比例では、比較的早い段階でITOから成る画
素電極46を形成するため（図8D）、その後の工程におい
て、ITOの組成物であるインジュウム（In）や錫（Sn）
等による汚染の心配もある。
これに対し、本実施例の製造方法では、ITOから成る
画素電極10,電極11は最後の工程で形成するため、ITOの
組成物である錫（Sn）等による汚染の心配は少ない。
このように、本実施の形態の製造方法によれば、製造
工程を短縮でき、しかも、信頼性の高いデバイスを製造
できる。
次に図9A〜図9Cを用いて、本実施例で用いる保護ダイ
オードについて簡単に説明する。図9Aに示すように、保
護ダイオード200、201、202は、走査線233、信号線23
4、236に接続されるTFT等を外部静電気から保護するた
めに設けられたものであり、図9Aでは表示領域203の外
の領域に形成されている。より具体的には、保護ダイオ
ード200は、パッド214から走査線233に加えられた静電
気をLCコモンライン204に逃がすためのものであり、保
護ダイオード201、202は、パッド216、218から信号線23
4、236に加えられた静電気をLCコモンライン204に逃が
すためのものである。LCコモンライン204は、銀点パッ
ド206〜209を介して対向電極に接続されると共に外部ド
ライバーIC等に接続される。
図9Bは、保護ダイオード200〜203の等価回路図の一例
である。同図に示すようにこの保護ダイドードは、ゲー
ト電極とドレイン電極とが接続されたTFT220、222を含
み、ソース・ドレイン間電圧に対して非線形なインピー
ダンスを持つ素子として作用する（低電圧印加時に高イ
ンピーダンスになり、高電圧印加時に低インピーダンス
となる）。
図9Cは、本実施例で用いる保護ダイオード200の平面
図（レイアウト図）の一例である。この保護ダイオード
の大きな特徴は、TFT222のソース電極240が、コンタク
トホール252a、ｂ、電極210（画素電極と同一材料によ
り形成）、コンタクトホール259a、ｂを介して走査線23
3に接続されている点にある。ここでコンタクトホール2
52a、ｂは、図7Fのコンタクトホール52に相当し、電極2
10は画素電極10、コンタクトホール259a、ｂはコンタク
トホール59、走査電極233は電極33に相当する。即ち、
本実施例のように保護ダイオードを形成するためには、
ソース電極240と走査線233とを接続させる必要がある。
この時、本実施例では、図7Aから明らかなように、コン
タクトホールの形成工程数を減らすために、ゲート絶縁
膜49に対するコンタクトホールの形成は行っていない。
従って、ゲート絶縁膜のコンタクトホールを介してソー
ス電極240を直接に走査線233に接続することはできな
い。そこで本実施例では、ゲート絶縁膜、保護絶縁膜を
形成した後に、コンタクトホール252a、ｂ及び259a、ｂ
を同時に開口し、その後にデポジットされる電極210を
用いて、ソース電極240と走査線233との接続を行ってい
る。電極210は画素電極と同一材料のITO等で形成され
る。そして、ITOは融点が高いためアルミ等に比べてス
テップカバレージ等が良好であると共に、ITOは、反応
性スパッタ等で形成されるため立体角を実質的に大きく
でき、クロム等に比べてもステップカバレージ等が良好
となる。従って、本実施例のようにITOを使用すれば、
ゲート絶縁膜と保護絶縁膜の両方を貫通するような深い
コンタクトホールを介しても、良好に電極間の接続をと
ることができることになる。
（実施例２） 実施例２は、ソース電極、画素電極間のコンタクトに
不良が生じた場合にも、これを階調ずれ不良等に変え、
画素欠陥を見かけ上なくすことを目的とする実施例であ
る。
まず図10A、図10Bを用いて、本実施例の原理について
説明する。図10Aは、ソース電極40、画素電極10間のコ
ンタクト不良がない場合の液晶表示装置の等価回路図で
あり、図10Bはコンタクト不良が生じた場合の等価回路
図である。コンタクト不良がない場合には、図10Aに示
すように、TFT30のソース電極40及び画素電極10には、
対向電極（LCコモンライン）を他方の電極とする液晶容
量CLC、保持容量CSTが接続される。一方、コンタクト不
良が生じた場合には、図10Bに示すように、ソース電極4
0と画素電極10との間に所与の寄生容量CXが形成されて
しまう。このような寄生容量CXが形成されると、画素電
極印加電圧（液晶印加電圧）がVLCからVLC ＊に減少し、
これにより例えば黒表示の画素が白表示に変化し、白欠
陥等の画素欠陥が生じてしまう。
コンタクト不良時に液晶に印加される電圧VLC ＊とVLC
との関係は、図10Bから明らかなように、 VLC ＊＝｛CX/（C0（VLC ＊）＋CX）｝×VLC （１） となる。
ここでC0（VLC ＊）＝CLC（VLC ＊）＋CSTであり、C
0（VLC ＊）はVLC ＊の値により変化する。なお保持容量
を設けない構成の場合には、C0（VLC ＊）＝C
LC（VLC ＊）となる。また保持容量を形成する場合もそ
の形態は種々様々であり、例えば図1A、図1B、図2A、図
2Bに示すように画素電極10又は電極15と隣の走査線21と
の間で保持容量を形成してもよいし、画素電極10と所与
の保持容量用電極との間で保持容量を形成してもよい。
本実施例では、上式（１）に示すようなVLCの低下に
起因する画素欠陥発生を防止するため、下記に示すよう
な方策を施している。即ち、まず第１に、画素位置にお
ける透過率が最小透過率となる時の電圧をVLCMIN、最大
透過率となる時の電圧をVLCMAX、画素電極容量C0の最大
値をC0MAX（黒表示の場合等）、最小値をC0MIN（白表示
の場合等）とした場合に、 RAC1＝CX/C0MAX＞VLCMAX/（VLCMIN−VLCMAX） （２） の関係となるように容量比RAC1を設定している。上式
（１）及び上式（２）から明らかなように、上式（２）
の関係が成り立つと、 VLC ＊＝｛CX/（C0（VLC ＊）＋CX）｝×VLC ＞｛CX/（C0MAX＋CX）｝×VLC ＞｛VLCMAX/VLCMIN｝×VLC （３） の関係が成り立つことになる。例えば図11Aは、ノーマ
リホワイト方式の液晶表示装置の電圧VLCと透過率Ｔと
の関係の一例が示す。本実施例によれば、例えば透過率
が最小透過率TMINである画素、即ち黒表示である画素の
電圧VLC1（＝VLCMIN）はVLC1 ＊に変化する。このVLC1 ＊
は、図11Aに示すように、VLCMAXよりも大きく、従っ
て、この画素は白表示とならず灰色表示になる。灰色表
示であれば人間の目に気づかれることはほとんどなく、
この結果、本実施例によれば、画素欠陥を見かけ上なく
すことが可能となる。以上のことは、上式（３）におい
てVLC ＊＝VLC1 ＊、VLC＝VLC1＝VLCMINとした場合に、 VLC1 ＊＞VLCMAX （４） の関係式が成り立つことからも明らかである。
一方、図11Aに示すように、電圧がVLC2であり黒表示
でない画素についても、電圧がVLC2 ＊に変化するだけで
あり、表示の階調が単にずれるだけとなる。従って、こ
のような画素においても画素欠陥を見かけ上なくすこと
が可能となる。
さて、本実施例によれば、上式（２）を満たすように
容量比RAC1を設定することで、少なくとも例えば黒表示
の画素が白表示となることが防止される。これによりコ
ンタクト不良が生じた場合に、その画素が明らかに画素
欠陥に見えるという事態は防止される。しかしながら、
この画素欠陥を見かけ上なくすためには、容量比RAC1を
更に大きくすることが望ましい。例えば画素位置におけ
る透過率が最大透過率TMAXの略50％であるTHLとなる時
の電圧をVLCHLとした場合に、 RAC1＝CX/C0MAX＞VLCHL/（VLCMIN−VLCHL） （５） となるように容量比RAC1を設定することが望ましい。こ
のように設定すれば、上式（１）及び上式（５）から明
らかなように、 VLC ＊＝｛CX/（C0（VLC ＊）＋CX）｝×VLC ＞｛CX/（C0MAX＋CX）｝×VLC ＞｛VLCHL/VLCMIN｝×VLC （６） の関係式が成り立つ。従って上式（６）から明らかなよ
うに、本実施例によれば、黒表示の画素（VLC＝VLC1＝V
LCMIN）の透過率をTMAXの略50％であるTHL以下とするこ
とができる。透過率がTHL以下であれば、人間の目には
黒表示との区別はあまりつかず、従って、よほど気をつ
けないと人間にはわからない程度の表示とすることが可
能となる。
なお、更に望ましくは、黒表示の時の透過率がTMAXの
略10％以下となるように容量比を設定することが好まし
い。このようにすれば、ほとんど人間には画素欠陥がわ
からない程度の表示とすることができる。しかしなが
ら、開口率等との関係上、容量比をあまり大きくできな
い場合があり、このような場合には、黒表示の時の透過
率がTMAXの略50％〜90％となるように、容量比を設定し
てもよい。TMAXの略50％〜90％の範囲であると、画素欠
陥が人間の目に気づかれ易くなるが、画素欠陥を階調ず
れに補正する効果等は得ることができる。
さて、上式（２）の関係が成り立てば、コンタクト不
良が生じ黒表示の画素（VLC＝VLC1＝VLCMIN）に印加さ
れる電圧がVLC1 ＊に減少しても、上式（４）から明らか
なように電圧VLC1 ＊を確実にVLCMAXよりも大きくするこ
とができる。
一方、上式（２）に代えて、 RAC2＝CX/C0MIN＞VLCMAX/（VLCMIN−VLCMAX） （７） の関係が成り立つように容量比RAC2を設定しても、黒表
示の画素が白表示になるのを防止できる。
即ち上式（７）が成り立つと、 ｛CX/（C0MIN＋CX）｝×VLC＞｛VLCMAX/VLCMIN｝×V
LC （８） が成り立つ。一方、画素容量C0（VLC ＊）は、上記した
ようにVLC ＊の関数であり、C0（VLC ＊）はC0MINよりも
大きいため、 ｛CX/（C0MIN＋CX）｝×VLC ＞｛CX/（C0（VLC ＊）＋CX）｝×VLC （９） の関係が成り立つ。従って、画素容量C0（VLC ＊）の値
によっては、 VLC ＊＝｛CX/（C0（VLC ＊）＋CX）｝×VLC ＞｛VLCMAX/VLCMIN｝×VLC （10） の関係が成り立つ場合が存在する。上式（10）が成り立
てば、VLC ＊＝VLC1 ＊、VLC＝VLC1＝VLCMINとした場合
に、 VLC1 ＊＞VLCMAX （11） の関係が成り立ち、黒表示の画素が白表示になることが
防止される。
例えば、今、VLCMIN＝5V、VLCMAX＝1V、C0MAX＝140fF
（黒表示）、C0MIN＝80fF（白表示）の場合を考え、こ
れらの値を上式（２）に代入すると、 CX＞C0MAX×｛VLCMAX/（VLCMIN−VLCMAX）｝ ＝140×｛1/（５−１）｝ ＝35fF （12） となる。従ってCXを35fFよりも大きくすれば、黒表示の
画素が白表示になることが確実に防止される。
一方、上記の値を上式（７）に代入すると、 CX＞C0MIN×｛VLCMAX/（VLCMIN−VLCMAX）｝ ＝80×｛1/（５−１）｝ ＝20fF （13） となる。そこで上式（13）を満たすCXとして30fFを選択
する。すると、このCXは35fFよりも小さく上式（12）を
満たさないが、電圧VLC ＊の低下時のC0（VLC ＊）の値に
よっては、黒表示の画素が白表示になることが防止され
る。即ちVLC ＊の低下により黒表示の画素のC0（VLC ＊）
が140fFから90fFに低下した場合を考えると、上式
（１）より、 VLC ＊＝｛CX/（C0（VLC ＊）＋CX）｝×VLC ＝｛30/（90＋30）｝×VLC ＝0.25×VLC （14） となる。従って黒表示の画素の電圧は、VLC1＝VLC＝V
LCMIN＝5VからVLC1 ＊＝VLC ＊＝1.25Vに減少することに
なるが、VLC1 ＊＝1.25V＞VLCMAX＝1Vの関係が成り立つ
ため、この黒表示の画素は白表示にならず灰色表示にな
る。このように上式（７）が成り立つように容量比を設
定しても、C0（VLC ＊）の値によっては、上式（10）が
成り立つ場合が存在するため、黒表示の画素が白表示に
なることが防止されることとなる。
なお以上は、ノーマリホワイト方式の場合を主に例に
とり説明したが、図11Bに示すようなノーマリブラック
方式の場合には、上式（２）、（５）、（７）の関係式
は、 RAC1＝CX/C0MAX＞VLCMIN/（VLCMAX−VLCMIN） （15） RAC1＝CX/C0MAX＞VLCHL/（VLCMAX−VLCHL） （16） RAC2＝CX/C0MIN＞VLCMIN/（VLCMAX−VLCMIN） （17） のようになる。ノーマリブラック方式の場合にも、図11
Bに示すように、白表示の画素の電圧はVLC3からVLC3 ＊
に変化し、黒表示ではなく灰色表示にすることが可能と
なる。白表示でない画素も電圧がVLC4からVLC4 ＊に変化
し、画素欠陥を階調ずれに変えることができ、画素欠陥
があった場合の表示特性の劣化を有効に防止できる。
また、容量比RAC1、RAC2の調整手法としては、種々様
々なものを考えることができる。第１の手法は、ソース
電極40と画素電極10とのオーバラップ面積等を調整する
手法である。即ち寄生容量CXの電極面積を調整すること
で容量比を調整する。この場合、コンタクト領域の形態
を実施例１で説明したようにすることが最も望ましい。
即ち実施例１で説明したようにコンタクトホールを長方
形にする等してコンタクト領域の面積を大きくすれば、
コンタクト不良の発生を減少できると共に、容量比を大
きくできるため、上式（３）等から明らかなように、コ
ンタクト不良が発生した場合の電圧VLCの低下を小さく
することができる。従って、実施例１、２を組み合わせ
ることで、これらが互いに補い合い相乗し合い、実施例
１、２の個々からは得られない格別な効果を得ることが
できる。
また第２の手法は、ソース電極40と画素電極10との間
に介在する保護絶縁膜60の膜厚を調整する手法である。
即ち寄生容量CXの電極間距離を調整することで容量比RA
C1、RAC2を調整する。この手法は、開口率等の関係によ
り、ソース電極40と画素電極10とのオーバラップ面積等
を、あまり大きく調整できない場合等に有効である。容
量比の調整手法としては、この他にも、保護絶縁膜60の
材質を変更したり、液晶容量CLC、保持容量CSTを調整し
たりする等、種々の手法を採用できる。
最後に、容量比の設定例について図12、図13を用いて
説明する。
ここで、対象とする液晶パネルは、13インチのSXGAで
あり、図12、図13に示すように、画素電極10のピッチ
は、縦が201μｍ、横が67μｍであるとする。また信号
線22、23と画素電極10との間の距離、走査線20、21と画
素電極10との間の距離は、共に７μｍであるとする。ま
た走査線20及び信号線22の幅は、共に10μｍであるとす
る。すると画素電極10の大きさは、縦が177μｍ、横が4
3μｍとなる。この時の液晶容量CLCは、 CLC＝100fF（黒表示）〜50fF（白表示） となる。また保持容量CSTが、 CST＝25fF であるとすると、 C0＝125fF（C0MAX）〜75fF（C0MIN） となる。また寄生容量CXを形成する保護絶縁膜60の膜厚
が2000Åであり、比誘電率がε＝6.5であるとする。更
に図11Aにおいて、一般的な液晶では、最小透過率TMIN
の時の電圧は例えばVLCMIN＝4.8V程度となり、最大透過
率VMAXの時の電圧は例えばVLCMAX＝1.5V程度となる。
さて図12の場合は、コンタクト52の大きさは小さく、
横も縦も５μｍとなっており、ソース電極40の大きさは
横も縦も９μｍとなっている。従って、画素電極10とソ
ース電極40とのオーバラップ面積は、81μm2となる。以
上より寄生容量CX、容量比RAC1は、 CX＝（6.5×8.85×10-12×81×10-12）/2000×10-10 ＝23.3fF RAC1＝CX/C0MAX ＝23.3/125 ＝0.19＜｛VLCMAX/（VLCMIN−VLCMAX）｝＝0.45 となる。ここで黒表示の画素の電圧はVLC＝VLC1＝V
LCMIN＝4.8Vとなる。従って、黒表示の画素の電圧はコ
ンタクト不良が発生した場合に、上式（１）に示すよう
に、 VLC ＊＝｛CX/（C0（VLC ＊）＋CX）｝×VLC ＝｛23.3/（C0（VLC ＊）＋23.3）｝×4.8（18） となる。上式（18）では、VLC ＊とC0（VLC ＊）とは回帰
的な関係となっている。そこで、まずC0（VLC ＊）＝C
0MAX＝125fFの場合のVLC ＊を求める。すると、 VLC ＊＝｛23.3/（125＋23.3）｝×4.8 ＝0.75V となる。上記の場合、VLC ＊＝0.75V＜VLCMAX＝1.5Vとな
るため、画素は白表示になると考えられ、C0（VLC ＊）
は、C0MIN＝75fFに低下すると考えられる。そこで、C0
（VLC ＊）＝C0MIN＝75fFを再度上式（18）に代入する
と、 VLC ＊＝｛23.3/（75＋23.3）｝×4.8 ＝1.14V となる。VLC ＊＝1.14V＜VLCMAX＝1.5Vとなるため、図11
Aから明らかなように、黒表示の画素は、やはり完全な
白表示になってしまい、画素欠陥が人間の目から見てす
ぐわかるようになってしまう。即ち、コンタクトホール
52を図12に示すような形態とし、容量比RAC1＝0.19に設
定すると、画素欠陥を見かけ上なくすることはできない
ことになる。
一方、図13の場合には、コンタクトホール52は、実施
例１の図４に示すような形状となっており、全長が50μ
ｍ、幅が５μｍとなっている。またソース電極40とコン
タクト52とのオーバラップマシーンは２μｍとなってい
るため、画素電極10とソース電極40とのオーバラップ面
積は、486μm2（12×９＋12×９＋30×９）となる。従
って、図13の場合の寄生容量CX、容量比RAC1は、 CX＝（6.5×8.85×10-12×486×10-12）/2000×10-10 ＝140fF RAC1＝CX/C0MAX ＝140/125 ＝1.12＞｛VLCMAX/（VLCMIN−VLCMAX）｝＝0.45 となる。そして黒表示の画素の電圧は、コンタクト不良
が発生した場合に、 VLC ＊＝｛CX/（C0（VLC ＊）＋CX）｝×VLC ＝｛140/（C0（VLC ＊）＋140）｝×4.8 （19） となる。前述の場合と同様に、まずC0（VLC ＊）＝C0MAX
＝125fFの場合のVLC ＊を求める。すると、 VLC ＊＝｛140/（125＋140）｝×4.8 ＝2.54V となる。上記の場合、VLC ＊＝2.54V＞VLCMAX＝1.5Vとな
るため、黒表示の画素は白表示と黒表示の中間になると
考えられ、C0（VLC ＊）は、例えば100fF（＝（125＋7
5）/2）に低下する。そこで、C0（VLC ＊）＝100fFを再
度上式（19）に代入すると、 VLC ＊＝｛140/（100＋140）｝×4.8 ＝2.80V となる。VLC ＊＝2.80＞VLCMAX＝1.5Vとなるため、図11A
から明らかなように、黒表示の画素は灰色表示になり、
画素欠陥は見かけ上なくなる。即ち画素欠陥を階調ずれ
に見せることができ、表示特性を向上できる。
さて上記では、説明を簡単にするため、簡易的なC
0（VLC ＊）を用いて簡易的な手法で上式（18）、（19）
を解き、VLC ＊を求めた。しかしながら、設計をより正
確に行う際には、C0（VLC ＊）の電圧依存性を実測等
し、数値シュミレーション等により、正確にVLC ＊を求
めることが望ましい。
（実施例３） 実施例３は、実施例１、２で説明した表示装置を含む
電子機器に関する実施例であり、図14にその構成例を示
す。図14の電子機器は、表示情報出力源1000、表示情報
処理回路1002、駆動回路1004、表示パネルの１つである
液晶パネル1006、クロック発生回路1008及び電源回路10
10を含む。表示情報出力源1000は、ROM、RAM等のメモ
リ、同調回路等を含み、クロック発生回路1008からのク
ロックに基づいて、ビデオ信号などの表示情報を出力す
る。表示情報処理回路1002は、クロック発生回路1008か
らのクロックに基づいて表示情報を処理して出力する。
この表示情報処理回路1002は、例えば増幅・極性反転回
路、相展開回路、ローテーション回路、ガンマ補正回路
あるいはクランプ回路等を含むことができる。駆動回路
1004は、走査信号駆動回路及びデータ信号駆動回路を含
み、液晶パネル1006の駆動を行う。電源回路1010は、上
述の各回路に電源を供給する。
このような構成の電子機器として、図15に示す液晶プ
ロジェクタ、図16に示すマルチメディア対応のパーソナ
ルコンピュータ（PC）及びエンジニアリング・ワークス
テーション（EWS）、図17に示すページャ、あるいは携
帯電話、ワードプロセッサ、テレビ、ビューファインダ
型又はモニタ直視型のビデオテープレコーダ、電子手
帳、電子卓上計算機、カーナビゲーション装置、POS端
末、タッチパネルを備えた装置などを挙げることができ
る。
図15に示すプロジェクタは、透過型液晶パネルをライ
トバルブとして用いた投写型プロジェクタであり、例え
ば３板プリズム方式の光学系を用いている。図15におい
て、プロジェクタ1100では、白色光源のランプユニット
1102から射出された投写光がライトガイド1104の内部
で、複数のミラー1106および２枚のダイクロイックミラ
ー1108によってＲ、Ｇ、Ｂの３原色に分けられ、それぞ
れの色の画像を表示する３枚のアクティブマトリクス型
液晶パネル1110R、1110Gおよび1110Bに導かれる。そし
て、それぞれの液晶パネル1110R、1110Gおよび1110Bに
よって変調された光は、ダイクロイックプリズム1112に
３方向から入射される。ダイクロイックプリズム1112で
は、レッドＲおよびブルーＢの光が90゜曲げられ、グリ
ーンＧの光が直進するので各色の画像が合成され、投写
レンズ1114を通してスクリーンなどにカラー画像が投写
される。
図16に示すパーソナルコンピュータ1200は、キーボー
ド1202を備えた本体部1204と、液晶表示画面1206とを有
する。
図17に示すページャ1300は、金属製フレーム1302内
に、液晶表示基板1304、バックライト1306aを備えたラ
イトガイド1306、回路基板1308、第1,第２のシールド板
1310,1312、２つの弾性導電体1314,1316、及びフィルム
キャリアテープ1318を有する。２つの弾性導電体1314,1
316及びフィルムキャリアテープ1318は、液晶表示基板1
304と回路基板1308とを接続するものである。
ここで、液晶表示基板1304は、２枚の透明基板1304a,
1304bの間に液晶を封入したもので、これにより少なく
ともドットマトリクス型の液晶パネルが構成される。一
方の透明基板に、図14に示す駆動回路1004、あるいはこ
れに加えて表示情報処理回路1002を形成することができ
る。液晶表示基板1304に搭載されない回路は、液晶表示
基板の外付け回路とされ、図17の場合には回路基板1308
に搭載できる。
図17はページャの構成を示すものであるから、液晶表
示基板1304以外に回路基板1308が必要となるが、電子機
器用の一部品として液晶表示装置が使用される場合であ
って、透明基板に駆動回路などが搭載される場合には、
その液晶表示装置の最小単位は液晶表示基板1304であ
る。あるいは、液晶表示基板1304を筐体としての金属フ
レーム1302に固定したものを、電子機器用の一部品であ
る液晶表示装置として使用することもできる。さらに、
バックライト式の場合には、金属製フレーム1302内に、
液晶表示基板1304と、バックライト1306aを備えたライ
トガイド1306とを組み込んで、液晶表示装置を構成する
ことができる。これらに代えて、図18に示すように、液
晶表示基板1304を構成する２枚の透明基板1304a,1304b
の一方に、金属の導電膜が形成されたポリイミドテープ
1322にICチップ1324を実装したTCP（Tape Carrier Pa
ckage）1320を接続して、電子機器用の一部品である液
晶表示装置として使用することもできる。
なお、本発明は上記実施例１、２、３に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
例えばスイッチング素子の構造等は上記実施例で説明
したものに限らず、例えばアモルファス（非晶質）シリ
コン薄膜トランジスタにおける全ての逆スガタ型構造、
あるいは正スガタ型構造、ポリ（多結晶）シリコン薄膜
トランジスタにおけるプレーナ型、正スガタ型の構造
等、種々のものを採用できる。
また液晶表示装置の製造プロセスも上記実施例で説明
したものに限らず、工程順序を変更したり、他の工程を
付加したりする等の種々の変形実施が可能である。
またコンタクト領域の形態も上記実施例で説明したも
のに限らず、本発明にはこれと均等なものも含まれる。
また容量比の関係式も上記実施例で説明したものに限
らず、本発明には、これと均等なものも含まれる。
また上記実施例では、容量比の設定により、画素欠陥
を見かけ上なくす場合について説明したが、容量比以外
の他のパラメータを設定する手法も、本発明と略同等の
作用、効果等を得るものであれば、本発明の均等範囲内
に含まれる。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1362 G02F 1/1341

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】表示素子を駆動するための画素電極と、該
    画素電極にソース電極を介して接続されるスイッチング
    素子とを含む表示装置であって、 前記画素電極と前記ソース電極との間のコンタクト不良
    が生じた場合に画素電極とソース電極との間に生じる寄
    生容量をCX、該コンタクト不良が生じない場合に画素電
    極が有する画素容量の最大値をC0MAX、画素位置におけ
    る透過率が最小透過率となる時の電圧をVLCMIN、最大透
    過率となる時の電圧をVLCMAXとした場合に、 RAC1＝CX/C0MAX＞VLCMAX/（VLCMIN−VLCMAX） の関係となるように容量比RAC1を設定することを特徴と
    する表示装置。
  2. 【請求項２】クレーム１において、 前記画素位置における透過率が最大透過率の略50％とな
    る時の電圧をVLCHLとした場合に、 RAC1＝CX/C0MAX＞VLCHL/（VLCMIN−VLCHL） となるように容量比RAC1を設定することを特徴とする表
    示装置。
  3. 【請求項３】表示素子を駆動するための画素電極と、該
    画素電極にソース電極を介して接続されるスイッチング
    素子とを含む表示装置であって、 前記画素電極と前記ソース電極との間のコンタクト不良
    が生じた場合に画素電極とソース電極との間に生じる寄
    生容量をCX、該コンタクト不良が生じない場合に画素電
    極が有する画素容量の最小値をC0MIN、画素位置におけ
    る透過率が最小透過率となる時の電圧をVLCMIN、最大透
    過率となる時の電圧をVLCMAXとした場合に、 RAC2＝CX/C0MIN＞VLCMAX/（VLCMIN−VLCMAX） の関係となるように容量比RAC2を設定することを特徴と
    する表示装置。
  4. 【請求項４】表示素子を駆動するための画素電極と、該
    画素電極にソース電極を介して接続されるスイッチング
    素子とを含む表示装置であって、 前記画素電極と前記ソース電極との間のコンタクト不良
    が生じた場合に画素電極とソース電極との間に生じる寄
    生容量をCX、該コンタクト不良が生じない場合に画素電
    極が有する画素容量の最大値をC0MAX、画素位置におけ
    る透過率が最小透過率となる時の電圧をVLCMIN、最大透
    過率となる時の電圧をVLCMAXとした場合に、 RAC1＝CX/C0MAX＞VLCMIN/（VLCMAX−VLCMIN） の関係となるように容量比RAC1を設定することを特徴と
    する表示装置。
  5. 【請求項５】クレーム４において、 前記画素位置における透過率が最大透過率の略50％とな
    る時の電圧をVLCHLとした場合に、 RAC1＝CX/C0MAX＞VLCHL/（VLCMAX−VLCHL） となるように容量比RAC1を設定することを特徴とする表
    示装置。
  6. 【請求項６】表示素子を駆動するための画素電極と、該
    画素電極にソース電極を介して接続されるスイッチング
    素子とを含む表示装置であって、 前記画素電極と前記ソース電極との間のコンタクト不良
    が生じた場合に画素電極とソース電極との間に生じる寄
    生容量をCX、該コンタクト不良が生じない場合に画素電
    極が有する画素容量の最小値をC0MIN、画素位置におけ
    る透過率が最小透過率となる時の電圧をVLCMIN、最大透
    過率となる時の電圧をVLCMAXとした場合に、 RAC2＝CX/C0MIN＞VLCMIN/（VLCMAX−VLCMIN） の関係となるように容量比RAC2を設定することを特徴と
    する表示装置。
  7. 【請求項７】表示素子を駆動するための画素電極と、該
    画素電極にソース電極を介して接続されるスイッチング
    素子とを含む表示装置であって、 前記スイッチング素子に接続される１つの信号線と該１
    の信号線に隣り合う信号線との間の領域であり且つ該ス
    イッチング素子に接続される走査線に沿う領域である画
    素電極縁部領域の一部又は全部を含むようにコンタクト
    領域を設け、該コンタクト領域において前記画素電極と
    前記ソース電極とが接続され、 前記画素電極と前記ソース電極との間のコンタクト不良
    が生じた場合に画素電極とソース電極との間に生じる寄
    生容量をCX、該コンタクト不良が生じない場合に画素電
    極が有する画素容量の最大値をC0MAX、画素位置におけ
    る透過率が最小透過率となる時の電圧をVLCMIN、最大透
    過率となる時の電圧をVLCMAXとした場合に、 RAC1＝CX/C0MAX＞VLCMAX/（VLCMIN−VLCMAX） の関係となるように容量比RAC1を設定することを特徴と
    する表示装置。
  8. 【請求項８】表示素子を駆動するための画素電極と、該
    画素電極にソース電極を介して接続されるスイッチング
    素子とを含む表示装置であって、 前記スイッチング素子に接続される１の信号線と該１の
    信号線に隣り合う信号線との間の領域であり且つ該スイ
    ッチング素子に接続される走査線に沿う領域である画素
    電極縁部領域の一部又は全部を含むようにコンタクト領
    域を設け、該コンタクト領域において前記画素電極と前
    記ソース電極とが接続され、 前記画素電極と前記ソース電極との間のコンタクト不良
    が生じた場合に画素電極とソース電極との間に生じる寄
    生容量をCX、該コンタクト不良が生じない場合に画素電
    極が有する画素容量の最大値をC0MAX、画素位置におけ
    る透過率が最小透過率となる時の電圧をVLCMIN、最大透
    過率となる時の電圧をVLCMAXとした場合に、 RAC1＝CX/C0MAX＞VLCMIN/（VLCMAX−VLCMIN） の関係となるように容量比RAC1を設定することを特徴と
    する表示装置。
  9. 【請求項９】クレーム７または８において、 前記コンタクト領域が、前記走査線に沿う方向を長辺と
    する長方形のコンタクトホールを含み、該長方形のコン
    タクトホールを介して前記画素電極とソース電極との間
    の接続を行うことを特徴とする表示装置。
  10. 【請求項１０】クレーム７または８において、 前記コンタクト領域が、複数のコンタクトホールを含
    み、該複数のコンタクトホールを介して前記画素電極と
    ソース電極との間の接続を行うことを特徴とする表示装
    置。
  11. 【請求項１１】クレーム７または８において、 前記コンタクト領域の一部又は全部を覆うようにブラッ
    クマトリクス領域を設けることを特徴とする表示装置。
  12. 【請求項１２】クレーム１〜11のいずれかの表示装置を
    含むことを特徴とする電子機器。
  13. 【請求項１３】表示素子を駆動するための画素電極と、
    該画素電極にソース電極を介して接続されるスイッチン
    グ素子とを含む表示装置の製造方法であって、 前記ソース電極を形成する工程と、 該ソース電極の上方に所与の絶縁膜を形成する工程と、 前記ソース電極と前記画素電極との間を少なくともコン
    タクトするためのコンタクト領域を形成する工程と、 前記画素電極を形成する工程とを含み、 前記画素電極と前記ソース電極との間のコンタクト不良
    が生じた場合に画素電極とソース電極との間に生じる寄
    生容量をCX、該コンタクト不良が生じない場合に画素電
    極が有する画素容量の最大値をC0MAX、画素位置におけ
    る透過率が最小透過率となる時の電圧をVLCMIN、最大透
    過率となる時の電圧をVLCMAXとした場合に、 RAC1＝CX/C0MAX＞VLCMAX/（VLCMIN−VLCMAX） の関係となるように容量比RAC1を設定することを特徴と
    する表示装置の製造方法。
  14. 【請求項１４】表示素子を駆動するための画素電極と、
    該画素電極にソース電極を介して接続されるスイッチン
    グ素子とを含む表示装置の製造方法であって、 前記ソース電極を形成する工程と、 該ソース電極の上方に所与の絶縁膜を形成する工程と、 前記ソース電極と前記画素電極との間を少なくともコン
    タクトするためのコンタクト領域を形成する工程と、 前記画素電極を形成する工程とを含み、 前記画素電極と前記ソース電極との間のコンタクト不良
    が生じた場合に画素電極とソース電極との間に生じる寄
    生容量をCX、該コンタクト不良が生じない場合に画素電
    極が有する画素容量の最大値をC0MAX、画素位置におけ
    る透過率が最小透過率となる時の電圧をVLCMIN、最大透
    過率となる時の電圧をVLCMAXとした場合に、 RAC1＝CX/C0MAX＞VLCMIN/（VLCMAX−VLCMIN） の関係となるように容量比RAC1を設定することを特徴と
    する表示装置の製造方法。
  15. 【請求項１５】表示素子を駆動するための画素電極と、
    該画素電極にソース電極を介して接続されるスイッチン
    グ素子とを含む表示装置の製造方法であって、 前記ソース電極を形成する工程と、 該ソース電極の上方に所与の絶縁膜を形成する工程と、 前記ソース電極と前記画素電極との間を少なくともコン
    タクトするためのコンタクト領域を形成する工程と、 前記画素電極を形成する工程とを含み、 前記コンタクト領域形成工程において、 １の前記スイッチング素子に接続される１の信号線と該
    １の信号線に隣り合う信号線との間の領域であり且つ該
    スイッチング素子に接続される走査線に沿う領域である
    画素電極縁部領域の一部又は全部を含むように前記コン
    タクト領域を形成することを特徴とする表示装置の製造
    方法。
  16. 【請求項１６】クレーム15において、 前記画素電極と前記ソース電極との間のコンタクト不良
    が生じた場合に画素電極とソース電極との間に生じる寄
    生容量をCX、該コンタクト不良が生じない場合に画素電
    極が有する画素容量の最大値をC0MAX、画素位置におけ
    る透過率が最小透過率となる時の電圧をVLCMIN、最大透
    過率となる時の電圧をVLCMAXとした場合に、 RAC1＝CX/C0MAX＞VLCMAX/（VLCMIN−VLCMAX） の関係となるように容量比RAC1を設定することを特徴と
    する表示装置の製造方法。
  17. 【請求項１７】クレーム15において、 前記画素電極と前記ソース電極との間のコンタクト不良
    が生じた場合に画素電極とソース電極との間に生じる寄
    生容量をCX、該コンタクト不良が生じない場合に画素電
    極が有する画素容量の最大値をC0MAX、画素位置におけ
    る透過率が最小透過率となる時の電圧をVLCMIN、最大透
    過率となる時の電圧をVLCMAXとした場合に、 RAC1＝CX/C0MAX＞VLCMIN/（VLCMAX−VLCMIN） の関係となるように容量比RAC1を設定することを特徴と
    する表示装置の製造方法。
  18. 【請求項１８】クレーム13〜17のいずれかにおいて、 前記コンタクト領域形成工程において、 前記ソース電極と前記画素電極との間を接続するための
    コンタクト領域を形成するのと同時に、前記スイッチン
    グ素子のゲート電極と同一材料で形成される電極と所与
    の電極との間を接続するためのコンタクト領域を形成す
    ることを特徴とする表示装置の製造方法。
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