JP3219810B2 - データ処理装置 - Google Patents
データ処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明は複数のデータ処理装置が
共通の資源をアクセスするデータ処理システムに関し、
特に、共通の資源の排他制御のためのメモリ上の特定領
域をキャッシュに取り込むデータ処理装置に関するもの
である。
共通の資源をアクセスするデータ処理システムに関し、
特に、共通の資源の排他制御のためのメモリ上の特定領
域をキャッシュに取り込むデータ処理装置に関するもの
である。
【０００２】
【従来の技術】複数のデータ処理装置が共有の資源をア
クセスする場合の共有資源の排他制御は、一般に複数の
データ処理装置がアクセスするメモリ上の特定領域に対
し、１回のメモリアクセスによりテストと更新を行う特
定のオペレーションにより実現されている。
クセスする場合の共有資源の排他制御は、一般に複数の
データ処理装置がアクセスするメモリ上の特定領域に対
し、１回のメモリアクセスによりテストと更新を行う特
定のオペレーションにより実現されている。
【０００３】上記特定領域は通常「セマフォ領域」と呼
ばれる。また、このオペレーションには、上記セマフォ
領域上の特定の１ビットのリードとセットを１回のメモ
リアクセスにより行う「テスト・アンド・セット」と呼
ばれる方法や、セマフォ領域の値が特定値の場合のみ他
の値に置き換える操作を１回のメモリアクセスにより行
う「コンペア・アンド・スワップ」と呼ばれる方法があ
る。特に、「テスト・アンド・セット」における上記特
定ビットはセマフォビットと呼ばれる。
ばれる。また、このオペレーションには、上記セマフォ
領域上の特定の１ビットのリードとセットを１回のメモ
リアクセスにより行う「テスト・アンド・セット」と呼
ばれる方法や、セマフォ領域の値が特定値の場合のみ他
の値に置き換える操作を１回のメモリアクセスにより行
う「コンペア・アンド・スワップ」と呼ばれる方法があ
る。特に、「テスト・アンド・セット」における上記特
定ビットはセマフォビットと呼ばれる。
【０００４】ある装置がリードしたセマフォビットが０
なら、対応する共有資源は他装置に占有されていないこ
とを意味し、自装置にアクセス権が得られる。同時にア
クセス権を得た装置はセマフォビットに１を書き込むの
で、他装置はその共有資源に対して、アクセス権を得る
ことができない。上記自装置による共有資源に対するア
クセスが終了すると、その装置はセマフォビットをクリ
アする。以後の「テスト・アンド・セット」の操作にお
けるセマフォビットリードにおいては、０がリードされ
るため他装置はその共有資源に対してアクセス権を得る
ことができる。
なら、対応する共有資源は他装置に占有されていないこ
とを意味し、自装置にアクセス権が得られる。同時にア
クセス権を得た装置はセマフォビットに１を書き込むの
で、他装置はその共有資源に対して、アクセス権を得る
ことができない。上記自装置による共有資源に対するア
クセスが終了すると、その装置はセマフォビットをクリ
アする。以後の「テスト・アンド・セット」の操作にお
けるセマフォビットリードにおいては、０がリードされ
るため他装置はその共有資源に対してアクセス権を得る
ことができる。
【０００５】上記の「テスト・アンド・セット」におい
ては、セマフォビットのリードとライトが１回のメモリ
アクセスにより行われるので、一方の装置がセマフォビ
ットをリードしたのち１をセットする前に他装置がセマ
フォビットをリードしてしまい、同時に複数の装置が共
有資源に対してアクセス権を得るということはない。
「コンペア・アンド・スワップ」においても一回のメモ
リアクセスにより、上記操作を行っているので、「テス
ト・アンド・セット」と同様の排他制御が実現できる。
ては、セマフォビットのリードとライトが１回のメモリ
アクセスにより行われるので、一方の装置がセマフォビ
ットをリードしたのち１をセットする前に他装置がセマ
フォビットをリードしてしまい、同時に複数の装置が共
有資源に対してアクセス権を得るということはない。
「コンペア・アンド・スワップ」においても一回のメモ
リアクセスにより、上記操作を行っているので、「テス
ト・アンド・セット」と同様の排他制御が実現できる。
【０００６】ところで、従来においては、データ処理装
置にキャッシュメモリが設けられている場合であって
も、上記「テスト・アンド・セット」や「コンペア・ア
ンド・スワップ」を行う場合、キャッシュメモリを使わ
ず、共有メモリを直接アクセスすることにより実現して
いた。これは、上記「テスト・アンド・セット」や「コ
ンペア・アンド・スワップ」においては、１回の操作に
より、セマフォ領域のリードと更新を行っているため、
もし、ある装置が「テスト・アンド・セット」時、リー
ドしたセマフォビット０をキャッシュに書き込んだとす
ると、このセマフォビット０は更新前のものであり、上
記装置は０をリードすると同時に主記憶装置のセマフォ
ビットに１を書き込むから、キャッシュと主記憶装置の
セマフォビットの内容が一致しないという問題が生じる
ためである。
置にキャッシュメモリが設けられている場合であって
も、上記「テスト・アンド・セット」や「コンペア・ア
ンド・スワップ」を行う場合、キャッシュメモリを使わ
ず、共有メモリを直接アクセスすることにより実現して
いた。これは、上記「テスト・アンド・セット」や「コ
ンペア・アンド・スワップ」においては、１回の操作に
より、セマフォ領域のリードと更新を行っているため、
もし、ある装置が「テスト・アンド・セット」時、リー
ドしたセマフォビット０をキャッシュに書き込んだとす
ると、このセマフォビット０は更新前のものであり、上
記装置は０をリードすると同時に主記憶装置のセマフォ
ビットに１を書き込むから、キャッシュと主記憶装置の
セマフォビットの内容が一致しないという問題が生じる
ためである。
【０００７】また、キャッシュは通常複数ワードのブロ
ック単位で構成されているため、通常のメモリアクセス
においては、ブロック単位のリードが有効であるが、セ
マフォビットのリード、ライトにおいては、１ビット単
位のデータのリード、ライトであり、余計なデータをも
含むブロック単位のリードを行うと、かえって遅くなり
性能の低下につながるという欠点があった。
ック単位で構成されているため、通常のメモリアクセス
においては、ブロック単位のリードが有効であるが、セ
マフォビットのリード、ライトにおいては、１ビット単
位のデータのリード、ライトであり、余計なデータをも
含むブロック単位のリードを行うと、かえって遅くなり
性能の低下につながるという欠点があった。
【０００８】しかしながら、上記のように共有資源を複
数の装置が頻繁にアクセスする場合、「テスト・アンド
・セット」の操作も頻繁に行われることとなる。そし
て、一方の装置が共有資源のアクセス権を得ている間、
他の装置がその共有資源のアクセス権を得たい場合、一
方の装置がセマフォビットをクリアするまで、「テスト
・アンド・セット」の操作を繰り返すこととなる。この
「テスト・アンド・セット」の操作はキャッシュを使わ
ず、直接メモリにアクセスすることとなるから、メモリ
の使用率が著しく高まり、メモリビジイにより、他の装
置のメモリアクセスが待たされる確率が高くなり、シス
テム全体の効率が低下するという欠点があった。
数の装置が頻繁にアクセスする場合、「テスト・アンド
・セット」の操作も頻繁に行われることとなる。そし
て、一方の装置が共有資源のアクセス権を得ている間、
他の装置がその共有資源のアクセス権を得たい場合、一
方の装置がセマフォビットをクリアするまで、「テスト
・アンド・セット」の操作を繰り返すこととなる。この
「テスト・アンド・セット」の操作はキャッシュを使わ
ず、直接メモリにアクセスすることとなるから、メモリ
の使用率が著しく高まり、メモリビジイにより、他の装
置のメモリアクセスが待たされる確率が高くなり、シス
テム全体の効率が低下するという欠点があった。
【０００９】
【発明が解決しようとする課題】本発明は上記従来技術
の欠点を改善するためになされたものであって、キャッ
シュメモリを持つデータ処理装置において、「テスト・
アンド・セット」などの特定のオペレーションにより、
共有資源を排他制御するため共有メモリ上の特定領域を
アクセスする場合にもキャッシュメモリを有効に活用で
きるようにすることにより、システムの効率を向上する
ことを目的にする。
の欠点を改善するためになされたものであって、キャッ
シュメモリを持つデータ処理装置において、「テスト・
アンド・セット」などの特定のオペレーションにより、
共有資源を排他制御するため共有メモリ上の特定領域を
アクセスする場合にもキャッシュメモリを有効に活用で
きるようにすることにより、システムの効率を向上する
ことを目的にする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
本発明の請求項１のものは、図１に示すように、複数の
データ処理装置１，３と、上記複数のデータ処理装置
１，３がアクセスする共有資源と共有メモリを備え、上
記共有メモリ４上に設けられた特定領域４ａに対し、一
回のメモリアクセスによりテストと更新を行う特定のオ
ペレーションにより上記共有資源の排他制御を実現する
システムにおけるデータ処理装置において、該データ処
理装置はキャッシュメモリ１ｂとキャッシュ制御装置１
ｃとを備え、上記キャッシュメモリ１ｂは、通常のメモ
リアクセスにおけるキャッシュメモリとして使用される
とともに、上記特定領域のコピーを保持するためのキャ
ッシュメモリとしても使用され、上記キャッシュ制御装
置１ｃは、アクセス情報を解読し、通常のメモリアクセ
スか、特定のオペレーションによるメモリアクセスかを
判別する手段を備えている。そして、上記キャッシュ制
御装置１ｃは、上記特定のオペレーションにより共有メ
モリ４上の特定領域４ａをリードする際、上記手段によ
りメモリアクセスが特定のオペレーションによるメモリ
アクセスが否かを判別するものであり、特定のオペレー
ションによるメモリアクセスの際、そのキャッシュメモ
リ１ｂに特定領域４ａのコピーが存在しなかった場合に
は、共有メモリ４に対する特定のオペレーションを依頼
し、共有メモリから転送される更新前の特定領域のデー
タをデータ処理装置内のプロセッサ１ａに送出するとと
もに、更新前の特定領域のデータをキャッシュメモリ１
ｂにも書き込む。また、キャッシュメモリ１ｂに特定領
域４ａのコピーが存在する場合にはキャッシュメモリ１
ｂのみにアクセスして共有メモリ４にはアクセスしな
い。そして、上記キャッシュ制御装置１ｃは、他のデー
タ処理装置が共有メモリ４の特定領域４ａにライトを行
った場合には、キャッシュメモリ１ｂを無効化する。請
求項２のものは、複数のデータ処理装置１，３と、上記
複数のデータ処理装置１，３がアクセスする共有資源と
共有メモリを備え、上記共有メモリ４上に設けられた特
定領域４ａに対し、一回のメモリアクセスによりテスト
と更新を行う 特定のオペレーションにより上記共有資源
の排他制御を実現するシステムにおけるデータ処理装置
において、該データ処理装置はキャッシュメモリ１ｂと
キャッシュ制御装置１ｃとを備え、上記キャッシュメモ
リ１ｂは、通常のメモリアクセスにおけるキャッシュメ
モリとして使用されるとともに、上記特定領域のコピー
を保持するためのキャッシュメモリとしても使用され、
上記キャッシュ制御装置１ｃは、アクセス情報を解読
し、通常のメモリアクセスか、特定のオペレーションに
よるメモリアクセスかを判別する手段を備えている。そ
して、上記キャッシュ制御装置１ｃは、通常のメモリア
クセスの際には、アドレスの上位ビットを比較すること
により、キャッシュにヒットするか否かを判定し、キャ
ッシュミスヒットの場合には、上記共有メモリ４にブロ
ック単位でアクセスして、ブロック単位のリードデータ
を上記キャッシュメモリ１ｂに書き込むとともに所望の
データをデータ処理装置内のプロセッサ１ａに送出す
る。また、特定のオペレーションによるメモリアクセス
の際には、アドレスの全ビットを比較することにより、
キャッシュにヒットするか否かを判定し、特定のオペレ
ーションによるメモリアクセスに対する上記判定の結
果、そのキャッシュメモリ１ｂに特定領域４ａのコピー
が存在しなかった場合には、共有メモリ４に対する特定
のオペレーションを依頼し、共有メモリ４から転送され
る更新前の特定領域のデータをデータ処理装置内のプロ
セッサ１ａに送出するとともに、上記更新前の特定領域
４ａのデータが他のデータ処理装置による共有資源のア
クセス中であることを示す特定値であった場合のみ特定
値をキャッシュメモリ１ｂにライトする。さらに、上記
キャッシュ制御装置１ｃは、特定のオペレーションによ
るメモリアクセスに対する上記判定の結果、キャッシュ
メモリ１ｂに特定領域のコピーが存在する場合には、キ
ャッシュメモリ１ｂのみにアクセスして共有メモリには
アクセスしない。そして、上記キャッシュ制御装置１ｃ
は、他のデータ処理装置が共有メモリの特定領域にライ
トを行った場合には、キャッシュメモリ１ｂを無効化す
る。請求項３のものは、複数のデータ処理装置１，３
と、上記複数のデータ処理装置１，３がアクセスする共
有資源と共有メモリを備え、上記共有メモリ４上に設 け
られた特定領域４ａに対し、一回のメモリアクセスによ
りテストと更新を行う特定のオペレーションにより上記
共有資源の排他制御を実現するシステムにおけるデータ
処理装置において、該データ処理装置はキャッシュメモ
リ１ｂとキャッシュ制御装置１ｃとを備え、上記キャッ
シュメモリ１ｂは、通常のメモリアクセスにおけるキャ
ッシュメモリとして使用されるとともに、上記特定領域
のコピーを保持するためのキャッシュメモリとしても使
用され、上記キャッシュ制御装置１ｃは、アクセス情報
を解読し、通常のメモリアクセスか、特定のオペレーシ
ョンによるメモリアクセスかを判別する手段を備えてい
る。そして、上記キャッシュ制御装置１ｃは、通常のメ
モリアクセスの際には、アドレスの上位ビットを比較す
ることにより、キャッシュにヒットするか否かを判定
し、キャッシュミスヒットの場合には、上記共有メモリ
にブロック単位でアクセスして、ブロック単位のリード
データを上記キャッシュメモリに書き込むとともに所望
のデータをデータ処理装置内のプロセッサに送出する。
また、特定のオペレーションによるメモリアクセスの際
には、アドレスの全ビットを比較することにより、キャ
ッシュにヒットするか否かを判定する。そして、上記キ
ャッシュ制御装置１ｃは、特定のオペレーションによる
メモリアクセスに対する上記判定の結果、そのキャッシ
ュメモリ１ｂに特定領域のコピーが存在しなかった場合
には、共有メモリ４に対する特定のオペレーションを依
頼し、共有メモリ４から転送される更新前の特定領域の
データをデータ処理装置内のプロセッサ１ａに送出する
とともに、キャッシュメモリ１ｂには、共有資源のアク
セス中であることを示す特定値に置き換えた値を強制的
にライトする。そして、特定のオペレーションによるメ
モリアクセスに対する上記判定の結果、キャッシュメモ
リ１ｂに特定領域のコピーが存在する場合には、キャッ
シュメモリ１ｂのみにアクセスして共有メモリ４にはア
クセスしない。 そして、上記キャッシュ制御装置１ｃ
は、他のデータ処理装置が共有メモリ４の特定領域４ａ
にライトを行った場合には、キャッシュメモリ１ｂを無
効化する。
本発明の請求項１のものは、図１に示すように、複数の
データ処理装置１，３と、上記複数のデータ処理装置
１，３がアクセスする共有資源と共有メモリを備え、上
記共有メモリ４上に設けられた特定領域４ａに対し、一
回のメモリアクセスによりテストと更新を行う特定のオ
ペレーションにより上記共有資源の排他制御を実現する
システムにおけるデータ処理装置において、該データ処
理装置はキャッシュメモリ１ｂとキャッシュ制御装置１
ｃとを備え、上記キャッシュメモリ１ｂは、通常のメモ
リアクセスにおけるキャッシュメモリとして使用される
とともに、上記特定領域のコピーを保持するためのキャ
ッシュメモリとしても使用され、上記キャッシュ制御装
置１ｃは、アクセス情報を解読し、通常のメモリアクセ
スか、特定のオペレーションによるメモリアクセスかを
判別する手段を備えている。そして、上記キャッシュ制
御装置１ｃは、上記特定のオペレーションにより共有メ
モリ４上の特定領域４ａをリードする際、上記手段によ
りメモリアクセスが特定のオペレーションによるメモリ
アクセスが否かを判別するものであり、特定のオペレー
ションによるメモリアクセスの際、そのキャッシュメモ
リ１ｂに特定領域４ａのコピーが存在しなかった場合に
は、共有メモリ４に対する特定のオペレーションを依頼
し、共有メモリから転送される更新前の特定領域のデー
タをデータ処理装置内のプロセッサ１ａに送出するとと
もに、更新前の特定領域のデータをキャッシュメモリ１
ｂにも書き込む。また、キャッシュメモリ１ｂに特定領
域４ａのコピーが存在する場合にはキャッシュメモリ１
ｂのみにアクセスして共有メモリ４にはアクセスしな
い。そして、上記キャッシュ制御装置１ｃは、他のデー
タ処理装置が共有メモリ４の特定領域４ａにライトを行
った場合には、キャッシュメモリ１ｂを無効化する。請
求項２のものは、複数のデータ処理装置１，３と、上記
複数のデータ処理装置１，３がアクセスする共有資源と
共有メモリを備え、上記共有メモリ４上に設けられた特
定領域４ａに対し、一回のメモリアクセスによりテスト
と更新を行う 特定のオペレーションにより上記共有資源
の排他制御を実現するシステムにおけるデータ処理装置
において、該データ処理装置はキャッシュメモリ１ｂと
キャッシュ制御装置１ｃとを備え、上記キャッシュメモ
リ１ｂは、通常のメモリアクセスにおけるキャッシュメ
モリとして使用されるとともに、上記特定領域のコピー
を保持するためのキャッシュメモリとしても使用され、
上記キャッシュ制御装置１ｃは、アクセス情報を解読
し、通常のメモリアクセスか、特定のオペレーションに
よるメモリアクセスかを判別する手段を備えている。そ
して、上記キャッシュ制御装置１ｃは、通常のメモリア
クセスの際には、アドレスの上位ビットを比較すること
により、キャッシュにヒットするか否かを判定し、キャ
ッシュミスヒットの場合には、上記共有メモリ４にブロ
ック単位でアクセスして、ブロック単位のリードデータ
を上記キャッシュメモリ１ｂに書き込むとともに所望の
データをデータ処理装置内のプロセッサ１ａに送出す
る。また、特定のオペレーションによるメモリアクセス
の際には、アドレスの全ビットを比較することにより、
キャッシュにヒットするか否かを判定し、特定のオペレ
ーションによるメモリアクセスに対する上記判定の結
果、そのキャッシュメモリ１ｂに特定領域４ａのコピー
が存在しなかった場合には、共有メモリ４に対する特定
のオペレーションを依頼し、共有メモリ４から転送され
る更新前の特定領域のデータをデータ処理装置内のプロ
セッサ１ａに送出するとともに、上記更新前の特定領域
４ａのデータが他のデータ処理装置による共有資源のア
クセス中であることを示す特定値であった場合のみ特定
値をキャッシュメモリ１ｂにライトする。さらに、上記
キャッシュ制御装置１ｃは、特定のオペレーションによ
るメモリアクセスに対する上記判定の結果、キャッシュ
メモリ１ｂに特定領域のコピーが存在する場合には、キ
ャッシュメモリ１ｂのみにアクセスして共有メモリには
アクセスしない。そして、上記キャッシュ制御装置１ｃ
は、他のデータ処理装置が共有メモリの特定領域にライ
トを行った場合には、キャッシュメモリ１ｂを無効化す
る。請求項３のものは、複数のデータ処理装置１，３
と、上記複数のデータ処理装置１，３がアクセスする共
有資源と共有メモリを備え、上記共有メモリ４上に設 け
られた特定領域４ａに対し、一回のメモリアクセスによ
りテストと更新を行う特定のオペレーションにより上記
共有資源の排他制御を実現するシステムにおけるデータ
処理装置において、該データ処理装置はキャッシュメモ
リ１ｂとキャッシュ制御装置１ｃとを備え、上記キャッ
シュメモリ１ｂは、通常のメモリアクセスにおけるキャ
ッシュメモリとして使用されるとともに、上記特定領域
のコピーを保持するためのキャッシュメモリとしても使
用され、上記キャッシュ制御装置１ｃは、アクセス情報
を解読し、通常のメモリアクセスか、特定のオペレーシ
ョンによるメモリアクセスかを判別する手段を備えてい
る。そして、上記キャッシュ制御装置１ｃは、通常のメ
モリアクセスの際には、アドレスの上位ビットを比較す
ることにより、キャッシュにヒットするか否かを判定
し、キャッシュミスヒットの場合には、上記共有メモリ
にブロック単位でアクセスして、ブロック単位のリード
データを上記キャッシュメモリに書き込むとともに所望
のデータをデータ処理装置内のプロセッサに送出する。
また、特定のオペレーションによるメモリアクセスの際
には、アドレスの全ビットを比較することにより、キャ
ッシュにヒットするか否かを判定する。そして、上記キ
ャッシュ制御装置１ｃは、特定のオペレーションによる
メモリアクセスに対する上記判定の結果、そのキャッシ
ュメモリ１ｂに特定領域のコピーが存在しなかった場合
には、共有メモリ４に対する特定のオペレーションを依
頼し、共有メモリ４から転送される更新前の特定領域の
データをデータ処理装置内のプロセッサ１ａに送出する
とともに、キャッシュメモリ１ｂには、共有資源のアク
セス中であることを示す特定値に置き換えた値を強制的
にライトする。そして、特定のオペレーションによるメ
モリアクセスに対する上記判定の結果、キャッシュメモ
リ１ｂに特定領域のコピーが存在する場合には、キャッ
シュメモリ１ｂのみにアクセスして共有メモリ４にはア
クセスしない。 そして、上記キャッシュ制御装置１ｃ
は、他のデータ処理装置が共有メモリ４の特定領域４ａ
にライトを行った場合には、キャッシュメモリ１ｂを無
効化する。
【００１１】
【作用】プロセッサ１ａが特定オペレーションにより、
共有メモリ４の特定領域４ａをリードする場合、特定領
域４ａのコピーがキャッシュメモリ１ｂに保持されてい
るか否かを判別し、保持されている場合には、キャッシ
ュメモリ１ｂより、特定領域４ａのコピーをリードす
る。また、キャッシュメモリ１ｂに特定領域４ａのコピ
ーが保持されていない場合には、共有メモリ４上の特定
領域４ａのリードとその更新を同時に行い、更新する前
のデータをリードデータとしてデータ処理装置側にかえ
す。このリードデータはキャッシュメモリ１ｂに入力さ
れ保持される。共有メモリ４上の特定領域４ａのリード
とその更新を同時に行うため、共有メモリ４の特定領域
４ａとキャッシュメモリ１ｂの特定領域４ａのコピーは
異なったものとなるが、通常特定領域４ａを再度アクセ
スするのは、共有資源４ｂの占有権の獲得に失敗した場
合であり、この場合には、共有メモリ４の特定領域４ａ
とキャッシュ１２に保持される特定領域４ａのコピーは
一致しているので問題はない。なお、請求項２のよう
に、共有メモリ４上の特定領域４ａのリードとその更新
を同時に行う際、その特定領域４ａが他のデータ処理装
置３による共有資源４ｂのアクセス中であることを示す
特定値であった場合にのみキャッシュメモリ１ｂにライ
トすることにより、共有メモリ４の特定領域４ａとキャ
ッシュメモリ１ｂに保持される特定領域４ａのコピーの
一致性を保つことができる。また、上記場合において、
請求項３のように、他のデータ処理装置３による共有資
源４ｂのアクセス中であることを示す特定値に置き換え
た値をキャッシュメモリ１ｂにライトすることにより、
共有メモリ４のデータが常にキャッシュに登録され、再
度のリードの場合でも高速にアクセスすることができ
る。
共有メモリ４の特定領域４ａをリードする場合、特定領
域４ａのコピーがキャッシュメモリ１ｂに保持されてい
るか否かを判別し、保持されている場合には、キャッシ
ュメモリ１ｂより、特定領域４ａのコピーをリードす
る。また、キャッシュメモリ１ｂに特定領域４ａのコピ
ーが保持されていない場合には、共有メモリ４上の特定
領域４ａのリードとその更新を同時に行い、更新する前
のデータをリードデータとしてデータ処理装置側にかえ
す。このリードデータはキャッシュメモリ１ｂに入力さ
れ保持される。共有メモリ４上の特定領域４ａのリード
とその更新を同時に行うため、共有メモリ４の特定領域
４ａとキャッシュメモリ１ｂの特定領域４ａのコピーは
異なったものとなるが、通常特定領域４ａを再度アクセ
スするのは、共有資源４ｂの占有権の獲得に失敗した場
合であり、この場合には、共有メモリ４の特定領域４ａ
とキャッシュ１２に保持される特定領域４ａのコピーは
一致しているので問題はない。なお、請求項２のよう
に、共有メモリ４上の特定領域４ａのリードとその更新
を同時に行う際、その特定領域４ａが他のデータ処理装
置３による共有資源４ｂのアクセス中であることを示す
特定値であった場合にのみキャッシュメモリ１ｂにライ
トすることにより、共有メモリ４の特定領域４ａとキャ
ッシュメモリ１ｂに保持される特定領域４ａのコピーの
一致性を保つことができる。また、上記場合において、
請求項３のように、他のデータ処理装置３による共有資
源４ｂのアクセス中であることを示す特定値に置き換え
た値をキャッシュメモリ１ｂにライトすることにより、
共有メモリ４のデータが常にキャッシュに登録され、再
度のリードの場合でも高速にアクセスすることができ
る。
【００１２】
【実施例】図２は本発明の全体構成を示す図である。同
図において、１１−１，１１−２はデータ処理装置、１
２は共通バス、１３はメモリ制御回路、１４は共有メモ
リ、２０はプロセッサ、２１はキャッシュ制御回路、２
２はキャッシュメモリ、２３はメモリインタフェース、
２４−１はアドレスバス、２４−２はアクセス情報バ
ス、２５はデータバス、２６はキャッシュ制御信号、２
７はキャッシュ無効化アドレスバス、２８−１はメモリ
データバス、３１はセマフォ制御回路、４１はセマフォ
領域、４２は排他制御すべき共有資源である。
図において、１１−１，１１−２はデータ処理装置、１
２は共通バス、１３はメモリ制御回路、１４は共有メモ
リ、２０はプロセッサ、２１はキャッシュ制御回路、２
２はキャッシュメモリ、２３はメモリインタフェース、
２４−１はアドレスバス、２４−２はアクセス情報バ
ス、２５はデータバス、２６はキャッシュ制御信号、２
７はキャッシュ無効化アドレスバス、２８−１はメモリ
データバス、３１はセマフォ制御回路、４１はセマフォ
領域、４２は排他制御すべき共有資源である。
【００１３】同図において、複数のデータ処理装置１１
−１，１１−２が共通バス１２、メモリ制御回路１３を
介して、共有メモリ１４に接続される。共有メモリ１４
上には複数のデータ処理装置１１−１，１１−２がアク
セスする共有資源４２およびその排他制御を行うための
セマフォ領域４１が設けられる。なお、この実施例にお
いては、共有資源４２が共有メモリ１４上に設けられて
いるが、共有資源は例えばＩ／Ｏなど他の資源でもよ
い。
−１，１１−２が共通バス１２、メモリ制御回路１３を
介して、共有メモリ１４に接続される。共有メモリ１４
上には複数のデータ処理装置１１−１，１１−２がアク
セスする共有資源４２およびその排他制御を行うための
セマフォ領域４１が設けられる。なお、この実施例にお
いては、共有資源４２が共有メモリ１４上に設けられて
いるが、共有資源は例えばＩ／Ｏなど他の資源でもよ
い。
【００１４】メモリ制御回路１３はデータ処理装置１１
−１，１１−２のメモリ・アクセスを制御するめの手段
であり、メモリ制御回路１３には共有資源に対する排他
制御を行うためのセマフォ制御回路３１が設けられ、セ
マフォ制御回路３１は共有メモリ１４に対して、テスト
・アンド・セット・アクセスを行う。データ処理装置１
１−１，１１−２内には、共有メモリ１４上のブロック
データあるいはセマフォバイトを保持するためのキャッ
シュ制御回路２１およびキャッシュメモリ２２が設けら
れている。プロセッサ２０は共有メモリ１４にアクセス
する際、アクセスするアドレスのデータがキャッシュメ
モリ２２上に保持されている場合には、キャッシュメモ
リ２２からデータをリードする。
−１，１１−２のメモリ・アクセスを制御するめの手段
であり、メモリ制御回路１３には共有資源に対する排他
制御を行うためのセマフォ制御回路３１が設けられ、セ
マフォ制御回路３１は共有メモリ１４に対して、テスト
・アンド・セット・アクセスを行う。データ処理装置１
１−１，１１−２内には、共有メモリ１４上のブロック
データあるいはセマフォバイトを保持するためのキャッ
シュ制御回路２１およびキャッシュメモリ２２が設けら
れている。プロセッサ２０は共有メモリ１４にアクセス
する際、アクセスするアドレスのデータがキャッシュメ
モリ２２上に保持されている場合には、キャッシュメモ
リ２２からデータをリードする。
【００１５】メモリインタフェース２３はデータ処理装
置１１−１，１１−２と共通バスの間のインターフェー
スをとる手段であり、アドレスバス２４−１はプロセッ
サ２０がメモリ・アクセスをする際アドレス信号を送出
するバス、アクセス情報バス２４−２は通常のメモリ・
アクセスかテスト・セット・アクセスなのかの種類を示
す情報を出力するバス、データバス２５はデータを出力
するバスである。
置１１−１，１１−２と共通バスの間のインターフェー
スをとる手段であり、アドレスバス２４−１はプロセッ
サ２０がメモリ・アクセスをする際アドレス信号を送出
するバス、アクセス情報バス２４−２は通常のメモリ・
アクセスかテスト・セット・アクセスなのかの種類を示
す情報を出力するバス、データバス２５はデータを出力
するバスである。
【００１６】キャッシュ制御信号２６はキャッシュメモ
リ２２を制御するための信号、キャッシュ無効化アドレ
スバス２７は他のデータ処理装置がメモリをアクセスし
た際のアドレスを送出するバス、メモリデータバス２８
−１は共有メモリ１４からのリードデータが送出される
バスである。
リ２２を制御するための信号、キャッシュ無効化アドレ
スバス２７は他のデータ処理装置がメモリをアクセスし
た際のアドレスを送出するバス、メモリデータバス２８
−１は共有メモリ１４からのリードデータが送出される
バスである。
【００１７】図５は共有メモリ１４上のセマフォ領域の
フォーマットを示す図であり、セマフォ領域の先頭ビッ
トにセマフォビットが割り当てられる。図３は図２にお
けるキャッシュ制御回路２１および、キャッシュメモリ
２２の具体的な構成を示す図である。同図において、１
０１はアドレスセーブレジスタ、１０２はタグ、１０３
はメモリアドレスレジスタ、１０４は比較器、１０５は
有効フラグレジスタ、１０６はタグモードフラグレジス
タ、１０７は比較器、１０８はキャッシュメモリ制御信
号生成回路、１０９はデータ選択回路、１１０はオア回
路、１１１は制御切り替え回路、１１２は選択情報生成
回路、１１３ないし１１６はバッファメモリである。
フォーマットを示す図であり、セマフォ領域の先頭ビッ
トにセマフォビットが割り当てられる。図３は図２にお
けるキャッシュ制御回路２１および、キャッシュメモリ
２２の具体的な構成を示す図である。同図において、１
０１はアドレスセーブレジスタ、１０２はタグ、１０３
はメモリアドレスレジスタ、１０４は比較器、１０５は
有効フラグレジスタ、１０６はタグモードフラグレジス
タ、１０７は比較器、１０８はキャッシュメモリ制御信
号生成回路、１０９はデータ選択回路、１１０はオア回
路、１１１は制御切り替え回路、１１２は選択情報生成
回路、１１３ないし１１６はバッファメモリである。
【００１８】同図における、アドレスセーブレジスタ１
０１はアドレスバス２４−１から送出されたメモリアド
レスを保持するためのレジスタ、タグ１０２はキャッシ
ュメモリに登録されているデータに対応するアドレスを
保持するレジスタであり、また、メモリアドレスレジス
タ１０３はメモリインタフェース２３から入力されるキ
ャッシュ無効化アドレスを保持するためのレジスタであ
る。アドレスセーブレジスタ１０１、タグ１０２および
メモリアドレスレジスタ１０３はそれぞれ３２ビットで
構成されている。
０１はアドレスバス２４−１から送出されたメモリアド
レスを保持するためのレジスタ、タグ１０２はキャッシ
ュメモリに登録されているデータに対応するアドレスを
保持するレジスタであり、また、メモリアドレスレジス
タ１０３はメモリインタフェース２３から入力されるキ
ャッシュ無効化アドレスを保持するためのレジスタであ
る。アドレスセーブレジスタ１０１、タグ１０２および
メモリアドレスレジスタ１０３はそれぞれ３２ビットで
構成されている。
【００１９】比較器１０４はアドレスセーブレジスタ１
０１とタグ１０２の内容を比較する比較器であり、制御
切替え回路１１１の出力が通常のメモリ・アクセス・モ
ードを示す論理のとき上記レジスタ１０１の３２ビット
とタグ１０２の３２ビットの内の上位２８ビットを比較
し、また、テスト・アンド・セット・モードのとき、全
３２ビットを比較する。
０１とタグ１０２の内容を比較する比較器であり、制御
切替え回路１１１の出力が通常のメモリ・アクセス・モ
ードを示す論理のとき上記レジスタ１０１の３２ビット
とタグ１０２の３２ビットの内の上位２８ビットを比較
し、また、テスト・アンド・セット・モードのとき、全
３２ビットを比較する。
【００２０】有効フラグレジスタ１０５はタグに登録さ
れたアドレスが有効であることを示す有効フラグＶを保
持するレジスタであり有効時に「１」となる。タグモー
ドフラグレジスタ１０６はキャッシュメモリに保持され
ているデータがセマフォバイトであることを示すタグモ
ードフラグＭを保持するレジスタでありセマフォバイト
保持時に「１」となる。また、比較器１０７はメモリア
ドレスレジスタ１０３とタグ１０２の内容を比較する比
較器である。
れたアドレスが有効であることを示す有効フラグＶを保
持するレジスタであり有効時に「１」となる。タグモー
ドフラグレジスタ１０６はキャッシュメモリに保持され
ているデータがセマフォバイトであることを示すタグモ
ードフラグＭを保持するレジスタでありセマフォバイト
保持時に「１」となる。また、比較器１０７はメモリア
ドレスレジスタ１０３とタグ１０２の内容を比較する比
較器である。
【００２１】キャッシュメモリ制御信号生成回路１０８
はキャッシュメモリ２２を制御する信号を発生する回
路、データ選択回路１０９はバッファメモリ１１３ない
し１１６またはメモリインタフェース２３からのデータ
の内必要なデータを選択して出力する回路であり、ま
た、制御切り替え回路１１１はメモリ・アクセスか、テ
スト・アンド・セット・アクセスかを判別してモード切
り換え信号１１１１を出力する回路であり、モード切替
え信号１１１１は通常のメモリ・アクセスの時、論理０
となり、テスト・アンド・セット・アクセスの時、論理
１となる。選択情報生成回路１１２はバッファメモリ１
１３ないし１１６からの情報を選択するデータ選択回路
１０９への選択情報信号を生成する回路、バッファメモ
リ１１３ないし１１６はデータを保持する回路であり４
バイトで構成される。
はキャッシュメモリ２２を制御する信号を発生する回
路、データ選択回路１０９はバッファメモリ１１３ない
し１１６またはメモリインタフェース２３からのデータ
の内必要なデータを選択して出力する回路であり、ま
た、制御切り替え回路１１１はメモリ・アクセスか、テ
スト・アンド・セット・アクセスかを判別してモード切
り換え信号１１１１を出力する回路であり、モード切替
え信号１１１１は通常のメモリ・アクセスの時、論理０
となり、テスト・アンド・セット・アクセスの時、論理
１となる。選択情報生成回路１１２はバッファメモリ１
１３ないし１１６からの情報を選択するデータ選択回路
１０９への選択情報信号を生成する回路、バッファメモ
リ１１３ないし１１６はデータを保持する回路であり４
バイトで構成される。
【００２２】次に図２，図３を用いて実施例の動作を説
明する。通常のメモリ・アクセス時、プロセッサ２０は
アドレスバス２４−１へアドレスを送出するとともに、
アクセス情報バス２４−２にメモリ・アクセスであるこ
とを示すアクセス情報を出力する。アドレスおよびアク
セス情報はキャッシュ制御回路２１に入力され、アドレ
スは図３のアドレスセーブレジスタ１０１に入力され、
また、アクセス情報は図３の制御切替え回路１１１に入
力されセットされる。
明する。通常のメモリ・アクセス時、プロセッサ２０は
アドレスバス２４−１へアドレスを送出するとともに、
アクセス情報バス２４−２にメモリ・アクセスであるこ
とを示すアクセス情報を出力する。アドレスおよびアク
セス情報はキャッシュ制御回路２１に入力され、アドレ
スは図３のアドレスセーブレジスタ１０１に入力され、
また、アクセス情報は図３の制御切替え回路１１１に入
力されセットされる。
【００２３】制御切替え回路１１１はアクセス情報を解
読し、通常のメモリ・アクセスか、テスト・アンド・セ
ット・アクセスかを判別し、モード切替え信号１１１１
を送出する。モード切替え信号１１１１は前述したよう
に、通常のメモリ・アクセスのとき論理０となり、テス
ト・アンド・セット・アクセスのとき論理１となる。こ
の場合は通常のメモリ・アクセスなので、論理０が比較
器１０４に入力され、比較器１０４は前述したように、
アドレスセーブレジスタ１０１の上位２８ビットとタグ
１０２の上位２８ビットを比較し、キャッシュにヒット
するか否か、すなわち、所望のデータがキャッシュメモ
リ２２に存在するか否かを判別する。
読し、通常のメモリ・アクセスか、テスト・アンド・セ
ット・アクセスかを判別し、モード切替え信号１１１１
を送出する。モード切替え信号１１１１は前述したよう
に、通常のメモリ・アクセスのとき論理０となり、テス
ト・アンド・セット・アクセスのとき論理１となる。こ
の場合は通常のメモリ・アクセスなので、論理０が比較
器１０４に入力され、比較器１０４は前述したように、
アドレスセーブレジスタ１０１の上位２８ビットとタグ
１０２の上位２８ビットを比較し、キャッシュにヒット
するか否か、すなわち、所望のデータがキャッシュメモ
リ２２に存在するか否かを判別する。
【００２４】この実施例においては、バッファメモリ１
１３ないし１１６が１６バイトで構成されており、通常
のメモリリードにおいて１回で１６バイトのブロックデ
ータがキャッシュメモリ２２に読み込まれるので、上記
のようにアドレスの上位２８ビットを比較することによ
り、キャッシュにヒットしたか否かを判別できる。
１３ないし１１６が１６バイトで構成されており、通常
のメモリリードにおいて１回で１６バイトのブロックデ
ータがキャッシュメモリ２２に読み込まれるので、上記
のようにアドレスの上位２８ビットを比較することによ
り、キャッシュにヒットしたか否かを判別できる。
【００２５】上記の比較において、比較結果が一致する
と、所望のデータがキャッシュメモリ２２に存在するこ
とがわかり、一致信号ＥＱ１が選択情報生成回路１１２
に送出される。また、これと同時に、アドレスセーブレ
ジスタ１０１の下位４ビットが選択情報生成回路１１２
に入力される。選択情報生成回路１１２は上記下位４ビ
ットより選択情報を生成して、キャッシュメモリ２２内
のセレクタ１０９に与える。セレクタ１０９は上記下位
４ビットに基づきキャッシュメモリ２２内のバッファメ
モリ１１３ないし１１６のうちの必要なワード（１６ビ
ット）またはバイト（８ビット）を選択してプロセッサ
２０に送る。また、アドレスセーブレジスタ１０１の値
がタグ１０２にセットされるとともに、タグモードフラ
グレジスタ１０６のタグモードフラグＭが０にセットさ
れキャッシュメモリ２２に保持されているデータはブロ
ックデータであることを示す。
と、所望のデータがキャッシュメモリ２２に存在するこ
とがわかり、一致信号ＥＱ１が選択情報生成回路１１２
に送出される。また、これと同時に、アドレスセーブレ
ジスタ１０１の下位４ビットが選択情報生成回路１１２
に入力される。選択情報生成回路１１２は上記下位４ビ
ットより選択情報を生成して、キャッシュメモリ２２内
のセレクタ１０９に与える。セレクタ１０９は上記下位
４ビットに基づきキャッシュメモリ２２内のバッファメ
モリ１１３ないし１１６のうちの必要なワード（１６ビ
ット）またはバイト（８ビット）を選択してプロセッサ
２０に送る。また、アドレスセーブレジスタ１０１の値
がタグ１０２にセットされるとともに、タグモードフラ
グレジスタ１０６のタグモードフラグＭが０にセットさ
れキャッシュメモリ２２に保持されているデータはブロ
ックデータであることを示す。
【００２６】一方、比較結果が不一致、すなわちミスヒ
ットであると、アドレスバス２４−１上のアドレスがメ
モリインタフェース２３を介して共通バス１２に出力さ
れ、メモリ制御回路１３を介して、共有メモリ１４がア
クセスされる。共有メモリ１４から読み出されたデータ
はメモリ制御回路１３、共通バス１２、メモリインタフ
ェース２３、メモリデータバス２８−１を経由して、キ
ャッシュメモリ２２に入力される。
ットであると、アドレスバス２４−１上のアドレスがメ
モリインタフェース２３を介して共通バス１２に出力さ
れ、メモリ制御回路１３を介して、共有メモリ１４がア
クセスされる。共有メモリ１４から読み出されたデータ
はメモリ制御回路１３、共通バス１２、メモリインタフ
ェース２３、メモリデータバス２８−１を経由して、キ
ャッシュメモリ２２に入力される。
【００２７】キャッシュメモリ２２に所望のデータが存
在しない場合、すなわち、キャッシュミスヒットの場
合、共有メモリ１４へのアクセスはブロック単位、この
実施例においては１６バイト単位でアクセスされ、１回
のアクセス単位が４バイトとすると、４回連続してリー
ドデータがキャッシュメモリ２２に入力され、バッファ
メモリ１１３ないし１１６に書き込まれる。また、共有
メモリ１４から読み出されたブロックデータのうち、所
望のデータがセレクタ１０９により選択されプロセッサ
２０に送られる。
在しない場合、すなわち、キャッシュミスヒットの場
合、共有メモリ１４へのアクセスはブロック単位、この
実施例においては１６バイト単位でアクセスされ、１回
のアクセス単位が４バイトとすると、４回連続してリー
ドデータがキャッシュメモリ２２に入力され、バッファ
メモリ１１３ないし１１６に書き込まれる。また、共有
メモリ１４から読み出されたブロックデータのうち、所
望のデータがセレクタ１０９により選択されプロセッサ
２０に送られる。
【００２８】テスト・アンド・セット命令の場合はプロ
セッサ２０はアドレスバス２４−１へアドレスを送出す
るとともに、アクセス情報バス２４−２にテスト・アン
ド・セット・アクセスであることを示すアクセス情報を
出力する。アドレスおよびアクセス情報はキャッシュ制
御回路２１に入力され、アドレスは図３のアドレスセー
ブレジスタ１０１にセットされ、また、アクセス情報は
図３の制御切替え回路１１１にセットされる。
セッサ２０はアドレスバス２４−１へアドレスを送出す
るとともに、アクセス情報バス２４−２にテスト・アン
ド・セット・アクセスであることを示すアクセス情報を
出力する。アドレスおよびアクセス情報はキャッシュ制
御回路２１に入力され、アドレスは図３のアドレスセー
ブレジスタ１０１にセットされ、また、アクセス情報は
図３の制御切替え回路１１１にセットされる。
【００２９】制御切替え回路１１１はアクセス情報を解
読し、通常のメモリ・アクセスか、テスト・アンド・セ
ット・アクセスかを判別し、モード切替え信号１１１１
を送出する。この場合はテスト・アンド・セットアクセ
スなので、論理１が比較器１０４に入力され、比較器１
０４の比較対象ビットを２８ビットから３２ビットに変
更する。すなわち、アドレスセーブレジスタ１０１の３
２ビットとタグ１０２の３２ビットの全ビットを比較
し、キャッシュにヒットするか否か、すなわち、セマフ
ォバイトがキャッシュメモリ２２に保持されているか否
かを判別する。
読し、通常のメモリ・アクセスか、テスト・アンド・セ
ット・アクセスかを判別し、モード切替え信号１１１１
を送出する。この場合はテスト・アンド・セットアクセ
スなので、論理１が比較器１０４に入力され、比較器１
０４の比較対象ビットを２８ビットから３２ビットに変
更する。すなわち、アドレスセーブレジスタ１０１の３
２ビットとタグ１０２の３２ビットの全ビットを比較
し、キャッシュにヒットするか否か、すなわち、セマフ
ォバイトがキャッシュメモリ２２に保持されているか否
かを判別する。
【００３０】比較結果が一致すると、すなわち、ヒット
すると、一致信号ＥＱ１が選択情報生成回路１１２に送
出される。また、これと同時に、制御切替え回路１１１
の出力である切替え信号１１１１が選択情報生成回路１
１２に入力され、その出力はバッファメモリ１１６の最
下位バイトを選択する信号をセレクタ１０９に与える。
セレクタ１０９はバッファメモリ１１６の最下位バイト
に保持されているセマフォバイトを選択しプロセッサ２
０に与える。
すると、一致信号ＥＱ１が選択情報生成回路１１２に送
出される。また、これと同時に、制御切替え回路１１１
の出力である切替え信号１１１１が選択情報生成回路１
１２に入力され、その出力はバッファメモリ１１６の最
下位バイトを選択する信号をセレクタ１０９に与える。
セレクタ１０９はバッファメモリ１１６の最下位バイト
に保持されているセマフォバイトを選択しプロセッサ２
０に与える。
【００３１】また、比較結果が不一致であると、すなわ
ち、ミスヒットであると、アドレスバス２４−１上のア
ドレスがメモリインタフェース２３を介して共通バス１
２に出力され、メモリ制御回路１３を介して、共有メモ
リ１４がアクセスされる。共有メモリ１４から読み出さ
れたデータはメモリ制御回路１３、共通バス１２、メモ
リインタフェース２３、メモリデータバス２８−１を経
由して、キャッシュメモリ２２に入力される。また、メ
モリ制御回路１３へもテスト・アンド・セット・アクセ
スであることを示す情報が、メモリインタフェース２
３、共通バス１２を介して伝えられ、メモリ制御回路１
３のセマフォ制御回路３１は共有メモリ１４に対して、
テスト・アンド・セット・アクセスを行う。すなわち、
セマフォバイトのリードとその最上位ビット位置に対す
る１のセットを同時に行い、１にセットする前のデータ
をリードデータとしてデータ処理装置側にかえす。この
リードデータはメモリ制御回路１３、共通バス１２、メ
モリインタフェース２３を介して、キャッシュメモリ２
２に入力される。
ち、ミスヒットであると、アドレスバス２４−１上のア
ドレスがメモリインタフェース２３を介して共通バス１
２に出力され、メモリ制御回路１３を介して、共有メモ
リ１４がアクセスされる。共有メモリ１４から読み出さ
れたデータはメモリ制御回路１３、共通バス１２、メモ
リインタフェース２３、メモリデータバス２８−１を経
由して、キャッシュメモリ２２に入力される。また、メ
モリ制御回路１３へもテスト・アンド・セット・アクセ
スであることを示す情報が、メモリインタフェース２
３、共通バス１２を介して伝えられ、メモリ制御回路１
３のセマフォ制御回路３１は共有メモリ１４に対して、
テスト・アンド・セット・アクセスを行う。すなわち、
セマフォバイトのリードとその最上位ビット位置に対す
る１のセットを同時に行い、１にセットする前のデータ
をリードデータとしてデータ処理装置側にかえす。この
リードデータはメモリ制御回路１３、共通バス１２、メ
モリインタフェース２３を介して、キャッシュメモリ２
２に入力される。
【００３２】この場合は、通常のメモリ・アクセスのよ
うにブロック単位のアクセスではなく、必要なバイトの
みのリードデータがセレクタ１０９を介してプロセッサ
２０に転送される。また、キャッシュメモリ制御信号生
成回路１０８はライトイネーブル信号２６−２を発生し
て、バッファメモリ１１６の最下位バイトに上記リード
データをセットする。また、アドレスセーブレジスタ１
０１の値が新にタグ１０２にセットされるとともに、タ
グモードフラグレジスタ１０６のタグモードフラグＭに
１がセットされキャッシュメモリ２２に保持されている
データがセマフォバイトであることを示す。
うにブロック単位のアクセスではなく、必要なバイトの
みのリードデータがセレクタ１０９を介してプロセッサ
２０に転送される。また、キャッシュメモリ制御信号生
成回路１０８はライトイネーブル信号２６−２を発生し
て、バッファメモリ１１６の最下位バイトに上記リード
データをセットする。また、アドレスセーブレジスタ１
０１の値が新にタグ１０２にセットされるとともに、タ
グモードフラグレジスタ１０６のタグモードフラグＭに
１がセットされキャッシュメモリ２２に保持されている
データがセマフォバイトであることを示す。
【００３３】次に、他のデータ処理装置などが共有メモ
リ１４にライトすると、そのアドレスはメモリ制御回路
１３、共通バス１２、メモリインタフェース２３、キャ
ッシュ無効アドレスバス２７を介してキャッシュ無効化
アドレスレジスタ１０３に与えられセットされる。その
際、タグモードフラグＭが０の場合、すなわち、キャッ
シュメモリ２２に保持されているデータがブロックデー
タの場合は、比較器１０７における、他装置が共有メモ
リにアクセスしたアドレスとタグにセットされているア
ドレスとの比較対象アドレスは上位２８ビットとなる。
キャッシュ無効アドレスレジスタ１０３とタグ１０２の
上位２８ビットを比較した結果、これらが一致すると有
効フラグレジスタの有効フラグＶをリセットして、キャ
ッシュメモリ２２のデータを無効化する。
リ１４にライトすると、そのアドレスはメモリ制御回路
１３、共通バス１２、メモリインタフェース２３、キャ
ッシュ無効アドレスバス２７を介してキャッシュ無効化
アドレスレジスタ１０３に与えられセットされる。その
際、タグモードフラグＭが０の場合、すなわち、キャッ
シュメモリ２２に保持されているデータがブロックデー
タの場合は、比較器１０７における、他装置が共有メモ
リにアクセスしたアドレスとタグにセットされているア
ドレスとの比較対象アドレスは上位２８ビットとなる。
キャッシュ無効アドレスレジスタ１０３とタグ１０２の
上位２８ビットを比較した結果、これらが一致すると有
効フラグレジスタの有効フラグＶをリセットして、キャ
ッシュメモリ２２のデータを無効化する。
【００３４】また、他のデータ処理装置などが共有メモ
リ１４にライトした際、タグモードフラグＭが１の場
合、すなわち、キャッシュメモリ２２に保持されている
データがセマフォバイトの場合は、比較器１０７におけ
る、他装置が共有メモリにアクセスしたアドレスとタグ
にセットされているアドレスとの比較対象アドレスは全
３２ビットとなる。その比較の結果、これらが一致する
と上記したのと同様、有効フラグレジスタ１０５の有効
フラグＶをリセットして、キャッシュメモリ２２のデー
タを無効化する。（なおこの場合、セマフォバイトへの
ライトは、１バイトライトに限るということが前提とな
る）
リ１４にライトした際、タグモードフラグＭが１の場
合、すなわち、キャッシュメモリ２２に保持されている
データがセマフォバイトの場合は、比較器１０７におけ
る、他装置が共有メモリにアクセスしたアドレスとタグ
にセットされているアドレスとの比較対象アドレスは全
３２ビットとなる。その比較の結果、これらが一致する
と上記したのと同様、有効フラグレジスタ１０５の有効
フラグＶをリセットして、キャッシュメモリ２２のデー
タを無効化する。（なおこの場合、セマフォバイトへの
ライトは、１バイトライトに限るということが前提とな
る）
【００３５】上記実施例において、リードしたセマフォ
ビットが０であった場合、メモリ制御回路１３のセマフ
ォ制御回路３１はテスト・アンド・セット命令により共
有メモリ１４のセマフォ領域４１のセマフォビットを１
に書き換える。一方、キャッシュメモリ２２に保持され
るセマフォバイトはテスト・アンド・セット命令により
共有メモリ１４からリードした更新前の０であり、共有
メモリ１４とキャッシュメモリ２２のセマフォバイトは
異なったものとなる。
ビットが０であった場合、メモリ制御回路１３のセマフ
ォ制御回路３１はテスト・アンド・セット命令により共
有メモリ１４のセマフォ領域４１のセマフォビットを１
に書き換える。一方、キャッシュメモリ２２に保持され
るセマフォバイトはテスト・アンド・セット命令により
共有メモリ１４からリードした更新前の０であり、共有
メモリ１４とキャッシュメモリ２２のセマフォバイトは
異なったものとなる。
【００３６】しかしながら、通常、セマフォバイトを再
度アクセスするのは、リードデータのセマフォビットが
１であった場合、すなわち、共有資源４２の占有権の獲
得に失敗した場合である。この場合には、共有メモリ１
４のセマフォバイトをアクセスしたときセマフォバイト
を書き換えることはなく、共有メモリ１４のセマフォバ
イトとキャッシュメモリ２２のセマフォバイトは一致し
ている。
度アクセスするのは、リードデータのセマフォビットが
１であった場合、すなわち、共有資源４２の占有権の獲
得に失敗した場合である。この場合には、共有メモリ１
４のセマフォバイトをアクセスしたときセマフォバイト
を書き換えることはなく、共有メモリ１４のセマフォバ
イトとキャッシュメモリ２２のセマフォバイトは一致し
ている。
【００３７】そして、他の装置が共有資源４２のアクセ
スを終了し、共有メモリ１４のセマフォビットを０に書
き換えると、上記したようにキャッシュメモリ２２のデ
ータは無効化され、プロセッサ２０によるセマフォバイ
トリード時、共有メモリ１４のセマフォバイトがリード
され、キャッシュメモリ２２のデータは０に書き換えら
れる。上記のように、共有メモリ１４のセマフォバイト
とキャッシュメモリ２２のセマフォバイトが不一致とな
るのは、自プロセッサ２０が共有資源４２の専有権の獲
得に成功した場合のみであり、通常、共有資源４２の専
有権を獲得した後にセマフォバイトを読むことはないの
で、上記のような不一致は問題にならない。
スを終了し、共有メモリ１４のセマフォビットを０に書
き換えると、上記したようにキャッシュメモリ２２のデ
ータは無効化され、プロセッサ２０によるセマフォバイ
トリード時、共有メモリ１４のセマフォバイトがリード
され、キャッシュメモリ２２のデータは０に書き換えら
れる。上記のように、共有メモリ１４のセマフォバイト
とキャッシュメモリ２２のセマフォバイトが不一致とな
るのは、自プロセッサ２０が共有資源４２の専有権の獲
得に成功した場合のみであり、通常、共有資源４２の専
有権を獲得した後にセマフォバイトを読むことはないの
で、上記のような不一致は問題にならない。
【００３８】以上のように、本発明の第１の実施例によ
り、キャッシュメモリ２２にセマフォバイトを取り込ん
でも矛盾のない効率的なアクセスを実現すること可能と
なるが、プログラムによっては、共有資源の占有権獲得
に成功した後も、セマフォバイトを読む場合もあり得な
いことではない。この場合共有メモリ１４とキャッシュ
メモリ２２の不一致の部分はセマフォバイトのセマフォ
ビットのみなので、プログラムを作成する際意識するこ
とが出来る範囲内の問題であるが、次に、プログラム作
成上の意識をすることなく、共有メモリ１４とキャッシ
ュメモリ２２の一致性を保つことができる実施例を説明
する。
り、キャッシュメモリ２２にセマフォバイトを取り込ん
でも矛盾のない効率的なアクセスを実現すること可能と
なるが、プログラムによっては、共有資源の占有権獲得
に成功した後も、セマフォバイトを読む場合もあり得な
いことではない。この場合共有メモリ１４とキャッシュ
メモリ２２の不一致の部分はセマフォバイトのセマフォ
ビットのみなので、プログラムを作成する際意識するこ
とが出来る範囲内の問題であるが、次に、プログラム作
成上の意識をすることなく、共有メモリ１４とキャッシ
ュメモリ２２の一致性を保つことができる実施例を説明
する。
【００３９】図４は上記したように共有メモリ１４とキ
ャッシュメモリ２２の一致性を保つことができる本発明
の他の実施例を示す図であり、本実施例においては、図
４に示すように、メモリインタフェース２３からメモリ
データバス上のデータの内セマフォビットに対応する部
分を、ライン２８−２を介してキャッシュ制御回路２１
に入力する。
ャッシュメモリ２２の一致性を保つことができる本発明
の他の実施例を示す図であり、本実施例においては、図
４に示すように、メモリインタフェース２３からメモリ
データバス上のデータの内セマフォビットに対応する部
分を、ライン２８−２を介してキャッシュ制御回路２１
に入力する。
【００４０】キャッシュ制御回路２１に入力されたセマ
フォビットは図３に示すキャッシュメモリ制御信号生成
回路１０８に入力される。キャッシュメモリ制御信号生
成回路１０８は共有メモリ１４からリードされたセマフ
ォビットが１の場合のみキャッシュメモリ２２に書き込
み、セマフォビットが０の場合はキャッシュメモリ２２
には書き込まない。また、この場合には、アドレスセー
ブレジスタ１０１のアドレスをタグ１０２にも書き込ま
ず、有効フラグＶもセットしない。すなわち、セマフォ
ビットが０の場合には、以前登録されたままの状態を保
つ。
フォビットは図３に示すキャッシュメモリ制御信号生成
回路１０８に入力される。キャッシュメモリ制御信号生
成回路１０８は共有メモリ１４からリードされたセマフ
ォビットが１の場合のみキャッシュメモリ２２に書き込
み、セマフォビットが０の場合はキャッシュメモリ２２
には書き込まない。また、この場合には、アドレスセー
ブレジスタ１０１のアドレスをタグ１０２にも書き込ま
ず、有効フラグＶもセットしない。すなわち、セマフォ
ビットが０の場合には、以前登録されたままの状態を保
つ。
【００４１】これにより、第１の実施例のような、共有
メモリ１４とキャッシュメモリ２２の不一致が生ずるこ
とはなく、その一致性は完全に保たれる。なお、上記し
た実施例のものは、セマフォビットが０であった場合に
は、キャッシュメモリ２２に登録されないわけであるか
ら、プログラムが再びセマフォバイトをリードしようと
した場合にはミスヒットとなり、共有メモリ１４をアク
セスすることとなり、アクセス時間が遅くなる欠点があ
る。
メモリ１４とキャッシュメモリ２２の不一致が生ずるこ
とはなく、その一致性は完全に保たれる。なお、上記し
た実施例のものは、セマフォビットが０であった場合に
は、キャッシュメモリ２２に登録されないわけであるか
ら、プログラムが再びセマフォバイトをリードしようと
した場合にはミスヒットとなり、共有メモリ１４をアク
セスすることとなり、アクセス時間が遅くなる欠点があ
る。
【００４２】本発明の第３の実施例は上記欠点を改善す
るものであり、図４に示すように、テスト・アンド・セ
ットによるミス・ヒット時、キャッシュメモリ２２にセ
マフォビットを強制的セットする信号２６−３を送出す
る。すなわち、図４において、テスト・アンド・セット
におけるミスヒット時、キャッシュ制御回路２１のキャ
ッシュメモリ制御信号生成回路１０８はバッファメモリ
１１６にライト・イネーブル信号２６−２を送出する
際、セマフォビット強制セット信号２６−３を送出す
る。この信号はオア回路１１０を経由して、バッファメ
モリ１１６に送られ、バッファメモリ１１６の最下位バ
イトの最上位ビット、すなわち、セマフォビットに対応
するビットを強制的に１にする。
るものであり、図４に示すように、テスト・アンド・セ
ットによるミス・ヒット時、キャッシュメモリ２２にセ
マフォビットを強制的セットする信号２６−３を送出す
る。すなわち、図４において、テスト・アンド・セット
におけるミスヒット時、キャッシュ制御回路２１のキャ
ッシュメモリ制御信号生成回路１０８はバッファメモリ
１１６にライト・イネーブル信号２６−２を送出する
際、セマフォビット強制セット信号２６−３を送出す
る。この信号はオア回路１１０を経由して、バッファメ
モリ１１６に送られ、バッファメモリ１１６の最下位バ
イトの最上位ビット、すなわち、セマフォビットに対応
するビットを強制的に１にする。
【００４３】すなわち、テスト・アンド・セットによる
メモリ・アクセスでは、共有メモリ１４のセマフォビッ
トは常に１に更新されるから、キャッシュメモリ２２に
おいても、テスト・アンド・セットによるメモリ・アク
セスであることがアクセス情報により伝えられれば、共
有メモリ１４と全く同一の更新を行うことができる。こ
の実施例によれば、共有メモリ１４とキャッシュメモリ
２２のデータは完全に一致し、しかも、共有メモリ１４
のデータが常にキャッシュメモリ２２に登録されるの
で、再度のリードの場合でも高速にアクセスすることが
できる。
メモリ・アクセスでは、共有メモリ１４のセマフォビッ
トは常に１に更新されるから、キャッシュメモリ２２に
おいても、テスト・アンド・セットによるメモリ・アク
セスであることがアクセス情報により伝えられれば、共
有メモリ１４と全く同一の更新を行うことができる。こ
の実施例によれば、共有メモリ１４とキャッシュメモリ
２２のデータは完全に一致し、しかも、共有メモリ１４
のデータが常にキャッシュメモリ２２に登録されるの
で、再度のリードの場合でも高速にアクセスすることが
できる。
【００４４】
【発明の効果】以上説明したことから明らかなように、
本発明によれば、テスト・アンド・セット命令などによ
るセマフォ領域アクセス時も、キャッシュメモリを有効
に活用できるため、システムの性能を大幅に向上するこ
とができる。
本発明によれば、テスト・アンド・セット命令などによ
るセマフォ領域アクセス時も、キャッシュメモリを有効
に活用できるため、システムの性能を大幅に向上するこ
とができる。
【図１】本発明の原理ブロック図である。
【図２】本発明の全体構成を示す図である。
【図３】本発明の実施例を示す図である。
【図４】本発明の他の実施例を示す図である。
【図５】 セマフォ領域のフォーマットを示す図であ
る。
る。
１，３，１１−１，１１−２ データ処理装置 ２，１２ 共通バス １３ メモリ制御回路 ４，１４ 共有メモリ １ａ，２０ プロセッサ １ｃ，２１ キャッシュ制御回路 １ｂ，２２ キャッシュメモリ ２３ メモリインタフェース ２４−１ アドレスバス ２４−２ アクセス情報バス ２５ データバス ２６ キャッシュ制御信号 ２７ キャッシュ無効化アドレスバス ２８−１ メモリデータバス ３１ セマフォ制御回路 ４１ セマフォ領域 ４ｂ，４２ 共有資源 １０１ アドレスセーブレジスタ １０２ タグ １０３ メモリアドレスレジスタ １０４，１０７ 比較器 １０５ 有効フラグレジスタ １０６ タグモードフラグレジスタ １０８ キャッシュメモリ制御信号生成回
路 １０９ データ選択回路 １１０ オア回路 １１１ 制御切り替え回路 １１２ 選択情報生成回路 １１３，１１４，１１５，１１６ バッファメモリ
路 １０９ データ選択回路 １１０ オア回路 １１１ 制御切り替え回路 １１２ 選択情報生成回路 １１３，１１４，１１５，１１６ バッファメモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０６Ｆ 9/46 ３６０ Ｇ０６Ｆ 9/46 ３６０Ｄ 12/00 ５７２ 12/00 ５７２Ａ 15/177 ６８２ 15/177 ６８２Ｆ (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭57−111896（ＪＰ，Ａ) 特開 平３−164963（ＪＰ，Ａ) 特開 平３−232051（ＪＰ，Ａ) 特開 昭55−6632（ＪＰ，Ａ) 特開 平２−257234（ＪＰ，Ａ) 特開 平２−238534（ＪＰ，Ａ) 特開 平２−240764（ＪＰ，Ａ) 特開 平４−350743（ＪＰ，Ａ) 特開 平４−296951（ＪＰ，Ａ) 特開 平３−271859（ＪＰ，Ａ) 特開 平５−127996（ＪＰ，Ａ) 清水茂則，山内長承，”マルチプロセ ッサ・ワークステーションＴＯＰ− １”，ｂｉｔ，共立出版株式会社，1990 年７月１日，第22巻，第７号，ｐ．67− 74 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12 G06F 12/00 550 - 12/06 G06F 13/16 - 13/18 G06F 9/46 G06F 15/16 - 15/177
Claims (3)
- 【請求項１】 複数のデータ処理装置と、上記複数のデ
ータ処理装置がアクセスする共有資源と共有メモリを備
え、上記共有メモリ上に設けられた特定領域に対し、一
回のメモリアクセスによりテストと更新を行う特定のオ
ペレーションにより上記共有資源の排他制御を実現する
システムにおける、データ処理装置であって、キャッシュメモリとキャッシュ制御装置とを備え、 上記キャッシュメモリは、通常のメモリアクセスにおけ
るキャッシュメモリとして使用されるとともに、上記特
定領域のコピーを保持するためのキャッシュメモリとし
ても使用され、 上記キャッシュ制御装置は、アクセス情報を解読し、通
常のメモリアクセスか、特定のオペレーションによるメ
モリアクセスかを判別する手段を備え、上記キャッシュ制御装置は、 上記特定のオペレーション
により共有メモリ上の特定領域をリードする際、上記手
段によりメモリアクセスが特定のオペレーションによる
メモリアクセスか否かを判別するものであり、 上記キャッシュ制御装置は、 特定のオペレーションによ
るメモリアクセスの際、そのキャッシュメモリに特定領
域のコピーが存在しなかった場合には、共有メモリに対
する特定のオペレーションを依頼し、共有メモリから転
送される更新前の特定領域のデータをデータ処理装置内
のプロセッサに送出するとともに、更新前の特定領域の
データをキャッシュメモリにも書き込み、 キャッシュメモリに特定領域のコピーが存在する場合に
はキャッシュメモリのみにアクセスして共有メモリには
アクセスしないものであり、 上記キャッシュ制御装置は、 他のデータ処理装置が共有
メモリの特定領域にライトを行った場合には、キャッシ
ュメモリを無効化するものであることを特徴とするデー
タ処理装置。 - 【請求項２】 複数のデータ処理装置と、上記複数のデ
ータ処理装置がアクセスする共有資源と共有メモリを備
え、上記共有メモリ上に設けられた特定領域に対し、一
回のメモリアクセスによりテストと更新を行う特定のオ
ペレーションにより上記共有資源の排他制御を実現する
システムにおける、データ処理装置であって、キャッシュメモリとキャッシュ制御装置とを備え、 上記キャッシュメモリは、通常のメモリアクセスにおけ
るキャッシュメモリとして使用されるとともに、上記特
定領域のコピーを保持するためのキャッシュメモリとし
ても使用され、上記キャッシュ制御装置は、 アクセス情報を解読し、通
常のメモリアクセスか、特定のオペレーションによるメ
モリアクセスかを判別する手段を備え、上記キャッシュ制御装置は、 上記手段によりメモリアク
セスが通常のメモリアクセスか特定のオペレーションに
よるメモリアクセスかを判別するものであり、 上記キャッシュ制御装置は、 通常のメモリアクセスの際
には、アドレスの上位ビットを比較することにより、キ
ャッシュにヒットするか否かを判定し、キャッシュミス
ヒットの場合には、上記共有メモリにブロック単位でア
クセスして、ブロック単位のリードデータを上記キャッ
シュメモリに書き込むとともに所望のデータをデータ処
理装置内のプロセッサに送出するものであり、上記キャッシュ制御装置は、 特定のオペレーションによ
るメモリアクセスの際には、アドレスの全ビットを比較
することにより、キャッシュにヒットするか否かを判定
するものであり、上記キャッシュ制御装置は、特定のオペレーションによ
るメモリアクセスに対する上記判定の結果、 そのキャッ
シュメモリに特定領域のコピーが存在しなかった場合に
は、共有メモリに対する特定のオペレーションを依頼
し、共有メモリから転送される更新前の特定領域のデー
タをデータ処理装置内のプロセッサに送出するととも
に、上記更新前の特定領域のデータが他のデータ処理装
置による共有資源のアクセス中であることを示す特定値
であった場合のみ特定値をキャッシュメモリにライトす
るものであり、上記キャッシュ制御装置は、特定のオペレーションによ
るメモリアクセスに対する上記判定の結果、 キャッシュ
メモリに特定領域のコピーが存在する場合には、キャッ
シュメモリのみにアクセスして共有メモリにはアクセス
しないものであり、 上記キャッシュ制御装置は、 他のデータ処理装置が共有
メモリの特定領域にライトを行った場合には、キャッシ
ュメモリを無効化するものであることを特徴とするデー
タ処理装置。 - 【請求項３】 複数のデータ処理装置と、上記複数のデ
ータ処理装置がアクセスする共有資源と共有メモリを備
え、上記共有メモリ上に設けられた特定領域に対し、一
回のメモリアクセスによりテストと更新を行う特定のオ
ペレーションにより上記共有資源の排他制御を実現する
システムにおける、データ処理装置であって、 キャッシュメモリとキャッシュ制御装置とを備え、 上記キャッシュメモリは、通常のメモリアクセスにおけ
るキャッシュメモリとして使用されるとともに、上記特
定領域のコピーを保持するためのキャッシュメモリとし
ても使用され、 上記キャッシュ制御装置は、アクセス情報を解読し、通
常のメモリアクセスか、特定のオペレーションによるメ
モリアクセスかを判別する手段を備え、上記キャッシュ制御装置は、 上記手段によりメモリアク
セスが通常のメモリアクセスか特定のオペレーションに
よるメモリアクセスかを判別するものであり、 上記キャッシュ制御装置は 、通常のメモリアクセスの際
には、アドレスの上位ビットを比較することにより、キ
ャッシュにヒットするか否かを判定し、キャッシュミス
ヒットの場合には、上記共有メモリにブロック単位でア
クセスして、ブロック単位のリードデータを上記キャッ
シュメモリに書き込むとともに所望のデータをデータ処
理装置内のプロセッサに送出するものであり、上記キャッシュ制御装置は、 特定のオペレーションによ
るメモリアクセスの際には、アドレスの全ビットを比較
することにより、キャッシュにヒットするか否かを判定
するものであり、上記キャッシュ制御装置は、特定のオペレーションによ
るメモリアクセスに対する上記判定の結果、 そのキャッ
シュメモリに特定領域のコピーが存在しなかった場合に
は、共有メモリに対する特定のオペレーションを依頼
し、共有メモリから転送される更新前の特定領域のデー
タをデータ処理装置内のプロセッサに送出するととも
に、キャッシュメモリには、共有資源のアクセス中であ
ることを示す特定値に置き換えた値を強制的にライトす
るものであり、上記キャッシュ制御装置は、特定のオペレーションによ
るメモリアクセスに対する上記判定の結果、 キャッシュ
メモリに特定領域のコピーが存在する場合には、キャッ
シュメモリのみにアクセスして共有メモリにはアクセス
しないものであり、 上記キャッシュ制御装置は、 他のデータ処理装置が共有
メモリの特定領域にライトを行った場合には、キャッシ
ュメモリを無効化するものであることを特徴とするデー
タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31855391A JP3219810B2 (ja) | 1991-11-07 | 1991-11-07 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31855391A JP3219810B2 (ja) | 1991-11-07 | 1991-11-07 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143454A JPH05143454A (ja) | 1993-06-11 |
| JP3219810B2 true JP3219810B2 (ja) | 2001-10-15 |
Family
ID=18100420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31855391A Expired - Fee Related JP3219810B2 (ja) | 1991-11-07 | 1991-11-07 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3219810B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009122694A1 (ja) * | 2008-03-31 | 2009-10-08 | パナソニック株式会社 | キャッシュメモリ装置、キャッシュメモリシステム、プロセッサシステム |
-
1991
- 1991-11-07 JP JP31855391A patent/JP3219810B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 清水茂則，山内長承，"マルチプロセッサ・ワークステーションＴＯＰ−１"，ｂｉｔ，共立出版株式会社，１９９０年７月１日，第２２巻，第７号，ｐ．６７−７４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05143454A (ja) | 1993-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010731 |
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