JP3145976B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に係
わり、特に所定の機能を実現する複数の集積回路ブロッ
クの機能動作テストの効率を改善した半導体集積回路に
関する。

【０００２】

【従来の技術】近年、半導体集積回路の大規模化が進
み、様々な機能を実現する集積回路ブロックが半導体集
積回路に複数搭載される様になってきた。これらの集積
回路ブロックが互いに接続されて１つの半導体集積回路
としての機能を実現する。これらの半導体集積回路は、
外部とのインターフェースの為に複数の入力端子と複数
の出力端子を備えている。

【０００３】また、集積回路ブロックも半導体集積回路
内部で互いに接続する為に、複数の入力配線と複数の出
力配線を備えている。しかし、集積回路ブロックは半導
体集積回路の持つ入力端子および出力端子にて直接制御
・観測することは出来ない。この様な半導体集積回路に
おいても、各集積回路ブロックの全ての機能が正常に動
作するか確認する必要がある。その為には、半導体集積
回路の入力端子から所定の信号を各集積回路ブロックに
与え、半導体集積回路の出力端子にて各集積回路ブロッ
クの動作結果を観測しなければならない。

【０００４】ここで、集積回路ブロックの機能を確認す
る手段として半導体集積回路の入力端子および出力端子
を各集積回路ブロックの入力配線および出力配線に直接
接続する手段があるが、複数のマルチプレクサと多くの
配線が必要となり半導体集積回路の回路規模を大きく増
加させてしまう。

【０００５】また、テストモード時には半導体集積回路
内部の全てのフリップフロップをマルチプレクサで切り
替えて一つの長大なシフトレジスタとなる様に従属接続
し、半導体集積回路外部の入力端子から従属接続したシ
フトレジスタへ所定の信号を与えた後、半導体集積回路
の内部状態をシフトレジスタへ格納し、そのシフトレジ
スタの内容を半導体集積回路の外部へ導出した出力信号
で観測する手段、いわゆるスキャンパステストがある
が、この手段でも全てのフリップフロップをシフトレジ
スタに変更する為に多くのマルチプレクサと配線が必要
となり回路規模を大きく増加させてしまう。

【０００６】これらの技術を背景とした問題点を改善し
た先願例として、特開平８−１７０９７８号公報があ
る。上述したスキャンパステストは同公報にも記載され
ているように、外部から１ビットずつシリアルに供給さ
れたテスト用の入力信号はシフトレジスタに供給され、
この保持された信号が組み合わせ回路に供給される。こ
れらのレジスタを構成する各フリップフロップは、組み
合わせ回路のテスト結果を通常モードで取り込み、この
取り込まれたテスト結果はスキャンモードで１ビットず
つシリアルにシフトレジスタから外部端子に出力され、
観測することが出来る。

【０００７】同公報記載の半導体集積回路の回路図を示
した図４を参照すると、外部と各種信号のやりとりを行
ないながら、半導体集積回路１ｄ本来の機能を実現する
状態（以下、通常モードと称す）と、各集積回路ブロッ
ク８１,８２，８３の機能動作テストを行なう状態（以
下、テストモードと称す）に分けて説明する。

【０００８】入力端子３はこの半導体集積回路１ｄの通
常モードにおける外部からの入力信号（以下、通常入力
信号と称す）ＤＩＮが、例えば６４ビットが並列状態で
与えられる端子であり、出力端子７は通常モードにおけ
る外部への出力信号（以下、通常出力信号と称す）ＤＯ
ＵＴを６４ビットが並列状態で送出する端子である。

【０００９】入力端子２は集積回路ブロック８２のテス
トモードにおける外部からのテスト用入力信号ＴＩＮが
例えば３２ビット並列状態で与えられる端子であり６４
ビットの場合は３２ビットずつ２回に分けて与えられ
る。

【００１０】出力端子８は集積回路ブロック８２のテス
トモードにおける外部へのテスト信号（以下、テスト出
力と称す）ＴＯＵＴを３２ビット並列状態で送出する端
子である。入力端子６は半導体集積回路１ｄの外部から
のクロック信号ＣＬＫが与えられる端子である。入力端
子４および５は半導体集積回路１ｄの通常モードと集積
回路ブロック８２のテストモードとを切り換えるモード
制御信号ＳＥＬ１およびＳＥＬ２が与えられる端子であ
る。モード制御信号ＳＥＬ１およびＳＥＬ２は集積回路
ブロック８２のテストモード時にマルチプレクサ２１お
よびマルチプレクサ２２の制御と、マルチプレクサ２５
およびマルチプレクサ２６の制御とそれぞれ独立して行
なう為にＳＥＬ１とＳＥＬ２が必要である。

【００１１】先ず、半導体集積回路１ｄの通常モードに
ついて説明する。モード制御信号ＳＥＬ１は集積回路ブ
ロック８１の出力信号Ｓ７１およびＳ７２を選択する様
に設定され、モード制御信号ＳＥＬ２は集積回路ブロッ
ク８２の出力信号Ｓ７６とＳ７７を選択する様に設定さ
れる。外部から入力端子３に与えられた６４ビットの通
常入力信号ＤＩＮは集積回路ブロック８１へ供給され
る。この供給された６４ビットの通常入力信号のうち、
第１の部分入力３２ビットは集積回路ブロック８１の出
力信号Ｓ７１としてマルチプレクサ２１で選択され、マ
ルチプレクサ２１の出力信号Ｓ７３としてフリップフロ
ップ２３へクロックＣＬＫに同期して格納される。

【００１２】フリップフロップ２３に格納された第１の
部分入力３２ビットは、その出力信号Ｓ７５としてクロ
ックＣＬＫに同期したタイミングで集積回路ブロック８
２へ供給される。

【００１３】６４ビットの通常入力信号のうち残りの第
２の部分入力３２ビットは、集積回路ブロック８１の出
力信号Ｓ７２としてマルチプレクサ２２で選択され、そ
の選択された出力信号Ｓ７４としてフリップフロップ２
４へクロックＣＬＫに同期して格納される。

【００１４】フリップフロップ２４に格納された第２の
部分入力３２ビットの信号Ｓ７４は、クロックＣＬＫに
同期したタイミングで集積回路ブロック８２へ供給さ
れ、この３２ビットの信号Ｓ７４に対応する集積回路ブ
ロック８２の出力信号Ｓ７７はマルチプレクサ２６を介
して集積回路ブロック８３へ供給される。

【００１５】一方、集積回路ブロック８２の第１の部分
入力３２ビットの出力信号Ｓ７６はマルチプレクサ２５
を介して集積回路ブロック８３へ供給される。集積回路
ブロック８３の動作結果は６４ビットの出力信号として
出力端子７へ送出される。

【００１６】次に、集積回路ブロック８２のテストモー
ド時の動作について説明する。テストモードでは先ず集
積回路ブロック８２にテスト用入力信号ＴＩＮを与える
為にモード制御信号を設定する。モード制御信号ＳＥＬ
１はマルチプレクサ２５の出力信号Ｓ７８とマルチプレ
クサ２６の出力信号Ｓ７９を選択する様に設定され、モ
ード制御信号ＳＥＬ２はテスト用入力信号ＴＩＮとフリ
ップフロップ２３の出力信号Ｓ７５を選択する様に設定
される。

【００１７】入力端子２から与えられた第１の部分入力
３２ビット（１番目）のテスト用入力信号ＴＩＮは、ク
ロック信号ＣＬＫの１クロックサイクル目でマルチプレ
クサ２５で選択され、その出力信号Ｓ７８がさらにマル
チプレクサ２１で選択されてフリップフロップ２３へ格
納される。

【００１８】１クロックサイクル目でフリップフロップ
２３に格納されたテスト用入力信号ＴＩＮは、２クロッ
クサイクル目でマルチプレクサ２６で選択され、その出
力信号Ｓ７９がさらにマルチプレクサ２２で選択されて
フリップフロップ２４へ格納され、その後集積回路ブロ
ック８２へ供給される。

【００１９】同じ２クロックサイクル目で入力端子２か
ら与えられた第２の部分入力３２ビットの入力信号ＴＩ
Ｎ（２番目）のテスト入力は、マルチプレクサ２５で選
択され、その出力信号Ｓ７８がさらにマルチプレクサ２
１で選択されてフリップフロップ２３へ格納されその後
集積回路ブロック８２へ供給される。つまり入力信号Ｔ
ＩＮが、第１の部分入力３２ビットと第２の部分入力３
２ビットとに分割され第１、第２の順に入力端子２に与
えられ、それぞれ異なる経路で集積回路ブロック８２に
読み込まれたことになる。

【００２０】集積回路ブロック８２へのテスト入力の
後、そのテスト結果を観測する為にモード制御信号の設
定を変更する。モード制御信号ＳＥＬ１はマルチプレク
サ２５の出力信号Ｓ７８とマルチプレクサ２６の出力信
号Ｓ７９を選択する様に設定され、モード制御信号ＳＥ
Ｌ２は集積回路ブロック８２の出力信号Ｓ７６Ｓ７７を
選択する様に設定される。

【００２１】第１の部分入力３２ビットに対応する集積
回路ブロック８２のテスト結果の出力信号Ｓ７６は、１
クロックサイクルの間にマルチプレクサ２５およびマル
チプレクサ２１をそれぞれ介しフリップフロップ２３に
格納される。第２の部分入力３２ビットに対応する集積
回路ブロック８２のテスト結果Ｓ７７も、同じ１クロッ
クサイクルでマルチプレクサ２６およびマルチプレクサ
２２をそれぞれ介してフリップフロップ２４へ格納され
る。フリップフロップ２３とフリップフロップ２４に格
納された集積回路ブロック８２のテスト結果は、縦列接
続されてシフトレジスタ構成となったこれらのフリップ
フロップ２３，２４によって信号をシフトされる。

【００２２】１クロックサイクル目でフリップフロップ
２４に格納された第１の部分入力３２ビットに対応する
テスト結果ＴＯＵＴがテスト出力端子８から観測され、
２クロックサイクル目でフリップフロップ２３に格納さ
れた第２の部分入力３２ビットに対応するテスト結果が
フリップフロップ２３の出力信号Ｓ７５としてマルチプ
レクサ２６で選択され、さらにマルチプレクサ２２でも
選択されてフリップフロップ２４に格納され、その出力
信号であるテスト結果ＴＯＵＴがテスト出力端子８にて
観測される。

【００２３】つまり、テスト入力端子２からテスト用入
力信号ＴＩＮが与えられ、集積回路ブロック８２の内部
を動作させ、そのテスト結果ＴＯＵＴをテスト出力端子
８にて観測するのに５クロックサイクルで動作する。

【００２４】

【発明が解決しようとする課題】上述した従来の半導体
集積回路１ｄでの第１の問題点は、通常モード時におい
て、集積回路ブロック８１から集積回路ブロック８２へ
の入力経路にフリップフロップが介在している為、集積
回路ブロック８１から集積回路ブロック８２への入力
が、クロックに同期したタイミングでしか行なえず通常
モードの動作速度が遅いことである。

【００２５】第２の問題点は、通常モード時において、
集積回路ブロック８２から集積回路ブロック８３への出
力経路にマルチプレクサが介在する為、集積回路ブロッ
ク８２から集積回路ブロック８３への出力に遅延が生
じ、動作速度が遅いことである。

【００２６】第３の問題点は、集積回路ブロック８２の
テストモード時において、シフトレジスタを構成するフ
リップフロップとフリップフロップの間に複数のマルチ
プレクサが介在する為、シフトレジスタを構成する経路
に遅延が生じ、動作速度が遅いことである。

【００２７】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、所定の機能を実現する複数の集積回路
ブロックの全ての機能動作テストを効率良く行ない、か
つ通常モード時およびテストモード時の回路動作速度の
低下を抑えることにある。

【００２８】

【課題を解決するための手段】本発明の半導体集積回路
は、入力回路を構成する第１の集積回路ブロックと所定
の機能ブロックで構成される第２の集積回路ブロックと
出力回路を構成する第３の集積回路ブロックとが従属接
続され、前記第２の集積回路ブロックの機能動作テスト
を実行するためのテスト用付加手段を有する半導体集積
回路であって、前記第２の集積回路ブロックの入力側に
のみ前記テスト用付加手段が介在し、前記第２および前
記第３の集積回路ブロック間は配線のみで直接接続され
る半導体集積回路において、通常動作モードでは、前記
第１の集積回路ブロックの第１の出力端および前記第２
の集積回路ブロックの第１の入力端並びに前記第１の集
積回路ブロックの第２の出力端および前記第２の集積回
路ブロックの第２の入力端間のそれぞれの信号伝送経路
に入力信号選択用の信号選択手段だけをそれぞれ１個ず
つ介在させ、前記テスト用付加手段を用いるテストモー
ドにおいては、前記第２の集積回路ブロックのテスト用
信号入力時およびテスト結果出力時の信号格納用であっ
て、このブロックの入力端数に対応する複数のフリップ
フロップを従属接続してシフトレジスタを構成しこのシ
フトレジスタを介して前記テスト結果の信号をシリアル
出力する際にこれらのフリップフロップ間には前記信号
選択手段をそれぞれ１個のみ介在させた構成を有するこ
とを特徴とする。

【００２９】

【００３０】さらに、前記テスト用付加手段は、前記第
２の集積回路ブロックの機能動作テストを行なう為に外
部から前記テスト用信号をシリアルに入力するテスト入
力端子と、前記第２の集積回路ブロックの前記機能動作
のテスト結果を観測する為に外部へシリアルに出力する
テスト出力端子と、外部からクロック信号を入力するク
ロック端子と、前記テストモードの動作状態を切り換え
る為に外部から第１のモード制御信号を入力する第１の
モード制御端子および第２のモード制御信号を入力する
第２のモード制御端子と、前記第１のモード制御信号に
よって制御され、前記第２の集積回路ブロックの前記第
１の出力端または前記テスト入力端子からの入力信号を
択一的に選択出力する第１のマルチプレクサと、この選
択出力された信号を前記クロック信号に同期して保持す
る第１のフリップフロップと、前記第２のモード制御信
号によって制御され前記第１のフリップフロップの一方
の出力信号または前記第１の集積回路ブロックの第１の
出力端の出力信号を択一的に選択出力する第２のマルチ
プレクサと、前記第１のモード制御信号によって制御さ
れ、前記第１のフリップフロップの他方の出力信号また
は前記第２の集積回路ブロックの第２の出力端の信号を
択一的に選択出力する第３のマルチプレクサと、この選
択出力された信号を前記クロック信号に同期して保持し
前記テスト出力端子に出力する第２のフリップフロップ
と、前記第２のモード制御信号によって制御され前記第
２のフリップフロップの一方の出力信号または前記第１
の集積回路ブロックの第２の出力端の出力信号を択一的
に選択出力する第４のマルチプレクサとで構成すること
ができる。

【００３１】さらにまた、前記第２の集積回路ブロック
の機能動作テストを行なう場合に、前記テスト用付加手
段は、前記第１マルチプレクサと前記第１のフリップフ
ロップと前記第３のマルチプレクサと前記２のフリップ
フロップとが縦列接続されて１つのシフトレジスタが構
成され、前記テスト入力端子から１クロック目と２クロ
ック目に分割されたテスト信号がシリアルに入力されて
前記シフトレジスタに順次保持され、１クロック目で前
記第１のフリップフロップに保持された一方の前記テス
ト入力信号は前記第２のマルチプレクサを介して前記第
２の集積回路ブロックの前記第１の入力端へ供給され、
２クロック目で前記第２のフリップフロップに保持され
た他方の前記テスト入力信号は前記第４のマルチプレク
サを介して前記第２の集積回路ブロックの前記第２の入
力端へ供給され、この第２の集積回路ブロックの機能動
作のテスト結果のうち一方の部分出力は第１の出力端か
ら前記第１のマルチプレクサを介して前記第１のフリッ
プフロップに次の１クロック目で保持され、同時に他方
の部分出力は第２の出力端から前記第３のマルチプレク
サを介して前記第２のフリップフロップに保持された
後、前記第１のモード制御信号に応答して前記第１およ
び前記第２のフリップフロップは再び１つのシフトレジ
スタ構成に接続され次の２クロック目および３クロック
目で前記機能動作のテスト結果を前記テスト出力端子か
らシリアルに出力する観測手段を備えることもできる。

【００３２】また、前記テスト用付加手段は、前記第２
の集積回路ブロックの入力端の数が出力端の数よりも少
なくとも１個多い場合、前記第１の集積回路ブロックの
第３の出力端と、前記第２の集積回路ブロックの第３の
入力端と、前記第１のモード制御信号によって制御さ
れ、前記第２のフリップフロップの他方の出力信号また
は前記第２の集積回路ブロックの第２の出力端の信号を
択一的に選択出力する第５のマルチプレクサと、この選
択出力された信号を前記クロック信号に同期して保持し
前記テスト出力端子に出力する第３のフリップフロップ
と、前記第２のモード制御信号によって制御され前記第
３のフリップフロップの一方の出力信号または前記第１
の集積回路ブロックの前記第３の出力端の出力信号を択
一的に選択出力する第６のマルチプレクサとをさらに備
え、前記第３のマルチプレクサは前記第２の集積回路ブ
ロックの第２の出力端の信号に代えて、前記第２の集積
回路ブロックの第１の出力端の信号を用いることによ
り、前記第２の集積回路ブロックの入力端の数を出力端
の数に合わせ込む調整手段も有することもできる。

【００３３】さらに、前記テスト用付加手段は、前記第
２の集積回路ブロックの入力端の数が出力端の数よりも
少なくとも１個少ない場合、前記第２の集積回路ブロッ
クの第３の出力端と、前記入力端の数よりも少なくとも
１個少ない数の排他的論理和回路とをさらに備え、前記
第１および前記第２のフリップフロップの入力側のマル
チプレクサのうち前記第１のマルチプレクサ以外の前記
第３のマルチプレクサは前記第２の集積回路ブロックの
第２の出力端の信号に代えて、前記第２の集積回路ブロ
ックの前記第２および前記第３の出力端の信号を入力す
る前記排他的論理和回路の出力信号を用いることによ
り、前記第２の集積回路ブロックの出力端の数を入力端
の数に合わせ込む調整手段も有することもできる。

【００３４】さらにまた、前記第１の集積回路ブロック
に与える入力信号および前記テスト用付加手段に与える
テスト用信号が任意のビット数で、かつ前記第１の集積
回路ブロックの出力端および前記第２の集積回路ブロッ
クの入力端がそれぞれ同一の任意の数に、前記第２の集
積回路ブロックの出力端が前記同一を含む任意の数に分
割された条件を有することもできる。

【００３５】

【発明の実施の形態】次に本発明における３つの実施例
についてそれぞれ図面を参照しながら説明する。

【００３６】図１は、本発明の半導体集積回路における
第１の実施の形態を示す回路図である。同図を参照する
と、この半導体集積回路１ａは、外部入力端子２，３，
４，５および６と、外部出力端子７および８と、主とし
て入力回路を構成し外部端子３が接続される入力端と出
力信号Ｓ１を出力する第１の出力端と出力信号Ｓ２を出
力する第２の出力端とを有する第１の集積回路ブロック
１１と、所定の機能ブロックで構成されるブロックで、
ＣＰＵ、ＲＯＭ、ＲＡＭ等であり、あるいはランダムロ
ジック回路であり、第１の入力端と第２の入力端と出力
信号Ｓ５を出力する第１の出力端と出力信号Ｓ６を出力
する第２の出力端とを有する第２の集積回路ブロック１
２と、主として出力回路を構成し、出力信号Ｓ５を入力
する第１の入力端と出力信号Ｓ６を入力する第２の入力
端と出力信号ＤＯＵＴを外部端子７に出力する出力端と
を有する第３の集積回路ブロック１３と、集積回路ブロ
ック１１および１２の間に配置され、集積回路ブロック
１２をテストするために付加されたテスト用付加回路と
を有する。

【００３７】テスト用付加回路は、入力端Ａ，Ｂおよび
出力端Ｙを有するマルチプレクサ２１とこのマルチプレ
クサ２１の出力端Ｙから信号Ｓ７をデータ入力端Ｄにク
ロック信号に同期して入力し保持するフリップフロップ
２３と、このフリップフロップ２３のＱ出力信号を入力
端Ｂに入力し入力端Ａに集積回路ブロック１１の第１の
出力信号を入力し、その出力を集積回路ブロック１２の
第１の入力端に出力するマルチプレクサ２５とからな
る。

【００３８】さらに、入力端Ａ，Ｂおよび出力端Ｙを有
するマルチプレクサ２２とこのマルチプレクサ２２の出
力端Ｙから信号Ｓ８をデータ入力端Ｄにクロック信号に
同期して入力し保持するフリップフロップ２４と、この
フリップフロップ２４のＱ出力信号を入力端Ｂに入力し
入力端Ａに集積回路ブロック１１の第２の出力信号Ｓ２
を入力し、その出力を集積回路ブロック１２の第２の入
力端に出力するマルチプレクサ２６とからなる。

【００３９】なお、上述した構成のうち、入力端子３お
よび出力端子７はそれぞれ一例として６４ビット並列の
信号に対応し、入力端子２，出力端子８，信号Ｓ１，Ｓ
２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９はそれ
ぞれ６４ビットを２分割した３２ビット並列の信号に対
応する。図面上では理解し易くするためそれぞれ１ビッ
ト分のみ示す。

【００４０】また、説明を容易にするため集積回路ブロ
ック１２およびテスト用付加回路は１組だけ示したが、
複数組で構成してもよいことは自明である。

【００４１】入力端子３に供給される信号はこの半導体
集積回路１ａの通常モード時における外部から与えられ
る通常入力信号ＤＩＮであり、ここでも前述した従来例
同様に例えば６４ビットの信号が並列状態で与えられる
ものとする。入力端子２に供給される信号は集積回路ブ
ロック１２のテストモード時に、外部から与えるテスト
入力信号ＴＩＮである。入力端子４および５にそれぞれ
供給される信号は、半導体集積回路１ａの通常モードと
テストモードを切り換えるモード制御信号ＳＥＬ１およ
びＳＥＬ２である。入力端子６に供給される信号は半導
体集積回路１ａに外部から供給されるクロック信号ＣＬ
Ｋである。

【００４２】出力端子７から出力される信号は通常モー
ド時における外部への通常出力信号ＤＯＵＴである。出
力端子８から出力される信号は集積回路ブロック１２の
テストモード時、テスト結果を外部で観測する為のテス
ト出力信号ＴＯＵＴである。

【００４３】モード制御信号ＳＥＬ１およびＳＥＬ２を
用いて、集積回路ブロック１２のテストモード時にマル
チプレクサ２１とマルチプレクサ２２を制御すること
と、マルチプレクサ２５とマルチプレクサ２６を制御す
ることを、互いに独立して行なわせる必要があるので、
これら２信号のために２端子必要である。

【００４４】入力端子３は前述したように１個のみ示し
てあるが６４ビット分が並列に集積回路ブロック１１に
接続される。この集積回路ブロック１１の出力信号は第
１の部分信号３２ビットと第２の部分信号３２ビットに
分割され、第１の部分信号３２ビットは出力信号Ｓ１と
してマルチプレクサ２５の端子Ａに入力される。

【００４５】再び図１を参照しながら、先ず、通常モー
ドの動作を説明する。通常モードに入ると、モード制御
信号ＳＥＬ２は集積回路ブロック１１の出力信号Ｓ１と
Ｓ２を選択する様に設定する。モード制御信号ＳＥＬ１
は任意の値に設定して良い。入力端子３から与えられた
通常入力信号ＤＩＮは集積回路ブロック１１へ入力され
る。集積回路ブロック１１の出力信号Ｓ１はマルチプレ
クサ２５のみを介して集積回路ブロック１２へ供給され
る。集積回路ブロック１１の出力信号Ｓ２はマルチプレ
クサ２６のみを介して集積回路ブロック１２へ供給され
る。集積回路ブロック１２の出力信号Ｓ５は論理ゲート
を介さずに、集積回路ブロック１３の第１の入力端へ直
接供給される。集積回路ブロック１２の出力信号Ｓ６も
論理ゲートを介さずに、集積回路ブロック１３の第２の
入力端へ直接供給される。集積回路ブロック１３の通常
出力信号ＤＯＵＴは出力端子６へ出力される。

【００４６】次に、集積回路ブロック１２のテストモー
ド時の動作について説明する。テストモードでは先ず集
積回路ブロック１２にテスト入力を与える為にモード制
御信号を設定する。モード制御信号ＳＥＬ１はテスト用
入力信号ＴＩＮとフリップフロップ２３の出力端ＱＢの
出力信号Ｓ１１を選択する様に設定され、モード制御信
号ＳＥＬ２はＳ９とＳ１０を選択する様に設定する。

【００４７】テスト用入力信号ＴＩＮから与えられた１
番目のテスト入力（３２ビット）は１クロックサイクル
目でマルチプレクサ２１で選択され、フリップフロップ
２３へクロックＣＬＫに同期して格納される。フリップ
フロップ２３に格納されたテスト入力は、次の２クロッ
クサイクル目でフリップフロップ２３の出力信号Ｓ１１
としてマルチプレクサ２２で選択され、フリップフロッ
プ２４へクロックＣＬＫに同期して格納された後、その
フリップフロップ２４の出力信号Ｓ４としてマルチプレ
クサ２６で選択されて集積回路ブロック１２の第２の入
力端へ供給される。

【００４８】同じ２クロックサイクル目で、入力端子２
から与えられた２番目のテスト用入力信号ＴＩＮは、マ
ルチプレクサ２１で選択され、フリップフロップ２３へ
クロックＣＬＫに同期して格納された後、そのフリップ
フロップ２３の出力信号Ｓ９としてマルチプレクサ２５
で選択され、その選択された出力信号Ｓ３が集積回路ブ
ロック１２の第１の入力端へ供給される。

【００４９】集積回路ブロック１２のテストが終了した
後、そのテスト結果を観測する為にモード制御信号を設
定する。モード制御信号ＳＥＬ１は集積回路ブロック１
２の第１の出力端の出力信号Ｓ５と第２の出力端の出力
信号Ｓ６を選択する様に設定され、モード制御信号ＳＥ
Ｌ２はフリップフロップ２３の出力信号Ｓ９とフリップ
フロップ２４の出力信号Ｓ１０を選択する様に設定す
る。

【００５０】集積回路ブロック１２のテスト結果の第１
の出力端の出力信号Ｓ５は１クロックサイクルの間にマ
ルチプレクサ２１で選択され、フリップフロップ２３へ
クロックＣＬＫに同期して格納される。集積回路ブロッ
ク１２のテスト結果の第２の出力端の出力信号Ｓ６も同
じ１クロックサイクルの間にマルチプレクサ２２で選択
され、フリップフロップ２４へクロックＣＬＫに同期し
て格納される。

【００５１】フリップフロップ２３とフリップフロップ
２４に格納された集積回路ブロック１２のテスト結果
は、マルチプレクサ２３によりフリップフロップ２３の
出力信号Ｓ１１が選択されることによって従属接続され
シフトレジスタ構成となったフリップフロップ２３，２
４のシフト動作によって信号をシフトされる。

【００５２】１クロックサイクル目でフリップフロップ
２４に格納されたテスト結果ＴＯＵＴは端子ＱＢの出力
信号が出力端子８にて観測され、次の２クロックサイク
ル目でフリップフロップ２３に格納されたテスト結果Ｔ
ＯＵＴがフリップフロップ２４にシフトされ、フリップ
フロップ２４の端子ＱＢの出力信号が出力端子８にて観
測される。

【００５３】つまり、入力端子２からテスト用入力信号
ＴＩＮが与えられ、集積回路ブロック１２の内部を動作
させ、そのテスト結果の信号ＴＯＵＴを出力端子８にて
観測する為に、５クロックサイクルで動作する。

【００５４】上述した第１の実施例では、集積回路ブロ
ック１１および１２の間の信号伝達経路にはクロック同
期のフリップフロップ等は介在せず、また、ランダムロ
ジック回路等も介在せず、集積回路ブロック１１の第１
の出力端および集積回路ブロック１２の第１の入力端の
間に信号選択のためのマルチプレクサ２５と，集積回路
ブロック１１の第２の出力端および集積回路ブロック１
２の第２の入力端の間に信号選択のためのマルチプレク
サ２６しか介在しないので信号遅延が低減される。

【００５５】また、テストモードにおいては、フリップ
フロップ２３，２４を従属接続してシフトレジスタを構
成する際にこれらのフリップフロップ２３，２４間には
マルチプレクサ２２しか介在せず、したがって従来例よ
りも信号遅延を少なくできる。

【００５６】次に、第２の実施の形態について説明す
る。第２の実施の形態における半導体集積回路１ｂの回
路図を示した図２を参照すると、第１の実施の形態との
相違点は、集積回路ブロック１１に対応する第１の集積
回路ブロック５１の出力端子数が少なくとも１個増加す
るとともに、この出力端を第３の出力端とし、集積回路
ブロック１２に対応する第２の集積回路ブロック５２の
入力端子数も増加すると共に、この入力端を第３の入力
端としたことと、これらの出力端子数および入力端子数
が増加したことによりテスト用付加回路も増加したこと
である。

【００５７】すなわち、この集積回路１ｂのテスト用付
加回路は、入力端子２のテスト用入力信号ＴＩＮを入力
端Ａに入力し、集積回路ブロック５２の第１の出力信号
Ｓ５を入力端Ｂに入力するともに選択信号を出力端Ｙか
ら出力するマルチプレクサ２１とこのマルチプレクサ２
１の出力端Ｙの出力信号Ｓ７をデータ入力端Ｄにクロッ
クＣＬＫに同期して入力し保持するフリップフロップ２
３と、このフリップフロップ２３のＱ出力信号を入力端
Ｂに入力し入力端Ａに集積回路ブロック５１の第１の出
力信号を入力し、その出力信号Ｓ３を集積回路ブロック
１２の第１の入力端に出力するマルチプレクサ２５とか
らなる。

【００５８】さらに、フリップフロップ２３のＱＢの出
力信号Ｓ１１を入力端Ａに入力し、集積回路ブロック５
２の第１の出力信号Ｓ５を入力端Ｂに入力するとともに
選択信号を出力端Ｙから出力するマルチプレクサ２２
と、このマルチプレクサ２２の出力端Ｙの出力信号Ｓ８
をデータ入力端ＤにクロックＣＬＫに同期して入力し保
持するフリップフロップ２４と、このフリップフロップ
２４のＱ出力信号Ｓ１０を入力端Ｂに入力し入力端Ａに
集積回路ブロック５１の第２の出力信号Ｓ２を入力し、
その出力信号Ｓ４を集積回路ブロック１２の第２の入力
端に出力するマルチプレクサ２６とからなる。

【００５９】さらに、テスト用付加回路は、フリップフ
ロップ２４のＱＢの出力信号Ｓ１６を入力端Ａに入力
し、集積回路ブロック５２の第２の出力信号Ｓ６を入力
端Ｂに入力するとともに選択信号を出力端Ｙから出力す
るマルチプレクサ２７と、このマルチプレクサ２７の出
力端Ｙの出力信号Ｓ１４をデータ入力端ＤにクロックＣ
ＬＫに同期して入力し保持するフリップフロップ２８
と、このフリップフロップ２８のＱ出力信号Ｓ１５を入
力端Ｂに入力し入力端Ａに集積回路ブロック５１の第３
の出力信号Ｓ１２を入力し、その出力信号Ｓ１３を集積
回路ブロック５２の第３の入力端に出力するマルチプレ
クサ２９とからなる。

【００６０】この半導体集積回路１ｂの通常モード動作
を説明する。モード制御信号ＳＥＬ２はＳ１とＳ２とＳ
１２を選択する様に設定する。モード制御信号ＳＥＬ１
は任意の値に設定して良い。入力端子３から与えられた
通常入力信号ＤＩＮは集積回路ブロック５１へ入力され
る。集積回路ブロック５１の第１の出力端の出力信号Ｓ
１はマルチプレクサ２５のみで選択されてその出力信号
Ｓ３が集積回路ブロック５２の第１の入力端へ供給され
る。集積回路ブロック５１の第２の出力端の出力信号Ｓ
２はマルチプレクサ２６のみで選択され、その出力信号
Ｓ４が集積回路ブロック５２の第２の入力端へ供給され
る。

【００６１】集積回路ブロック５１の第３の出力端の出
力信号Ｓ１２はマルチプレクサ２９のみで選択され、そ
の出力信号Ｓ１３が集積回路ブロック５２の第３の入力
端子へ供給される。

【００６２】集積回路ブロック５２の第１の出力信号Ｓ
５は論理ゲートを介さずに集積回路ブロック１３の第１
の入力端へ供給される。集積回路ブロック５２の出力信
号Ｓ６も論理ゲートを介さずに集積回路ブロック１３の
第２の入力端へ供給され、集積回路ブロック１３の動作
結果は通常出力信号ＤＯＵＴとして出力端子７へ出力さ
れる。

【００６３】次に、この集積回路１ｂのテストモード時
の動作を説明する。テストモードでは先ず集積回路ブロ
ック５２にテスト用入力信号ＴＩＮを与える為にモード
制御信号を設定する。モード制御信号ＳＥＬ１はテスト
用入力信号ＴＩＮとフリップフロップ２３の出力信号Ｓ
１１とフリップフロップ２４の出力信号Ｓ１６とをそれ
ぞれ選択する様に設定され、モード制御信号ＳＥＬ２は
フリップフロップ２３の出力信号Ｓ９とフリップフロッ
プ２４の出力信号Ｓ１０とフリップフロップ２８の出力
信号Ｓ１５とをそれぞれ選択する様に設定される。

【００６４】入力端子２から与えられた１番目のテスト
用入力信号ＴＩＮは、１クロックサイクル目でマルチプ
レクサ２１で選択され、その出力信号Ｓ７がフリップフ
ロップ２３へ格納される。フリップフロップ２３に格納
されたテスト用入力信号は、その出力信号Ｓ１１とし
て、２クロックサイクル目でマルチプレクサ２２で選択
され、その出力信号Ｓ８がフリップフロップ２４へ格納
される。同じ２クロックサイクル目で出力端子２から与
えられた２番目のテスト用入力信号ＴＩＮが、マルチプ
レクサ２１で選択され、その出力信号Ｓ７がフリップフ
ロップ２３へ格納される。３クロックサイクル目でフリ
ップフロップ２４に格納されたテスト入力はその出力信
号Ｓ１６としてマルチプレクサ２７で選択されその出力
信号Ｓ１４がフリップフロップ２８へ格納される。

【００６５】フリップフロップ２３に格納されたテスト
用入力信号は、フリップフロップ２３の出力信号Ｓ１１
としてマルチプレクサ２２で選択され、その出力信号Ｓ
８がフリップフロップ２４へ格納される。同じ３クロッ
クサイクル目で入力端子２から与えられた３番目のテス
ト用入力信号ＴＩＮが、マルチプレクサ２１で選択され
その出力信号Ｓ７がフリップフロップ２３へ格納され
る。

【００６６】これら３つのフリップフロップ２３，２
４，２５に格納された３つのテスト用入力信号はそれぞ
れマルチプレクサ２５、マルチプレクサ２６、マルチプ
レクサ２９で選択され、それぞれの出力信号Ｓ３，Ｓ
４，Ｓ１３が集積回路ブロック５２の第１，第２，第３
の入力端へ供給される。

【００６７】集積回路ブロック５２のテスト後、そのテ
スト結果を観測する為にモード制御信号を再設定する。
モード制御信号ＳＥＬ１は集積回路ブロック５２の第１
の出力端の出力信号Ｓ５と第２の出力端の出力信号Ｓ６
を選択する様に設定され、モード制御信号ＳＥＬ２はフ
リプフロップ２３の出力信号Ｓ９とフリプフロップ２４
の出力信号Ｓ１０とフリプフロップ２８の出力信号Ｓ１
５とをそれぞれ選択する様に設定される。

【００６８】集積回路ブロック５２の第１の出力端から
ら出力されるテスト結果の出力信号Ｓ５は１クロックサ
イクルの間にマルチプレクサ２１で選択されてその出力
信号Ｓ７がフリップフロップ２３へクロックＣＬＫに同
期して格納される。同時に出力信号Ｓ５はマルチプレク
サ２２で選択され、その出力信号Ｓ８がフリップフロッ
プ２４にも格納される。

【００６９】集積回路ブロック５２の第２の出力端から
ら出力されるテスト結果の出力信号Ｓ６も同じ１クロッ
クサイクルの間にマルチプレクサ２７で選択されその出
力信号Ｓ１４が選択されてフリップフロップ２８へ格納
される。

【００７０】フリップフロップ２３、フリップフロップ
２４、フリップフロップ２８にそれぞれ格納された集積
回路ブロック５２のテスト結果の信号ＴＯＵＴは、モー
ド制御信号をさらに再設定することによって、マルチプ
レクサ２１，２２，２７により縦列接続されたフリップ
フロップ２３，２４，２８のシフト動作によって３クロ
ックサイクルで出力端子８より観測される。

【００７１】フリップフロップ２３とフリップフロップ
２４に格納されているテスト結果は、いずれも集積回路
ブロック５２のテスト結果Ｓ５である為、テスト結果と
してはどちらか一方の値を取れば良い。

【００７２】つまり、テスト結果Ｓ５は、集積回路ブロ
ック５２の入力端数と出力端数とを調整するために、マ
ルチプレクサ２７以外のマルチプレクサ２１，２２に共
通接続して、テスト結果Ｓ５およびＳ６が、この例のよ
うに例えば２個の出力信号であれば、入力側も２個の信
号にするものである。

【００７３】上述した第２の実施例では、集積回路ブロ
ック５１および５２の間の信号伝達経路にはクロック同
期のフリップフロップ等は介在せず、また、ランダムロ
ジック回路等も介在せず、集積回路ブロック５１の第１
の出力端および集積回路ブロック５２の第１の入力端の
間に信号選択のためのマルチプレクサ２５と，集積回路
ブロック５１の第２の出力端および集積回路ブロック５
２の第２の入力端の間に信号選択のためのマルチプレク
サ２６と、集積回路ブロック５１の第３の出力端および
集積回路ブロック５２の第３の入力端の間に信号選択の
ためのマルチプレクサ２９としか介在しないので信号遅
延が低減される。

【００７４】また、テストモードにおいては、フリップ
フロップ２３，２４，２８を従属接続してシフトレジス
タを構成する際にこれらのフリップフロップ２３，２４
間にはマルチプレクサ２２、フリップフロップ２４，２
８間にはマルチプレクサ２７しか介在せず、したがって
従来例よりも信号遅延を少なくできる。

【００７５】次に、第３の実施の形態を説明する。第３
の実施の形態における半導体集積回路１ｃの回路図を示
した図３を参照すると、第１の実施の形態との相違点
は、第２の集積回路ブロック６２の出力端子数が、集積
回路ブロック６２の入力端子数よりも少なくとも１個増
加し、対応する第３の集積回路ブロック６３の入力端子
数も増加していることと、集積回路ブロック６２の第２
の出力端と増加した第３の出力端とから出力される出力
信号Ｓ１７，Ｓ１８の一致をとる排他的論理和回路７０
の出力がマルチプレクサ２２のＢ端子に供給されている
ことである。排他的論理和回路７０の数は集積回路ブロ
ック６２の入力端の数よりも少なくとも１個少ない数で
ある。

【００７６】つまり、この排他的論理和回路は、集積回
路ブロック６２の出力端数と入力端数を調整するためで
あるから、出力端数が入力端数をさらに上回る場合は、
出力信号Ｓ５を出力する出力端以外の任意の出力端２組
ずつを入力とする排他的論理和回路をさらに設け、これ
らの排他的論理和回路を階層的に接続して最終段の排他
的論理和回路が１個になるようにする。

【００７７】それ以外の構成要素は第１の実施の形態と
同様であるからここでの構成の説明は省略する。

【００７８】次に動作を説明する。通常モード時につい
ては第１の実施の形態と同様に、モード制御信号ＳＥＬ
２はＳ１とＳ２を選択する様に設定する。モード制御信
号ＳＥＬ１は任意の値に設定して良い。入力端子３から
与えられた通常入力信号ＤＩＮが集積回路ブロック１１
へ供給され、集積回路ブロック１１の出力信号Ｓ１およ
びＳ２はぞれぞれマルチプレクサ２５、マルチプレクサ
２６のみを介して集積回路ブロック６２へ供給される。
集積回路ブロック６２の出力信号Ｓ５、Ｓ１７、Ｓ１８
は論理ゲートを介さずに集積回路ブロック６３へ供給さ
れる。集積回路ブロック６３の動作結果ＤＯＵＴは出力
端子７へ出力される。

【００７９】次に、テストモード時の動作について説明
する。先ず集積回路ブロック６２にテスト用入力信号Ｔ
ＩＮを与える為にモード制御信号を設定する。モード制
御信号ＳＥＬ１はテスト用入力信号ＴＩＮとフリップフ
ロップ２３の出力信号Ｓ１１を選択する様に設定され、
モード制御信号ＳＥＬ２はフリップフロップ２３の出力
信号Ｓ９とフリップフロップ２４の出力信号Ｓ１０とを
選択する様に設定する。

【００８０】入力端子２から与えられた１番目のテスト
用入力信号ＴＩＮは、１クロックサイクル目においてマ
ルチプレクサ２１で選択されてその出力信号Ｓ７がフリ
ップフロップ２３へ格納される。

【００８１】フリップフロップ２３に格納されたテスト
用入力信号は、次の２クロックサイクル目でフリップフ
ロップ２３の出力信号Ｓ１１としてマルチプレクサ２２
で選択され、フリップフロップ２４へ格納される。同じ
２クロックサイクル目で入力端子２から与えられた２番
目のテスト用入力信号ＴＩＮがマルチプレクサ２１を介
してフリップフロップ２３へ格納される。２つのフリッ
プフロップ２３，２４に格納された２つのテスト用入力
信号ＴＩＮは、マルチプレクサ２５およびマルチプレク
サ２６でそれぞれの出力が選択され、出力信号Ｓ３，Ｓ
４が集積回路ブロック６２へ供給される。

【００８２】集積回路ブロック６２へのテスト用入力信
号を入力の後、そのテスト結果を観測する為にモード制
御信号を再設定する。モード制御信号ＳＥＬ１は集積回
路ブロック６２の第１の出力信号Ｓ５と排他的論理和回
路７０の出力信号Ｓ１９を選択する様に設定され、モー
ド制御信号ＳＥＬ２はフリップフロップ２３の出力信号
Ｓ９とフリップフロップ２４の出力信号Ｓ１０を選択す
る様に設定される。

【００８３】集積回路ブロック６２のテスト結果の出力
信号Ｓ５は１クロックサイクルの間にマルチプレクサ２
１で選択されフリップフロップ２３へ格納される。集積
回路ブロック６２のテスト結果の出力信号Ｓ１７および
Ｓ１８は、同じ１クロックサイクルの間に排他的論理和
回路７０に入力された後、一致出力Ｓ１９となりマルチ
プレクサ２２で選択されてフリップフロップ２４へ格納
される。

【００８４】フリップフロップ２３とフリップフロップ
２４に格納された集積回路ブロック６２のテスト結果Ｔ
ＯＵＴは、マルチプレクサ２２により縦列接続されたフ
リップフロップのシフト動作によって２クロックサイク
ルで出力端子８より観測される。

【００８５】上述した第３の実施例では、集積回路ブロ
ック１１および６２の間の信号伝達経路にはクロック同
期のフリップフロップ等は介在せず、また、ランダムロ
ジック回路等も介在せず、集積回路ブロック１１の第１
の出力端および集積回路ブロック６２の第１の入力端の
間に信号選択のためのマルチプレクサ２５と，集積回路
ブロック１１の第２の出力端および集積回路ブロック６
２の第２の入力端の間に信号選択のためのマルチプレク
サ２６しか介在しないので信号遅延が低減される。

【００８６】また、テストモードにおいては、フリップ
フロップ２３，２４を従属接続してシフトレジスタを構
成する際にこれらのフリップフロップ２３，２４間には
マルチプレクサ２２しか介在せず、したがって従来例よ
りも信号遅延を少なくできる。

【００８７】

【発明の効果】以上説明したように、本発明の半導体集
積回路は、入力回路を構成する第１の集積回路ブロック
と所定の機能ブロックで構成される第２の集積回路ブロ
ックと出力回路を構成する第３の集積回路ブロックとが
従属接続され、第２の集積回路ブロックの機能動作テス
トを実行するためのテスト用付加手段を有する半導体集
積回路であって、第２の集積回路ブロックの入力側にの
みテスト用付加手段が介在し、第２および第３の集積回
路ブロック間は配線のみで直接接続され、通常動作モー
ドでは、第１の集積回路ブロックの第１の出力端および
第２の集積回路ブロックの第１の入力端並びに第１の集
積回路ブロックの第２の出力端および第２の集積回路ブ
ロックの第２の入力端間のそれぞれの信号伝送経路に入
力信号選択用の信号選択手段だけをそれぞれ１個ずつ介
在させ、テスト用付加手段を用いるテストモードにおい
ては、第２の集積回路ブロックのテスト用信号入力時お
よびテスト結果出力時の信号格納用であって、このブロ
ックの入力端数に対応する複数のフリップフロップを従
属接続してシフトレジスタを構成しこのシフトレジスタ
を介してテスト結果の信号をシリアル出力する際にこれ
らのフリップフロップ間には信号選択手段をそれぞれ１
個のみ介在させた構成を有するので、第１の効果は、通
常動作時において、第１の集積回路ブロックから第２の
集積回路ブロックへの入力がクロックタイミングに関係
なく行なえることである。

【００８８】その理由は、第１の集積回路ブロックから
第２の集積回路ブロックへの入力経路にマルチプレクサ
のみを介在させた為である。

【００８９】第２の効果は、通常動作時において、第１
の集積回路ブロックから第２の集積回路ブロックへの出
力の遅延を少なくし、動作速度を改善できることであ
る。

【００９０】その理由は、第１の集積回路ブロックから
第２の集積回路ブロックへの出力経路をランダムロジッ
ク等の論理ゲートを介さずに接続している為である。

【００９１】第３の効果は、第２の集積回路ブロックの
テストモード時においてシフトレジスタを構成する第１
のフリップフロップと第２のフリップフロップ間の遅延
を少なくし、動作速度を改善できることである。

【００９２】その理由は、シフトレジスタを構成する第
１のフリップフロップと第２のフリップフロップ間にマ
ルチプレクサを１つしか介在させていない為である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体集積
回路のブロック図である。

【図２】本発明の第２の実施の形態における半導体集積
回路のブロック図である。

【図３】本発明の第３の実施の形態における半導体集積
回路のブロック図である。

【図４】従来の半導体集積回路の一例のブロック図であ
る。

【符号の説明】

１１,５１ 第１の集積回路ブロック １２,５２，６２ 第２の集積回路ブロック １３,５３，６３ 第３の集積回路ブロック ２１，２２，２５，２６，２７，２９ マルチプレク
サ ２３，２４，２８ フリップフロップ ７０ 排他的論理和回路 ＴＩＮ テスト用入力信号 Ｓ１〜Ｓ１９ 出力信号 ＴＯＵＴ テスト出力信号 ＤＩＮ 通常入力信号 ＤＯＵＴ 通常出力信号 ＳＥＬ１，ＳＥＬ２ モード制御信号 ＣＬＫ クロック

フロントページの続き (56)参考文献 特開 平８−170978（ＪＰ，Ａ) 特開 昭61−134034（ＪＰ，Ａ) 特開 平11−2665（ＪＰ，Ａ) 特開 平７−167923（ＪＰ，Ａ) 特開 平６−289106（ＪＰ，Ａ) 特開 平５−341014（ＪＰ，Ａ) 特開 平５−312920（ＪＰ，Ａ) 特開 平４−370775（ＪＰ，Ａ) 特開 平１−192161（ＪＰ，Ａ) 特開 昭62−261168（ＪＰ，Ａ) 特開 昭61−272668（ＪＰ，Ａ) 特開 昭52−55874（ＪＰ，Ａ) 特開 昭50−17739（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 入力回路を構成する第１の集積回路ブロ
   ックと所定の機能ブロックで構成される第２の集積回路
   ブロックと出力回路を構成する第３の集積回路ブロック
   とが従属接続され、前記第２の集積回路ブロックの機能
   動作テストを実行するためのテスト用付加手段を有する
   半導体集積回路であって、前記第２の集積回路ブロック
   の入力側にのみ前記テスト用付加手段が介在し、前記第
   ２および前記第３の集積回路ブロック間は配線のみで直
   接接続される半導体集積回路において、 通常動作モードでは、前記第１の集積回路ブロックの第
   １の出力端および前記第２の集積回路ブロックの第１の
   入力端並びに前記第１の集積回路ブロックの第２の出力
   端および前記第２の集積回路ブロックの第２の入力端間
   のそれぞれの信号伝送経路に入力信号選択用の信号選択
   手段だけをそれぞれ１個ずつ介在させ、前記テスト用付
   加手段を用いるテストモードにおいては、前記第２の集
   積回路ブロックのテスト用信号入力時およびテスト結果
   出力時の信号格納用であって、このブロックの入力端数
   に対応する複数のフリップフロップを従属接続してシフ
   トレジスタを構成しこのシフトレジスタを介して前記テ
   スト結果の信号をシリアル出力する際にこれらのフリッ
   プフロップ間には前記信号選択手段をそれぞれ１個のみ
   介在させた構成を有す ることを特徴とする半導体集積回
   路。
2. 【請求項２】 前記テスト用付加手段は、前記第２の集
   積回路ブロックの機能動作テストを行なう為に外部から
   前記テスト用信号をシリアルに入力するテスト入力端子
   と、前記第２の集積回路ブロックの前記機能動作テスト
   結果を観測する為に外部へシリアルに出力するテスト出
   力端子と、外部からクロック信号を入力するクロック端
   子と、前記テストモードの動作状態を切り換える為に外
   部から第１のモード制御信号を入力する第１のモード制
   御端子および第２のモード制御信号を入力する第２のモ
   ード制御端子と、前記第１のモード制御信号によって制
   御され、前記第２の集積回路ブロックの前記第１の出力
   端または前記テスト入力端子からの入力信号を択一的に
   選択出力する第１のマルチプレクサと、この選択出力さ
   れた信号を前記クロック信号に同期して保持する第１の
   フリップフロップと、前記第２のモード制御信号によっ
   て制御され前記第１のフリップフロップの一方の出力信
   号または前記第１の集積回路ブロックの第１の出力端の
   出力信号を択一的に選択出力する第２のマルチプレクサ
   と、前記第１のモード制御信号によって制御され、前記
   第１のフリップフロップの他方の出力信号または前記第
   ２の集積回路ブロックの第２の出力端の信号を択一的に
   選択出力する第３のマルチプレクサと、この選択出力さ
   れた信号を前記クロック信号に同期して保持し前記テス
   ト出力端子に出力する第２のフリップフロップと、前記
   第２のモード制御信号によって制御され前記第２のフリ
   ップフロップの一方の出力信号または前記第１の集積回
   路ブロックの第２の出力端の出力信号を択一的に選択出
   力する第４のマルチプレクサとで構成される請求項１記
   載の半導体集積回路。
3. 【請求項３】 前記第２の集積回路ブロックの機能動作
   テストを行なう場合に、前記テスト用付加手段は、前記
   第１マルチプレクサと前記第１のフリップフロップと前
   記第３のマルチプレクサと前記２のフリップフロップと
   が縦列接続されて１つのシフトレジスタが構成され、前
   記テスト入力端子から１クロック目と２クロック目に分
   割されたテスト信号がシリアルに入力されて前記シフト
   レジスタに順次保持され、１クロック目で前記第１のフ
   リップフロップに保持された一方の前記テスト入力信号
   は前記第２のマルチプレクサを介して前記第２の集積回
   路ブロックの前記第１の入力端へ供給され、２クロック
   目で前記第２のフリップフロップに保持された他方の前
   記テスト入力信号は前記第４のマルチプレクサを介して
   前記第２の集積回路ブロックの前記第２の入力端へ供給
   され、この第２の集積回路ブロックの機能動作のテスト
   結果のうち一方の部分出力は第１の出力端から前記第１
   のマルチプレクサを介して前記第１のフリップフロップ
   に次の１クロック目で保持され、同時に他方の部分出力
   は第２の出力端から前記第３のマルチプレクサを介して
   前記第２のフリップフロップに保持された後、前記第１
   のモード制御信号に応答して前記第１および前記第２の
   フリップフロップは再び１つのシフトレジスタ構成に接
   続され次の２クロック目および３クロック目で前記機能
   動作のテスト結果を前記テスト出力端子からシリアルに
   出力する観測手段を備える請求項２記載の半導体集積回
   路。
4. 【請求項４】 前記テスト用付加手段は、前記第２の集
   積回路ブロックの入力端の数が出力端の数よりも少なく
   とも１個多い場合、前記第１の集積回路ブロックの第３
   の出力端と、前記第２の集積回路ブロックの第３の入力
   端と、前記第１のモード制御信号によって制御され、前
   記第２のフリップフロップの他方の出力信号または前記
   第２の集積回路ブロックの第２の出力端の信号を択一的
   に選択出力する第５のマルチプレクサと、この選択出力
   された信号を前記クロック信号に同期して保持し前記テ
   スト出力端子に出力する第３のフリップフロップと、前
   記第２のモード制御信号によって制御され前記第３のフ
   リップフロップの一方の出力信号または前記第１の集積
   回路ブロックの前記第３の出力端の出力信号を択一的に
   選択出力する第６のマルチプレクサとをさらに備え、前
   記第３のマルチプレクサは前記第２の集積回路ブロック
   の第２の出力端の信号に代えて、前記第２の集積回路ブ
   ロックの第１の出力端の信号を用いることにより、前記
   第２の集積回路ブロックの入力端の数を出力端の数に合
   わせ込む調整手段も有する請求項２記載の半導体集積回
   路。
5. 【請求項５】 前記テスト用付加手段は、前記第２の集
   積回路ブロックの入力端の数が出力端の数よりも少なく
   とも１個少ない場合、前記第２の集積回路ブロックの第
   ３の出力端と、前記入力端の数よりも少なくとも１個少
   ない数の排他的論理和回路とをさらに備え、前記第１お
   よび前記第２のフリップフロップの入力側のマルチプレ
   クサのうち前記第１のマルチプレクサ以外の前記第３の
   マルチプレクサは前記第２の集積回路ブロックの第２の
   出力端の信号に代えて、前記第２の集積回路ブロックの
   前記第２および前記第３の出力端の信号を入力する前記
   排他的論理和回路の出力信号を用いることにより、前記
   第２の集積回路ブロックの出力端の数を入力端の数に合
   わせ込む調整手段も有する請求項２記載の半導体集積回
   路。
6. 【請求項６】 前記第１の集積回路ブロックに与える入
   力信号および前記テスト用付加手段に与えるテスト用信
   号が任意のビット数で、かつ前記第１の集積回路ブロッ
   クの出力端および前記第２の集積回路ブロックの入力端
   がそれぞれ同一の任意の数に、前記第２の集積回路ブロ
   ックの出力端が前記同一を含む任意の数に分割された条
   件を有する請求項１，２，３，４または５記載の半導体
   集積回路。