JP3145931B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JP3145931B2 JP3145931B2 JP22396496A JP22396496A JP3145931B2 JP 3145931 B2 JP3145931 B2 JP 3145931B2 JP 22396496 A JP22396496 A JP 22396496A JP 22396496 A JP22396496 A JP 22396496A JP 3145931 B2 JP3145931 B2 JP 3145931B2
- Authority
- JP
- Japan
- Prior art keywords
- light
- film
- shielding film
- transistor
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
に関し、特にアクティブマトリクス型の液晶表示装置に
用いられる薄膜トランジスタに関するものである。
に関し、特にアクティブマトリクス型の液晶表示装置に
用いられる薄膜トランジスタに関するものである。
【０００２】
【従来の技術】現在液晶表示装置は、低消費電力、軽量
等といった特徴を持つディスプレイとして、ノート型パ
ソコンの表示部やデスクトップ型パソコンのモニターを
はじめ様々な用途に使用されている。とくにアクティブ
マトリクス型の液晶表示装置は、高精細な表示が得られ
ることからより用途の広いディスプレイとして使用され
ている。
等といった特徴を持つディスプレイとして、ノート型パ
ソコンの表示部やデスクトップ型パソコンのモニターを
はじめ様々な用途に使用されている。とくにアクティブ
マトリクス型の液晶表示装置は、高精細な表示が得られ
ることからより用途の広いディスプレイとして使用され
ている。
【０００３】一般的なアクティブマトリクス型液晶表示
装置の断面図を図９に示す。走査電極線と信号線の交差
部に薄膜トランジスタ（ＴＦＴ）の形成されたＴＦＴ基
板１６と、対向電極及び赤、緑、青の着色層が形成され
た対向基板１５が数μｍのギャップで重ねられており、
両基板間には液晶１９が満たされている。また、ＴＦＴ
基板１６と対向基板１５にはそれぞれ偏光板１７が貼り
つけてあり、各薄膜トランジスタに接続された表示電極
に電圧をかけることで、液晶分子の配向が変化しバック
ライト１８から照射される光の透過量を制御することが
できる。
装置の断面図を図９に示す。走査電極線と信号線の交差
部に薄膜トランジスタ（ＴＦＴ）の形成されたＴＦＴ基
板１６と、対向電極及び赤、緑、青の着色層が形成され
た対向基板１５が数μｍのギャップで重ねられており、
両基板間には液晶１９が満たされている。また、ＴＦＴ
基板１６と対向基板１５にはそれぞれ偏光板１７が貼り
つけてあり、各薄膜トランジスタに接続された表示電極
に電圧をかけることで、液晶分子の配向が変化しバック
ライト１８から照射される光の透過量を制御することが
できる。
【０００４】このような液晶表示装置に用いられる薄膜
トランジスタには、順スタガード型と逆スタガード型と
がある。
トランジスタには、順スタガード型と逆スタガード型と
がある。
【０００５】まず図３を用いて、一般的な順スタガード
型薄膜トランジスタの構造を説明する。図３（ａ）は従
来の順スタガード型の薄膜トランジスタを含む一表示画
素部分の平面図であり、図３（ｂ）は（ａ）のＥ−Ｅで
示す薄膜トランジスタの断面図、また図３（ｃ）は
（ａ）のＦ−Ｆに沿ったゲート配線部３の断面図であ
る。
型薄膜トランジスタの構造を説明する。図３（ａ）は従
来の順スタガード型の薄膜トランジスタを含む一表示画
素部分の平面図であり、図３（ｂ）は（ａ）のＥ−Ｅで
示す薄膜トランジスタの断面図、また図３（ｃ）は
（ａ）のＦ−Ｆに沿ったゲート配線部３の断面図であ
る。
【０００６】この順スタガード型薄膜トランジスタは、
ガラス等の絶縁基板１上に不透明な金属遮光膜１２が少
なくとも薄膜トランジスタのチャネル部を覆う程度の形
状で形成され、さらに遮光膜１２上にはＳｉＮ等からな
る層間絶縁膜１３が積層されている。さらに遮光膜に相
対する層間絶縁膜１３上にソース電極７とドレイン電極
８とが、さらにその上に半導体膜５が所定パターンに形
成され、その上にゲート絶縁膜４が積層され、さらにゲ
ート絶縁膜４上にゲート電極２が形成されている。以上
の構造の薄膜トランジスタは、少なくともトランジスタ
のチャネル部を覆う大きさの遮光膜１２が形成されてい
るため、絶縁基板１側から入射した光が半導体膜５に入
るのを防ぐことができる。従って、光の照射によるトラ
ンジスタのオフ電流の増加を抑えることができ、良好な
トランジスタ特性を得ることができる。
ガラス等の絶縁基板１上に不透明な金属遮光膜１２が少
なくとも薄膜トランジスタのチャネル部を覆う程度の形
状で形成され、さらに遮光膜１２上にはＳｉＮ等からな
る層間絶縁膜１３が積層されている。さらに遮光膜に相
対する層間絶縁膜１３上にソース電極７とドレイン電極
８とが、さらにその上に半導体膜５が所定パターンに形
成され、その上にゲート絶縁膜４が積層され、さらにゲ
ート絶縁膜４上にゲート電極２が形成されている。以上
の構造の薄膜トランジスタは、少なくともトランジスタ
のチャネル部を覆う大きさの遮光膜１２が形成されてい
るため、絶縁基板１側から入射した光が半導体膜５に入
るのを防ぐことができる。従って、光の照射によるトラ
ンジスタのオフ電流の増加を抑えることができ、良好な
トランジスタ特性を得ることができる。
【０００７】この従来技術は下記の欠点を有する。金属
遮光膜１２はバックゲート電極として作用する位置にあ
るため、その電位はトランジスタ特性に影響を及ぼすこ
ととなる。その遮光膜の電位について、その初期電位は
ほぼグラウンドと考えられるが、電気的にフローティン
グの状態にあり、さらに遮光膜はソース電極、ドレイン
電極及びゲート電極それぞれと容量結合しているため
に、各電極の電位変動の影響を受け、遮光膜の電位も変
動している。すなわち、バックゲートとして作用する位
置にある遮光膜の電位が、トランジスタのオフ時にしき
い値電圧を越えた場合、リーク電流が発生し画素電極が
目的の電位に保持されず表示不良となる。遮光膜の容量
結合の状態を図４に模式的に示す。図４に示すように、
金属遮光膜１２はソース電極７、ドレイン電極８及びゲ
ート電極２と、それぞれＣS、ＣD及びＣGの容量結合をし
ているため、それぞれの電極の電位変動の影響を受け
る。
遮光膜１２はバックゲート電極として作用する位置にあ
るため、その電位はトランジスタ特性に影響を及ぼすこ
ととなる。その遮光膜の電位について、その初期電位は
ほぼグラウンドと考えられるが、電気的にフローティン
グの状態にあり、さらに遮光膜はソース電極、ドレイン
電極及びゲート電極それぞれと容量結合しているため
に、各電極の電位変動の影響を受け、遮光膜の電位も変
動している。すなわち、バックゲートとして作用する位
置にある遮光膜の電位が、トランジスタのオフ時にしき
い値電圧を越えた場合、リーク電流が発生し画素電極が
目的の電位に保持されず表示不良となる。遮光膜の容量
結合の状態を図４に模式的に示す。図４に示すように、
金属遮光膜１２はソース電極７、ドレイン電極８及びゲ
ート電極２と、それぞれＣS、ＣD及びＣGの容量結合をし
ているため、それぞれの電極の電位変動の影響を受け
る。
【０００８】次に遮光膜の電位変動について、図を用い
て以下に説明する。図５は一般的なアクティブマトリク
ス型薄膜トランジスタアレイのゲート及びドレイン配線
の配列を示したものである。ゲート配線とドレイン配線
の交差部にはそれぞれ薄膜トランジスタ及び薄膜トラン
ジスタのソース電極に接続された画素電極が形成されて
いる。この薄膜トランジスタアレイにおいて、ゲート配
線は１、２…ｎ番目、ｎ＋１番目…の順番で順次選択さ
れ、それぞれのゲート配線に接続している薄膜トランジ
スタに対して、ドレイン配線１、２…ｍ番目、ｍ＋１番
目…より目的の電位が与えられるものとする。いまｎ番
目のゲート配線に接続しているある一つの薄膜トランジ
スタを考え、この薄膜トランジスタの各電極の電位につ
いて、トランジスタがオフしている場合を図６を用いて
説明する。この薄膜トランジスタがオフしている場合の
ゲート電極の電位を実線ａ、ドレイン電極の電位を実線
ｂ、画素電極の電位を実線ｃ、そして遮光膜の電位を実
線ｄで示す。ゲート電極はトランジスタをオフするのに
必要な電位、例えば−５Ｖで一定の電位を保つ。また画
素電極は、一つ前のフレームでこの画素に供給された電
位、例えば＋２Ｖで一定に保たれている。しかしなが
ら、ドレイン電極の電位は次のフレームでこの同じ薄膜
トランジスタに対してある所定の電位を与えるまでの
間、同一のドレイン配線に接続されている他の薄膜トラ
ンジスタに対してそれぞれ所定の電位を与えるために、
電位は例えば＋２Ｖから＋１０Ｖ程度の範囲で、水平走
査周波数につれて変動している。この際、チャネル部分
のみ遮光している場合には、ドレイン、ソース電極との
容量結合が支配的となる。また遮光膜の初期電位はほぼ
グラウンドであるとすると、遮光膜の電位変動（ΔＶ）
はΔＶ＝ΔＶD×ＣD／（ＣD＋ＣS＋ＣG）で表される。
尚、ΔＶDはドレイン電極の電位変動である。その結
果、バックゲートとして働く位置にある遮光膜の電位が
トランジスタのしきい値電圧を越える場合にはリーク電
流が発生して、画素電極に対し目的の電位を与えること
ができず明点欠陥等の表示不良となる。また工程プロセ
スばらつき等により、同一パネル内でもトランジスタ特
性にばらつきがある場合などは、各トランジスタが受け
る遮光膜電位の変動の影響が異なるために、明点欠陥不
良が発生する。
て以下に説明する。図５は一般的なアクティブマトリク
ス型薄膜トランジスタアレイのゲート及びドレイン配線
の配列を示したものである。ゲート配線とドレイン配線
の交差部にはそれぞれ薄膜トランジスタ及び薄膜トラン
ジスタのソース電極に接続された画素電極が形成されて
いる。この薄膜トランジスタアレイにおいて、ゲート配
線は１、２…ｎ番目、ｎ＋１番目…の順番で順次選択さ
れ、それぞれのゲート配線に接続している薄膜トランジ
スタに対して、ドレイン配線１、２…ｍ番目、ｍ＋１番
目…より目的の電位が与えられるものとする。いまｎ番
目のゲート配線に接続しているある一つの薄膜トランジ
スタを考え、この薄膜トランジスタの各電極の電位につ
いて、トランジスタがオフしている場合を図６を用いて
説明する。この薄膜トランジスタがオフしている場合の
ゲート電極の電位を実線ａ、ドレイン電極の電位を実線
ｂ、画素電極の電位を実線ｃ、そして遮光膜の電位を実
線ｄで示す。ゲート電極はトランジスタをオフするのに
必要な電位、例えば−５Ｖで一定の電位を保つ。また画
素電極は、一つ前のフレームでこの画素に供給された電
位、例えば＋２Ｖで一定に保たれている。しかしなが
ら、ドレイン電極の電位は次のフレームでこの同じ薄膜
トランジスタに対してある所定の電位を与えるまでの
間、同一のドレイン配線に接続されている他の薄膜トラ
ンジスタに対してそれぞれ所定の電位を与えるために、
電位は例えば＋２Ｖから＋１０Ｖ程度の範囲で、水平走
査周波数につれて変動している。この際、チャネル部分
のみ遮光している場合には、ドレイン、ソース電極との
容量結合が支配的となる。また遮光膜の初期電位はほぼ
グラウンドであるとすると、遮光膜の電位変動（ΔＶ）
はΔＶ＝ΔＶD×ＣD／（ＣD＋ＣS＋ＣG）で表される。
尚、ΔＶDはドレイン電極の電位変動である。その結
果、バックゲートとして働く位置にある遮光膜の電位が
トランジスタのしきい値電圧を越える場合にはリーク電
流が発生して、画素電極に対し目的の電位を与えること
ができず明点欠陥等の表示不良となる。また工程プロセ
スばらつき等により、同一パネル内でもトランジスタ特
性にばらつきがある場合などは、各トランジスタが受け
る遮光膜電位の変動の影響が異なるために、明点欠陥不
良が発生する。
【０００９】次に、図７を用いて一般的な逆スタガード
型薄膜トランジスタの構造を説明する。図７（ａ）はこ
の従来技術の逆スタガード型の薄膜トランジスタを含む
一表示画素を示す平面図で、図７（ｂ）は（ａ）のＧ−
Ｇに沿った断面図、図７（ｃ）は（ａ）のＨ−Ｈに沿っ
た断面図である。
型薄膜トランジスタの構造を説明する。図７（ａ）はこ
の従来技術の逆スタガード型の薄膜トランジスタを含む
一表示画素を示す平面図で、図７（ｂ）は（ａ）のＧ−
Ｇに沿った断面図、図７（ｃ）は（ａ）のＨ−Ｈに沿っ
た断面図である。
【００１０】従来の逆スタガード型薄膜トランジスタ
は、ガラス等の絶縁基板１上にゲート電極２が形成さ
れ、その上にＳｉＮ等からなるゲート絶縁膜４が積層さ
れる。さらにゲート電極２と相対するゲート絶縁膜４上
にａ−Ｓｉ等からなる半導体膜５及びソース電極８、ド
レイン電極７とオーミックコンタクトをとるためにｎ−
ａ−Ｓｉ等からなるオーミックコンタクト膜６が所定パ
ターンに形成される。さらにオーミックコンタクト膜６
上にソース電極７、ドレイン電極８が形成され、ソース
電極７に接続してＩＴＯ等からなる画素電極１０が形成
される。さらにその上に保護膜１１が積層され、この保
護膜１１上のトランジスタのチャネル部の相対する位置
に少なくともチャネル部を覆う程度の大きさに遮光膜１
２が形成されている。なお、従来の逆スタガード型薄膜
トランジスタ場合、絶縁基板１の側にあるバックライト
等の光源からの光は、ゲート電極２で遮光されるために
トランジスタのチャネル部に入射する光は少ない。また
従来、対向基板のトランジスタに相対する位置にはブラ
ックマトリクスが形成されているために、対向基板側か
らの先入射も少なく、チャネル部上に遮光膜１２がなく
てもある程度良好なトランジスタのオフ特性が得られ
る。しかしながら、プロジェクター等へ液晶ディスプレ
イを適用する場合にはバックライトの光量が強いため、
液晶セル間での光の反射等によってチャネル部に光が入
射し、オフ特性を悪化させることがある。従って、バッ
クライトの光量が強いなどの条件によっては、チャネル
部に相対する保護膜１１上に遮光膜１２を形成すること
によりオフ特性を改善することが必要である。そしてこ
の場合には、上に示した順スタガード構造の薄膜トラン
ジスタと同様の問題点が生じる。
は、ガラス等の絶縁基板１上にゲート電極２が形成さ
れ、その上にＳｉＮ等からなるゲート絶縁膜４が積層さ
れる。さらにゲート電極２と相対するゲート絶縁膜４上
にａ−Ｓｉ等からなる半導体膜５及びソース電極８、ド
レイン電極７とオーミックコンタクトをとるためにｎ−
ａ−Ｓｉ等からなるオーミックコンタクト膜６が所定パ
ターンに形成される。さらにオーミックコンタクト膜６
上にソース電極７、ドレイン電極８が形成され、ソース
電極７に接続してＩＴＯ等からなる画素電極１０が形成
される。さらにその上に保護膜１１が積層され、この保
護膜１１上のトランジスタのチャネル部の相対する位置
に少なくともチャネル部を覆う程度の大きさに遮光膜１
２が形成されている。なお、従来の逆スタガード型薄膜
トランジスタ場合、絶縁基板１の側にあるバックライト
等の光源からの光は、ゲート電極２で遮光されるために
トランジスタのチャネル部に入射する光は少ない。また
従来、対向基板のトランジスタに相対する位置にはブラ
ックマトリクスが形成されているために、対向基板側か
らの先入射も少なく、チャネル部上に遮光膜１２がなく
てもある程度良好なトランジスタのオフ特性が得られ
る。しかしながら、プロジェクター等へ液晶ディスプレ
イを適用する場合にはバックライトの光量が強いため、
液晶セル間での光の反射等によってチャネル部に光が入
射し、オフ特性を悪化させることがある。従って、バッ
クライトの光量が強いなどの条件によっては、チャネル
部に相対する保護膜１１上に遮光膜１２を形成すること
によりオフ特性を改善することが必要である。そしてこ
の場合には、上に示した順スタガード構造の薄膜トラン
ジスタと同様の問題点が生じる。
【００１１】これらの問題点を解決するために、以下の
従来技術が知られている。図８を参照してその従来技術
の構成を説明する。
従来技術が知られている。図８を参照してその従来技術
の構成を説明する。
【００１２】図８（ａ）はこの従来技術の逆スタガード
型薄膜トランジスタを含む一表示画素を示す平面図で、
図８（ｂ）はＩ−Ｉに沿った断面図、図８（ｃ）はＪ−
Ｊに沿った断面図である。この従来技術による薄膜トラ
ンジスタは、ガラス等の絶縁基板１上にゲート電極２が
形成され、さらにゲート電極上にはＳｉＮ等からなるゲ
ート絶縁膜４が積層されている。さらにゲート電極に相
対するゲート絶縁膜上に半導体膜５及びオーミックコン
タクト膜６が所定のパターンに形成され、さらにゲート
電極２上のゲート絶縁膜４に所定パターンでコンタクト
ホール１４が形成されている。またオーミックコンタク
ト膜６に接続してソース電極７及びドレイン電極８が形
成され、さらにソース電極７には画素電極１０が接続さ
れている。さらにその上に保護膜１１が形成されてい
る。さらに保護膜上に少なくともトランジスタのチャネ
ル部を覆うように遮光膜１２が形成されている。さらに
この遮光膜１２は、保護膜１１とゲート絶縁膜４に所定
パターンで形成されたコンタクトホール１４を介してゲ
ート配線３と電気的に接続されている。
型薄膜トランジスタを含む一表示画素を示す平面図で、
図８（ｂ）はＩ−Ｉに沿った断面図、図８（ｃ）はＪ−
Ｊに沿った断面図である。この従来技術による薄膜トラ
ンジスタは、ガラス等の絶縁基板１上にゲート電極２が
形成され、さらにゲート電極上にはＳｉＮ等からなるゲ
ート絶縁膜４が積層されている。さらにゲート電極に相
対するゲート絶縁膜上に半導体膜５及びオーミックコン
タクト膜６が所定のパターンに形成され、さらにゲート
電極２上のゲート絶縁膜４に所定パターンでコンタクト
ホール１４が形成されている。またオーミックコンタク
ト膜６に接続してソース電極７及びドレイン電極８が形
成され、さらにソース電極７には画素電極１０が接続さ
れている。さらにその上に保護膜１１が形成されてい
る。さらに保護膜上に少なくともトランジスタのチャネ
ル部を覆うように遮光膜１２が形成されている。さらに
この遮光膜１２は、保護膜１１とゲート絶縁膜４に所定
パターンで形成されたコンタクトホール１４を介してゲ
ート配線３と電気的に接続されている。
【００１３】以上の工程にて形成された薄膜トランジス
タは、トランジスタのチャネル部の上下にゲート電極が
形成されることになる。従って、トランジスタチャネル
部への光の入射を防ぐことができると同時に、遮光膜１
２の電位はゲート電極２と同一となるため、良好なトラ
ンジスタ特性が得られる。しかしながらこの技術によれ
ば、遮光膜１２とゲート電極２の導通をとるため、ゲー
ト絶縁膜４と保護膜１１にコンタクトホール１４を形成
する必要があり、フォトリソグラフィーやエッチング等
の工程負荷が増大する。また、工程増により歩留りの低
下等も生じるなどの問題もある。
タは、トランジスタのチャネル部の上下にゲート電極が
形成されることになる。従って、トランジスタチャネル
部への光の入射を防ぐことができると同時に、遮光膜１
２の電位はゲート電極２と同一となるため、良好なトラ
ンジスタ特性が得られる。しかしながらこの技術によれ
ば、遮光膜１２とゲート電極２の導通をとるため、ゲー
ト絶縁膜４と保護膜１１にコンタクトホール１４を形成
する必要があり、フォトリソグラフィーやエッチング等
の工程負荷が増大する。また、工程増により歩留りの低
下等も生じるなどの問題もある。
【００１４】
【発明が解決しようとする課題】第１の問題点は、従来
技術において電気的にフローティングな状態にある遮光
膜の電位が変動し、それによりトランジスタのオフ特性
が低下することである。
技術において電気的にフローティングな状態にある遮光
膜の電位が変動し、それによりトランジスタのオフ特性
が低下することである。
【００１５】その理由は、遮光膜がドレイン電極と容量
結合しているために、ドレイン電極の電位変化の影響を
受けて遮光膜の電位も変動し、遮光膜の電位がトランジ
スタのしきい値電圧よりも高い電位になるためである。
結合しているために、ドレイン電極の電位変化の影響を
受けて遮光膜の電位も変動し、遮光膜の電位がトランジ
スタのしきい値電圧よりも高い電位になるためである。
【００１６】第２の問題点は、従来技術において遮光膜
の電位変動がトランジスタのしきい値電圧を越えないよ
うに制御するためには、新たなプロセスの追加が必要と
なることである。
の電位変動がトランジスタのしきい値電圧を越えないよ
うに制御するためには、新たなプロセスの追加が必要と
なることである。
【００１７】その理由は、遮光膜の電位を制御するに
は、遮光膜パターンを表示部の外側まで延ばして、そこ
でスルーホール（コンタクトホール）を形成して外部か
らある一定電位を与える、もしくはトランジスタ付近で
遮光膜パターン上にスルーホールを形成してゲート電極
と電気的に接続するなどする必要があるためである。
は、遮光膜パターンを表示部の外側まで延ばして、そこ
でスルーホール（コンタクトホール）を形成して外部か
らある一定電位を与える、もしくはトランジスタ付近で
遮光膜パターン上にスルーホールを形成してゲート電極
と電気的に接続するなどする必要があるためである。
【００１８】本発明の目的は上記の欠点を排除し、新た
なプロセス負荷を増やすことなく、電気的にフローティ
ングな状態にある遮光膜の電位が、ドレイン電極との容
量結合により変動してトランジスタのしきい値電圧より
も高い電圧になることを防止し、トランジスタのオフ特
性の低下を防ぐと共に、トランジスタのオン時には遮光
膜の電位がしきい値電圧より高い電位となってトランジ
スタのオン特性をも良好に保つことである。
なプロセス負荷を増やすことなく、電気的にフローティ
ングな状態にある遮光膜の電位が、ドレイン電極との容
量結合により変動してトランジスタのしきい値電圧より
も高い電圧になることを防止し、トランジスタのオフ特
性の低下を防ぐと共に、トランジスタのオン時には遮光
膜の電位がしきい値電圧より高い電位となってトランジ
スタのオン特性をも良好に保つことである。
【００１９】
【課題を解決するための手段】上記課題を解決する本発
明の薄膜トランジスタは、透明絶縁基板上に形成され
た、ゲート配線、ドレイン配線及びその交差部に形成さ
れた、少なくともチャネル領域を遮光する遮光膜を有す
る薄膜トランジスタにおいて、前記遮光膜を、遮光膜と
ゲート電極及びゲート配線間との結合容量が、遮光膜と
ドレイン電極間の結合容量の少なくとも３倍となるよう
形成したことを特徴とする。
明の薄膜トランジスタは、透明絶縁基板上に形成され
た、ゲート配線、ドレイン配線及びその交差部に形成さ
れた、少なくともチャネル領域を遮光する遮光膜を有す
る薄膜トランジスタにおいて、前記遮光膜を、遮光膜と
ゲート電極及びゲート配線間との結合容量が、遮光膜と
ドレイン電極間の結合容量の少なくとも３倍となるよう
形成したことを特徴とする。
【００２０】より具体的には、遮光膜をゲート配線側に
広げることにより、遮光膜とゲート配線が重なった領域
の面積が、遮光膜とドレイン電極が重なった領域の面積
の３倍以上となるようにパターン化することにより、遮
光膜とゲート電極及びゲート配線間との結合容量の増大
化が図れる。
広げることにより、遮光膜とゲート配線が重なった領域
の面積が、遮光膜とドレイン電極が重なった領域の面積
の３倍以上となるようにパターン化することにより、遮
光膜とゲート電極及びゲート配線間との結合容量の増大
化が図れる。
【００２１】
【発明の実施の形態】本発明の薄膜トランジスタでは、
遮光膜はゲート電極またはゲート配線、ドレイン電極及
びソース電極とそれぞれ容量カップリングしている。そ
して遮光膜とゲート電極またはゲート配線間の結合容量
が、遮光膜とドレイン電極間の結合容量の少なくとも３
倍以上あるため、遮光膜の電位変動はドレイン電極電位
の変動の多くとも１／５となり、トランジスタのしきい
値電圧以下となる。
遮光膜はゲート電極またはゲート配線、ドレイン電極及
びソース電極とそれぞれ容量カップリングしている。そ
して遮光膜とゲート電極またはゲート配線間の結合容量
が、遮光膜とドレイン電極間の結合容量の少なくとも３
倍以上あるため、遮光膜の電位変動はドレイン電極電位
の変動の多くとも１／５となり、トランジスタのしきい
値電圧以下となる。
【００２２】次に本発明について、図面を参照して詳細
に説明する。図１（ａ）は本発明の一実施態様例によ
る、順スタガード型の薄膜トランジスタを含む一表示画
素部分の構造を示す平面図であり、図１（ｂ）は（ａ）
のＡ−Ａで示す薄膜トランジスタ部分の断面図で、図１
（ｃ）は（ａ）のＢ−Ｂで示すゲート配線部３の断面図
である。
に説明する。図１（ａ）は本発明の一実施態様例によ
る、順スタガード型の薄膜トランジスタを含む一表示画
素部分の構造を示す平面図であり、図１（ｂ）は（ａ）
のＡ−Ａで示す薄膜トランジスタ部分の断面図で、図１
（ｃ）は（ａ）のＢ−Ｂで示すゲート配線部３の断面図
である。
【００２３】まず、ガラス等の絶縁基板１上にＣｒ等を
全面に積層し、エッチングにより遮光膜１２を形成し、
その上に窒化シリコン等からなる層間絶縁膜１３、次に
ＩＴＯ等からなるソース電極７、ドレイン電極８及び画
素電極１０を形成する。さらにアモルファスシリコン
（ａ−Ｓｉ）等からなる半導体膜５、及びＳｉＮ等から
なるゲート絶縁膜４を成膜し、それぞれエッチングして
所定パターンに形成する。さらにその後Ｃｒ、Ａｌ等を
積層、パターンニングしてゲート電極２を形成し工程を
完了する。以上の工程にて形成される薄膜トランジスタ
は、ガラス等の絶縁基板１上に遮光膜１２が形成され、
さらに遮光膜１２上にはＳｉＮ等からなる絶縁膜１３が
積層されている。さらに遮光膜１２に相対する絶縁膜１
３上にソース電極７、ドレイン電極８さらにその上に半
導体膜５が所定のパターンに形成され、これらの上にゲ
ート絶縁膜４が積層され、さらにゲート絶縁膜４上にゲ
ート電極２が形成される。本発明による薄膜トランジス
タは、この遮光膜１２をゲート配線３上に延ばし、遮光
膜１２とゲート電極２及びゲート配線３の重なった領域
の面積が、遮光膜１２とドレイン電極８が重なった領域
の３倍以上になるようにする。すなわち、遮光膜の電位
がほぼゲート電極との結合容量で決まるようにパターン
を形成する。
全面に積層し、エッチングにより遮光膜１２を形成し、
その上に窒化シリコン等からなる層間絶縁膜１３、次に
ＩＴＯ等からなるソース電極７、ドレイン電極８及び画
素電極１０を形成する。さらにアモルファスシリコン
（ａ−Ｓｉ）等からなる半導体膜５、及びＳｉＮ等から
なるゲート絶縁膜４を成膜し、それぞれエッチングして
所定パターンに形成する。さらにその後Ｃｒ、Ａｌ等を
積層、パターンニングしてゲート電極２を形成し工程を
完了する。以上の工程にて形成される薄膜トランジスタ
は、ガラス等の絶縁基板１上に遮光膜１２が形成され、
さらに遮光膜１２上にはＳｉＮ等からなる絶縁膜１３が
積層されている。さらに遮光膜１２に相対する絶縁膜１
３上にソース電極７、ドレイン電極８さらにその上に半
導体膜５が所定のパターンに形成され、これらの上にゲ
ート絶縁膜４が積層され、さらにゲート絶縁膜４上にゲ
ート電極２が形成される。本発明による薄膜トランジス
タは、この遮光膜１２をゲート配線３上に延ばし、遮光
膜１２とゲート電極２及びゲート配線３の重なった領域
の面積が、遮光膜１２とドレイン電極８が重なった領域
の３倍以上になるようにする。すなわち、遮光膜の電位
がほぼゲート電極との結合容量で決まるようにパターン
を形成する。
【００２４】次に本発明の実施例の動作について図１０
を用いて説明する。例として、ゲートのオン電圧を＋２
０Ｖ、オフ電圧を−５Ｖ、ドレイン電圧の振幅を＋２Ｖ
から＋１０Ｖとする。また、トランジスタのしきい値電
圧を３Ｖとする。ゲートがオフしてドレイン電極から画
素電極に与えられた所定の電位を保持する場合、遮光膜
の電位はゲート電極及びドレイン電極との容量結合の影
響を受けて変動する。より具体的には、遮光膜の電位変
動はΔＶ＝ΔＶD×ＣD／（ＣD＋ＣG＋ＣS）となる。こ
こで、ΔＶDとして最大１０Ｖ、またＣD＝１として他の
容量を比で表す。まずＣSについては、一般的に遮光膜
はソース電極側とドレイン電極側それぞれが重なった部
分の面積は同じで、かつ遮光膜とソース、ドレイン電極
間の層間絶縁膜は同一である。すなわちＣSとＣDでは、
単位面積あたりの容量は同じで、かつ面積も等しいので
ＣS＝１とする。また、ＣGについてはゲート絶縁膜及び
層間絶縁膜の、比誘電率及び膜厚により異なるが、まず
ここではＣSとＣGで、単位面積あたりの容量が同じであ
ると考えると、ＣSとＣGの比は遮光膜とソース電極及び
ゲート電極の重なった部分の面積の比となり、本発明で
は面積比が３倍以上とするので、ここでＣG＝３とす
る。従って遮光膜の電位変動（ΔＶ）はΔＶ＝１０Ｖ×
１／（１＋３＋１）＝２．０Ｖとなり、遮光膜の初期電
位をグラウンドと考えると、トランジスタのオフ時の遮
光膜の電位変動はトランジスタのしきい値電圧よりも低
くなる。よって、トランジスタのオフ時にリーク電流が
発生することがなく、良好なオフ特性が得られる。ま
た、層間絶縁膜及びゲート絶縁膜の比誘電率及び膜厚に
より、ＣGの単位面積あたりの容量がＣSより小さい場合
には、面積比を３倍以上とることにより、遮光膜の電位
変動をトランジスタのしきい値電圧以下とすることがで
きる。また、トランジスタのしきい値電圧が３Ｖ以下の
場合でも同様に面積比を３倍以上に大きくすることによ
り、良好なオフ特性を実現できるしきい値となる。しか
も遮光膜とチャネル部及びソース電極部との容量結合
は、遮光膜とゲート電極との容量結合に比べ小さいた
め、遮光膜の電位はチャネル部及びソース電極の電位の
変動の影響をほとんど受けず、オン電流が低減するなど
トランジスタのオン特性を悪化させることがない。次
に、ゲートがオフして−５Ｖになり、トランジスタが保
持状態となる場合には、遮光膜の電位もゲート電極との
容量結合によりゲート電極の電位とほぼ同等の電位とな
る。しかも、チャネル部及びソース電極部の電位の変動
の影響をほとんど受けないため、リーク電流が発生する
などトランジスタのオフ特性を悪化させることがない。
を用いて説明する。例として、ゲートのオン電圧を＋２
０Ｖ、オフ電圧を−５Ｖ、ドレイン電圧の振幅を＋２Ｖ
から＋１０Ｖとする。また、トランジスタのしきい値電
圧を３Ｖとする。ゲートがオフしてドレイン電極から画
素電極に与えられた所定の電位を保持する場合、遮光膜
の電位はゲート電極及びドレイン電極との容量結合の影
響を受けて変動する。より具体的には、遮光膜の電位変
動はΔＶ＝ΔＶD×ＣD／（ＣD＋ＣG＋ＣS）となる。こ
こで、ΔＶDとして最大１０Ｖ、またＣD＝１として他の
容量を比で表す。まずＣSについては、一般的に遮光膜
はソース電極側とドレイン電極側それぞれが重なった部
分の面積は同じで、かつ遮光膜とソース、ドレイン電極
間の層間絶縁膜は同一である。すなわちＣSとＣDでは、
単位面積あたりの容量は同じで、かつ面積も等しいので
ＣS＝１とする。また、ＣGについてはゲート絶縁膜及び
層間絶縁膜の、比誘電率及び膜厚により異なるが、まず
ここではＣSとＣGで、単位面積あたりの容量が同じであ
ると考えると、ＣSとＣGの比は遮光膜とソース電極及び
ゲート電極の重なった部分の面積の比となり、本発明で
は面積比が３倍以上とするので、ここでＣG＝３とす
る。従って遮光膜の電位変動（ΔＶ）はΔＶ＝１０Ｖ×
１／（１＋３＋１）＝２．０Ｖとなり、遮光膜の初期電
位をグラウンドと考えると、トランジスタのオフ時の遮
光膜の電位変動はトランジスタのしきい値電圧よりも低
くなる。よって、トランジスタのオフ時にリーク電流が
発生することがなく、良好なオフ特性が得られる。ま
た、層間絶縁膜及びゲート絶縁膜の比誘電率及び膜厚に
より、ＣGの単位面積あたりの容量がＣSより小さい場合
には、面積比を３倍以上とることにより、遮光膜の電位
変動をトランジスタのしきい値電圧以下とすることがで
きる。また、トランジスタのしきい値電圧が３Ｖ以下の
場合でも同様に面積比を３倍以上に大きくすることによ
り、良好なオフ特性を実現できるしきい値となる。しか
も遮光膜とチャネル部及びソース電極部との容量結合
は、遮光膜とゲート電極との容量結合に比べ小さいた
め、遮光膜の電位はチャネル部及びソース電極の電位の
変動の影響をほとんど受けず、オン電流が低減するなど
トランジスタのオン特性を悪化させることがない。次
に、ゲートがオフして−５Ｖになり、トランジスタが保
持状態となる場合には、遮光膜の電位もゲート電極との
容量結合によりゲート電極の電位とほぼ同等の電位とな
る。しかも、チャネル部及びソース電極部の電位の変動
の影響をほとんど受けないため、リーク電流が発生する
などトランジスタのオフ特性を悪化させることがない。
【００２５】図２は本発明の第２の実施態様例による薄
膜トランジスタの構造を示すものであり、図２（ａ）は
逆スタガード型構造の薄膜トランジスタを用いた一表示
画素部分の平面図であり、図２（ｂ）は（ａ）のＣ−Ｃ
で示す断面図、また図２（ｃ）は（ａ）のＤ−Ｄで示す
断面図である。
膜トランジスタの構造を示すものであり、図２（ａ）は
逆スタガード型構造の薄膜トランジスタを用いた一表示
画素部分の平面図であり、図２（ｂ）は（ａ）のＣ−Ｃ
で示す断面図、また図２（ｃ）は（ａ）のＤ−Ｄで示す
断面図である。
【００２６】まず、ガラス等の絶縁基板１上にＣｒ等に
よりゲート電極２を形成し、その上にＳｉＮ等からなる
ゲート絶縁膜４、次にａ−Ｓｉ等からなる半導体膜５、
さらにｎ+−ａ−Ｓｉ等からなるオーミックコンタクト
膜６を連続的に成膜する。その後ｎ+−ａ−Ｓｉ膜及び
ａ−Ｓｉ膜をエッチングによりパターンニングし、さら
にゲート絶縁膜を所定パターンにエッチングする。次
に、ソース、ドレイン電極としてＡｌ、Ｃｒ等の金属膜
を積層しパターンニングしてソース、ドレイン電極７、
８を形成する。さらにＩＴＯ等の透明導電膜を積層、パ
ターンニングして画素電極１０を形成し、トランジスタ
チャネル部のｎ+−ａ−Ｓｉ膜を除去した後、保護膜１
１としてＳｉＮ等を積層、パターンニングする。最後に
Ａｌ、Ｃｒ等の不透明膜を積層、パターンニングして遮
光膜１２を形成して、ＴＦＴの形成を完了する。以上の
工程にて形成される薄膜トランジスタは、ガラス等の絶
縁基板１上にゲート電極が形成され、さらにゲート電極
上にはＳｉＮ等からなるゲート絶縁膜が積層されてい
る。さらにゲート電極に相対するゲート絶縁膜上に半導
体膜及びオーミックコンタクト膜が所定のパターンに形
成され、そのオーミックコンタクト膜に接続してソース
及びドレイン電極が形成され、さらにソース電極には画
素電極が接続されている。さらにその上に保護膜が形成
され、その保護膜上にトランジスタのチャネル部を覆
い、かつゲート電極またはゲート配線に広い面積でオー
バラップするように遮光膜が形成されている。
よりゲート電極２を形成し、その上にＳｉＮ等からなる
ゲート絶縁膜４、次にａ−Ｓｉ等からなる半導体膜５、
さらにｎ+−ａ−Ｓｉ等からなるオーミックコンタクト
膜６を連続的に成膜する。その後ｎ+−ａ−Ｓｉ膜及び
ａ−Ｓｉ膜をエッチングによりパターンニングし、さら
にゲート絶縁膜を所定パターンにエッチングする。次
に、ソース、ドレイン電極としてＡｌ、Ｃｒ等の金属膜
を積層しパターンニングしてソース、ドレイン電極７、
８を形成する。さらにＩＴＯ等の透明導電膜を積層、パ
ターンニングして画素電極１０を形成し、トランジスタ
チャネル部のｎ+−ａ−Ｓｉ膜を除去した後、保護膜１
１としてＳｉＮ等を積層、パターンニングする。最後に
Ａｌ、Ｃｒ等の不透明膜を積層、パターンニングして遮
光膜１２を形成して、ＴＦＴの形成を完了する。以上の
工程にて形成される薄膜トランジスタは、ガラス等の絶
縁基板１上にゲート電極が形成され、さらにゲート電極
上にはＳｉＮ等からなるゲート絶縁膜が積層されてい
る。さらにゲート電極に相対するゲート絶縁膜上に半導
体膜及びオーミックコンタクト膜が所定のパターンに形
成され、そのオーミックコンタクト膜に接続してソース
及びドレイン電極が形成され、さらにソース電極には画
素電極が接続されている。さらにその上に保護膜が形成
され、その保護膜上にトランジスタのチャネル部を覆
い、かつゲート電極またはゲート配線に広い面積でオー
バラップするように遮光膜が形成されている。
【００２７】第１の実施態様例同様に、本実施態様例に
よる薄膜トランジスタの遮光膜の形状は、遮光膜とゲー
ト電極の重なった部分の面積が、遮光膜とドレイン電
極、遮光膜とチャネル部及び遮光膜とソース電極それぞ
れの重なった部分の面積の和以上になるようにする。す
なわち、遮光膜の電位がほぼゲート電極との容量結合で
決まるようにパターンを形成する。これにより、第１の
実施例同様に遮光膜の電位はほぼゲート電極との容量結
合で決まる。
よる薄膜トランジスタの遮光膜の形状は、遮光膜とゲー
ト電極の重なった部分の面積が、遮光膜とドレイン電
極、遮光膜とチャネル部及び遮光膜とソース電極それぞ
れの重なった部分の面積の和以上になるようにする。す
なわち、遮光膜の電位がほぼゲート電極との容量結合で
決まるようにパターンを形成する。これにより、第１の
実施例同様に遮光膜の電位はほぼゲート電極との容量結
合で決まる。
【００２８】以上本発明による薄膜トランジスタによれ
ば、電気的にフローティングな状態にある遮光膜の電位
を、新たにプロセス負荷を追加すること無くゲート電極
の電位とほぼ同等にすることができるため、表示特性の
良い高品位な液晶表示装置を得る事ができる。
ば、電気的にフローティングな状態にある遮光膜の電位
を、新たにプロセス負荷を追加すること無くゲート電極
の電位とほぼ同等にすることができるため、表示特性の
良い高品位な液晶表示装置を得る事ができる。
【００２９】
【発明の効果】本発明による効果は、表示特性の良い高
品位な液晶表示装置を、低コストで得られることであ
る。その理由は、電気的にフローティングな状態にある
遮光膜の電位が、トランジスタのオフ時にゲート電極と
ほぼ同電位となるためであり、これによりトランジスタ
の特性が安定するようになるためである。また、上記の
構造の薄膜トランジスタを形成するのに新たなプロセス
の負荷が必要ないためである。
品位な液晶表示装置を、低コストで得られることであ
る。その理由は、電気的にフローティングな状態にある
遮光膜の電位が、トランジスタのオフ時にゲート電極と
ほぼ同電位となるためであり、これによりトランジスタ
の特性が安定するようになるためである。また、上記の
構造の薄膜トランジスタを形成するのに新たなプロセス
の負荷が必要ないためである。
【図１】本発明の第１の実施例による順スタガード型の
薄膜トランジスタを含む一表示画素部分の平面図
（ａ）、 Ａ−Ａ線で切断したときの断面図（ｂ）、及
びＢ−Ｂ線で切断したときの断面図（ｃ）である。
薄膜トランジスタを含む一表示画素部分の平面図
（ａ）、 Ａ−Ａ線で切断したときの断面図（ｂ）、及
びＢ−Ｂ線で切断したときの断面図（ｃ）である。
【図２】本発明の第２の実施例による逆スタガード型の
薄膜トランジスタを含む一表示画素部分の平面図
（ａ）、 Ｃ−Ｃ線で切断したときの断面図（ｂ）、及
びＤ−Ｄ線で切断したときの断面図（ｃ）である。
薄膜トランジスタを含む一表示画素部分の平面図
（ａ）、 Ｃ−Ｃ線で切断したときの断面図（ｂ）、及
びＤ−Ｄ線で切断したときの断面図（ｃ）である。
【図３】従来の順スタガード型の薄膜トランジスタを含
む一表示画素部分の平面図（ａ）、 Ｅ−Ｅ線で切断し
たときの断面図（ｂ）、及びＦ−Ｆ線で切断したときの
断面図（ｃ）である。
む一表示画素部分の平面図（ａ）、 Ｅ−Ｅ線で切断し
たときの断面図（ｂ）、及びＦ−Ｆ線で切断したときの
断面図（ｃ）である。
【図４】図３の順スタガード型の薄膜トランジスタの容
量結合を示した図。
量結合を示した図。
【図５】一般的な薄膜トランジスタアレイの配線配列を
示す平面図。
示す平面図。
【図６】従来の薄膜トランジスタの、トランジスタオフ
時の各電極の電位を示す図。
時の各電極の電位を示す図。
【図７】従来の逆スタガード型の薄膜トランジスタを含
む一表示画素部分の平面図（ａ）、 Ｇ−Ｇ線で切断し
たときの断面図（ｂ）、及びＨ−Ｈ線で切断したときの
断面図（ｃ）である。
む一表示画素部分の平面図（ａ）、 Ｇ−Ｇ線で切断し
たときの断面図（ｂ）、及びＨ−Ｈ線で切断したときの
断面図（ｃ）である。
【図８】従来の薄膜トランジスタを含む一表示画素部分
の平面図（ａ）、Ｉ−Ｉ線で切断したときの断面図
（ｂ）、及びＪ−Ｊ線で切断したときの断面図（ｃ）で
ある。
の平面図（ａ）、Ｉ−Ｉ線で切断したときの断面図
（ｂ）、及びＪ−Ｊ線で切断したときの断面図（ｃ）で
ある。
【図９】一般的なアクティブマトリクス型液晶表示装置
の断面図である。
の断面図である。
【図１０】本発明による薄膜トランジスタの、各電極の
電位を示す図である。
電位を示す図である。
１ ガラス基板 ２ ゲート電極 ３ ゲート配線 ４ ゲート絶縁膜 ５ 半導体膜 ６ オーミックコンタクト膜 ７ ソース電極 ８ ドレイン電極 ９ ドレイン配線 １０ 画素電極 １１ 保護膜 １２ 遮光膜 １３ 層間絶縁膜 １４ コンタクトホール １５ 対向基板 １６ ＴＦＴ基板 １７ 偏光板 １８ バックライト １９ 液晶
Claims (4)
- 【請求項１】 透明絶縁基板上に形成された、ゲート配
線、ドレイン配線及びその交差部に形成された、少なく
ともチャネル領域を遮光する遮光膜を有する薄膜トラン
ジスタにおいて、前記遮光膜を前記ドレイン配線との重
なり部分を除く前記ゲート配線の一部と重なるように延
在形成することにより、遮光膜とゲート電極及びゲート
配線間との結合容量が、遮光膜とドレイン電極間の結合
容量の少なくとも３倍となるよう形成したことを特徴と
する薄膜トランジスタ。 - 【請求項２】 請求項１の薄膜トランジスタにおいて、
遮光膜とゲート配線が重なった領域の面積が、遮光膜と
ドレイン電極が重なった領域の面積の３倍以上となるよ
うにパターン化することにより、遮光膜とゲート電極及
びゲート配線間との結合容量が、遮光膜とドレイン電極
間の結合容量の少なくとも３倍となるよう形成したこと
を特徴とする薄膜トランジスタ。 - 【請求項３】 請求項１又は２の薄膜トランジスタにお
いて、その薄膜トランジスタは少なくとも、透明絶縁基
板上にトランジスタのチャネル部を覆う遮光膜及び該遮
光膜上に積層された絶縁膜、さらに該絶縁膜上に形成さ
れたソース、ドレイン電極及びソース、ドレイン電極上
に半導体膜、ゲート絶縁膜及びゲート電極を有すること
を特徴とする薄膜トランジスタ。 - 【請求項４】 請求項１又は２の薄膜トランジスタにお
いて、その薄膜トランジスタは少なくとも、透明絶縁基
板上にゲート電極及びゲート電極上に積層されたゲート
絶縁膜、さらにその上に形成された半導体膜、さらにそ
の半導体膜上に接続されたソース、ドレイン電極及びさ
らにその上に保護層が積層され、その保護層上にトラン
ジスタのチャネル部を覆う遮光膜を有していることを特
徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22396496A JP3145931B2 (ja) | 1996-08-26 | 1996-08-26 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22396496A JP3145931B2 (ja) | 1996-08-26 | 1996-08-26 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1070277A JPH1070277A (ja) | 1998-03-10 |
| JP3145931B2 true JP3145931B2 (ja) | 2001-03-12 |
Family
ID=16806456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22396496A Expired - Fee Related JP3145931B2 (ja) | 1996-08-26 | 1996-08-26 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3145931B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4020227A1 (de) * | 1990-06-26 | 1992-01-02 | Celi Antonio Maria Dipl Ing | Verfahren und vorrichtung zur aufarbeitung verbrauchter geraetebatterien |
| JP2000075280A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 液晶表示装置 |
| US7800718B2 (en) | 2007-08-02 | 2010-09-21 | Seiko Epson Corporation | Electro-optical device and electronic apparatus having a light-shielding film at least partially overlapping with a transistor in plan view and having a plurality of openings overlapping with the transistor |
| KR102437444B1 (ko) | 2008-11-21 | 2022-08-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| JP2015181194A (ja) * | 2009-07-29 | 2015-10-15 | Ｎｌｔテクノロジー株式会社 | トランジスタ回路 |
| JP5528039B2 (ja) * | 2009-09-15 | 2014-06-25 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
| KR102162746B1 (ko) | 2009-10-21 | 2020-10-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 아날로그 회로 및 반도체 장치 |
| US8648397B2 (en) | 2009-12-17 | 2014-02-11 | Sharp Kabushiki Kaisha | Semiconductor device, active matrix substrate and display device |
| JP5418421B2 (ja) | 2010-06-21 | 2014-02-19 | カシオ計算機株式会社 | 液晶表示素子 |
| US8772752B2 (en) * | 2011-05-24 | 2014-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6350984B2 (ja) | 2014-04-24 | 2018-07-04 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | 薄膜トランジスタ及び表示装置 |
| CN107533819A (zh) * | 2015-05-25 | 2018-01-02 | 夏普株式会社 | 显示装置的驱动电路 |
-
1996
- 1996-08-26 JP JP22396496A patent/JP3145931B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1070277A (ja) | 1998-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6262784B1 (en) | Active matrix display devices having improved opening and contrast ratios and methods of forming same and a storage electrode line | |
| US7259820B2 (en) | Active matrix type liquid crystal display device and method of manufacturing the same | |
| KR101293950B1 (ko) | 표시기판 및 이를 갖는 표시패널 | |
| JP2616160B2 (ja) | 薄膜電界効果型トランジスタ素子アレイ | |
| US5751381A (en) | Active matrix LCD device with image signal lines having a multilayered structure | |
| US6259200B1 (en) | Active-matrix display apparatus | |
| EP0668526B1 (en) | A liquid crystal display device | |
| US6310668B1 (en) | LCD wherein opening in source electrode overlaps gate electrode to compensate variations in parasitic capacitance | |
| US7626646B2 (en) | Substrate for display device and display device equipped therewith | |
| US8810757B2 (en) | Liquid crystal display device including a light-blocking member | |
| JPH1031235A (ja) | 液晶表示装置 | |
| KR19980027502A (ko) | 액정 표시 소자 및 그 제조방법 | |
| KR20030034974A (ko) | 액정 표시장치의 기판 구조 | |
| JP3145931B2 (ja) | 薄膜トランジスタ | |
| US7936424B2 (en) | Liquid crystal display panel with light leakage prevention film and method for manufacturing the same | |
| US7956944B2 (en) | Liquid crystal display device having light blocking line disposed on same layer as gate line | |
| US20030058377A1 (en) | Array substrate for liquid crystal display substrate having high aperture ratio and method for fabricating the same | |
| JPH06130418A (ja) | アクティブマトリクス基板 | |
| JPH10253988A (ja) | 液晶表示装置 | |
| JP2677248B2 (ja) | アクティブマトリクス液晶表示パネル | |
| KR100606962B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JPH05224236A (ja) | アクティブマトリクス型液晶表示装置 | |
| JP3308100B2 (ja) | Ｔｆｔ型液晶表示装置 | |
| KR101006437B1 (ko) | 박막 트랜지스터 표시판 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990413 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080105 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090105 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100105 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |