JP3117910B2

JP3117910B2 - 組み合わせ論理回路及びその設計方法

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Publication number: JP3117910B2
Application number: JP08097070A
Authority: JP
Inventors: 公良宇佐美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-04-19
Filing date: 1996-04-18
Publication date: 2000-12-18
Anticipated expiration: 2016-04-18
Also published as: JPH09162720A; US5818256A; US5594368A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大規模半導体集積
回路の消費電力を低減する技術に関する。特に、本発明
は、大規模半導体集積回路で用いられる消費電力の小さ
な組み合わせ論理回路及びその設計方法に関するもので
ある。

【０００２】

【従来の技術】ＣＭＯＳ回路の消費電力は、大部分が負
荷の充放電によるダイナミック・パワーであり、これは
印加されている動作電圧の２乗に比例する。消費電力を
低減化する方法として、動作電圧を下げる方法はきわめ
て効果的であるが、動作電圧を下げるとトランジスタの
ドレイン電流が減少するため、回路の遅延時間が増大
し、性能低下を引き起こす。

【０００３】たとえば、図２２に示すような組み合わせ
論理回路を低消費電力化する際に、各ゲートの動作電圧
をすベて下げてしまうと、もともとタイミング・クリテ
ィカルパスだったところは、タイミング・スペックを満
足できなくなる。

【０００４】いっぽう、論理回路の中で、すべてのパス
がクリティカルパスになっているわけではない。そこ
で、クリティカルパスに乗っていない部分のゲートに対
してのみ、動作電圧を下げることが可能である。ところ
が、ＣＭＯＳ回路の場合には、以下に説明するように、
低い動作電圧で動かすゲートと高い動作電圧で動かすゲ
ートのインターフエース部分に、ＤＣ電流防止用のレベ
ルコンバータ回路が必要となる。

【０００５】ここで、レベルコンパータが何故必要なの
かについて、説明を加える。ＣＭＯＳ論理回路中で、２
つの異なる動作電圧を使用する場合、図２３に示すよう
に、低動作電圧（動作電圧ＶＤＤＬ）で動かす回路と高
動作電圧（動作電圧ＶＤＤＨ）で動かす回路をダイレク
トに接続すると、インターフエース部分で、ＤＣ電流が
流れてしまう。

【０００６】この理由は、図中のノードＮ１がハイレベ
ル（動作電圧ＶＤＤＨ）のとき、ＶｔｈｐをＰチャネル
トランジスタＭＰ１のしきい値として、もし動作電圧Ｖ
ＤＤＬが動作電圧ＶＤＤＬ＜動作電圧ＶＤＤＨーＶｔｈ
ｐを満たす程度に低い場合、ＰチャネルトランジスタＭ
Ｐ１は完全にオフせず、ＮチヤネルトランジスタＭＮ１
を介して、動作電圧ＶＤＤＨからＶＳＳに向かってＤＣ
電流が流れる。ＤＣ電流が流れることによる電力消量は
非常に大きいので、通常、ＤＣ電流が流れないようにす
る回路（レベルコンバータ）をインターフエース部分に
挟む方法をとる。

【０００７】典型的なレベルコンバータ回路を図２４に
示す。このレベルコンバータ回路は、一方のドレインが
他方のゲートに接続された一対のＰチヤネルトランジス
タＭＰ２、ＭＰ３からなっている。Ｐチヤネルトランジ
スタＭＰ２は、ＮチヤネルトランジスタＭＮ２によって
接地レベルに接続され、他方のＰチヤネルトランジスタ
ＭＰ３は、第２のＮチヤネルトランジスタＭＮ３によっ
て接地レベルに接続されている。これらＮチヤネルトラ
ンジスタＭＮ２、ＭＮ３は、動作電圧ＶＤＤＬで動作
し、やはり動作電圧ＶＤＤＬで動作するゲートの出力信
号によってオンオフするが、ＮチヤネルトランジスタＭ
Ｎ３にはインバータが設けられているので、一方がオン
したときは他方がオフする。

【０００８】なお、動作電圧ＶＤＤＨで動かす回路の出
力に、動作電圧ＶＤＤＬで動かす回路を直接接続して
も、こちらのほうは図２３の場合と異なり、ＤＣ電流が
流れる問題はない。即ち、動作電圧ＶＤＤＬで動かす回
路の入力のハイレベルが動作電圧ＶＤＤＨまで引き上げ
られるため、Ｐチヤネルトランジスタは完全にオフす
る。

【０００９】

【発明が解決しようとする課題】しかしながら、レベル
コンバータは、ＤＣ電流を遮断するはたらきをもつもの
の、スイッチングの際にかなり大きなダイナミック・パ
ワーを消費する。したがって、レベルコンバータの個数
が多くなればなるほど、レベルコンバータ全体で消費す
るパワーが増え、消資電力低減化の効果を弱めてしま
う。

【００１０】例えば、図２２に与えられた論理回路に対
し、タイミング制約を満たしながら、動作電圧ＶＤＤＨ
を与えるゲートと動作電圧ＶＤＤＬを与えるゲートを決
定する際に、従来技術では、図２５のような構造が生成
されてしまう場合があった。図中、ハッチングで区別さ
れた動作電圧ＶＤＤＬゲートの出力と動作電圧ＶＤＤＨ
ゲートの間に、レベルコンバータが設けられてる。すな
わち、図２５に示す構造では、動作電圧ＶＤＤＬゲート
の出力が動作電圧ＶＤＤＨゲートの入力に入る接続構造
をたくさん抱えており、そのため多数のレベルコンバー
タが必要である。

【００１１】レベルコンバータの設置自体、かなり大き
なダイナミック・パワーを消費するため、多数のレベル
コンバータを挿入する構造は、消費電力を低減化すると
いう目的に合致しない。したがって、これまで論理回路
の一部分のゲートに対して、動作電圧を下げて消費電力
を下げる試みはなされていなかった。

【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、大規模半導体
集積回路の消費電力を低減することである。

【００１３】また、その他の目的は、大規模半導体集積
回路で用いられる消費電力の小さな組み合わせ論理回路
及びその設計方法を提供することである。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の組み合わせ論理回路は、少なくとも１つの
主入力端子と少なくとも１つの主出力端子を備え、入力
ノードと出力ノードを持ち第１の動作電圧で駆動される
複数の第１のゲートと、入力ノードと出力ノードを持ち
前記第１の動作電圧よりも低い第２の動作電圧で駆動さ
れる複数の第２のゲートとを備え、前記第２のゲートの
すべての出力ノードは、前記第２のゲートの入力ノード
と前記主出力端子のいずれかのみに接続されていること
を特徴とする。

【００１５】又、本発明の組み合わせ論理回路を設計す
る方法は、少なくとも１つの主入力端子と、少なくとも
１つの主出力端子と、それらの間に接続された論理ゲー
トを備えた組み合わせ論理回路に適用され、前記論理ゲ
ートの全体に第１の動作電圧を供給した場合に所定のタ
イミング・スペックを満足する論理回路を設計する段階
と、前記主出力端子から前記主入力端子へ向かって、前
記論理ゲートの夫々について１つづつ前記第１の動作電
圧を、前記第１の動作電圧よりも低い第２の動作電圧に
変更できるか否かを検討する段階を含み、前記検討段階
では、前記論理ゲートの１つへ前記第２の動作電圧を与
えた場合に、前記論理回路全体で前記タイミング・スペ
ックを満たせばその論理ゲートへ供給する電圧を前記第
２の動作電圧に決定され、前記タイミング・スペックを
満たさなければその論理ゲート及びその入力端子に接続
されている論理ゲートへ供給する電圧を前記第１の動作
電圧に決定することを特徴とする。

【００１６】上述の如き構成によれば、一般的な実施形
態では、論理回路のゲートは動作電圧によって、次のよ
うにクラスタ化される。先ず、主入力端子側には最も高
い動作電圧で動かすゲートがクラスタ化し、さらに、そ
のクラスタの出カに、その次に高い動作電圧で動かすゲ
ートをクラスタ化して接続し、以下同様に次々に接続し
て、最後に、最も主出力端子に近い側に最も低い動作電
圧で動かすゲートをクラスタ化して接続される。本発明
の回路構造では、レベルコンパータの個数を、最大でも
出力ピンと同数に抑えることができるため、消費電力低
減化の効果が非常に大きい。

【００１７】

【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を用いながら説明する。

【００１８】図１は、本発明を利用して設計されたゲー
トアレイやスタンダードセル等のＡＳＩＣチツプの全体
を示す図である。このＬＳＩチップは、大まかに３つの
部分からなっている。すなわち、外部回路との接続を行
うＩ／Ｏ部、予め回路構造の設計されているメガセルで
構成される機能ブロックＭＣ及びＭＢ１ー３、そして、
ランダムロジック部を構成する機能ブロックＲＬ１ー５
によってこのＬＳＩチップが構成される。ここで、メガ
セルＭＣは、メモリ部分であり、メガセルＭＢ１ー３は
マクロブロックである。

【００１９】この内、本発明による設計方法に適した部
分は、ロジックを実現するランダムロジック部ＲＬ１ー
５である。又、マイクロプロセツサやDSP 等のフルカス
タム・チツブに応用する場合には、主にその制御ロジッ
ク部分に適用すると効果がある。

【００２０】機能ブロックＲＬ１ー５は単体としては組
合わせ回路であり、図２に例示するように、フリップフ
ロップを介して信号のやり取りを行う。夫々の機能ブロ
ックＲＬのランダムロジックを構成するゲートは、矢印
のように一般に複数の信号パスを形成して接続してい
る。そして、同一機能ブロックであっても、内部の信号
パスの遅延時間は異なる。タイミング・スペックを満た
す信号パス上の各ゲートについては、供給される動作電
圧を下げることのできる可能性がある。本発明は、この
ように、個々の機能ブロック内部の信号パスを調査し
て、構成ゲートの一部について、低い動作電圧を与える
ことにより低消費電力構造を実現するものである。

【００２１】図２２に示す組み合わせ論理回路を用い
て、このような機能ブロックを低消費電力構造に設計す
る方法を説明する。主入力端子（ｉ１−ｉ５）や主出力
端子（ｏ１−ｏ５）において、実際に信号が有効となる
時刻を信号到着時刻ＡＴとし、入力信号に応じて主出力
端子（ｏ１−ｏ５）等で出力される信号が有効となって
いなければならない時刻を信号要求時刻ＲＴとする。即
ち、主入力端子でのＡＴと主出力端子でのＲＴとの差異
が、この回路に与えられたタイミング制約である。

【００２２】この論理回路全体の性能低下を引き起こす
ことなく消費電力を減らすためには、与えられたタイミ
ング制約を違反することなく、動作電圧ＶＤＤＨで動か
す回路部分と動作電圧ＶＤＤＬで動かす回路部分を、図
２２の論理回路の中で形成する必要がある。さらに、消
費電力を最小にするためには、レベルコンバータの個数
を最小にし、かつ、動作電圧ＶＤＤＬで動かす回路部分
ができるだけ多くなるようにする必要がある。その為
に、動作電圧ＶＤＤＬで動作するゲートの後には、動作
電圧ＶＤＤＨで動作するゲートは置かないことを条件と
して設定する。

【００２３】まず、図２２に与えられた回路中のすベて
の論理ゲートが、動作電圧ＶＤＤＨで動作していると仮
定する。そして図２２の回路全体に対し、スタティック
・パス解析というよく知られた手法を施し、各主出力端
子での信号到着時刻ＡＴを計算する。一方、各主出力端
子について信号要求時刻ＲＴはタイミング制約として与
えられているから、ＲＴとＡＴの差を取ることにより、
各主出力端子でのタイミング余裕（Ｓｌａｃｋ）が求め
られる。

【００２４】タイミング余裕があれば（すなわちＳｌａ
ｃｋが正の値であれば）、その主出力端子に接続したゲ
ートへの供給電圧を下げることのできる可能性がある。
しかし、タイミング余裕がなければ（すなわちＳｌａｃ
ｋがゼロか負の値であれば）、その主出力端子に接続し
たゲートへの供給電圧を下げることはできない。十分の
タイミング余裕のある主出力端子について、以下の処理
をおこなう。ここでは説明のため、ｏ１、ｏ２、ｏ３、
ｏ４のすべてにおいて、Ｓｌａｃｋが正であるものと仮
定する。ｏ１、ｏ２、ｏ３、ｏ４をひとつづつ順に処理
していく。選ぶ順序については経験則に従う。有効な順
序の例としては、Ｓｌａｃｋの大きい順に選ぶ方法、又
は接続している負荷容量の大きい順に選ぶ方法等があ
る。

【００２５】ここでは、最初にｏ１を選んだものとす
る。ｏ１から回路の接続をたどって、上流に向けて動作
電圧ＶＤＤＬ（例えば、３．３Ｖ）の採用の可能性を探
索していく。ここでは探索に、Depth-First-Searchと呼
ばれる、深さ方向にたどっていく方法を使う。別の探索
方法に、Breadth-First-Searchもある。これらはグラフ
理論に基づくもので、"Horowitz, Ellis, et al.; Fund
amentals of Data Structures in C, Computer Science
Press, 1994" 等に一般的な実装方法の説明がある。

【００２６】ｏ１から回路の接続をたどると、ゲートＧ
８に出会う。そこで、ゲートＧ８に対して動作電圧ＶＤ
ＤＬを供給した場合の、Ｇ８のゲート遅延（Ｄ８ー動作
電圧ＶＤＤＬ）を計算する。Ｇ８に対して動作電圧ＶＤ
ＤＨが与えられていたときのゲート遅延（Ｄ８ー動作電
圧ＶＤＤＨ）に比べると、Ｄ８−動作電圧ＶＤＤＬは大
きくなる。このＤ８ー動作電圧ＶＤＤＬの値を用いて、
図２２の論理回路全体に対し、再度スタティック・パス
解析を施す。そして、その結果、ｏ１からｏ４でのＳｌ
ａｃｋが負にならなければ、Ｇ８には動作電圧ＶＤＤＬ
を与えることができると判断し、さらに主入力端子に向
けて探索を進める。以後、Ｇ８のゲート遅延としては、
Ｄ８ー動作電圧ＶＤＤＬの値を使う。

【００２７】次に出会うのはゲートＧ５であり、今度は
Ｇ５に対して動作電圧ＶＤＤＬを供給することを試み
る。しかし、Ｇ５の出力にはＧ８だけでなくＧ９も接続
されている。このような場合、先ずＧ９に動作電圧ＶＤ
ＤＬを与えることができるかどうかを調べなければなら
ない。ディレイ計算およびスタティック・パス解析の結
果、Ｇ９及びＧ５に動作電圧ＶＤＤＬを与えることがで
きると判断されれば、探索を進めて、次にＧ１およびＧ
３に動作電圧ＶＤＤＬが供給できないかを試みるＧ１と
Ｇ３のどちらを先にチエックするかについては経験則に
従う。

【００２８】このようにして、動作電圧ＶＤＤＬを供給
する試みと探索を、Ｓｌａｃｋが非負であるかぎり続け
る。そして、Ｓｌａｃｋが負となるか、主入力端子に刻
達したら、次の主出力端子に移り、調査および上記と同
様の試みを始める。以上の手続きを全ての主出力端子か
ら行えば、動作電圧ＶＤＤＬ供給の可能性を回路全体の
ゲートについて調べることができる。

【００２９】上記実施形態で述べたとおり、ここでひと
つ注意すべきはフアンアウトに対する考慮である。即
ち、もし調査対象のゲートの出力に複数のゲートが接続
されていれば、それら下流のゲートを先に調査しなけれ
ばならない。たとえば、Ｇ８に動作電圧ＶＤＤＬを供給
できることがわかって、次にＧ５に動作電圧ＶＤＤＬ供
給を試みるとする。一方、動作電圧ＶＤＤＬで動作する
ゲートの後には、動作電圧ＶＤＤＨで動作するゲートは
置いてはならない。Ｇ５の出力には、Ｇ８のみならずＧ
９が接続しているから、Ｇ５に動作電圧ＶＤＤＬを与え
ることができるという前提条件として、Ｇ９も動作電圧
ＶＤＤＬを供給ができなければならない。

【００３０】このように、与えられた論理回路内の接続
構造として、主入力端子ー＞動作電圧ＶＤＤＨクラスタ
ー＞動作電圧ＶＤＤＬクラスター＞レベルコンバーター
＞主出力端子という、図３に示す構造が完結する。その
結果、主入力端子から主出力端子への信号の経路として
は、次の何れかを取る。

【００３１】（１）主入力端子ー＞動作電圧ＶＤＤＨが
供給されるゲートー＞動作電圧ＶＤＤＬが供給されるゲ
ートー＞レベルコンバーター＞主出力端子または（２）主入力端子ー＞動作電圧ＶＤＤＬが供給されるゲ
ートー＞レベルコンバーター＞主出力端子または（３）主入力端子ー＞動作電圧ＶＤＤＨが供給されるゲ
ートー＞主出力端子上記（３）の場合には、動作電圧ＶＤＤＬが供給される
ゲートが入っていないため、レベルコンバータは不要と
なっている。

【００３２】上記（１）乃至（３）のいずれの構造に
も、「動作電圧ＶＤＤＬが供給されるゲートー＞動作電
圧ＶＤＤＨが供給されるゲート」という接続構造は出現
しないため、与えられた論理回路内部で、ゲート間にレ
ベルコンバータを挿入する必要はない。

【００３３】このようにして、すべての主出力端子から
の探索および動作電圧ＶＤＤＬ供給の試みが終了する
と、最終的に、図３に示すように、図中ハッチングで区
別された動作電圧ＶＤＤＬが供給されるゲート群と、動
作電圧ＶＤＤＨが供給されるゲート群が、それぞれ出力
側と入力側にクラスタ化した回路構造が形成される。与
えられた論理回路外部へ出力する際に、０〜動作電圧Ｖ
ＤＤＨの電圧振幅が必要なら、動作電圧ＶＤＤＬが供給
されるゲート群（動作電圧ＶＤＤＬクラスタ）と主出力
端子の間に、レベルコンバータを挿入する。

【００３４】以上の処理は、各ゲートについて、図４に
示したようなテーブルをメモリ上に作成して行われる。
このテーブルには、各エントリに３つの属性が与えられ
ている。すなわち、各ゲートの識別記号に対して、その
ゲートが既に探索されているか否かを示すフィールド "
Visited"、及びそのゲートに与えられている供給電圧レ
ベル "L/H" が対応づけられている。"Visited" の初期
値は"No"、であり、"L/H" の初期値は"H" である。

【００３５】以下、本発明による処理手順の詳細を図５
のフローチャートを参照しながら説明する。先ず、ステ
ップ１で、すべてのゲートが、動作電圧ＶＤＤＨで動作
していると仮定した上で、１つの主出力端子から主入力
端子に向かって探索する。出会ったゲートで、そこに動
作電圧ＶＤＤＬを与えたと仮定し、Ｓｌａｃｋを計算す
る（ステップ２）。Ｓｌａｃｋ＞０であれば（ステップ
３）、ファンアウトをチェックし（ステップ４）、ファ
ンアウトの下流のゲートすべてに動作電圧ＶＤＤＬを与
えたと仮定してもＳｌａｃｋ＞０であれば（ステップ
５）、そのゲートには動作電圧ＶＤＤＬを与えると決定
し（ステップ６）、テーブルの該当するフィールド "Vi
sited"に "Yes"、"L/H" に" Ｌ" を書き込んでおく。

【００３６】次に、ステップ７で、そのゲートの入力へ
接続する未探索（Visited=No）のゲートが存在するかど
うかをチェックする。存在する場合、そのゲート番号を
すべてスタックに積み（ステップ８）、ステップ１０で
ゲート番号をポップし次にチェックすべきゲートとして
設定する。そして、ステップ２に戻って同様の処理を行
う。未探索のゲートが存在しなければ、ステップ９でス
タックを調べ、スタックに取り出すべきゲート番号があ
るかどうかを調べ、あればポップし対応するゲートを探
索対象に設定する（ステップ１０）。存在しなければ、
すべての主出力端子からの探索が済んでいるかどうかを
調べ（ステップ１１）、済んでいれば処理終了、済んで
いなければ次の主出力端子からの探索を開始し、最初に
出会ったゲートを対象にして、ステップ２に戻り同様の
処理を行う。

【００３７】もしも、ステップ３でＳｌａｃｋ＞０でな
ければ、そのゲートには動作電圧ＶＤＤＨを与えると決
定し（ステップ１２）、テーブルの該当するフィールド
"Visited"に "Yes"、"L/H" に" Ｈ" を書き込んでお
く。そして、スタックに取り出すべきゲート番号がある
かどうかを調べ（ステップ９）、あればポップし対応す
るゲートを探索対象に設定する（ステップ１０）。なけ
れば、すべての主出力端子からの探索が済んでいるかど
うかを調べ（ステップ１１）、済んでいれば処理終了、
済んでいなければ次の主出力端子からの探索を開始し、
最初に出会ったゲートを対象にして、ステップ２に戻り
同様の処理を行う。

【００３８】もしも、ステップ５で、ファンアウトの下
流のゲートすべてに動作電圧ＶＤＤＬを与えることがで
きない場合、そのゲートには動作電圧ＶＤＤＨを与える
と決定し（ステップ１２）、テーブルの該当するフィー
ルド "Visited"に "Yes"、"L/H" に" Ｈ" を書き込んで
おく。そして、スタックに取り出すべきゲート番号があ
るかどうかを調べ（ステップ９）、あればポップし対応
するゲートを探索対象に設定する（ステップ１０）。な
ければ、すべての主出力端子からの探索が済んでいるか
どうかを調べ（ステップ１１）、済んでいれば処理終
了、済んでいなければ次の主出力端子からの探索を開始
し、最初に出会ったゲートを対象にして、ステップ２に
戻り同様の処理を行う。このようなスタックを用いた処
理は、再帰アルゴリズム（recursive algorithm ）によ
るプログラムで実装することができる。

【００３９】実際のプログラムでは、ステップ４のファ
ンアウトのチェックは、サブルーチンコールで行う。こ
のサブルーチンに対応するフローチャートを図６に示
す。このフローチャートは、図２３のステップ４及びス
テップ５の処理に対応するものである。

【００４０】先ず、ステップ３でＳｌａｃｋ＞０であれ
ば、ステップ２０で、動作電圧ＶＤＤＨを与えると決定
されたゲート(Visited=Yes,H/L=H) が、そのゲートの出
力へ接続しているかどうかをチェックする。接続してい
なければ、ステップ２１で、そのゲートの出力へ接続す
る未探索（Visited=No）のゲートが存在するかどうかを
チェックする。存在する場合、そのゲート番号をすべて
スタックに積み（ステップ２２）、ステップ２３でゲー
ト番号をポップし次にチェックすべきゲートとして設定
し、ステップ２４でファンアウトリストに登録する。そ
して、ステップ２０に戻って同様の処理を行う。

【００４１】ステップ２１で、そのゲートの出力へ接続
する未探索のゲートが存在しない場合、ステップ２５で
スタックに取り出すべきゲート番号が残っているかどう
かをチェックする。残っていれば、ステップ２３でゲー
ト番号をポップし次にチェックすべきゲートとして設定
し、ステップ２４でファンアウトリストに登録して、ス
テップ２０から同様の処理を行う。ここでいう取り出す
べきゲート番号とは、このルーチンでポップしたゲート
番号のことである。つまり、ステップ２２でポップした
ゲート番号のことである。

【００４２】スタックにゲート番号が残っていなけれ
ば、ファンアウトリストが完成したので、ステップ２６
で、このサブルーチンに入る直前のゲートとファンアウ
トリストに登録されたゲートのすべてに動作電圧ＶＤＤ
Ｌを与える条件で、Ｓｌａｃｋ＞０であるかどうかを計
算する。

【００４３】Ｓｌａｃｋ＞０ならば、ステップ２７でそ
のサブルーチンに入る直前のゲートとファンアウトリス
トに登録されたゲートには動作電圧ＶＤＤＬを与えると
決定し、夫々の"Visited" フィールドに "Yes"、"L/H"
に" Ｌ" を書き込んで、ファンアウトリストをクリアし
ておく。そして、メインのルーチンに戻って同様の処理
を行う。

【００４４】又、Ｓｌａｃｋ＞０でないならば、ステッ
プ２８でファンアウトリストをクリアして、ステップ１
２でそのサブルーチンに入る直前のゲートには動作電圧
ＶＤＤＨを与えると決定し、その"Visited" フィールド
に "Yes"、"L/H" に"H" を書き込んでおく。そして、メ
インのルーチンに戻って同様の処理を行う。

【００４５】又、ステップ２０で、動作電圧ＶＤＤＨを
与えると決定されたゲート(H/M/L=H) が、そのゲートの
出力へ接続している場合にも、ステップ２８でファンア
ウトリストをクリアして、ステップ１２でそのサブルー
チンに入る直前のゲートには動作電圧ＶＤＤＨを与える
と決定し、その"Visited" フィールドに "Yes"、"L/H"
に"H" を書き込んで、メインのルーチンに戻って同様の
処理を行う。

【００４６】以上は、クラスタが２段の場合であるが、
更に１つ又は複数の中間の動作電圧を設定しても良い。
図８のフローチャートを参照して、３段の場合を説明す
る。すなわち、高い動作電圧ＶＤＤＨ、中間の動作電圧
ＶＤＤＭ及び低い動作電圧ＶＤＤＬの三種類の動作電圧
を与える場合を説明する。

【００４７】この場合、各ゲートについて、図７に示し
たようなテーブルをメモリ上に作成して行われる。この
テーブルには、各エントリに３つの属性が与えられてい
る。すなわち、各ゲートの識別記号に対して、そのゲー
トが既に探索されているか否かを示すフィールド "Visi
ted"、及びそのゲートに与えられている供給電圧レベル
"L/M/H" が対応づけられている。"Visited" の初期値
は"No"、であり、"L/M/H" の初期値は"H" である。

【００４８】先ず、ステップ３１で、すべてのゲート
が、動作電圧ＶＤＤＨで動作していると仮定した上で、
１つの主出力端子から主入力端子に向かって探索する。
出会ったゲートで、そこに動作電圧ＶＤＤＬを与えたと
仮定し、Ｓｌａｃｋを計算する（ステップ３２）。Ｓｌ
ａｃｋ＞０であれば（ステップ３３）、ファンアウトを
チェックする。ここでは、先ずステップ３４で、動作電
圧ＶＤＤＨを与えなければならないかどうかをチェック
する。動作電圧ＶＤＤＭ又は動作電圧ＶＤＤＬで動作す
る可能性があれば、ファンアウトの下流のゲートすべて
に動作電圧ＶＤＤＬを与えたと仮定してもＳｌａｃｋ＞
０であるかどうかチェックする（ステップ３５）。Ｓｌ
ａｃｋ＞０であれば、そのゲートには動作電圧ＶＤＤＬ
を与えると決定し（ステップ３６）、テーブルの該当す
るフィールド "Visited"に "Yes"、"L/M/H" に" Ｌ" を
書き込んでおく。

【００４９】次に、ステップ３７で、そのゲートの入力
へ接続する未探索（Visited=No）のゲートが存在するか
どうかをチェックする。存在する場合、そのゲート番号
をすべてスタックに積み（ステップ３８）、ステップ４
０でゲート番号をポップし次にチェックすべきゲートと
して設定する。そして、ステップ３２に戻って同様の処
理を行う。未探索のゲートが存在しなければ、ステップ
３９でスタックを調べ、スタックに取り出すべきゲート
番号があるかどうかを調べ、あればポップし対応するゲ
ートを探索対象に設定する（ステップ４０）。存在しな
ければ、すべての主出力端子からの探索が済んでいるか
どうかを調べ（ステップ４１）、済んでいれば処理終
了、済んでいなければ次の主出力端子からの探索を開始
し、最初に出会ったゲートを対象にして、ステップ２に
戻り同様の処理を行う。

【００５０】もしも、ステップ３３でＳｌａｃｋ＞０で
なければ、そのゲートには動作電圧ＶＤＤＭを与えるか
動作電圧ＶＤＤＨを与えるかを決定しなければならな
い。その処理を、図９のフローチャートを参照して説明
する。

【００５１】先ず、対象ゲートに動作電圧ＶＤＤＭを与
えたと仮定し、Ｓｌａｃｋを計算する（ステップ５
３）。Ｓｌａｃｋ＞０であれば、ファンアウトをチェッ
クし（ステップ５４）、ファンアウトの下流のゲートす
べてに動作電圧ＶＤＤＭを与えたと仮定してもＳｌａｃ
ｋ＞０であれば（ステップ５５）、そのゲートには動作
電圧ＶＤＤＭを与えると決定し（ステップ５６）、テー
ブルの該当するフィールド"Visited"に "Yes"、"L/M/H"
に" Ｍ" を書き込んでおく。

【００５２】次に、ステップ５７で、そのゲートの入力
へ接続する未探索（Visited=No）のゲートが存在するか
どうかをチェックする。存在する場合、そのゲート番号
をすべてスタックに積み（ステップ５８）、ステップ６
０でゲート番号をポップし次にチェックすべきゲートと
して設定する。そして、ステップ５２に戻って同様の処
理を行う。未探索のゲートが存在しなければ、ステップ
５９でスタックを調べ、スタックに取り出すべきゲート
番号があるかどうかを調べ、あればポップし対応するゲ
ートを探索対象に設定する（ステップ６０）。ここでい
う取り出すべきゲート番号とは、このルーチンでポップ
したゲート番号のことである。つまり、ステップ５８で
ポップしたゲート番号のことである。

【００５３】もし、ステップ５９でスタックに取り出す
べきゲート番号が存在しなければ、メインのルーチンの
ステップ３９へ戻り、そこでスタックにゲート番号が残
っているかどうかを調べ、残っていればポップし対応す
るゲートを探索対象に設定する（ステップ４０）。ステ
ップ３９で取り出すゲート番号とは、このメインのルー
チンでポップしたゲート番号となる。つまり、ステップ
３８でポップしたゲート番号である。その後、メインの
ルーチンでの処理は、同様に行われる。

【００５４】もしも、ステップ５３でＳｌａｃｋ＞０で
なければ、そのゲートには動作電圧ＶＤＤＨを与えると
決定し（ステップ６０）、テーブルの該当するフィール
ド "Visited"に "Yes"、"L/M/H" に" Ｈ" を書き込んで
おく。そして、スタックに取り出すべきゲート番号があ
るかどうかを調べ（ステップ５８）、あればポップし対
応するゲートを探索対象に設定する（ステップ５９）。
なければ、メインのルーチンのステップ３９へ戻り、メ
インのルーチンでの処理が行われる。

【００５５】ステップ５４のファンアウトのチェック
も、サブルーチンコールで行う。このサブルーチンに対
応するフローチャートを図１０に示す。このフローチャ
ートは、図９のステップ５４及びステップ５５の処理に
対応するものである。

【００５６】先ず、ステップ５３でＳｌａｃｋ＞０であ
れば、ステップ７０で、動作電圧ＶＤＤＨを与えると決
定されたゲート(H/M/L=H) が、そのゲートの出力へ接続
しているかどうかをチェックする。接続していなけれ
ば、ステップ７１で、そのゲートの出力へ接続する未探
索（Visited=No）のゲートが存在するかどうかをチェッ
クする。存在する場合、そのゲート番号をすべてスタッ
クに積み（ステップ７２）、ステップ７３でゲート番号
をポップし次にチェックすべきゲートとして設定し、ス
テップ７４でファンアウトリストに登録する。そして、
ステップ７１に戻って同様の処理を行う。

【００５７】ステップ７１で、そのゲートの出力へ接続
する未探索のゲートが存在しない場合、ステップ７５で
スタックに取り出すべきゲート番号が残っているかどう
かをチェックする。残っていれば、ステップ７３でゲー
ト番号をポップし次にチェックすべきゲートとして設定
し、ステップ７４でファンアウトリストに登録して、ス
テップ７０から同様の処理を行う。ここでいう取り出す
べきゲート番号とは、このルーチンでポップしたゲート
番号のことである。つまり、ステップ７２でポップした
ゲート番号のことである。

【００５８】スタックにゲート番号が残っていなけれ
ば、ファンアウトリストが完成したので、ステップ７６
で、このサブルーチンに入る直前のゲートとファンアウ
トリストに登録されたゲートのすべてに動作電圧ＶＤＤ
Ｍを与える条件で、Ｓｌａｃｋ＞０であるかどうかを計
算する（ステップ９５）。

【００５９】Ｓｌａｃｋ＞０ならば、ステップ７７でそ
のサブルーチンに入る直前のゲートとファンアウトリス
トに登録されたゲートには動作電圧ＶＤＤＭを与えると
決定し、夫々の"Visited" フィールドに "Yes"、"H/M/
L" に" Ｍ" を書き込んで、ファンアウトリストをクリ
アしておく。そして、メインのルーチンに戻って同様の
処理を行う。

【００６０】又、Ｓｌａｃｋ＞０でないならば、ステッ
プ７８でファンアウトリストをクリアして、ステップ６
２に戻って、動作電圧ＶＤＤＨを与えると決定する。

【００６１】又、ステップ７０で、動作電圧ＶＤＤＨを
与えると決定されたゲート(H/M/L=H) が、そのゲートの
出力へ接続している場合にも、ステップ７８でファンア
ウトリストをクリアして、動作電圧ＶＤＤＨを与えると
決定する（ステップ６２）。

【００６２】ステップ３４とステップ３５の処理は、サ
ブルーチンコールで行う。このサブルーチンに対応する
フローチャートを図１１に示す。先ず、ステップ７９
で、動作電圧ＶＤＤＨを与えると決定されたゲート("Vi
sited=Yes"、"H/M/L= H") が、そのゲートの出力へ接続
しているかどうかをチェックする。接続していなけれ
ば、ステップ８０で、動作電圧ＶＤＤＭを与えると決定
されたゲート("Visited=Yes"、"H/M/L= M") が、そのゲ
ートの出力へ接続しているかどうかをチェックする。こ
れも接続していなければ、ステップ８１で、そのゲート
の出力へ接続する未探索（Visited=No）のゲートが存在
するかどうかをチェックする。存在する場合、そのゲー
ト番号をすべてスタックに積み（ステップ８２）、ステ
ップ８３でゲート番号をポップし次にチェックすべきゲ
ートとして設定し、ステップ８４でファンアウトリスト
に登録する。そして、ステップ７９に戻って同様の処理
を行う。

【００６３】ステップ８１で、そのゲートの出力へ接続
する未探索のゲートが存在しない場合、ステップ８５で
スタックに取り出すべきゲート番号が残っているかどう
かをチェックする。残っていれば、ステップ８３でゲー
ト番号をポップし次にチェックすべきゲートとして設定
し、ステップ８４でファンアウトリストに登録して、ス
テップ７９から同様の処理を行う。ここでいう取り出す
べきゲート番号とは、このルーチンでポップしたゲート
番号のことである。つまり、ステップ８２でポップした
ゲート番号のことである。

【００６４】スタックにゲート番号が残っていなけれ
ば、ファンアウトリストが完成したので、ステップ８６
で、このサブルーチンに入る直前のゲートとファンアウ
トリストに登録されたゲートのすべてに動作電圧ＶＤＤ
Ｌを与える条件で、Ｓｌａｃｋ＞０であるかどうかを計
算する。

【００６５】Ｓｌａｃｋ＞０ならば、ステップ３６でそ
のサブルーチンに入る直前のゲートとファンアウトリス
トに登録されたゲートには動作電圧ＶＤＤＬを与えると
決定し、夫々の"Visited" フィールドに "Yes"、"H/M/
L" に" Ｌ" を書き込んで、ファンアウトリストをクリ
アしておく。そして、メインのルーチンに戻って同様の
処理を行う。

【００６６】又、ステップ７９で、動作電圧ＶＤＤＨを
与えると決定されたゲート("Visited=Yes"、"H/M/L=
H") が、そのゲートの出力へ接続していれば、最初のゲ
ートの"Visited" フィールドに "Yes"、"H/M/L" に"
Ｈ" を書き込んで、ファンアウトリストをクリアしてお
く（ステップ８８）。

【００６７】又、ステップ８０で、動作電圧ＶＤＤＭを
与えると決定されたゲート("Visited=Yes"、"H/M/L=
M") が、そのゲートの出力へ接続していれば、図９のス
テップ５２へ移り、その後は動作電圧ＶＤＤＭが与えら
れるかどうかを、主入力端子へ向かって探索していく。
手順は図９のフローチャートで説明した通り。

【００６８】以上は、Depth-First-Searchと呼ばれる方
法を応用している。別の探索方法として、Breadth-Firs
t-Searchと呼ばれる幅方向にたどっていく方法を利用し
ても良い。以下、その具体例を示す。

【００６９】再び、図２２に示す組み合わせ論理回路を
用いて、機能ブロックを低消費電力構造に設計する方法
を説明する。ここでも、主入力端子（ｉ１−ｉ５）や主
出力端子（ｏ１−ｏ５）において、実際に信号が有効と
なる時刻を信号到着時刻ＡＴとし、入力信号に応じて主
出力端子（ｏ１−ｏ５）等で出力される信号が有効とな
っていなければならない時刻を信号要求時刻ＲＴとす
る。

【００７０】この論理回路全体の性能低下を引き起こす
ことなく消費電力を減らすために、動作電圧ＶＤＤＨで
動かす回路部分と、動作電圧ＶＤＤＭ動作電圧で動かす
回路部分と、動作電圧ＶＤＤＬで動かす回路部分を、夫
々Breadth-First-Searchに従って図２２の論理回路の中
に形成する手順を説明する。

【００７１】まず、図２２に与えられた回路中のすベて
の論理ゲートが、動作電圧ＶＤＤＨで動作していると仮
定する。そして図２２の回路全体に対し、スタティック
・パス解析によって各主出力端子での信号到着時刻ＡＴ
を計算する。一方、各主出力端子について信号要求時刻
ＲＴはタイミング制約として与えられているから、ＲＴ
とＡＴの差を取ることにより、各主出力端子でのタイミ
ング余裕（Ｓｌａｃｋ）が求められる。タイミング余裕
があれば、その主出力端子に接続した夫々のゲートへの
供給電圧を下げることができるかどうかを上流に向かっ
て探索していく。ここまでは、Depth-First-Searchによ
る上記の方法と同じである。Breadth-First-Searchで
は、探索の順序が異なる。

【００７２】先ず、説明のため、ｏ１、ｏ２、ｏ３、ｏ
４のすべてにおいて、Ｓｌａｃｋが正であるものと仮定
する。ｏ１、ｏ２、ｏ３、ｏ４をひとつづつ順に処理し
ていく。選ぶ順序については経験則に従う。有効な順序
の例としては、Ｓｌａｃｋの大きい順に選ぶ方法、又は
接続している負荷容量の大きい順に選ぶ方法等がある。

【００７３】ここでは、最初にｏ１を選んだものとす
る。Depth-First-Searchでは、ｏ１から回路の接続をた
どって、上流に向けて動作電圧ＶＤＤＬの採用の可能性
を探索していくが、Breadth-First-Searchでは、主出力
端子ｏ１、ｏ２、ｏ３、ｏ４に近いゲートから探索して
いく。即ち、主出力端子ｏ１、ｏ２、ｏ３、ｏ４に直接
接続しているゲートを０レベル、ゲートを１つ介して接
続しているゲートを１レベル、ゲートを２つ介して接続
しているゲートを２レベル、ゲートを３つ介して接続し
ているゲートを３レベル等として、夫々のレベル毎にＳ
ｌａｃｋの計算を行う。

【００７４】先ず、ｏ１から回路の接続をたどると、ゲ
ートＧ８に出会う。そこで、ゲートＧ８に対して動作電
圧ＶＤＤＬを供給した場合の、Ｇ８のゲート遅延（Ｄ８
ー動作電圧ＶＤＤＬ）を計算する。Ｇ８に対して動作電
圧ＶＤＤＨが与えられていたときのゲート遅延（Ｄ８ー
動作電圧ＶＤＤＨ）に比べると、Ｄ８−動作電圧ＶＤＤ
Ｌは大きくなる。このＤ８ー動作電圧ＶＤＤＬの値を用
いて、図２２の論理回路全体に対し、再度スタティック
・パス解析を施す。そして、その結果、ｏ１からｏ４で
のＳｌａｃｋが負にならなければ、Ｇ８には動作電圧Ｖ
ＤＤＬを与えることができると判断する。

【００７５】その後、Breadth-First-Searchでは、主出
力端子ｏ２へ移る。ｏ２から回路の接続をたどると、ゲ
ートＧ９に出会うので、そこで、ゲートＧ９に対して動
作電圧ＶＤＤＬを供給した場合に、図２２の論理回路全
体に対し、再度スタティック・パス解析を施してＳｌａ
ｃｋを計算する。そして、主出力端子ｏ３、ｏ４に対し
ても、同様の処理を行う。その結果、ゲートＧ８、Ｇ
９、Ｇ１０、Ｇ７には動作電圧ＶＤＤＬを与えることが
できると判断する。

【００７６】次に探索するゲートは、主出力端子ｏ１、
ｏ２、ｏ３、ｏ４から、ゲートを１つ介して接続してい
るゲートである。すなわち、ゲートＧ５、Ｇ２、Ｇ６を
対象にして、動作電圧ＶＤＤＬを供給した場合の全体の
Ｓｌａｃｋを計算する。尚、主出力端子ｏ４とゲートを
１つ介して接続しているゲートはゲートＧ２であり、主
出力端子ｏ２とゲートを１つ介して接続しているゲート
と同一である。

【００７７】その次に探索するゲートは、主出力端子ｏ
１、ｏ２、ｏ３、ｏ４から、ゲートを２つ介して接続し
ているゲートである。すなわち、ゲートＧ１、Ｇ３、Ｇ
４を対象にして、動作電圧ＶＤＤＬを供給した場合の全
体のＳｌａｃｋを計算する。

【００７８】更に、その次に探索するゲートは、主出力
端子ｏ１、ｏ２、ｏ３、ｏ４から、ゲートを３つ介して
接続しているゲートである。この場合、ゲートＧ１だけ
が対象である。尚、動作電圧ＶＤＤＨは与えられず、動
作電圧ＶＤＤＭの供給が決定したゲートの下流では、動
作電圧ＶＤＤＭを与えられるかどうかの調査を行う。
又、動作電圧ＶＤＤＨの供給が決定したゲートの下流に
あるゲートは、動作電圧ＶＤＤＨの供給が自動的に決定
するのは Depth-First-Search と同じである。

【００７９】勿論、各レベルに属するゲートには多数重
複が有り、ファンアウトの調査も行うので、計算の不要
なゲートは飛ばしていく。

【００８０】その結果、図１２に示したように、動作電
圧ＶＤＤＨで動かす回路部分である動作電圧ＶＤＤＨク
ラスタと、動作電圧ＶＤＤＭで動かす回路部分である動
作電圧ＶＤＤＭクラスタと、動作電圧ＶＤＤＬで動かす
回路部分である動作電圧ＶＤＤＬクラスタが確定する。

【００８１】以上の処理も、Depth-First-Searchと同様
に、各ゲートについて、図に示したようなテーブルをメ
モリ上に作成して行われる。このテーブルには、各エン
トリに３つの属性が与えられている。すなわち、各ゲー
トの識別記号に対して、そのゲートが既に探索されてい
るか否かを示すフィールド "Visited"、及びそのゲート
に与えられている供給電圧レベル "L/H" が対応づけら
れている。"Visited"の初期値は"No"、であり、"L/H"
の初期値は"H" である。

【００８２】以下、詳細を図１３のフローチャートを参
照しながら説明する。先ず、ステップ１０１で、すべて
のゲートが、動作電圧ＶＤＤＨで動作していると仮定し
た上で、レベルを表すレベル番号Ｎを０で初期化する。
ステップ１０３で、レベル番号Ｎの未探索のゲートを１
つ選択し、そのゲートに動作電圧ＶＤＤＬを与えたと仮
定し（ステップ１０４）、Ｓｌａｃｋを計算する（ステ
ップ１０５）。Ｓｌａｃｋ＞０であれば、ファンアウト
をチェックし（ステップ１０６）、ファンアウトの下流
のゲートすべてに動作電圧ＶＤＤＬを与えたと仮定して
もＳｌａｃｋ＞０であれば（ステップ１０７）、そのゲ
ートには動作電圧ＶＤＤＬを与えると決定し（ステップ
１０８）、テーブルの該当するフィールド "Visited"に
"Yes"、"L/H" に" Ｌ" を書き込んでおく。

【００８３】次に、ステップ１０９で、同一レベルの未
探索のゲートが存在するかどうかをチェックする。存在
する場合、ステップ１０４に戻って、そのレベルでの探
索を続ける。同一レベルの未探索のゲートが存在しない
場合、ステップ１１０で、次のレベル番号Ｎ＋１のゲー
トが存在するか否かをチェックする。存在する場合、ス
テップ１０３に戻って、レベル番号Ｎ＋１のゲートにつ
いて探索を続ける。レベル番号Ｎ＋１のゲートが存在し
ない場合、処理終了。

【００８４】もしも、ステップ１０５でＳｌａｃｋ＞０
でなければ、そのゲートには動作電圧ＶＤＤＨを与える
と決定し（ステップ１１２）、テーブルの該当するフィ
ールド "Visited"に "Yes"、"L/H" に" Ｈ" を書き込ん
でおく。そして、同一レベルの未探索のゲートが存在す
るかどうかを調べ（ステップ１０９）、あれば、ステッ
プ１０４に戻って、そのレベルでの探索を続ける。同一
レベルの未探索のゲートが存在しない場合は、上記のよ
うにステップ１０３に戻って、レベル番号Ｎ＋１のゲー
トについて探索を続ける。

【００８５】もしも、ステップ１０７で、ファンアウト
の下流のゲートすべてに動作電圧ＶＤＤＬを与えること
ができない場合、そのゲートには動作電圧ＶＤＤＨを与
えると決定し（ステップ１１２）、テーブルの該当する
フィールド "Visited"に "Yes"、"L/H" に" Ｈ" を書き
込んでおく。そして、同一レベルの未探索のゲートが存
在するかどうかを調べ（ステップ１０９）、あれば、ス
テップ１０４に戻って、そのレベルでの探索を続ける。
同一レベルの未探索のゲートが存在しない場合、ステッ
プ１１０で、次のレベル番号Ｎ＋１のゲートが存在する
か否かをチェックする。存在する場合、ステップ１０３
に戻って、レベル番号Ｎ＋１のゲートについて探索を続
ける。レベル番号Ｎ＋１のゲートが存在しない場合、処
理を終了する。

【００８６】実際のプログラムでは、ステップ１０６の
ファンアウトのチェックは、サブルーチンコールで行
う。このサブルーチンに対応するフローチャートを図１
４に示す。このフローチャートは、図１２のステップ１
０６及びステップ１０７の処理に対応するものである。

【００８７】先ず、ステップ１０５でＳｌａｃｋ＞０で
あれば、ステップ１２０で、動作電圧ＶＤＤＨを与える
と決定されたゲート(Visited=Yes,H/L=H) が、そのゲー
トの出力へ接続しているかどうかをチェックする。接続
していなければ、ステップ１２１で、そのゲートの出力
へ接続する未探索（Visited=No）のゲートが存在するか
どうかをチェックする。存在する場合、そのゲート番号
をすべてスタックに積み（ステップ１２２）、ステップ
１２３でゲート番号をポップし次にチェックすべきゲー
トとして設定し、ステップ１２４でファンアウトリスト
に登録する。そして、ステップ１２０に戻って同様の処
理を行う。

【００８８】ステップ１２１で、そのゲートの出力へ接
続する未探索のゲートが存在しない場合、ステップ１２
５でスタックに取り出すべきゲート番号が残っているか
どうかをチェックする。残っていれば、ステップ１２３
でゲート番号をポップし次にチェックすべきゲートとし
て設定し、ステップ１２４でファンアウトリストに登録
して、ステップ１２０から同様の処理を行う。ここでい
う取り出すべきゲート番号とは、このルーチンでポップ
したゲート番号のことである。つまり、ステップ１２２
でポップしたゲート番号のことである。

【００８９】スタックにゲート番号が残っていなけれ
ば、ファンアウトリストが完成したので、ステップ１２
６で、このサブルーチンに入る直前のゲートとファンア
ウトリストに登録されたゲートのすべてに動作電圧ＶＤ
ＤＬを与える条件で、Ｓｌａｃｋ＞０であるかどうかを
計算する。

【００９０】Ｓｌａｃｋ＞０ならば、ステップ１２７で
そのサブルーチンに入る直前のゲートとファンアウトリ
ストに登録されたゲートには動作電圧ＶＤＤＬを与える
と決定し、夫々の"Visited" フィールドに "Yes"、"L/
H" に" Ｌ" を書き込んで、ファンアウトリストをクリ
アしておく。そして、メインのルーチンに戻って同様の
処理を行う。

【００９１】又、Ｓｌａｃｋ＞０でないならば、ステッ
プ１２８でファンアウトリストをクリアして、ステップ
１１２でそのサブルーチンに入る直前のゲートには動作
電圧ＶＤＤＨを与えると決定し、その"Visited" フィー
ルドに "Yes"、"L/H" に"H"を書き込んでおく。そし
て、メインのルーチンに戻って同様の処理を行う。

【００９２】又、ステップ１２０で、動作電圧ＶＤＤＨ
を与えると決定されたゲート(H/M/L=H) が、そのゲート
の出力へ接続している場合にも、ステップ１２８でファ
ンアウトリストをクリアして、ステップ１１２でそのサ
ブルーチンに入る直前のゲートには動作電圧ＶＤＤＨを
与えると決定し、その"Visited" フィールドに "Ye
s"、"L/H" に"H" を書き込んで、メインのルーチンに戻
って同様の処理を行う。

【００９３】以上は、クラスタが２段の場合であるが、
Bredth-First-Search を用いた場合でも、更に１つ又は
複数の中間の動作電圧を設定することも可能である。図
のフローチャートを参照して、３段の場合を説明する。
すなわち、高い動作電圧ＶＤＤＨ、中間の動作電圧ＶＤ
ＤＭ及び低い動作電圧ＶＤＤＬの三種類の動作電圧を与
える場合を説明する。

【００９４】この場合、各ゲートについて、やはり図７
に示したようなテーブルをメモリ上に作成して行われ
る。このテーブルには、各エントリに３つの属性が与え
られている。すなわち、各ゲートの識別記号に対して、
そのゲートが既に探索されているか否かを示すフィール
ド "Visited"、及びそのゲートに与えられている供給電
圧レベル "L/M/H" が対応づけられている。"Visited"
の初期値は"No"、であり、"L/M/H" の初期値は"H" であ
る。

【００９５】以下、処理手順の詳細を図１５のフローチ
ャートを参照しながら説明する。先ず、ステップ１３１
で、すべてのゲートが、動作電圧ＶＤＤＨで動作してい
ると仮定した上で、レベルを表すレベル番号Ｎを０で初
期化する（ステップ１３２）。ステップ１３３で、レベ
ル番号Ｎの未探索のゲートを１つ選択し、そのゲートに
動作電圧ＶＤＤＬを与えたと仮定し、Ｓｌａｃｋを計算
する（ステップ１３４）。Ｓｌａｃｋ＞０であれば（ス
テップ１３５）、ファンアウトをチェックする。ここで
は、先ずステップ１３６で、動作電圧ＶＤＤＨを与えな
ければならないかどうかをチェックする。動作電圧ＶＤ
ＤＭ又は動作電圧ＶＤＤＬで動作する可能性があれば、
ファンアウトの下流のゲートすべてに動作電圧ＶＤＤＬ
を与えたと仮定してもＳｌａｃｋ＞０であるかどうかチ
ェックする（ステップ１３７）。Ｓｌａｃｋ＞０であれ
ば、そのゲートには動作電圧ＶＤＤＬを与えると決定し
（ステップ１３８）、テーブルの該当するフィールド "
Visited"に "Yes"、"L/M/H" に" Ｌ" を書き込んでお
く。

【００９６】次に、ステップ１３９で、同一レベルの未
探索のゲートが存在するかどうかをチェックする。存在
する場合、ステップ１３３に戻って、そのレベルでの探
索を続ける。同一レベルの未探索のゲートが存在しない
場合、ステップ１４０で、次のレベル番号Ｎ＋１のゲー
トが存在するか否かをチェックする。存在する場合、ス
テップ１３３に戻って、レベル番号Ｎ＋１のゲートにつ
いて探索を続ける。レベル番号Ｎ＋１のゲートが存在し
ない場合は処理を終了する。

【００９７】もしも、ステップ１３５でＳｌａｃｋ＞０
でなければ、そのゲートには動作電圧ＶＤＤＭを与える
か動作電圧ＶＤＤＨを与えるかを決定しなければならな
い。その処理を、図１６のフローチャートを参照して説
明する。

【００９８】先ず、対象ゲートに動作電圧ＶＤＤＭを与
えたと仮定し、Ｓｌａｃｋを計算する（ステップ１５
２）。Ｓｌａｃｋ＞０であれば、ファンアウトをチェッ
クし（ステップ１５６）、ファンアウトの下流のゲート
すべてに動作電圧ＶＤＤＬを与えたと仮定してもＳｌａ
ｃｋ＞０であれば（ステップ１５７）、そのゲートには
動作電圧ＶＤＤＬを与えると決定し（ステップ１５
８）、テーブルの該当するフィールド "Visited"に "Ye
s"、"L/H" に" Ｌ" を書き込んでおく。そして、ステッ
プ１３９から同様の処理を行う。

【００９９】もしも、ステップ１５５でＳｌａｃｋ＞０
でなければ、そのゲートには動作電圧ＶＤＤＨを与える
と決定し（ステップ１１２）、テーブルの該当するフィ
ールド "Visited"に "Yes"、"L/H" に" Ｈ" を書き込ん
でおく。そして、ステップ１３９から同様の処理を行
う。

【０１００】又、もしも、ステップ１５７で、ファンア
ウトの下流のゲートすべてに動作電圧ＶＤＤＬを与える
ことができない場合、そのゲートには動作電圧ＶＤＤＨ
を与えると決定し（ステップ１５２）、テーブルの該当
するフィールド "Visited"に"Yes"、"L/H" に" Ｈ" を
書き込んでおく。そして、ステップ１３９から同様の処
理を行う。

【０１０１】ステップ１５６のファンアウトのチェック
も、サブルーチンコールで行う。このサブルーチンに対
応するフローチャートを図１７に示す。このフローチャ
ートは、図１６のステップ１５６及びステップ１５７の
処理に対応するものである。

【０１０２】先ず、ステップ１５５でＳｌａｃｋ＞０で
あれば、ステップ１７０で、動作電圧ＶＤＤＨを与える
と決定されたゲート(H/M/L=H) が、そのゲートの出力へ
接続しているかどうかをチェックする。接続していなけ
れば、ステップ１７１で、そのゲートの出力へ接続する
未探索（Visited=No）のゲートが存在するかどうかをチ
ェックする。存在する場合、そのゲート番号をすべてス
タックに積み（ステップ１７２）、ステップ１７３でゲ
ート番号をポップし次にチェックすべきゲートとして設
定し、ステップ１７４でファンアウトリストに登録す
る。そして、ステップ１７１に戻って同様の処理を行
う。

【０１０３】ステップ１７１で、そのゲートの出力へ接
続する未探索のゲートが存在しない場合、ステップ１７
５でスタックに取り出すべきゲート番号が残っているか
どうかをチェックする。残っていれば、ステップ１７３
でゲート番号をポップし次にチェックすべきゲートとし
て設定し、ステップ１７４でファンアウトリストに登録
して、ステップ１７０から同様の処理を行う。ここでい
う取り出すべきゲート番号とは、このルーチンでポップ
したゲート番号のことである。つまり、ステップ１７２
でポップしたゲート番号のことである。

【０１０４】スタックにゲート番号が残っていなけれ
ば、ファンアウトリストが完成したので、ステップ１７
６で、このサブルーチンに入る直前のゲートとファンア
ウトリストに登録されたゲートのすべてに動作電圧ＶＤ
ＤＭを与える条件で、Ｓｌａｃｋ＞０であるかどうかを
計算する。

【０１０５】Ｓｌａｃｋ＞０ならば、ステップ１７７で
そのサブルーチンに入る直前のゲートとファンアウトリ
ストに登録されたゲートには動作電圧ＶＤＤＭを与える
と決定し、夫々の"Visited" フィールドに "Yes"、"H/M
/L" に" Ｍ" を書き込んで、ファンアウトリストをクリ
アしておく。そして、メインのルーチンに戻って同様の
処理を行う。

【０１０６】又、Ｓｌａｃｋ＞０でないならば、ステッ
プ１７８でファンアウトリストをクリアして、ステップ
１５２に戻って、動作電圧ＶＤＤＨを与えると決定す
る。

【０１０７】又、ステップ１７０で、動作電圧ＶＤＤＨ
を与えると決定されたゲート(H/M/L=H) が、そのゲート
の出力へ接続している場合にも、ステップ１７８でファ
ンアウトリストをクリアして、動作電圧ＶＤＤＨを与え
ると決定する（ステップ１５２）。

【０１０８】ステップ１３６とステップ１３７の処理
は、サブルーチンコールで行う。このサブルーチンに対
応するフローチャートを図１８に示す。先ず、ステップ
１７９で、動作電圧ＶＤＤＨを与えると決定されたゲー
ト("Visited=Yes"、"H/M/L= H") が、そのゲートの出力
へ接続しているかどうかをチェックする。接続していな
ければ、ステップ１８０で、動作電圧ＶＤＤＭを与える
と決定されたゲート("Visited=Yes"、"H/M/L= M") が、
そのゲートの出力へ接続しているかどうかをチェックす
る。これも接続していなければ、ステップ１８１で、そ
のゲートの出力へ接続する未探索（Visited=No）のゲー
トが存在するかどうかをチェックする。存在する場合、
そのゲート番号をすべてスタックに積み（ステップ１８
２）、ステップ１８３でゲート番号をポップし次にチェ
ックすべきゲートとして設定し、ステップ１８４でファ
ンアウトリストに登録する。そして、ステップ１７９に
戻って同様の処理を行う。

【０１０９】ステップ１８１で、そのゲートの出力へ接
続する未探索のゲートが存在しない場合、ステップ１８
５でスタックに取り出すべきゲート番号が残っているか
どうかをチェックする。残っていれば、ステップ１８３
でゲート番号をポップし次にチェックすべきゲートとし
て設定し、ステップ１８４でファンアウトリストに登録
して、ステップ１７９から同様の処理を行う。ここでい
う取り出すべきゲート番号とは、このルーチンでポップ
したゲート番号のことである。つまり、ステップ１８２
でポップしたゲート番号のことである。

【０１１０】スタックにゲート番号が残っていなけれ
ば、ファンアウトリストが完成したので、ステップ１８
６で、このサブルーチンに入る直前のゲートとファンア
ウトリストに登録されたゲートのすべてに動作電圧ＶＤ
ＤＬを与える条件で、Ｓｌａｃｋ＞０であるかどうかを
計算する。

【０１１１】Ｓｌａｃｋ＞０ならば、ステップ１３６で
そのサブルーチンに入る直前のゲートとファンアウトリ
ストに登録されたゲートには動作電圧ＶＤＤＬを与える
と決定し、夫々の"Visited" フィールドに "Yes"、"H/M
/L" に" Ｌ" を書き込んで、ファンアウトリストをクリ
アしておく。そして、メインのルーチンに戻って同様の
処理を行う。

【０１１２】又、ステップ１７９で、動作電圧ＶＤＤＨ
を与えると決定されたゲート("Visited=Yes"、"H/M/L=
H") が、そのゲートの出力へ接続していれば、最初のゲ
ートの"Visited" フィールドに "Yes"、"H/M/L" に"
Ｈ" を書き込んで、ファンアウトリストをクリアしてお
く（ステップ１８８）。

【０１１３】又、ステップ１８０で、動作電圧ＶＤＤＭ
を与えると決定されたゲート("Visited=Yes"、"H/M/L=
M") が、そのゲートの出力へ接続していれば、図のステ
ップ１５２へ移り、その後は動作電圧ＶＤＤＭが与えら
れるかどうかを、主入力端子へ向かって探索していく。
手順は図のフローチャートで説明した通り。

【０１１４】動作電圧ＶＤＤＬの値は、本発明を適用す
る回路全体の消費電力が、最小になるように設定するの
が最も望ましい。回路全体の消費電力を最小にする動作
電圧ＶＤＤＬの値は、タイミング制約を満たす範囲で、
「（VDDLゲート単体での消費電力の削減量）x （VDDLゲ
ートに置換される個数）」が最大になる値である。「VD
DLゲート単体での消費電力の削減量」は、動作電圧ＶＤ
ＤＬが低ければ低いほど大きくなる。一方、「VDDLゲー
トに置換される個数」は、動作電圧ＶＤＤＬの電圧値が
高ければ高いほど多くなる。これは、動作電圧ＶＤＤＬ
が低ければ低いほどVDDLゲートの遅延が大きくなり、タ
イミング制約を満たす範囲でVDDLゲートヘの置換が行い
にくくなるためである。以上から、「VDDLゲート単体で
の消費電力の削減量」と「VDDLゲートに置換される個
数) 」の積は、VDDLが０ボルトからVDDHの間のどこかの
点で、最大値をとることがわかる。

【０１１５】上記の積が最大になるVDDLの値を実際に求
めるには、次のようにして行う。動作電圧ＶＤＤＬの値
を、ある刻みで動作電圧ＶＤＤＨより少しずつ低く設定
し、本発明の回路構造を実際に生成して、「(VDDL ゲー
ト単体での消費電力の削減量)X(VDDL ゲートに置換され
る個数) 」の値を順次求める。そして、前記の積が最大
になる動作電圧ＶＤＤＬの値を見つければよい。経験的
には、図１９に示したような関係があり、動作電圧ＶＤ
ＤＬを動作電圧ＶＤＤＨの1/2 あたりに設定すると、前
記の積が最大になる。

【０１１６】本発明をプロセッサを構成する回路に応用
する場合には、上記基本構造に若干の変更を加えること
により更に消費電力を押さえることができる。即ち、プ
ロセッサの制御ロジックでは、多くの場合、組み合わせ
論理回路の主出力端子にラッチが設けられている。この
ような場合には、レベルコンバータとして図２４に示す
回路を使う代わりに、図２０に示したようなレベルコン
バータとラッチをミックスした「レベル変換機能付ラッ
チ」を使うことができる。この回路は、信号をラッチす
る機能と、動作電圧ＶＤＤＬを動作電圧ＶＤＤＨに変換
する機能とを有する。

【０１１７】このレベル変換機能付ラッチは、動作電圧
ＶＤＤＨで動作するラッチ回路ＬＨを備えている。ラッ
チ回路は、互いの入出力ノードを逆方向に接続した一対
のインバータＩ２、Ｉ３からなっている。そして、その
出力は、やはり動作電圧ＶＤＤＨで動作するインバータ
Ｉ４の入力に接続され、インバータＩ４の出力が主出力
端子となっている。インバータの一方は、Ｎチヤネルト
ランジスタＭＮ４によって接地レベルに接続され、他方
はＮチヤネルトランジスタＭＮ５によって接地レベルに
接続されている。これらＮチヤネルトランジスタＭＮ
４、ＭＮ５は、動作電圧ＶＤＤＬで動作し、やはり動作
電圧ＶＤＤＬで動作するゲートの出力信号によってオン
オフするが、ＮチヤネルトランジスタＭＮ５にはインバ
ータが設けられているので、一方がオンしたときは他方
がオフする。又、ラッチ回路ＬＨとＮチヤネルトランジ
スタＭＮ４、ＭＮ５の間には、クロック信号ＣＬＫに同
期して、ラッチ回路ＬＨへの信号の取込を行うＮチヤネ
ルトランジスタＭＮ６、ＭＮ７が設けられている。図２
０に示す回路は、通常のラッチ回路とほぼ同じ消費電力
で、レベル変換機能とラッチ機能の両方を満たすもので
あり、消費電力低減化の観点から、効率の良い回路であ
る。

【０１１８】言うまでもなく、図２０に示すレベル変換
機能付ラッチを動作電圧ＶＤＤＬが供給されるゲートに
使うには、図３に示す回路構造、すなわち、動作電圧Ｖ
ＤＤＬが供給されるゲートは主出力端子側に設けられて
いる必要がある。なぜなら、レベル変換機能付ラッチ
は、元々ラッチが設けられているところにしか使えない
からである。即ち、レベル変換機能付ラッチは、通常の
レベルコンバータの代わりにはならない。このように、
図３に提案する回路構造は、図２０に示す低消費電力の
レベル変換機能付ラッチ回路の利用に非常に都合のよい
ものである。

【０１１９】更に図３に示す回路構造は、パターンレイ
アウトの観点からしても、非常に利点が多い。即ち、動
作電圧ＶＤＤＨが供給されるゲートと動作電圧ＶＤＤＬ
が供給されるゲートとが、それぞれ別々にクラスタ化さ
れているので、シンプルなパターンのレイアウトが実現
する。

【０１２０】その様なレイアウトの具体的な例を、図２
１に示す。ここでは、スタンダード・セルを用いて、レ
イアウトをデザインする場合について説明をする。スタ
ンダード・セルは、複数の列に並べられ、夫々の論理回
路が列の内部に配置され、夫々の列を貫いて電源線が通
っている。又、スタンダード・セル間の接続は隣接する
列の間のチャネルと呼ばれるスペースに設けられた配線
で行われる。

【０１２１】図では、６つの列に図３の回路が実現され
ている。第１の列Ｒ１及び第２の列Ｒ２に動作電圧ＶＤ
ＤＨクラスタが組み立てられ、第３の列Ｒ３、第４の列
Ｒ４及び第５の列Ｒ５に動作電圧ＶＤＤＬクラスタが組
み立てられ、第６の列Ｒ６にレベルコンバータが組み立
てられている。この場合、主入力端子は第１の列Ｒ１に
上端に位置し、主出力端子は第２の列Ｒ２の下端に位置
する。従って、信号の流れは上から下へとむかうシンプ
ルな回路レイアウトとなる。

【０１２２】図２１に示すパターンレイアウト方式は、
２つの理由から面積を小さくする上で有利である。その
１つは、レベルコンバータの形成されている第６の列Ｒ
６を除いて、スタンダード・セルの各列には、動作電圧
ＶＤＤＨ又は動作電圧ＶＤＤＬの何れか一方のみを供給
すればよく、電源ラインは１つの列に対して１本で足り
る。従って、２本の電源ラインを利用するスタンダード
・セルを用いる場合に比較して、電源ラインの分だけ高
さ方向のサイズが小さくなる。

【０１２３】もう１つは、ウエルの分離が容易になると
いうことである。もし、動作電圧ＶＤＤＨ及び動作電圧
ＶＤＤＬの２電源が共存するＣＭＯＳ回路をレイアウト
する際に、スタンダード・セルの同一列内に動作電圧Ｖ
ＤＤＨが供給されるゲートと、動作電圧ＶＤＤＬが供給
されるゲートを配置する場合には、構成要素であるトラ
ンジスタは、次のように形成される。ＣＭＯＳ回路で
は、動作電圧ＶＤＤＨが供給されるゲートのＰチャネル
トランジスタは、通常ウエル電位として動作電圧ＶＤＤ
Ｈが与えられたＮウエル内に形成される。一方、動作電
圧ＶＤＤＬが供給されるゲートのＰチャネルトランジス
タは、通常ウエル電位として動作電圧ＶＤＤＬが与えら
れたＮウエル内に形成される。この場合、ウエルの電位
が異なるので、これら２種類のＰチャネルトランジスタ
は、隣り合わせにおく場合、分離したＮウエルに形成す
る必要がある。

【０１２４】これに対して、図２１に示すパターンレイ
アウト方式では、スタンダード・セルの１つの列に形成
されるトランジスタは、動作電圧ＶＤＤＨ又は動作電圧
ＶＤＤＬの何れか一方のみで動作し、ウエル電位は同一
なので、ウエルの分離は一切必要ない。従って、ウエル
の分離に必要な面積の分だけ、占有面積は小さくなる。

【０１２５】又、このようなレイアウトの、横方向（ro
w 方向）の配置では、信号経路がなるべく垂直方向に並
べるようにして、信号線の長さを短くする配慮を行う。
これにより、信号遅延が小さくなり、信号線の占めるス
ペースも少なくなる。

【０１２６】更に、図２１に示すパターンレイアウト
は、スタンダードセルであるものとしたが、ゲートアレ
イでも全く同様である。ゲートアレイでは、横方向では
なく縦方向を row方向と呼ぶのが普通である。

【０１２７】上記、発明の実施形態では、２つの異なる
電位の動作電圧を使用する場合について、具体的に説明
した。３種類以上の動作電圧（例えば、２．５Ｖ、３．
３Ｖ及び５Ｖ）を使う場合にも、本提案の構造は容易に
応用できる。すなわち、主入力端子側には最も高い動作
電圧で動かすゲートをクラスタ化し、さらに、そのクラ
スタの出カに、その次に高い動作電圧で動かすゲートを
クラスタ化して接続し、以下同様に次々に接続して、最
後に、最も主出力端子に近い側に最も低い動作電圧で動
かすゲートをクラスタ化して接続すればよい。

【０１２８】またさらに、与えられた論理回路の外部
に、該論理回路とは別に動作電圧ＶＤＤＬで動かす回路
があり、与えられた論理回路の出力を該外部回路で受け
るような場合には、わざわざレベルコンパータで信号振
幅を０〜動作電圧ＶＤＤＨまで増幅して出力する必要は
ない。このような場合には、該出力信号に対しては、与
えられた論理回路内でレベルコンバータを挿入せずに、
動作電圧ＶＤＤＬクラスタ内のゲートから直接、論理回
路外部へ出力すればよい。

【０１２９】

【発明の効果】以上詳細に説明したように本発明によれ
ば、レベルコンパータの個数を、最大でも出力ピンと同
数に抑えることができるため、大規模半導体集積回路の
消費電力の低減化の効果が非常に大きい。

【図面の簡単な説明】

【図１】図１は、本発明を利用して設計されたゲートア
レイやスタンダードセル等のＡＳＩＣチツプの全体を示
す図である。

【図２】本発明による設計方法に適したランダムロジッ
ク部における信号パスとフリップフロップとの配置を示
す図である。

【図３】本発明の実施形態により設計され、動作電圧Ｖ
ＤＤＨのクラスタと動作電圧ＶＤＤＬのクラスタからな
るＣＭＯＳ組み合わせ論理回路を示すブロックダイアグ
ラムである。

【図４】各ゲートと、そのゲートが既に探索されている
か否かを示すフィールド "Visited"、及びそのゲートに
与えられている供給電圧レベル "L/H" を対応づけるテ
ーブルをを示す図である。

【図５】Depth-First-Searchに従って、動作電圧ＶＤＤ
Ｈを動作電圧ＶＤＤＬに置き換える処理のメインのルー
チンを示すフローチャートである。

【図６】Depth-First-Searchに従って、動作電圧ＶＤＤ
Ｈを動作電圧ＶＤＤＬに置き換える処理のサブルーチン
を示すフローチャートである。

【図７】各ゲートと、そのゲートが既に探索されている
か否かを示すフィールド "Visited"、及びそのゲートに
与えられている供給電圧レベル "L/M/H" を対応づける
テーブルをを示す図である。

【図８】Depth-First-Searchに従って、動作電圧ＶＤＤ
Ｈを動作電圧ＶＤＤＬ又は動作電圧ＶＤＤＭに置き換え
る処理のメインのルーチンを示すフローチャートであ
る。

【図９】Depth-First-Searchに従って、動作電圧ＶＤＤ
Ｈを動作電圧ＶＤＤＭに置き換える処理を示すフローチ
ャートである。

【図１０】Depth-First-Searchに従って、動作電圧ＶＤ
ＤＨを動作電圧ＶＤＤＭに置き換える処理のサブルーチ
ンを示すフローチャートである。

【図１１】Depth-First-Searchに従って、動作電圧ＶＤ
ＤＨを動作電圧ＶＤＤＬ又は動作電圧ＶＤＤＭに置き換
える処理のサブルーチンを示すフローチャートである。

【図１２】本発明の実施形態により設計され、動作電圧
ＶＤＤＨのクラスタ、動作電圧ＶＤＤＬのクラスタ及び
動作電圧ＶＤＤＭのクラスタからなるＣＭＯＳ組み合わ
せ論理回路を示すブロックダイアグラムである。

【図１３】Bredth-First-Search に従って、動作電圧Ｖ
ＤＤＨを動作電圧ＶＤＤＬに置き換える処理のメインの
ルーチンを示すフローチャートである。

【図１４】Bredth-First-Search に従って、動作電圧Ｖ
ＤＤＨを動作電圧ＶＤＤＬに置き換える処理のサブルー
チンを示すフローチャートである。

【図１５】Bredth-First-Search に従って、動作電圧Ｖ
ＤＤＨを動作電圧ＶＤＤＬ又は動作電圧ＶＤＤＭに置き
換える処理のメインのルーチンを示すフローチャートで
ある。

【図１６】Bredth-First-Search に従って、動作電圧Ｖ
ＤＤＨを動作電圧ＶＤＤＭに置き換える処理を示すフロ
ーチャートである。

【図１７】Bredth-First-Search に従って、動作電圧Ｖ
ＤＤＨを動作電圧ＶＤＤＭに置き換える処理のサブルー
チンを示すフローチャートである。

【図１８】Bredth-First-Search に従って、動作電圧Ｖ
ＤＤＨを動作電圧ＶＤＤＬ又は動作電圧ＶＤＤＭに置き
換える処理のサブルーチンを示すフローチャートであ
る。

【図１９】低動作電圧ＶＤＤＬの設定値と回路全体の消
費電力との関係を示す図である。

【図２０】信号をラッチする機能と、動作電圧ＶＤＤＬ
を動作電圧ＶＤＤＨに変換する機能とを有するレベル変
換機能付ラッチを示す図である。

【図２１】スタンダード・セルによって設計された本発
明の実施形態によるＣＭＯＳ組み合わせ論理回路を示す
ブロックダイアグラムである。

【図２２】本発明が適用可能なＣＭＯＳ組み合わせ論理
回路を示すブロックダイアグラムである。

【図２３】低動作電圧ＶＤＤＬで動かす回路と高動作電
圧ＶＤＤＨで動かす回路をダイレクトに接続する場合に
生じる問題点を示す図である。

【図２４】レベルコンバータを示す回路図である。

【図２５】消費電力を低減する為に、構成要素のゲート
の一部に加わる動作電圧を下げる場合に生じる問題点を
示す回路図である。

【符号の説明】

Ｇ１〜Ｇ１０ゲートＬＣレベルコンバータｉ１〜ｉ４主入力端子ｏ１〜ｏ４主出力端子ＶＤＤＨ高動作電圧ＶＤＤＬ低動作電圧Ｒ１〜Ｒ６スタンダード・セル列ＭＰ１、ＭＰ２、ＭＰ３ＰチャネルトランジスタＭＮ１〜ＭＮ７ＮチヤネルトランジスタＩ１、Ｉ２、Ｉ３インバータＭＣ、ＭＢ１〜ＭＢ３メガセルで構成される機能ブロ
ックＲＬ１〜ＲＬ５ランダムロジックを構成する機能ブロ
ックＭＣメモリ

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも１つの主入力端子と少なくと
も１つの主出力端子を備えた組み合わせ論理回路であっ
て、入力ノードと出力ノードを持ち第１の動作電圧で駆
動される複数の第１のゲートと、入力ノードと出力ノー
ドを持ち前記第１の動作電圧よりも低い第２の動作電圧
で駆動される複数の第２のゲートとを備え、前記第２の
ゲートのすべての出力ノードは、前記第２のゲートの入
力ノードと前記主出力端子のいずれかのみに接続されて
いることを特徴とする組み合わせ論理回路。
【請求項２】前記少なくとも１つの主出力端子と、前
記少なくとも１つの第２のゲートの間にレベルコンバー
タが設けられていることを特徴とする請求項１に記載の
組み合わせ論理回路。
【請求項３】前記レベルコンバータは、入力した信号
を保持し、前記第２の動作電圧から前記第１の動作電圧
へ変換するレベル変換機能付ラッチであることを特徴と
する請求項１に記載の組み合わせ論理回路。
【請求項４】前記レベル変換機能付ラッチは、前記第
１の動作電圧で動作し、互いの入出力ノードを逆方向に
接続した一対のインバータからなるラッチ回路を備え、
インバータの一方は、第１のトランジスタによって接地
レベルに接続され、他方は第２のトランジスタによって
接地レベルに接続され、前記第２のトランジスタの入力
にはインバータが設けられており、前記第２のゲートに
より前記第１及び第２のトランジスタは、逆相でオンオ
フすることを特徴とする請求項３に記載の組み合わせ論
理回路。
【請求項５】前記第１の動作電圧で駆動される複数の
第１のゲートと前記第２の動作電圧で駆動される複数の
第２のゲートは、夫々別々に平行な複数の列に配置され
ていることを特徴とする請求項１に記載の組み合わせ論
理回路。
【請求項６】更に、レベルコンバータからなる別の列
が前記複数の列と平行に配置されていることを特徴とす
る請求項５に記載の組み合わせ論理回路。
【請求項７】前記第１の動作電圧で駆動される複数の
第１のゲートと前記第２の動作電圧で駆動される複数の
第２のゲートは、それらが互いに接続して構成される複
数の信号経路が前記複数の列に対して直角になるように
配置されていることを特徴とする請求項５に記載の組み
合わせ論理回路。
【請求項８】少なくとも１つの主入力端子と少なくと
も１つの主出力端子を備えた組み合わせ論理回路であっ
て、入力ノードと出力ノードを持ち第１の動作電圧で駆
動される複数の第１のゲートと、入力ノードと出力ノー
ドを持ち前記第１の動作電圧よりも低い第２の動作電圧
で駆動される複数の第２のゲートと、入力ノードと出力
ノードを持ち前記第２の動作電圧よりも低い第３の動作
電圧で駆動される複数の第３のゲートとを備え、前記第
３のゲートのすべての出力ノードは、前記第３のゲート
の入力ノード及び前記主出力端子のいずれかのみに接続
されており、前記第２のゲートのすべての出力ノード
は、前記第２のゲートの入力ノード、前記第３のゲート
の入力ノード及び前記主出力端子のいずれかのみに接続
されていることを特徴とする組み合わせ論理回路。
【請求項９】少なくとも１つの主入力端子と、少なく
とも１つの主出力端子と、それらの間に接続された論理
ゲートを備えた組み合わせ論理回路を設計する方法であ
って、前記論理ゲートの全体に第１の動作電圧を供給した場合
に所定のタイミング・スペックを満足する論理回路を設
計する段階と、前記主出力端子から前記主入力端子へ向かって、前記論
理ゲートの夫々について１つづつ前記第１の動作電圧
を、前記第１の動作電圧よりも低い第２の動作電圧に変
更できるか否かを検討する段階を含み、前記検討段階では、前記論理ゲートの１つへ前記第２の
動作電圧を与えた場合に、前記論理回路全体で前記タイ
ミング・スペックを満たせばその論理ゲートへ供給する
電圧を前記第２の動作電圧に決定され、前記タイミング
・スペックを満たさなければその論理ゲート及びその入
力端子に接続されている論理ゲートへ供給する電圧を前
記第１の動作電圧に決定することを特徴とする組み合わ
せ論理回路を設計する方法。
【請求項１０】前記主出力端子は複数あり、前記主出
力端子を１つづつ順に選択し、選択された前記主出力端
子に接続されている論理ゲートに関して前記検討段階を
行い、それが終了した後、次に選択した前記主出力端子
移ることを特徴とする請求項９に記載の組み合わせ論理
回路を設計する方法。
【請求項１１】少なくとも１つの主入力端子と、少な
くとも１つの主出力端子と、それらの間に接続された論
理ゲートを備えた組み合わせ論理回路を設計する方法で
あって、前記論理ゲートの全体に第１の動作電圧を供給した場合
に所定のタイミング・スペックを満足する論理回路を設
計する段階と、前記主出力端子に対する接続関係の近いゲートから順
に、前記論理ゲートの夫々について１つづつ前記第１の
動作電圧を、前記第１の動作電圧よりも低い第２の動作
電圧に変更できるか否かを検討する段階を含み、前記検討段階では、前記論理ゲートの１つへ前記第２の
動作電圧を与えた場合に、前記論理回路全体で前記タイ
ミング・スペックを満たせばその論理ゲートへ供給する
電圧を前記第２の動作電圧に決定され、前記タイミング
・スペックを満たさなければその論理ゲート及びその入
力端子に接続されている論理ゲートへ供給する電圧を前
記第１の動作電圧に決定することを特徴とする組み合わ
せ論理回路を設計する方法。
【請求項１２】前記主出力端子は複数あり、夫々の主
出力端子にＮ個（Ｎは０に初期化）のゲートを介して接
続されている論理ゲートに関して前記検討段階を行い、
それが終了した後、Ｎを１づつ増加させて同じ手順繰り
返すことを特徴とする請求項１１に記載の組み合わせ論
理回路を設計する方法。
【請求項１３】少なくとも１つ以上の主入力端子と、少なくとも１つ以上の主出力端子と、を備えた組み合わ
せ論理回路であって、入力ノードと出力ノードを持ち第
１の動作電圧で駆動される複数の第１のゲートと、入力
ノードと出力ノードを持ち前記第１の動作電圧よりも低
い第２の動作電圧で駆動される複数の第２のゲートとを
備え、前記第２のゲートのすべての出力ノードは、前記
第２のゲートの入力ノードと前記主出力端子のいずれか
のみに接続されていることを特徴とする組み合わせ論理
回路。
【請求項１４】少なくとも１つ以上の主入力端子と、少なくとも１つ以上の主出力端子と、入カノードと出カノードを持ち第１の動作電庄で駆動さ
れる複数の第１のゲートと、入カノードと出カノードを持ち前記第１の動作電圧より
も低い第２の動作電圧で駆動される複数の第２のゲート
とを備え、前記主入力端子は前記第１のゲートの入カノードまたは
前記第２のゲートの入カノードに接続され、前記第１のゲートの出カノードはその第１のゲートとは
異なる前記第１のゲートの入カノード、前記第２のゲー
トの入カノード、前記主出力端子のうちのいずれかに接
続され、前記第２のゲートの出カノードはその第２のゲートとは
異なる前記第２のゲートの入カノードまたはレベルコン
バータに接続され、前記レベルコンバ一夕は前記主出力端子に接続されてい
ることを特徴とする組み合わせ論理回路。
【請求項１５】少なくとも１つ以上の主入力端子と、少なくとも１つ以上の主出力端子と、入カノードと出カノードを持ち第１の動作電庄で駆動さ
れる複数の第１のゲートと、入カノードと出カノードを持ち前記第１の動作電圧より
も低い第２の動作電圧で駆動される複数の第２のゲート
と、入カノードと出カノードを持ち前記第２の動作電圧より
も低い第３の動作電圧で駆動される複数の第３のゲート
とを備え、前記主入力端子は前記第１のゲートの入カノード、前記
第２のゲートの入力ノード、前記第３のゲートの入力ノ
ードのうちのいずれかに接続され、前記第１のゲートの出カノードはその第１のゲートとは
異なる前記第１のゲートの入カノード、前記第２のゲー
トの入カノード、前記第３のゲートの入カノード、前記
主出力端子のうちのいずれかに接続され、前記第２のゲートの出カノードはその第２のゲートとは
異なる前記第２のゲートの入カノード、前記第３のゲー
トの入カノード、レベルコンバータのうちのいずれかに
接続され、前記第３のゲートの出カノードはその第３のゲートとは
異なる前記第３のゲートの入カノードまたはレベルコン
バータに接続され、前記レベルコンバ一夕は前記主出力端子に接続されてい
ることを特徴とする組み合わせ論理回路。
【請求項１６】第１の動作電圧で駆動される複数の論
理回路で構成される第１の領域と、前記第１の動作電圧
よりも低い第２の動作電圧で駆動される複数の論理回路
で構成される第２の領域と、この第２の領域の出力側の
端子が接続されているレベルコンバ一夕とがらなる組み
合わせ論理回路を内部に有していることを特徴とする半
導体集積回路。
【請求項１７】前記第１の領域の出力側の端子の少な
くとも一部は前記第２の領域の入力側の端子に接続され
ていることを特徴とする半導体集積回路。