JP2876749B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果トランジスタ構造を有する半導体
装置に関するものである。Description: TECHNICAL FIELD The present invention relates to a semiconductor device having a field effect transistor structure.
InP半導体は熱伝導率が良く、また電子の飽和速度も
高いことから、高出力かつ高周波素子材料として注目さ
れている。しかし、InPでは良好なショットキ特性が得
られないため、現在ではMESFET(ショットキ接合型電界
効果トランジスタ)よりも、MISFET(絶縁ゲート型電界
効果トランジスタ)の研究が盛んである。このMISFET
は、例えば第3図(a)に示される様に、InP基板1上
にInP結晶層6が形成され、その上にソース電極2、ド
レイン電極3、及び絶縁膜4上に形成されているゲート
電極5が設けられている。InP semiconductors have attracted attention as high-output and high-frequency device materials because of their good thermal conductivity and high electron saturation speed. However, since good Schottky characteristics cannot be obtained with InP, research on MISFETs (insulated gate field effect transistors) has been more active than MESFETs (Schottky junction field effect transistors). This MISFET
As shown in FIG. 3 (a), for example, an InP crystal layer 6 is formed on an InP substrate 1, and a source electrode 2, a drain electrode 3, and a gate formed on an insulating film 4 thereon. An electrode 5 is provided.
一方、GaAs系のHEMT(高電子移動度トランジスタ)の
様に、接合された異種の半導体の一方の半導体にのみ選
択的にドーピングを行った、いわゆる変調ドーピング
も、AlInAs/InPという組み合わせで試みられている。例
えば第3図(b)に示される様に、InP基板1上にInPバ
ッファ層7、n-AlInAs層8が積層され、その上にソース
電極2、ドレイン電極3、ゲート電極5が設けられてい
る。On the other hand, so-called modulation doping, such as GaAs-based HEMT (High Electron Mobility Transistor), in which only one of the different types of bonded semiconductors is selectively doped, has been attempted with a combination of AlInAs / InP. ing. For example, as shown in FIG. 3B, an InP buffer layer 7 and an n-AlInAs layer 8 are laminated on an InP substrate 1, and a source electrode 2, a drain electrode 3 and a gate electrode 5 are provided thereon. I have.
この場合、ドーピング濃度を変化させる事により、あ
るいは、ゲート電圧を変化させる事により、電子濃度を
制御することができる。In this case, the electron concentration can be controlled by changing the doping concentration or the gate voltage.
第3図(a)に示されているInP-MISFETの絶縁膜4と
してはSiO2やAl2O3が使われているが、界面準位が多
く、ヒステリシスや電流のドリフトが大きいという問題
があった。Although SiO 2 or Al 2 O 3 is used as the insulating film 4 of the InP-MISFET shown in FIG. 3A, there are many interface states, and there is a problem that hysteresis and current drift are large. there were.
また、第3図(b)に示されるInP-HEMTにおいては、
InP/AlInAsの界面でのP元素とAl元素の相性が悪く、Ga
As-HEMTの様な高移動度の電子をキャリアとする半導体
装置が得られないという問題があった。In the InP-HEMT shown in FIG. 3 (b),
Poor compatibility between P element and Al element at InP / AlInAs interface
There has been a problem that a semiconductor device using high mobility electrons as carriers, such as As-HEMT, cannot be obtained.
そこで本発明は、高周波特性が良好で高出力動作が可
能な半導体装置を提供するものである。Accordingly, the present invention provides a semiconductor device having good high-frequency characteristics and capable of high-output operation.
本発明は、半絶縁性InPを用いた電界効果トランジス
タ構造を有する半導体装置において、半絶縁性であるIn
P基板上には、アンドープInPバッファ層、n-InP層、ア
ンドープInGaAs層、及びアンドープAlInAs層が順次積層
され、そのアンドープAlInAs層上にはゲート電極が設け
られていることを特徴とする。The present invention provides a semiconductor device having a field-effect transistor structure using semi-insulating InP, wherein semi-insulating InP is used.
An undoped InP buffer layer, an n-InP layer, an undoped InGaAs layer, and an undoped AlInAs layer are sequentially stacked on a P substrate, and a gate electrode is provided on the undoped AlInAs layer.
さらに、前述のn-InP層のキャリア濃度、及び厚さ
は、アンドープInGaAs層に電子を供給してもn-InP層に
電子が残る様に設定され、そのアンドープInGaAs層の厚
みはn-InP層側とアンドープAlInAs層側よりできる量子
井戸とが重なり合う様に設定されても良い。Further, the carrier concentration and thickness of the n-InP layer are set so that electrons remain in the n-InP layer even when electrons are supplied to the undoped InGaAs layer, and the thickness of the undoped InGaAs layer is n-InP. The layer side and the quantum well formed from the undoped AlInAs layer side may be set to overlap.
本発明によれば、アンドープAlInAs層上にゲート電極
が設けられているため、InPを基板に用いたFETで良好な
ショットキ特性を得ることができる。また、アンドープ
InGaAs層の厚さは、アンドープAlInAs層側とn-InP層側
にできる量子井戸とが重なり合う様に設定されているた
め、両異種界面に生じている2次元電子ガスを同一の場
所に位置させることができ、従ってゲート電圧によりキ
ャリアを制御することができる。According to the present invention, since the gate electrode is provided on the undoped AlInAs layer, good Schottky characteristics can be obtained with an FET using InP as a substrate. Also undoped
The thickness of the InGaAs layer is set so that the undoped AlInAs layer side and the quantum well formed on the n-InP layer side overlap, so that the two-dimensional electron gas generated at the heterogeneous interface is located at the same location. Therefore, the carrier can be controlled by the gate voltage.
第1図(a)は、本発明に係る実施例のInP-FETの素
子断面図である。この図に示される様に、InP基板1上
にはInPバッファ層7、n-InP層9、アンドープInGaAs層
10、アンドープAlInAs層11が順次積層され、そのアンド
ープAlInAs層11上にはソース電極2、ドレイン電極3、
及びゲート電極5が形成されている。上述の各結晶層
は、MBE(分子線エピタキシ)やOMVPE(有機金属気相成
長法)等の方法で形成することができる。FIG. 1A is a cross-sectional view of an element of an InP-FET according to an embodiment of the present invention. As shown in this figure, on an InP substrate 1, an InP buffer layer 7, an n-InP layer 9, an undoped InGaAs layer
10, an undoped AlInAs layer 11 is sequentially stacked, and a source electrode 2, a drain electrode 3,
And a gate electrode 5 are formed. Each of the above crystal layers can be formed by a method such as MBE (molecular beam epitaxy) or OMVPE (metal organic chemical vapor deposition).
この素子構造における動作層は、第1図(b)に示さ
れるn-InP層9とアンドープInGaAs層10との界面にでき
る2次元電子ガス12と、n-InP層9中に残ったキャリア1
3である。このアンドープInGaAs層10は、低電界での電
子移動度が高いため、寄生抵抗Rsを低くするのに有効で
ある。また、表面側のAlInAs層11はアンドープであるた
め、ドーピングを行ったAlInAs層と比較してショットキ
特性が良い。従ってゲート電極5に電圧を正側印加して
いくと、アンドープAlInAs層11とアンドープInGaAs層10
の界面にも2次元電子ガスを蓄える事ができ、電流駆動
能力を増すことができる。このとき、アンドープInGaAs
層10の厚みが広いと、2次元電子ガス12は、第2図
(a)に示される様に2つの量子井戸に分布してしま
う。しかしアンドープInGaAs層10の膜厚を、n-InP層9
側とアンドープAlInAs層11側にできる量子井戸とが重な
り合う様に設定することによって、第2図(b)に示す
様に、両異種界面からできる2次元電子ガス12を同じ場
所に位置させることができる。従って、ゲート電圧によ
りキャリアを制御する際に有利である。The operating layer in this device structure includes a two-dimensional electron gas 12 formed at the interface between the n-InP layer 9 and the undoped InGaAs layer 10 shown in FIG. 1B, and a carrier 1 remaining in the n-InP layer 9.
3 Since the undoped InGaAs layer 10 has a high electron mobility in a low electric field, it is effective to lower the parasitic resistance Rs. Further, since the AlInAs layer 11 on the surface side is undoped, the Schottky characteristic is better than that of the doped AlInAs layer. Therefore, when a positive voltage is applied to the gate electrode 5, the undoped AlInAs layer 11 and the undoped InGaAs layer 10
The two-dimensional electron gas can also be stored at the interface of the substrate, and the current driving capability can be increased. At this time, undoped InGaAs
If the thickness of the layer 10 is large, the two-dimensional electron gas 12 is distributed in two quantum wells as shown in FIG. However, the thickness of the undoped InGaAs layer 10 is
By setting the quantum well formed on the undoped AlInAs layer 11 side to overlap the two-dimensional electron gas 12 formed from the heterogeneous interface, as shown in FIG. it can. Therefore, it is advantageous when controlling carriers by the gate voltage.
また、ドレイン電圧を高くしていくと、電子はそれ自
体が高いエネルギを有する様になり、特にアンドープIn
GaAs層10中の電子は異種界面の障壁を越えてn-InP層9
側にも流れ込むが、n-InP層9での電子の飽和速度はア
ンドープInGaAs層10での飽和速度よりも高いため、性能
が劣化することはない。Also, as the drain voltage is increased, the electrons themselves have a higher energy, and in particular, the undoped In
The electrons in the GaAs layer 10 cross over the barrier at the heterogeneous interface and the n-InP layer 9
Although the electrons also flow into the side, the saturation speed of electrons in the n-InP layer 9 is higher than the saturation speed in the undoped InGaAs layer 10, so that the performance does not deteriorate.
本実施例での具体的な条件としてn-InP層9の場合、
アンドープInGaAs層10にキャリアを供給してもまだキャ
リアが残るほどのキャリア濃度と厚みを有していること
が必要である事から、例えばキャリア濃度3×1018/cm
3で100Åの厚さが適切であり、アンドープAlInAs層11上
につけたショットキ電極で制御可能となる。次にアンド
ープInGaAs層10については、n-InP層9側とアンドープA
lInAs層11側に形成される2次元電子ガスが同一の位置
にある様な厚みを有していることが必要である。従っ
て、例えばキャリア濃度1×1015/cm3以下、厚さ50〜1
00Åが適切である。一方、アンドープAlInAs層11はキャ
リア濃度1×1015/cm3以下、厚さ300Åが適切である。
もちろんソース抵抗低減のためにアンドープAlInAs層11
上にn+InGaAs層を積層して、ゲート電極形成領域のみn+
InGaAsを取り除いても良い。In the case of the n-InP layer 9 as a specific condition in this embodiment,
Even if carriers are supplied to the undoped InGaAs layer 10, it is necessary to have a carrier concentration and a thickness such that carriers still remain. For example, the carrier concentration is 3 × 10 18 / cm 3
A thickness of 100 mm is appropriate for 3 and can be controlled by a Schottky electrode provided on the undoped AlInAs layer 11. Next, as for the undoped InGaAs layer 10, the undoped A
It is necessary that the two-dimensional electron gas formed on the lInAs layer 11 has a thickness such that it is located at the same position. Therefore, for example, a carrier concentration of 1 × 10 15 / cm 3 or less and a thickness of 50 to 1
00Å is appropriate. On the other hand, the undoped AlInAs layer 11 suitably has a carrier concentration of 1 × 10 15 / cm 3 or less and a thickness of 300 °.
Of course, undoped AlInAs layer 11 to reduce source resistance
An n + InGaAs layer is stacked on the n +
InGaAs may be removed.
本発明によれば、InP基板を用いたFETで良好なショッ
トキ特性を得ることができ、発生する2次元電子ガスの
密度を制御することができる。また、2次元電子ガスは
両異種界面に蓄積されるため、電子濃度の増加が容易に
でき、従って電流密度を大きくとることができる。しか
も高電界では電子はInP側に多く分布する様になるの
で、高周波特性が良い。また、InP基板を用いているの
で放熱効果が高く、マイクロ波やミリ波帯の高出力素子
として使用すると効果的である。According to the present invention, good Schottky characteristics can be obtained with an FET using an InP substrate, and the density of generated two-dimensional electron gas can be controlled. Further, since the two-dimensional electron gas is accumulated at the interface between the two different kinds, the electron concentration can be easily increased, and therefore, the current density can be increased. Moreover, in a high electric field, a large amount of electrons are distributed on the InP side, so that high-frequency characteristics are good. Further, since the InP substrate is used, the heat radiation effect is high, and it is effective when used as a high-output element in a microwave or millimeter wave band.
第1図は本発明の実施例に係る半導体装置の構造を示す
図、第2図はアンドープInGaAs層の厚みによる2次元電
子位置を示す図、第3図は従来の半導体装置の素子断面
図である。 1……InP基板、2……ソース電極、3……ドレイン電
極、4……絶縁膜、5……ゲート電極、6……InP結晶
層、7……InPバッファ層、8……n-AlInAs層、9……n
-InP層、10……アンドープInGaAs層、11……アンドープ
AlInAs層、12……2次元電子ガス、13……キャリア。FIG. 1 is a view showing a structure of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a view showing a two-dimensional electron position depending on the thickness of an undoped InGaAs layer, and FIG. is there. DESCRIPTION OF SYMBOLS 1 ... InP substrate, 2 ... Source electrode, 3 ... Drain electrode, 4 ... Insulating film, 5 ... Gate electrode, 6 ... InP crystal layer, 7 ... InP buffer layer, 8 ... n-AlInAs Layer, 9 ... n
-InP layer, 10 ... Undoped InGaAs layer, 11 ... Undoped
AlInAs layer, 12 two-dimensional electron gas, 13 carriers.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 21/337-21/338 H01L 27/095 H01L 27/098 H01L 29/775-29/778 H01L 29 / 80-29/812
Claims (1)
用いた電界効果トランジスタ構造を有する半導体装置に
おいて、 前記InP基板上には、アンドープInPバッファ層、n-InP
層、アンドープInGaAs(インジウム・ガリウム・ヒ素)
層、及びアンドープAlInAs(アルミニウム・インジウム
・ヒ素)層が順次積層され、 前記アンドープAlInAs層上にはショットキ電極が設けら
れ、 前記n-InP層のキャリア濃度、及び厚さは、前記アンド
ープInGaAs層に電子を供給しても前記n-InP層に電子が
残る様に設定され、 前記アンドープInGaAs層の厚みは、前記n-InP層側と前
記アンドープAlInAs層側よりできる量子井戸とが重なり
合う様に設定されていることを特徴とする半導体装置。1. A semiconductor device having a field effect transistor structure using a semi-insulating InP (indium phosphorus) substrate, wherein an undoped InP buffer layer, an n-InP
Layer, undoped InGaAs (indium gallium arsenide)
Layers and an undoped AlInAs (aluminum indium arsenide) layer are sequentially laminated, a Schottky electrode is provided on the undoped AlInAs layer, and the carrier concentration and the thickness of the n-InP layer are the same as those of the undoped InGaAs layer. The thickness of the undoped InGaAs layer is set such that the n-InP layer side and the quantum well formed from the undoped AlInAs layer side overlap even when electrons are supplied. A semiconductor device characterized by being performed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23661190A JP2876749B2 (en) | 1990-09-06 | 1990-09-06 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23661190A JP2876749B2 (en) | 1990-09-06 | 1990-09-06 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
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JPH04116835A JPH04116835A (en) | 1992-04-17 |
JP2876749B2 true JP2876749B2 (en) | 1999-03-31 |
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ID=17003209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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1990
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