JP2856190B2 - 演算処理装置および演算処理方法 - Google Patents
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- JP2856190B2 JP2856190B2 JP4403397A JP4403397A JP2856190B2 JP 2856190 B2 JP2856190 B2 JP 2856190B2 JP 4403397 A JP4403397 A JP 4403397A JP 4403397 A JP4403397 A JP 4403397A JP 2856190 B2 JP2856190 B2 JP 2856190B2
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- H03M13/31—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining coding for error detection or correction and efficient use of the spectrum
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
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- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、演算処理装置及び
演算処理方法に係わり、特に無線ＬＡＮ（Ｌｏｃａｌ
Ａｒｅａ Ｎｅｔｗｏｒｋ）における送信データの直流
（以下、ＤＣと称す）バイアスを抑制するために用いら
れるホワイトナー・エンコーダの演算処理装置および演
算処理方法に関する。
演算処理方法に係わり、特に無線ＬＡＮ（Ｌｏｃａｌ
Ａｒｅａ Ｎｅｔｗｏｒｋ）における送信データの直流
（以下、ＤＣと称す）バイアスを抑制するために用いら
れるホワイトナー・エンコーダの演算処理装置および演
算処理方法に関する。
【０００２】
【従来の技術】無線ＬＡＮはＩＥＥＥ（Ｉｎｓｔｉｔｕ
ｔｅ ｏｆ Ｅｒｅｃｔｒｉｃａｌａｎｄ Ｅｒｅｃｔ
ｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）８０２．１１委員
会において標準化が進められており、ホワイトナー・エ
ンコーダに関してもそのアルゴリズムが、ＩＥＥＥ
“Ｗｉｒｅｌｅｓｓ ＬＡＮ Ｍｅｄｉｕｍ Ａｃｃｅ
ｓｓ Ｃｏｎｔｒｏｌ（ＭＡＣ）ａｎｄ Ｐｈｙｓｉｃ
ａｌ Ｌａｙｅｒ（ＰＨＹ）Ｓｐｅｃｉｆｉｃａｔｉｏ
ｎｓ”Ｄｒａｆｔ Ｓｔａｎｄａｒｄ ＩＥＥＥ８０
２．１１の２５ Ｊａｎｕａｒｙ １９９６（Ｐ８０
２．１１Ｄ３）の第１７９頁〜第１８０頁，第１８３頁
〜第１８４頁，第１８９頁に記載されている。
ｔｅ ｏｆ Ｅｒｅｃｔｒｉｃａｌａｎｄ Ｅｒｅｃｔ
ｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）８０２．１１委員
会において標準化が進められており、ホワイトナー・エ
ンコーダに関してもそのアルゴリズムが、ＩＥＥＥ
“Ｗｉｒｅｌｅｓｓ ＬＡＮ Ｍｅｄｉｕｍ Ａｃｃｅ
ｓｓ Ｃｏｎｔｒｏｌ（ＭＡＣ）ａｎｄ Ｐｈｙｓｉｃ
ａｌ Ｌａｙｅｒ（ＰＨＹ）Ｓｐｅｃｉｆｉｃａｔｉｏ
ｎｓ”Ｄｒａｆｔ Ｓｔａｎｄａｒｄ ＩＥＥＥ８０
２．１１の２５ Ｊａｎｕａｒｙ １９９６（Ｐ８０
２．１１Ｄ３）の第１７９頁〜第１８０頁，第１８３頁
〜第１８４頁，第１８９頁に記載されている。
【０００３】同誌所載のフレームフォーマットを示した
図７を参照しながら、周波数ホッピングのスペクトラム
拡散（ＦＨ−ＳＳ）方式で、伝送速度２Ｍｂｐｓの無線
ＬＡＮで用いられる送信フレームに関して説明する。
図７を参照しながら、周波数ホッピングのスペクトラム
拡散（ＦＨ−ＳＳ）方式で、伝送速度２Ｍｂｐｓの無線
ＬＡＮで用いられる送信フレームに関して説明する。
【０００４】同図を参照すると、送信フレームは“１”
と“０”の繰り返しである８０ビットのｐｒｅａｍｂｌ
ｅ（以下、プリアンブルと称す）５３に続いて、１６ビ
ットのスタートフレームデリミタ５４（以下、ＳＦＤと
称す）を送信し、このあと有効なデータが続くことを受
信側に示す。ＳＦＤ５４に続いて、送信データ長や送信
フレームに関する情報を含んだ１６ビットのｈｅａｄｅ
ｒ（以下、ヘッダーと称す）５５が送られた後、実際に
送りたい送信データ５６を送ることになる。送信データ
５６は可変長である。
と“０”の繰り返しである８０ビットのｐｒｅａｍｂｌ
ｅ（以下、プリアンブルと称す）５３に続いて、１６ビ
ットのスタートフレームデリミタ５４（以下、ＳＦＤと
称す）を送信し、このあと有効なデータが続くことを受
信側に示す。ＳＦＤ５４に続いて、送信データ長や送信
フレームに関する情報を含んだ１６ビットのｈｅａｄｅ
ｒ（以下、ヘッダーと称す）５５が送られた後、実際に
送りたい送信データ５６を送ることになる。送信データ
５６は可変長である。
【０００５】次に、ホワイトナー・エンコーダによっ
て、６４ビット毎に２ビットのｓｔｕｆｆ ｂｉｔ（以
下、スタッフビットと称す）５２が挿入されて送信され
る。送信フレームのＤＣバイアスを抑制するため、ホワ
イトナー・エンコーダによって、ある６４ビット間のデ
ータは実際の送信ｄａｔａ（以下、データと称す）５６
に対して論理レベルのハイレベルの“１”とロウレベル
の“０”ビットを反転した送信データ５６が送信され
る。
て、６４ビット毎に２ビットのｓｔｕｆｆ ｂｉｔ（以
下、スタッフビットと称す）５２が挿入されて送信され
る。送信フレームのＤＣバイアスを抑制するため、ホワ
イトナー・エンコーダによって、ある６４ビット間のデ
ータは実際の送信ｄａｔａ（以下、データと称す）５６
に対して論理レベルのハイレベルの“１”とロウレベル
の“０”ビットを反転した送信データ５６が送信され
る。
【０００６】このとき、ビット反転された送信データ５
６が設定されている６４ビット区間の前の区間に挿入さ
れるスタッフビット５２は、予め“１１”に設定されて
いる。そのため、受信側では受信した送信フレームのス
タッフビット５２が“１１”のときは、そのあとに続く
送信データ５６を再度ビット反転する処理を行なうこと
によって、正しいデータを受信することになる。送信フ
レームの最後にはエラーチェック用のＣＲＣ５７が付加
されている。
６が設定されている６４ビット区間の前の区間に挿入さ
れるスタッフビット５２は、予め“１１”に設定されて
いる。そのため、受信側では受信した送信フレームのス
タッフビット５２が“１１”のときは、そのあとに続く
送信データ５６を再度ビット反転する処理を行なうこと
によって、正しいデータを受信することになる。送信フ
レームの最後にはエラーチェック用のＣＲＣ５７が付加
されている。
【０００７】図８は、前述したＩＥＥＥ８０２．１１に
示されているホワイトナー・エンコーディング・アルゴ
リズムに従って構成された、従来の無線ＬＡＮにおける
演算処理装置の一例を示すブロック図である。同図およ
び図７を併せて参照しながら動作を説明する。
示されているホワイトナー・エンコーディング・アルゴ
リズムに従って構成された、従来の無線ＬＡＮにおける
演算処理装置の一例を示すブロック図である。同図およ
び図７を併せて参照しながら動作を説明する。
【０００８】パラレルデータ形式の送信データは、まず
ＰｔｏＳ（以下、パラレル−シリアル変換回路と称す）
１１に入力される。パラレル−シリアル変換回路１１
は、送信データをシリアルデータ形式に変換する。この
シリアルデータ化された送信データ５６をｓｃｒａｍｂ
ｌｅｒ（以下、スクランブラと称す）１２がランダム化
する。
ＰｔｏＳ（以下、パラレル−シリアル変換回路と称す）
１１に入力される。パラレル−シリアル変換回路１１
は、送信データをシリアルデータ形式に変換する。この
シリアルデータ化された送信データ５６をｓｃｒａｍｂ
ｌｅｒ（以下、スクランブラと称す）１２がランダム化
する。
【０００９】スクランブルされたデータは、ｎ−ｂｉｔ
ｓｉｆｔ ｒｅｇｉｓｔｅｒ（以下、６４ビット・シ
フトレジスタ１３と称す）に入力される。６４ビット・
シフトレジスタ１３は、送信フレーム５１の送信データ
５６から６４ビット毎にデータを取り出す。この取り出
された６４ビットのデータに対して、ｗｅｉｇｈｔ（以
下、ウエイト回路と称す）３６とａｄｄｅｒ（以下、加
算回路Ａと称す）は、各ビット毎ごとにウエイトを付け
て加算する。
ｓｉｆｔ ｒｅｇｉｓｔｅｒ（以下、６４ビット・シ
フトレジスタ１３と称す）に入力される。６４ビット・
シフトレジスタ１３は、送信フレーム５１の送信データ
５６から６４ビット毎にデータを取り出す。この取り出
された６４ビットのデータに対して、ｗｅｉｇｈｔ（以
下、ウエイト回路と称す）３６とａｄｄｅｒ（以下、加
算回路Ａと称す）は、各ビット毎ごとにウエイトを付け
て加算する。
【００１０】これは前述したＩＥＥＥ８０２．１１のア
ルゴリズムにおける、（ｂｉａｓ ｎｅｘｔ ｂｌｏｃ
ｋ）＝Ｓｕｍ｛ｗｅｉｇｈｔ（ｂ（３２））｝を実行す
ることになる。このアルゴリズムのｂ（１）からｂ（３
２）は６４ビット・シフトレジスタ１３によって取り出
された２ビットシンボルデータであり、データｂ（０）
はスタッフビット５２である。このスタッフビット５２
を、２−ｂｉｔ ｓｔｕｆｆ（以下、スタッフビット挿
入回路と称す）１４ｃは、フレーム中の６４ビット毎に
２ビットづつ挿入する。スタッフビット５２の初期値は
ｂ（０）＝００である。
ルゴリズムにおける、（ｂｉａｓ ｎｅｘｔ ｂｌｏｃ
ｋ）＝Ｓｕｍ｛ｗｅｉｇｈｔ（ｂ（３２））｝を実行す
ることになる。このアルゴリズムのｂ（１）からｂ（３
２）は６４ビット・シフトレジスタ１３によって取り出
された２ビットシンボルデータであり、データｂ（０）
はスタッフビット５２である。このスタッフビット５２
を、２−ｂｉｔ ｓｔｕｆｆ（以下、スタッフビット挿
入回路と称す）１４ｃは、フレーム中の６４ビット毎に
２ビットづつ挿入する。スタッフビット５２の初期値は
ｂ（０）＝００である。
【００１１】ここで言うウエイト値は、動作説明用タイ
ミングチャートを示した図９およびその次の区間のタイ
ミングチャートを示した図１０の最上段に示すように、
ウエイト回路３６により後述する重み付けが２ビット毎
に行われたデータである。すなわち、図中２段目の波形
はスクランブラ回路１２の出力波形であり、例えばＢ１
区間の８１ｈでみると、１００００００１となってお
り、このデータに対応するウエイト出力は＋３−３−３
−１になっている。つまり、送信データ５６の２ビット
シンボルデータが“１０”のとき＋３であり、“１１”
のとき＋１であり、“０１”のとき−１であり、“０
０”のとき−３である。
ミングチャートを示した図９およびその次の区間のタイ
ミングチャートを示した図１０の最上段に示すように、
ウエイト回路３６により後述する重み付けが２ビット毎
に行われたデータである。すなわち、図中２段目の波形
はスクランブラ回路１２の出力波形であり、例えばＢ１
区間の８１ｈでみると、１００００００１となってお
り、このデータに対応するウエイト出力は＋３−３−３
−１になっている。つまり、送信データ５６の２ビット
シンボルデータが“１０”のとき＋３であり、“１１”
のとき＋１であり、“０１”のとき−１であり、“０
０”のとき−３である。
【００１２】上述したアルゴリズムによれば、例えば、
ｂ（１）＝１０のときは、ｗｅｉｇｈｔ（ｂ（１））＝
＋３であり、ｂ（２）＝０１のときは、ｗｅｉｇｈｔ
（ｂ（２））＝−１であることを示す。
ｂ（１）＝１０のときは、ｗｅｉｇｈｔ（ｂ（１））＝
＋３であり、ｂ（２）＝０１のときは、ｗｅｉｇｈｔ
（ｂ（２））＝−１であることを示す。
【００１３】加算回路Ａ３１は、フレーム送信開始時お
よび６４ビット毎に演算を行った後に、リセットされ
る。このリセットによって、加算回路Ａ３１は内容がク
リアされ“０”となる。
よび６４ビット毎に演算を行った後に、リセットされ
る。このリセットによって、加算回路Ａ３１は内容がク
リアされ“０”となる。
【００１４】ここで、加算回路Ａ３１によって計算され
た結果を信号ｂｉａｓとし、加算回路Ｂ３２によって計
算された結果を累積した信号ａｃｃｕｍとすると、ｃｏ
ｍｐａｒａｔｅｒ（以下、比較回路と称す）３３によっ
て、ｂｉａｓ＊ａｃｃｕｍ＞０かどうかを判定する。こ
れは前述したアルゴリズムにおける、ＩＦ＝｛［（ａｃ
ｃｕｍ）＊（ｂｉａｓ ｎｅｘｔ ｂｒｏｃｋ）＞
０］｝ｔｈｅｎ…を実行することになる。
た結果を信号ｂｉａｓとし、加算回路Ｂ３２によって計
算された結果を累積した信号ａｃｃｕｍとすると、ｃｏ
ｍｐａｒａｔｅｒ（以下、比較回路と称す）３３によっ
て、ｂｉａｓ＊ａｃｃｕｍ＞０かどうかを判定する。こ
れは前述したアルゴリズムにおける、ＩＦ＝｛［（ａｃ
ｃｕｍ）＊（ｂｉａｓ ｎｅｘｔ ｂｒｏｃｋ）＞
０］｝ｔｈｅｎ…を実行することになる。
【００１５】判定結果が（ｂｉａｓ）＊（ａｃｃｕｍ）
＞０のとき、比較回路３３の出力を“０”とし、（ｂｉ
ａｓ）＊（ａｃｃｕｍ）＜０のとき、比較回路３３の出
力を“１”とする。
＞０のとき、比較回路３３の出力を“０”とし、（ｂｉ
ａｓ）＊（ａｃｃｕｍ）＜０のとき、比較回路３３の出
力を“１”とする。
【００１６】比較回路３３の出力が“０”のとき、ｂｉ
ｔ ｉｎｖｅｒｓｉｏｎ（以下、ビット反転回路と称
す）１５によって、ｂｉａｓの演算に用いた６４ビット
間のデータに対して、各ビットが送出されるときに、ビ
ット反転回路１５によってビット反転を行う。これは前
述のアルゴリズムにおける、 Ｉｎｖｅｒｔ｛ｂ（０），…，ｂ（Ｎ）｝ を実行することになる。比較回路３３の出力が“１”の
ときはビットの反転は行わない。
ｔ ｉｎｖｅｒｓｉｏｎ（以下、ビット反転回路と称
す）１５によって、ｂｉａｓの演算に用いた６４ビット
間のデータに対して、各ビットが送出されるときに、ビ
ット反転回路１５によってビット反転を行う。これは前
述のアルゴリズムにおける、 Ｉｎｖｅｒｔ｛ｂ（０），…，ｂ（Ｎ）｝ を実行することになる。比較回路３３の出力が“１”の
ときはビットの反転は行わない。
【００１７】また、比較回路３３の出力が“０”のと
き、ｉｎｖｅｒｓｉｏｎ（以下、符号反転回路と称す）
３４によって、加算回路Ａ３１の出力であるｂｉａｓの
符号の反転を行う。これは前述のアルゴリズムにおけ
る、（ｂｉａｓ ｎｅｘｔ ｂｌｏｃｋ）＝−（ｂｉａ
ｓ ｎｅｘｔ ｂｌｏｃｋ）を実行することになる。比
較回路３３の出力が“１”のときはビットの反転は行わ
ない。
き、ｉｎｖｅｒｓｉｏｎ（以下、符号反転回路と称す）
３４によって、加算回路Ａ３１の出力であるｂｉａｓの
符号の反転を行う。これは前述のアルゴリズムにおけ
る、（ｂｉａｓ ｎｅｘｔ ｂｌｏｃｋ）＝−（ｂｉａ
ｓ ｎｅｘｔ ｂｌｏｃｋ）を実行することになる。比
較回路３３の出力が“１”のときはビットの反転は行わ
ない。
【００１８】以上のように、加算回路Ａ３１では、ある
６４ビット区間ごとに送信データを加算し、加算回路Ｂ
３２で加算回路Ａ３１で得た結果を加算する。加算回路
Ｂ３２の結果はレジスタ３５に保存され、６４ビット区
間ごとに加算回路Ａ３１とレジスタ３５の値が比較回路
３３によって比較さる。比較回路３３の結果に従って、
符号反転回路３４では、加算回路Ａ３１の結果の符号を
反転し、ビット反転回路１５では送信データの“１”と
“０”をビット毎に反転を行うように動作する。
６４ビット区間ごとに送信データを加算し、加算回路Ｂ
３２で加算回路Ａ３１で得た結果を加算する。加算回路
Ｂ３２の結果はレジスタ３５に保存され、６４ビット区
間ごとに加算回路Ａ３１とレジスタ３５の値が比較回路
３３によって比較さる。比較回路３３の結果に従って、
符号反転回路３４では、加算回路Ａ３１の結果の符号を
反転し、ビット反転回路１５では送信データの“１”と
“０”をビット毎に反転を行うように動作する。
【００１９】次に、図８と動作説明用のタイミングチャ
ートを示した図９および図１０とを併せて参照しなが
ら、従来のホワイトナー・エンコーダの動作を説明す
る。図９では、スクランブル後の送信データとして、１
６進数で６Ｅｈ、ＣＡｈ、９Ｂｈ、Ｂ７ｈ、ＢＦｈ、Ｄ
Ｆｈ、３Ｅｈ、ＥＦｈ、（図９中のＡ１区間部分）、８
１ｈ、Ｃ３ｈ、３Ｂｈ、６３ｈ、２Ａｈ、３９ｈ、８５
ｈ、８９ｈ、（図９中のＢ１区間部分）、Ａ４ｈ、Ｂ２
ｈ、６１ｈ、２４ｈ、４Ｂｈ、ＣＣｈ、９Ａｈ、５８
ｈ、（図９および９中のＣ１区間部分）をＬＳＢから送
信する場合の例である。
ートを示した図９および図１０とを併せて参照しなが
ら、従来のホワイトナー・エンコーダの動作を説明す
る。図９では、スクランブル後の送信データとして、１
６進数で６Ｅｈ、ＣＡｈ、９Ｂｈ、Ｂ７ｈ、ＢＦｈ、Ｄ
Ｆｈ、３Ｅｈ、ＥＦｈ、（図９中のＡ１区間部分）、８
１ｈ、Ｃ３ｈ、３Ｂｈ、６３ｈ、２Ａｈ、３９ｈ、８５
ｈ、８９ｈ、（図９中のＢ１区間部分）、Ａ４ｈ、Ｂ２
ｈ、６１ｈ、２４ｈ、４Ｂｈ、ＣＣｈ、９Ａｈ、５８
ｈ、（図９および９中のＣ１区間部分）をＬＳＢから送
信する場合の例である。
【００２０】例えば、６３ｈをＬＳＢから送信すると、
１１０００１１０と送信される。ここで、図９ではＡ１
期間のデータが描かれていないが、Ａ２と同様である。
１１０００１１０と送信される。ここで、図９ではＡ１
期間のデータが描かれていないが、Ａ２と同様である。
【００２１】Ａ１区間のデータは、６４ビット・シフト
レジスタ１３によって６４ビット分シフトされ、送信デ
ータとしてはＡ２区間に送信される。同様に、Ｂ１区間
のデータはＢ２区間に、Ｃ１区間のデータはＣ２区間に
送信されることになる。この様に６４ビット分シフトす
るのは、ある６４ビット間のデータをもとに、後述する
ウエイトの演算方法にしたがってウエイトを計算した後
に、そのデータをビット反転するかどうかを判断してか
ら送信しなければならないためである。
レジスタ１３によって６４ビット分シフトされ、送信デ
ータとしてはＡ２区間に送信される。同様に、Ｂ１区間
のデータはＢ２区間に、Ｃ１区間のデータはＣ２区間に
送信されることになる。この様に６４ビット分シフトす
るのは、ある６４ビット間のデータをもとに、後述する
ウエイトの演算方法にしたがってウエイトを計算した後
に、そのデータをビット反転するかどうかを判断してか
ら送信しなければならないためである。
【００２２】加算回路Ａ３１は６４ビット間のデータを
ウエイトを付けて加算する。前述したようにデータが
“１０”のときは＋３で、“１１”のときは＋１、“０
１”のときは−１、“００”のときは−３である。これ
を適用すると、例えば、１１０００１１０をウエイトを
付けて加算すると、（１１）＋（００）＋（０１）＋
（１０）＝＋１−３−１＋３＝０となる。
ウエイトを付けて加算する。前述したようにデータが
“１０”のときは＋３で、“１１”のときは＋１、“０
１”のときは−１、“００”のときは−３である。これ
を適用すると、例えば、１１０００１１０をウエイトを
付けて加算すると、（１１）＋（００）＋（０１）＋
（１０）＝＋１−３−１＋３＝０となる。
【００２３】図９のタイミング（１）において、ウエイ
ト回路３６および加算回路Ａ３１によって、Ａ１区間の
ウエイト値の総和を計算すると、＋１−３−１＋１−１
−１−３＋１＋１−１＋３−１＋１＋３＋１−１＋１＋
１＋１−１＋１＋１＋３＋１−１＋１＋１−３＋１＋１
−１＋１＝＋８という結果が得られる。Ａ１区間に関し
ては、加算回路Ａ３１の結果がそのままレジスタ３５に
蓄積される。
ト回路３６および加算回路Ａ３１によって、Ａ１区間の
ウエイト値の総和を計算すると、＋１−３−１＋１−１
−１−３＋１＋１−１＋３−１＋１＋３＋１−１＋１＋
１＋１−１＋１＋１＋３＋１−１＋１＋１−３＋１＋１
−１＋１＝＋８という結果が得られる。Ａ１区間に関し
ては、加算回路Ａ３１の結果がそのままレジスタ３５に
蓄積される。
【００２４】図１０のタイミング（２）において、ウエ
イト回路３６および加算回路Ａ３１によって、Ｂ１区間
のウエイト値の総和を計算すると、＋３−３−３−１＋
１−３−３＋１＋１−１＋１−３＋１−３−１＋３−１
−１−１−３＋３−１＋１−３＋３＋３−３−１＋３−
１−３−１＝−１６という結果が得られる。
イト回路３６および加算回路Ａ３１によって、Ｂ１区間
のウエイト値の総和を計算すると、＋３−３−３−１＋
１−３−３＋１＋１−１＋１−３＋１−３−１＋３−１
−１−１−３＋３−１＋１−３＋３＋３−３−１＋３−
１−３−１＝−１６という結果が得られる。
【００２５】また、このタイミングで、加算回路Ａ３１
の結果（−１６）とレジスタの値（＋８）が比較回路３
３によって比較され、（加算回路Ａ）＊（レジスタ）＜
０という結果になるので、符号反転回路３４及びビット
反転回路１５に対して、データを反転させる信号は出力
しない。
の結果（−１６）とレジスタの値（＋８）が比較回路３
３によって比較され、（加算回路Ａ）＊（レジスタ）＜
０という結果になるので、符号反転回路３４及びビット
反転回路１５に対して、データを反転させる信号は出力
しない。
【００２６】図９では、比較回路３３の出力は“１”で
ある。つまり、データの反転は行わないので、符号反転
回路３４の出力は（−１６）であり、Ｂ２の区間の送信
データはＢ１区間のデータをビット反転せずにそのまま
送信する。加算回路Ｂ３２では、符号反転回路３４の出
力（−１６）とレジスタの出力（＋８）を加算し、（−
８）という値を得る。この加算回路Ｂ３２の結果は、レ
ジスタ３５に蓄積される。
ある。つまり、データの反転は行わないので、符号反転
回路３４の出力は（−１６）であり、Ｂ２の区間の送信
データはＢ１区間のデータをビット反転せずにそのまま
送信する。加算回路Ｂ３２では、符号反転回路３４の出
力（−１６）とレジスタの出力（＋８）を加算し、（−
８）という値を得る。この加算回路Ｂ３２の結果は、レ
ジスタ３５に蓄積される。
【００２７】同様に、図１０のタイミング（３）では、
ウエイト回路３６および加算回路Ａ３１によって、Ｃ１
区間のウエイト値の総和を計算すると、−３＋３−１−
１−１−３＋１−１＋３−３−１＋３−３＋３−１−３
＋１−１−３＋３−３＋１−１−１＋３−１−３−１＋
３＋３＝−１０という結果が得られる。
ウエイト回路３６および加算回路Ａ３１によって、Ｃ１
区間のウエイト値の総和を計算すると、−３＋３−１−
１−１−３＋１−１＋３−３−１＋３−３＋３−１−３
＋１−１−３＋３−３＋１−１−１＋３−１−３−１＋
３＋３＝−１０という結果が得られる。
【００２８】また、このタイミングで、加算回路Ａ３１
の結果（−１０）とレジスタ３５（−８）の値が比較回
路３３によって比較され、（加算回路Ａ３１）＊（レジ
スタ３５）＞０という結果になるので、符号反転回路３
４およびビット反転回路１５に対して、データを反転さ
せる信号を出力する。図１０では、比較回路３３の出力
は“０”である。
の結果（−１０）とレジスタ３５（−８）の値が比較回
路３３によって比較され、（加算回路Ａ３１）＊（レジ
スタ３５）＞０という結果になるので、符号反転回路３
４およびビット反転回路１５に対して、データを反転さ
せる信号を出力する。図１０では、比較回路３３の出力
は“０”である。
【００２９】つまり、データの反転を行うので、符号反
転回路３４の出力は＋１０となり、Ｃ２の区間の送信デ
ータはＣ１区間のデータをビット反転して送信すること
になる。加算回路Ｂ３２では、符号反転回路３４の出力
（＋１０）とレジスタ３５の出力（−８）を加算し、＋
２という値を得る。この加算回路Ｂ３２の結果は、レジ
スタ３５に蓄積される。
転回路３４の出力は＋１０となり、Ｃ２の区間の送信デ
ータはＣ１区間のデータをビット反転して送信すること
になる。加算回路Ｂ３２では、符号反転回路３４の出力
（＋１０）とレジスタ３５の出力（−８）を加算し、＋
２という値を得る。この加算回路Ｂ３２の結果は、レジ
スタ３５に蓄積される。
【００３０】送信データがビット反転されている区間
は、スタッフビットが“１１”となるので、受信側で
は、スタッフビットを判断して“１１”であれば、それ
に続く６４ビットのデータを再度反転して戻すことにな
る。
は、スタッフビットが“１１”となるので、受信側で
は、スタッフビットを判断して“１１”であれば、それ
に続く６４ビットのデータを再度反転して戻すことにな
る。
【００３１】ホワイトナー・エンコーダによるＤＣバイ
アス抑制の効果は、例えば、Ｃ２区間を反転しなかった
場合には、Ｃ２区間が終了した後のレジスタの値は、＋
８（Ｂ１区間のレジスタ値）−１６（符号反転回路出
力）−１０（Ｃ１区間のウエイト値総和）＝−１６とな
り、送信データのウエイト値が（−）側に片寄ってしま
う。そこで、Ｃ２区間をビット反転すると、前述のよう
に、レジスタの値は（＋８−１６＋１０）＝＋２とな
り、逆に（＋）側になるが、大きく片寄ることはない。
アス抑制の効果は、例えば、Ｃ２区間を反転しなかった
場合には、Ｃ２区間が終了した後のレジスタの値は、＋
８（Ｂ１区間のレジスタ値）−１６（符号反転回路出
力）−１０（Ｃ１区間のウエイト値総和）＝−１６とな
り、送信データのウエイト値が（−）側に片寄ってしま
う。そこで、Ｃ２区間をビット反転すると、前述のよう
に、レジスタの値は（＋８−１６＋１０）＝＋２とな
り、逆に（＋）側になるが、大きく片寄ることはない。
【００３２】上述の様に処理を実行して、送信データ中
の“１”と“０”の数を調整することにより、送信デー
タのＤＣバイアスを抑制することができる。
の“１”と“０”の数を調整することにより、送信デー
タのＤＣバイアスを抑制することができる。
【００３３】
【発明が解決しようとする課題】上述した従来の技術の
問題点は、ホワイトナー・エンコーディングを行う演算
処理装置の回路構成が大きくなってしまうことである。
問題点は、ホワイトナー・エンコーディングを行う演算
処理装置の回路構成が大きくなってしまうことである。
【００３４】その理由は、前述したように、従来のホワ
イトナー・エンコーディングを行う演算処理装置では、
シフトレジスタ１３やビットスタッフ回路１４の他に、
ウエイト演算を行うための２つの加算回路３１および３
２、ウエイト演算結果を反転するための符号反転回路３
４、過去のウエイト演算結果を保存するためのレジスタ
３５、送信データを反転するかどうかを判断する比較回
路３３等で構成されていたからである。
イトナー・エンコーディングを行う演算処理装置では、
シフトレジスタ１３やビットスタッフ回路１４の他に、
ウエイト演算を行うための２つの加算回路３１および３
２、ウエイト演算結果を反転するための符号反転回路３
４、過去のウエイト演算結果を保存するためのレジスタ
３５、送信データを反転するかどうかを判断する比較回
路３３等で構成されていたからである。
【００３５】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、ホワイトナー・エンコーディン
グを行う演算方法を変更することにより、回路構成を簡
素化することにある。
みなされたものであり、ホワイトナー・エンコーディン
グを行う演算方法を変更することにより、回路構成を簡
素化することにある。
【００３６】
【課題を解決するための手段】本発明の演算処理装置の
特徴は、パラレルデータ形式の送信データをパラレル−
シリアル変換した後このシリアルデータ化された送信デ
ータがスクランブラでランダム化されて供給されるマル
チプレクサと、このマルチプレクサから供給されるデー
タが任意のビット数ｎ（ｎ≧４の偶数）で区切られたデ
ータ区間であって、２ビットシンボルデータが論理レベ
ルの“１０”のときは＋（２ｍ＋１）（ｍ≧１の整数）
をカウントし、“１１”のときは＋（２ｍ−１）をカウ
ントし、“０１”のときは−（２ｍ−１）をカウント
し、“００”のときは−（２ｍ＋１）をカウントする第
１のカウンタと、前記データ区間以前の区間内の全ての
データに対して前記２ビットシンボルデータが“１０”
のときは＋（２ｍ＋１）をカウントし、“１１”のとき
は＋（２ｍ−１）をカウントし、“０１”のときは−
（２ｍ＋１）をカウントし、“００”のときは−（２ｍ
＋１）をカウントする第２のカウンタと、前記第１のカ
ウンタの符号ビットと前記第２のカウンタの符号ビット
とを比較する比較手段と、前記比較手段の結果によって
前記データ区間のデータの“１”と“０”とを反転させ
る２つのビット反転回路と、前記データ区間のｎビット
数分だけデータを遅延させるための２つのｎ／２ビット
シフトレジスタと、これらの２つのｎ／２ビットシフト
レジスタ回路から供給される前記遅延されたウエイト値
の２ビットを、前記データ区間分のｎビット数毎にデー
タ列中に挿入して２つの前記ビット反転回路にそれぞれ
出力する２つのビットスタッフ回路とを有し、通信装置
における送信データの直流バイアスを抑制するために用
いられるホワイトナー・エンコーディングを行うことに
ある。
特徴は、パラレルデータ形式の送信データをパラレル−
シリアル変換した後このシリアルデータ化された送信デ
ータがスクランブラでランダム化されて供給されるマル
チプレクサと、このマルチプレクサから供給されるデー
タが任意のビット数ｎ（ｎ≧４の偶数）で区切られたデ
ータ区間であって、２ビットシンボルデータが論理レベ
ルの“１０”のときは＋（２ｍ＋１）（ｍ≧１の整数）
をカウントし、“１１”のときは＋（２ｍ−１）をカウ
ントし、“０１”のときは−（２ｍ−１）をカウント
し、“００”のときは−（２ｍ＋１）をカウントする第
１のカウンタと、前記データ区間以前の区間内の全ての
データに対して前記２ビットシンボルデータが“１０”
のときは＋（２ｍ＋１）をカウントし、“１１”のとき
は＋（２ｍ−１）をカウントし、“０１”のときは−
（２ｍ＋１）をカウントし、“００”のときは−（２ｍ
＋１）をカウントする第２のカウンタと、前記第１のカ
ウンタの符号ビットと前記第２のカウンタの符号ビット
とを比較する比較手段と、前記比較手段の結果によって
前記データ区間のデータの“１”と“０”とを反転させ
る２つのビット反転回路と、前記データ区間のｎビット
数分だけデータを遅延させるための２つのｎ／２ビット
シフトレジスタと、これらの２つのｎ／２ビットシフト
レジスタ回路から供給される前記遅延されたウエイト値
の２ビットを、前記データ区間分のｎビット数毎にデー
タ列中に挿入して２つの前記ビット反転回路にそれぞれ
出力する２つのビットスタッフ回路とを有し、通信装置
における送信データの直流バイアスを抑制するために用
いられるホワイトナー・エンコーディングを行うことに
ある。
【００３７】また、前記スクランブラ化された送信デー
タが前記マルチプレクサにより２ビットシンボルデータ
として２ビット毎に上位ビットと下位ビットとに振り分
けられ、これら上位ビットデータ列と下位ビットデータ
列のそれぞれが前記ｎ／２ビットシフトレジスタ回路と
ビットスタッフ回路とビット反転回路とを介して２系列
状態で送出される。
タが前記マルチプレクサにより２ビットシンボルデータ
として２ビット毎に上位ビットと下位ビットとに振り分
けられ、これら上位ビットデータ列と下位ビットデータ
列のそれぞれが前記ｎ／２ビットシフトレジスタ回路と
ビットスタッフ回路とビット反転回路とを介して２系列
状態で送出される。
【００３８】さらに、前記上位ビットおよび前記下位ビ
ットのそれぞれのビット幅は、各ビットが前記スクラン
ブラ化されたデータにおける２ビット分のビット幅が割
り当てられる。
ットのそれぞれのビット幅は、各ビットが前記スクラン
ブラ化されたデータにおける２ビット分のビット幅が割
り当てられる。
【００３９】さらにまた、前記比較手段が、前記第１の
カウンタの出力端が一方の入力端に、前記第２のカウン
タの出力端が他方の入力端にそれぞれ接続されるととも
にその出力端が前記ビット反転回路の入力端に接続され
る排他的論理和回路を用いて構成することができる。
カウンタの出力端が一方の入力端に、前記第２のカウン
タの出力端が他方の入力端にそれぞれ接続されるととも
にその出力端が前記ビット反転回路の入力端に接続され
る排他的論理和回路を用いて構成することができる。
【００４０】また、前記比較手段は、前記第１のカウン
タの出力端がそれぞれの一方の入力端に、前記第２のカ
ウンタの出力端がそれぞれの他方の入力端にそれぞれ共
通接続されるＡＮＤ回路および第１のＮＯＲ回路と、前
記ＡＮＤ回路の出力端が一方の入力端に、前記第１のＮ
ＯＲ回路の出力端が他方の入力端にそれぞれ接続される
とともにその出力端が前記ビット反転回路の入力端に接
続される第２のＮＯＲ回路とから構成されてもよい。
タの出力端がそれぞれの一方の入力端に、前記第２のカ
ウンタの出力端がそれぞれの他方の入力端にそれぞれ共
通接続されるＡＮＤ回路および第１のＮＯＲ回路と、前
記ＡＮＤ回路の出力端が一方の入力端に、前記第１のＮ
ＯＲ回路の出力端が他方の入力端にそれぞれ接続される
とともにその出力端が前記ビット反転回路の入力端に接
続される第２のＮＯＲ回路とから構成されてもよい。
【００４１】本発明の演算処理装置の演算処理方法の特
徴は、パラレルデータ形式の送信データをパラレル−シ
リアル変換した後このシリアルデータ化された送信デー
タがスクランブラでランダム化されて供給されるマルチ
プレクサと、このマルチプレクサから供給される２ビッ
トシンボルデータが任意のビット数ｎ（ｎ≧４の偶数）
で区切られたデータ区間であって、２ビットシンボルデ
ータが論理レベルの“１０”のときは＋（２ｍ＋１）
（ｍ≧１の整数）をカウントし、“１１”のときは＋
（２ｍ−１）をカウントし、“０１”のときは−（２ｍ
−１）をカウントし、“００”のときは−（２ｍ＋１）
をカウントする第１のカウンタと、前記データ区間以前
の区間内の全てのデータに対して前記２ビットシンボル
データが“１０”のときは＋（２ｍ＋１）をカウント
し、“１１”のときは＋（２ｍ−１）をカウントし、
“０１”のときは−（２ｍ＋１）をカウントし、“０
０”のときは−（２ｍ＋１）をカウントする第２のカウ
ンタと、前記第１のカウンタの符号ビットと前記第２の
カウンタの符号ビットとを比較する比較手段と、前記比
較手段の結果によって前記データ区間のデータの“１”
と“０”とを反転させる２つのビット反転回路と、前記
データ区間のｎビット数分だけデータを遅延させるため
の２つのｎ／２ビットシフトレジスタと、これらの２つ
のｎ／２ビットシフトレジスタ回路から供給される前記
遅延されたウエイト値の２ビットを、前記データ区間分
のｎビット数毎にデータ列中に挿入して２つの前記ビッ
ト反転回路にそれぞれ出力する２つのビットスタッフ回
路とを用いて、２つの前記ｎ／２ビットシフトレジスタ
が第１のカウンタでｎビットデータ区間分の前記ウエイ
ト値をカウントした後に前記データ区間のデータを送信
するために、ｎビットデータ区間分のビット数を経過し
てから前記データ区間のデータを送出するステップと、
受信側でのホワイトナー・デコーディングで使用させる
ために、２つの前記ビットスタッフ回路が前記データ区
間毎に２ビットのデータを挿入するステップと、前記第
１のカウンタのカウント結果により、送出前のｎビット
データ区間においてデータの前記ウエイト値が＋側か−
側かを示すステップと、前記第２のカウンタのカウント
結果により、既に送出済みのデータの前記ウエイト値が
＋側か−側かを示すステップと、前記第１および前記第
２のカウンタが、ともに符号ビットである最上位ビット
で送信データの前記ウエイト値が＋側か−側かを判断す
るステップと、２つの前記カウンタの最上位ビットを前
記比較手段で判定させ、前記第１および前記第２のカウ
ンタの双方とも前記ウエイト値が＋側または−側と判断
された場合には、送出済みのデータに対して同じ方向に
送信データの前記ウエイト値を片寄らないように、前記
第１のカウンタでカウントしたデータ区間のデータを２
つの前記ビット反転回路でそれぞれ反転させてから送出
させるステップと、逆に、前記第１および前記第２のカ
ウンタで、一方の前記ウエイト値が＋側でもう一方のウ
エイト値が−側であると判断された場合には、第１のカ
ウンタでカウントしたデータ区間のデータを２つの前記
ビット反転回路で反転せずに送出させるステップとから
なる処理アルゴリズムにより、送信データ中の“１
０”、“１１”、“０１”、“００”の数を調整し、送
信データの前記直流バイアスを抑制することにある。
徴は、パラレルデータ形式の送信データをパラレル−シ
リアル変換した後このシリアルデータ化された送信デー
タがスクランブラでランダム化されて供給されるマルチ
プレクサと、このマルチプレクサから供給される２ビッ
トシンボルデータが任意のビット数ｎ（ｎ≧４の偶数）
で区切られたデータ区間であって、２ビットシンボルデ
ータが論理レベルの“１０”のときは＋（２ｍ＋１）
（ｍ≧１の整数）をカウントし、“１１”のときは＋
（２ｍ−１）をカウントし、“０１”のときは−（２ｍ
−１）をカウントし、“００”のときは−（２ｍ＋１）
をカウントする第１のカウンタと、前記データ区間以前
の区間内の全てのデータに対して前記２ビットシンボル
データが“１０”のときは＋（２ｍ＋１）をカウント
し、“１１”のときは＋（２ｍ−１）をカウントし、
“０１”のときは−（２ｍ＋１）をカウントし、“０
０”のときは−（２ｍ＋１）をカウントする第２のカウ
ンタと、前記第１のカウンタの符号ビットと前記第２の
カウンタの符号ビットとを比較する比較手段と、前記比
較手段の結果によって前記データ区間のデータの“１”
と“０”とを反転させる２つのビット反転回路と、前記
データ区間のｎビット数分だけデータを遅延させるため
の２つのｎ／２ビットシフトレジスタと、これらの２つ
のｎ／２ビットシフトレジスタ回路から供給される前記
遅延されたウエイト値の２ビットを、前記データ区間分
のｎビット数毎にデータ列中に挿入して２つの前記ビッ
ト反転回路にそれぞれ出力する２つのビットスタッフ回
路とを用いて、２つの前記ｎ／２ビットシフトレジスタ
が第１のカウンタでｎビットデータ区間分の前記ウエイ
ト値をカウントした後に前記データ区間のデータを送信
するために、ｎビットデータ区間分のビット数を経過し
てから前記データ区間のデータを送出するステップと、
受信側でのホワイトナー・デコーディングで使用させる
ために、２つの前記ビットスタッフ回路が前記データ区
間毎に２ビットのデータを挿入するステップと、前記第
１のカウンタのカウント結果により、送出前のｎビット
データ区間においてデータの前記ウエイト値が＋側か−
側かを示すステップと、前記第２のカウンタのカウント
結果により、既に送出済みのデータの前記ウエイト値が
＋側か−側かを示すステップと、前記第１および前記第
２のカウンタが、ともに符号ビットである最上位ビット
で送信データの前記ウエイト値が＋側か−側かを判断す
るステップと、２つの前記カウンタの最上位ビットを前
記比較手段で判定させ、前記第１および前記第２のカウ
ンタの双方とも前記ウエイト値が＋側または−側と判断
された場合には、送出済みのデータに対して同じ方向に
送信データの前記ウエイト値を片寄らないように、前記
第１のカウンタでカウントしたデータ区間のデータを２
つの前記ビット反転回路でそれぞれ反転させてから送出
させるステップと、逆に、前記第１および前記第２のカ
ウンタで、一方の前記ウエイト値が＋側でもう一方のウ
エイト値が−側であると判断された場合には、第１のカ
ウンタでカウントしたデータ区間のデータを２つの前記
ビット反転回路で反転せずに送出させるステップとから
なる処理アルゴリズムにより、送信データ中の“１
０”、“１１”、“０１”、“００”の数を調整し、送
信データの前記直流バイアスを抑制することにある。
【００４２】
【発明の実施の形態】本発明では、ホワイトナー・エン
コーダのウエイト演算を２つのカウンタを用いて行なわ
せる。第１のカウンタは現在対象としているｎビット区
間のウエイト演算を、送信データの２ビットシンボルデ
ータが“１０”のときはアップカウント（＋３）をし、
“１１”のときはアップカウント（＋１）をし、“１
１”のときはダウンカウント（−１）し、“００”のと
きはダウンカウント（−３）することで行う。第２のカ
ウンタは送出済みのデータに対してウエイト演算を、同
様に送信データの２ビットシンボルデータが“１０”の
ときはアップカウント（＋３）をし、“１１”のときは
アップカウント（＋１）をし、“１１”のときはダウン
カウント（−１）し、“００”のときはダウンカウント
（−３）することで行う。また、比較回路は、送信デー
タを反転するかどうかの判断を、カウンタの符号ビット
である最上位ビットを比較することで行う。
コーダのウエイト演算を２つのカウンタを用いて行なわ
せる。第１のカウンタは現在対象としているｎビット区
間のウエイト演算を、送信データの２ビットシンボルデ
ータが“１０”のときはアップカウント（＋３）をし、
“１１”のときはアップカウント（＋１）をし、“１
１”のときはダウンカウント（−１）し、“００”のと
きはダウンカウント（−３）することで行う。第２のカ
ウンタは送出済みのデータに対してウエイト演算を、同
様に送信データの２ビットシンボルデータが“１０”の
ときはアップカウント（＋３）をし、“１１”のときは
アップカウント（＋１）をし、“１１”のときはダウン
カウント（−１）し、“００”のときはダウンカウント
（−３）することで行う。また、比較回路は、送信デー
タを反転するかどうかの判断を、カウンタの符号ビット
である最上位ビットを比較することで行う。
【００４３】まず、本発明の実施の形態を図面を参照し
ながら詳細に説明する。図１は本発明の演算処理装置の
ブロック図であり、図２および図３は動作説明用のタイ
ミングチャートである。図１を参照すると、本発明のホ
ワイトナー・エンコーディングを行う演算処理装置は、
送信データをパラレルデータからシリアルデータに変換
するパラレル−シリアル変換回路１１と、パラレル−シ
リアル変換回路１１から供給される送信データをランダ
ム化するスクランブラ１２と、このスクランブラ１２か
ら供給されるデータを２ビット毎に上位ビットと下位ビ
ットとに振り分けられ、これら上位ビットデータ列と下
位ビットデータ列を出力するマルチプレサ１９と、マル
チプレサ１９から供給されたｎ／２ビット分のデータ列
を順次シフトし出力するｎ／２ビットシフトレジスタ１
３ａおよび１３ｃと、シフトレジスタ１３ａおよび１３
ｃからそれぞれ供給される送信データ中にｎ／２ビット
毎に１ビット挿入するビットスタッフ回路１４ａおよび
１４ｂと、ｎ／２ビットシフトレジスタ１３ａおよび１
３ｂにマルチプレサ１９から供給される入力データであ
って現在対象としているｎ／２ビット区間の送信データ
によって＋３、＋１、−１、−３のアップダウン・カウ
ントを行うカウンタＡ１６と、送出済みの送信データに
よって＋３、＋１、−１、−３のアップダウン・カウン
トを行うカウンタＢ１８と、カウンタＡ１６およびカウ
ンタＢ１８のカウント値の送信データを比較し、反転す
るかどうかの判断を行う比較回路１８と、この比較回路
１８からの指示に応答して、ビットスタッフ回路１４ａ
および１４ｂの出力する送信データを１ビット毎に反転
させ送信データＴＸ１およびＴＸ２として送出するとと
もに、カウンタＢ１７へも送信済みのデータとして出力
するビット反転回路１５ａおよび１５ｂとから構成され
る。
ながら詳細に説明する。図１は本発明の演算処理装置の
ブロック図であり、図２および図３は動作説明用のタイ
ミングチャートである。図１を参照すると、本発明のホ
ワイトナー・エンコーディングを行う演算処理装置は、
送信データをパラレルデータからシリアルデータに変換
するパラレル−シリアル変換回路１１と、パラレル−シ
リアル変換回路１１から供給される送信データをランダ
ム化するスクランブラ１２と、このスクランブラ１２か
ら供給されるデータを２ビット毎に上位ビットと下位ビ
ットとに振り分けられ、これら上位ビットデータ列と下
位ビットデータ列を出力するマルチプレサ１９と、マル
チプレサ１９から供給されたｎ／２ビット分のデータ列
を順次シフトし出力するｎ／２ビットシフトレジスタ１
３ａおよび１３ｃと、シフトレジスタ１３ａおよび１３
ｃからそれぞれ供給される送信データ中にｎ／２ビット
毎に１ビット挿入するビットスタッフ回路１４ａおよび
１４ｂと、ｎ／２ビットシフトレジスタ１３ａおよび１
３ｂにマルチプレサ１９から供給される入力データであ
って現在対象としているｎ／２ビット区間の送信データ
によって＋３、＋１、−１、−３のアップダウン・カウ
ントを行うカウンタＡ１６と、送出済みの送信データに
よって＋３、＋１、−１、−３のアップダウン・カウン
トを行うカウンタＢ１８と、カウンタＡ１６およびカウ
ンタＢ１８のカウント値の送信データを比較し、反転す
るかどうかの判断を行う比較回路１８と、この比較回路
１８からの指示に応答して、ビットスタッフ回路１４ａ
および１４ｂの出力する送信データを１ビット毎に反転
させ送信データＴＸ１およびＴＸ２として送出するとと
もに、カウンタＢ１７へも送信済みのデータとして出力
するビット反転回路１５ａおよび１５ｂとから構成され
る。
【００４４】それぞれの回路機能についてさらに詳述す
ると、マルチプレクサ１９は、スクランブラ１２の出力
であるシリアルデータを２ビットシンボルデータとして
扱うため、２ビット毎に出力することになる。
ると、マルチプレクサ１９は、スクランブラ１２の出力
であるシリアルデータを２ビットシンボルデータとして
扱うため、２ビット毎に出力することになる。
【００４５】ｎ／２ビットシフトレジスタ１３ａおよび
１３ｂは、３２ビットシフトレジスタとし、３２ビット
区間毎に、ビットスタッフ回路１４ａおよび１４ｂによ
る送信データへの１ビット挿入と、比較回路１８での比
較を行う。
１３ｂは、３２ビットシフトレジスタとし、３２ビット
区間毎に、ビットスタッフ回路１４ａおよび１４ｂによ
る送信データへの１ビット挿入と、比較回路１８での比
較を行う。
【００４６】カウンタＡ１６は３２ビットごとにリセッ
トされるように設定されているのに対し、カウンタＢ１
７は過去に送信したデータによる値を蓄積していくた
め、１つのフレームの送信が終了するまではリセットさ
れない様に設定されている。
トされるように設定されているのに対し、カウンタＢ１
７は過去に送信したデータによる値を蓄積していくた
め、１つのフレームの送信が終了するまではリセットさ
れない様に設定されている。
【００４７】さらにカウンタＡ１６は、８ビットのアッ
プダウンカウンタで構成され、送信データ２ビット毎に
カウント動作を行う。２ビットデータが“１０”のとき
は＋３だけアップカウントし、“１１”のときは＋１だ
けアップカウントし、データが“０１”のときは−１だ
けダウンカウントし、データが“００”のときは−３だ
けダウンカウントする。初期値は１６進数で８０ｈ（２
進数で１０００００００ｂ）である。
プダウンカウンタで構成され、送信データ２ビット毎に
カウント動作を行う。２ビットデータが“１０”のとき
は＋３だけアップカウントし、“１１”のときは＋１だ
けアップカウントし、データが“０１”のときは−１だ
けダウンカウントし、データが“００”のときは−３だ
けダウンカウントする。初期値は１６進数で８０ｈ（２
進数で１０００００００ｂ）である。
【００４８】以下、英数字の後のｈは１６進数を表し、
ｂは２進数を表す。カウンタＡ１６の最上位ビットは符
号を表し、最上位ビットが“１”のときは正を示し、最
上位ビットが“０”のときは負を示す。
ｂは２進数を表す。カウンタＡ１６の最上位ビットは符
号を表し、最上位ビットが“１”のときは正を示し、最
上位ビットが“０”のときは負を示す。
【００４９】同様に、カウンタＢ１７も、８ビットのア
ップダウンカウンタで構成され、送信データ２ビット毎
にカウント動作を行う。２ビットデータが“１０”のと
きは＋３だけアップカウントし、“１１”のときは＋１
だけアップカウントし、データが“０１”のときは−１
だけダウンカウントし、データが“００”のときは−３
だけダウンカウントする。初期値は１６進数で８０ｈ
（２進数で１０００００００ｂ）である。カウンタＡ１
６の最上位ビットは符号を表し、最上位ビットが“１”
のときは正を示し、最上位ビットが”０”のときは負を
示す。
ップダウンカウンタで構成され、送信データ２ビット毎
にカウント動作を行う。２ビットデータが“１０”のと
きは＋３だけアップカウントし、“１１”のときは＋１
だけアップカウントし、データが“０１”のときは−１
だけダウンカウントし、データが“００”のときは−３
だけダウンカウントする。初期値は１６進数で８０ｈ
（２進数で１０００００００ｂ）である。カウンタＡ１
６の最上位ビットは符号を表し、最上位ビットが“１”
のときは正を示し、最上位ビットが”０”のときは負を
示す。
【００５０】比較回路１８は入力データが共に“１”ま
たは共に“０”のときは“０”を出力し、入力データの
一方が“０”で他方が“１”のときは“１”を出力す
る。また、比較回路１８は、カウンタＡ１６とカウンタ
Ｂ１７の符号ビットである最上位ビットを比較する。両
カウンタの最上位ビットが、共に“０”または”１”の
とき、つまり（カウンタＡ１６の符号）＊（カウンタＢ
１７の符号）＞０のとき、比較回路１８は“０”を出力
する。逆に、両カウンタの最上位ビットが、一方が
“０”でもう一方が“１”のとき、つまり（カウンタＡ
１６の符号）＊（カウンタＢ１７の符号）＜０のとき、
比較回路１８は“１”を出力する。比較回路１８の出力
が“０”のとき、ビット反転回路１５で送信データの反
転を行う。
たは共に“０”のときは“０”を出力し、入力データの
一方が“０”で他方が“１”のときは“１”を出力す
る。また、比較回路１８は、カウンタＡ１６とカウンタ
Ｂ１７の符号ビットである最上位ビットを比較する。両
カウンタの最上位ビットが、共に“０”または”１”の
とき、つまり（カウンタＡ１６の符号）＊（カウンタＢ
１７の符号）＞０のとき、比較回路１８は“０”を出力
する。逆に、両カウンタの最上位ビットが、一方が
“０”でもう一方が“１”のとき、つまり（カウンタＡ
１６の符号）＊（カウンタＢ１７の符号）＜０のとき、
比較回路１８は“１”を出力する。比較回路１８の出力
が“０”のとき、ビット反転回路１５で送信データの反
転を行う。
【００５１】ビット反転回路１５は比較回路１８の比較
結果の一致出力“０”のときｎビット区間の送信データ
を１ビット毎に反転し、不一致出力“１”のときは送信
データの反転は行わない。
結果の一致出力“０”のときｎビット区間の送信データ
を１ビット毎に反転し、不一致出力“１”のときは送信
データの反転は行わない。
【００５２】従来の技術でも前述したように、送信デー
タのＤＣバイアスを抑制するためには、ビット反転回路
１５において送信データを反転させて調整するが、デー
タを反転するかどうかは、比較回路１８によって、カウ
ンタＡ１６及びカウンタＢ１７の符号ビットである最上
位ビットを比較し、両カウンタの符号ビットが等しいと
きにビット反転回路１５を動作させる。
タのＤＣバイアスを抑制するためには、ビット反転回路
１５において送信データを反転させて調整するが、デー
タを反転するかどうかは、比較回路１８によって、カウ
ンタＡ１６及びカウンタＢ１７の符号ビットである最上
位ビットを比較し、両カウンタの符号ビットが等しいと
きにビット反転回路１５を動作させる。
【００５３】次に、上述した構成からなる本発明の実施
の形態の動作を図１、図２および図３を併せて参照しな
がら詳細に説明する。
の形態の動作を図１、図２および図３を併せて参照しな
がら詳細に説明する。
【００５４】まず理解を容易にするために全体の動作の
概要を先に説明すると、パラレルデータ形式の送信デー
タは、パラレル−シリアル変換回路１１によって、シリ
アルデータ形式に変換される。次に、シリアルデータ形
式に変換された送信データはスクランブラ１２に入力さ
れると、スクランブラ１２によって送信データがランダ
ムデータ化される。
概要を先に説明すると、パラレルデータ形式の送信デー
タは、パラレル−シリアル変換回路１１によって、シリ
アルデータ形式に変換される。次に、シリアルデータ形
式に変換された送信データはスクランブラ１２に入力さ
れると、スクランブラ１２によって送信データがランダ
ムデータ化される。
【００５５】ランダムデータ化されたスクランブラ１２
の出力はマルチプレクサ１９に出力され、１ビット毎に
データが２つの出力に振り分けられる。振り分けられた
データは２つのｎ／２ビットシフトレジスタ１３ａとｎ
／２ビットシフトレジスタ１３ｂにそれぞれ供給され
る。
の出力はマルチプレクサ１９に出力され、１ビット毎に
データが２つの出力に振り分けられる。振り分けられた
データは２つのｎ／２ビットシフトレジスタ１３ａとｎ
／２ビットシフトレジスタ１３ｂにそれぞれ供給され
る。
【００５６】これら２つのｎ／２ビットシフトレジスタ
１３ａおよび１３ｂは、ｎビット間の送信データから演
算して、そのｎビット間の送信データを反転するかどう
かを判断しなくてはならないため、送信データを送信す
る前にｎビット分の送信データの蓄積・遅延を行う。
１３ａおよび１３ｂは、ｎビット間の送信データから演
算して、そのｎビット間の送信データを反転するかどう
かを判断しなくてはならないため、送信データを送信す
る前にｎビット分の送信データの蓄積・遅延を行う。
【００５７】この演算装置にはｎ／２ビットシフトレジ
スタが２つ内蔵されるので、ｎビット分のデータを扱う
ことになる。ｎ／２ビットシフトレジスタ１３ａおよび
１３ｂからの出力はそれぞれビットスタッフ回路１４ａ
および１４ｂに供給され、ビットスタッフ回路１４ａお
よび１４ｂによって、スタッフビットが送信フレーム中
のデータフィールドにｎ／２ビット単位で１ビット挿入
される。つまりｎビット区間で考えれば、２ビットのス
タッフビットが挿入されることになる。
スタが２つ内蔵されるので、ｎビット分のデータを扱う
ことになる。ｎ／２ビットシフトレジスタ１３ａおよび
１３ｂからの出力はそれぞれビットスタッフ回路１４ａ
および１４ｂに供給され、ビットスタッフ回路１４ａお
よび１４ｂによって、スタッフビットが送信フレーム中
のデータフィールドにｎ／２ビット単位で１ビット挿入
される。つまりｎビット区間で考えれば、２ビットのス
タッフビットが挿入されることになる。
【００５８】ビットスタッフ回路１４ａおよび１４ｂの
出力は、それぞれビット反転回路１５ａおよび１５ｂに
供給され、比較回路１８からの指示に応答して、比較回
路１８の比較結果の一致出力“０”のときｎビット区間
の送信データを１ビット毎に反転させ、不一致出力
“１”のとき送信データは反転されずに送信される。
出力は、それぞれビット反転回路１５ａおよび１５ｂに
供給され、比較回路１８からの指示に応答して、比較回
路１８の比較結果の一致出力“０”のときｎビット区間
の送信データを１ビット毎に反転させ、不一致出力
“１”のとき送信データは反転されずに送信される。
【００５９】次に本実施の形態の動作を詳細に説明す
る。図２に示すタイミングチャートでは、１６進数で６
Ｅｈ、ＣＡｈ、９Ｂｈ、Ｂ７ｈ、ＢＦｈ、ＤＦｈ、３Ｅ
ｈ、ＥＦｈ、（図２中のＡ１部分）、８１ｈ、Ｃ３ｈ、
３Ｂｈ、６３ｈ、２Ａｈ、３９ｈ、８５ｈ、８９ｈ、
（図２中のＢ１部分）、Ａ４ｈ、Ｂ２ｈ、６１ｈ、２４
ｈ、４Ｂｈ、ＣＣｈ、９Ａｈ、５８ｈ、（図２中のＣ１
部分）というデータを最下位ビット（ＬＳＢ）から順に
送信する場合の例である。例えば、６３ｈ（＝０１１０
００１１）をＬＳＢから送信すると、１１０００１１０
ｂと送信される。ただし、図２ではＡ１部分を一部分し
か示してないが、送信データＸ２に示すＡ２と同じあ
る。
る。図２に示すタイミングチャートでは、１６進数で６
Ｅｈ、ＣＡｈ、９Ｂｈ、Ｂ７ｈ、ＢＦｈ、ＤＦｈ、３Ｅ
ｈ、ＥＦｈ、（図２中のＡ１部分）、８１ｈ、Ｃ３ｈ、
３Ｂｈ、６３ｈ、２Ａｈ、３９ｈ、８５ｈ、８９ｈ、
（図２中のＢ１部分）、Ａ４ｈ、Ｂ２ｈ、６１ｈ、２４
ｈ、４Ｂｈ、ＣＣｈ、９Ａｈ、５８ｈ、（図２中のＣ１
部分）というデータを最下位ビット（ＬＳＢ）から順に
送信する場合の例である。例えば、６３ｈ（＝０１１０
００１１）をＬＳＢから送信すると、１１０００１１０
ｂと送信される。ただし、図２ではＡ１部分を一部分し
か示してないが、送信データＸ２に示すＡ２と同じあ
る。
【００６０】Ｂ１区間のデータは、マルチプレクサ１９
によって２ビット単位で出力され、２つの３２ビットシ
フトレジスタ１３ａおよび１３ｂによってトータルで６
４ビット分シフトし、送信データとしてはＢ２区間に送
信される。同様に、Ｃ１区間のデータはＣ２区間に送信
されることになる。６４ビット分シフトするのは、ある
６４ビット間のデータをもとに、後述するウエイトの演
算方法にしたがってウエイトを計算し後に、そのデータ
をビット反転するかどうかを判断してから送信しなけれ
ばならないためである。
によって２ビット単位で出力され、２つの３２ビットシ
フトレジスタ１３ａおよび１３ｂによってトータルで６
４ビット分シフトし、送信データとしてはＢ２区間に送
信される。同様に、Ｃ１区間のデータはＣ２区間に送信
されることになる。６４ビット分シフトするのは、ある
６４ビット間のデータをもとに、後述するウエイトの演
算方法にしたがってウエイトを計算し後に、そのデータ
をビット反転するかどうかを判断してから送信しなけれ
ばならないためである。
【００６１】カウンタＡ１６は６４ビット間のデータの
ウエイト値をカウントする。すなわち、マルチプレクサ
１９の出力する２ビットシンボルデータが、“１０”の
ときは＋３をアップカウントをし、“１１”のときは＋
１をアップカウントをし、“１１”のときは−１をダウ
ンカウントし、“００”のときは−３をダウンカウント
する。カウンタＡ１６は６４ビット区間全て“１０”ま
たは“００”という場合を考えて３＊３２回カウントす
るのに必要なビット数として７ビット、さらに符号ビッ
トを１ビット付加して、８ビットカウンタとする。従っ
て−１２７〜１２７までカウントすることが可能であ
る。
ウエイト値をカウントする。すなわち、マルチプレクサ
１９の出力する２ビットシンボルデータが、“１０”の
ときは＋３をアップカウントをし、“１１”のときは＋
１をアップカウントをし、“１１”のときは−１をダウ
ンカウントし、“００”のときは−３をダウンカウント
する。カウンタＡ１６は６４ビット区間全て“１０”ま
たは“００”という場合を考えて３＊３２回カウントす
るのに必要なビット数として７ビット、さらに符号ビッ
トを１ビット付加して、８ビットカウンタとする。従っ
て−１２７〜１２７までカウントすることが可能であ
る。
【００６２】また、カウンタＡ１６のリセット時の値は
８０ｈとし、スタッフビットを送信データ列中に挿入す
るタイミングでリセットを行う。例えば、図２のＢ１区
間の最初の部分に示すように、スクランブルデータ８１
ｈをカウンタＡ１６でカウントすると、スクランブラ１
２からはＬＳＢファーストで１００００００１と出力さ
れ、マルチプレクサ１９の出力は１０、００、００、０
１となり、それぞれのウエイト値は＋３、−３、−３、
−１であるので、カウンタＡの値は８０ｈ＋３＝８３
ｈ、８３ｈ−３＝８０ｈ、８０ｈ−３＝７Ｄｈ、７Ｄｈ
−１＝７Ｃｈと変化する。ここで、カウンタＡ１６はマ
ルチプレクサ１９の出力をカウントしているので、ホワ
イトナー・エンコーダを通す前のデータに対してカウン
ト動作を行うことになる。
８０ｈとし、スタッフビットを送信データ列中に挿入す
るタイミングでリセットを行う。例えば、図２のＢ１区
間の最初の部分に示すように、スクランブルデータ８１
ｈをカウンタＡ１６でカウントすると、スクランブラ１
２からはＬＳＢファーストで１００００００１と出力さ
れ、マルチプレクサ１９の出力は１０、００、００、０
１となり、それぞれのウエイト値は＋３、−３、−３、
−１であるので、カウンタＡの値は８０ｈ＋３＝８３
ｈ、８３ｈ−３＝８０ｈ、８０ｈ−３＝７Ｄｈ、７Ｄｈ
−１＝７Ｃｈと変化する。ここで、カウンタＡ１６はマ
ルチプレクサ１９の出力をカウントしているので、ホワ
イトナー・エンコーダを通す前のデータに対してカウン
ト動作を行うことになる。
【００６３】一方、カウンタＢ１７はビット反転回路１
５ａおよびｂから送信した全てのデータに対するウエイ
ト値をカウントする。カウントの方法はカウンタＡ１６
と同様に、マルチプレクサ１９の出力する２ビットシン
ボルデータが、“１０”のときは＋３をアップカウント
をし、“１１”のときは＋１をアップカウントをし、
“１１”のときは−１をダウンカウントし、“００”の
ときは−３をダウンカウントする。カウンタＢ１７も６
４ビット区間全て“１０”または“００”という場合を
考えて３＊３２回カウントするのに必要なビット数とし
て７ビット、さらに符号ビットを１ビット付加して、８
ビットカウンタとする。
５ａおよびｂから送信した全てのデータに対するウエイ
ト値をカウントする。カウントの方法はカウンタＡ１６
と同様に、マルチプレクサ１９の出力する２ビットシン
ボルデータが、“１０”のときは＋３をアップカウント
をし、“１１”のときは＋１をアップカウントをし、
“１１”のときは−１をダウンカウントし、“００”の
ときは−３をダウンカウントする。カウンタＢ１７も６
４ビット区間全て“１０”または“００”という場合を
考えて３＊３２回カウントするのに必要なビット数とし
て７ビット、さらに符号ビットを１ビット付加して、８
ビットカウンタとする。
【００６４】従って−１２７〜１２７までカウントする
ことが可能である。また、カウンタＢ１７のリセット時
の値も８０ｈとし、１つの送信フレームの最初のデータ
に対するウエイト値をカウントするよりも前のタイミン
グでリセットを行い、１つのフレームが送信完了するま
では再度リセットは行わない。ここで、カウンタＢ１７
は、前述したようにビット反転回路１５ａおよびｂから
送信した全てのデータに対するウエイト値をカウントし
ているので、ビット反転が行われた後つまりＤＣバイア
スが抑制された後のデータに対してカウント動作を行う
ことになる。
ことが可能である。また、カウンタＢ１７のリセット時
の値も８０ｈとし、１つの送信フレームの最初のデータ
に対するウエイト値をカウントするよりも前のタイミン
グでリセットを行い、１つのフレームが送信完了するま
では再度リセットは行わない。ここで、カウンタＢ１７
は、前述したようにビット反転回路１５ａおよびｂから
送信した全てのデータに対するウエイト値をカウントし
ているので、ビット反転が行われた後つまりＤＣバイア
スが抑制された後のデータに対してカウント動作を行う
ことになる。
【００６５】再び図２を参照すると、カウンタＡ１６に
よって、Ｂ１区間のデータのウエイト値をカウントす
る。スタッフビットのタイミングでカウンタＡ１６はリ
セットされ、カウンタＡ１６の初期値は８０ｈとなる。
このあとＢ１区間のデータは１００００００１１１００
００１１……であり、マルチプレクサ１９の出力は１
０、００、００、０１、１１、００、００、１１、…
…、であるので、ウエイト値は＋３、−３、−３、−
１、＋１、−３、−３、＋１、……、となり、カウンタ
Ａ１６は８３ｈ、８０ｈ、７Ｄｈ、７Ｃｈ、７Ｄｈ、７
Ａｈ、７７ｈ、７８ｈ、……、と変化する。最終的にタ
イミング（１）においては、７０ｈという結果が得られ
る。
よって、Ｂ１区間のデータのウエイト値をカウントす
る。スタッフビットのタイミングでカウンタＡ１６はリ
セットされ、カウンタＡ１６の初期値は８０ｈとなる。
このあとＢ１区間のデータは１００００００１１１００
００１１……であり、マルチプレクサ１９の出力は１
０、００、００、０１、１１、００、００、１１、…
…、であるので、ウエイト値は＋３、−３、−３、−
１、＋１、−３、−３、＋１、……、となり、カウンタ
Ａ１６は８３ｈ、８０ｈ、７Ｄｈ、７Ｃｈ、７Ｄｈ、７
Ａｈ、７７ｈ、７８ｈ、……、と変化する。最終的にタ
イミング（１）においては、７０ｈという結果が得られ
る。
【００６６】また、カウンタＢ１７によって、Ａ２区間
の送信済みのデータのウエイト値をカウントする。Ａ２
区間のデータ送信後のタイミングでカウンタｂ１７はリ
セットされ、カウンタｂ１７の初期値は８０ｈとなる。
このあとＡ２区間のデータは１１０００１１００１０１
００１１……（図示せず）であり、マルチプレクサ１９
出力は１１、００、０１、１０、０１、０１、００、１
１……であるので、ウエイト値は＋１、−３、−１、＋
３、−１、−１、−３、＋１となり、カウンタｂ１７は
８１ｈ、７Ｅｈ、７Ｄｈ、７Ｅｈ、７Ｄｈ、７Ｃｈ、７
９ｈ、７Ａｈ………と変化する。最終的にタイミング
（１）においては、８８ｈという結果が得られる。
の送信済みのデータのウエイト値をカウントする。Ａ２
区間のデータ送信後のタイミングでカウンタｂ１７はリ
セットされ、カウンタｂ１７の初期値は８０ｈとなる。
このあとＡ２区間のデータは１１０００１１００１０１
００１１……（図示せず）であり、マルチプレクサ１９
出力は１１、００、０１、１０、０１、０１、００、１
１……であるので、ウエイト値は＋１、−３、−１、＋
３、−１、−１、−３、＋１となり、カウンタｂ１７は
８１ｈ、７Ｅｈ、７Ｄｈ、７Ｅｈ、７Ｄｈ、７Ｃｈ、７
９ｈ、７Ａｈ………と変化する。最終的にタイミング
（１）においては、８８ｈという結果が得られる。
【００６７】このタイミング（１）では、カウンタＡ１
６の最上位ビットは“０”であり、カウンタＢ１７の最
上位ビットは“１”である。そして、比較回路１８のエ
クスクルーシブＯＲゲートによって、これらの２つの最
上位ビットのエクスクルーシブＯＲ論理をとると“１”
という結果が得られる。タイミング（１）でエクスクル
ーシブＯＲゲートの出力が“１”のときは、Ｂ１区間の
データを送信するときつまりＢ２区間のデータは、ビッ
ト反転を行わない。これは、これから送信しようとして
いるＢ１区間のウエイト値が−側であり、すでに送信し
てしまったＡ２区間のデータウエイト値は＋側であると
いうことを示しており、Ａ２区間に続けてＢ２区間を送
信するときに、Ｂ１区間のデータはビット反転せずにそ
のまま送信すれば、ウエイト値が平均化されるわけであ
る。
６の最上位ビットは“０”であり、カウンタＢ１７の最
上位ビットは“１”である。そして、比較回路１８のエ
クスクルーシブＯＲゲートによって、これらの２つの最
上位ビットのエクスクルーシブＯＲ論理をとると“１”
という結果が得られる。タイミング（１）でエクスクル
ーシブＯＲゲートの出力が“１”のときは、Ｂ１区間の
データを送信するときつまりＢ２区間のデータは、ビッ
ト反転を行わない。これは、これから送信しようとして
いるＢ１区間のウエイト値が−側であり、すでに送信し
てしまったＡ２区間のデータウエイト値は＋側であると
いうことを示しており、Ａ２区間に続けてＢ２区間を送
信するときに、Ｂ１区間のデータはビット反転せずにそ
のまま送信すれば、ウエイト値が平均化されるわけであ
る。
【００６８】同様に、図３のタイミング（２）では、カ
ウンタＡ１６によってＣ１区間のデータがカウントさ
れ、７６ｈという結果が得られる。また、カウンタＢ１
７によってＡ２区間とＢ２区間のデータがカウントさ
れ、７８ｈという結果が得られる。ここで、Ａ２区間を
送信したときには＋側にウエイト値がバイアスされてい
たのが、Ｂ２区間のデータを反転せずに送信することに
よって、ウエイト値が−側にバイアスされていることが
わかる。
ウンタＡ１６によってＣ１区間のデータがカウントさ
れ、７６ｈという結果が得られる。また、カウンタＢ１
７によってＡ２区間とＢ２区間のデータがカウントさ
れ、７８ｈという結果が得られる。ここで、Ａ２区間を
送信したときには＋側にウエイト値がバイアスされてい
たのが、Ｂ２区間のデータを反転せずに送信することに
よって、ウエイト値が−側にバイアスされていることが
わかる。
【００６９】また、このタイミング（２）では、カウン
タＡ１６の出力は０１１１０１１０であるから最上位ビ
ットは“０”であり、カウンタＢ１７の出力も０１１１
１０００であるからその最上位ビットも“０”である。
そして、比較回路１８によって、これらの２つの最上位
ビットの比較が行われ、いっちするので“０”という結
果が得られる。
タＡ１６の出力は０１１１０１１０であるから最上位ビ
ットは“０”であり、カウンタＢ１７の出力も０１１１
１０００であるからその最上位ビットも“０”である。
そして、比較回路１８によって、これらの２つの最上位
ビットの比較が行われ、いっちするので“０”という結
果が得られる。
【００７０】この図２のタイミング（２）で比較回路１
８の出力が“０”のときは、Ｃ１区間のデータを送信す
るときつまりＣ２区間のデータは、ビット反転を行う。
８の出力が“０”のときは、Ｃ１区間のデータを送信す
るときつまりＣ２区間のデータは、ビット反転を行う。
【００７１】これは、これから送信しようとしているＣ
１区間のデータはウエイト値が−側であり、すでに送信
してしまったＡ２区間＋Ｂ２区間のデータもウエイト値
が−側であるということを示しており、Ｂ２区間に続け
てＣ２区間を送信するときに、Ｃ１区間のデータはビッ
ト反転を行って送信すれば、ウエイト値が平均化され−
側に片寄ることがなくなるわけである。実際にＣ２区間
を送り終わった後のカウンタＢ１７の値は８Ｄｈである
ので、ウエイト値は＋側になっていることが分かる。
１区間のデータはウエイト値が−側であり、すでに送信
してしまったＡ２区間＋Ｂ２区間のデータもウエイト値
が−側であるということを示しており、Ｂ２区間に続け
てＣ２区間を送信するときに、Ｃ１区間のデータはビッ
ト反転を行って送信すれば、ウエイト値が平均化され−
側に片寄ることがなくなるわけである。実際にＣ２区間
を送り終わった後のカウンタＢ１７の値は８Ｄｈである
ので、ウエイト値は＋側になっていることが分かる。
【００７２】図３ではＣ１区間（Ｃ２区間）で送信デー
タが終了しているが、更に送信データがある場合には、
２つのカウンタと比較回路１６によって、前述のカウン
タ操作とビット反転するかどうかの判断を６４ビット毎
に繰り返すことになる。
タが終了しているが、更に送信データがある場合には、
２つのカウンタと比較回路１６によって、前述のカウン
タ操作とビット反転するかどうかの判断を６４ビット毎
に繰り返すことになる。
【００７３】送信データがビット反転されている区間
は、ＴＸ１側とＴＸ２側に各１ビットのスタッフビット
がその区間の直前に挿入され、２ビットスタッフ単位で
は、スタッフビットが”１１”となるので、受信側で
は、スタッフビットを判断して”１１”であれば、それ
に続く３２ビットのデータを再度反転して戻すことによ
り、正しいデータを得ることができる。
は、ＴＸ１側とＴＸ２側に各１ビットのスタッフビット
がその区間の直前に挿入され、２ビットスタッフ単位で
は、スタッフビットが”１１”となるので、受信側で
は、スタッフビットを判断して”１１”であれば、それ
に続く３２ビットのデータを再度反転して戻すことによ
り、正しいデータを得ることができる。
【００７４】上述したように、従来のホワイトナー・エ
ンコーダでは、Ｂ２区間はデータを反転せずにＣ２区間
でデータの反転していたが、本発明のホワイトナー・エ
ンコーダでも同様に、Ｂ２区間はデータを反転せずにＣ
２区間でデータを反転するという結果がえられる。
ンコーダでは、Ｂ２区間はデータを反転せずにＣ２区間
でデータの反転していたが、本発明のホワイトナー・エ
ンコーダでも同様に、Ｂ２区間はデータを反転せずにＣ
２区間でデータを反転するという結果がえられる。
【００７５】従って、送信データ中の“１０”、“１
１”、“０１”、“００”の数が調整され、送信データ
のＤＣバイアスを抑制することができる。ここで、２ビ
ットシンボルデータの“１０”、“１１”、“０１”、
“００”という値によって、ＴＸ１端子およびＴＸ２端
子に接続される無線モデムの変調周波数を変化させるこ
とになる。
１”、“０１”、“００”の数が調整され、送信データ
のＤＣバイアスを抑制することができる。ここで、２ビ
ットシンボルデータの“１０”、“１１”、“０１”、
“００”という値によって、ＴＸ１端子およびＴＸ２端
子に接続される無線モデムの変調周波数を変化させるこ
とになる。
【００７６】次に、上述した本発明の一実施の形態にお
ける比較回路の具体例を含む演算処理装置のブロック図
を示した図４を参照すると、比較回路１８にはエクスク
ルーシブＯＲゲートが使用されている。エクスクルーシ
ブＯＲゲートは周知のように比較する２つのデータが等
しければ“０”を、互いに異なるデータであれば“１”
を出力する。従って、前述したように、タイミング
（１）では、カウンタＡ１６の最上位ビットは“０”で
あり、カウンタＢ１７の最上位ビットは“１”であるか
ら、比較回路１８のエクスクルーシブＯＲゲートによっ
て、これらの２つの最上位ビットのエクスクルーシブＯ
Ｒ論理をとると“１”という結果が得られる。このエク
スクルーシブＯＲゲートの出力が“１”のときは、Ｂ２
区間のデータは、ビット反転を行わない。
ける比較回路の具体例を含む演算処理装置のブロック図
を示した図４を参照すると、比較回路１８にはエクスク
ルーシブＯＲゲートが使用されている。エクスクルーシ
ブＯＲゲートは周知のように比較する２つのデータが等
しければ“０”を、互いに異なるデータであれば“１”
を出力する。従って、前述したように、タイミング
（１）では、カウンタＡ１６の最上位ビットは“０”で
あり、カウンタＢ１７の最上位ビットは“１”であるか
ら、比較回路１８のエクスクルーシブＯＲゲートによっ
て、これらの２つの最上位ビットのエクスクルーシブＯ
Ｒ論理をとると“１”という結果が得られる。このエク
スクルーシブＯＲゲートの出力が“１”のときは、Ｂ２
区間のデータは、ビット反転を行わない。
【００７７】同様に、タイミング（２）では、カウンタ
Ａ１６の出力は０１１１０１１０であるから最上位ビッ
トは“０”であり、カウンタＢ１７の出力も０１１１１
０００であるからその最上位ビットも“０”である。そ
して、比較回路１８のエクスクルーシブＯＲゲートによ
って、これらの２つの最上位ビットのエクスクルーシブ
ＯＲ論理をとると“０”という結果が得られる。
Ａ１６の出力は０１１１０１１０であるから最上位ビッ
トは“０”であり、カウンタＢ１７の出力も０１１１１
０００であるからその最上位ビットも“０”である。そ
して、比較回路１８のエクスクルーシブＯＲゲートによ
って、これらの２つの最上位ビットのエクスクルーシブ
ＯＲ論理をとると“０”という結果が得られる。
【００７８】この図２のタイミング（２）でエクスクル
ーシブＯＲゲートの出力が“０”のときは、Ｃ１区間の
データを送信するときつまりＣ２区間のデータは、ビッ
ト反転を行う。
ーシブＯＲゲートの出力が“０”のときは、Ｃ１区間の
データを送信するときつまりＣ２区間のデータは、ビッ
ト反転を行う。
【００７９】比較回路１８の他の具体例を含む演算処理
装置のブロック図を示した図５を参照すると、比較回路
１８は、カウンタＡ１６およびカウンタＢ１７の出力が
それぞれ入力端に供給されるＡＮＤゲート１８１および
ＮＯＲゲート１８２と、これらＡＮＤゲート１８１およ
びＮＯＲゲート１８２の出力が入力端に供給されるとと
もにその出力端からビット反転回路１５ａおよび１５ｂ
に比較結果を出力するＮＯＲゲート１８３とから構成さ
れる。
装置のブロック図を示した図５を参照すると、比較回路
１８は、カウンタＡ１６およびカウンタＢ１７の出力が
それぞれ入力端に供給されるＡＮＤゲート１８１および
ＮＯＲゲート１８２と、これらＡＮＤゲート１８１およ
びＮＯＲゲート１８２の出力が入力端に供給されるとと
もにその出力端からビット反転回路１５ａおよび１５ｂ
に比較結果を出力するＮＯＲゲート１８３とから構成さ
れる。
【００８０】この比較回路１８も、カウンタＡ１６とカ
ウンタＢ１７の２つのカウンタとも最上位ビットが共
に”０”または”１”のときは”０”を出力し、２つの
カウンタの最上位ビットの一方が”０”でもう一方が”
１”のときは”１”を出力するので、図４の様に比較回
路１８にエクスクルーシブＯＲゲートを使用した場合と
同等の結果が得られる。
ウンタＢ１７の２つのカウンタとも最上位ビットが共
に”０”または”１”のときは”０”を出力し、２つの
カウンタの最上位ビットの一方が”０”でもう一方が”
１”のときは”１”を出力するので、図４の様に比較回
路１８にエクスクルーシブＯＲゲートを使用した場合と
同等の結果が得られる。
【００８１】上述した演算処理装置の演算処理フローを
示した図６を参照すると、２つのｎ／２ビットシフトレ
ジスタ１３ａおよび１３ｂが第１のカウンタＡ１６でｎ
ビットデータ区間分のウエイト値をカウントした後に、
データ区間のデータを送信するために、ｎビットデータ
区間分のビット数を経過してからデータ区間のデータを
送出するステップＳ６１と、受信側でのホワイトナー・
デコーディングで使用させるために、２つのビットスタ
ッフ回路１４ａおよび１４ｂがデータ区間毎に２ビット
のデータを挿入するステップＳ６２と、第１のカウンタ
Ａ１６のカウント結果により、送出前のｎビットデータ
区間においてデータのウエイト値が＋側か−側かを示す
ステップＳ６３と、第２のカウンタＢ１７のカウント結
果により、既に送出済みのデータのウエイト値が＋側か
−側かを示すステップＳ６４と、カウンタＡ１６および
Ｂ１７が、ともに符号ビットである最上位ビットで送信
データのウエイト値が＋側か−側かを判断するステップ
Ｓ６５と、２つのカウンタＡ１６およびＢ１７の最上位
ビットを比較手段で判定させ、カウンタカウンタＡ１６
およびＢ１７の双方ともウエイト値が＋側または−側と
判断された場合には、送出済みのデータに対して同じ方
向に送信データのウエイト値を片寄らないように、カウ
ンタＡ１６でカウントしたデータ区間のデータを２つの
ビット反転回路でそれぞれ反転させてから送出させるス
テップＳ６６と、逆に、前記第１および前記第２のカウ
ンタで、一方の前記ウエイト値が＋側でもう一方のウエ
イト値が−側であると判断された場合には、第１のカウ
ンタでカウントしたデータ区間のデータを２つの前記ビ
ット反転回路で反転せずに送出させるステップＳ６７と
からなる処理アルゴリズムにより処理される。
示した図６を参照すると、２つのｎ／２ビットシフトレ
ジスタ１３ａおよび１３ｂが第１のカウンタＡ１６でｎ
ビットデータ区間分のウエイト値をカウントした後に、
データ区間のデータを送信するために、ｎビットデータ
区間分のビット数を経過してからデータ区間のデータを
送出するステップＳ６１と、受信側でのホワイトナー・
デコーディングで使用させるために、２つのビットスタ
ッフ回路１４ａおよび１４ｂがデータ区間毎に２ビット
のデータを挿入するステップＳ６２と、第１のカウンタ
Ａ１６のカウント結果により、送出前のｎビットデータ
区間においてデータのウエイト値が＋側か−側かを示す
ステップＳ６３と、第２のカウンタＢ１７のカウント結
果により、既に送出済みのデータのウエイト値が＋側か
−側かを示すステップＳ６４と、カウンタＡ１６および
Ｂ１７が、ともに符号ビットである最上位ビットで送信
データのウエイト値が＋側か−側かを判断するステップ
Ｓ６５と、２つのカウンタＡ１６およびＢ１７の最上位
ビットを比較手段で判定させ、カウンタカウンタＡ１６
およびＢ１７の双方ともウエイト値が＋側または−側と
判断された場合には、送出済みのデータに対して同じ方
向に送信データのウエイト値を片寄らないように、カウ
ンタＡ１６でカウントしたデータ区間のデータを２つの
ビット反転回路でそれぞれ反転させてから送出させるス
テップＳ６６と、逆に、前記第１および前記第２のカウ
ンタで、一方の前記ウエイト値が＋側でもう一方のウエ
イト値が−側であると判断された場合には、第１のカウ
ンタでカウントしたデータ区間のデータを２つの前記ビ
ット反転回路で反転せずに送出させるステップＳ６７と
からなる処理アルゴリズムにより処理される。
【００８２】上述した本発明の実施の形態を用いること
により、カウンタＡ１６およびカウンタＢ１７は周知の
８ビットのアップダウンカウンタで構成され、クロック
端子のクロック入力でカウント動作を行う。アップダウ
ン制御端子入力が１のときにはアップカウントし、０の
ときにはダウンカウントする。また、カウント制御端子
入力が“１”のときは１をカウントし、“０”のときは
３をカウントし、カウント結果は出力端子に得られる機
能を有するものとする。リセット端子入力が“１”のと
きは、初期値８０ｈにリセットされる。ウエイト値３を
最大３２回カウントすることを考慮すると９６までカウ
ントできなくてはならないので７ビット必要であり、更
に符号ビットを１ビット考慮すると、要求されるカウン
タの段数は８ビットであり、約９２ゲートである。
により、カウンタＡ１６およびカウンタＢ１７は周知の
８ビットのアップダウンカウンタで構成され、クロック
端子のクロック入力でカウント動作を行う。アップダウ
ン制御端子入力が１のときにはアップカウントし、０の
ときにはダウンカウントする。また、カウント制御端子
入力が“１”のときは１をカウントし、“０”のときは
３をカウントし、カウント結果は出力端子に得られる機
能を有するものとする。リセット端子入力が“１”のと
きは、初期値８０ｈにリセットされる。ウエイト値３を
最大３２回カウントすることを考慮すると９６までカウ
ントできなくてはならないので７ビット必要であり、更
に符号ビットを１ビット考慮すると、要求されるカウン
タの段数は８ビットであり、約９２ゲートである。
【００８３】加算回路Ｂも周知の回路であり、第１の８
ビットのデータ入力と第２の８ビットの入力の値を加算
して、データ出力端子へ８ビットの加算結果を出力する
ものである。その回路規模は約５０ゲートである。
ビットのデータ入力と第２の８ビットの入力の値を加算
して、データ出力端子へ８ビットの加算結果を出力する
ものである。その回路規模は約５０ゲートである。
【００８４】加算回路Ａも周知の回路であり、６４ビッ
トのデータ端子からの入力から、２ビットづつ取りだ出
して３２個のウエイト値を計算し、このウエイト値を全
て加算して出力端子へ８ビットで出力する回路である。
ウエイト値は＋３、＋１、−１、−３の４種類である。
加算回路Ａの回路規模は約１３００ゲートである。
トのデータ端子からの入力から、２ビットづつ取りだ出
して３２個のウエイト値を計算し、このウエイト値を全
て加算して出力端子へ８ビットで出力する回路である。
ウエイト値は＋３、＋１、−１、−３の４種類である。
加算回路Ａの回路規模は約１３００ゲートである。
【００８５】回路構成上特に従来例と異なるブロックだ
けで回路規模を比較することにする。ここで、本発明を
示す図１ではシフトレジスタ、ビットスタッフ回路、ビ
ット反転回路が各２つずつ内蔵されているが、２つの回
路ブロックの合計が、図６の回路ブロックと等しいので
ここでは比較の対象には含めない。例えば、シフトレジ
スタは、図１の場合ｎ／２ビットのシフトレジスタであ
り、図６の場合ｎビットのシフトレジスタである、前述
した図１の実施の形態では、３２ビットシフトレジスタ
を２つ使用するのに対して、図６の従来例では６４ビッ
トシフトレジスタを１つ使用するので回路規模としては
同じである。
けで回路規模を比較することにする。ここで、本発明を
示す図１ではシフトレジスタ、ビットスタッフ回路、ビ
ット反転回路が各２つずつ内蔵されているが、２つの回
路ブロックの合計が、図６の回路ブロックと等しいので
ここでは比較の対象には含めない。例えば、シフトレジ
スタは、図１の場合ｎ／２ビットのシフトレジスタであ
り、図６の場合ｎビットのシフトレジスタである、前述
した図１の実施の形態では、３２ビットシフトレジスタ
を２つ使用するのに対して、図６の従来例では６４ビッ
トシフトレジスタを１つ使用するので回路規模としては
同じである。
【００８６】従来の演算処理装置では、加算回路Ａ、加
算回路Ｂ、レジスタに関して考えると、レジスタは８ビ
ットレジスタが必要であり、１ビットレジスタあたり約
６ゲートで構成出来るので、約４８ゲートの回路規模と
見做してよい。これらの回路規模の合計は１３００＋５
０＋４８＝１３９８ゲートとなる。これに対して、本発
明の演算処理装置では、カウンタＡ、カウンタＢの回路
規模の合計は９２＋９２＝１８４ゲートである。従っ
て、約１／７以下に回路規模（ゲート数）が小さくなる
のが分かる。
算回路Ｂ、レジスタに関して考えると、レジスタは８ビ
ットレジスタが必要であり、１ビットレジスタあたり約
６ゲートで構成出来るので、約４８ゲートの回路規模と
見做してよい。これらの回路規模の合計は１３００＋５
０＋４８＝１３９８ゲートとなる。これに対して、本発
明の演算処理装置では、カウンタＡ、カウンタＢの回路
規模の合計は９２＋９２＝１８４ゲートである。従っ
て、約１／７以下に回路規模（ゲート数）が小さくなる
のが分かる。
【００８７】
【発明の効果】以上説明したように本発明の演算処理装
置及び演算処理方法は、ホワイトナー・エンコーディン
グを行う演算処理装置を、２つの加算回路、レジスタ、
符号反転回路、比較回路で構成していた部分を、２つの
カウンタとエクスクルーシブＯＲゲートで構成すること
ができるできるということである。これにより、演算処
理装置の回路構成を簡略化するできるようになる。
置及び演算処理方法は、ホワイトナー・エンコーディン
グを行う演算処理装置を、２つの加算回路、レジスタ、
符号反転回路、比較回路で構成していた部分を、２つの
カウンタとエクスクルーシブＯＲゲートで構成すること
ができるできるということである。これにより、演算処
理装置の回路構成を簡略化するできるようになる。
【００８８】その理由は、送信データを反転するかどう
かの判断は、６４ビット区間の送信データ中のウエイト
値が＋側か−側かと、既に送信された送信データ中のウ
エイト値が＋側か−側かによって決まるので、第１の加
算回路によって６４ビット分の送信データにウエイトを
付けて加算した結果を使用しなくても、第１のカウンタ
によって送信データを２ビット毎にアップダウン・カウ
ントした結果の符号ビットを使用して正負を判断すれ
ば、同等の効果が得られるからである。
かの判断は、６４ビット区間の送信データ中のウエイト
値が＋側か−側かと、既に送信された送信データ中のウ
エイト値が＋側か−側かによって決まるので、第１の加
算回路によって６４ビット分の送信データにウエイトを
付けて加算した結果を使用しなくても、第１のカウンタ
によって送信データを２ビット毎にアップダウン・カウ
ントした結果の符号ビットを使用して正負を判断すれ
ば、同等の効果が得られるからである。
【００８９】また、６４ビット区間の送信データを第１
の加算回路で加算した結果を、第２の加算回路で過去に
加算した結果に対して更に加算して、レジスタに保存し
ておかなくても、第２のカウンタで既に送信された送信
データを２ビット毎にアップダウン・カウントした結果
を使用すれば、同等の効果を得ることができるからであ
る。
の加算回路で加算した結果を、第２の加算回路で過去に
加算した結果に対して更に加算して、レジスタに保存し
ておかなくても、第２のカウンタで既に送信された送信
データを２ビット毎にアップダウン・カウントした結果
を使用すれば、同等の効果を得ることができるからであ
る。
【図１】本発明の一実施の形態の演算処理装置のブロッ
ク図である。
ク図である。
【図２】本発明の一実施の形態の演算処理装置のタイミ
ングチャートである。
ングチャートである。
【図３】図２のタイミングチャートの次の区間のタイミ
ングチャートである。
ングチャートである。
【図４】比較回路１８の具体例を含む演算処理装置のブ
ロック図である。
ロック図である。
【図５】比較回路１８の他の具体例を含む演算処理装置
のブロック図である。
のブロック図である。
【図６】本発明に演算処理装置の演算処理のフローチャ
ートである。
ートである。
【図７】従来のフレームフォーマットを示した図であ
る。
る。
【図８】従来の演算処理装置の一例のブロック図であ
る。
る。
【図９】従来の演算処理装置の一例の動作説明用タイミ
ングチャートである。
ングチャートである。
【図１０】図９のタイミングチャートの次の区間のタイ
ミングチャートである。
ミングチャートである。
【符号の説明】 １１ パラレル−シリアル変換回路 １２ スクランブラ １３ａ，１３ｂ シフトレジスタ １４ａ，１４ｂ ビットスタッフ回路 １５ａ，１５ｂ ビット反転回路 １６ カウンタＡ １７ カウンタＢ １８ 比較回路 １９ マルチプレクサ ３１ 加算回路Ａ ３２ 加算回路Ｂ ３３ 比較回路 ３４ 符号反転回路 ３５ レジスタ ３６ ウエイト回路 ５１ 送信フレーム ５２ スタッフビット ５３ プリアンブル ５４ スタートフレームデリミタ（ＳＦＤ） ５５ ヘッダー ５６ 送信データ ５７ ＣＲＣ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 13/16 H04L 12/28 H04L 12/40,12/44 H04L 29/00 H04L 25/00
Claims (6)
- 【請求項１】 パラレルデータ形式の送信データをパラ
レル−シリアル変換した後このシリアルデータ化された
送信データがスクランブラでランダム化されて供給され
るマルチプレクサと、このマルチプレクサから供給され
るデータが任意のビット数ｎ（ｎ≧４の偶数）で区切ら
れたデータ区間であって、２ビットシンボルデータが論
理レベルの“１０”のときは＋（２ｍ＋１）（ｍ≧１の
整数）をカウントし、“１１”のときは＋（２ｍ−１）
をカウントし、“０１”のときは−（２ｍ−１）をカウ
ントし、“００”のときは−（２ｍ＋１）をカウントす
る第１のカウンタと、前記データ区間以前の区間内の全
てのデータに対して前記２ビットシンボルデータが“１
０”のときは＋（２ｍ＋１）をカウントし、“１１”の
ときは＋（２ｍ−１）をカウントし、“０１”のときは
−（２ｍ＋１）をカウントし、“００”のときは−（２
ｍ＋１）をカウントする第２のカウンタと、前記第１の
カウンタの符号ビットと前記第２のカウンタの符号ビッ
トとを比較する比較手段と、前記比較手段の結果によっ
て前記データ区間のデータの“１”と“０”とを反転さ
せる２つのビット反転回路と、前記データ区間のｎビッ
ト数分だけデータを遅延させるための２つのｎ／２ビッ
トシフトレジスタと、これらの２つのｎ／２ビットシフ
トレジスタ回路から供給される前記遅延されたウエイト
値の２ビットを、前記データ区間分のｎビット数毎にデ
ータ列中に挿入して２つの前記ビット反転回路にそれぞ
れ出力する２つのビットスタッフ回路とを有し、通信装
置における送信データの直流バイアスを抑制するために
用いられるホワイトナー・エンコーディングを行うこと
を特徴とする演算処理装置。 - 【請求項２】 前記スクランブラ化された送信データが
前記マルチプレクサにより２ビットシンボルデータとし
て２ビット毎に上位ビットと下位ビットとに振り分けら
れ、これら上位ビットデータ列と下位ビットデータ列の
それぞれが前記ｎ／２ビットシフトレジスタ回路とビッ
トスタッフ回路とビット反転回路とを介して２系列状態
で送出される請求項１記載の演算処理装置。 - 【請求項３】 前記上位ビットおよび前記下位ビットの
それぞれのビット幅は、各ビットが前記スクランブラ化
されたデータにおける２ビット分のビット幅が割り当て
られる請求項２記載の演算処理装置。 - 【請求項４】 前記比較手段が、前記第１のカウンタの
出力端が一方の入力端に、前記第２のカウンタの出力端
が他方の入力端にそれぞれ接続されるとともにその出力
端が前記ビット反転回路の入力端に接続される排他的論
理和回路を用いて構成される請求項１記載の演算処理装
置。 - 【請求項５】 前記比較手段は、前記第１のカウンタの
出力端がそれぞれの一方の入力端に、前記第２のカウン
タの出力端がそれぞれの他方の入力端にそれぞれ共通接
続されるＡＮＤ回路および第１のＮＯＲ回路と、前記Ａ
ＮＤ回路の出力端が一方の入力端に、前記第１のＮＯＲ
回路の出力端が他方の入力端にそれぞれ接続されるとと
もにその出力端が前記ビット反転回路の入力端に接続さ
れる第２のＮＯＲ回路とから構成される請求項１記載の
演算処理装置。 - 【請求項６】 パラレルデータ形式の送信データをパラ
レル−シリアル変換した後このシリアルデータ化された
送信データがスクランブラでランダム化されて供給され
るマルチプレクサと、このマルチプレクサから供給され
る２ビットシンボルデータが任意のビット数ｎ（ｎ≧４
の偶数）で区切られたデータ区間であって、２ビットシ
ンボルデータが論理レベルの“１０”のときは＋（２ｍ
＋１）（ｍ≧１の整数）をカウントし、“１１”のとき
は＋（２ｍ−１）をカウントし、“０１”のときは−
（２ｍ−１）をカウントし、“００”のときは−（２ｍ
＋１）をカウントする第１のカウンタと、前記データ区
間以前の区間内の全てのデータに対して前記２ビットシ
ンボルデータが“１０”のときは＋（２ｍ＋１）をカウ
ントし、“１１”のときは＋（２ｍ−１）をカウント
し、“０１”のときは−（２ｍ＋１）をカウントし、
“００”のときは−（２ｍ＋１）をカウントする第２の
カウンタと、前記第１のカウンタの符号ビットと前記第
２のカウンタの符号ビットとを比較する比較手段と、前
記比較手段の結果によって前記データ区間のデータの
“１”と“０”とを反転させる２つのビット反転回路
と、前記データ区間のｎビット数分だけデータを遅延さ
せるための２つのｎ／２ビットシフトレジスタと、これ
らの２つのｎ／２ビットシフトレジスタ回路から供給さ
れる前記遅延されたウエイト値の２ビットを、前記デー
タ区間分のｎビット数毎にデータ列中に挿入して２つの
前記ビット反転回路にそれぞれ出力する２つのビットス
タッフ回路とを用いて、２つの前記ｎ／２ビットシフト
レジスタが第１のカウンタでｎビットデータ区間分の前
記ウエイト値をカウントした後に前記データ区間のデー
タを送信するために、ｎビットデータ区間分のビット数
を経過してから前記データ区間のデータを送出するステ
ップと、受信側でのホワイトナー・デコーディングで使
用させるために、２つの前記ビットスタッフ回路が前記
データ区間毎に２ビットのデータを挿入するステップ
と、前記第１のカウンタのカウント結果により、送出前
のｎビットデータ区間においてデータの前記ウエイト値
が＋側か−側かを示すステップと、前記第２のカウンタ
のカウント結果により、既に送出済みのデータの前記ウ
エイト値が＋側か−側かを示すステップと、前記第１お
よび前記第２のカウンタが、ともに符号ビットである最
上位ビットで送信データの前記ウエイト値が＋側か−側
かを判断するステップと、２つの前記カウンタの最上位
ビットを前記比較手段で判定させ、前記第１および前記
第２のカウンタの双方とも前記ウエイト値が＋側または
−側と判断された場合には、送出済みのデータに対して
同じ方向に送信データの前記ウエイト値を片寄らないよ
うに、前記第１のカウンタでカウントしたデータ区間の
データを２つの前記ビット反転回路でそれぞれ反転させ
てから送出させるステップと、逆に、前記第１および前
記第２のカウンタで、一方の前記ウエイト値が＋側でも
う一方のウエイト値が−側であると判断された場合に
は、第１のカウンタでカウントしたデータ区間のデータ
を２つの前記ビット反転回路で反転せずに送出させるス
テップとからなる処理アルゴリズムにより、送信データ
中の“１０”、“１１”、“０１”、“００”の数を調
整し、送信データの前記直流バイアスを抑制する前記ホ
ワイトナー・エンコーディングの演算処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4403397A JP2856190B2 (ja) | 1997-02-27 | 1997-02-27 | 演算処理装置および演算処理方法 |
| US09/030,938 US6236686B1 (en) | 1997-02-27 | 1998-02-26 | Data processing equipment and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4403397A JP2856190B2 (ja) | 1997-02-27 | 1997-02-27 | 演算処理装置および演算処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=12680335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US7142671B2 (en) * | 2000-12-13 | 2006-11-28 | Broadcom Corporation | Methods and apparatus for implementing a cryptography engine |
| US7502463B2 (en) * | 2000-12-13 | 2009-03-10 | Broadcom Corporation | Methods and apparatus for implementing a cryptography engine |
| JP4054190B2 (ja) * | 2001-12-27 | 2008-02-27 | 松下電器産業株式会社 | データ転送システム |
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- 1998-02-26 US US09/030,938 patent/US6236686B1/en not_active Expired - Fee Related
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| JPH10242984A (ja) | 1998-09-11 |
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