JP2855919B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2855919B2
JP2855919B2 JP3277623A JP27762391A JP2855919B2 JP 2855919 B2 JP2855919 B2 JP 2855919B2 JP 3277623 A JP3277623 A JP 3277623A JP 27762391 A JP27762391 A JP 27762391A JP 2855919 B2 JP2855919 B2 JP 2855919B2
Authority
JP
Japan
Prior art keywords
polycrystalline silicon
silicon film
region
semiconductor device
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3277623A
Other languages
English (en)
Other versions
JPH05121417A (ja
Inventor
久 武村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP3277623A priority Critical patent/JP2855919B2/ja
Priority to US07/965,027 priority patent/US5587326A/en
Publication of JPH05121417A publication Critical patent/JPH05121417A/ja
Application granted granted Critical
Publication of JP2855919B2 publication Critical patent/JP2855919B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/01—Bipolar transistors-ion implantation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/011—Bipolar transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/035—Diffusion through a layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/124—Polycrystalline emitter

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に単結晶エミッタ上に多結晶シリコン
膜を有するバイポーラトランジスタおよびその製造方法
に関する。
【０００２】
【従来の技術】従来の半導体装置として、例えば、バイ
ポーラトランジスタにおいては、図６に示すようにＰ型
シリコン基板１に埋込コレクタ層２が選択的に形成さ
れ、埋込コレクタ層２を形成したシリコン基板１上にエ
ピタキシャル成長層３が形成され、素子分離用のシリコ
ン酸化膜４が形成されている。そしてこのエピタキシャ
ル成長層３の表面より選択的に形成された、ボロン原子
を添加したベース領域９が形成され、このベース領域９
に接して補償ベース領域１１が形成されている。この補
償ベース領域１１はＰ型多結晶シリコン膜６と接続しこ
のＰ型多結晶シリコン膜６は絶縁膜８によって被覆され
ている。そして、この絶縁膜８およびＰ型多結晶シリコ
ン膜６は、ベース領域９上の部分が選択的に除去されて
おり、このようにして形成された開口の側壁に絶縁膜１
０が設けられている。そして絶縁膜１０で囲まれた開口
のベース領域１０表面にエミッタ領域１４が形成され、
開口部はＮ型不純物原子を添加した多結晶シリコン膜１
３で埋設されアルミニウム電極１５に接続されている。
また、埋込コレクタ層２上のエピタキシャル成長層の一
部にＮ型不純物原子を添加してコレクタ引出し層７を形
成しこのコレクタ引出し層７は基板上のＮ型多結晶シリ
コン膜５に接続されＮ型多結晶シリコン膜５は絶縁膜８
に設けられたコンタクト孔よりアルミニウム電極に接続
されている。
【０００３】このように従来のバイポーラトランジスタ
においてはエミッタ領域上の多結晶シリコン膜１３はベ
ース領域９の上表面から形成されたエミッタ領域１４に
直接接し開孔に埋設されている。
【０００４】
【発明が解決しようとする課題】この従来のバイポーラ
トランジスタではエミッタ電極引き出し用の多結晶シリ
コン膜１３を単結晶シリコン領域上に形成している。こ
のように選択的に多結晶シリコン膜をエミッタ開孔部に
形成する際に開孔の単結晶シリコン上に自然酸化膜が不
均一に残った状態で選択多結晶シリコン膜を成長する
と、単結晶シリコン膜が露出している場所や自然酸化膜
が１０オングストローム以下の厚さの場所において成長
した多結晶シリコン膜はエピ化する。このようなエピ化
が発生すると以下の問題が発生する。
【０００５】エミッタ形成のための不純物原子として一
般にヒ素原子が用いられ、多結晶シリコン膜から単結晶
シリコン中に拡散してエミッタを形成する。ヒ素原子の
多結晶シリコン膜中での拡散速度は多結晶シリコンのグ
レイン内およびエピ層内よりグレイン境界の方が速い。
これはエピ化により多結晶シリコン膜のグレイン境界が
少くなると拡散速度は、エピ（グレイン）内の拡散速度
が支配的となるため、遅くなる。この結果エピ化した多
結晶シリコン膜からヒ素原子をシリコン基板中に拡散し
てエミッタを形成するのに要する熱処理は、小グレイン
の多結晶シリコン膜からの条件よりも強力に行う必要が
生じる。このため、ベース層もまた熱処理時に深く拡散
されるためベース幅が広くなり、しゃ断周波数ｆT の劣
化というトランジスタ特性上の問題が生じる。またベー
ス幅の広がりを抑えるため熱処理を抑えるとエミッタ層
へのヒ素原子の拡散が不充分となりｈFEの低下をもたら
す。この現象は、エミッタのコンタクトサイズが０．５
μｍ□より小さくなると、コンタクトサイズと多結晶シ
リコン膜とのグレインサイズがほぼ同等となるため、よ
り顕著となってくる。
【０００６】以上説明したように、不均一な膜厚の自然
酸化膜上にエミッタ電極となる多結晶シリコン膜を成長
すると、酸化膜の薄い所からエピ化が生じ多結晶シリコ
ン膜のグレインサイズが大きくなり、エミッタ形成のた
めのヒ素原子の多結晶シリコン膜中の拡散速度が低下
し、エミッタが充分に形成されないためｈFEの低下とい
う問題が生じていた。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面に選択的に形成された第１導電型のコ
レクタ領域と、このコレクタ領域の所定の領域に形成さ
れた第２導電型のベース領域と、このベース領域上の所
定領域に形成された第１導電型のエミッタ領域とこのエ
ミッタ領域上の所定位置に開口を有する絶縁膜と、上記
開口の底部上よりエミッタ領域表面より約１００オング
ストローム以下の高さに形成された炭素，リン，酸素な
どの不純物を添加した多結晶シリコン膜とこの不純物を
添加した多結晶シリコン膜上に第１導電型の不純物原子
を添加し開口部内に埋め込まれた多結晶シリコン膜とを
有することを特徴とする。
【０００８】本発明の半導体装置の製造方法は、第１導
電型のコレクタ領域を形成する工程と、上記コレクタ領
域中に第２導電型のベース領域を形成する工程と、上記
ベース領域の一主表面上に炭素，酸素またはリンの中か
ら選ばれた元素を含む第１の多結晶シリコン層を形成す
る工程と、上記第１の多結晶シリコン層の一主表面上に
第２の多結晶シリコン層を形成する工程と、上記ベース
領域中に上記第１導電型のエミッタ領域を形成する工程
とを有する。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
【００１０】図１は本発明の第１の実施例の半導体装置
を示す断面図である。図２（ａ）〜（ｃ）および図３
（ａ）〜（ｃ）は本実施例の製造工程順断面図である。
【００１１】図２（ａ）に示すようにＰ型のシリコン基
板１にヒ素原子を約１０19ｃｍ-3の濃度に選択的に拡散
させることにより埋込コレクタ層２をシリコン基板１の
所定領域に形成する。そして、全面にエピタキシャル成
長層３を例えばＮ型不純物原子としてリン原子を１０16
〜１０17ｃｍ-3の濃度となるように添加し、約１μｍの
厚さに形成する。次にエピタキシャル成長層３の所定の
領域に素子分離用のシリコン酸化膜４を約１．１μｍの
厚さで選択的に形成する。
【００１２】次に図２（ｂ）に示すように、全面に多結
晶シリコン膜をＣＶＤ法により約２５００オングストロ
ーム厚に形成し写真蝕刻法によりパターニングした後、
リン原子を例えば窒化膜（図示せず）をマスクとして選
択的に多結晶シリコン膜中に拡散させ、多結晶シリコン
膜を約１０19ｃｍ-3の濃度のＮ型多結晶シリコン膜５と
ノンドープの多結晶シリコン膜６とに分ける。さらにＮ
型多結晶シリコン膜５からエピタキシャル成長層３へ１
０19ｃｍ-3の濃度のＮ型不純物リン原子が拡散され、エ
ピタキシャル成長層３の一部をコレクタ引出し層７に変
換する。
【００１３】次いで図２（ｃ）のように、多結晶シリコ
ン膜６の所定領域に選択的にボロン原子を３０ｋｅＶの
エネルギー，１×１０15ｃｍ-2乃至１×１０16ｃｍ-2の
ドーズ量でイオン注入しＰ型多結晶シリコン膜６にす
る。その後全面に絶縁膜８を約３０００オングストロー
ムの厚さに被着する。この絶縁膜はＢＰＳＧ膜あるいは
塗布シリカ膜と酸化膜，窒化膜などの多層構造とし平坦
化してもよい。
【００１４】次に図３（ａ）のようにエミッタ形成予定
領域の絶縁膜８及びＰ型多結晶シリコン膜６に選択的に
開口を設け、この開口部に露出したエピタキシャル成長
層３の表面にボロン原子を約１×１０13ｃｍ-2のドーズ
量にイオン注入する。このイオン注入によりベース領域
９となるボロン層が形成される。
【００１５】次に図３（ｂ）に示すように全面に絶縁膜
１０例えばシリコン酸化膜を約２０００オングストロー
ム厚に形成し窒素中で９００℃３０分の熱処理を行いＰ
型多結晶シリコン膜７からエピタキシャル成長層３中に
ボロン原子を約１０19ｃｍ-3〜１０20ｃｍ-3の濃度に拡
散させる。これにより、エピタキシャル成長層３の表面
に補償ベース領域１１が形成されると共にベース用ボロ
ン原子が活性化されてベース領域９が形成される。
【００１６】次に図３（ｃ）に示すように、絶縁膜１０
を異方性エッチングすることにより、エミッタ形成用の
開口部の側壁にのみ残存させて他の部分の絶縁膜１０を
除去する。
【００１７】その後絶縁膜１０に囲まれた開口部内のベ
ース領域９の表面上にＣＶＤ法により炭素を含有した多
結晶シリコン膜１２を約１００オングストローム厚に形
成する。このＣＶＤ法による炭素原子を含有した多結晶
シリコン膜１２の形成条件の一例としては１０リットル
／ｍｉｎの流量のＨ2 ガスと約１０ｃｃ／ｍｉｎの流量
のＳｉＨ2 Ｃｌ2 と１０〜１０ｃｃ／ｍｉｎの流量のＣ
2 Ｈ6 との混合ガスからなる原料ガスに塩化水素ガス流
量５０〜１５０ｃｃ／ｍｉｎを混合したものを使用し、
圧力１０〜１００Ｔｏｒｒ８００℃の熱処理条件で開口
部内にのみ選択的に炭素を含有する多結晶シリコン膜を
形成すればよい。次いで炭素を含有するガスＣ2 Ｈ6 を
除いたガス条件のＨ2 ／ＳｉＨ2 Ｃｌ2 と塩化水素ガス
を混合したものを原料ガスとして８００℃の熱処理で多
結晶シリコン膜１３を約２０００オングストローム厚に
形成する。
【００１８】次に図１のように、多結晶シリコン膜１３
にヒ素をエネルギー７０ｋｅＶ，ドーズ量が約１×１０
16ｃｍ-2の条件でイオン注入をした後、たとえば９００
℃１０分〜３０分あるいは約１０００℃１０秒〜３０秒
の熱処理を行い、多結晶シリコン膜１３及び炭素を含有
する多結晶シリコン膜１２内にヒ素原子を拡散させ、同
時に開口よりベース領域１０内にエミッタ領域１４が形
成される。
【００１９】その後、絶縁膜８におけるＮ型多結晶シリ
コン膜５上及びＰ型多結晶シリコン膜６上の適宜位置に
コンタクト孔を形成する。そして、エミッタ領域１４上
の側壁絶縁膜１０に囲まれた開口部と前記コンタクト孔
にアルミ電極１５を選択的に形成する。これにより図１
に示す半導体装置が形成される。
【００２０】このように構成されたバイポーラトランジ
スタにおいては、エミッタ領域１４の上に形成された炭
素原子を含有する多結晶シリコン膜１２は炭素原子を添
加したことにより単結晶シリコン膜上に直接ノンドープ
多結晶シリコン膜を成長した場合と比較してエピ化が緩
和される。この炭素原子を含有した多結晶シリコン膜１
２上の開口部を埋設する多結晶シリコン膜１３を形成す
る際にこの多結晶シリコン膜１３は下層の多結晶シリコ
ン膜上に成長するので、単結晶シリコン膜上に直接成長
した際に生じるエピ成長は無い。なお炭素を含有した多
結晶シリコン膜１２は抵抗値が炭素を含有しない多結晶
シリコン膜よりも抵抗値が高くなるため厚く形成すると
エミッタ抵抗の増大が生じるため１００オングストロー
ム以下の膜厚とするとよりよい。
【００２１】次に第２の実施例について説明する。第１
の実施例では図１に示すようにエミッタ領域１４上の開
口に炭素を含有した多結晶シリコン膜層を形成しエピ化
を防止していたが、本実施例では炭素原子の替わりに酸
素を含有した多結晶シリコン膜を２０オングストローム
〜１００オングストローム厚に形成し、その後第１の実
施例と同様に多結晶シリコン膜１３を形成する。この酸
素を添加する多結晶シリコン膜成長はＳｉＨ2 Ｃｌ2 ，
Ｈ2 ，Ｏ2 の混合ガスにＨＣｌを加え３０Ｔｏｒｒの圧
力で成長する。この酸素添加ではＳｉＯ2 が形成されエ
ピ化抑制に有効である。
【００２２】次に第３の実施例について説明する。第
１，第２の実施例ではそれぞれ炭素，酸素を多結晶シリ
コン膜中に添加しエピ化を抑制したが第３の実施例では
リンを添加する。これは図１の多結晶シリコン膜１２を
成長する工程以外は第１の実施例と同じである。リンを
添加した多結晶シリコン膜の形成はＳｉＨ2 Ｃｌ2 ，Ｈ
2 ，ＰＨ3 の混合ガスにＨＣｌを加え約３０Ｔｏｒｒの
圧力で成長する。
【００２３】本実施例のようにリン原子を添加した場合
には、炭素，酸素膜と異なりＮ型不純物原子となるので
抵抗の増大は無いという利点を有する。
【００２４】図４に多結晶シリコン膜中の不純物濃度と
多結晶シリコン膜のエピ化の有無との関係を示す。いず
れの原子においても低濃度ではエピ化が発生するが高濃
度ではエピ化は進まず多結晶シリコン膜が形成されてい
る。
【００２５】次にｈFEと多結晶シリコン膜のエピ化有無
の関係を図５に示す。トランジスタのエミッタコンタク
トは幅０．４μｍ長さ１．６μｍである。エピ化する
と、ｈFEは２０以下と非常に低いが不純物を添加してエ
ピ化していない水準は７０〜８０と良好なｈFE特性が得
られている。
【００２６】
【発明の効果】以上説明したように本発明は、エミッタ
領域上に形成された絶縁膜で囲まれた開孔に埋設してエ
ミッタ引出し用の多結晶シリコン膜を選択的に形成する
際に、引出し用多結晶シリコン膜と単結晶シリコンのエ
ミッタ領域との間に炭素，リン原子などの不純物原子を
含有する多結晶シリコン膜を形成することによりエミッ
タ開孔上の自然酸化膜に露出した単結晶シリコン膜から
のエピ化の発生を抑制し、不純物原子を添加することに
よって決まるグレインサイズで多結晶シリコン膜を形成
できるためエミッタ引出し用の多結晶シリコン膜はエピ
化は発生しない。これより多結晶シリコン膜中のヒ素原
子の拡散レートのエピ化による低下は発生しないという
効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面図である。
【図２】本発明の第１の実施例の製造工程を説明するた
めの特徴ある断面図である。
【図３】本発明の第１の実施例の製造工程を説明するた
めの特徴ある断面図である。
【図４】不純物濃度とエピ化の関係を示す図である。
【図５】不純物濃度とｈFEの関係を示す図である。
【図６】従来の半導体装置の断面図である。
【符号の説明】
１ シリコン基板 ２ 埋込コレクタ層 ３ エピタキシャル成長層 ４ シリコン酸化膜 ５ Ｎ型多結晶シリコン膜 ６ Ｐ型多結晶シリコン膜 ７ コレクタ引出し層 ８，１０ 絶縁膜 ９ ベース領域 １１ 補償ベース領域 １２ 炭素を含有する多結晶シリコン膜 １３ 多結晶シリコン膜 １４ エミッタ領域 １５ アルミニウム電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−141128（ＪＰ，Ａ) 特開 昭59−19333（ＪＰ，Ａ) 特開 平２−203534（ＪＰ，Ａ) 特開 平３−1541（ＪＰ，Ａ) 特開 昭63−204763（ＪＰ，Ａ) 特開 平１−217970（ＪＰ，Ａ) 特開 平３−147333（ＪＰ，Ａ) 特開 平３−240239（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/331 H01L 29/73

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面に選択的に形成された
    第１導電型のコレクタ領域と、このコレクタ領域の所定
    の領域に形成された第２導電型のベース領域と、このベ
    ース領域上の所定位置に開口を有する絶縁膜と、このベ
    ース領域上の所定位置に前記ベース領域表面から１００
    オングストローム以下の高さで埋設され所定原子を添加
    したシリコン膜と、前記シリコン膜の上の前記開口部内
    に埋設された多結晶シリコン膜とを有することを特徴と
    する半導体装置。
  2. 【請求項２】 前記ベース領域上の前記シリコン膜に添
    加された原子が炭素であることを特徴とする請求項１記
    載の半導体装置。
  3. 【請求項３】 前記ベース領域上の前記シリコン膜に添
    加された原子がリンであることを特徴とする請求項１記
    載の半導体装置。
  4. 【請求項４】 前記ベース領域上の前記シリコン膜に添
    加された原子が酸素であることを特徴とする請求項１記
    載の半導体装置。
  5. 【請求項５】 前記ベース領域上の前記シリコン膜が多
    結晶シリコン膜であることを特徴とする請求項１，２，
    ３または４記載の半導体装置。
  6. 【請求項６】 半導体基板の表面に選択的に形成された
    第１導電型のコレクタ領域を有し前記コレクタ領域の所
    定領域に第２導電型のベース領域を有し、前記ベース領
    域上の所定領域に開口を有する絶縁膜を有する半導体装
    置の製造方法において、前記開口を１００オングストロ
    ーム以下の高さまで所定原子を添加した多結晶シリコン
    膜で埋設する工程と、前記所定原子を添加した多結晶シ
    リコン膜上に第２の多結晶シリコン膜を選択的に成長し
    前記開口を埋設する工程とを有することを特徴とする半
    導体装置の製造方法。
  7. 【請求項７】 第１導電型のコレクタ領域を形成する工
    程と、前記コレクタ領域中に第２導電型のベース領域を
    形成する工程と、炭素，酸素またはリンの中から選ばれ
    た元素を含むガスにより前記ベース領域の一主表面上に
    炭素，酸素またはリンの中から選ばれた元素を含む第１
    の多結晶シリコン層を形成する工程と、前記第１の多結
    晶シリコン層の一主表面上に第２の多結晶シリコン層を
    形成する工程と、前記ベース領域中に前記第１導電型の
    エミッタ領域を形成する工程とを有する半導体装置の製
    造方法。
  8. 【請求項８】 ＳｉＨ2 Ｃｌ2 ，Ｃ2 Ｈ6及び塩化水素
    を含む混合ガスを供給することにより炭素を含んだ前記
    第１の多結晶シリコン層を形成することを特徴とする請
    求項７記載の半導体装置の製造方法。
  9. 【請求項９】 ＳｉＨ2 Ｃｌ2 ，Ｈ2 ，Ｏ2 及び塩化水
    素を含む混合ガスを供給することにより酸素を含んだ前
    記第１の多結晶シリコン層を形成することを特徴とする
    請求項７記載の半導体装置の製造方法。
  10. 【請求項１０】 ＳｉＨ2 Ｃｌ2 ，Ｈ2 ，ＰＨ3 及び塩
    化水素を含む混合ガスを供給することによりリンを含ん
    だ前記第１の多結晶シリコン層を形成することを特徴と
    する請求項７記載の半導体装置の製造方法。
  11. 【請求項１１】 前記エミッタ領域形成工程が、前記第
    ２及び前記第１の多結晶シリコン層を介して前記１導電
    型の不純物を導入する工程を含むことを特徴とする請求
    項７，８，９または１０記載の半導体装置の製造方法。
JP3277623A 1991-10-24 1991-10-24 半導体装置およびその製造方法 Expired - Fee Related JP2855919B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3277623A JP2855919B2 (ja) 1991-10-24 1991-10-24 半導体装置およびその製造方法
US07/965,027 US5587326A (en) 1991-10-24 1992-10-23 Method of forming bipolar junction transistor of epitaxial planar type

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3277623A JP2855919B2 (ja) 1991-10-24 1991-10-24 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH05121417A JPH05121417A (ja) 1993-05-18
JP2855919B2 true JP2855919B2 (ja) 1999-02-10

Family

ID=17586005

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3277623A Expired - Fee Related JP2855919B2 (ja) 1991-10-24 1991-10-24 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US5587326A (ja)
JP (1) JP2855919B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121126A (en) 1998-02-25 2000-09-19 Micron Technologies, Inc. Methods and structures for metal interconnections in integrated circuits
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6815303B2 (en) * 1998-04-29 2004-11-09 Micron Technology, Inc. Bipolar transistors with low-resistance emitter contacts
JP2000012553A (ja) * 1998-06-26 2000-01-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20050277887A1 (en) * 2000-05-08 2005-12-15 Joel Douglas Micro infusion drug delivery device
US6659982B2 (en) 2000-05-08 2003-12-09 Sterling Medivations, Inc. Micro infusion drug delivery device
US6629949B1 (en) 2000-05-08 2003-10-07 Sterling Medivations, Inc. Micro infusion drug delivery device
JP3528756B2 (ja) * 2000-05-12 2004-05-24 松下電器産業株式会社 半導体装置
US6777784B1 (en) * 2000-10-17 2004-08-17 National Semiconductor Corporation Bipolar transistor-based electrostatic discharge (ESD) protection structure with a heat sink
DE10134089A1 (de) * 2001-07-13 2003-01-30 Infineon Technologies Ag Verfahren zur Herstellung eines Bipolartransistors mit Polysiliziumemitter
JP4416376B2 (ja) * 2002-05-13 2010-02-17 富士通株式会社 半導体装置及びその製造方法
US6682992B2 (en) * 2002-05-15 2004-01-27 International Business Machines Corporation Method of controlling grain size in a polysilicon layer and in semiconductor devices having polysilicon structures

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4194934A (en) * 1977-05-23 1980-03-25 Varo Semiconductor, Inc. Method of passivating a semiconductor device utilizing dual polycrystalline layers
FR2459551A1 (fr) * 1979-06-19 1981-01-09 Thomson Csf Procede et structure de passivation a autoalignement sur l'emplacement d'un masque
US4433469A (en) * 1980-06-30 1984-02-28 Rca Corporation Method of forming a self aligned aluminum polycrystalline silicon line
US4358326A (en) * 1980-11-03 1982-11-09 International Business Machines Corporation Epitaxially extended polycrystalline structures utilizing a predeposit of amorphous silicon with subsequent annealing
JPH0658966B2 (ja) * 1982-05-17 1994-08-03 キヤノン株式会社 半導体素子
JPS5936926A (ja) * 1982-08-25 1984-02-29 Hitachi Ltd 半導体装置の製造方法
JPS61141128A (ja) * 1984-12-14 1986-06-28 Sony Corp 半導体装置の製造方法
US4814291A (en) * 1986-02-25 1989-03-21 American Telephone And Telegraph Company, At&T Bell Laboratories Method of making devices having thin dielectric layers
JPS63193520A (ja) * 1987-02-05 1988-08-10 Nec Corp 多結晶シリコン薄膜の製造方法
JPH0226032A (ja) * 1988-07-14 1990-01-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2748420B2 (ja) * 1988-08-12 1998-05-06 ソニー株式会社 バイポーラトランジスタ及びその製造方法
JPH0744186B2 (ja) * 1989-03-13 1995-05-15 株式会社東芝 半導体装置の製造方法
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
US5254485A (en) * 1990-09-18 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method for manufacturing bipolar semiconductor device
NL9100062A (nl) * 1991-01-14 1992-08-03 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.

Also Published As

Publication number Publication date
JPH05121417A (ja) 1993-05-18
US5587326A (en) 1996-12-24

Similar Documents

Publication Publication Date Title
US6316818B1 (en) Vertical bipolar transistor including an extrinsic base with reduced roughness, and fabrication process
US6713790B2 (en) Semiconductor device and method for fabricating the same
US7358546B2 (en) Heterobipolar transistor and method of fabricating the same
US6177717B1 (en) Low-noise vertical bipolar transistor and corresponding fabrication process
US6939772B2 (en) Bipolar transistor and fabrication method thereof
US5059544A (en) Method of forming bipolar transistor having self-aligned emitter-base using selective and non-selective epitaxy
US6265275B1 (en) Method of selectively doping the intrinsic collector of a vertical bipolar transistor with epitaxial base
US7851890B2 (en) Semiconductor device and method for manufacturing the same
US5963822A (en) Method of forming selective epitaxial film
JP2855919B2 (ja) 半導体装置およびその製造方法
US5723378A (en) Fabrication method of semiconductor device using epitaxial growth process
JPH05183046A (ja) Ｐｎｐ装置用ｐ埋め込み層の製造方法
JPH0955387A (ja) 半導体集積回路装置の製造方法
US4404048A (en) Semiconductor device manufacture
US5407838A (en) Method for fabricating a semiconductor device using implantation and subsequent annealing to eliminate defects
JP3493175B2 (ja) 垂直型バイポーラ・トランジスタの製造方法
JPH05175222A (ja) 半導体装置及びその製造方法
JP3039166B2 (ja) 半導体装置およびその製造方法
JPH05251358A (ja) 半導体装置の製造方法
JP2002026027A (ja) 半導体装置及びその製造方法
JPH04258132A (ja) 半導体装置およびその製造方法
JP2817213B2 (ja) 半導体装置の製造方法
JPH09181091A (ja) ヘテロ接合バイポーラトランジスタの製造方法
JP2828127B2 (ja) 選択多結晶シリコン膜成長法
JPH06252158A (ja) 半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19981027

LAPS Cancellation because of no payment of annual fees