JP2841381B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリックス方式の液晶ディスプ
レイ、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタの製造方法に関する。
レイ、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタの製造方法に関する。
従来の薄膜トランジスタは、例えばJAPANDISPLAY ′
86の1986年p196〜p199に示される様な構造であった。こ
の構造を一般化して、その概要を第２図に示す。（ａ）
図は上視図であり（ｂ）図はAA′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板201上に、
ドナーあるいは、アクセプタとなる不純物を添加した多
結晶シリコン薄膜から成るソース電極202及びドレイン
電極203が形成されている。これに接して、ソース電極2
04とドレイン電極205が設けられており、更にソース電
極202及びドレイン電極203の上側で接し両者を結ぶよう
に多結晶シリコン薄膜から成る半導体層206が形成され
ている。これらを被覆するようにゲート絶縁膜207が熱C
VD法により形成されている。更にこれに接しゲート電極
208が設けられている。
86の1986年p196〜p199に示される様な構造であった。こ
の構造を一般化して、その概要を第２図に示す。（ａ）
図は上視図であり（ｂ）図はAA′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板201上に、
ドナーあるいは、アクセプタとなる不純物を添加した多
結晶シリコン薄膜から成るソース電極202及びドレイン
電極203が形成されている。これに接して、ソース電極2
04とドレイン電極205が設けられており、更にソース電
極202及びドレイン電極203の上側で接し両者を結ぶよう
に多結晶シリコン薄膜から成る半導体層206が形成され
ている。これらを被覆するようにゲート絶縁膜207が熱C
VD法により形成されている。更にこれに接しゲート電極
208が設けられている。
しかし、従来の薄膜トランジスタは次のような問題点
を有していた。
を有していた。
熱CVD法により基板の強度を、400℃に保持し、ゲート
絶縁膜を形成するため、基板として＃7059（コーニング
社製）を使用した場合、ゲート絶縁膜の熱膨張係数が約
６×10-7と小さいのに対し、＃7059基板は46×10-7と大
きい為、ゲート絶縁膜形成後基板の反り、変形、ゲート
絶縁膜のひび割れ等が生じ、薄膜トランジスタの欠陥の
原因となっていた。又基板を大型化した場合、上記の現
象が顕著に見られ基板の大型化の大きな防げとなってい
た。
絶縁膜を形成するため、基板として＃7059（コーニング
社製）を使用した場合、ゲート絶縁膜の熱膨張係数が約
６×10-7と小さいのに対し、＃7059基板は46×10-7と大
きい為、ゲート絶縁膜形成後基板の反り、変形、ゲート
絶縁膜のひび割れ等が生じ、薄膜トランジスタの欠陥の
原因となっていた。又基板を大型化した場合、上記の現
象が顕著に見られ基板の大型化の大きな防げとなってい
た。
又熱CVD法によりゲート絶縁膜を形成すると形成され
た絶縁膜の膜質が悪く、薄膜トランジスタの表面電荷密
度が約１×1012cm-2と大きく、信頼性を著しく低下させ
ていた。
た絶縁膜の膜質が悪く、薄膜トランジスタの表面電荷密
度が約１×1012cm-2と大きく、信頼性を著しく低下させ
ていた。
熱CVD法は、基板をセットする治具や、チャンバーに
付着したSiO2の膜質が悪く、容易に剥離してパーティク
ル発生し、形成したゲート絶縁膜にピンホールが生じ、
薄膜トランジスタの欠陥の原因となっていた。
付着したSiO2の膜質が悪く、容易に剥離してパーティク
ル発生し、形成したゲート絶縁膜にピンホールが生じ、
薄膜トランジスタの欠陥の原因となっていた。
本発明は、このような問題点を解決するものであり、
その目的とするところは、信頼性の高い薄膜トランジス
タを大面積にわたり、低欠陥で提供することにある。
その目的とするところは、信頼性の高い薄膜トランジス
タを大面積にわたり、低欠陥で提供することにある。
本発明の薄膜トランジスタの製造方法は、基板上にソ
ース・ドレイン領域となる第１シリコン薄膜を離間して
形成する工程と、前記ソース・ドレイン領域の間及び上
にチャネル領域となる第２シリコン薄膜を形成する工程
と、前記第２シリコン薄膜上に電子サイクロトロン共鳴
プラズマCVD法によりゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを有
し、 前記基板面と、前記１シリコン薄膜の断面形状の電気
チャネル側のエッチング面のなすテーパー角が60度以下
であることを特徴とする。
ース・ドレイン領域となる第１シリコン薄膜を離間して
形成する工程と、前記ソース・ドレイン領域の間及び上
にチャネル領域となる第２シリコン薄膜を形成する工程
と、前記第２シリコン薄膜上に電子サイクロトロン共鳴
プラズマCVD法によりゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを有
し、 前記基板面と、前記１シリコン薄膜の断面形状の電気
チャネル側のエッチング面のなすテーパー角が60度以下
であることを特徴とする。
以下実施例に基づいて本発明を詳しく説明する。第１
図に本発明による薄膜トランジスタの構造を示す。
図に本発明による薄膜トランジスタの構造を示す。
第１図（ａ）に示す様にガラス、石英、サファイア等
の絶縁基板101上にドナーあるいはアクセプタとなる不
純物を添加した多結晶シリコン、非晶質シリコン等のシ
リコン薄膜を減圧CVD法、プラズマCVD法等のCVD法ある
いは、真空蒸着法、スパッタ法により形成する。次にフ
ォトリソグラフィー技術により所定の形状にフォトレジ
スト膜を形成し、ドライエッチング技術によりシリコン
薄膜をエッチングシし、ソース電極102及びドレイン電
極103を形成する。エッチングに使用したガスはCF4ガス
とO2ガスの混合ガスであり、CF4/O2比を小さくすればテ
ーパー角104は小さく、逆にCF4/O2比を大きくすればテ
ーパー角104は大きくなる。CF4/O2比を厳密に制御すれ
ば再現性よくテーパー角104を調整することができる。C
F4/O2＝0.25とし60度のテーパー角104が得られた。ソー
ス電極102及びドレイン電極103の膜厚は500〜5000Åが
望ましい。
の絶縁基板101上にドナーあるいはアクセプタとなる不
純物を添加した多結晶シリコン、非晶質シリコン等のシ
リコン薄膜を減圧CVD法、プラズマCVD法等のCVD法ある
いは、真空蒸着法、スパッタ法により形成する。次にフ
ォトリソグラフィー技術により所定の形状にフォトレジ
スト膜を形成し、ドライエッチング技術によりシリコン
薄膜をエッチングシし、ソース電極102及びドレイン電
極103を形成する。エッチングに使用したガスはCF4ガス
とO2ガスの混合ガスであり、CF4/O2比を小さくすればテ
ーパー角104は小さく、逆にCF4/O2比を大きくすればテ
ーパー角104は大きくなる。CF4/O2比を厳密に制御すれ
ば再現性よくテーパー角104を調整することができる。C
F4/O2＝0.25とし60度のテーパー角104が得られた。ソー
ス電極102及びドレイン電極103の膜厚は500〜5000Åが
望ましい。
第１図（ｂ）に示す様に金属、透明導電膜等から成る
ソース配線105及びドレイン配線106をスパッタ法あるい
は真空蒸着法により形成し、多結晶シリコンあるいは非
晶質シリコン等のシリコン薄膜から成る半導体層107を
減圧CVD法、プラズマCVD法等のCVD法あるいは真空蒸着
法により形成する、その膜厚は2000Å以下が望ましい。
次に、ECRプラズマCVD法によりSiO2、SiNx等のゲート絶
縁膜108を形成する。使用した装置の概略を第３図に示
す。主要部は、プラズマ室303と試料室310で構成されプ
ラズマ室303に石英窓311を通して、周波数２、45GHz、1
107−600Wのマイクロ波307が、外周の磁気コイル305に
より磁界が供給できる。プラズマ室内でマイクロ波と磁
界の相互作用で発生した高活性プラズマとイオン流304
は発散磁界によって試料室310へ輸送され、気相反応・
表面反応を経て、絶縁基板301上に膜が形成される。SiO
2を形成する場合ガスライン306より15SCCMの酸素ガス
が、ガスライン308より6SCCMのSiH4ガスを供給した。こ
の時の圧力は6.0×10-4Torrで、形成速度は約670Å/min
であった。その膜厚は1000〜5000Åが望ましい。試料台
302に固定された基板301は、高活性プラズマとイオン流
の衝撃効果により、低温で良質の膜が得られる一方ECR
プラズマCVD法は高活性プラズマ流の強い方向性のゆえ
に、段差側壁部の脆弱さが顕著となる。この結果ゲート
絶縁膜の破壊電圧を極端に低くしてしまう。破壊電界強
度とテーパー角の関係を第５図に示す。この破壊電界強
度はテーパー角に大きく依存しており、テーパー角を60
度以下にすると6MV/cmという大きな値が得られた。
ソース配線105及びドレイン配線106をスパッタ法あるい
は真空蒸着法により形成し、多結晶シリコンあるいは非
晶質シリコン等のシリコン薄膜から成る半導体層107を
減圧CVD法、プラズマCVD法等のCVD法あるいは真空蒸着
法により形成する、その膜厚は2000Å以下が望ましい。
次に、ECRプラズマCVD法によりSiO2、SiNx等のゲート絶
縁膜108を形成する。使用した装置の概略を第３図に示
す。主要部は、プラズマ室303と試料室310で構成されプ
ラズマ室303に石英窓311を通して、周波数２、45GHz、1
107−600Wのマイクロ波307が、外周の磁気コイル305に
より磁界が供給できる。プラズマ室内でマイクロ波と磁
界の相互作用で発生した高活性プラズマとイオン流304
は発散磁界によって試料室310へ輸送され、気相反応・
表面反応を経て、絶縁基板301上に膜が形成される。SiO
2を形成する場合ガスライン306より15SCCMの酸素ガス
が、ガスライン308より6SCCMのSiH4ガスを供給した。こ
の時の圧力は6.0×10-4Torrで、形成速度は約670Å/min
であった。その膜厚は1000〜5000Åが望ましい。試料台
302に固定された基板301は、高活性プラズマとイオン流
の衝撃効果により、低温で良質の膜が得られる一方ECR
プラズマCVD法は高活性プラズマ流の強い方向性のゆえ
に、段差側壁部の脆弱さが顕著となる。この結果ゲート
絶縁膜の破壊電圧を極端に低くしてしまう。破壊電界強
度とテーパー角の関係を第５図に示す。この破壊電界強
度はテーパー角に大きく依存しており、テーパー角を60
度以下にすると6MV/cmという大きな値が得られた。
最後に金属、透明導電膜より成るゲート電極109をス
パッタ法、真空蒸着法により形成する。
パッタ法、真空蒸着法により形成する。
この様に構成された薄膜トランジスタは、テーパー角
を60度以下にすることにより、ゲート絶縁膜の破壊電圧
を大きくでき、薄膜トランジスタの欠陥を低減できる。
又基板の温度を加熱することなく、ゲート絶縁膜を形成
できるため、基板に熱膨張係数の大きいガラス基板を用
いた場合、形成されたゲート絶縁膜とガラス基板の熱膨
張係数の差が問題となることがなく基板の反り、変形、
ゲート絶縁膜のひび割れ等は生じない。
を60度以下にすることにより、ゲート絶縁膜の破壊電圧
を大きくでき、薄膜トランジスタの欠陥を低減できる。
又基板の温度を加熱することなく、ゲート絶縁膜を形成
できるため、基板に熱膨張係数の大きいガラス基板を用
いた場合、形成されたゲート絶縁膜とガラス基板の熱膨
張係数の差が問題となることがなく基板の反り、変形、
ゲート絶縁膜のひび割れ等は生じない。
又、効率よく、反応ガスを分解し膜を形成するため試
料室310の壁面等にはほとんど膜が付着することがな
く、原理的にパーティクルの発生は少なく、ピンホール
のないゲート絶縁膜が容易に得られる。
料室310の壁面等にはほとんど膜が付着することがな
く、原理的にパーティクルの発生は少なく、ピンホール
のないゲート絶縁膜が容易に得られる。
更に、反応ガスを供給する前に、５×10-7Torr以下の
高真空とし、膜の形成も10-4Torr台で形成するため、形
成されたゲート絶縁膜中の不純物が極めて少なく、その
結果薄膜トランジスタの表面電荷密度も熱CVD法の1/3〜
1/10と小さな値となり、薄膜トランジスタの信頼性を大
幅に向上できる。
高真空とし、膜の形成も10-4Torr台で形成するため、形
成されたゲート絶縁膜中の不純物が極めて少なく、その
結果薄膜トランジスタの表面電荷密度も熱CVD法の1/3〜
1/10と小さな値となり、薄膜トランジスタの信頼性を大
幅に向上できる。
本発明の薄膜トランジスタの特性を第４図に示す。横
軸はゲート電圧VGS、縦軸はドレイン電流IDの対数値で
ある。ドレイン電圧VDSは4V、チャネル長チャネル幅と
もに10μｍである。半導体層には多結晶シリコンを用い
その膜厚は200Å。ゲート絶縁膜はSiO2を用いてその膜
厚は1500Åである。破線は従来の熱CVD法によりゲート
絶縁膜を形成した薄膜トランジスタ、実線は本発明のEC
RプラズマCVDにより形成した薄膜トランジスタである。
第４図から明らなか様に表面電荷密度が減少したため、
ゲート電圧0Vでのドレイン電流IDが約４桁小さくなり、
サブスレショルド領域での立上りも急峻となり特性が向
上している。この結果液晶ディスプレイに応用した場合
低電圧駆動が可能となり、コントラスト比の大きい高画
質のディスプレイが実現できる。
軸はゲート電圧VGS、縦軸はドレイン電流IDの対数値で
ある。ドレイン電圧VDSは4V、チャネル長チャネル幅と
もに10μｍである。半導体層には多結晶シリコンを用い
その膜厚は200Å。ゲート絶縁膜はSiO2を用いてその膜
厚は1500Åである。破線は従来の熱CVD法によりゲート
絶縁膜を形成した薄膜トランジスタ、実線は本発明のEC
RプラズマCVDにより形成した薄膜トランジスタである。
第４図から明らなか様に表面電荷密度が減少したため、
ゲート電圧0Vでのドレイン電流IDが約４桁小さくなり、
サブスレショルド領域での立上りも急峻となり特性が向
上している。この結果液晶ディスプレイに応用した場合
低電圧駆動が可能となり、コントラスト比の大きい高画
質のディスプレイが実現できる。
イメージセンサや３次元集積回路へ応用した場合、低
電圧駆動、低消費電力が実現できる。
電圧駆動、低消費電力が実現できる。
本発明は次のような優れた効果を有する。
（ａ）半導体層上に電子サイクロトロン共鳴プラズマCV
D法によりゲート絶縁膜を形成することにより、半導体
層の表面電荷密度を少なくすることができ、薄膜トラン
ジスタの信頼性を向上することができる。
D法によりゲート絶縁膜を形成することにより、半導体
層の表面電荷密度を少なくすることができ、薄膜トラン
ジスタの信頼性を向上することができる。
（ｂ）電子サイクロトロン共鳴プラズマCVD法はパーテ
ィクルの発生が少なく、ピンホール等の欠陥のないゲー
ト絶縁膜が容易に得られ、薄膜トランジスタの低下欠陥
が実現できる。
ィクルの発生が少なく、ピンホール等の欠陥のないゲー
ト絶縁膜が容易に得られ、薄膜トランジスタの低下欠陥
が実現できる。
（ｃ）電子サイクロトロン共鳴プラズマCVD法は基板を
加熱することなく、ゲート絶縁膜を形成できるため、基
板に熱膨張係数の大きいガラス基板を用いた場合、基板
の反り、変形、ゲート絶縁膜のひび割れ等の問題を防ぐ
ことができる。
加熱することなく、ゲート絶縁膜を形成できるため、基
板に熱膨張係数の大きいガラス基板を用いた場合、基板
の反り、変形、ゲート絶縁膜のひび割れ等の問題を防ぐ
ことができる。
（ｄ）電子サイクロトロン共鳴プラズマCVD法は高活性
プラズマ流の強い方向性のゆえに、段差側壁部の脆弱さ
が顕著となるが、半導体面のテーパー角を60度以下とす
ることにより、ゲート絶縁膜は破壊されることなく、薄
膜トランジスタの信頼性を向上できる。
プラズマ流の強い方向性のゆえに、段差側壁部の脆弱さ
が顕著となるが、半導体面のテーパー角を60度以下とす
ることにより、ゲート絶縁膜は破壊されることなく、薄
膜トランジスタの信頼性を向上できる。
以上のように、本発明の薄膜トランジスタは数多くの
優れた効果を有するものであり、その応用範囲は、ディ
スプレイ用のアクティブマトリックス基板やその周辺回
路、イメージセンサ、３次元集積回路など多岐にわた
る。
優れた効果を有するものであり、その応用範囲は、ディ
スプレイ用のアクティブマトリックス基板やその周辺回
路、イメージセンサ、３次元集積回路など多岐にわた
る。
第１図（ａ）（ｂ）は本発明の薄膜トランジスタの製造
方法を示した断面図。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示し（ａ）は上視図、（ｂ）は断面図。 第３図はECRプラズマCVD装置の概略図。 第４図は薄膜トランジスタの特性を示すグラフ。 第５図はゲート絶縁膜の破壊電界強度とテーパー角の関
係を示すグラフ。 101,201,301……絶縁基板 102,202……ソース電極 103,203……ドレイン電極 107,206……半導体層 105,204……ソース配線 106,205……ドレイン配線 108,207……第一絶縁膜 304……イオン流 109,208……ゲート電極 303……プラズマ室 305……磁気コイル 306,308……ガスライン 307……マイクロ波 309……真空排気 310……試料室 311……石英窓
方法を示した断面図。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示し（ａ）は上視図、（ｂ）は断面図。 第３図はECRプラズマCVD装置の概略図。 第４図は薄膜トランジスタの特性を示すグラフ。 第５図はゲート絶縁膜の破壊電界強度とテーパー角の関
係を示すグラフ。 101,201,301……絶縁基板 102,202……ソース電極 103,203……ドレイン電極 107,206……半導体層 105,204……ソース配線 106,205……ドレイン配線 108,207……第一絶縁膜 304……イオン流 109,208……ゲート電極 303……プラズマ室 305……磁気コイル 306,308……ガスライン 307……マイクロ波 309……真空排気 310……試料室 311……石英窓
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336
Claims (1)
- 【請求項１】基板上にソース・ドレイン領域となる第１
シリコン薄膜を離間して形成する工程と、前記ソース・
ドレイン領域の間及び上にチャネル領域となる第２シリ
コン薄膜を形成する工程と、前記第２シリコン薄膜上に
電子サイクロトロン共鳴プラズマCVD法によりゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程とを有し、 前記基板面と、前記第１シリコン薄膜の断面形状の前記
チャネル側のエッチング面のなすテーパー角が60度以下
であることを特徴とする薄膜トランジスタの製造方法。
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|---|---|---|---|
| JP63234021A JP2841381B2 (ja) | 1988-09-19 | 1988-09-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234021A JP2841381B2 (ja) | 1988-09-19 | 1988-09-19 | 薄膜トランジスタの製造方法 |
Publications (2)
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|---|---|
| JPH0282579A JPH0282579A (ja) | 1990-03-23 |
| JP2841381B2 true JP2841381B2 (ja) | 1998-12-24 |
Family
ID=16964317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63234021A Expired - Lifetime JP2841381B2 (ja) | 1988-09-19 | 1988-09-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP2841381B2 (ja) |
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-
1988
- 1988-09-19 JP JP63234021A patent/JP2841381B2/ja not_active Expired - Lifetime
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| JPH0282579A (ja) | 1990-03-23 |
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