JP2823476B2 - 半導体レーザおよびその製造方法 - Google Patents

半導体レーザおよびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体レーザ及びその
製造方法に関し、特に、優れた電流狭窄構造を有する半
導体レーザを高歩留りで作製することのできる半導体レ
ーザ装置及びその製造方法に関するものである。
【０００２】
【従来の技術】図４５は例えばエレクトロニクスレター
ズ，２４巻，２４号，１５００〜１５０１頁（１９８８
年）（Electronics Letters, Vol.24, No.24, pp.1500-
1501(1988)）に掲載された従来のＩｎＰ系のダブルチャ
ネル埋込ヘテロ型(Double-Channel Buried-Heterostruc
ture: ＤＣＢＨ) 半導体レーザの主要部を示す断面図で
あり、図において、２０１はｐ型ＩｎＰ基板、２０２は
ｐ型ＩｎＰクラッド層、２０３はアンドープＩｎＧａＡ
ｓＰ活性層、２０４はｎ型ＩｎＰ第１上クラッド層、２
０５はｐ型ＩｎＰ埋込層、２０６はｎ型ＩｎＰブロック
層、２０７はｐ型ＩｎＰブロック層、２０８はｎ型Ｉｎ
Ｐ第２上クラッド層、２０９はｎ型ＩｎＧａＡｓＰコン
タクト層である。また２１０はｐ側電極、２１１はｎ側
電極である。なお、上記文献では回折格子を含む光ガイ
ド層を活性層上に備えたものを掲載しているが、この図
では光ガイド層は省略している。
【０００３】図４６は図４５に示す半導体レーザの製造
方法における光導波路形成工程を示す断面工程図であ
り、図において、図４５と同一符号は同一又は相当部分
であり、２１５はネガ型レジストである。
【０００４】次に、従来半導体レーザの製造方法におけ
る光導波路の形成工程を図４６に沿って説明する。ま
ず、結晶方位として｛１００｝面を表面としたｐ型Ｉｎ
Ｐ基板２０１上に例えば有機金属気相成長（ＭＯＣＶ
Ｄ）法を用いて、図４６(a) に示すように、層厚約１μ
ｍのｐ型ＩｎＰ層２０２，層厚約０．１μｍのＩｎＧａ
ＡｓＰ活性層２０３，及び層厚約１μｍのｎ型ＩｎＰ第
１上クラッド層２０４を順次エピタキシャル成長する。
【０００５】次にｎ型ＩｎＰ第１上クラッド層２０４上
にネガ型レジスト２１５を塗布し、これを写真製版等に
よりパターニングして、図４６(b) に示すような、〈０
１１〉方向にのびる、幅約６μｍのストライプパターン
を形成する。ここで、結晶成長を行なったウエハは、上
述のストライプパターン形成工程に移行するまでの間に
結晶成長層の最上層（ｎ型ＩｎＰ第１上クラッド層２０
４）表面上に酸化膜が形成される。従って、結晶表面を
フッ酸処理して、表面の酸化膜を除去した後に上述のレ
ジスト塗布を行なう。
【０００６】ストライプパターン形成工程に続いて、パ
ターン開口部を臭素（Ｂｒ）−メタノール混合液で活性
層の下までエッチングすることにより、図４６(c) のよ
うに活性層の幅が１〜２μｍの光導波路を形成する。
【０００７】次に、レジストを除去した後、液相エピタ
キシャル成長（ＬＰＥ）法により図４６(d) に示すよう
に、ｐ型ＩｎＰ埋込層２０５，ｎ型ＩｎＰブロック層２
０６，及びｐ型ＩｎＰブロック層２０７を光導波路の両
サイドの基板２０１上に光導波路を埋め込むように順次
エピタキシャル成長する。
【０００８】この後ウエハ全面にｎ型ＩｎＰ層第２上ク
ラッド層２０８，ｎ型ＩｎＧａＡｓＰコンタクト層２０
９を順次エピタキシャル成長する工程、基板２０１裏
面，コンタクト層２０９表面にそれぞれｐ側電極２１
０，ｎ側電極２１１を形成する工程等を経て、図４５に
示す半導体レーザが完成する。
【０００９】また、図４７は図４６に示した製造方法で
生じやすいｐ型ＩｎＰブロック層のリッジ上部への成長
を防止するために考案された製造方法の工程別断面図で
ある。この方法では、ｐ型ＩｎＰ基板２０１上にｐ型Ｉ
ｎＰ下クラッド層２０２，ＩｎＧａＡｓＰ活性層２０
３，ｎ型ＩｎＰクラッド層２０４を結晶成長した後（図
４７(a) ）、ＳｉＯ2 膜２１６をスパッタ法等で成膜
し、ＳｉＯ2 膜２１６を図４７(b) に示すように〈０１
１〉方向のストライプ状にパターニングした後、これを
マスクとして上記と同様のエッチング液により〈０１
１〉方向にリッジストライプを作製する（図４７(c)
）。
【００１０】その後、ＳｉＯ2 マスク２１６を残した状
態でｐ型ＩｎＰ埋込層２０５，ｎ型ＩｎＰブロック層２
０６，ｐ型ＩｎＰブロック層２０７をＳｉＯ2 マスク２
１６で覆われていない領域に成長する（図４７(d) ）。
【００１１】この後、ＳｉＯ2 マスク２１６をフッ化水
素（ＨＦ）で除去し、図４６の製造方法と同様、ウエハ
全面にｎ型ＩｎＰ層第２上クラッド層２０８，ｎ型Ｉｎ
ＧａＡｓＰコンタクト層２０９を順次エピタキシャル成
長する工程、基板２０１裏面，コンタクト層２０９表面
にそれぞれｐ側電極２１０，ｎ側電極２１１を形成する
工程等を経て、図４５に示す半導体レーザが完成する。
【００１２】次に動作について説明する。図４５に示さ
れた半導体レーザに順バイアス電圧を印加し、電流を流
すことにより、ｎ型ＩｎＰ上クラッド層２０４より電子
が、またｐ型ＩｎＰ下クラッド層２０２よりホールがＩ
ｎＧａＡｓＰ活性層２０３に注入され、ＩｎＧａＡｓＰ
活性層２０３中で電子とホールが発光再結合することに
より、レーザ発振が生じる。ｐ型ＩｎＰ埋込層２０５，
ｎ型ＩｎＰブロック層２０６，及びｐ型ＩｎＰブロック
層２０７は、ＩｎＧａＡｓＰ活性層２０３側部をＩｎＧ
ａＡｓＰ活性層２０３より屈折率の小さいＩｎＰ結晶で
埋め込むことにより活性層２０３で発生した光を活性層
２０３内に有効に閉じ込めること、およびｎ型ＩｎＰブ
ロック層２０６とｐ型ＩｎＰブロック層２０７により逆
バイアス接合を形成することにより電流狭窄を行い、活
性層２０３へ効率よく電流を注入することを目的として
形成されたものである。
【００１３】しかしながら、図４５に示された半導体レ
ーザ構造では、図４８に示すように、ｐ型ＩｎＰ基板２
０１，ｐ型ＩｎＰ埋込層２０５，ｎ型ＩｎＰクラッド層
２０４からなる経路（第１の無効電流経路）は順バイア
ス接合のみで形成されているため、レーザに注入された
電流のすべてがＩｎＧａＡｓＰ活性層２０３に注入され
るのではなく、ＩｎＧａＡｓＰ活性層２０３を通らず、
上記経路を流れるレーザ発振に寄与しない無効電流が存
在する。この無効電流の存在はレーザの発振しきい値や
最大出力，温度特性等に大きな影響を与える。また、流
れる無効電流の量は上記経路の抵抗に依存する。従っ
て、無効電流が少なく、特性のよい半導体レーザを得る
には、上記経路の抵抗を高くすることが必要で、そのた
めには、活性層２０３側面のｐ型ＩｎＰ埋込層２０５の
厚さを薄く制御し、活性層２０３とｎ型ＩｎＰブロック
層２０６間の距離を小さくし、上記第１の無効電流経路
の幅（以下、リークパス幅とも記す）を狭くすることに
より上記経路の抵抗を高くする必要がある。
【００１４】また、ｎ型ＩｎＰブロック層２０６とｎ型
ＩｎＰクラッド層２０４が接触した場合においては、図
４９に示すように、上記経路以外にｐ型ＩｎＰ基板２０
１，ｎ型ＩｎＰブロック層２０６，ｎ型ＩｎＰクラッド
層２０４という順バイアス接合のみからなる第２の無効
電流経路が発生する。このｎ型ＩｎＰブロック層２０６
とｎ型ＩｎＰクラッド層２０４の接触はリッジ部上端部
側面のｐ型ＩｎＰ埋込層２０５の厚さが少ないほど発生
しやすい。即ち、上述の第１の無効電流経路の抵抗を高
くするため、活性層２０３の側面のｐ型ＩｎＰ埋込層２
０５の厚さを薄くすると、同時にリッジ部上端部のｐ型
ＩｎＰ埋込層２０５の厚さも薄くなり、ｎ型ＩｎＰブロ
ック層２０６とｎ型ＩｎＰクラッド層２０４が接触し、
上記第２の無効電流経路が生じることとなる。
【００１５】従って、従来の半導体レーザの製造方法に
おいては、無効電流が少なく、特性のよい半導体レーザ
を得るには、ｐ型ＩｎＰ埋込層２０５の成長厚さを厳密
に制御しなければならない。
【００１６】しかしながら、従来の半導体レーザの製造
に用いられているＬＰＥ法による結晶成長では、成長層
の厚さ制御性が十分でなく、そのため無効電流の少ない
良好な特性の半導体レーザが得られないという問題があ
った。
【００１７】また、膜厚制御性の優れたＭＯＣＶＤ法で
の結晶成長はｎ型ＩｎＰブロック層２０６とｎ型ＩｎＰ
クラッド層２０４を接触させずに成長できるかどうかが
未知であり、適用されていない。
【００１８】さらに、図４７に示す製造方法において
は、ＳｉＯ2 膜２１６をマスクとし、エッチングにより
リッジストライプを作製した場合、ＳｉＯ2 膜２１６の
上クラッド層２０４に対する密着性が高いことから、マ
スク下での横方向のエッチングが進まず、図５０に示す
ように、リッジ上端部側面が（１１１）Ａ面からなる逆
メサ構造となる。そして、エッチング工程後のＬＰＥ工
程では、（１１１）Ａ面からなるリッジ上端部側面には
ｐ型ＩｎＰ埋込層２０５の成長が進まず、その結果、図
５１に示すようにｎ型ＩｎＰブロック層２０６とｎ型Ｉ
ｎＰクラッド層２０４が接触し、上述の第２の無効電流
経路が発生し、良好な特性の半導体レーザが得られな
い。また、この製造方法では、結晶成長後の平坦性が悪
く、その後の電極形成等のプロセスが困難となり、レー
ザの歩留りが低下するという問題があった。
【００１９】このリッジ上端部側面が（１１１）Ａ面か
らなる逆メサ構造になることによる問題は、フォトレジ
スト２１５をマスクとし、リッジ形成を行った場合にお
いても生ずる。この問題について以下説明する。
【００２０】上述のような光導波路の形成では、図４６
(c) におけるエッチング工程で形成される光導波路の断
面形状は、即ち〈０１１〉方向のストライプ状パターン
をマスクとしてＢｒ−メタノール混合液をエッチャント
として用いた場合のエッチング形状はｎ型ＩｎＰ上クラ
ッド層２０４表面に対するレジストの密着性に依存す
る。図４６(d) に示すような所望の埋込電流ブロック層
の形状を得るためには、エッチング工程で形成される光
導波路の断面形状が図４６(c) に示すようななだらかな
山状（順メサ形状）である必要があるが、これは上クラ
ッド層２０４表面に対するレジストの密着性が低い場合
に、マスク下において横方向にサイドエッチングが進む
結果、得られる形状である。一方、レジストの密着性が
高い場合、マスク下におけるサイドエッチング量が少な
いため、光導波路は図５０に示すような逆メサ形状とな
る。このような形状にエッチングされたウエハに図４６
(d)に示すＬＰＥ法による埋込電流ブロック層のエピタ
キシャル成長を行なうと、逆メサとなっている部分での
成長速度が遅く、図５１に示すように、ｎ−ＩｎＰブロ
ック層２０６がｎ−ＩｎＰ上クラッド層２０４と接触し
た構造となり、このような構造となった場合、上述のよ
うに、第２の無効電流経路の形成によりレーザ動作時に
おけるリーク電流が増大する。
【００２１】また、図５２は例えば特開昭６３−１６９
０８８号公報に示された従来の半導体レーザの構造を示
す断面図である。図において２２１はｐ型ＩｎＰ基板で
ある。ｐ型ＩｎＰバッファ層２２２は基板２２１上に配
置され、ＩｎＧａＡｓＰ活性層２２３はバッファ層２２
２上に配置され、ｎ型ＩｎＰ第１上クラッド層２２４は
活性層２２３上に配置される。第１上クラッド層２２
４，活性層２２３，及びバッファ層２２２の一部はエッ
チングによりメサストライプ構造２２５に成形されてい
る。ｐ型ＩｎＰ第１埋込層２２６はメサストライプ構造
２２５の側壁上に配置され、ｎ型ＩｎＰ第２埋込層２２
７は第１埋込層２２６上に配置され、ｐ型ＩｎＰ第３埋
込層２２８は第２埋込層２２７上に配置される。ｎ型Ｉ
ｎＰ第２上クラッド層２２９はメサストライプの頂上
部，及び第３埋込層２２８上に配置される。
【００２２】このような構造の半導体レーザは、上述し
たように、従来、ｐ型ＩｎＰ基板２２１上にバッファ層
２２２，活性層２２３，及び第１上クラッド層２２４を
順次結晶成長し、エッチングにより第１上クラッド層２
２４，活性層２２３，及びバッファ層２２２の一部をメ
サストライプ状に成形した後、液相エピタキシャル成長
（ＬＰＥ）法によりメサストライプの両サイド上にｐ型
ＩｎＰ第１埋込層２２６，ｎ型ＩｎＰ第２埋込層２２
７，ｐ型ＩｎＰ第３埋込層２２８を順次結晶成長させ、
メサストライプを埋め込み、さらにウエハ表面全面に第
２上クラッド層２２９を結晶成長して作製している。
【００２３】次に動作について説明する。図５２に示さ
れた半導体レーザにおいて、ｐ型ＩｎＰ基板２２１及び
ｎ型ＩｎＰ上クラッド層２２９の両端に順バイアス電圧
を印加すると、それぞれのキャリアであるホールと電子
がＩｎＧａＡｓＰ活性層２２３に注入されＩｎＧａＡｓ
Ｐ活性層２２３中で発光再結合することによりレーザ発
振が生じる。ｐ型ＩｎＰ第１埋込層２２６，ｎ型ＩｎＰ
第２埋込層２２７，ｐ型ＩｎＰ第３埋込層２２８は、上
述したように、ＩｎＧａＡｓＰ活性層２２３側部をＩｎ
ＧａＡｓＰ活性層２２３より屈折率の小さいＩｎＰ結晶
で埋め込むことにより活性層２２３で発生した光を活性
層２２３内に有効に閉じ込めること、及びｎ型ＩｎＰ第
２埋込層２２７とｐ型ＩｎＰ第３埋込層２２８により逆
バイアス接合を形成することにより電流狭窄を行ない活
性層２２３に効率よくキャリアを注入することを目的と
して形成されたものである。
【００２４】しかしながら図５２に示された半導体レー
ザでは、ｎ型ＩｎＰ第１上クラッド層２２４とｎ型Ｉｎ
Ｐ第２埋込層２２７がつながっているため、図５３に示
すように、ｐ型ＩｎＰ基板２２１からｎ型ＩｎＰ第２埋
込層２２７を通り、ｎ型ＩｎＰ第１上クラッド層２２４
へ続く第１の無効電流経路２３０が形成される。活性層
２２３へ流れずこの無効電流経路２３０を流れる電流量
は、活性層部のヘテロ接合でのビルトインポテンシャル
が無効電流経路２３０中のホモ接合のビルトインポテン
シャルより小さいため、低出力でレーザを駆動する場合
は問題となるほど多くはないが、高出力で動作させる場
合においては大きな問題となる。
【００２５】従ってレーザの高出力を実現する上では、
ｎ型ＩｎＰ第１上クラッド層２２４とｎ型ＩｎＰ第２埋
込層２２７を分離することが不可欠である。この分離を
実現するための方法について特開昭６３−２０２９８５
号公報に一例が示されている。この公報により示されて
いる分離方法は、図５４に示すようにｎ型ＩｎＰ第２埋
込層２２７とｐ型ＩｎＰ第１埋込層２２６またはｐ型Ｉ
ｎＰ第３埋込層２２８との間での不純物の相互拡散を利
用し、ｎ型ＩｎＰ第２埋込層２２７の先端部をｐ型に反
転してｐ型反転領域２２７′を形成し、ｎ型ＩｎＰ第１
上クラッド層２２４とｎ型ＩｎＰ第２埋込層２２７とを
電気的に分離するものである。
【００２６】しかしながらこの方法では各埋込層２２
６，２２７，２２８の設計に制限が生じる。活性層２２
３へ効率よく電流を注入するために設けられた各埋込層
２２６，２２７，２２８及びｎ型ＩｎＰ第２上クラッド
層２２９により形成されたｐｎｐｎサイリスタ構造から
なる電流狭窄構造においては、レーザの高出力化を実現
するためにはｐｎｐｎサイリスタ構造の耐圧が高いこと
が重要であり、そのためにはｎ型ＩｎＰ第２埋込層２２
７のキャリア濃度を高くしｐ型ＩｎＰ第１埋込層２２６
から注入されるホールをｎ型ＩｎＰ第２埋込層２２７で
電子と再結合させ、ｐ型ＩｎＰ第３埋込層２２８へのホ
ールの注入を防ぐ必要がある。しかし上述した不純物の
相互拡散を用いたレーザの製造方法では、ｎ型ＩｎＰ第
２埋込層２２７のキャリア濃度を高くした場合、ｎ型Ｉ
ｎＰ第２埋込層２２７の先端をｐ型に反転させるために
は、ｐ型ＩｎＰ第１埋込層２２６またはｐ型ＩｎＰ第３
埋込層２２８のキャリア濃度も高くしなければならな
い。一般的に用いられるＺｎをｐ型不純物とした場合、
ｐ型キャリア濃度を３×１０18cm-3以上にすることは困
難であり、そのためｎ型ＩｎＰ第２埋込層２２７のキャ
リア濃度を高くした場合、ｎ型ＩｎＰ第２埋込層２２７
の先端をｐ型に反転させることができなくなる。またｎ
型ＩｎＰ第１埋込層２２７の先端をｐ型に反転させるた
めにｐ型ＩｎＰ埋込層２２６，２２８のキャリア濃度を
高くすると、不純物の拡散がｎ型ＩｎＰ第２埋込層２２
７へのみならず活性層２２３へも生じるため、フリーキ
ャリア吸収により活性層２２３から出た光の吸収損失が
増加し発振しきい値を増大させるという問題も生ずる。
【００２７】従ってこの製造方法ではｎ型ＩｎＰ第２埋
込層２２７のキャリア濃度を十分高くはできず、ｐｎｐ
ｎサイリスタ構造の耐圧を高くすることができないとい
う問題点があった。
【００２８】またｎ型ＩｎＰ第２埋込層２２７とｎ型Ｉ
ｎＰ第１上クラッド層２２４が分離した構造において
は、図５５に示すように、ｐ型ＩｎＰ第１埋込層２２６
からｎ型ＩｎＰ第１上クラッド層２２４へ続く第２の無
効電流経路２３１が形成される。この第２の無効電流経
路２３１を流れる電流量は、ｐ型ＩｎＰの抵抗がｎ型Ｉ
ｎＰの抵抗より大きいため、図５３に示すようなｎ型Ｉ
ｎＰ第２埋込層２２７とｎ型ＩｎＰ第１上クラッド層２
２４が接触した構造での第１の無効電流経路２３０を流
れる電流量より少ないが、レーザの高出力特性に影響を
与える。この第２の無効電流経路２３１を流れる電流量
を低減するには、無効電流経路２３１の抵抗を高くする
ことが必要である。抵抗を高くするための手法として
は、ｐ型ＩｎＰ埋込第１層２２６のキャリア濃度を低く
する、または活性層２２３とｎ型ＩｎＰ第２埋込層２２
７との距離を小さくし無効電流経路の幅２３２を狭くす
るといった方法が考えられるが、前者ではｎ型ＩｎＰ第
１上クラッド層２２４とｐ型ＩｎＰ埋込第１層２２６に
より形成されるｐｎ接合のビルトインポテンシャルが小
さくなるため、無効電流の抑制に効果的ではない。従っ
てリークパス幅２３２を狭くすることが良好な高出力特
性を得るために重要である。図５６はリークパス幅２３
２とレーザの最大出力（Ｐmax ）の関係を示す図であ
る。この図からわかるようにレーザの高出力特性はリー
クパス幅２３２に大きく依存する。
【００２９】また、図５７は例えばジャーナルオブライ
トウェイブテクノロジー，７巻，１０号（１９８９
年），１５１５頁（JOURNAL OF LIGHTWAVE TECHNOLOGY,
VOL.7,NO.10, OCTOBER 1989, P.1515）に示された従来
のｎ型基板を用いたＩｎＧａＡｓＰ系材料の埋め込みヘ
テロ型半導体レーザの構造を示す斜視図であり、図５８
はその動作を説明するための断面模式図である。図にお
いて２４１はｎ型ＩｎＰ基板、２４２はｎ型ＩｎＰ下ク
ラッド層、２４３はアンドープＩｎＧａＡｓＰ活性層、
２４４はｐ型ＩｎＰ第１上クラッド層、２４５はｐ型Ｉ
ｎＰ電流ブロック層、２４６はｎ型ＩｎＰ電流ブロック
層、２４７はｐ型ＩｎＰ第２上クラッド層、２４８はｐ
型ＩｎＧａＡｓＰコンタクト層である。また、２４９は
ｎ側電極、２５０はｐ側電極である。なお、上記文献で
は回折格子を含む光ガイド層を活性層上に備えたものを
掲載しているが、この図では光ガイド層は省略してい
る。
【００３０】図５９は図５７の半導体レーザの作製プロ
セスを示す断面工程図である。まずＭＯＣＶＤ法を用い
てｎ型ＩｎＰ基板２４１上にｎ型ＩｎＰクラッド層２４
２，アンドープＩｎＧａＡｓＰ活性層２４３，及びｐ型
ＩｎＰクラッド層２４４を順次成長した後、スパッタを
用いてＳｉＯ2 膜２５１を成膜し、その後、通常のフォ
トリソグラフィ技術を用いて、図５９(a) に示すよう
に、ＳｉＯ2 膜２５１をストライプ状に加工する。
【００３１】次に、ＳｉＯ2 膜２５１をマスクとして用
い、Ｂｒメタノールをエッチャントとして用いて、図５
９(b) のようにメサエッチングを行なった後、再びＭＯ
ＣＶＤ法を用いてｐ型ＩｎＰ電流ブロック層２４５，及
びｎ型ＩｎＰ電流ブロック層２４６を図５９(c) に示す
ように順次結晶成長する。
【００３２】この後、ＨＦによりＳｉＯ2 膜２５１を除
去し、ウエハ全面にＭＯＣＶＤ法を用いてｐ型ＩｎＰク
ラッド層２４７，及びｐ型ＩｎＧａＡｓＰコンタクト層
２４８を順次エピタキシャル成長する工程、基板２４１
裏面，コンタクト層２４８表面にそれぞれｎ側電極２４
９，ｐ側電極２５０を形成する工程等を経て、図５７に
示す半導体レーザが完成する。
【００３３】次に動作について説明する。図５７に示さ
れた半導体レーザにおいて、電極２４９，２５０を介し
てｎ型ＩｎＰ基板２４１及びｐ型ＩｎＧａＡｓＰコンタ
クト層２４８の両端に順バイアス電圧を印加すると、キ
ャリアであるホールと電子がＩｎＧａＡｓＰ活性層２４
３に注入されＩｎＧａＡｓＰ活性層２４３中で発光再結
合することによりレーザ発振が生じる。ｐ型ＩｎＰ電流
ブロック層２４５，ｎ型ＩｎＰ電流ブロック層２４６は
ＩｎＧａＡｓＰ活性層２４３側部をＩｎＧａＡｓＰより
も屈折率の小さいＩｎＰ結晶で埋め込むことにより活性
層２４３で発生した光を活性層２４３内に有効に閉じ込
めること、及びｐ型ＩｎＰ電流ブロック層とｎ型ＩｎＰ
電流ブロック層により逆バイアス接合を形成することに
より電流狭窄を行い活性層２４３に効率よくキャリアを
注入することを目的として形成されたものである。
【００３４】
【発明が解決しようとする課題】従来のダブルチャネル
埋込ヘテロ型の半導体レーザ装置は以上のように構成さ
れており、その製造に用いられているＬＰＥ法による結
晶成長では、成長層の厚さ制御性が十分でなく、そのた
め無効電流の少ない良好な特性の半導体レーザが安定し
て得られないという問題があった。
【００３５】また、従来のＩｎＰ系半導体レーザの製造
方法における光導波路の形成は上述のように、レジスト
塗布に先だって、フッ酸処理により結晶表面の酸化膜を
除去するようにしているが、結晶表面に形成される酸化
膜の状態は結晶工程終了からの経過時間，雰囲気の違い
により各ウエハ毎に異なっていたり、また同一のウエハ
面内においても酸化膜の状態が異なっている場合があ
り、上述のフッ酸処理により、レジストが塗布される結
晶表面の状態を均一なものとすることは困難である。こ
のため、結晶表面に対するレジストの密着性にウエハ
毎，又はウエハ面内において不均一が生じ、エッチング
後の光導波路の断面形状が一定のものとならず、引き続
き行われる埋込み成長を再現性良く行うことが困難とな
り、歩留りが悪いという問題点があった。
【００３６】また、従来のｐ型基板を用いた埋込ヘテロ
構造半導体レーザでは、良好な高出力特性をもつレーザ
を得るためには、ｎ型ＩｎＰ第２埋込層７のキャリア濃
度を高くするとともに、ｎ型ＩｎＰ第１上クラッド層４
とｎ型ＩｎＰ第１埋込層７の分離した状態で活性層３と
ｎ型ＩｎＰ第１埋込層７を近づけなければならないが、
従来の不純物の相互拡散を用いた製造方法ではｎ型Ｉｎ
Ｐ第１埋込層７のキャリア濃度を十分高くはできず、ま
たＬＰＥ法を用いた埋め込み結晶成長ではｎ型ＩｎＰ第
１埋込層７と活性層３の距離を十分に制御することがで
きず、良好な特性のレーザを均一性，再現性よく作成す
ることができないという問題点があった。
【００３７】また、図５７に示す従来のｎ型基板を用い
た埋込ヘテロ型半導体レーザでは、ｐ型ＩｎＰクラッド
層２４４とｐ型ＩｎＰ電流ブロック層２４５がつながっ
ているため、図５８に示すように、ｐ型ＩｎＰクラッド
層２４４からｐ型ＩｎＰ電流ブロック層２４５を介して
ｎ型ＩｎＰクラッド層２４２へ続く無効電流経路２５５
が形成される。活性層２４３へ流れずこの無効電流経路
２５５を流れる電流量は、活性層部のヘテロ接合でのビ
ルトインポテンシャルが無効電流経路２５５中のホモ接
合のビルトインポテンシャルより小さいため、低い温度
で低出力でレーザを駆動する場合は問題となるほど多く
はないが、高温でかつ高出力で動作させる場合において
は大きな障害となる。この従来例では、図５８に示すよ
うに、ｐ型ＩｎＰ電流ブロック層２４５は活性層２４３
の位置よりも高い位置まで平坦に埋め込まれており、上
述の無効電流経路２５５の抵抗を高くするための工夫は
なされていないため、高温・高出力動作特性が悪いとい
う問題点があった。
【００３８】この発明は上記のような問題点を解消する
ためになされたもので、無効電流が低減された高性能の
ダブルチャネル埋込ヘテロ型の半導体レーザ、及びその
製造方法を提供することを目的とする。
【００３９】また、この発明は、リーク電流が少ない、
またリーク電流経路幅が制御性よく、かつ容易に形成で
きる半導体レーザ及びその製造方法を提供することを目
的とする。
【００４０】また、この発明は、無効電流の少ない、良
好な特性の半導体レーザを得ることを目的としており、
さらに、この半導体レーザを得るのに適した製造方法を
提供することを目的とする。
【００４１】また、この発明は、結晶表面の状態を一定
にすることで常にエッチング形状を一定にし、引き続き
行われる埋込み成長を再現性良く行えるようにすること
を目的とする。
【００４２】また、この発明は、ウェハ内での特性の均
一性が優れ、かつ再現性よく製造できる、良好な高出力
特性をもつ埋込ヘテロ構造半導体レーザ及びその製造方
法を得ることを目的とする。
【００４３】また、この発明は、無効電流が少なく、優
れた性能を有する、ｎ型基板を用いた埋込ヘテロ型の半
導体レーザ及びその製造方法を得ることを目的とする。
【００４４】
【課題を解決するための手段】この発明に係る半導体レ
ーザは、第１導電型半導体基板上に活性層、第１の第２
導電型半導体層を順次配設したダブルヘテロ構造と、こ
のダブルヘテロ構造の表面に配設され、ダブルヘテロ構
造の表面から活性層を越える深さを有するとともにダブ
ルヘテロ構造をストライプ状の第１の領域とこの第１の
領域の両側の第２の領域に分離する複数の溝と、この溝
内及び第２の領域の表面上に配設された第１導電型半導
体層と、この第１導電型半導体層に挟まれて第１の領域
の表面上に配設され、第１の領域上で両側面を第１導電
型半導体層に接した第２の第２導電型半導体層と、を備
えたものである。
【００４５】また、この発明に係る半導体レーザの製造
方法は、第１導電型半導体基板上に活性層、第１の第２
導電型半導体層を順次積層しダブルヘテロ構造を形成す
る第１の工程と、ダブルヘテロ構造の表面から活性層を
越える深さを有するとともにダブルヘテロ構造をストラ
イプ状の第１の領域とこの第１の領域の両側の第２の領
域に分離する複数の溝をダブルヘテロ構造の表面に形成
する第２の工程と、溝内及び第２の領域の表面上に第１
導電型半導体層を形成する第３の工程と、第１導電型半
導体層に挟まれて第１の領域上で両側面を第１導電型半
導体層に接した第２の第２導電型半導体層を第１の領域
の表面上に形成する第４の工程と、を含むものである。
【００４６】また、この発明に係る半導体レーザは、主
面の面方位が（００１）である第１導電型の半導体基板
と、この半導体基板の表面上に順次配設された活性層と
第２導電型半導体の上クラッド層とを有し、＜１１０＞
方向に延長したメサストライプ状をなす半導体積層構造
と、この半導体積層構造の両側面上に配設され、これら
両側面の上クラッド層の側面上に一端を有し半導体基板
側に延長する（１１１）Ｂ面とこの（１１１）Ｂ面に連
続しかつこの（１１１）Ｂ面の延長面よりも半導体積層
構造の両側面に近接する結晶面とを表面の一部に有した
ｐ型半導体の埋込層とを備えたものである。
【００４７】さらに半導体積層構造の両側面に近接する
結晶面を（２２１）Ｂ面としたものである。
【００４８】またさらに半導体積層構造の両側面に近接
する結晶面を（１−１０）面としたものである。
【００４９】さらに第１導電型をｎ型かつ第２導電型を
ｐ型とするとともに、埋込層の表面上に配設されたｎ型
半導体の第１の電流ブロック層と、この第１の電流ブロ
ック層及び上クラッド層の表面上に配設されたｐ型半導
体の第２の上クラッド層と、をさらに備えたものであ
る。
【００５０】またさらに、第１導電型をｐ型かつ第２導
電型をｎ型とするとともに、（１１１）Ｂ面の一端近傍
の表面を残して、埋込層の表面上に配設されたｎ型半導
体の第１の電流ブロック層と、この第１の電流ブロック
層と（１１１）Ｂ面の一端近傍とを含めた表面上に配設
されたｐ型半導体の第２の電流ブロック層と、この第２
の電流ブロック層および上クラッド層の表面上に配設さ
れたｎ型半導体の第２の上クラッド層と、をさらに備え
たものである。
【００５１】またさらに、半導体をＩｎＰとし、活性層
をＩｎＧａＡｓＰまたはＩｎＧａＡｓとしたものであ
る。
【００５２】この発明に係る半導体レーザの製造方法
は、主面の面方位が（００１）である第１導電型の半導
体基板の表面上に順次配設された活性層と第２導電型半
導体の上クラッド層とを積層する第１の工程と、上クラ
ッド層の表面上に、＜１１０＞方向に延長したストライ
プ状をなす絶縁体膜を形成する第２の工程と、この絶縁
体膜をエッチングマスクとして活性層を越える深さまで
エッチングしメサストライプ状の半導体積層構造を形成
する第３の工程と、絶縁体膜を選択成長マスクとして、
半導体積層構造の両側面上に、これら両側面の上クラッ
ド層の側面上に一 端を有し半導体基板側に延長する（１
１１）Ｂ面とこの（１１１）Ｂ面に連続しかつこの（１
１１）Ｂ面の延長面よりも半導体積層構造の両側面に近
接する結晶面とを表面の一部に有したｐ型半導体の埋込
層を形成する第４の工程と、を含むものである。
【００５３】さらにｐ型半導体の埋込層を形成する第４
の工程が活性層の成長温度より低い温度で初期の埋込層
を形成し、次いで活性層の成長温度と同等の温度に昇温
し所定の厚みの埋込層とするものである。
【００５４】また、さらに半導体積層構造の両側面に近
接する結晶面を（２２１）Ｂ面とするものである。
【００５５】また、さらに半導体積層構造の両側面に近
接する結晶面を（１−１０）面とするものである。
【００５６】さらに半導体をＩｎＰとし、活性層をＩｎ
ＧａＡｓＰまたはＩｎＧａＡｓとするものである。
【００５７】
【００５８】
【００５９】
【作用】この発明に係る半導体レーザにおいては、第１
導電型半導体基板上に活性層、第１の第２導電型半導体
層を順次配設したダブルヘテロ構造の表面に、ダブルヘ
テロ構造の表面から活性層を越える深さを有するととも
にダブルヘテロ構造をストライプ状の第１の領域とこの
第１の領域の両側の第２の領域に分離する複数の溝を配
設し、この溝内及び第２の領域の表面上に第１導電型半
導体層を配設し、この第１導電型半導体層に挟まれ第１
の領域上で両側面を第１導電型半導体層に接した第２の
第２導電型半導体層を第１の領域の表面上に配設したの
で、無効電流の経路幅が再現性よく狭くなる。
【００６０】また、この発明に係る半導体レーザの製造
方法は、第１導電型半導体基板上に活性層、第１の第２
導電型半導体層を順次積層しダブルヘテロ構造を形成す
る第１の工程と、ダブルヘテロ構造の表面から活性層を
越える深さを有するとともにダブルヘテロ構造をストラ
イプ状の第１の領域とこの第１の領域の両側の第２の領
域に分離する複数の溝をダブルヘテロ構造の表面に形成
する第２の工程と、溝内及び第２の領域の表面上に第１
導電型半導体層を形成する第３の工程と、第１導電型半
導体層に挟まれて第１の領域上で両側面を第１導電型半
導体層に接した第２の第２導電型半導体層を第１の領域
の表面上に形成する第４の工程と、を含むので、無効電
流の経路幅を容易に制御性よく狭くできる。
【００６１】この発明に係る半導体レーザは、主面の面
方位が（００１）である第１導電型の半導体基板の表面
上に順次配設された活性層と第２導電型半導体の上クラ
ッド層とを有し＜１１０＞方向に延長したメサストライ
プ状をなす半導体積層構造と、この半導体積層構造の両
側面上に配設され、これら両側面の上クラッド層の側面
上に一端を有し半導体基板側に延長する（１１１）Ｂ面
とこの（１１１）Ｂ面に連続しかつこの（１１１）Ｂ面
の延長面よりも半導体積層構造の両側面に近接する結晶
面とを表面の一部に有したｐ型半導体の埋込層とを備え
たので、半導体積層構造の両側面と（１１１）Ｂ面の延
長面よりも半導体積層構造の両側面に近接する結晶面と
の間の無効電流の経路幅が再現性よく狭くなる。
【００６２】さらに半導体積層構造の両側面に近接する
結晶面を（２２１）Ｂ面としたので、メサストライプの
断面が富士山形状である半導体積層構造の両側面と（２
２１）Ｂ面との間の無効電流の経路幅が再現性よく狭く
なる。
【００６３】またさらに半導体積層構造の両側面に近接
する結晶面を（１−１０）面としたので、メサストライ
プの両側面が（１−１０）面である半導体積層構造の場
合に無効電流の経路幅が再現性よく狭くなる。
【００６４】さらに第１導電型をｎ型かつ第２導電型を
ｐ型とするとともに、埋込層の表面上に配設されたｎ型
半導体の第１の電流ブロック層と、この第１の電流ブロ
ック層及び上クラッド層の表面上に配設されたｐ型半導
体の第２の上クラッド層と、をさらに備えたので、ｎ型
の半導体基板を使用した場合に無効電流の経路幅が再現
性よく狭くなる。
【００６５】またさらに、第１導電型をｐ型かつ第２導
電型をｎ型とするとともに、（１１１）Ｂ面の一端近傍
の表面を残して、埋込層の表面上に配設されたｎ型半導
体の第１の電流ブロック層と、この第１の電流ブロック
層と（１１１）Ｂ面の一端近傍とを含めた表面上に配設
されたｐ型半導体の第２の電流ブロック層と、この第２
の電流ブロック層および上クラッド層の表面上に配設さ
れたｎ型半導体の第２の上クラッド層と、をさらに備え
たので、ｐ型の半導体基板を使用した場合に無効電流の
経路幅が再現性よく狭くなる。
【００６６】またさらに半導体がＩｎＰであって、活性
層をＩｎＧａＡｓＰまたはＩｎＧａＡｓとしたもので、
これらの材料を使用した場合に、半導体レーザの無効電
流の経路幅が再現性よく狭くなる。
【００６７】この発明に係る半導体レーザの製造方法
は、主面の面方位が（００１）である第１導電型の半導
体基板の表面上に順次配設された活性層と第２導電型半
導体の上クラッド層とを積層する第１の工程と、上クラ
ッド層の表面上に、＜１１０＞方向に延長したストライ
プ状をなす絶縁体膜を形成する第２の工程と、この絶縁
体膜をエッチングマスクとして活性層を越える深さまで
エッチングしメサストライプ状の半導体積層構造を形成
する第３の工程と、絶縁体膜を選択成長マスクとして、
半導体積層構造の両側面上に、これら両側面の上クラッ
ド層の側面上に一端を有し半導体基板側に延長する（１
１１）Ｂ面とこの（１１１）Ｂ面に連続しかつこの（１
１１）Ｂ面の延長面よりも半導体積層構造の両側面に近
接する結晶面とを表面の一部に有したｐ型半導体の埋込
層を形成する第４の工程と、を含む ので、半導体積層構
造の両側面と（１１１）Ｂ面の延長面よりも半導体積層
構造の両側面に近接する結晶面との間の無効電流の経路
幅を再現性よく容易に狭く形成できる。
【００６８】さらにｐ型半導体の埋込層を形成する第４
の工程が活性層の成長温度より低い温度で初期の埋込層
を形成し、次いで活性層の成長温度と同等の温度に昇温
し所定の厚みの埋込層とするものであるので、埋込層を
形成する際に発生しやすい活性層を構成する元素の離脱
・置換を防止することができる。
【００６９】またさらに半導体積層構造の両側面に近接
する結晶面が（２２１）Ｂ面であるので、メサストライ
プの断面が富士山形状である半導体積層構造の両側面と
（２２１）Ｂ面との間の無効電流の経路幅を再現性よく
容易に狭く形成できる。
【００７０】またさらに半導体積層構造の両側面に近接
する結晶面が（１−１０）面であるので、メサストライ
プの両側面が（１−１０）面である半導体積層構造の場
合に無効電流の経路幅を再現性よく容易に狭く形成でき
る。
【００７１】またさらに半導体がＩｎＰであって、活性
層がＩｎＧａＡｓＰまたはＩｎＧａＡｓとするものであ
るので、これらの材料を使用した場合に、半導体レーザ
の無効電流の経路幅を再現性よく容易に狭く形成でき
る。
【００７２】
【００７３】
【００７４】
【実施例】実施例１． 図１は本発明の第１の実施例による半導体レーザの構造
を示す図であり、図において、１はｐ型ＩｎＰ基板であ
る。ｐ型ＩｎＰ下クラッド層２は基板１上に配置され、
アンドープＩｎＧａＡｓＰ活性層３は下クラッド層２上
に配置され、ｎ型ＩｎＰ第１上クラッド層４は活性層３
上に配置される。下クラッド層２，活性層３，第１上ク
ラッド層４で構成されるダブルヘテロ構造はエッチング
により形成された２条のチャネル溝によりメサストライ
プ形状に成形されている。ｐ型ＩｎＰ埋込層５，ｎ型Ｉ
ｎＰ電流ブロック層６，及びｐ型ＩｎＰ電流ブロック層
７はチャネル溝内にメサストライプ形状のダブルヘテロ
構造を埋め込むように順次配置されている。また１３は
ｐ型電流ブロック層７表面側から導入されたｐ型不純物
により形成され、上記メサストライプの上部と上記ｎ型
電流ブロック層６とを分離するように配置されたｐ型不
純物導入領域である。ｎ型ＩｎＰ第２上クラッド層８は
第１上クラッド層４上，及びｐ型不純物導入領域１３上
に配置され、ｎ型ＩｎＧａＡｓＰコンタクト層９は第２
上クラッド層８上に配置される。１０は活性層３に対応
する部分に開口が設けられた絶縁膜であり、ｎ側電極１
２は絶縁膜１０の開口部においてコンタクト層９に接す
るように絶縁膜１０上に設けられる。またｐ側電極１１
は基板１裏面に設けられる。また、図２，及び図３は図
１の半導体レーザの製造工程を示す断面図であり、図に
おいて、図１と同一符号は同一又は相当部分である。
【００７５】次に、図１の半導体レーザの製造工程を図
２，及び図３に沿って説明する。まず、図２(a) に示す
ように、ｐ型ＩｎＰ基板１上に、例えばＭＯＣＶＤ法に
より、層厚２μｍ程度のｐ型ＩｎＰクラッド層２，層厚
０．１〜０．２μｍ程度のアンドープＩｎＧａＡｓＰ活
性層３，層厚０．７μｍ程度のｎ型ＩｎＰクラッド層４
を順次結晶成長する。
【００７６】次にクラッド層４上に、熱ＣＶＤまたはプ
ラズマＣＶＤ法によりＳｉＯ2 膜，又はＳｉＮx 膜等
の、フォトレジストと比較して密着性が強固な絶縁膜を
形成する。その後、写真製版とエッチング技術を用いて
絶縁膜をパターニングし、図２(b) に示すような幅２〜
３μｍ程度の〈０１１〉方向のストライプ状のマスクパ
ターン１５をｎ型ＩｎＰクラッド層４上に形成する。
【００７７】この後、Ｂｒメタノール系エッチング液を
用いて、図２(c) に示すようにマスクパターン１５両側
の半導体露出面をエッチング除去し、チャネル溝１６を
形成し、活性層を含むレーザ能動領域をメサストライプ
形状とする。ここでマスクパターン１５は上述のように
〈０１１〉方向にストライプが形成されており、またＳ
ｉＮx 膜等の絶縁膜によるマスクパターンは半導体表面
に対する密着性がフォトレジストと比較して強固であり
マスク下での横方向のサイドエッチングが進行しにくい
ことから、マスク直下部は図に示すように逆メサ形状と
なるのが自然である。また、ＳｉＯ2 ，ＳｉＮx 等の絶
縁膜の半導体表面に対する密着性の制御はフォトレジス
トのそれに比べて再現性が高いので、メサエッチング形
状の再現性もフォトレジストを用いた場合より高い。
【００７８】次に、図３(a) に示すように、マスク材１
５を付けたままチャネル溝１６内に、ｐ型ＩｎＰ埋込層
５，ｎ型ＩｎＰ電流ブロック層６，ｐ型ＩｎＰ電流ブロ
ック層７をＬＰＥ法等により順次埋込成長する。この埋
込成長では、結晶層はマスク材１５上部には成長せず選
択的に溝内に結晶成長が生じる。なお、メサストライプ
の上端部の形状が上述のように逆メサ形状となっている
ので、従来例でも説明したように、ｐ型ＩｎＰ埋込層５
の成長において、チャネル溝側面の逆斜面部と順斜面部
の成長速度が異なり、逆斜面部の成長膜厚は薄くなり、
次の成長層であるｎ型ＩｎＰ電流ブロック層６を成長し
た際に、電流ブロック層６の先端部は逆メサ部に接触す
る。即ち、図５０，図５１で説明した不良構造と同じ状
態となる。
【００７９】本実施例では、ＬＰＥ法による埋込成長の
後、図３(b) に示すように、絶縁膜マスク材１５を付け
たまま熱拡散の手法によりウエハにＺｎ等のｐ型不純物
１７を導入する。ここで、マスク材１５は拡散防止マス
クとして作用するので、マスク周辺はいわゆるセルフア
ライン構造となり、導入不純物原子の分布を高い精度で
制御することが可能である。ここで、熱拡散の方法とし
ては、ウエハ表面に不純物拡散源となる層を形成してこ
の不純物層からウエハ中に拡散を行なう固相拡散、また
は雰囲気中からウエハ中に拡散を行なう気相拡散の方法
のいずれであってもよい。
【００８０】次に、マスク材１５を除去した後、ＬＰＥ
法もしくはＭＯＣＶＤ法等により、図３(c) に示すよう
に、ｐ型ＩｎＰ第２上クラッド層８，及びｎ側オーミッ
ク電極を形成するためのｎ型ＩｎＧａＡｓＰコンタクト
層９を順次結晶成長する。この工程では同時に先の工程
で導入された不純物の横方向及び深さ方向へのドライブ
拡散，並びにアニールによる不純物の電気的な活性化が
なされ、埋込成長時に接触したブロック層６の先端部と
逆メサ部を分離するように配置された不純物導入領域１
３が形成される。
【００８１】この後、レーザ素子全体をメサエッチング
する工程，及び電極形成工程等を経て図１に示す半導体
レーザが完成する。
【００８２】このような本実施例の半導体レーザの製造
方法では、メサストライプ形状のダブルヘテロ構造を埋
込成長層により埋め込んだ後、ブロック層６の先端部と
逆メサ部を分離する不純物導入領域１３を形成するの
で、第１の無効電流経路の幅を低減するためにｐ型Ｉｎ
Ｐ埋込層５の層厚を薄くした場合にも、ブロック層６の
先端部とメサストライプ上部が接触した不良構造の発生
を抑制でき、特性の優れた半導体レーザを歩留りよく作
製することができる。
【００８３】なお、上記実施例では不純物導入工程にて
Ｚｎ等のｐ型不純物を熱拡散法により導入したが、イオ
ン注入法を用いてもよい。
【００８４】また上記実施例ではｐ型不純物を導入する
ものについて説明したが、ｐ型不純物の代わりに、Ｉｎ
Ｐバンドギャップ内の深い位置にトラップ準位を形成
し、半絶縁化するＦｅ等を導入してもよい。
【００８５】
【００８６】また、上記実施例ではＬＰＥ法を用いて埋
込結晶成長を行なうものについて示したが、埋込結晶成
長時にブロック層６の先端部とメサストライプ上部が接
触するかどうかは問題とならないので、従来、ブロック
層６の先端部とメサストライプ上部を接触させずに成長
できるかどうかが未知であり使用されていなかったＭＯ
ＣＶＤ法を適用することも可能である。ＭＯＣＶＤ法を
埋込結晶成長に適用した場合、ｐ型ＩｎＰ埋込層５の層
厚制御性を向上することができ、第１の無効電流経路の
幅をより精度良く低減することが可能である。
【００８７】実施例２． 図４は本発明の第２の実施例による半導体レーザを示す
図である。また、図５は図４に示す半導体レーザの製造
方法を示す断面工程図である。図において、２１はｐ型
ＩｎＰ基板である。ｐ型ＩｎＰ下クラッド層２２は基板
２１上に配置される。２３ａはＩｎＧａＡｓＰ活性層、
２４ａはｎ型ＩｎＰ第１上クラッド層、２４ｂはｎ型Ｉ
ｎＰ第１上クラッド層が溝により分離され形成されたｎ
型ＩｎＰ電流ブロック層である。ｐ型ＩｎＰブロック層
２５はｎ型ＩｎＰ第１上クラッド層，及びアンドープＩ
ｎＧａＡｓＰ活性層を分離する溝内及びｎ型ＩｎＰ電流
ブロック層２４ｂ上に配置され、ｎ型ＩｎＰ第２上クラ
ッド層２６は第１上クラッド層２４ａ上及びｐ型ＩｎＰ
電流ブロック層２５上に配置され、ｎ型ＩｎＧａＡｓＰ
コンタクト層２７は第２上クラッド層２６上に配置され
る。２８は活性層２３ａに対応する部分に開口が設けら
れた絶縁膜であり、ｎ側電極３０は絶縁膜２８の開口部
においてコンタクト層２７に接するように絶縁膜２８上
に設けられる。またｐ側電極２９は基板２１裏面に設け
られる。
【００８８】次に製造工程について説明する。まず、図
５(a) に示すように、ｐ型ＩｎＰ基板２１上に、ｎ型Ｉ
ｎＰ下クラッド層２２，ＩｎＧａＡｓＰ活性層２３，ｎ
型ＩｎＰ第１上クラッド層２４を順次結晶成長し、さら
に第１上クラッド層２４上にＳｉＮ膜３１を順次形成す
る。
【００８９】次に、写真製版とエッチングの技術を用い
て、ＳｉＮ膜３１を〈０−１１〉方向に並行に配置され
た２本のストライプ状開口を有する形状にパターニング
した後、これをマスクとして図２(b) に示すように、活
性層２３を貫くエッチングを施す。ＩｎＰを〈０−１
１〉方向にのびる開口を有するパターンをマスクとして
Ｂｒメタノール系エッチャントや硫酸系エッチャントを
用いてエッチングを行った場合、エッチング形状は図に
示すようにＶ字型となる。
【００９０】次に、ＳｉＮ膜３１を中央のストライプ部
分を除き除去し、図５(c) に示すように、ｐ型ＩｎＰ電
流ブロック層２５を選択成長する。
【００９１】次に、図５(d) に示すように、ストライプ
状のＳｉＮ膜３１を除去し、全体をｎ型ＩｎＰ第２上ク
ラッド層２６で埋め込み、さらに第２上クラッド層２６
上にｎ型ＩｎＧａＡｓＰコンタクト層２７を連続して結
晶成長する。
【００９２】この後、レーザ素子全体をメサエッチング
する工程，及び電極形成工程等を経て図４に示す半導体
レーザが完成する。
【００９３】図９は、本実施例における各部の寸法を説
明するための断面模式図であり、図において図４と同一
符号は同一又は相当部分である。
【００９４】活性層２３の層厚ｔ1 を０．１３μｍ，ｎ
型電流ブロック層２４ｂの層厚ｔ2を０．５μｍ，ｐ型
電流ブロック層の層厚ｔ3 を０．５μｍとした場合、活
性層の発光領域２３ａの幅ｗ1 を２μｍとするための、
ｎ型ＩｎＰ第１上クラッド層２４ａの上端の幅ｗ2 、即
ち図５(b) の工程におけるＳｉＮ膜３１の中央のストラ
イプ幅は、 ｗ2 ＝ｗ1 −２（ｔ1 ＋ｔ2 ）（tan θ1 ）-1 で与えられる。ここで、θ1 は５４．７°であるので、
ｗ2 は１．１μｍとなる。また、リーク電流経路の幅で
ある活性層２３ａと２３ｂとの間の距離ｗ4 は、 ｗ4 ＝ｗ3 −２（ｔ1 ＋ｔ2 ）（tan θ１）-1 で与えられる。従って、ｎ型電流ブロック層２４ｂの上
端部と第１上クラッド層２４ａの上端部との間の距離ｗ
3 、即ち、図５(b) の工程におけるＳｉＮ膜３１のスト
ライプ状開口の幅で決まり、これを１．２μｍとした場
合には、リーク電流経路の幅は０．３μｍとなる。
【００９５】このように本実施例による半導体レーザの
製造方法では、基板２１上にｐ型ＩｎＰ層２２，活性層
２３，及びｎ型ＩｎＰ２４層を順次結晶成長し、ダブル
ヘテロ構造を形成した後、上記ｎ型ＩｎＰ層２４及び活
性層２３を貫通し、上記ダブルヘテロ構造をストライプ
状の領域とその両側の領域に分離する相互に平行な２条
のストライプ状溝を形成し、この後、上記ストライプ状
の領域の上面を除くウエハ全面にｐ型ＩｎＰ電流ブロッ
ク層２５を形成して上記２条のストライプ状溝を埋め込
み、さらに、上記ストライプ状の領域の上面を含むウエ
ハ全面にｎ型ＩｎＰ層を形成するようにしたから、リー
ク電流経路の幅は活性層２３の位置でのエッチング溝幅
のみで決まり、制御性を飛躍的に向上することができ
る。
【００９６】また、リーク電流経路となる２条の溝は、
ｐ型ブロック層２５のみで完全に埋め込む構成としてい
るので、複数の半導体層でメサ溝を埋め込む従来の方法
のようにエッチング形状により埋込成長形状が影響を受
けて、リーク電流経路の幅がばらつくといった不都合は
生じず、狭いリーク電流経路を容易に形成することがで
きる。
【００９７】実施例３． 図６は本発明の第３の実施例による半導体レーザを示す
図である。また、図７，及び図８は図６に示す半導体レ
ーザの製造方法を示す断面工程図である。図において、
４１はｐ型ＩｎＰ基板である。ｐ型ＩｎＰ下クラッド層
４２は基板２１上に配置される。４３ａはアンドープＩ
ｎＧａＡｓＰ活性層、４４ａは活性層４３上に配置され
たｎ型ＩｎＰ第１上クラッド層、４４ｂはｎ型ＩｎＰ第
１上クラッド層が溝により分離され形成されたｎ型Ｉｎ
Ｐ電流ブロック層である。４５はＩｎＧａＡｓＰエッチ
ングストッパ層、４６はエッチングストッパ層４５上に
配置されたｐ型ＩｎＰ電流ブロック層である。ｐ型Ｉｎ
Ｐ埋込層４７はｎ型ＩｎＰ第１上クラッド層，アンドー
プＩｎＧａＡｓＰ活性層を分離する溝内に配置され、ｎ
型ＩｎＰ第２上クラッド層４８は第１上クラッド層４４
ａ上，ｐ型ＩｎＰ埋込層４７上，及びｐ型ＩｎＰ電流ブ
ロック層４６上に配置され、ｎ型ＩｎＧａＡｓＰコンタ
クト層４９は第２上クラッド層４８上に配置される。５
０は活性層４３ａに対応する部分に開口が設けられた絶
縁膜であり、ｎ側電極５２は絶縁膜５０の開口部におい
てコンタクト層４９に接するように絶縁膜５０上に設け
られる。またｐ側電極５１は基板４１裏面に設けられ
る。
【００９８】次に本実施例による半導体レーザの製造方
法を図７，及び図８に沿って説明する。まず、図７(a)
に示すように、ｐ型ＩｎＰ基板４１上に、ｐ型ＩｎＰ下
クラッド層４２，ＩｎＧａＡｓＰ活性層４３，ｎ型Ｉｎ
Ｐ第１上クラッド層４４，ＩｎＧａＡｓＰエッチングス
トッパ層４５，及びｐ型ＩｎＰ電流ブロック層４６を例
えばＭＯＣＶＤ法により順次結晶成長し、さらにｐ型Ｉ
ｎＰ電流ブロック層４６上にＳｉＮ膜５３を形成する。
【００９９】次に、ＳｉＮ膜５３を、写真製版とエッチ
ングの技術を用いて〈０−１−１〉方向にのびるストラ
イプ状開口を有する形状にパターニングし、このパター
ニングされたＳｉＮ膜５３をマスクとして、図７(b) に
示すように、エッチングストッパ層４５までをエッチン
グする。ＩｎＰを〈０−１−１〉方向にのびる開口を有
するパターンをマスクとしてＢｒメタノール系エッチャ
ントや硫酸系エッチャントを用いてエッチングを行った
場合、エッチング形状は図に示すように台形状となる。
【０１００】次に、図７(c) に示すように、ウェハ全面
にＳｉＮ膜５４ａを形成し、さらにＳｉＮ膜５４ａ上に
ネガレジスト５４ｂを塗布し、ウェハ上部から垂直に光
を照射し、ネガレジスト５４ｂを感光させる。
【０１０１】次に、図７(d) に示すように、上記露光工
程で感光しなかった溝底部の両隅のネガレジスト５４ｂ
を現像除去し、さらに、現像により露出したＳｉＮ膜５
４ａをエッチング除去する。ここで、ＳｉＮ膜５４ａの
エッチング除去により形成される、ｎ型ＩｎＰ第１上ク
ラッド層４４が露出する開口の幅は、概略ｐ型電流ブロ
ック層４６の層厚で制御される。
【０１０２】次に、図８(a) に示すように、ＳｉＮ膜５
４ａをマスクにして、溝底部両隅から活性層４３までを
エッチングする。ここでＳｉＮ膜５４ａに形成されたス
トライプ状開口は〈０−１−１〉方向にのびており、図
７(b) でのエッチング工程と同様、Ｂｒメタノール系エ
ッチャントや硫酸系エッチャントを用いてエッチングを
行った場合、エッチング形状は図に示すように台形状と
なる。
【０１０３】次に、図８(b) に示すように、図８(a) の
工程で形成された２条の溝に、ＳｉＮ膜５４ａを選択成
長のマスクとして用いてＭＯＣＶＤ法等の気相成長によ
りｐ型ＩｎＰ埋込層４７を選択成長する。
【０１０４】次に、ＳｉＮ膜５４ａ及び５３を除去した
後、図８(c) に示すように、ウェハ全体にｎ型ＩｎＰ第
２上クラッド層４８，及びｎ型ＩｎＧａＡｓＰコンタク
ト層４９を順次結晶成長する。
【０１０５】この後、レーザ素子全体をメサエッチング
する工程，及び電極形成工程等を経て図６に示す半導体
レーザが完成する。
【０１０６】図１０は、本実施例における各部の寸法を
説明するための断面模式図であり、図において図６と同
一符号は同一又は相当部分である。
【０１０７】活性層４３の層厚ｔ4 を０．１３μｍ，ｎ
型電流ブロック層４４ｂの層厚ｔ5を０．５μｍ，エッ
チングストッパ層４５の層厚ｔ6 を０．０５μｍ，ｐ型
電流ブロック層の層厚ｔ7 を０．５μｍとした場合、活
性層の発光領域４３ａの幅ｗ5 を２μｍとするための、
ｎ型ＩｎＰ第１上クラッド層４４ａの上端の幅ｗ6 は、 ｗ6 ＝ｗ5 ＋２（ｔ4 ＋ｔ5 ）（tan θ2 ）-1 で与えられる。ここで、θ2 は５４．７°であるので、
ｗ6 は２．９μｍとなる。ｐ型ＩｎＰ電流ブロック層４
６の上端間の距離ｗ7 、即ち、図７(b) の工程における
ＳｉＮ膜５３の開口幅は、概略この第１上クラッド層４
４ａの上端の幅ｗ6 と等しければよいので、ＳｉＮ膜５
３の開口幅を２．９μｍとすればよい。一方、ｎ型電流
ブロック層４４ｂの上端部と第１上クラッド層４４ａの
上端部との間の距離ｗ8 、即ち、図７(d) の工程におけ
るＳｉＮ膜５４ａの開口幅は、 ｗ8 ＝（ｔ６＋ｔ7 ）（tan θ2 ）-1 で与えられ、０．３５μｍとなる。また、リーク電流経
路の幅である活性層４３ａと４３ｂとの間の距離ｗ9
は、 ｗ9 ＝ｗ8 ＋２（ｔ4 ＋ｔ5 ）（tan θ2 ）-1 で与えられ、１．２μｍとなる。
【０１０８】このように本実施例による半導体レーザの
製造方法では、成長表面の面方位が｛１００｝面である
基板４１上にｐ型ＩｎＰ層４２，活性層４３，ｎ型Ｉｎ
Ｐ層４４，及びｐ型ＩｎＰ層４６を順次結晶成長した
後、ｐ型ＩｎＰ層４６を貫通し、上記ｎ型ＩｎＰ層４４
の表面を露呈する〈０−１−１〉方向にのびるストライ
プ状の溝を形成し、この後、該溝の両隅部に、上記ｎ型
ＩｎＰ層４４及び活性層４３を貫通し、これらをストラ
イプ状の領域とその両側の領域に分離する、〈０−１−
１〉方向にのびる２条のストライプ状溝を形成し、この
後、上記２条溝を埋め込むｐ型ＩｎＰ層４７を形成し、
さらに、上記ストライプ状の領域上，上記ｐ型ＩｎＰ層
４７上，及び上記ｐ型ＩｎＰ層４６上にｎ型ＩｎＰ層４
８を形成するようにしたから、リーク電流経路の幅は活
性層４３の位置でのエッチング溝幅のみで決まり、制御
性を飛躍的に向上することができる。
【０１０９】また、リーク電流経路となる２条の溝は、
ｐ型ＩｎＰ層４７のみで完全に埋め込む構成としている
ので、複数の半導体層でメサ溝を埋め込む従来の方法の
ようにエッチング形状により埋込成長形状が影響を受け
て、リーク電流経路の幅がばらつくといった不都合は生
じず、狭いリーク電流経路を容易に形成することができ
る。
【０１１０】さらに、本実施例では、マスクのパターニ
ングより精度の高い成長層厚で２条のストライプ溝を形
成するためのマスクの開口幅が決まるので、上記第２の
実施例よりもリーク電流経路の幅の制御性が向上する。
【０１１１】また、本実施例による半導体レーザの製造
方法では、ｐ型ＩｎＰ埋込層４７をｐ型ＩｎＰブロック
層４６と別に形成するため、ｐ型埋込層４７のキャリア
濃度をｐ型ブロック層４６のキャリア濃度よりも低くす
る等して高抵抗とすることにより、リーク電流をより低
減することができる。
【０１１２】実施例４． 図１１は本発明の第４の実施例による半導体レーザの構
造を示す図であり、図において、６１はｐ型ＩｎＰ基板
である。ｐ型ＩｎＰ下クラッド層６２は基板６１上に配
置され、アンドープＩｎＧａＡｓＰ活性層６３は下クラ
ッド層６２上に配置され、ｎ型ＩｎＰ第１上クラッド層
６４は活性層６３上に配置され、ｎ型ＩｎＰ層６６は第
１上クラッド層６４上に配置される。またｎ型ＩｎＰ電
流ブロック層６５は基板１上の下クラッド層６２が配置
された領域以外の領域上に配置され、ｐ型ＩｎＰ電流ブ
ロック層６７はｎ型電流ブロック層６５上に配置され、
ｎ型ＩｎＰ第２上クラッド層６８はｐ型電流ブロック層
６７上及びｎ型ＩｎＰ層６６上に配置され、ｎ型ＩｎＧ
ａＡｓＰコンタクト層６９は第２上クラッド層６８上に
配置される。７０は活性層６３に対応する部分に開口が
設けられた絶縁膜であり、ｎ側電極７２は絶縁膜７０の
開口部においてコンタクト層６９に接するように絶縁膜
７０上に設けられる。またｐ側電極７１は基板６１裏面
に設けられる。
【０１１３】図１２は図１１に示す半導体レーザの製造
方法を示す断面工程図であり、図において図１１と同一
符号は同一又は相当部分である。以下、本実施例の製造
工程を図１２に沿って説明する。まず、図１２(a) に示
すように、｛１００｝面を有するｐ型ＩｎＰ基板６１上
に〈０１１〉方向に約３．５μｍのストライプ幅の開口
部７４を有するＳｉＯ2等からなる選択成長用マスク７
３を形成する。
【０１１４】次に、図１２(b) に示すように、ＭＯＣＶ
Ｄ法により、ｐ型ＩｎＰバッファ層６２を厚さ１μｍ，
ＩｎＧａＡｓＰ活性層６３を厚さ０．１μｍ，ｎ型Ｉｎ
Ｐ第１上クラッド層６４を厚さ０．５μｍ順次成長す
る。〈０１１〉方向にストライプ状に開口部を有する基
板上にＭＯＣＶＤ法により結晶成長を行う場合、成長の
進行に伴って｛１１１｝Ｂ面が出現する。この｛１１
１｝Ｂ面は非成長面と呼ばれ、成長が起こらないことが
知られている。従って、断面が上底ｌが約１．４μｍの
台形状のストライプ状リッジ構造が得られる。
【０１１５】次に、選択成長用マスク７３を除去した後
に、２回目のＭＯＣＶＤ成長により、図１２(c) に示す
ように、ｎ型ＩｎＰ層をｐ型ＩｎＰバッファ層６２と同
じ厚さ１μｍだけ成長する。ここで｛１１１｝Ｂ面には
成長が起こらないため、基板６１上と第１上クラッド層
６４上に結晶成長が進み、ｎ型ＩｎＰ電流ブロック層６
５，及びｎ型ＩｎＰ層６６が形成される。この時、ｎ型
ＩｎＰ層６６は高さ１μｍの三角形状となる。
【０１１６】続いて、ＭＯＣＶＤ法により、図１２(d)
に示すように、ｐ型ＩｎＰブロック層６７を厚さ０．５
μｍ，ｎ型ＩｎＰ第２上クラッド層６８を厚さ２μｍ成
長し、さらにｎ型ＩｎＧａＡｓＰコンタクト層６９を成
長する。この後、レーザ素子全体をメサエッチングする
工程，及び電極形成工程等を経て図１１に示す半導体レ
ーザが完成する。
【０１１７】図１３は本実施例における埋込成長形状を
説明するための図であり、図において、７５は図１２
(b) の工程で選択成長されたリッジ部である。また、図
１３(a) 〜図１３(c) の各工程において結晶成長される
層にのみハッチングを施している。
【０１１８】〈０１１〉方向にのびるストライプ形状を
有し、｛１１１｝Ｂ面からなる側面を有する台形リッジ
部分７５を形成した基板にＭＯＣＶＤ法による埋込成長
形状を調べた結果、リッジ部分の断面形状が台形のうち
は、リッジの両側の部分は図１３(a) に示すように｛１
００｝面に平行して結晶成長が進み、図１３(b) に示す
ようにリッジ部分の先端が三角形となり、終端した後
は、｛１１１｝Ｂ面に付着した原子の影響のため、リッ
ジ近傍は図１３(c) に示すように、｛３１１｝面等が出
るような成長形状に代わることがわかった。従って、半
導体レーザのｎ型ＩｎＰ電流ブロック層６５を｛１０
０｝面に平行に形成することにより、リークパス幅はｎ
型ＩｎＰブロック層６５の厚さのみで制御可能となる。
【０１１９】このように、本実施例による製造方法で
は、ウェットエッチングによる形状制御を必要としない
ため、エッチング形状のばらつきによる歩留り低下が抑
制できる。
【０１２０】ここで、上記実施例ではｎ型ＩｎＰ電流ブ
ロック層６５の厚さとｐ型ＩｎＰバッファ層（下クラッ
ド層）６２の厚さを同じ厚さとする場合を示したが、図
１５に示すように、ｎ型ＩｎＰ電流ブロック層６５の層
厚がｐ型ＩｎＰバッファ層６２の層厚より薄い場合で
も、その差が０．５μｍ以下であれば、従来のＬＰＥ法
において最良の条件で埋込成長が行われた場合と同等，
もしくはそれ以上にリーク電流が低減された半導体レー
ザを実現できる。
【０１２１】図１７に示すように、ｎ型ＩｎＰ電流ブロ
ック層６５の厚さとｐ型ＩｎＰクラッド層６２の厚さが
ほぼ同じ厚さの場合、ｐ型クラッド層６２とｐ型電流ブ
ロック層６７とは接触しないかあるいは線接触であるた
め、ｐ型クラッド層６２からｐ型電流ブロック層６７へ
流れる電流に対する抵抗はきわめて大きく、リーク電流
は殆ど生じない。一方、ｎ型ＩｎＰ電流ブロック層６５
の層厚がｐ型ＩｎＰバッファ層６２の層厚より薄い場合
には、図１８に示すように、ｐ型クラッド層６２とｐ型
電流ブロック層６７との間に接触面が形成されるので、
従来例で示した第１の無効電流と同じタイプの無効電流
が生じる。従来のＬＰＥ法において最良の条件で埋込成
長が行われた場合でも、図４８に示したリークパス幅は
０．５μｍ程度であるので、リークパス幅に対応するｐ
型クラッド層６２とｐ型電流ブロック層６７の接触面の
幅が０．５μｍ程度以下、即ち、ｎ型ＩｎＰ電流ブロッ
ク層６５の層厚とｐ型ＩｎＰバッファ層６２の層厚の差
が０．５μｍ以下であれば従来のＬＰＥ法において最良
の条件で埋込成長が行われた場合と同等，もしくはそれ
以上にリーク電流が低減された半導体レーザを実現でき
る。
【０１２２】これに対し、図１４(a) ，(b) に示すよう
に、リッジ部が三角形状に選択成長された基板上へｎ型
ＩｎＰブロック層６５を成長した場合や、ｎ型ＩｎＰブ
ロック層厚ｄがｎ型ＩｎＰクラッド層厚ｈより大きい場
合には、ｎ型ＩｎＰブロック層６５はリッジ近傍で盛り
上がる形となり、この盛り上がり部分は成長条件に依存
しており、再現性に乏しいため、その上端の位置を制御
することは困難である。このため、ｎ型ＩｎＰブロック
層６５とｎ型ＩｎＰクラッド層６４が接触し、図１９に
示すように、従来例で示した第２の無効電流と同じタイ
プの無効電流が生じるなどリークパス幅の制御は困難と
なる。
【０１２３】従って、本実施例では、選択成長により形
成するリッジ部をｎ型ＩｎＰブロック層６５の層厚に応
じた適切な形状として、ｎ型ＩｎＰブロック層６５が基
板表面に対して平行に結晶成長させることが重要となる
が、リッジ部形成のための選択成長は制御性，再現性に
すぐれたＭＯＣＶＤ法を用いているので、上記第２の無
効電流を防止することは極めて容易である。
【０１２４】なお、上記実施例では、ｎ型ＩｎＰ層６６
は三角形として終端する場合を示したが、図１６に示す
ように、ｎ型ＩｎＰ層６６が三角形として終端せずに台
形状であってもよい。この場合は、ｐ型ＩｎＰ電流ブロ
ック層６７を成長する際にｎ型ＩｎＰ層６６上に断面三
角形状のｐ型ＩｎＰ層７７が形成される。
【０１２５】以下、本実施例において用いる選択成長用
のマスクのパターンの一例を図について説明する。図２
０は本実施例において用いる選択成長用のマスクのパタ
ーンの一例を示す図であり、図において、７３はマスク
部分、７４はレーザ能動層成長用開口部、７８はダミー
層成長開口部である。
【０１２６】図２０に示すような選択成長用マスクパタ
ーンを用いれば、ダミー層成長用開口部を設けることに
より、マスクのストライプを分割し、１本当たりのマス
クストライプ幅を狭くすることが可能となる。図１２
(b) の工程において、マスクのストライプ幅が広い場合
には、選択成長の際にポリ結晶がマスク上に析出し、マ
スクが除去できなくなるという問題が発生しやすくなる
が、図２０に示すようなパターンとしてマスクのストラ
イプ幅を１０〜数１００μｍ程度と狭くすることによ
り、マスク上のポリ結晶の析出は抑えることができる。
【０１２７】図２０に示す選択成長用マスクパターンを
用いた場合、図２１(a) に示すように、ダミー層成長用
開口部分にもレーザ能動層が形成されるので、一チップ
内に複数の能動領域を含むレーザアレイとなる。即ち、
本実施例の製造方法は、単体のレーザだけでなく、レー
ザアレイを作製する場合にも容易に適用することができ
る。なお、単体のレーザ素子として用いる場合は、図２
１(b) に示すように、ダミー層成長部分をエッチング等
に除去すればよい。
【０１２８】なお、図２０に示すマスクパターン例で
は、ダミー層成長用開口部７８をレーザ能動層成長用開
口部７４の両側に１本ずつ、計２本設けたものについて
示したが、レーザチップ１個の領域内に設けるダミー層
成長用開口部の数はこれに限るものではなく、１本、ま
たは３本以上であってもよい。
【０１２９】また、図２０に示すマスクパターン例で
は、レーザチップ１個の領域内にダミー層成長用開口部
を設けたが、図２２に示すように、隣接するレーザチッ
プ領域にもダミー層成長用開口部７９を設けてもよい。
選択成長を行なうレーザチップ領域に近接して大きなダ
ミー層成長用開口部７９を設けた場合、成長材料の掃き
出しが容易となるので、マスクのストライプ幅が数１０
０μｍ以上と比較的広くしても、マスク上にポリ結晶が
析出することがなく、選択成長を行うレーザチップ領域
の設計の自由度を向上できる。
【０１３０】実施例５． 図２３は本発明の第５の実施例による半導体レーザの製
造方法における光導波路の形成工程を示す図であり、図
において、８１はｐ型ＩｎＰ基板、８２はｐ型ＩｎＰ下
クラッド層、８３はアンドープＩｎＧａＡｓＰ活性層、
８４はｎ型ＩｎＰ上クラッド層である。また、８５はＩ
ｎＧａＡｓダミー層、８６はＩｎＰダミー層である。
【０１３１】次に、本実施例における光導波路の形成工
程について説明する。まず、ｐ型ＩｎＰ基板８１上に例
えばＭＯＣＶＤ法を用いて、層厚約１μｍのｐ型ＩｎＰ
下クラッド層８２，層厚約０．１μｍのＩｎＧａＡｓＰ
活性層８３，及び層厚約１μｍのｎ型ＩｎＰ上クラッド
層８４を順次エピタキシャル成長し、更に連続してｎ型
ＩｎＰ上クラッド層８４上に層厚約０．５μｍのＩｎＧ
ａＡｓＰダミー層８５と層厚約０．５μｍのＩｎＰダミ
ー層８６を同じくＭＯＣＶＤ法によりエピタキシャル成
長する（図２３(a) ）。
【０１３２】次いで、ＩｎＰダミー層８６及びＩｎＧａ
ＡｓＰダミー層８５をそれぞれ適当なエッチャントを用
いて選択エッチング除去し、図２３(b) に示すようにｎ
型ＩｎＰ上クラッド層８４表面を露呈させる。ここで、
ＩｎＰダミー層８６のエッチングには、ＩｎＰをエッチ
ングしＩｎＧａＡｓＰをエッチングしないエッチャン
ト、例えば塩酸を用い、またＩｎＧａＡｓＰダミー層８
５エッチングには、ＩｎＧａＡｓＰをエッチングしＩｎ
Ｐをエッチングしないエッチャント、例えば硫酸，過酸
化水素，水の混合液を用いる。このような選択エッチン
グの技法を用いることにより、ダミー層を完全に除去で
き、しかもＩｎＰ上クラッド層８４の表面が完全に露出
した時点でエッチングを停止することができるため、レ
ジスト塗布前の結晶表面の状態を均一なものとすること
ができる。
【０１３３】ダミー層除去工程の後、ｎ型ＩｎＰ上クラ
ッド層８４表面をフッ酸処理した後、直ちにネガ型レジ
スト８９を塗布し、写真製版等の技術を用いて、図２３
(c)に示すように、レジストを幅約６μｍのストライプ
形状にパターニングする。このレジストのｎ型ＩｎＰ上
クラッド層４表面に対する密着性は、上述のようにレジ
スト塗布前の結晶表面の状態が均一であるため、ウエハ
面内，又は異なるウエハ間においても均一なものを実現
することができる。
【０１３４】次に、パターン開口部に露出した半導体層
をＢｒ−メタノール混合液で少なくともＩｎＧａＡｓＰ
活性層８３の下まで、例えば深さ４μｍ程度エッチング
し、図２３(d) に示すように、活性層の幅が１〜２μｍ
となる光導波路を形成する。ここでは、レジストパター
ン形成工程において、レジストパターンのｎ型ＩｎＰ上
クラッド層８４表面に対する密着性が所望のエッチング
形状が得られる程度の強さにされており、しかもその密
着性はウエハ面内，又は異なるウエハ間において均一な
ものとなっているので、常に図２３(d) に示すような所
望のエッチング形状、即ち、なだらかな畝状の形状を得
ることができる。
【０１３５】次に、レジスト８９を除去した後、ＬＰＥ
法により図２３(e) に示すように、ｐ型ＩｎＰブロック
層９０，ｎ型ＩｎＰブロック層９１，ｐ型ＩｎＰブロッ
ク層９２を光導波路の両サイドの基板８１上に光導波路
を埋め込むように順次エピタキシャル成長する。上述の
光導波路成形のためのエッチングにおいて常に所望のエ
ッチング形状（順メサ形状）の光導波路が得られるの
で、この埋込成長工程においては、ｎ型ＩｎＰブロック
層９１がｎ型ＩｎＰ上クラッド層８４と接触した構造と
なることはなく、レーザ動作時におけるリーク電流が増
大するという問題は生じない。
【０１３６】この後ウエハ全面にｎ型ＩｎＰ上クラッド
層，ｎ型ＩｎＧａＡｓＰコンタクト層を順次エピタキシ
ャル成長する工程、基板８１裏面，コンタクト層表面に
それぞれｐ側電極，ｎ側電極を形成する工程等を経て半
導体レーザが完成する。
【０１３７】このように本実施例によれば、ダブルヘテ
ロ構造を構成する半導体層８２〜８４の結晶成長に連続
してダミー層８５，８６を結晶成長し、該ダミー層をエ
ッチング除去して上記半導体層の最上層８４表面を露出
させ、該層表面をフッ酸処理した後、直ちにパターン形
成用のレジスト８９を塗布するようにしたから、レジス
ト塗布前の結晶の表面状態を一定にすることができ、レ
ジストの密着性のバラツキを抑えることができるので、
エッチング形状を均一にでき、引き続き行なわれる埋込
み成長を再現性良く行なうことができる。
【０１３８】なお、上記実施例では、ＩｎＧａＡｓＰ層
で結晶成長を終えるよりもＩｎＰ層で結晶成長を終える
方が、結晶成長装置の原料ガスのコントロールが容易で
あるため、ダミー層をＩｎＧａＡｓＰダミー層８５とＩ
ｎＰダミー層８６の二層構造としたが、ダミー層はＩｎ
Ｐ上クラッド層と選択エッチングが可能な材料からなる
一層の層、例えばＩｎＧａＡｓＰ層一層であっても上記
実施例の効果は得られるものである。
【０１３９】また、ダミー層の厚みはＭＯＣＶＤ等の結
晶成長により均一な組成の層が形成される厚み、例えば
０．１μｍ以上であればよく上限は特にないが、結晶成
長，エッチング除去に要する時間があまり長くならない
よう、１μｍ程度以下であることが望ましい。
【０１４０】また、上記実施例では、Ｂｒ−メタノール
混合液に対し耐性を有することからネガ型レジストを用
いているが、Ｂｒ−メタノール混合液に対し耐性を有す
るものであればポジ型のレジストを用いてもよい。
【０１４１】また、上記実施例では、ｐ型ＩｎＰ基板を
用いていたが、ｎ型ＩｎＰ基板を用いて、ｎ型ＩｎＰ下
クラッド層，ＩｎＧａＡｓＰ活性層，ｐ型ＩｎＰ上クラ
ッド層を用いても同様の効果を得られる。
【０１４２】また、上記実施例ではファブリペロー型の
半導体レーザに適用したものについて示したが、本発明
は分布帰還型（Distributed Feedback, ＤＦＢ）の半導
体レーザに適用することもでき、上記実施例と同様の効
果を奏する。
【０１４３】実施例６． 次に本発明の第６〜第８の実施例を説明する前に、面方
位が（００１）のＩｎＰ基板上に形成した〈１１０〉方
向に伸びるＳｉＯ2 膜を選択成長用のマスクとしたメサ
ストライプをＭＯＣＶＤ法によりＩｎＰ層で埋める場合
の積層形状について説明する。
【０１４４】ＭＯＣＶＤ装置としては減圧縦型炉を用
い、ＩｎＰ層の成長はトリメチルインジウム（ＴＭＩ）
とホスフィン（ＰＨ3 ）を原料とし成長温度６５０℃，
成長圧力７６ｔｏｒｒ，ＰＨ3 ／ＴＭＩ比１００，成長
速度３μｍ／ｈｒで行ない、ｐ型ＩｎＰ層，ｎ型ＩｎＰ
層を交互に積層し、Ｋ3 Ｆｅ（ＣＮ）6 −ＫＯＨ−Ｈ2
Ｏ系ステンエッチング液によりエッチングすることによ
り各層の積層形状について調べた。なおｐ型不純物の原
料としてジエチルジンク（ＤＥＺｎ）を、ｎ型不純物の
原料としては硫化水素（Ｈ2 Ｓ）を用い、成長前後の昇
降温はＰＨ3 ガス雰囲気で行ない、基板の熱ダメージを
防止している。
【０１４５】まずＣ2 Ｈ6 −Ｏ2 系ドライエッチング技
術により作成した、図２８に示す〈１１０〉方向に伸び
る垂直な形状の、即ちメサ側面が（１−１０）面１０４
からなるメサストライプ１０５をＭＯＣＶＤ法によりＩ
ｎＰ層で埋める場合について説明する。ここでウェハ表
面には選択成長用マスクとしてＳｉＯ2 膜１０３が形成
されている。図２９は図２８に示すメサストライプ１０
５をその両サイドにｐ型ＩｎＰ層，ｎ型ＩｎＰ層を交互
に積層することにより埋め込む際の埋込成長機構を説明
するための図であり、図において１２０〜１２３は埋め
込み結晶成長層である。図２９(a) に示すように成長初
期段階では結晶成長層１２０はメサ側面の（１−１０）
面１０４及び平坦部の（００１）面１０６上にほぼ同一
成長速度で成長する。このとき結晶成長層１２０のメサ
側面上端部に（１１１）Ｂ面１０７が形成され、この部
位では成長はしない。ここで、（１１１）Ｂ面１０７と
（００１）面１０６のなす角度θ1 は５５°である。
【０１４６】このあと成長される結晶成長層１２１，１
２２に関しては、同一機構での成長が図２９(c) に示す
段階まで、すなわちメサ側面の（１−１０）面１０４が
消滅するまで進行する。メサ側面の（１−１０）面１０
４が消滅した後に成長される結晶成長層１２３は、図２
９(d) に示すように（１１１）Ｂ面１０８上にも成長が
進行し、メサストライプ１０５が埋め込まれる。ここ
で、（１１１）Ｂ面１０７はＶ族元素により形成された
面であるためＭＯＣＶＤ法では成長しないが、この図２
９(d) に示す段階では図３０に示すように、（１１１）
Ｂ面１０７と（００１）面１０６が接しているため、接
触部１０８において（００１）面１０６上に成長した粒
子が（１１１）Ｂ面１０７上に成長可能なサイト１０９
を供給し、その結果（１１１）Ｂ面１０７上に成長が進
行する。
【０１４７】垂直な形状のメサストライプを埋め込む場
合は、後述する断面富士山形状（ストライプの幅がその
上端部が最も狭く基板に近づくにしたがって円弧状に増
加する形状）のメサストライプを埋め込む場合と異な
り、メサストライプ側面にマスク１０３がはみ出しては
いないので、マスク１０３が材料ガスの流れに影響を与
えることはなく、埋め込み結晶成長層の最表面の形状
は、図２９(d) に示すように平坦となる。
【０１４８】上述のような埋め込み結晶成長機構を用い
れば、図２９(a) に示す成長初期段階で、結晶成長層１
２０としてｐ型ＩｎＰ第１埋込層を薄く形成した後、図
２９(b) ，図２９(c) の段階で結晶成長層１２１，１２
２としてｎ型ＩｎＰ第２埋込層を形成することにより、
ｎ型ＩｎＰ第２埋込層が活性層上のｎ型第１上クラッド
層に接触せず、かつリークパス幅の狭いレーザ構造が得
られる。
【０１４９】次にＨＢｒ−Ｈ2 Ｏ2 −Ｈ2 Ｏ系ウエット
エッチング技術により作成した、図３１に示す〈１１
０〉方向に伸びる断面富士山形状（以下、富士山状とも
いう）のメサストライプ１１０における埋込成長機構に
ついて説明する。メサストライプ１１０の形成はＳｉＯ
2 膜１０３をマスクとしてＨＢｒ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝
２：１：１０の混合比で２０℃に保持された溶液に１６
分間静止状態で浸漬することにより行ない、メサ深さｄ
が２．５μｍのストライプを得た。またこのときＳｉＯ
2 マスク１０３直下の材料をＩｎＧａＡｓ（Ｐ）１１１
とすることにより、メサ側部に（１１１）Ａ面が存在し
ない富士山状の形状を得た。この方法により形成したメ
サストライプ１１０においては、ＳｉＯ2 マスク１０３
下部のアンダーエッチのため図３１に示すようにメサ深
さの約７０％の量のサイドエッチｘが生じ、結晶側面よ
りマスクが１．７〜１．８μｍはみ出している。
【０１５０】図３２は図３１に示す富士山状のメサスト
ライプ１１０を上記図２９の場合と同様に、その両サイ
ドにｐ型ＩｎＰ層，ｎ型ＩｎＰ層を交互に積層すること
により埋め込む際の埋込成長機構を説明するための図で
あり、図において１３０〜１３３は埋め込み結晶成長層
である。
【０１５１】図３２(a) に示すように成長初期段階では
結晶成長層１３０はメサ側面上端部に（１１１）Ｂ面１
０７が形成され、その下部に（２２１）Ｂ面１１２が形
成されるように成長する。ここで、（２２１）Ｂ面１１
２と（００１）面のなす角度θ2 は７０°である。
【０１５２】その後の成長段階においては（１１１）Ｂ
面１０７上には全く成長が進まず、また、（２２１）Ｂ
面１１２上にも全く、または僅かしか成長が進まないた
め、結晶成長層１３１については図３２(b) に示すよう
に成長は平坦部のみで進行し、さらに結晶成長層１３２
についても同様の機構での成長が進行し、図３２(c)に
示す段階、即ちメサ側面部の（２２１）Ｂ面１１２が消
滅する段階に達する。その後、結晶成長層１３３につい
ては、上述した垂直な形状のメサストライプ１０５の場
合におけるメサ側面の（１−１０）面１０４が消滅した
後と同様の成長機構で成長が進行し、富士山状のメサス
トライプ１１０が埋め込まれる。
【０１５３】ここで、ＳｉＯ2 マスク１０３下部のサイ
ドエッチのためＳｉＯ2 マスク１０３がメサ側面より飛
び出し、それが材料ガスの流れに影響するため、メサ側
面が完全には平坦化されず、図３２(d) に示すように、
０．８μｍ程度の若干の凹みが生じる。しかしながらこ
の凹みはＳｉＯ2 マスク１０３を除去し、ウェハ全面に
２μｍ程度結晶成長することにより消滅させることがで
き、ウェハ表面を平坦化できるため、レーザ構造作製上
問題にはならない。
【０１５４】このような富士山状のメサストライプ１１
０を用いる場合においても、上述のような埋め込み結晶
成長機構を用いれば、垂直状のメサストライプ１０５と
同様にリークパス幅の狭いレーザ構造の作製が可能であ
る。即ち、図３２(a) に示す成長初期段階で、結晶成長
層１３０としてｐ型ＩｎＰ第１埋込層を（２２１）Ｂ面
１１２が形成されるように結晶成長した後、図３２(b)
，図３２(c) の段階で結晶成長層１３１，１３２とし
てｎ型ＩｎＰ第２埋込層を形成することにより、ｎ型Ｉ
ｎＰ第２埋込層が活性層上のｎ型第１上クラッド層に接
触せず、かつリークパス幅の狭いレーザ構造が得られ
る。
【０１５５】次にＢｒ2 −ＣＨ3 ＯＨ系ウェットエッチ
ング技術により作製した、図３３に示す〈１１０〉方向
に伸びるメサ上端部に（１１１）Ａ面１１４が形成され
た逆メサ状のメサストライプ１１３を用いた場合につい
て説明する。この場合においても埋込成長初期段階にお
いてメサ上端部に（１１１）Ｂ面１０７が形成され、そ
の面での成長が停止することは上述した他の２つの形状
の場合と同様である。しかしながらメサ形成時に形成さ
れるメサ上端部の（１１１）Ａ面１１４にはエッチング
時に凹凸が発生する。また（１１１）Ａ面１１４はＩｎ
等のIII 族原子で構成される面であり周囲の酸素と化合
し汚染を受け易い等の理由からＭＯＣＶＤ法での成長後
においても図３４に示すように、メサ側面部に微小の凹
凸１１５が形成される。このためレーザ構造作製時には
ウェハ内及びレーザ共振器内でリークパス幅がゆらぐと
いう問題が生じる。
【０１５６】本発明の第６〜第８の実施例は、本発明の
発明者等が実験的に初めて見出した、以上に述べたメサ
状基板上へのＭＯＣＶＤ法によって形成される結晶層の
形状及び埋込機構に対する知見を効果的に利用したもの
で、本発明により初めてｐ型基板で無効電流の少ないレ
ーザの作製が可能となるものである。
【０１５７】図２４は本発明の第６の実施例による半導
体レーザの製造方法を示す断面工程図であり、図２４
(a) はｐ型ＩｎＰ基板９１（Ｚｎドープ，キャリア濃度
５×１０18cm-3，面方位（００１））上にｐ型ＩｎＰ下
クラッド層９２（Ｚｎドープ，キャリア濃度１×１０18
cm-3，厚さ２μｍ），アンドープＩｎＧａＡｓＰ活性層
９３（発光波長にして１．３μｍ相当の組成，厚さ０．
１μｍ），ｎ型ＩｎＰ第１上クラッド層９４（Ｓドー
プ，キャリア濃度１×１０18cm-3，厚さ０．７μｍ），
ｎ型ＩｎＧａＡｓキャップ層１１６（Ｓドープ，キャリ
ア濃度１×１０18cm-3，厚さ０．１μｍ），及びｎ型Ｉ
ｎＰキャップ層１１７（Ｓドープ，キャリア濃度１×１
０18cm-3，厚さ０．１μｍ）を順次積層させた状態を示
す。
【０１５８】これらの層はＭＯＣＶＤ法によりトリメチ
ルインジウム（ＴＭＩｎ），トリエチルガリウム（ＴＥ
Ｇａ），ホスフィン（ＰＨ3 ），アルシン（ＡｓＨ3
），硫化水素（Ｈ2 Ｓ），ジエチルジンク（ＤＥＺ
ｎ）を原料とし、成長温度６２５℃，成長圧力５０ｔｏ
ｒｒ，Ｖ／III 比１００で行っている。次にＨＣｌによ
りｎ型ＩｎＰキャップ層１１７を選択的に除去した後ス
パッタ法によりウェハ上（ｎ型ＩｎＧａＡｓキャップ層
１１６上）にＳｉＯ2 膜１０３を形成し、その後通常の
フォトリソグラフィの手法によりＳｉＯ2 膜１０３を幅
５μｍのストライプ状に加工する（ストライプ方位：
〈１１０〉方向）。そしてこれをマスクとして２０℃に
保たれたＨＢｒ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝２：１：１０の混
合液で１６分間エッチングすることにより深さ２．５μ
ｍの富士山状のメサストライプを形成する。この状態が
図２４(b) である。
【０１５９】次にＭＯＣＶＤ法で埋込成長を行なう。こ
の埋込成長では前述の埋込成長機構を調べた時と同様の
成長条件でｐ型ＩｎＰ第１埋込層９６（Ｚｎドープ，キ
ャリア濃度０．８×１０18cm-3，平坦部での厚さ０．７
μｍ），ｎ型ＩｎＰ第２埋込層９７（Ｓドープ，キャリ
ア濃度７×１０18cm-3，平坦部での厚さ０．８μｍ）及
びｐ型ＩｎＰ第３埋込層９８（Ｚｎドープ，キャリア濃
度０．８×１０18cm-3，平坦部での厚さ１μｍ）をＳｉ
Ｏ2 マスク１０３上以外の領域に積層する。この状態が
図２４(c) である。
【０１６０】次にＨＦによりＳｉＯ2 マスク１０３を除
去し、ＨＮＯ3 によりｎ型ＩｎＧａＡｓキャップ層１１
６を除去した後、ｎ型ＩｎＰ第２上クラッド層９９（Ｓ
ドープ，キャリア濃度１×１０18cm-3，厚さ１．５μ
ｍ），ｎ型ＩｎＰコンタクト層１１８（Ｓドープ，キャ
リア濃度７×１０18cm-3，厚さ０．５μｍ）をウェハ全
面に積層し、ウェハ表面を平坦化する。この状態が図２
４(d) である。
【０１６１】その後ウェハ表面（ｎ型ＩｎＰコンタクト
層１１８上）にオーミック電極１１９を形成し、（１１
０）面がファブリペロー（Fabry Perot ）共振器の共振
器面となるようにへき開することによりレーザを作製す
る。図２５にこの方法により作製したレーザ構造の断面
図を示す。
【０１６２】本実施例におけるｎ型ＩｎＰ第２埋込層９
７の積層は図３２(b) から図３２(c) に至る段階の成長
機構で行われている。従ってメサ側面上端部にはｐ型Ｉ
ｎＰ第１埋込層９６の積層による（１１１）Ｂ面１０７
が形成されているため、ｎ型ＩｎＰ第２埋込層９７はメ
サ側面上端には成長せず、それゆえｎ型ＩｎＰ第１上ク
ラッド層９４と接触することはない。従って本発明を用
いることにより従来例の説明において述べた第１の無効
電流経路（図５３中の２３０）の発生は防止される。こ
の方法では不純物の拡散等を用いないので埋込各層９
６，９７，９８のキャリア濃度には制限は加わらない。
【０１６３】また本発明では埋込各層９６，９７，９８
の積層に膜厚制御性及び均一性に優れたＭＯＣＶＤ法を
用いること及びメサ側面部の横方向へのｐ型ＩｎＰ第１
埋込層９６の積層が、図３２(a) に示す（２２１）Ｂ面
１１２の形成により停止することにより前述した第２の
無効電流経路（図５５中の２３１）の幅（図５５中の２
３２）を狭く制御することができる。即ち、（２２１）
Ｂ面１１２が形成された後はｐ型ＩｎＰ第１埋込層９６
の結晶成長が進んでもメサストライプ側面部の結晶層の
厚みは変わらないので、リークパス幅を再現性よく小さ
く制御することができるものである。
【０１６４】図３５に本実施例により形成したレーザ構
造におけるリークパス幅のウェハ内での分布を示す。ま
た比較のため図３６に従来の不純物拡散を用いた製造方
法によりＬＰＥ法で作製したウェハ内でのリークパス幅
の分布を示す。図３５からわかるように本実施例では、
リークパス幅を従来に比べ、非常に狭くかつ均一に制御
することができている。なお図３５においてウェハ周辺
部のリークパス幅が広くなっているが、これはウェット
エッチングでメサを形成したときにメサの深さが周辺部
で大きくなっていることにより、ｎ型ＩｎＰ第２埋込層
９７の位置が活性層９３に対し相対的に低くなったこと
によるものである。このメサの深さの影響は別の実験に
より検討しており、メサ深さの精度が±０．２μｍ以下
であればリークパス幅に影響は与えない。
【０１６５】従って本発明を用いることにより無効電流
が少なく高出力特性等に優れたレーザを均一性及び再現
性よく作製することができる。
【０１６６】実施例７． 次に本発明の第７の実施例について説明する。上記第６
の実施例においては図３２に示された埋込成長機構とな
るメサ形状が富士山状すなわちメサ側面が円弧状のスロ
ープとなるメサストライプを用いた場合について述べた
が、メサストライプの形状が、ドライエッチング技術等
により作製された、図２６に示すような垂直な形状であ
る場合は、図２９に示された埋込成長機構となる。この
場合においても図２９(b) ，図２９(c) の段階でｎ型Ｉ
ｎＰ第２埋込層９７を積層することにより、メサ側面上
端部にはｎ型ＩｎＰ第２埋込層９７の積層前に行われた
ｐ型ＩｎＰ第１埋込層９６の積層により（１１１）Ｂ面
１０７が形成されているため、ｎ型ＩｎＰ第２埋込層９
７はｎ型ＩｎＰ第１上クラッド層９４と接触することは
ない。
【０１６７】また、この場合はｐ型ＩｎＰ第１埋込層９
６がメサ側面上端部の（１１１）Ｂ面１０７形成部以外
のメサ側面上に成長するので、（２２１）Ｂ面１１２の
形成により成長が停止する上記第６の実施例の場合と異
なり、リークパス幅はｐ型ＩｎＰ埋込層９６の積層層厚
のみによって決定されるため、ｐ型ＩｎＰ第１埋込層９
６の積層を薄くすることでリークパス幅を狭く制御する
ことができる。
【０１６８】この場合のリークパス幅の制御性は、ＭＯ
ＣＶＤ法での層厚制御性によって決まる。ＭＯＣＶＤ法
では数オングストロームの厚さの薄膜の作製が可能であ
り、また２インチウェハ内での膜厚分布として±５％以
下、膜厚再現性としても±５％以下の値が得られてい
る。従ってこの場合においてもリークパス幅の平均値を
０．１μｍと設定した場合に、リークパス幅のウェハ内
均一性また再現性を含めた制御性として±０．０１μｍ
と非常に優れた値が得られる。従って本第７の実施例に
おいては上記第６の実施例と同様またはそれ以上の無効
電流低減の効果が得られる。
【０１６９】実施例８． 次に本発明の第８の実施例について説明する。メサスト
ライプの形状が、Ｂｒ2 −ＣＨ3 ＯＨを用いて形成し
た、図２７に示すような逆メサ形状である場合において
も、上記第６，第７の実施例と同様の方法により第１の
無効電流経路（図５３中の２３０）のないレーザ構造の
作製が可能である。しかしながらこの方法では先に説明
したように、メサ側面に発生する凹凸のため、第２の無
効電流経路（図５５中の２３１）のリークパス幅の制御
性は実施例６，又は実施例７に比べ悪くなる。
【０１７０】しかしリークパス幅の制御性の悪さがレー
ザ特性に及ぼす影響、即ち第２の無効電流経路の影響は
第１の無効電流経路の影響と比べ少ないため、図５２に
示す特開昭６３−１６９０８８号公報に示された従来の
半導体レーザよりも優れた特性を有するレーザを作製す
ることは可能である。
【０１７１】なお、メサストライプの形状については、
ストライプ幅が基板側に向かって傾斜角５５°よりも小
さい角度で広がるものでは、その側壁に半導体層を形成
する際に（１１１）Ｂ面が形成されないので、本実施例
の効果は得られない。したがって、メサストライプの形
状は、そのストライプ幅が基板に近づくに従い傾斜角５
５°以上９０°以下の傾きで増加するメサストライプ、
または最上部の傾斜角が５５°以上９０°以下で円弧状
に増加するメサストライプ、または上部が傾斜角５５°
以上９０°以下の傾きで増加し下部が円弧状に増加する
メサストライプとする必要がある。また、富士山状のメ
サストライプを用いて、（２２１）Ｂ面を形成すること
によりリークパス幅を制御する場合には、最上部の傾斜
角が７０°よりも小さい角度で広がるものでは（２２
１）Ｂ面が形成されず、効果が得られないので、この傾
斜角が７０°以上となるようにウエットエッチングを行
なう必要がある。
【０１７２】また、上記実施例では、ＩｎＰ及びＩｎＧ
ａＡｓ、あるいはＩｎＰ及びＩｎＧａＡｓＰを用いてレ
ーザを構成したが、他の III−Ｖ族化合物を用いてもよ
く、上記実施例と同様の効果を奏する。
【０１７３】実施例９． 上記第６の実施例では、ｐ型基板で無効電流の少ないレ
ーザを得るものについて示したが、この第６の実施例の
半導体レーザの製造方法で用いた結晶成長の機構はｎ型
基板を用いた半導体レーザの作製にも応用することがで
きる。
【０１７４】図３７は本発明の第９の実施例による半導
体レーザの製造方法を示す断面工程図である。
【０１７５】まずＭＯＣＶＤ法を用いてｎ型ＩｎＰ基板
１５１上にｎ型ＩｎＰクラッド層１５２，アンドープＩ
ｎＧａＡｓＰ活性層１５３，ｐ型ＩｎＰクラッド層１５
４，ｐ型ＩｎＧａＡｓＰキャップ層１５５を順次結晶成
長し、この後、ｐ型ＩｎＧａＡｓＰキャップ層１５５上
にスパッタによりＳｉＯ2 膜１６０を成膜する。そし
て、このＳｉＯ2 膜１６０を通常のフォトリソグラフィ
技術，及びエッチング技術を用いて、図３７(a) に示す
ような〈１１０〉方向のストライプ状に加工する。
【０１７６】次に、ＳｉＯ2 膜１６０をマスクとして用
い、ＨＢｒ系エッチング液により半導体層をエッチング
して、図３７(b) に示すようにメサを形成する。この時
のＳｉＯ2 膜１６０とメサ側面のｐ型ＩｎＧａＡｓＰキ
ャップ層１５５，ｐ型ＩｎＰクラッド層１５４の接線と
なす角度（図３８中のθ1 で示す角度）は、８０度程度
になる。この角度はメサ側面に沿ってなめらかに変化
し、メサ底面でＳｉＯ2膜１６０と平行になる。
【０１７７】次に、ＭＯＣＶＤ法で埋込成長を行なう。
この埋込成長では前述の埋込成長機構を調べた時と同様
の成長条件でｐ型ＩｎＰ第１埋込層１５６，及びｎ型Ｉ
ｎＰ第２埋込層１５７をＳｉＯ2 膜１６０上以外の領域
に積層する。ここで、ｐ型ＩｎＰ第１埋込層１５６は図
３７(c) に示すように、（１１１）Ｂ面１６５，及び
（２２１）Ｂ面１６６が形成されるように結晶成長され
るが、活性層の側部の（２２１）Ｂ面１６６が消失しな
い段階でｐ型ＩｎＰ第１埋込層１５６の成長を終了し、
この後、ｎ型ＩｎＰ第２埋込層１５７を図３７(d) に示
すように埋め込み成長する。
【０１７８】そして、ＳｉＯ2 膜１６０をフッ酸（Ｈ
Ｆ）で、ｐ型ＩｎＧａＡｓＰキャップ層１５５を硝酸
（ＮＨＯ3 ）で除去した後、ＭＯＣＶＤ法を用いて、ウ
エハ全面に図３７(d) に示すように、ｐ型ＩｎＰクラッ
ド層１５８，およびｐ型ＩｎＧａＡｓＰコンタクト層１
５９を順次結晶成長する。
【０１７９】この後、ｐ型ＩｎＧａＡｓＰコンタクト層
１５９上、及び基板１５１裏面にオーミック電極１６１
を形成し、（１１０）面がファブリペロー（Fabry Pero
t ）共振器の共振器面となるようにへき開することによ
りレーザを作製する。図３９にこの方法により作製した
レーザ構造の断面図を示す。
【０１８０】図３９に示す半導体レーザにおいて、無効
電流が流れる経路は、アンドープＩｎＧａＡｓＰ活性層
１５３とｎ型ＩｎＰ電流ブロック層１５７の間隔、即
ち、ｐ型ＩｎＰ電流ブロック層１５６の活性層の側部で
の巾Ｗで決まる。本実施例では、図３２に示したメサ側
面の埋め込み成長の機構における、埋め込み層１３０，
及び１３１の成長に相当する段階で、ｐ型ＩｎＰ電流ブ
ロック層１５６の成長を行ない、活性層の側部に、その
表面上に全く、または僅かしか成長が進まない（２２
１）Ｂ面を形成するようにしているので、ｐ型ＩｎＰ電
流ブロック１５６の活性層の側部での巾Ｗは０．１μｍ
程度まで狭くすることができ、無効電流を大幅に低減で
きる。従って、本実施例によれば、高温及び高出力での
動作特性の優れた、ｎ基板を用いた埋め込みヘテロ型の
半導体レーザを再現性よく作製することができる。
【０１８１】なお、上記第９の実施例では活性層の側部
に（２２１）Ｂ面が形成される場合について示したが、
活性層の側部に現れる、その表面上に全く、または僅か
しか成長が進まない結晶面は、メサストライプの側面の
傾斜角度等によって異なるものとなる。しかし、現れる
結晶面が、該結晶面の傾斜角度、即ち該結晶表面とレー
ザ積層構造の積層面のなす角度が、（１１１）Ｂ面の傾
斜角度よりも大きく、かつ９０°以下であるものなら
ば、この結晶面を有するようにｐ型ＩｎＰ電流ブロック
層１５６を形成することにより、上記実施例と同様の効
果を得ることができる。
【０１８２】また、上記第９の実施例ではメサストライ
プの形状が断面富士山形状のものについて示したが、上
記第７の実施例のように、垂直な形状であってもよい。
この場合は図２９に示すように埋め込み成長が行なわれ
るので、図２９(a) に示す埋め込み層１２０の成長に相
当する段階で、ｐ型ＩｎＰ電流ブロック層の成長を行な
うことにより、ｐ型ＩｎＰ電流ブロックの活性層の側部
での巾を小さく制御することができ、上記第９の実施例
と同様、無効電流の少ない、高温でしかも高出力での動
作特性の優れた、ｎ基板を用いた埋め込みヘテロ型の半
導体レーザを再現性よく作製することができる。
【０１８３】実施例１０． 次に、この発明の第１０の実施例について説明する。上
記第６の実施例では、エッチングによりメサストライプ
を形成した後、ｐ型ＩｎＰ第１埋込層９６を成長する
際、基板等の熱劣化を防止するために、ホスフィン（Ｐ
Ｈ3 ）のみを流しながら基板温度を結晶成長温度（６２
５℃）まで昇温している。このため、基板やクラッド層
の熱劣化は防止できるが、メサストライプ側面に露出し
ているＩｎＧａＡｓＰ活性層９３の側面の劣化、例えば
Ａｓの脱離、又はＡｓからＰへの置換等が起こる。基板
昇温中にこのような活性層側面の熱劣化が生ずると、そ
の上に成長される埋め込み層（電流ブロック層）の結晶
品質が劣悪なものとなり、この結果、レーザ発光に寄与
しない無効電流の発生、レーザの信頼性の低下といった
問題が生ずる。
【０１８４】本第１０の実施例は、基板昇温中の活性層
側面の熱劣化を防止して、良好な特性を有し、信頼性の
高い半導体レーザを作製できるものである。以下、その
製造工程を図４０に沿って説明する。
【０１８５】まず、図４０(a) に示すように、ｐ型Ｉｎ
Ｐ基板１７１（Ｚｎドープ，キャリア濃度５×１０18cm
-3，面方位（００１））上にｐ型ＩｎＰ下クラッド層１
７２（Ｚｎドープ，キャリア濃度１×１０18cm-3，厚さ
２μｍ），アンドープＩｎＧａＡｓＰ活性層１７３（発
光波長にして１．３μｍ相当の組成，厚さ０．１μ
ｍ），ｎ型ＩｎＰ第１上クラッド層１７４（Ｓドープ，
キャリア濃度１×１０18cm-3，厚さ０．７μｍ），ｎ型
ＩｎＧａＡｓキャップ層１８０（Ｓドープ，キャリア濃
度１×１０18cm-3，厚さ０．１μｍ），及びｎ型ＩｎＰ
キャプ層１８１（Ｓドープ，キャリア濃度１×１０18cm
-3，厚さ０．１μｍ）を順次積層する。
【０１８６】これらの層はＭＯＣＶＤ法によりトリメチ
ルインジウム（ＴＭＩｎ），トリエチルガリウム（ＴＥ
Ｇａ），ホスフィン（ＰＨ3 ），アルシン（ＡｓＨ3
），硫化水素（Ｈ2 Ｓ），ジエチルジンク（ＤＥＺ
ｎ）を原料とし、成長温度６２５℃，成長圧力５０ｔｏ
ｒｒ，Ｖ／III 比１００で行っている。
【０１８７】次にＨＣ１によりｎ型ＩｎＰキャップ層１
８１を選択的に除去した後、スパッタ法によりウエハ上
（ｎ型ＩｎＧａＡｓキャップ層１８０上）にＳｉＯ2 膜
１８３を形成し、その後通常のフォトリソグラフィの手
法によりＳｉＯ2 膜１８３を幅５μｍのストライプ状に
加工する（ストライプ方位：＜１１０＞方向）。そして
これをマスクとして２０℃に保たれたＨＢｒ：Ｈ2 Ｏ2
：Ｈ2 Ｏ＝２：１：１０の混合液で１６分間エッチン
グすることにより深さ２．５μｍの富士山状のメサスト
ライプを形成する。この状態を図４０(b) に示す。
【０１８８】次にＭＯＣＶＤ法で埋込成長を行なう。ホ
スフィン（ＰＨ3 ）を流しながら昇温を行ない、昇温途
中で基板温度が４００℃になった時点より埋込成長を開
始し、ｐ型ＩｎＰ低温成長層１７５（Ｚｎドープ，キャ
リア濃度０．８×１０18cm-3，平坦部での厚さ：０．０
５μｍ）を成長し、基板温度が６２５℃になった後に、
ｐ型ＩｎＰ第１埋込層１７６（Ｚｎドープ，キャリア濃
度０．８×１０18cm-3，平坦部での厚さ：０．７μ
ｍ），ｎ型ＩｎＰ第２埋込層１７７（Ｓドープ，キャリ
ア濃度７×１０18cm-3，平坦部での厚さ０．８μｍ）及
びｐ型ＩｎＰ第３埋込層１７８（Ｚｎドープ，キャリア
濃度０．８×１０18cm-3，平坦部での厚さ１μｍ）をＳ
ｉＯ2 マスク１８３上以外の領域に積層する（以下埋込
成長と呼ぶ）。この状態を図４０(c) に示す。
【０１８９】次にＨＦによりＳｉＯ2 マスク１８３を除
去し、ＨＮＯ3 によりｎ型ＩｎＧａＡｓキャップ層１８
０を除去した後、ｎ型ＩｎＰ第２上クラッド層１７９
（Ｓドープ，キャリア濃度１×１０18cm-3，厚さ１．５
μｍ），ｎ型ＩｎＰコンタクト層１８２（Ｓドープ，キ
ャリア濃度７×１０18cm-3，厚さ０．５μｍ）をウエハ
全面に積層し、ウエハ表面を平坦化する。この状態が図
４０(d) である。
【０１９０】その後ウエハ表面（ｎ型ＩｎＰコンタクト
層１８２上）および裏面にオーミック電極１８４を形成
し、（１１０）面がファブリペロー共振器の共振器面と
なるようにへき開することによりレーザを作製する。図
４１にこの方法により作製したレーザ構造の断面図を示
す。
【０１９１】次に動作について説明する。図４１に示さ
れた半導体レーザにおいて、ｐ型ＩｎＰ基板１７１及び
ｎ型ＩｎＰ上クラッド層１７９の両端に順バイアス電圧
を印加すると、それぞれのキャリアであるホールと電子
がＩｎＧａＡｓＰ活性層１７３に注入されＩｎＧａＡｓ
Ｐ活性層１７３中で発光再結合することによりレーザ発
振が生じる。ｐ型ＩｎＰ第１埋込層１７６，ｎ型ＩｎＰ
第２埋込層１７７，ｐ型ＩｎＰ第３埋込層１７８はＩｎ
ＧａＡｓＰ活性層１７３側部をＩｎＧａＡｓＰ活性層１
７３より屈折率の小さいＩｎＰ結晶で埋め込むことによ
り活性層１７３で発生した光を活性層１７３内に有効に
閉じ込めること、及びｎ型ＩｎＰ第２埋込層１７７とｐ
型ＩｎＰ第３埋込層１７８により逆バイアス接合を形成
することにより電流狭窄を行ない活性層１７３に効率よ
くキャリアを注入することを目的として形成されたもの
である。
【０１９２】次に、本第１０の実施例による半導体レー
ザの製造方法の効果を、面方位が（００１）のＩｎＰ基
板上に成長したＩｎＧａＡｓＰ層上に、ＭＯＣＶＤ法を
用いて異なる成長シーケンスによりＩｎＰ層を再成長す
る実験の結果に基づいて説明する。図４２(a) は上記第
６の実施例による埋込成長における成長シーケンスを示
す図であり、図４２(b) は本第１０の実施例による埋込
成長における成長シーケンスを示す図である。
【０１９３】実験では、上述のＩｎＧａＡｓＰ層上への
再成長を、昇温中はホスフィン（ＰＨ3 ）のみを流し、
図４２(a) ，(b) に示す２種類のシーケンスで行なっ
た。図４３は実験の結果を説明するための図であり、図
４３(a) ，(b) は図４２(a) に示す成長シーケンスで再
成長を行なった場合の断面構造及び再成長層の表面状態
を、図４３(c) ，(d) は図４２(b) に示す成長シーケン
スで再成長を行なった場合の断面構造及び再成長層の表
面状態をそれぞれ示す。
【０１９４】上記第６の実施例の埋込成長の成長シーケ
ンスによって再成長した場合、図４３(b) に示すように
再成長層は白濁し、鏡面が得られなかった。これはホス
フィンのみを流した昇温の際に、例えばＩｎＧａＡｓＰ
層の構成元素であるＡｓの脱離，または、ＡｓからＰへ
の置換等によるＩｎＧａＡｓＰ層の表面劣化が発生する
ことが原因であると考えられる。一方、本第１０の実施
例による埋込成長法の場合、図４３(d) に示すように再
成長層は鏡面であり、昇温時のＩｎＧａＡｓＰ層の表面
劣化が生じていないことがわかる。
【０１９５】なお、上記実施例では、ｐ型ＩｎＰ低温成
長層１７５を基板温度４００〜６２５℃において、平坦
部での厚さが０．０５μｍとなるように成長したが、厚
さは０．００３〜０．３μｍの範囲内、および成長開始
温度は３００〜５００℃の範囲内にあればよい。層厚の
下限は、０．００３μｍ（１０原子層の厚み）程度あれ
ば活性層からのＡｓの脱離，ＡｓからＰへの置換等を抑
えることができることから、層厚の上限は、０．３μｍ
程度までならば低温成長でも比較的結晶性の良好な層が
得られるということから定めている。また、成長開始温
度の下限は、３００℃よりも低い温度では結晶性の良好
な低温成長層が形成しにくいことから、成長開始温度の
上限は、５００℃程度までならば活性層の表面劣化もそ
れほどひどくはないことから定めている。なお、低温成
長において、ＳｉＯ2 膜１８３上へのポリ付着を抑制す
るためには、低温成長層１７５の厚さは薄く、かつ、成
長速度は遅い方がよい。
【０１９６】また、上記実施例では、低温成長層の成長
を基板温度４００℃から開始し、埋め込み層１７６の成
長温度（６２５℃）に達するまで連続して行なうように
しているが、これは、例えば、基板温度４００℃より成
長を開始し、厚さ約０．０１μｍ程度成長した後、基板
温度が６２５℃になる間は成長を中断しＰＨ3 のみを流
した状態でもよい。
【０１９７】また、ＳｉＯ2 膜１８３上へのポリ付着を
完全に抑制する目的で、ＨＣｌガスを例えば１ＳＣＣＭ
程度、材料ガスと同時に導入してもよい。
【０１９８】また、上記実施例では、ｐ型ＩｎＰ低温成
長層をＭＯＣＶＤ法により成長したが、低温成長におけ
る結晶性向上の目的で、ＴＭＩｎおよびＰＨ3 を交互に
供給してＡＬＥ法により成長してもよい。
【０１９９】実施例１１． 次に本発明の第１１の実施例について説明する。上記第
１０の実施例においては、埋込成長の昇温中に低温成長
層を形成し、これにより活性層側面を覆うことによって
活性層側面の熱劣化を防止するようにしたが、本第１１
の実施例は、基板昇温中にホスフィン（ＰＨ3 ）ととも
にアルシン（ＡｓＨ3 ）も供給するようにして基板昇温
中のＩｎＧａＡｓＰ活性層側面の熱劣化を防止するよう
にしたものである。
【０２００】図４４は本発明の第１１の実施例による半
導体レーザの製造方法を説明するための図であり、図４
４に示すように、本第１１の実施例では基板の昇温中に
ＰＨ3 及びＡｓＨ3 とを同時に供給するようにしてい
る。図４４(a) に示すように、ｐ型ＩｎＰ低温成長層の
挿入は行わず、ｐ型ＩｎＰ第１埋込層を直接成長する場
合において、昇温中に図４４(b) に示すように、Ｖ族材
料ガスを導入することにより、ＩｎＰからなる基板，ク
ラッド層の熱劣化のみならず、ＩｎＧａＡｓＰからなる
活性層の熱劣化を防止することができる。ここで、Ａｓ
Ｈ3 の供給が多すぎる場合には、ＩｎＰ表面の劣化が起
こるため、ＩｎＧａＡｓＰ層の表面からＡｓの脱離が起
こる温度から、ｐ型ＩｎＰ第１埋込層１７６の成長前の
間にＡｓＨ3 の供給を行なえばよい。また、供給するＰ
Ｈ3 に対するＡｓＨ3 の比はＩｎＧａＡｓＰ活性層を実
際に成長する場合の比率より小さくしなければならな
い。また、基板温度による材料ガスの分解率の変化はＰ
Ｈ3 とＡｓＨ3 とで異なるため、基板表面におけるｐ圧
とＡｓ圧の比を一定に維持する目的で、ＰＨ3 とＡｓＨ
3 の供給量を基板温度に応じて変化させるのが効果的で
ある。図４４(b) に示す例では、ＰＨ3 を昇温開始時か
ら１００ＳＣＣＭの一定量で供給し、これに対し、Ａｓ
Ｈ3 を基板温度が４００℃程度となった時点ｔ1 から２
０ＳＣＣＭで供給を始め、基板温度が埋め込み成長開始
温度（６２５℃）となる時点ｔ2 まで、徐々にその供給
量を減らしながら供給を行なうようにしている。ｔ2 時
点でのＡｓＨ3 供給量は１０ＳＣＣＭである。
【０２０１】なお、上記第１０及び第１１の実施例で
は、埋込成長により、ｐ型ＩｎＰ第１埋込層１７６，ｎ
型ＩｎＰ第２埋込層１７７，及びｐ型ＩｎＰ第３埋込層
１７８を成長したが、これらの層の代わりに、半絶縁層
又は、半絶縁層を含む多層を成長する場合にも上記第１
０，第１１の方法を適用することができる。
【０２０２】また、上記第１０，第１１の実施例では、
メサストライプの形状が断面富士山形状のものについて
示したが、メサストライプの形状は、上記第７の実施例
のような垂直な形状、または上記第８の実施例のような
その上端に逆メサ形状の部分を有する形状であってもよ
い。
【０２０３】また、上記第１０，第１１の実施例では、
ｐ型ＩｎＰ基板上に作製したレーザについて述べたが、
ｎ型ＩｎＰ基板上に作製したレーザの場合にも同様の効
果を奏する。
【０２０４】
【発明の効果】以上のように、この発明に係る半導体レ
ーザにおいては、第１導電型半導体基板上に活性層、第
１の第２導電型半導体層を順次配設したダブルヘテロ構
造の表面に、ダブルヘテロ構造の表面から活性層を越え
る深さを有するとともにダブルヘテロ構造をストライプ
状の第１の領域とこの第１の領域の両側の第２の領域に
分離する複数の溝を配設し、この溝内及び第２の領域の
表面上に第１導電型半導体層を配設し、この第１導電型
半導体層に挟まれ第１の領域上で両側面を第１導電型半
導体層に接した第２の第２導電型半導体層を第１の領域
の表面上に配設したので、無効電流の経路幅が再現性よ
く狭くなり、光出力効率が高く、かつばらつきの少ない
構成にすることができる。
【０２０５】また、この発明に係る半導体レーザの製造
方法は、第１導電型半導体基板上に活性層、第１の第２
導電型半導体層を順次積層しダブルヘテロ構造を形成す
る第１の工程と、ダブルヘテロ構造の表面から活性層を
越える深さを有するとともにダブルヘテロ構造をストラ
イプ状の第１の領域とこの第１の領域の両側の第２の領
域に分離する複数の溝をダブルヘテロ構造の表面に形成
する第２の工程と、溝内及び第２の領域の表面上に第１
導電型半導体層を形成する第３の工程と、第１導電型半
導体層に挟まれて第１の領域上で両側面を第１導電型半
導体層に接した第２の第２導電型半導体層を第１の領域
の表面上に形成する第４の工程と、を含むので、無効電
流の経路幅を容易に制御性よく狭くでき、光出力効率が
高く、かつばらつきの少ない半導体レーザを容易に製造
することができる。
【０２０６】また、この発明に係る半導体レーザは、主
面の面方位が（００１）である第１導電型の半導体基板
の表面上に順次配設された活性層と第２導電型半導体の
上クラッド層とを有し＜１１０＞方向に延長したメサス
トライプ状をなす半導体積層構造と、この半導体積層構
造の両側面上に配設され、これら両側面の上クラッド層
の側面上に一端を有し半導体基板側に延長する（１１
１）Ｂ面とこの（１１１）Ｂ面に連続しかつこの（１１
１）Ｂ面の延長面よりも半導体積層構造の両側面に近接
する結晶面とを表面の一部に有したｐ型半導体の埋込層
とを備えたので、半導体積層構造の両側面と（１１１）
Ｂ面の延長面よりも半導体積層構造の両側面に近接する
結晶面との間の無効電流の経路幅が再現性よく狭くな
り、光出力効率が高く、かつばらつきの少ない構成にす
ることができる。
【０２０７】さらに半導体積層構造の両側面に近接する
結晶面を（２２１）Ｂ面としたので 、メサストライプの
断面が富士山形状である半導体積層構造の両側面と（２
２１）Ｂ面との間の無効電流の経路幅が再現性よく狭く
なり、メサストライプの断面が富士山形状である半導体
積層構造を有する半導体レーザにおいて、光出力効率が
高く、かつばらつきの少ない構成にすることができる。
【０２０８】またさらに半導体積層構造の両側面に近接
する結晶面を（１−１０）面としたので、メサストライ
プの両側面が（１−１０）面である半導体積層構造の場
合に無効電流の経路幅が再現性よく狭くなり、メサスト
ライプの両側面が（１−１０）面である半導体積層構造
を有する半導体レーザにおいて、光出力効率が高く、か
つばらつきの少ない構成にすることができる。
【０２０９】さらに第１導電型をｎ型かつ第２導電型を
ｐ型とするとともに、埋込層の表面上に配設されたｎ型
半導体の第１の電流ブロック層と、この第１の電流ブロ
ック層及び上クラッド層の表面上に配設されたｐ型半導
体の第２の上クラッド層と、をさらに備えたので、ｎ型
の半導体基板を使用した場合に無効電流の経路幅が再現
性よく狭くなり、ｎ型の半導体基板を使用した半導体レ
ーザにおいて、光出力効率が高く、かつばらつきの少な
い構成にすることができる。
【０２１０】またさらに、第１導電型をｐ型かつ第２導
電型をｎ型とするとともに、（１１１）Ｂ面の一端近傍
の表面を残して、埋込層の表面上に配設されたｎ型半導
体の第１の電流ブロック層と、この第１の電流ブロック
層と（１１１）Ｂ面の一端近傍とを含めた表面上に配設
されたｐ型半導体の第２の電流ブロック層と、この第２
の電流ブロック層および上クラッド層の表面上に配設さ
れたｎ型半導体の第２の上クラッド層と、をさらに備え
たので、ｐ型の半導体基板を使用した場合に無効電流の
経路幅が再現性よく狭くなり、ｐ型の半導体基板を使用
した半導体レーザにおいて、光出力効率が高く、かつば
らつきの少ない構成にすることができる。
【０２１１】またさらに半導体がＩｎＰであって、活性
層をＩｎＧａＡｓＰまたはＩｎＧａ Ａｓとしたもので、
これらの材料を使用した場合に、無効電流の経路幅が再
現性よく小さくなり、半導体をＩｎＰとし、活性層をＩ
ｎＧａＡｓＰまたはＩｎＧａＡｓとした半導体レーザに
おいて、光出力効率が高く、かつばらつきの少ない構成
にすることができる。
【０２１２】この発明に係る半導体レーザの製造方法
は、主面の面方位が（００１）である第１導電型の半導
体基板の表面上に順次配設された活性層と第２導電型半
導体の上クラッド層とを積層する第１の工程と、上クラ
ッド層の表面上に、＜１１０＞方向に延長したストライ
プ状をなす絶縁体膜を形成する第２の工程と、この絶縁
体膜をエッチングマスクとして活性層を越える深さまで
エッチングしメサストライプ状の半導体積層構造を形成
する第３の工程と、絶縁体膜を選択成長マスクとして、
半導体積層構造の両側面上に、これら両側面の上クラッ
ド層の側面上に一端を有し半導体基板側に延長する（１
１１）Ｂ面とこの（１１１）Ｂ面に連続しかつこの（１
１１）Ｂ面の延長面よりも半導体積層構造の両側面に近
接する結晶面とを表面の一部に有したｐ型半導体の埋込
層を形成する第４の工程と、を含むので、半導体積層構
造の両側面と（１１１）Ｂ面の延長面よりも半導体積層
構造の両側面に近接する結晶面との間の無効電流の経路
幅を再現性よく容易に狭く形成でき、光出力効率が高
く、かつばらつきの少ない半導体レーザを容易に製造す
ることができる。
【０２１３】さらにｐ型半導体の埋込層を形成する第４
の工程が活性層の成長温度より低い温度で初期の埋込層
を形成し、次いで活性層の成長温度と同等の温度に昇温
し所定の厚みの埋込層とするので、埋込層を形成する際
に発生しやすい活性層を構成する元素の離脱・置換を防
止することができ、埋込層の結晶性の優れた、信頼性の
高い半導体レーザを容易に製造することができる。
【０２１４】またさらに半導体積層構造の両側面に近接
する結晶面が（２２１）Ｂ面であるので、メサストライ
プの断面が富士山形状である半導体積層構造の両側面と
（２２１）Ｂ面との間の無効電流の経路幅を再現性よく
容易に狭く形成でき、メサス トライプの断面が富士山形
状である半導体積層構造であって、出力効率が高く、か
つばらつきの少ない半導体レーザを容易に製造すること
ができる。
【０２１５】またさらに半導体積層構造の両側面に近接
する結晶面が（１−１０）面であるので、メサストライ
プの両側面が（１−１０）面である半導体積層構造の場
合に、無効電流の経路幅を再現性よく容易に狭く形成で
き、メサストライプの両側面が（１−１０）面である半
導体積層構造であって、光出力効率が高く、かつばらつ
きの少ない半導体レーザを容易に製造することができ
る。
【０２１６】またさらに半導体がＩｎＰであって、活性
層がＩｎＧａＡｓＰまたはＩｎＧａＡｓとするものであ
るので、これらの材料を使用した場合に、無効電流の経
路幅を再現性よく容易に狭く形成でき、半導体がＩｎＰ
で、かつ活性層がＩｎＧａＡｓＰまたはＩｎＧａＡｓで
あって、光出力効率が高く、かつばらつきの少ない半導
体レーザを容易に製造することができる。
【０２１７】
【０２１８】
【図面の簡単な説明】
【図１】この発明の第１の実施例による半導体レーザを
示す斜視図である。
【図２】図１の半導体レーザの製造工程の一部を示す図
である。
【図３】図１の半導体レーザの製造工程の一部を示す図
である。
【図４】この発明の第２の実施例による半導体レーザを
示す斜視図である。
【図５】図４の半導体レーザの製造工程を示す図であ
る。
【図６】この発明の第３の実施例による半導体レーザを
示す斜視図である。
【図７】図６の半導体レーザ装置の製造工程の一部を示
す図である。
【図８】図６の半導体レーザの製造工程の一部を示す図
である。
【図９】第２の実施例による半導体レーザの各部の寸法
を説明するための模式図である。
【図１０】第３の実施例による半導体レーザの各部の寸
法を説明するための模式図である。
【図１１】この発明の第４の実施例による半導体レーザ
を示す斜視図である。
【図１２】図１１の半導体レーザ装置の製造工程を示す
図である。
【図１３】図１１の半導体レーザ装置の製造工程におけ
る埋込形状を説明する断面模式図である。
【図１４】選択成長により形成されたリッジ部の形状の
差による埋込形状の違いを説明するための断面模式図で
ある。
【図１５】第４の実施例の変形例の主要部を示す断面図
である。
【図１６】第４の実施例の他の変形例の主要部を示す断
面図である。
【図１７】この発明の第４の実施例による半導体レーザ
において、第２導電型電流ブロック層の層厚が第１導電
型下クラッド層の層厚と同じ厚さである場合の動作を説
明するための図である。
【図１８】この発明の第４の実施例による半導体レーザ
において、第２導電型電流ブロック層の層厚が第１導電
型下クラッド層の層厚よりも薄い場合の動作を説明する
ための図である。
【図１９】この発明の第４の実施例による半導体レーザ
において、第２導電型電流ブロック層の層厚が第１導電
型下クラッド層の層厚よりも厚い場合の動作を説明する
ための図である。
【図２０】この発明の第４の実施例による半導体レーザ
の製造工程において用いる選択成長マスクのマスクパタ
ーンの一例を示す図である。
【図２１】図２０に示す選択成長マスクを用いて作製し
た半導体レーザの構造を示す図である。
【図２２】この発明の第４の実施例による半導体レーザ
の製造工程において用いる選択成長マスクのマスクパタ
ーンの他の例を示す図である。
【図２３】この発明の第５の実施例による半導体レーザ
の製造方法を説明するための図である。
【図２４】この発明の第６の実施例による半導体レーザ
の製造方法を示す断面工程図である。
【図２５】第６の実施例により形成された半導体レーザ
の構造を示す図である。
【図２６】この発明の第７の実施例による半導体レーザ
の製造方法におけるメサストライプの形状を示す図であ
る。
【図２７】この発明の第８の実施例による半導体レーザ
の製造方法におけるメサストライプの形状を示す図であ
る。
【図２８】垂直な形状のメサストライプを示す断面図で
ある。
【図２９】垂直な形状のメサストライプでの埋込成長機
構を示す図である。
【図３０】（１１１）Ｂ面上への成長の説明図である。
【図３１】ストライプの幅がその上端部が最も狭く基板
に近づくにしたがって円弧状に増加する形状（断面富士
山形状）のメサストライプを示す断面図である。
【図３２】断面富士山状のメサストライプでの埋込成長
機構を示す図である。
【図３３】その上部に逆メサ形状の部分を有する形状
（逆メサ形状）のメサストライプを示す断面図である。
【図３４】逆メサ形状のメサストライプでの埋込成長時
に生じるメサストライプ側面の凹凸を示す図である。
【図３５】第６の実施例により作製した半導体レーザの
リークパス幅のウエハ面内分布図である。
【図３６】従来の不純物の拡散を用いた製造方法により
作製した半導体レーザ（図５４）のリークパス幅のウエ
ハ面内分布図である。
【図３７】この発明の第９の実施例による半導体レーザ
の製造方法を示す断面工程図である。
【図３８】第９の実施例による半導体レーザの製造方法
におけるメサストライプの形状を説明するための図であ
る。
【図３９】第９の実施例により形成された半導体レーザ
の構造を示す図である。
【図４０】この発明の第１０の実施例による半導体レー
ザの製造方法を示す断面工程図である。
【図４１】第１０の実施例により形成された半導体レー
ザの構造を示す図である。
【図４２】第６の実施例による半導体レーザの製造方法
における埋込成長の成長シーケンス及び第１０の実施例
による半導体レーザの製造方法における埋込成長の成長
シーケンスを示す図である。
【図４３】図４２に示す２つの異なる成長シーケンスを
用いてＩｎＧａＡｓＰ層上にＩｎＰ層を結晶成長した実
験の結果を説明するための図である。
【図４４】この発明の第１１の実施例による半導体レー
ザの製造方法を説明するための図である。
【図４５】従来のダブルチャネル埋込ヘテロ型の半導体
レーザの主要部の構造を示す断面図である。
【図４６】図４５の半導体レーザを製造する従来の半導
体レーザの製造方法を示す工程図である。
【図４７】図４５の半導体レーザを製造する従来の他の
半導体レーザの製造方法を示す工程図である。
【図４８】従来の半導体レーザの第１の無効電流経路を
示す模式図である。
【図４９】従来の半導体レーザの第２の無効電流経路を
示す模式図である。
【図５０】従来の半導体レーザの製造方法におけるリッ
ジ形状の一例を示す模式図である。
【図５１】図５０に示すリッジ形状を埋め込んで形成し
た半導体レーザにおける無効電流経路を示す図である。
【図５２】従来の半導体レーザ構造を示す断面図であ
る。
【図５３】半導体レーザにおける第２の無効電流経路の
説明図である。
【図５４】第２の無効電流経路の発生を防止する対策を
施した従来の半導体レーザの構造を示す図である。
【図５５】半導体レーザにおける第１の無効電流経路の
説明図である。
【図５６】リークパス幅と最大光出力の関係を示す図で
ある。
【図５７】従来のｎ型基板を用いた埋込ヘテロ型の半導
体レーザを示す斜視図である。
【図５８】図５７の半導体レーザの動作を説明するため
の断面模式図である。
【図５９】図５７の半導体レーザの製造方法を示す断面
工程図である。
【符号の説明】
１ ｐ型ＩｎＰ基板 ２ ｐ型ＩｎＰ下クラッド層 ３ アンドープＩｎＧａＡｓＰ活性層 ４ ｎ型ＩｎＰ第１上クラッド層 ５ ｐ型ＩｎＰ埋込層 ６ ｎ型ＩｎＰ電流ブロック層 ７ ｐ型ＩｎＰ電流ブロック層 ８ ｎ型ＩｎＰ第２上クラッド層 ９ ｎ型ＩｎＧａＡｓＰコンタクト層 １０ 絶縁膜 １１ ｐ側電極 １２ ｎ側電極 １３ ｐ型不純物導入領域 １５ ＳｉＯ2 パターン １６ チャネル溝 １７ ｐ型不純物 ２１ ｐ型ＩｎＰ基板 ２２ ｐ型ＩｎＰ下クラッド層 ２３ａ アンドープＩｎＧａＡｓＰ活性層 ２４ａ ｎ型ＩｎＰ第１上クラッド層 ２４ｂ ｎ型ＩｎＰ電流ブロック層 ２５ ｐ型ＩｎＰ電流ブロック層 ２６ ｎ型ＩｎＰ第２上クラッド層 ２７ ｎ型ＩｎＧａＡｓＰコンタクト層 ２８ 絶縁膜 ２９ ｐ側電極 ３０ ｎ側電極 ４１ ｐ型ＩｎＰ基板 ４２ ｐ型ＩｎＰ下クラッド層 ４３ａ アンドープＩｎＧａＡｓＰ活性層 ４４ａ ｎ型ＩｎＰ第１上クラッド層 ４４ｂ ｎ型ＩｎＰ電流ブロック層 ４５ ＩｎＧａＡｓＰエッチングストッパ層 ４６ ｐ型ＩｎＰ電流ブロック層 ４７ ｐ型ＩｎＰ埋込層 ４８ ｎ型ＩｎＰ第２上クラッド層 ４９ ｎ型ＩｎＧａＡｓＰコンタクト層 ５０ 絶縁膜 ５１ ｐ側電極 ５２ ｎ側電極 ６１ ｐ型ＩｎＰ基板 ６２ ｐ型ＩｎＰ下クラッド層 ６３ アンドープＩｎＧａＡｓＰ活性層 ６４ ｎ型ＩｎＰ第１上クラッド層 ６５ ｎ型ＩｎＰ電流ブロック層 ６６ ｎ型ＩｎＰ層 ６７ ｐ型ＩｎＰ電流ブロック層 ６８ ｎ型ＩｎＰ第２上クラッド層 ６９ ｎ型ＩｎＧａＡｓＰコンタクト層 ７０ 絶縁膜 ７１ ｐ側電極 ７２ ｎ側電極 ７３ マスク部分 ７４ 能動層成長用開口部 ７８ ダミー層成長用開口部 ８１ ｐ型ＩｎＰ基板 ８２ ｐ型ＩｎＰ下クラッド層 ８３ ＩｎＧａＡｓＰ活性層 ８４ ｎ型ＩｎＰ上クラッド層 ８５ ＩｎＧａＡｓＰダミー層 ８６ ＩｎＰダミー層 ８９ ネガ型レジスト ９１ ｐ型ＩｎＰ基板 ９２ ｐ型ＩｎＰ下クラッド層 ９３ ＩｎＧａＡｓＰ活性層 ９４ ｎ型ＩｎＰ第１上クラッド層 ９５ メサストライプ構造 ９６ ｐ型ＩｎＰ第１埋込層 ９７ ｎ型ＩｎＰ第２埋込層 ９８ ｐ型ＩｎＰ第３埋込層 ９９ ｎ型ＩｎＰ第２上クラッド層 １０３ ＳｉＯ2 １０４ （１−１０）面 １０５ 垂直な形状のメサストライプ １０６ （００１）面 １０７ （１１１）Ｂ面 １０８ （００１）面と（１１１）Ｂ面の接触部 １０９ （１１１）Ｂ面の成長可能なサイト １１０ 富士山状メサストライプ １１１ ＩｎＧａＡｓ（Ｐ）層 １１２ （２２１）Ｂ面 １１３ 逆メサ状メサストライプ １１４ （１１１）Ａ面 １５１ ｎ型ＩｎＰ基板 １５２ ｎ型ＩｎＰ下クラッド層 １５３ アンドープＩｎＧａＡｓＰ活性層 １５４ ｐ型ＩｎＰ第１上クラッド層 １５５ ｐ型ＩｎＧａＡｓＰキャップ層 １５６ ｐ型ＩｎＰ第１埋込層 １５７ ｎ型ＩｎＰ第２埋込層 １５８ ｐ型ＩｎＰ第２上クラッド層 １５９ ｐ型ＩｎＧａＡｓＰコンタクト層 １６０ ＳｉＯ2 膜 １６５ （１１１）Ｂ面 １６６ （２２１）Ｂ面 １６７ ｎ側電極 １６８ ｐ側電極 １７１ ｐ型ＩｎＰ基板 １７２ ｐ型ＩｎＰ下クラッド層 １７３ アンドープＩｎＧａＡｓＰ活性層 １７４ ｎ型ＩｎＰ第１上クラッド層 １７５ ｐ型ＩｎＰ低温成長層 １７６ ｐ型ＩｎＰ第１埋込層 １７７ ｎ型ＩｎＰ第２埋込層 １７８ ｐ型ＩｎＰ第３埋込層 １７９ ｎ型ＩｎＰ第２上クラッド層 １８０ ｎ型ＩｎＧａＡｓキャップ層 １８１ ｎ型ＩｎＰキャップ層 １８２ ｎ型ＩｎＧａＡｓＰコンタクト層 １８３ ＳｉＯ2 膜 １８４ 電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 多田 仁史 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 光・マイクロ波デバイス研 究所内 (72)発明者 木村 忠 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 光・マイクロ波デバイス研 究所内 (72)発明者 森 健三 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 光・マイクロ波デバイス研 究所内 (72)発明者 川間 吉竜 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 光・マイクロ波デバイス研 究所内 (72)発明者 金野 信明 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 光・マイクロ波デバイス研 究所内 (56)参考文献 特開 平５−235477（ＪＰ，Ａ) 特開 平５−218564（ＪＰ，Ａ) 特開 平４−206792（ＪＰ，Ａ) 特開 平２−271584（ＪＰ，Ａ) 特開 平４−105385（ＪＰ，Ａ) 特開 平２−140987（ＪＰ，Ａ) 特開 平３−173487（ＪＰ，Ａ) 特開 平３−112185（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01S 3/18

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型半導体基板上に活性層、第１
    の第２導電型半導体層を順次配設したダブルヘテロ構造
    と、 このダブルヘテロ構造の表面に配設され、前記ダブルヘ
    テロ構造の表面から上記活性層を越える深さを有すると
    ともに上記ダブルヘテロ構造をストライプ状の第１の領
    域とこの第１の領域の両側の第２の領域に分離する複数
    の溝と、 この溝内及び上記第２の領域の表面上に配設された第１
    導電型半導体層と、 この第１導電型半導体層に挟まれて上記第１の領域の表
    面上に配設され、上記第１の領域上で両側面を上記第１
    導電型半導体層に接した第２の第２導電型半導体層と、 を備えた 半導体レーザ。
  2. 【請求項２】 第１導電型半導体基板上に活性層、第１
    の第２導電型半導体層を順次積層しダブルヘテロ構造を
    形成する第１の工程と、 ダブルヘテロ構造の表面から上記活性層を越える深さを
    有するとともに上記ダブルヘテロ構造をストライプ状の
    第１の領域とこの第１の領域の両側の第２の領域に分離
    する複数の溝を上記ダブルヘテロ構造の表面に形成する
    第２の工程と、 上記溝内及び上記第２の領域の表面上に第１導電型半導
    体層を形成する第３の工程と、 上記第１導電型半導体層に挟まれて上記第１の領域上で
    両側面を上記第１導電型半導体層に接した第２の第２導
    電型半導体層を上記第１の領域の表面上に形成する第４
    の工程と、 を含む 半導体レーザの製造方法。
  3. 【請求項３】 主面の面方位が（００１）である第１導
    電型の半導体基板と、 この半導体基板の表面上に順次配設された活性層と第２
    導電型半導体の上クラッド層とを有し、＜１１０＞方向
    に延長したメサストライプ状をなす半導体積層構造と、 この半導体積層構造の両側面上に配設され、これら両側
    面の上記上クラッド層の側面上に一端を有し上記半導体
    基板側に延長する（１１１）Ｂ面とこの（１１１）Ｂ面
    に連続しかつこの（１１１）Ｂ面の延長面よりも半導体
    積層構造の上記両側面に近接する結晶面とを表面の一部
    に有したｐ型半導体の埋込層と、 を備えた半導体レーザ。
  4. 【請求項４】 半導体積層構造の両側面に近接する結晶
    面が（２２１）Ｂ面であることを特徴とする請求項３記
    載の半導体レーザ。
  5. 【請求項５】 半導体積層構造の両側面に近接する結晶
    面が（１−１０）面であることを特徴とする請求項３記
    載の半導体レーザ。
  6. 【請求項６】 第１導電型をｎ型かつ第２導電型をｐ型
    とするとともに、埋込層の表面上に配設されたｎ型半導
    体の第１の電流ブロック層と、 この第１の電流ブロック層及び上クラッド層の表面上に
    配設されたｐ型半導体の第２の上クラッド層と、 をさらに備えたことを特徴とする請求項４記載の半導体
    レーザ。
  7. 【請求項７】 第１導電型をｐ型かつ第２導電型をｎ型
    とするとともに、 （１１１）Ｂ面の一端近傍の表面を残して、埋込層の表
    面上に配設されたｎ型半導体の第１の電流ブロック層
    と、 この第１の電流ブロック層と上記（１１１）Ｂ面の一端
    近傍とを含めた表面上に配設されたｐ型半導体の第２の
    電流ブロック層と、 この第２の電流ブロック層および上クラッド層の表面上
    に配設されたｎ型半導体の第２の上クラッド層と、 をさらに備えたことを特徴とする請求項４記載の半導体
    レーザ。
  8. 【請求項８】 半導体がＩｎＰであって、活性層がＩｎ
    ＧａＡｓＰまたはＩｎＧａＡｓであることを特徴とする
    請求項３乃至請求項７のいずれか１項に記載の半導体レ
    ーザ。
  9. 【請求項９】 主面の面方位が（００１）である第１導
    電型の半導体基板の表面上に順次配設された活性層と第
    ２導電型半導体の上クラッド層とを積層する第１の工程
    と、 上クラッド層の表面上に、＜１１０＞方向に延長したス
    トライプ状をなす絶縁 体膜を形成する第２の工程と、 この絶縁体膜をエッチングマスクとして活性層を越える
    深さまでエッチングしメサストライプ状の半導体積層構
    造を形成する第３の工程と、 上記絶縁体膜を選択成長マスクとして、上記半導体積層
    構造の両側面上に、これら両側面の上クラッド層の側面
    上に一端を有し上記半導体基板側に延長する（１１１）
    Ｂ面とこの（１１１）Ｂ面に連続しかつこの（１１１）
    Ｂ面の延長面よりも上記半導体積層構造の両側面に近接
    する結晶面とを表面の一部に有したｐ型半導体の埋込層
    を形成する第４の工程と、 を含む 半導体レーザの製造方法。
  10. 【請求項１０】 ｐ型半導体の埋込層を形成する第４の
    工程が活性層の成長温度より低い温度で初期の埋込層を
    形成し、次いで活性層の成長温度と同等の温度に昇温し
    所定の厚みの埋込層とすることを特徴とする請求項９記
    載の半導体レーザの製造方法。
  11. 【請求項１１】 半導体積層構造の両側面に近接する結
    晶面が（２２１）Ｂ面であることを特徴とする請求項９
    記載の半導体レーザの製造方法。
  12. 【請求項１２】 半導体積層構造の両側面に近接する結
    晶面が（１−１０）面であることを特徴とする請求項９
    記載の半導体レーザの製造方法。
  13. 【請求項１３】 半導体がＩｎＰであって、活性層がＩ
    ｎＧａＡｓＰまたはＩｎＧａＡｓであることを特徴とす
    る請求項９乃至請求項１２のいずれか１項に記載の半導
    体レーザの製造方法。
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