JP2701332B2 - 浮遊ゲート型不揮発性半導体記憶装置の製造方法 - Google Patents

浮遊ゲート型不揮発性半導体記憶装置の製造方法

Info

Publication number
JP2701332B2
JP2701332B2 JP63170618A JP17061888A JP2701332B2 JP 2701332 B2 JP2701332 B2 JP 2701332B2 JP 63170618 A JP63170618 A JP 63170618A JP 17061888 A JP17061888 A JP 17061888A JP 2701332 B2 JP2701332 B2 JP 2701332B2
Authority
JP
Japan
Prior art keywords
silicon oxide
oxide film
floating gate
insulating film
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63170618A
Other languages
English (en)
Other versions
JPH0221664A (ja
Inventor
英俊 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63170618A priority Critical patent/JP2701332B2/ja
Publication of JPH0221664A publication Critical patent/JPH0221664A/ja
Application granted granted Critical
Publication of JP2701332B2 publication Critical patent/JP2701332B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の製造方法に関し、特に浮遊
ゲート型不揮発性半導体性記憶装置の製造方法に関す
る。
〔従来の技術〕
第3図(a)及び(b)はそれぞれ従来の浮遊ゲート
型不揮発性半導体記憶装置の記憶セルの要部を示す平面
図およびそのB−B′断面図で、記憶トランジスタ2お
よび選択トランジスタ3は、例えば、P型シリコン基板
1上に一つのn型拡散層4を共用し互いに隣接して形成
される。この場合、記憶トランジスタ2のトンネル注入
領域8は選択トランジスタ3と共用する一つのn型拡散
層4上のゲート絶縁膜5と等しい膜厚のシリコン酸化膜
を開口して設けられ、また、浮遊ゲート電極9および制
御ゲート電極10も同じようにゲート絶縁膜5と等しい膜
厚のシリコン酸化膜を介して2つのn型拡散層4および
6上を渡るように形成される。ここで、7は選択トラン
ジスタ3の他方のn型拡散層、11は浮遊ゲート電極9と
制御ゲート電極10を絶縁する絶縁膜、12は選択トランジ
スタの選択ゲート電極、13,14はアルミ電極配線、15お
よび16はチャネル・ストッパーおよびフィールド絶縁
膜、また、17は層間絶縁膜をそれぞれ示す。
〔発明が解決しようとする課題〕
しかしながら、かかる構造の従来の浮遊ゲート型不揮
発性半導体記憶装置は、トンネル注入領域8をn型拡散
層4上に自己整合的手段では形成することができず、n
型拡散層4の形成とトンネル注入領域8の開口にはそれ
ぞれ独立のマスクが使用される為、n型拡散層4に対す
る位置合せマージンLを大きく設定しなければならなく
なり、浮遊ゲート電極9とn型拡散層4との対向面積を
大きくして容量を増大せしめるようになる。通常、浮遊
ゲート型不揮発性半導体記憶装置においては、浮遊ゲー
ト電極と制御ゲート電極との間の容量と浮遊ゲート電極
とそのn型拡散層との間の容量との比で記憶セルの動作
速度が決定されるので、このように浮遊ゲート電極9と
n型拡散層4との間の容量を増大させる構造は好ましく
ない。
本発明の目的は、上記の情況に鑑み、記憶トランジス
タの浮遊ゲート電極・拡散層間容量の低減化をはかり得
る構造を備えた浮遊ゲート型不揮発性半導体記憶装置の
製造方法を提供することである。
〔課題を解決するための手段〕
本発明の浮遊ゲート型不揮発性半導体記憶装置の製造
方法は、一導電型のシリコン基板上に形成した1対の逆
導電型拡散層と、前記1対の逆導電型拡散層のうちの一
方の拡散層上であって厚いシリコン酸化膜が取り囲み規
定する島状領域内に形成したトンネル注入用の薄いシリ
コン酸化膜と、浮遊ゲート電極および制御ゲート電極
と、を有する浮遊ゲート型不揮発性記憶トランジスタの
製造工程において、 前記シリコン基板上の所定の領域に耐酸化性のある絶
縁膜マスクをパターニングして形成する工程と、前記絶
縁膜マスクをマスクにして逆導電型の不純物をイオン注
入する工程と、前記絶縁膜マスクを熱酸化マスクに用い
て前記シリコン基板表面を熱酸化し前記厚いシリコン酸
化膜を形成するとともに前記厚いシリコン酸化膜下のシ
リコン基板および前記厚いシリコン酸化膜で取り囲み規
定する島状領域のシリコン基板上に前記逆導電型拡散層
を形成する工程と、 前記絶縁膜マスクを除去した後、前記厚いシリコン酸
化膜が取り囲み規定する島状領域に薄いシリコン酸化膜
を形成する工程とを含む。
〔実施例〕
以下図面を参照して本発明を詳細に説明する。
第1図(a)及び(b)はそれぞれ本発明の一実施例
を説明するための記憶セルの要部平面図及びそのA−
A′断面図である。本実施例によれば、本発明によって
形成される浮遊ゲート型不揮発性半導体記憶装置は、P
型シリコン基板1と、このP型シリコン基板1上に互い
に離間して形成される2つのn型拡散層4および6の一
方のn型拡散層4上に、トンネル注入領域8を厚いシリ
コン酸化膜18aが取囲み規定する島状領域内に設けると
共に、他方のn型拡散層6上にも部分的に厚いシリコン
酸化膜18bを形成し、これら2つの厚いシリコン酸化膜1
8a,18bと重ね合わすように浮遊ゲート電極9および制御
ゲート電極10をトンネル注入領域8を含む2つのn型拡
散層4および6間に設けた記憶トランジスタ2と、一方
のn型拡散層4を共用して記憶トランジスタ2に隣接し
て設けられる選択トランジスタ3とを含むようになる。
ここで、5は記憶トランジスタ2および選択トランジス
タ3それぞれのゲート絶縁膜、7および12はそれぞれ選
択トランジスタ3の他方のn型拡散層および選択ゲート
電極、11は記憶トランジスタ2の浮遊ゲート電極9と制
御ゲート電極10との間に介在される絶縁膜、13および14
は記憶トランジスタ2および選択トランジスタ3それぞ
れのアルミ電極配線、15および16はそれぞれチャネル・
ストッパーおよびフィールド絶縁膜、17は層間絶縁膜、
また19はn型拡散層4および6の端部と重なるようにそ
れぞれ設けられたn型拡散層である。
このように、本発明により形成される浮遊ゲート型不
揮発性半導体記憶装置は、トンネル注入領域を厚いシリ
コン酸化膜で取囲まれた規定位置の島状領域内に形成
し、また、浮遊ゲート電極および制御ゲート電極を同じ
く厚いシリコン酸化膜を介してn型拡散層上に設けた構
造の記憶トランジスタを有する。記憶トランジスタをか
かる構造に設定すると、トンネル注入領域を厚いシリコ
ン酸化膜の壁を利用して自己整合的に形成することがで
き、下部の拡散層に位置合わせマージン分の余裕長を設
定する必要がなくなるので、浮遊ゲート電極と拡散層と
の対向面積が小さくなり、同時に容量成分を減少せしめ
得るようになる。すなわち、浮遊ゲート電極・制御ゲー
ト間容量と浮遊ゲート・拡散層間容量との比率を大幅に
高めて記憶セルの動作速度を格段に向上せしめ得るよう
になる。かかる構造上の利点は基本的には従来法との製
法上の違いから生じているので以下これを明らかにす
る。
第2図(a)〜(f)は本発明の上記実施例の製造方
法の一つを示す工程順序図である。こ製造方法によれ
ば、一主面にシリコン酸化膜20を形成し、素子領域をチ
ャネル・ストッパー15およびフィールド絶縁膜16で取囲
んだP型シリコン基板1をまず準備し、ついでこの基板
1の全面にシリコン窒化膜21を化学気相成長法(CVD
法)等により厚さ500〜5000Å程度被着させ、フォトレ
ジスト22をマスクとしてシリコン窒化膜21を選択的にプ
ラズマ・エッチング法で除去する。このエッチング工程
は記憶トランジスタ2のn型拡散層を形成するために行
うものであって、トンネル注入領域8を形成すべき領域
上にシリコン窒化膜21を残した状態でn型不純物(例え
ば燐またはヒ素)がイオン注入される〔第2図(a)参
照〕。つぎにフォトレジスト22を除去しシリコン窒化膜
21のパターンをマスクとする熱酸化を行い、注入イオン
を深く押込んでn型拡散層4および6を形成すると共に
この拡散層上に厚さ100〜8000Åの厚いシリコン酸化膜1
8aおよび18bをそれぞれ形成する〔第2図(b)参
照〕。ここで、不要となったシリコン窒化膜21およびシ
リコン酸化膜20を順次除去し、再び熱酸化法を用いて厚
さ200〜800Åのゲート絶縁膜5を形成した後、フォトレ
ジスト23をマスクに厚いシリコン酸化膜18aが取囲むn
型拡散層4の島状領域上からゲート絶縁膜5を取除く
〔第2図(c)参照〕。ついで、フォトレジスト23を除
去し、熱酸化法を用いてこのn型拡散層4上の島状領域
内にトンネル注入領域8の薄いシリコン酸化膜8′を自
己整合的に形成し、更にこの薄いシリコン酸化膜8′と
厚いシリコン酸化膜18a,18bを共に覆うように浮遊ゲー
ト電極9を多結晶シリコン層のパターニングによって形
成する〔第2図(d)参照〕。つぎに浮遊ゲート電極9
の全面を絶縁膜11で被覆した後、制御ゲート電極10を選
択トランジスタ3の選択ゲート電極12と共にそれぞれ多
結晶シリコン材を用いて形成し〔第2図(e)参照〕、
最後に選択ゲート電極12、制御ゲート電極10およびフィ
ールド絶縁膜16をそれぞれマスクとしてn型不純物(例
えば、燐またはヒ素)をイオン注入しn型拡散層7及び
19をそれぞれ形成すれば〔第2図(f)参照〕、第1図
(a),(b)と同じ構造をもつ浮遊ゲート型不揮発性
半導体記憶装置の記憶セルを得る。
〔発明の効果〕
以上詳細に説明したように、本発明によれば、記憶ト
ランジスタのトンネル注入領域が拡散層に対して自己整
合的に形成出来るので、拡散層に位置合せ余裕長を設け
る必要がなく、従って、浮遊ゲート電極と拡散層の対向
面積を縮小して浮遊ゲート電極と拡散層間の容量を格段
に減らすことができる。また、トンネル注入領域周辺の
拡散層上には厚い絶縁膜が形成されている為、従来より
更に浮遊ゲート電極と拡散層間の容量が減少する。従っ
て、記憶トランジスタの構造が小さくなると共に更にそ
の記憶性能を改善することができる。すなわち、本発明
を実行すれば装置の小型化と性能向上を同時に実現する
ことが可能である。
【図面の簡単な説明】
第1図(a)及び(b)はそれぞれ本発明の一実施例を
説明するための記憶セルの要部平面図及びそのA−A′
断面図、第2図(a)〜(f)は本発明の上記実施例の
一つを示す工程順序図、第3図(a)及び(b)は従来
の浮遊ゲート型不揮発性半導体記憶装置の記憶セルの要
部を示す平面図およびそのB−B′断面図である。 1……P型シリコン基板、2……記憶トランジスタ、3
……選択トランジスタ、4,6,7,19……n型拡散層、5…
…ゲート絶縁膜、8……トンネル注入領域、8′……ト
ンネル注入領域の薄いシリコン酸化膜、9……浮遊ゲー
ト電極、10……制御ゲート電極、11……絶縁膜、12……
選択ゲート電極、13,14……アルミ電極配線、15……チ
ャネル・ストッパー、16……フィールド絶縁膜、17……
層間絶縁膜、18a,18b……厚いシリコン酸化膜、20,22,2
3……フォトレジスト、21……シリコン窒化膜。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】一導電型のシリコン基板上に形成した1対
    の逆導電型拡散層と、前記1対の逆導電型拡散層のうち
    の一方の拡散層上であって厚いシリコン酸化膜が取り囲
    み規定する島状領域内に形成したトンネル注入用の薄い
    シリコン酸化膜と、浮遊ゲート電極および制御ゲート電
    極と、を有する浮遊ゲート型不揮発性記憶トランジスタ
    の製造工程において、 前記シリコン基板上の所定の領域に耐酸化性のある絶縁
    膜マスクをパターニングして形成する工程と、前記絶縁
    膜マスクをマスクにして逆導電型の不純物をイオン注入
    する工程と、前記絶縁膜マスクを熱酸化マスクに用いて
    前記シリコン基板表面を熱酸化し前記厚いシリコン酸化
    膜を形成するとともに前記厚いシリコン酸化膜下のシリ
    コン基板および前記厚いシリコン酸化膜で取り囲み規定
    する島状領域のシリコン基板上に前記逆導電型拡散層を
    形成する工程と、 前記絶縁膜マスクを除去した後、前記厚いシリコン酸化
    膜が取り囲み規定する島状領域に薄いシリコン酸化膜を
    形成する工程と、を含むことを特徴とする浮遊ゲート型
    不揮発性半導体記憶装置の製造方法。
JP63170618A 1988-07-08 1988-07-08 浮遊ゲート型不揮発性半導体記憶装置の製造方法 Expired - Lifetime JP2701332B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63170618A JP2701332B2 (ja) 1988-07-08 1988-07-08 浮遊ゲート型不揮発性半導体記憶装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63170618A JP2701332B2 (ja) 1988-07-08 1988-07-08 浮遊ゲート型不揮発性半導体記憶装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0221664A JPH0221664A (ja) 1990-01-24
JP2701332B2 true JP2701332B2 (ja) 1998-01-21

Family

ID=15908210

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63170618A Expired - Lifetime JP2701332B2 (ja) 1988-07-08 1988-07-08 浮遊ゲート型不揮発性半導体記憶装置の製造方法

Country Status (1)

Country Link
JP (1) JP2701332B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5352618A (en) 1993-07-30 1994-10-04 Atmel Corporation Method for forming thin tunneling windows in EEPROMs
DE19650786A1 (de) * 1996-12-06 1998-06-10 Siemens Ag EEPROM-Speicherzelle

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58130571A (ja) * 1982-01-29 1983-08-04 Hitachi Ltd 半導体装置
JPS61194877A (ja) * 1985-02-25 1986-08-29 Nec Corp 絶縁ゲ−ト型不揮発性半導体メモリ

Also Published As

Publication number Publication date
JPH0221664A (ja) 1990-01-24

Similar Documents

Publication Publication Date Title
US4306915A (en) Method of making electrode wiring regions and impurity doped regions self-aligned therefrom
JPH0372681A (ja) 半導体装置の製造方法
JP3125943B2 (ja) 半導体装置の製造方法
US5658813A (en) Method for manufacturing a semiconductor integrated circuit device having a stack gate structure
JPH07120717B2 (ja) 半導体記憶装置の製造方法
GB2080024A (en) Semiconductor Device and Method for Fabricating the Same
JPH04348077A (ja) 薄膜トランジスタ
JP2701332B2 (ja) 浮遊ゲート型不揮発性半導体記憶装置の製造方法
JPS6251216A (ja) 半導体装置の製造方法
JP2833030B2 (ja) 不揮発性半導体装置の製造方法
JPH05152577A (ja) 半導体装置とその製造方法
JP2680745B2 (ja) 不揮発性半導体記憶装置
JP3371196B2 (ja) パターン形成方法
JPS6333868A (ja) Mis型電界効果トランジスタの製造方法
JP2695812B2 (ja) 半導体装置
JPH03198377A (ja) 浮遊ゲート型eprom装置の製造方法
JP2604021B2 (ja) 半導体装置の製造方法
JP2872874B2 (ja) 半導体記憶装置およびその製法
JPH0237778A (ja) 半導体記憶装置の製造方法
JPH0272671A (ja) 不揮発性メモリ装置の製造方法
JP2582931B2 (ja) 半導体装置の製造方法
JPS61134058A (ja) 半導体装置の製造方法
JPH01208865A (ja) 半導体装置の製造方法
JPS6294985A (ja) Mos型半導体装置の製造方法
JPH05315623A (ja) 不揮発性半導体記憶装置