JP2608627B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、信頼
性が高く、高速スイッチングが可能なMOSトランジスタ
を作製できる半導体装置の製造方法に関するものであ
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of manufacturing a highly reliable MOS transistor capable of high-speed switching. is there.
半導体ウエハとして例えばシリコンを考えると、従来
のn型MOSトランジスタでは、微細化に伴いドレイン付
近の電界が強くなり、チャネル領域で高エネルギーを持
った電子(略称CHE:Channel Hot Electron)やドレイン
近傍で高エネルギーを持った電子(略称DAHC:Drain Ava
lanche Hot Carrier)がゲート酸化膜2を突き突けゲー
ト酸化膜の絶縁性を劣化させる現象が生じ、これは特に
トランジスタの信頼性の点で重要な問題になっている。
CHEやDAHC等のホットキャリアは高電界領域で発生する
ので、電界を緩和してやればこの問題は解決される。こ
れを目的として、LDD(Lightly Doped Drain)構造が提
案されている。Considering, for example, silicon as a semiconductor wafer, in a conventional n-type MOS transistor, the electric field near the drain increases with miniaturization, and electrons having high energy in the channel region (abbreviated as CHE: Channel Hot Electron) or near the drain Electrons with high energy (DAHC: Drain Ava
(lanche Hot Carrier) penetrates the gate oxide film 2 to degrade the insulating property of the gate oxide film, which is an important problem particularly in terms of transistor reliability.
Since hot carriers such as CHE and DAHC are generated in a high electric field region, this problem can be solved by relaxing the electric field. For this purpose, an LDD (Lightly Doped Drain) structure has been proposed.
第3図はLDD構造のn型MOSトランジスタの構成を示す
断面図である。FIG. 3 is a sectional view showing the structure of an n-type MOS transistor having an LDD structure.
図に示すように、LDD構造のn型MOSトランジスタでは
ゲート側の不純物濃度の薄い膜(n-層6)と外側の不純
物濃度の濃い層(n+層8)の2層によりドレインが形成
されている。チャネル領域7のp型基板の不純物濃度と
n+層(8)の濃度ギャップにより生じた高電界を、間に
n-層(6)を形成することにより電界分布チャネルから
ドレインに向かってなだらかに変化し電界が緩和され
る。このように電界を緩和するには、n-層(6)のチャ
ネル側の端からn+層側へ向けて不純物濃度がなだらかに
濃くなることが必須である。この点を考慮するとイオン
注入後の熱処理時の拡散係数が大きい不純物をn-層6に
用いればよいことになる。通常、n型不純物はリン
(P)とヒ素(As)が使われているが、リンの方が拡散
係数が大きいのでn-層6にはリンが用いられる。一方、
n+層8には、拡散係数が大きいものを用いると深さ方向
の接合位置が深くなり、ゲートにスレッショルド電圧を
印加する以前に電流が流れてしまうパンチスルーの原因
になるので、拡散係数は小さいものがよく、ヒ素が用い
られている。As shown in the figure, in the n-type MOS transistor having the LDD structure, a drain is formed by two layers of a film with a low impurity concentration on the gate side (n − layer 6) and a layer with a high impurity concentration on the outside (n + layer 8). ing. The impurity concentration of the p-type substrate in the channel region 7 and
The high electric field generated by the concentration gap of the n + layer (8)
By forming the n - layer (6), the electric field distribution gradually changes from the channel toward the drain, and the electric field is relaxed. In order to alleviate the electric field, it is essential that the impurity concentration gradually increases from the channel side end of the n − layer (6) toward the n + layer. Considering this point, an impurity having a large diffusion coefficient during the heat treatment after the ion implantation may be used for the n − layer 6. Usually, phosphorus (P) and arsenic (As) are used for the n-type impurity, but phosphorus is used for the n − layer 6 because phosphorus has a larger diffusion coefficient. on the other hand,
If a material having a large diffusion coefficient is used for the n + layer 8, the junction position in the depth direction becomes deep, which causes a punch-through in which a current flows before a threshold voltage is applied to the gate. Smaller ones are better and arsenic is used.
素子が微細化してくると、パンチスルーの問題がある
ので、ソース/ドレイン領域の深さ方向の接合深さは小
さくする必要があり、熱処理温度は不純物があまり拡散
しないように低温になってきているが、これでは、n-層
6の横方向の不純物分布が電界を著しく緩和するほどな
だらかな分布となるには至ってない。As the element becomes finer, there is a problem of punch-through. Therefore, it is necessary to reduce the junction depth in the depth direction of the source / drain region, and the heat treatment temperature becomes lower so that impurities do not diffuse much. However, in this case, the impurity distribution in the lateral direction of the n − layer 6 does not become such a gentle distribution that the electric field is remarkably reduced.
従来のLDD構造によるMOSトランジスタは以上のように
構成されており、その微細化に伴いドレイン近傍で高電
界を十分緩和することができず、ホットキャリアにより
ゲート酸化膜2が劣化するという問題点があり、またゲ
ート酸化膜上の配線であるポリシリコン3は高抵抗であ
り高速スイッチングができないという問題点があった。The conventional MOS transistor having the LDD structure is configured as described above. However, with the miniaturization, a high electric field cannot be sufficiently relaxed near the drain, and the gate oxide film 2 is deteriorated by hot carriers. In addition, there is a problem that the polysilicon 3 as the wiring on the gate oxide film has high resistance and cannot perform high-speed switching.
本発明は上記のような問題点を解消するためになされ
たもので、ドレインの横方向の不純物の濃度分布変化を
よりなだらかにでき、またゲート配線であるポリシリコ
ンを低抵抗化できる半導体装置の製造方法を得ることを
目的としている。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and it is an object of the present invention to provide a semiconductor device capable of more smoothly changing the concentration distribution of the impurity in the lateral direction of the drain and reducing the resistance of polysilicon as a gate wiring. It aims to obtain a manufacturing method.
本発明に係る半導体装置の製造方法は、シリコンウエ
ハにMOS(Metal Oxide Silicon)トランジスタを作成す
る際、ドレイン形成用の不純物の注入を行う前に、ドレ
インn-層を形成する領域とゲート上の配線であるポリシ
リコン層とにシリコンの注入を行うようにしたものであ
る。In the method of manufacturing a semiconductor device according to the present invention, when a MOS (Metal Oxide Silicon) transistor is formed on a silicon wafer, a region for forming a drain n − layer and a region on a gate are formed before an impurity for drain formation is implanted. In this method, silicon is injected into a polysilicon layer serving as a wiring.
本発明に係る半導体装置の製造方法によれば、シリコ
ン基板上にゲートを作成した後、ドレインn-層を形成す
る領域及びゲート上のポリシリコン層にシリコンを注入
を行って、その後にドレイン形成のための不純物を注入
し熱処理を行うようにしたから、格子間シリコンと不純
物対による増速拡散によりチャネル領域からドレイン層
に向かってなだらかな濃度分布が得ることができ、ま
た、ゲート上の配線であるポリシリコン内のシリコン結
晶粒が大きくなり配線抵抗を低減できる。According to the method of manufacturing a semiconductor device according to the present invention, after forming a gate on a silicon substrate, silicon is implanted into a region for forming a drain n − layer and a polysilicon layer on the gate, and then a drain is formed. Is implanted and heat treatment is performed, so that a gradual concentration distribution can be obtained from the channel region toward the drain layer by the enhanced diffusion by the interstitial silicon and the impurity pair, and the wiring on the gate can be obtained. In this case, the silicon crystal grains in the polysilicon become large and the wiring resistance can be reduced.
以下、本発明の一実施例を図について説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第1図は、本発明の一実施例による半導体装置の製造
方法を示す断面工程図であり、本実施例ではn型MOSト
ランジスタの製造方法について述べる。図において、1
はシリコン基板、2はゲート酸化膜、3はポリシリコ
ン、4は酸化膜、5はレジストである。FIG. 1 is a sectional process view showing a method of manufacturing a semiconductor device according to one embodiment of the present invention. In this embodiment, a method of manufacturing an n-type MOS transistor will be described. In the figure, 1
Is a silicon substrate, 2 is a gate oxide film, 3 is polysilicon, 4 is an oxide film, and 5 is a resist.
次に製造工程について説明する。 Next, the manufacturing process will be described.
まず、第1図(a)に示すように、シリコン基板1
に、例えば、ボロン(B)を30keVで2×1012cm-2のチ
ャネルドーブ後、膜厚数+Å程度酸化しゲート酸化膜2
を形成する。次に、第1図(b)に示すように、配線の
ためのポリシリコン3を膜厚数千Å程度堆積し、ゲート
以外の領域のゲート酸化膜2とポリシリコン3をエッチ
ングにより除去する。この後、第1図(c)に示すよう
に、ドレインのn-層領域6となる領域およびゲート領域
以外の領域にレジスト5を例えば数千Å程度堆積し、こ
れをマスクとしてシリコンを例えば数十keVでn-層領域
とポリシリコン領域に注入する。この時、ゲートとレジ
ストとの間隔は例えば0.3ミクロン程度とする。次にレ
ジスト5を除去し、第1図(d)に示すように、ゲート
上に酸化膜4を形成してこれをマスクしてヒ素またはリ
ンをイオン注入してn-層を形成する。この後、酸化膜を
堆積後、異方性エッチングによりサイドウォール9を形
成し、第1図(e)に示すように、ヒ素をイオン注入し
てn+層8を形成する。なお図中には示していないが、こ
の後、熱処理することにより各不純物はシリコン結晶の
格子位置に入り電気的に活性化される。First, as shown in FIG.
Next, for example, after boron (B) is channel-dove at 2 × 10 12 cm −2 at 30 keV, the gate oxide film 2 is oxidized by a thickness of about + Å.
To form Next, as shown in FIG. 1 (b), a polysilicon 3 for wiring is deposited to a thickness of about several thousand Å, and the gate oxide film 2 and the polysilicon 3 in regions other than the gate are removed by etching. Thereafter, as shown in FIG. 1 (c), a resist 5 is deposited, for example, in the region other than the region serving as the n − layer region 6 of the drain and the gate region, for example, in the order of several thousand .ANG. At 10 keV, it is implanted into the n - layer region and the polysilicon region. At this time, the distance between the gate and the resist is, for example, about 0.3 μm. Next, the resist 5 is removed, and as shown in FIG. 1 (d), an oxide film 4 is formed on the gate, this is masked, and arsenic or phosphorus is ion-implanted to form an n − layer. Thereafter, after depositing an oxide film, a sidewall 9 is formed by anisotropic etching, and arsenic is ion-implanted to form an n + layer 8 as shown in FIG. Although not shown in the drawing, after that, each of the impurities enters the lattice position of the silicon crystal and is electrically activated by heat treatment.
本実施例では、熱処理時に、格子間シリコンが存在す
るので、不純物は格子間シリコンと対を形成する。対を
形成することにより、シリコン基板内を拡散するのに必
要なエネルギー障壁が下げられ、実効的な拡散係数が増
加し、通常より増速拡散をする。In this embodiment, the interstitial silicon is present during the heat treatment, so that the impurities form a pair with the interstitial silicon. By forming the pair, the energy barrier required for diffusion in the silicon substrate is reduced, the effective diffusion coefficient is increased, and the diffusion is performed at a higher speed than usual.
従って、熱処理温度が低温であっても、横方向および
深さ方向の不純物分布はなだらかになる。第2図は、ソ
ース/ドレイン間の横方向の不純物分布の概要を示す。
実線10はシリコン注入後に熱処理したときの不純物分
布、破線11はシリコン注入せずに熱処理したときの不純
物分布の概要が示されている。Therefore, even if the heat treatment temperature is low, the impurity distribution in the lateral direction and the depth direction becomes gentle. FIG. 2 shows an outline of the impurity distribution in the lateral direction between the source and the drain.
The solid line 10 indicates the impurity distribution when heat treatment is performed after silicon implantation, and the broken line 11 indicates the outline of impurity distribution when heat treatment is performed without silicon implantation.
また、シリコン注入をすることにより、ドレイン領域
6、8は準アモルファス化しているのでリンまたはヒ素
を注入するときにチャネリングが生せず浅い接合形成も
同時に可能である。In addition, since the drain regions 6 and 8 are made quasi-amorphous by implanting silicon, channeling does not occur when phosphorus or arsenic is implanted, so that a shallow junction can be formed at the same time.
一方ゲート上のポリシリコン3中には無数の小さなシ
リコン結晶粒が存在し、結晶粒内の不純物濃度を高く
し、また、結晶粒のポリシリコン全体の抵抗を小さくす
ることができる。ポリシリコンにシリコンを注入した後
熱処理をすると結晶粒の大きさが大きくなる。この現象
を利用して、ゲート上の配線であるポリシリコン3にシ
リコン注入後熱処理をすると、ポリシリコン3内の個々
のシリコン結晶の大きさが大きくなり、抵抗を下げるこ
とができる。On the other hand, innumerable small silicon crystal grains are present in the polysilicon 3 on the gate, and the impurity concentration in the crystal grains can be increased, and the resistance of the crystal polysilicon as a whole can be reduced. When heat treatment is performed after injecting silicon into polysilicon, the size of crystal grains increases. By utilizing this phenomenon and performing heat treatment after injecting silicon into the polysilicon 3 serving as the wiring on the gate, the size of each silicon crystal in the polysilicon 3 increases, and the resistance can be reduced.
以上のようにこの発明によれば、MOS型トランジスタ
の製造方法において、基板上にゲートを形成した後、ド
レインのn-層を形成する領域およびゲート配線であるポ
リシリコンにシリコンを注入し、この後ドレイン形成用
の不純物を注入して熱処理をするようにしたので、n-層
の横方向の不純物分布がなだらかになり電界は緩和さ
れ、これにより、ホットキャリアによるゲート酸化膜の
劣化が抑えられ、信頼性が高いMOSトランジスタを実現
することができるとともに、ゲート配線のポリシリコン
のシリコン結晶の大きさは熱処理後に大きくなり、抵抗
が下がるため、スイッチングが高速のMOSトランジスタ
が実現できる効果がある。As described above, according to the present invention, in a method of manufacturing a MOS transistor, after forming a gate on a substrate, silicon is implanted into a region for forming an n − layer of a drain and polysilicon which is a gate wiring. Since heat treatment is performed by injecting impurities for forming the drain later, the impurity distribution in the lateral direction of the n − layer becomes gentle and the electric field is relaxed, thereby suppressing the deterioration of the gate oxide film due to hot carriers. In addition, a highly reliable MOS transistor can be realized, and the size of the silicon crystal of polysilicon of the gate wiring becomes large after the heat treatment, and the resistance decreases, so that there is an effect that a MOS transistor with high switching speed can be realized.
第1図は本発明の一実施例による半導体装置の製造方法
を示す断面工程図、第2図はソース/ドレイン間の不純
物濃度分布を示す図、第3図はLDD構造のn型MOSトラン
ジスタの構造を示す断面図である 図において、1はシリコン基板、2はゲート酸化膜、3
はポリシリコン、4は酸化膜、5はレジスト、6はn
-層、7はチャネル領域、8はn+層、9はサイドウォー
ルである。 なお図中同一符号は同一又は相当部分を示す。FIG. 1 is a sectional process view showing a method of manufacturing a semiconductor device according to one embodiment of the present invention, FIG. 2 is a view showing an impurity concentration distribution between a source and a drain, and FIG. FIG. 1 is a cross-sectional view showing the structure. In the figure, 1 is a silicon substrate, 2 is a gate oxide film, 3
Is polysilicon, 4 is an oxide film, 5 is a resist, 6 is n
- layer 7 is the channel region, the 8 n + layer, and 9 denotes a sidewall. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
するMOS(Metal Oxide Silicon)トランジスタを形成す
る半導体装置の製造方法において、 シリコン基板上にゲート酸化膜と、該酸化膜の上に設け
られたポリシリコンの配線層からなるゲートを形成する
工程と、 上記シリコン基板のうち上記低濃度不純物層を形成する
領域のみにシリコンをイオン注入する工程と、 ドレイン形成用の不純物の注入を行なった後熱処理をす
る工程とを含むことを特徴とする半導体装置の製造方
法。A method of manufacturing a semiconductor device having a MOS (Metal Oxide Silicon) transistor having a low concentration impurity layer formation region near a gate, comprising: a gate oxide film provided on a silicon substrate; and a gate oxide film provided on the oxide film. Forming a gate made of a polysilicon wiring layer, implanting silicon only in a region of the silicon substrate where the low concentration impurity layer is to be formed, and implanting an impurity for forming a drain. Performing a heat treatment.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23779890A JP2608627B2 (en) | 1990-09-06 | 1990-09-06 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP23779890A JP2608627B2 (en) | 1990-09-06 | 1990-09-06 | Method for manufacturing semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04116834A JPH04116834A (en) | 1992-04-17 |
JP2608627B2 true JP2608627B2 (en) | 1997-05-07 |
Family
ID=17020579
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP23779890A Expired - Lifetime JP2608627B2 (en) | 1990-09-06 | 1990-09-06 | Method for manufacturing semiconductor device |
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Country | Link |
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-
1990
- 1990-09-06 JP JP23779890A patent/JP2608627B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH04116834A (en) | 1992-04-17 |
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