JP2605392B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、さらに詳しくは、バ
イポーラ集積回路において、逆方向電圧の印加により降
伏させて用いるツェナーダイオード構造の改良に係るも
のである。
イポーラ集積回路において、逆方向電圧の印加により降
伏させて用いるツェナーダイオード構造の改良に係るも
のである。
従来例によるこの種のツェナーダイオードとして、こ
ゝでは、バイポーラ集積回路における縦型NPNトランジ
スタのエミッタとベースとを利用して形成されるツェナ
ーダイオード（エミッタ・ベースツェナー）の模式的に
表わした断面構成を第２図に示す。
ゝでは、バイポーラ集積回路における縦型NPNトランジ
スタのエミッタとベースとを利用して形成されるツェナ
ーダイオード（エミッタ・ベースツェナー）の模式的に
表わした断面構成を第２図に示す。
この第２図の従来例構成において、ｐ型シリコン基板
１上には、エピタキシャル成長法によつてｎ型エピタキ
シャル層２（以下,n型エピ層と呼ぶ）を堆積させ、かつ
このｎ型エピ層２内にボロンＢなどを選択的に注入しか
つ熱拡散させてｐ型分離層３を形成してある。こゝで、
このｐ型分離層３は、ｎ型エピ層２内にそれぞれに形成
される半導体素子間の分離をなす。
１上には、エピタキシャル成長法によつてｎ型エピタキ
シャル層２（以下,n型エピ層と呼ぶ）を堆積させ、かつ
このｎ型エピ層２内にボロンＢなどを選択的に注入しか
つ熱拡散させてｐ型分離層３を形成してある。こゝで、
このｐ型分離層３は、ｎ型エピ層２内にそれぞれに形成
される半導体素子間の分離をなす。
また、前記ｐ型分離層３間でのｎ型エピ層２内の上層
部には、その中央部分にボロンイオンB+などを広く選択
的に注入しかつ拡散させてｐ型ベース層４を形成し、か
つこのｐ型ベース層４の一部分にあつても、ボロンＢな
どを選択的に注入しかつ拡散させてp+型拡散層５を形成
してある。こゝで、このp+型拡散層５は、ｐ型ベース層
４と後述する金属配線とのコンタクト抵抗を低下させる
ために設けられる。
部には、その中央部分にボロンイオンB+などを広く選択
的に注入しかつ拡散させてｐ型ベース層４を形成し、か
つこのｐ型ベース層４の一部分にあつても、ボロンＢな
どを選択的に注入しかつ拡散させてp+型拡散層５を形成
してある。こゝで、このp+型拡散層５は、ｐ型ベース層
４と後述する金属配線とのコンタクト抵抗を低下させる
ために設けられる。
そして、前記ｐ型ベース層４の他の部分の上層部に
は、同様に砒素イオンAs+などを選択的に注入しかつ拡
散させてn+型エミッタ層６を形成してある。こゝで、こ
のn+型エミッタ層６は、その底面側および側面側におい
てｐ型ベース層４との間にpn接合を形成する。
は、同様に砒素イオンAs+などを選択的に注入しかつ拡
散させてn+型エミッタ層６を形成してある。こゝで、こ
のn+型エミッタ層６は、その底面側および側面側におい
てｐ型ベース層４との間にpn接合を形成する。
さらに、前記p+型拡散層５およびn+型エミッタ層６を
含むｐ型ベース層４と前記ｎ型エピ層２との各上面に
は、一連のシリコン酸化膜10を被膜させると共に、この
シリコン酸化膜10に開穿させた各開孔10aを通して、こ
れらのp+型拡散層５とn+型エミッタ層６とのそれぞれ
に、各別の金属配線９を電気的に接続させ、かつまた、
これらの各金属配線９およびシリコン酸化膜10の全面
を、例えば、プラズマCVD法により250〜400℃程度の温
度下で堆積させる耐湿性の高いプラズマ窒化膜11によつ
て保護被覆したものである。
含むｐ型ベース層４と前記ｎ型エピ層２との各上面に
は、一連のシリコン酸化膜10を被膜させると共に、この
シリコン酸化膜10に開穿させた各開孔10aを通して、こ
れらのp+型拡散層５とn+型エミッタ層６とのそれぞれ
に、各別の金属配線９を電気的に接続させ、かつまた、
これらの各金属配線９およびシリコン酸化膜10の全面
を、例えば、プラズマCVD法により250〜400℃程度の温
度下で堆積させる耐湿性の高いプラズマ窒化膜11によつ
て保護被覆したものである。
なお、同図中，符号12は逆降伏を発生する領域であ
る。
る。
すなわち，以上の装置構成において、ｐ型ベース層４
とn+型エミッタ層６とのpn接合により、所期通りのツェ
ナーダイオード構造を得るのである。
とn+型エミッタ層６とのpn接合により、所期通りのツェ
ナーダイオード構造を得るのである。
またこゝで、第３図には、前記ツェナーダイオード構
造でのｐ型ベース層４とn+型エミッタ層６との深さ方向
における不純物プロファイルを示してあつて、同図中、
NDはn+型エミッタ層６におけるドナー濃度、NAはｐ型ベ
ース層４におけるアクセプタ濃度であり、第４図には、
同上ツェナーダイオードの電流Ｉ−電圧Ｖ特性を示し、
第５図には、同上ツェナーダイオードでの逆方向電圧印
加時間に対する降伏電圧VZの経時変化を示してあつて、
ツェナーダイオードを逆方向降伏状態で使用し続けた場
合，逆方向降伏電圧が上昇してゆく状態を表わしてい
る。
造でのｐ型ベース層４とn+型エミッタ層６との深さ方向
における不純物プロファイルを示してあつて、同図中、
NDはn+型エミッタ層６におけるドナー濃度、NAはｐ型ベ
ース層４におけるアクセプタ濃度であり、第４図には、
同上ツェナーダイオードの電流Ｉ−電圧Ｖ特性を示し、
第５図には、同上ツェナーダイオードでの逆方向電圧印
加時間に対する降伏電圧VZの経時変化を示してあつて、
ツェナーダイオードを逆方向降伏状態で使用し続けた場
合，逆方向降伏電圧が上昇してゆく状態を表わしてい
る。
一般的に、この種のバイポーラ集積回路内に設けられ
るツェナーダイオードでは、通常の場合，縦型NPNトラ
ンジスタでのベースをアノード（ｐ型ベース層４に対
応）とし、そのエミッタをカソード（n+型エミッタ層６
に対応）として、これらのアノードとカソード間に逆方
向電圧（カソードの電位をアノードの電位より高くと
る）を印加させたときの降伏電圧特性（第５図）を利用
することにより、これを定電圧回路とかサージ保護回路
などに用いるのである。
るツェナーダイオードでは、通常の場合，縦型NPNトラ
ンジスタでのベースをアノード（ｐ型ベース層４に対
応）とし、そのエミッタをカソード（n+型エミッタ層６
に対応）として、これらのアノードとカソード間に逆方
向電圧（カソードの電位をアノードの電位より高くと
る）を印加させたときの降伏電圧特性（第５図）を利用
することにより、これを定電圧回路とかサージ保護回路
などに用いるのである。
そして、前記構成による従来のツェナーダイオード
は、第３図に示すような不純物プロファイルを有してお
り、その降伏電圧VZがベース濃度の高い領域でほゞ決め
られるために、この従来例構成の場合には、第２図に示
した基板側のシリコンとシリコン酸化膜10との間，つま
り、Si−SiO2の界面付近の領域部分12において、この場
合での降伏現象を生ずることになる。
は、第３図に示すような不純物プロファイルを有してお
り、その降伏電圧VZがベース濃度の高い領域でほゞ決め
られるために、この従来例構成の場合には、第２図に示
した基板側のシリコンとシリコン酸化膜10との間，つま
り、Si−SiO2の界面付近の領域部分12において、この場
合での降伏現象を生ずることになる。
しかしながら、前記した構成による従来のツェナーダ
イオードでは、先にも述べたように、Si−SiO2の界面付
近の領域部分12において降伏現象を生じさせているため
に、このSi−SiO2界面に対してあるダメージを与えた状
態で、第５図に示されているように、電圧を印加し続け
た場合，その影響によつて降伏電圧VZが徐々に上昇する
と云う問題点がある。
イオードでは、先にも述べたように、Si−SiO2の界面付
近の領域部分12において降伏現象を生じさせているため
に、このSi−SiO2界面に対してあるダメージを与えた状
態で、第５図に示されているように、電圧を印加し続け
た場合，その影響によつて降伏電圧VZが徐々に上昇する
と云う問題点がある。
こゝで、第５図は、前記ツェナーダイオードに直流電
圧8Vを印加し、電流密度100μA/μm2の電流を継続して
流したときの降伏電圧VZの経時変化を示しており、この
場合のプラズマ窒化膜11中の水素濃度は、約５×1022cm
-3程度であるものと推定される。
圧8Vを印加し、電流密度100μA/μm2の電流を継続して
流したときの降伏電圧VZの経時変化を示しており、この
場合のプラズマ窒化膜11中の水素濃度は、約５×1022cm
-3程度であるものと推定される。
ところで、この第５図に示されている降伏電圧VZの経
時変化についてのメカニズムは、未だ解明されるに至つ
ていないが、これが印加電圧，電流密度，ベースの表面
濃度，およびプラズマ窒化膜中での水素濃度などに依存
することが判明しており、これらの各点からして、次の
ようなモデルが考えられる。
時変化についてのメカニズムは、未だ解明されるに至つ
ていないが、これが印加電圧，電流密度，ベースの表面
濃度，およびプラズマ窒化膜中での水素濃度などに依存
することが判明しており、これらの各点からして、次の
ようなモデルが考えられる。
つまり、この従来例構成によるツェナーダイオードに
おいては、エミッタ（n+型エミッタ層６に対応）・ベー
ス（ｐ型ベース層４に対応）接合に対して、逆方向に印
加される高電界により、電子および正孔が移動し、この
高エネルギーを得た電子および正孔（以下，ホットキャ
リアと呼ぶ）がシリコン酸化膜10に注入される。またこ
ゝで、プラズマ窒化膜11は、素子構成に対する保護効果
が大きいことから、集積回路の最終パシベーション膜と
して欠かせない絶縁膜であるが、一方で、その膜中に多
量の水素を含んでいるために、膜形成後，比較的低温に
よる熱処理のみで、膜中に含まれている水素がシリコン
酸化膜10の領域にまで拡散されることになり、このシリ
コン酸化膜10中に拡散された水素と、前記のようにして
同シリコン酸化膜10中に注入されるホットキャリアとの
間に次式の反応を生ずることになる。
おいては、エミッタ（n+型エミッタ層６に対応）・ベー
ス（ｐ型ベース層４に対応）接合に対して、逆方向に印
加される高電界により、電子および正孔が移動し、この
高エネルギーを得た電子および正孔（以下，ホットキャ
リアと呼ぶ）がシリコン酸化膜10に注入される。またこ
ゝで、プラズマ窒化膜11は、素子構成に対する保護効果
が大きいことから、集積回路の最終パシベーション膜と
して欠かせない絶縁膜であるが、一方で、その膜中に多
量の水素を含んでいるために、膜形成後，比較的低温に
よる熱処理のみで、膜中に含まれている水素がシリコン
酸化膜10の領域にまで拡散されることになり、このシリ
コン酸化膜10中に拡散された水素と、前記のようにして
同シリコン酸化膜10中に注入されるホットキャリアとの
間に次式の反応を生ずることになる。
e-＋h+＋H2→2H そして、この注入される電子と正孔との結合エネルギ
ーが、同式のようにH2分子の結合（Ｈ−Ｈの結合エネル
ギーは、約4.5eV）である）を切る働きをなし、かつこ
のようにして解離されたＨ原子が、Si−SiO2の界面で、 SiH＋Ｈ→Si＊＋H2 なる反応によつて、界面準位となるSi＊（３価のSi）を
発生する。
ーが、同式のようにH2分子の結合（Ｈ−Ｈの結合エネル
ギーは、約4.5eV）である）を切る働きをなし、かつこ
のようにして解離されたＨ原子が、Si−SiO2の界面で、 SiH＋Ｈ→Si＊＋H2 なる反応によつて、界面準位となるSi＊（３価のSi）を
発生する。
すなわち，このようにホットキャリアの注入によつて
アクセプタ型の界面準位が発生すると、エミッタ（n+型
エミッタ層６に対応）・ベース（ｐ型ベース層４に対
応）接合でのSi−SiO2の界面付近の電界が緩和され、第
５図に見られるように、その降伏電圧VZが高くなるので
ある。
アクセプタ型の界面準位が発生すると、エミッタ（n+型
エミッタ層６に対応）・ベース（ｐ型ベース層４に対
応）接合でのSi−SiO2の界面付近の電界が緩和され、第
５図に見られるように、その降伏電圧VZが高くなるので
ある。
この発明は、従来のこのような問題点を解消するため
になされたもので、その目的とするところは、pn接合上
に形成されるシリコン酸化膜とかプラズマ窒化膜などの
層構成によつて特性上の影響を受けることなく、安定な
定電圧を得られるようにした，この種の半導体装置，こ
ゝでは、ツェナーダイオードを提供することである。
になされたもので、その目的とするところは、pn接合上
に形成されるシリコン酸化膜とかプラズマ窒化膜などの
層構成によつて特性上の影響を受けることなく、安定な
定電圧を得られるようにした，この種の半導体装置，こ
ゝでは、ツェナーダイオードを提供することである。
前記目的を達成するために、この発明に係る半導体装
置は、ダイオードを構成するｐ型ベース層，およびその
内部のn+型エミッタ層によるpn接合部にあつて、n+型エ
ミッタ層の側面上部にn-型拡散層，およびその外側にｐ
型ベース層よりも高不純物濃度のｐ型拡散層をそれぞれ
に形成させたものである。
置は、ダイオードを構成するｐ型ベース層，およびその
内部のn+型エミッタ層によるpn接合部にあつて、n+型エ
ミッタ層の側面上部にn-型拡散層，およびその外側にｐ
型ベース層よりも高不純物濃度のｐ型拡散層をそれぞれ
に形成させたものである。
すなわち，この発明は、第１導電型の第１の半導体層
と、この第１の半導体層内に選択的に形成された第２導
電型の第２の高濃度半導体層との接合によるダイオード
を有し、これらの第1,第２の各半導体層上を酸化膜で絶
縁させ、かつこの酸化膜上をプラズマ窒化膜で保護被覆
させた半導体装置において、第２導電型の第２の高濃度
半導体層よりも不純物濃度を充分に低くした第２導電型
の第３の低濃度半導体層を、第２の高濃度半導体層の側
面上部に、この第２の高濃度半導体層との境界が第２の
高濃度半導体層の表面に達するように形成すると共に、
第３の低濃度半導体層の外側に、第１導電型の第１の半
導体層よりも不純物濃度を高くした第１導電型の第４の
高濃度不純物層を形成させたことを特徴とする半導体装
置である。
と、この第１の半導体層内に選択的に形成された第２導
電型の第２の高濃度半導体層との接合によるダイオード
を有し、これらの第1,第２の各半導体層上を酸化膜で絶
縁させ、かつこの酸化膜上をプラズマ窒化膜で保護被覆
させた半導体装置において、第２導電型の第２の高濃度
半導体層よりも不純物濃度を充分に低くした第２導電型
の第３の低濃度半導体層を、第２の高濃度半導体層の側
面上部に、この第２の高濃度半導体層との境界が第２の
高濃度半導体層の表面に達するように形成すると共に、
第３の低濃度半導体層の外側に、第１導電型の第１の半
導体層よりも不純物濃度を高くした第１導電型の第４の
高濃度不純物層を形成させたことを特徴とする半導体装
置である。
すなわち，この発明においては、第１導電型の第１の
半導体層，および第２導電型の第２の高濃度半導体層に
よるダイオード接合が酸化膜に接する部分にあつて、第
２の高濃度半導体層の側面上部に、この第２の高濃度半
導体層よりも不純物濃度を充分に低くした第２導電型の
第３の低濃度半導体層と、その外側に、第１の半導体層
よりも不純物濃度を高くした第１導電型の第４の高濃度
半導体層とをそれぞれに形成させたので、降伏時におけ
るダイオード接合の酸化膜に接する界面，つまりSi−Si
O2の界面付近の電界が緩和され、その降伏がこのSi−Si
O2界面よりもSi側のバルク内で生ずるようになり，降伏
電圧の上昇，ひいては、装置特性の劣化を格段に低減さ
せ得る。
半導体層，および第２導電型の第２の高濃度半導体層に
よるダイオード接合が酸化膜に接する部分にあつて、第
２の高濃度半導体層の側面上部に、この第２の高濃度半
導体層よりも不純物濃度を充分に低くした第２導電型の
第３の低濃度半導体層と、その外側に、第１の半導体層
よりも不純物濃度を高くした第１導電型の第４の高濃度
半導体層とをそれぞれに形成させたので、降伏時におけ
るダイオード接合の酸化膜に接する界面，つまりSi−Si
O2の界面付近の電界が緩和され、その降伏がこのSi−Si
O2界面よりもSi側のバルク内で生ずるようになり，降伏
電圧の上昇，ひいては、装置特性の劣化を格段に低減さ
せ得る。
以下、この発明に係る半導体装置の一実施例につき、
第１図を参照して詳細に説明する。
第１図を参照して詳細に説明する。
第１図はこの実施例によるツェナーダイオードを適用
した半導体装置の概要構成を模式的に示す断面図であ
り、この第１図実施例構成において、前記した第２図従
来例構成と同一符号は同一または相当部分を示してい
る。
した半導体装置の概要構成を模式的に示す断面図であ
り、この第１図実施例構成において、前記した第２図従
来例構成と同一符号は同一または相当部分を示してい
る。
すなわち，この第１図に示す実施例構成においても、
ｐ型シリコン基板１上には、エピタキシャル成長法によ
り、ｎ型エピ層２を堆積させ、かつこのｎ型エピ層２内
にボロンＢなどを選択的に注入しかつ拡散させて半導体
素子間の分離をなすためのｐ型分離層３を形成してあ
る。
ｐ型シリコン基板１上には、エピタキシャル成長法によ
り、ｎ型エピ層２を堆積させ、かつこのｎ型エピ層２内
にボロンＢなどを選択的に注入しかつ拡散させて半導体
素子間の分離をなすためのｐ型分離層３を形成してあ
る。
そして、前記ｐ型分離層３間でのｎ型エピ層２の上層
中央部分には、こゝでも、ボロンイオンB+などを広く選
択的に注入しかつ拡散させてｐ型ベース層４を形成する
と共に、このｐ型ベース層４の一部分に、ボロンＢなど
を選択的に注入しかつ拡散させてコンタクト抵抗を低下
させるためのp+型拡散層５を形成し、さらに、他の部分
の上層部に、砒素イオンAs+などを選択的に注入し拡散
させてｐ型ベース層４との間にpn接合をもつn+型エミッ
タ層６を形成してある。
中央部分には、こゝでも、ボロンイオンB+などを広く選
択的に注入しかつ拡散させてｐ型ベース層４を形成する
と共に、このｐ型ベース層４の一部分に、ボロンＢなど
を選択的に注入しかつ拡散させてコンタクト抵抗を低下
させるためのp+型拡散層５を形成し、さらに、他の部分
の上層部に、砒素イオンAs+などを選択的に注入し拡散
させてｐ型ベース層４との間にpn接合をもつn+型エミッ
タ層６を形成してある。
また、前記n+型エミッタ層６での側面の上部にあつ
て、このn+型エミッタ層６よりもドナー濃度NDを充分に
低くしたn-型拡散層7,およびこのn-型拡散層７の外側
に、前記ｐ型ベース層４よりもアクセプタ濃度NAを高く
したｐ型拡散層８をそれぞれに形成させ、これらのｐ型
ベース層４と、n-型拡散層7,およびｐ型拡散層８を含む
n+型エミッタ層６とのpn接合によつてツェナーダイオー
ドを構成させる。
て、このn+型エミッタ層６よりもドナー濃度NDを充分に
低くしたn-型拡散層7,およびこのn-型拡散層７の外側
に、前記ｐ型ベース層４よりもアクセプタ濃度NAを高く
したｐ型拡散層８をそれぞれに形成させ、これらのｐ型
ベース層４と、n-型拡散層7,およびｐ型拡散層８を含む
n+型エミッタ層６とのpn接合によつてツェナーダイオー
ドを構成させる。
こゝで、前記n-型拡散層7,およびｐ型拡散層８につい
ては、まず、ｎ型不純物を多量に含んで選択的に設けら
れるポリシリコンからの拡散によつて前記n+型エミッタ
層６を形成させた上で、続いて、このポリシリコンをマ
スクに用い、例えば、このn+型エミッタ層６の周囲にあ
つて、高濃度のｐ型不純物と低濃度のｎ型不純物とをそ
れぞれ選択的に拡散させることにより、これらを容易に
形成し得る。
ては、まず、ｎ型不純物を多量に含んで選択的に設けら
れるポリシリコンからの拡散によつて前記n+型エミッタ
層６を形成させた上で、続いて、このポリシリコンをマ
スクに用い、例えば、このn+型エミッタ層６の周囲にあ
つて、高濃度のｐ型不純物と低濃度のｎ型不純物とをそ
れぞれ選択的に拡散させることにより、これらを容易に
形成し得る。
そしてまた、前記ｐ型ベース層4,p+型拡散層５および
n+型エミッタ層６の各上面には、これら各層4,5でのpn
接合のn-型拡散層7,およびｐ型拡散層８を含んで一連の
シリコン酸化膜10を被覆させると共に、このシリコン酸
化膜10に開穿させた各開孔10aを通して、前記p+型拡散
層５とn+型エミッタ層６とのそれぞれに、各別の金属配
線９を電気的に接続させ、さらに、これらの各金属配線
９およびシリコン酸化膜10の全面を、例えば、プラズマ
CVD法により250〜400℃程度の温度下で堆積させる耐湿
性の高いプラズマ窒化膜11によつて保護被覆したもので
ある。
n+型エミッタ層６の各上面には、これら各層4,5でのpn
接合のn-型拡散層7,およびｐ型拡散層８を含んで一連の
シリコン酸化膜10を被覆させると共に、このシリコン酸
化膜10に開穿させた各開孔10aを通して、前記p+型拡散
層５とn+型エミッタ層６とのそれぞれに、各別の金属配
線９を電気的に接続させ、さらに、これらの各金属配線
９およびシリコン酸化膜10の全面を、例えば、プラズマ
CVD法により250〜400℃程度の温度下で堆積させる耐湿
性の高いプラズマ窒化膜11によつて保護被覆したもので
ある。
従つて、前記のようにして構成されるツェナーダイオ
ード構造においては、ｐ型ベース層４との間にpn接合を
形成するn+型エミッタ層６の側面上部に、このn+型エミ
ッタ層６よりも充分に不純物濃度を低くしたn-型拡散層
７を、また、このn-型拡散層７の外側に、ｐ型ベース層
４よりも不純物濃度を高くしたｐ型拡散層８をそれぞれ
に形成させたので、降伏時におけるpn接合のシリコン酸
化膜によるSi−SiO2の界面付近の電界が緩和され、その
降伏がこのSi−SiO2界面よりもSi側のバルク内で生ずる
ようになつて、シリコン酸化膜中へのキャリアの注入を
著るしく低減させ得るものであり、この結果，界面準位
などの発生を効果的に抑制して、この界面準位などの影
響によるベース層表面の空乏化，ひいては、ツェナー降
伏電圧の経時変化を防止でき、装置の信頼性を格段に向
上し得るのである。
ード構造においては、ｐ型ベース層４との間にpn接合を
形成するn+型エミッタ層６の側面上部に、このn+型エミ
ッタ層６よりも充分に不純物濃度を低くしたn-型拡散層
７を、また、このn-型拡散層７の外側に、ｐ型ベース層
４よりも不純物濃度を高くしたｐ型拡散層８をそれぞれ
に形成させたので、降伏時におけるpn接合のシリコン酸
化膜によるSi−SiO2の界面付近の電界が緩和され、その
降伏がこのSi−SiO2界面よりもSi側のバルク内で生ずる
ようになつて、シリコン酸化膜中へのキャリアの注入を
著るしく低減させ得るものであり、この結果，界面準位
などの発生を効果的に抑制して、この界面準位などの影
響によるベース層表面の空乏化，ひいては、ツェナー降
伏電圧の経時変化を防止でき、装置の信頼性を格段に向
上し得るのである。
なお、前記実施例構成においては、ベース・エミッタ
ツェナーダイオードの場合について述べたが、p+型拡散
層５・エミッタの組み合せであつてもよく、また、この
実施例構成では、n+p接合の場合であるが、p+n接合であ
つてもよいことは勿論である。
ツェナーダイオードの場合について述べたが、p+型拡散
層５・エミッタの組み合せであつてもよく、また、この
実施例構成では、n+p接合の場合であるが、p+n接合であ
つてもよいことは勿論である。
以上詳述したように、この発明によれば、第１導電型
の第１の半導体層と、この第１の半導体層内に選択的に
形成された第２導電型の第２の高濃度半導体層との接合
によるダイオードを有し、これらの第１、第２の各半導
体層上を酸化膜で絶縁させ、かつこの酸化膜上をプラズ
マ窒化膜で保護被覆させた半導体装置において、第２導
電型の第２の高濃度半導体層よりも不純物濃度を充分に
低くした第２導電型の第３の低濃度半導体層を、第２の
高濃度半導体層の側面上部に、この第２の高濃度半導体
層との境界が第２の高濃度半導体層の表面に達するよう
に形成すると共に、第３の低濃度半導体層の外側に、第
１導電型の第１の半導体層よりも不純物濃度を高くした
第１導電型の第４の高濃度不純物層を形成させたから、
降伏時でのダイオード接合の酸化膜に接する界面付近，
つまり、Si−SiO2の界面付近の電界が緩和されて、この
Si−SiO2界面よりもSi側のバルク内で降伏を生じさせ、
これにより酸化膜中へのキャリアの注入を良好に低減し
て、界面準位などの発生を効果的に抑制でき、結果的に
ツェナー降伏電圧の経時変化を有効に防止して、装置の
信頼性を向上し得るものであり、また、構造自体も比較
的簡単で容易かつ安価に提供できるなどの優れた特長を
有するものである。なお、第４の高濃度半導体層は第１
の半導体層よりも不純物濃度を高くしているので、この
第４の高濃度半導体層と第２の高濃度半導体層との間で
降伏が生じ、上記の作用効果が確実かつ顕著となる。
の第１の半導体層と、この第１の半導体層内に選択的に
形成された第２導電型の第２の高濃度半導体層との接合
によるダイオードを有し、これらの第１、第２の各半導
体層上を酸化膜で絶縁させ、かつこの酸化膜上をプラズ
マ窒化膜で保護被覆させた半導体装置において、第２導
電型の第２の高濃度半導体層よりも不純物濃度を充分に
低くした第２導電型の第３の低濃度半導体層を、第２の
高濃度半導体層の側面上部に、この第２の高濃度半導体
層との境界が第２の高濃度半導体層の表面に達するよう
に形成すると共に、第３の低濃度半導体層の外側に、第
１導電型の第１の半導体層よりも不純物濃度を高くした
第１導電型の第４の高濃度不純物層を形成させたから、
降伏時でのダイオード接合の酸化膜に接する界面付近，
つまり、Si−SiO2の界面付近の電界が緩和されて、この
Si−SiO2界面よりもSi側のバルク内で降伏を生じさせ、
これにより酸化膜中へのキャリアの注入を良好に低減し
て、界面準位などの発生を効果的に抑制でき、結果的に
ツェナー降伏電圧の経時変化を有効に防止して、装置の
信頼性を向上し得るものであり、また、構造自体も比較
的簡単で容易かつ安価に提供できるなどの優れた特長を
有するものである。なお、第４の高濃度半導体層は第１
の半導体層よりも不純物濃度を高くしているので、この
第４の高濃度半導体層と第２の高濃度半導体層との間で
降伏が生じ、上記の作用効果が確実かつ顕著となる。
第１図はこの発明の一実施例によるツェナーダイオード
を適用した半導体装置の概要構成を模式的に示す断面図
であり、また、第２図は従来例によるツェナーダイオー
ドを適用した半導体装置の概要構成を模式的に示す断面
図、第３図は同上ツェナーダイオード構造でのｐ型ベー
ス層とn+型エミッタ層との深さ方向における不純物プロ
ファイルを示すグラフ、第４図は同上ツェナーダイオー
ドの電流−電圧特性図、第５図は同上ツェナーダイオー
ドでの逆方向電圧印加時間に対する降伏電圧の経時変化
を示すグラフである。 １……ｐ型シリコン基板、２……ｎ型エピタキシャル
層、３……ｐ型分離層、４……ｐ型ベース層（第１導電
型の第１の半導体層）、５……p+型拡散層、６……n+型
エミッタ層（第２導電型の第２の高濃度半導体層）、７
……n-型拡散層（第２導電型の第３の低濃度半導体
層）、８……ｐ型拡散層（第１導電型の第４の高濃度半
導体層）、９……金属配線、10……酸化膜、11……プラ
ズマ窒化膜、12……逆降伏を発生する領域。
を適用した半導体装置の概要構成を模式的に示す断面図
であり、また、第２図は従来例によるツェナーダイオー
ドを適用した半導体装置の概要構成を模式的に示す断面
図、第３図は同上ツェナーダイオード構造でのｐ型ベー
ス層とn+型エミッタ層との深さ方向における不純物プロ
ファイルを示すグラフ、第４図は同上ツェナーダイオー
ドの電流−電圧特性図、第５図は同上ツェナーダイオー
ドでの逆方向電圧印加時間に対する降伏電圧の経時変化
を示すグラフである。 １……ｐ型シリコン基板、２……ｎ型エピタキシャル
層、３……ｐ型分離層、４……ｐ型ベース層（第１導電
型の第１の半導体層）、５……p+型拡散層、６……n+型
エミッタ層（第２導電型の第２の高濃度半導体層）、７
……n-型拡散層（第２導電型の第３の低濃度半導体
層）、８……ｐ型拡散層（第１導電型の第４の高濃度半
導体層）、９……金属配線、10……酸化膜、11……プラ
ズマ窒化膜、12……逆降伏を発生する領域。
Claims (1)
- 【請求項１】第１導電型の第１の半導体層と、この第１
の半導体層内に選択的に形成された第２導電型の第２の
高濃度半導体層との接合によるダイオードを有し、これ
らの第１、第２の各半導体層上を酸化膜で絶縁させ、か
つこの酸化膜上をプラズマ窒化膜で保護被覆させた半導
体装置において、第２導電型の前記第２の高濃度半導体
層よりも不純物濃度を充分に低くした第２導電型の第３
の低濃度半導体層を、前記第２の高濃度半導体層の側面
上部に、この第２の高濃度半導体層との境界が前記第２
の高濃度半導体層の表面に達するように形成すると共
に、前記第３の低濃度半導体層の外側に、前記第１導電
型の第１の半導体層よりも不純物濃度を高くした第１導
電型の第４の高濃度不純物層を形成させたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058526A JP2605392B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058526A JP2605392B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237167A JPH02237167A (ja) | 1990-09-19 |
| JP2605392B2 true JP2605392B2 (ja) | 1997-04-30 |
Family
ID=13086874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058526A Expired - Fee Related JP2605392B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605392B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793424B2 (ja) * | 1992-03-27 | 1995-10-09 | 工業技術院長 | サージ防護デバイス |
| JP5927056B2 (ja) * | 2012-06-14 | 2016-05-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756784A (en) * | 1980-09-24 | 1982-04-05 | Tokyo Shibaura Electric Co | Spacer |
| JPS58197856A (ja) * | 1982-05-14 | 1983-11-17 | Nec Corp | 半導体装置 |
| EP0109888A3 (en) * | 1982-11-12 | 1987-05-20 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Subsurface zener diode |
| JPS61294827A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-03-10 JP JP1058526A patent/JP2605392B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02237167A (ja) | 1990-09-19 |
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Legal Events
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