JP2592559B2 - 情報記録再生装置の位相同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、予め記録領域に絶対時
間情報が書込まれた記録媒体に音声、映像等の情報を記
録する情報記録再生装置の位相同期回路に関するもので
ある。

【０００２】

【従来の技術】追記型光ディスク（ＣＤ−ＷＯ）、光磁
気ディスク（ＣＤ−ＭＯ）等の記録可能な光ディスクに
は、その記録領域に予めわずかな振幅でうねっているト
ラックがスパイラル状に刻まれている。前記トラックの
うねりはＡＴＩＰ（Absolute Time In Progroove）デー
タと呼ばれる絶対時間情報を表すものであり、 22.05ｋ
Ｈz を基本周波数とする前記うねりの周波数は該ＡＴＩ
Ｐデータの１ビットに対応する単位長さ（周波数44.1ｋ
Ｈz の７周期分）毎に該ビットの内容、即ち“１”か
“０”かに応じて±１ｋＨz 変化する如くなっている。
いいかえれば、前記光ディスクにはＡＴＩＰデータが予
めトラックのうねりの周波数変化として書込まれている
ことになる。

【０００３】前記ＡＴＩＰデータは、１フレームが一定
数（８４ビット）のビットを含み且つ所定の位置に固定
パターンのフレーム同期信号を備えたビット列からなる
多数の連続したフレームで構成されており、各フレーム
は７５Ｈz 周期で繰返される如くなっている。

【０００４】一方、前述した光ディスクに音声、映像等
の情報を記録する場合は、曲のチャネル数、プリエンフ
ァシスの有無、曲の番号、曲の始まりからの時間、ディ
スク最内周からの絶対時間等を表す制御情報、即ちサブ
コードＱデータも同時に記録される。該サブコードＱデ
ータは、１フレームが一定数（９８ビット）のビット
（但し、１ビットに対応する単位長さはＡＴＩＰデータ
の場合と異なる。）を含み且つ所定の位置に固定パター
ンのフレーム同期信号を備えたビット列からなる多数の
フレームで構成されており、各フレームは７５Ｈz 周期
で記録される如くなっている。

【０００５】ここで、実際に光ディスクに音声、映像等
の情報を記録する場合は、ＡＴＩＰデータとサブコード
Ｑデータとをフレーム同期させて記録しなければならな
いことが規格により定められている。

【０００６】従来、光ディスクに音声、映像等の情報を
記録する場合は該光ディスクより再生したＡＴＩＰデー
タに同期したクロック信号と、音声、映像等の情報とと
もにサブコードＱデータを生成する信号生成回路、ここ
ではＣＤエンコーダのクロック信号（厳密にはこれをＡ
ＴＩＰデータのクロック信号に合せて分周したもの）と
を、該光ディスク及び記録ヘッドの相対運動を制御する
サーボ系回路に入力してその位相を同期させるととも
に、該ＣＤエンコーダにおいてＡＴＩＰデータのフレー
ム同期信号に同期させてサブコードＱデータを生成する
ことにより、ＡＴＩＰデータのフレーム同期信号の位相
とサブコードＱデータのフレーム同期信号の位相とを同
期させていた。

【０００７】

【発明が解決しようとする課題】しかしながら、ＣＤエ
ンコーダによっては記録開始時のみＡＴＩＰデータのフ
レーム同期信号に同期させてサブコードＱデータを生成
し、以後は予め定められたフォーマットに従い、独立し
てサブコードＱデータを生成する如くなしたものがあ
り、この場合、光ディスクのオフセット、傷、ごみ等に
よりクロック信号同士の同期が乱れると、フレーム同期
信号間の位相がずれ、そのまま修正できなくなってしま
うという問題があった。

【０００８】本発明は前記従来の問題点に鑑み、記録開
始時を除いてフレーム同期信号間の位相を同期させる機
能のない信号生成回路を用いた場合でも、該フレーム同
期信号間の位相のずれを検出でき、これを修正し得る情
報記録再生装置の位相同期回路を提供することを目的と
する。

【０００９】

【課題を解決するための手段】本発明では前記目的を達
成するため、請求項１では、予め記録領域に１フレーム
が一定数のビットを含み且つ所定の位置に固定パターン
のフレーム同期信号を備えたビット列からなる多数の連
続したフレームで構成された絶対時間情報が記録された
記録媒体に、音声、映像等の情報とともに１フレームが
一定数のビットを含み且つ所定の位置に固定パターンの
フレーム同期信号を備えたビット列からなる多数のフレ
ームで構成された制御情報を記録する際、該記録媒体よ
り再生される絶対時間情報に同期したクロック信号と、
前記音声、映像等の情報とともに制御情報を生成する信
号生成回路のクロック信号とを、前記記録媒体及び記録
ヘッドの相対運動を制御するサーボ系回路に入力してそ
の位相が同期するように記録する情報記録再生装置の位
相同期回路において、分周比の可変機能を有し、信号生
成回路のクロック信号を分周してサーボ系回路に供給す
る第１の分周回路と、分周比の可変機能を有し、絶対時
間情報に同期したクロック信号を分周してサーボ系回路
に供給する第２の分周回路と、絶対時間情報のフレーム
同期信号と、制御情報のフレーム同期信号との位相の遅
れ又は進みを検出する位相差検出回路と、絶対時間情報
のフレーム同期信号が制御情報のフレーム同期信号に対
して遅れている場合は第２の分周回路における分周比を
減少させ、また、絶対時間情報のフレーム同期信号が制
御情報のフレーム同期信号に対して進んでいる場合は第
１の分周回路における分周比を減少させる位相差修正回
路とを備えた情報記録再生装置の位相同期回路を提案
し、また、請求項２では、位相の遅れ量又は進み量が大
きい時は第２又は第１の分周回路における分周比の減少
量を大きくなし、また、位相の遅れ量又は進み量が小さ
い時は第２又は第１の分周回路における分周比の減少量
を小さくなした請求項１記載の情報記録再生装置の位相
同期回路を提案する。

【００１０】

【作用】本発明の請求項１によれば、信号生成回路のク
ロック信号及び絶対時間情報に同期したクロック信号は
それぞれ分周比の可変機能を有した第１及び第２の分周
回路で分周されてサーボ系回路に供給されるが、位相差
検出回路により絶対時間情報のフレーム同期信号と、制
御情報のフレーム同期信号との位相の遅れ又は進みが検
出され、位相差修正回路により絶対時間情報のフレーム
同期信号が制御情報のフレーム同期信号に対して遅れて
いる場合は第２の分周回路における分周比が減少され、
また、絶対時間情報のフレーム同期信号が制御情報のフ
レーム同期信号に対して進んでいる場合は第１の分周回
路における分周比が減少される。また、請求項２によれ
ば、位相の遅れ量又は進み量が大きい時は第２又は第１
の分周回路における分周比の減少量が大きくなされ、ま
た、位相の遅れ量又は進み量が小さい時は第２又は第１
の分周回路における分周比の減少量が小さくなされる。

【００１１】

【実施例】図１は本発明の情報記録再生装置の位相同期
回路の一実施例を示すもので、図中、１，２，３，４は
入力端子、５，６は出力端子、１０は第１の分周回路、
２０は第２の分周回路、３０は位相差検出回路、４０は
位相差修正回路である。

【００１２】第１の分周回路１０は、図示しないＣＤエ
ンコーダより入力端子１を介して入力される 22.05ｋＨ
z のクロック信号（以下、基準クロックと称す。）を分
周し、これを出力端子５を介してサーボ系回路（図示せ
ず）に供給するもので、図２に示すようにプリセット付
の４ビットバイナリカウンタ１１、Ｄフリップフロップ
１２，１３，１４、インバータ１５、ノアゲート１６及
びナンドゲート１７からなっている。

【００１３】前記４ビットバイナリカウンタ１１は前記
基準クロックを実際に分周するもので、プリセットイネ
ーブル端子ＰＥにナンドゲート１７より後述するロード
信号が供給されない限り又は該ロード信号が供給されて
もその際、プリセットデータの入力端子Ｄ３〜Ｄ０に位
相差修正回路４０より「０００１」以外の４ビットの修
正データが供給されない限り、クロック端子Ｃに入力さ
れる基準クロックを１６分周し、分周後の基準クロック
（以下、基準分周クロックと称す。）を端子Ｑ３より出
力する如くなっている。Ｄフリップフロップ１２，１３
及びノアゲート１６は前述した基準分周クロックの立下
りを検出するもので、該立下りに同期した短パルス、こ
こでは 22.05ｋＨz の１周期分に相当するパルスを発生
する如くなっている。また、該立下りに同期した短パル
スは後述するＡＴＩＰデータ遅れ信号とともにナンドゲ
ート１７に入力され、４ビットバイナリカウンタ１１に
対するロード信号となる。また、該ロード信号はＤフリ
ップフロップ１４を介して位相差修正回路４０へ供給さ
れる。

【００１４】第２の分周回路２０は、図示しない光ヘッ
ドの再生系より入力端子２を介して入力される光ディス
クのＡＴＩＰデータに同期した 22.05ｋＨz のクロック
信号（以下、ウォブルクロックと称す。）を分周し、こ
れを出力端子６を介してサーボ系回路（図示せず）に供
給するもので、図２に示すようにプリセット付の４ビッ
トバイナリカウンタ２１、Ｄフリップフロップ２２，２
３，２４、インバータ２５、ノアゲート２６及びナンド
ゲート２７からなっている。

【００１５】前記４ビットバイナリカウンタ２１は前記
ウォブルクロックを実際に分周するもので、プリセット
イネーブル端子ＰＥにナンドゲート２７より後述するロ
ード信号が供給されない限り又は該ロード信号が供給さ
れてもその際、プリセットデータの入力端子Ｄ３〜Ｄ０
に位相差修正回路４０より「０００１」以外の４ビット
の修正データが供給されない限り、クロック端子Ｃに入
力されるウォブルクロックを１６分周し、分周後のウォ
ブルクロック（以下、ウォブル分周クロックと称す。）
を端子Ｑ３より出力する如くなっている。Ｄフリップフ
ロップ２２，２３及びノアゲート２６は前述したウォブ
ル分周クロックの立下りを検出するもので、該立下りに
同期した短パルス、ここでは 22.05ｋＨz の１周期分に
相当するパルスを発生する如くなっている。また、該立
下りに同期した短パルスは後述するＡＴＩＰデータ進み
信号とともにナンドゲート２７に入力され、４ビットバ
イナリカウンタ２１に対するロード信号となる。また、
該ロード信号はＤフリップフロップ２４を介して位相差
修正回路４０へ供給される。

【００１６】位相差検出回路３０は、入力端子３を介し
て入力されるサブコードＱデータのフレーム同期パルス
（以下、サブコード同期パルスと称す。）と、入力端子
４を介して入力される光ディスクのＡＴＩＰデータのフ
レーム同期パルス（以下、ＡＴＩＰ同期パルスと称
す。）との位相の遅れ又は進みを検出し、ＡＴＩＰ同期
パルスがサブコード同期パルスに対して遅れている時は
該遅れている時間に対応する幅だけハイレベルのＡＴＩ
Ｐデータ遅れ信号を、また、ＡＴＩＰ同期パルスがサブ
コード同期パルスに対して進んでいる時は該進んでいる
時間に対応する幅だけハイレベルのＡＴＩＰデータ進み
信号を位相差修正回路４０に供給するもので、図３に示
すようにＤフリップフロップ３１，３２、インバータ３
３、ナンドゲート３４及びノアゲート３５，３６からな
っている。

【００１７】なお、前述したサブコードＱデータのフレ
ーム同期パルスとは図示しないＣＤエンコーダよりサブ
コードＱデータのフレーム同期信号と同時に出力される
短パルスであり、また、光ディスクのＡＴＩＰデータの
フレーム同期パルスとは図示しない光ヘッドの再生系よ
り出力される光ディスクのＡＴＩＰデータのフレーム同
期信号を該パターンを検出した時に所定の短パルスを出
力する回路（図示せず）に供給することにより得たもの
であり、両者ともサブコードＱデータのフレーム同期信
号及び光ディスクのＡＴＩＰデータのフレーム同期信号
と実質的に同一である。

【００１８】位相差修正回路４０は、位相差検出回路３
０より入力される前記ＡＴＩＰデータ遅れ信号又はＡＴ
ＩＰデータ進み信号の時間幅、即ち遅れ量又は進み量を
計測し、該遅れ量又は進み量に対応した修正データを第
１の分周回路１０又は第２の分周回路２０に供給して第
２の分周回路２０又は第１の分周回路１０における分周
比を該遅れ量又は進み量に応じて減少させるもので、図
４に示すようにプリセット付の４ビットバイナリカウン
タ４１，４２、インバータ４３，４４及びアンドゲート
４５，４６からなっている。

【００１９】前記４ビットバイナリカウンタ４１のクロ
ック端子Ｃにはインバータ４３を介して基準クロックが
入力されており、また、カウントイネーブル端子ＣＥＰ
にはアンドゲート４５を介してＡＴＩＰデータ遅れ信号
が入力されており、該ＡＴＩＰデータ遅れ信号がハイレ
ベルになると、前記基準クロックを計数してその時間幅
を計測する如くなっている（但し、リップルキャリーア
ウト端子ＴＣがアンドゲート４５の他方の入力端子に接
続されているため、計数値が「１１１１」になると停止
し、それ以上計数することはない。）。該ＡＴＩＰデー
タ遅れ信号の時間幅に対応した４ビットの計数値は修正
データとして第１の分周回路１０の４ビットバイナリカ
ウンタ１１に供給される。また、該４ビットバイナリカ
ウンタ４１のプリセットデータの入力端子Ｄ３〜Ｄ０に
は「０００１」のデータが固定的に入力されており、該
データは第１の分周回路１０のＤフリップフロップ１４
から供給されるロード信号のタイミングでプリセットさ
れ、４ビットバイナリカウンタ１１に対する修正データ
を「０００１」に固定する如くなっている。

【００２０】また、前記４ビットバイナリカウンタ４２
のクロック端子Ｃにはインバータ４４を介してウォブル
クロックが入力されており、また、カウントイネーブル
端子ＣＥＰにはアンドゲート４６を介してＡＴＩＰデー
タ進み信号が入力されており、該ＡＴＩＰデータ進み信
号がハイレベルになると、前記ウォブルクロックを計数
してその時間幅を計測する如くなっている（但し、リッ
プルキャリーアウト端子ＴＣがアンドゲート４６の他方
の入力端子に接続されているため、計数値が「１１１
１」になると停止し、それ以上計数することはな
い。）。該ＡＴＩＰデータ進み信号の時間幅に対応した
４ビットの計数値は修正データとして第２の分周回路２
０の４ビットバイナリカウンタ２１に供給される。ま
た、該４ビットバイナリカウンタ４２のプリセットデー
タの入力端子Ｄ３〜Ｄ０には「０００１」のデータが固
定的に入力されており、該データは第２の分周回路２０
のＤフリップフロップ２４から供給されるロード信号の
タイミングでプリセットされ、４ビットバイナリカウン
タ２１に対する修正データを「０００１」に固定する如
くなっている。

【００２１】なお、第１及び第２の分周回路１０及び２
０中のインバータ１５及び２５の出力をそれぞれ４ビッ
トバイナリカウンタ４１及び４２のクロック端子Ｃに入
力しても良く、この場合、インバータ４３及び４４は不
要となる。

【００２２】図５及び図６は図１の回路の動作の一例を
示す信号波形図であり、以下、これに従って前記回路の
動作を説明する。

【００２３】入力端子１及び２より第１及び第２の分周
回路１０及び２０にそれぞれ入力された基準クロックａ
及びウォブルクロックｂは、入力端子３及び４より位相
差検出回路３０に入力されるサブコード同期パルスｃ及
びＡＴＩＰ同期パルスｄの位相が合っていれば、４ビッ
トバイナリカウンタ１１及び２１によりそれぞれ１６分
周されて基準分周クロック及びウォブル分周クロックと
なり、出力端子５及び６を介してサーボ系回路に出力さ
れる。なお、サーボ系回路では該基準分周クロック及び
ウォブル分周クロックの位相を比較し、これらが一致す
るように光ディスクの回転を制御している。

【００２４】ここで、サブコード同期パルスｃ及びＡＴ
ＩＰ同期パルスｄの位相が図示の如くずれている、即ち
ＡＴＩＰ同期パルスｄがサブコード同期パルスｃに対し
て遅れている場合、位相差検出回路３０より該遅れてい
る時間に対応する幅だけハイレベルのＡＴＩＰデータ遅
れ信号ｅが出力される。なお、この場合、ＡＴＩＰデー
タ進み信号ｆはローレベルのままである。

【００２５】前記ＡＴＩＰデータ遅れ信号ｅがハイレベ
ルになると、位相差修正回路４０の４ビットバイナリカ
ウンタ４１は基準クロックａの計数を開始する。この
際、ＡＴＩＰ同期パルスｄのサブコード同期パルスｃに
対する遅れが大きい、即ちＡＴＩＰデータ遅れ信号ｅの
ハイレベルの期間が長いと、４ビットバイナリカウンタ
４１の計数値が「１１１１」に達し、リップルキャリー
アウト端子ＴＣより信号ｇが出力されるため、アンドゲ
ート４５の出力ｈがローレベルとなり、計数は停止す
る。該４ビットバイナリカウンタ４１の端子Ｑ３〜Ｑ０
の出力データは修正データｉとして、第１の分周回路１
０の４ビットバイナリカウンタ１１のプリセットデータ
の入力端子Ｄ３〜Ｄ０に入力される。

【００２６】一方、前記ＡＴＩＰデータ遅れ信号ｅは第
１の分周回路１０のナンドゲート１７にも入力されてお
り、ノアゲート１６より出力される基準分周クロックの
立下りに同期したパルスをそのローレベルの期間中のみ
通過させ、ロード信号ｊとして４ビットバイナリカウン
タ１１のプリセットイネーブル端子ＰＥに供給する。従
って、前述した修正データｉはＡＴＩＰデータ遅れ信号
ｅがローレベルとなった後に最初に基準分周クロックが
立下った直後に基準クロックａで４ビットバイナリカウ
ンタ１１にロードされる。

【００２７】この際、修正データｉが前述した如く「１
１１１」であれば、４ビットバイナリカウンタ１１のＱ
３出力は「１」となり、次の基準クロックａで「０」に
なる、即ち基準クロックａを１６分周したパルスの直後
に短パルスを挿入した基準分周クロックｋが得られる。
前記短パルスはサーボ系回路において基準分周クロック
の１つと見なされるため、該サーボ系回路では基準分周
クロックとウォブル分周クロックとは同期していない、
ここではウォブル分周クロックが遅れていると判断し、
該ウォブル分周クロックの位相を進める方向へサーボを
働かせることになる。これによって、ＡＴＩＰ同期パル
スｄの位相も進み、サブコード同期パルスｃとの位相差
が少なくなる。なお、位相差修正回路４０の４ビットバ
イナリカウンタ４１のプリセットイネーブル端子ＰＥに
第１の分周回路１０のＤフリップフロップ１４より前記
ロード信号ｊに対応したロード信号ｌが供給されるが、
ＡＴＩＰデータ遅れ信号ｅがローレベルであるから、動
作には関係しない。

【００２８】前述した動作は位相差検出回路３０よりハ
イレベルのＡＴＩＰデータ遅れ信号ｅが出力される限り
繰返され、これによって、ＡＴＩＰ同期パルスｄのサブ
コード同期パルスｃに対する位相遅れが修正され、最終
的に一致する。なお、ＡＴＩＰ同期パルスｄとサブコー
ド同期パルスｃとの位相差が少なくなってくると、４ビ
ットバイナリカウンタ４１より出力される修正データｉ
も「１１１１」より小さくなってゆき、前述した短パル
スの挿入位置も１６分周したパルスの直後から徐々に次
のパルスに近付いてゆくため、前述した動作の繰返しに
よって、ＡＴＩＰ同期パルスｄがサブコード同期パルス
ｃに対して逆に進んでしまうことはない。

【００２９】また、ＡＴＩＰ同期パルスの位相がサブコ
ード同期パルスに対して進んでいる場合、即ちＡＴＩＰ
データ進み信号中にハイレベルの出力が現れる場合は、
位相差修正回路４０の４ビットバイナリカウンタ４２に
おいてウォブルクロックを計数させることにより、該位
相の進み量に対応した修正データを求め、これを第２の
分周回路２０の４ビットバイナリカウンタ２１にロード
し、ウォブルクロックを１６分周したパルスの後に短パ
ルスを挿入したウォブル分周クロックを得て、サーボ系
回路において基準分周クロックの位相を進める方向へサ
ーボを働かせることによりＡＴＩＰ同期パルスの位相を
遅らせ、サブコード同期パルスと一致させる。

【００３０】このように前記回路によれば、ＡＴＩＰ同
期パルスがサブコード同期パルスに対して遅れている場
合は基準分周クロック中に短パルスを挿入することによ
りウォブルクロックに対する分周比を減少させたため、
サーボ系回路の動作をウォブル分周クロックの位相を進
める方向、即ちＡＴＩＰ同期パルスの位相をサブコード
同期パルスに対して進める方向へ働かせることができ、
また、ＡＴＩＰ同期パルスがサブコード同期パルスに対
して進んでいる場合はウォブル分周クロック中に短パル
スを挿入することにより基準クロックに対する分周比を
減少させたため、サーボ系回路の動作を基準分周クロッ
クの位相を進める方向、即ちＡＴＩＰ同期パルスの位相
をサブコード同期パルスに対して遅らせる方向へ働かせ
ることができ、これによって、ＡＴＩＰ同期パルスの位
相とサブコード同期パルスとの位相を一致させることが
できる。

【００３１】

【発明の効果】以上説明したように本発明の請求項１に
よれば、信号生成回路のクロック信号及び絶対時間情報
に同期したクロック信号をそれぞれ分周比の可変機能を
有した第１及び第２の分周回路で分周してサーボ系回路
に供給するとともに、位相差検出回路により絶対時間情
報のフレーム同期信号と、制御情報のフレーム同期信号
との位相の遅れ又は進みを検出し、位相差修正回路によ
り絶対時間情報のフレーム同期信号が制御情報のフレー
ム同期信号に対して遅れている場合は第２の分周回路に
おける分周比を減少させ、また、逆に進んでいる場合は
第１の分周回路における分周比を減少させることによっ
て、サーボ系回路の働きにより絶対時間情報のフレーム
同期信号の位相を制御情報のフレーム同期信号に対して
進め又は遅らせるようになしたため、記録開始時を除い
てフレーム同期信号間の位相を同期させる機能のない信
号生成回路を用いた場合でも、光ディスクのオフセッ
ト、傷、ごみ等によるフレーム同期信号間の位相のずれ
を検出でき、これを修正できる。

【００３２】また、本発明の請求項２によれば、位相の
遅れ量又は進み量が大きい時は分周比の減少量を大きく
なし、また、位相の遅れ量又は進み量が小さい時は分周
比の減少量を小さくなしたため、位相を一致させるため
に必要とされる時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の情報記録再生装置の位相同期回路の一
実施例を示す構成図

【図２】図１中の第１及び第２の分周回路の詳細回路図

【図３】図１中の位相差検出回路の詳細回路図

【図４】図１中の位相差修正回路の詳細回路図

【図５】図１の回路の動作の一例を示す信号波形図

【図６】図１の回路の動作の一例を示す信号波形の拡大
図

【符号の説明】 １０…第１の分周回路、２０…第２の分周回路、３０…
位相差検出回路、４０…位相差修正回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 予め記録領域に１フレームが一定数のビ
   ットを含み且つ所定の位置に固定パターンのフレーム同
   期信号を備えたビット列からなる多数の連続したフレー
   ムで構成された絶対時間情報が記録された記録媒体に、
   音声、映像等の情報とともに１フレームが一定数のビッ
   トを含み且つ所定の位置に固定パターンのフレーム同期
   信号を備えたビット列からなる多数のフレームで構成さ
   れた制御情報を記録する際、該記録媒体より再生される
   絶対時間情報に同期したクロック信号と、前記音声、映
   像等の情報とともに制御情報を生成する信号生成回路の
   クロック信号とを、前記記録媒体及び記録ヘッドの相対
   運動を制御するサーボ系回路に入力してその位相が同期
   するように記録する情報記録再生装置の位相同期回路に
   おいて、 分周比の可変機能を有し、信号生成回路のクロック信号
   を分周してサーボ系回路に供給する第１の分周回路と、 分周比の可変機能を有し、絶対時間情報に同期したクロ
   ック信号を分周してサーボ系回路に供給する第２の分周
   回路と、 絶対時間情報のフレーム同期信号と、制御情報のフレー
   ム同期信号との位相の遅れ又は進みを検出する位相差検
   出回路と、 絶対時間情報のフレーム同期信号が制御情報のフレーム
   同期信号に対して遅れている場合は第２の分周回路にお
   ける分周比を減少させ、また、絶対時間情報のフレーム
   同期信号が制御情報のフレーム同期信号に対して進んで
   いる場合は第１の分周回路における分周比を減少させる
   位相差修正回路とを備えたことを特徴とする情報記録再
   生装置の位相同期回路。
2. 【請求項２】 位相の遅れ量又は進み量が大きい時は第
   ２又は第１の分周回路における分周比の減少量を大きく
   なし、また、位相の遅れ量又は進み量が小さい時は第２
   又は第１の分周回路における分周比の減少量を小さくな
   したことを特徴とする請求項１記載の情報記録再生装置
   の位相同期回路。