JP2548709B2 - Multiple frame aligner - Google Patents
Multiple frame alignerInfo
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Description
【発明の詳細な説明】 [産業上の利用分野] この発明は、複数回線の受信フレームを一定のフレー
ムに整列させるための多重フレームアライナに関するも
のである。Description: TECHNICAL FIELD The present invention relates to a multiple frame aligner for aligning received frames of a plurality of lines into a fixed frame.
[従来の技術] Mビット(Mは自然数)で1フレームを構成する回線
に対して受信フレームの位相を受信局固有のフレーム位
相に変換する回路はフレームアライナと呼ばれるが、特
に複数回線に対し上記と同様の処理を行なうものを多重
フレームアライナと称する。即ちこの多重フレームアラ
イナは、受信フレーム位相が第4図(a)に示すように
独立であるときに、複数回線のフレーム位相を整列させ
て第4図(k)に示すように一定のフレーム位相で出力
させることができるものである。[Prior Art] A circuit for converting a phase of a received frame into a frame phase unique to a receiving station for a line that constitutes one frame with M bits (M is a natural number) is called a frame aligner. The one that performs the same processing as is called a multi-frame aligner. That is, when the received frame phase is independent as shown in FIG. 4 (a), this multiplex frame aligner aligns the frame phases of a plurality of lines to provide a constant frame phase as shown in FIG. 4 (k). Can be output with.
第3図は従来の多重フレームアライナを示すブロック
図であり、多重化する回線数はn(nは自然数)であ
る。第3図において、30は入力端子11、12、……、1nに
印加される回線1からnまでのデータを多重化するセレ
クタ、51、52、……、5nは、入力端子21、22、……、2n
のそれぞれの信号でリセットされクロックTで歩進する
M進カウンタである。ここでMは自然数である。41はM
進カウンタ51、52、……、5nの状態出力を入力して多重
化するセレクタ、90は、入力端子80からの信号でリセッ
トされ、クロックT3で歩進するn進カウンタ、110は、
入力端子100からの信号でリセットされ、n進カウンタ9
0の桁上げパルスで歩進するM進カウンタ、120は、書込
みアドレス端子Wにセレクタ41の出力を受け、読み出し
アドレス端子RにM進カウンタ110の状態を受け、書込
み・読出し共通のアドレス端子W/Rにn進カウンタ90の
状態を受けセレクタ30の出力を書込みデータとし、読出
しデータを出力端子130に出力するメモリである。な
お、n進カウンタ90の状態出力はセレクタ30、41にも入
力されている。FIG. 3 is a block diagram showing a conventional multiplex frame aligner, and the number of lines to be multiplexed is n (n is a natural number). In FIG. 3, reference numeral 30 is a selector for multiplexing the data from lines 1 to n applied to the input terminals 11, 12, ..., 1n, and 51, 52, ..., 5n are input terminals 21, 22 ,,. ......, 2n
Is a M-ary counter that is reset by the respective signals of and is incremented by the clock T. Here, M is a natural number. 41 is M
A selector 90 for inputting and multiplexing the state outputs of the binary counters 51, 52, ..., 5n, 90 is an n-ary counter that is reset by a signal from the input terminal 80 and advances by the clock T3, 110 is
It is reset by the signal from the input terminal 100, and the n-ary counter 9
The M-adic counter 120 that advances by a carry pulse of 0 receives the output of the selector 41 at the write address terminal W, receives the state of the M-adic counter 110 at the read address terminal R, and receives the common write / read address terminal W. / R is a memory that receives the state of the n-ary counter 90 and uses the output of the selector 30 as write data and outputs the read data to the output terminal 130. The status output of the n-ary counter 90 is also input to the selectors 30 and 41.
次に動作について説明する。第4図は回線数n=3の
場合の多重フレームアライナによる信号変換要領を説明
するための模式的波形図を示しており、第4図(a)は
各回線の入力データ、第4図(b)はセレクタ30がn進
カウンタ90に従って多重化した出力、第4図(c)は回
線Bのフレームパルスを示しており、第4図(d)はM
進カウンタ51、52、53の状態を示している。第4図
(e)はセレクタ41がn進カウンタ90に従ってM進カウ
ンタ51、52、53の状態出力を多重化した出力であり、第
4図(e)に示すデータ列を書込みアドレスとし、且つ
第4図(h)に示すn進カウンタ90の状態出力を回線ア
ドレスとする組合せでメモリ120に書込む。一方、メモ
リ120からの読出しは第4図(f)に示すM進カウンタ1
10の状態出力を読出しアドレスとし、第4図(h)に示
すn進カウンタ90の状態出力を回線アドレスとする組み
合わせで読み出すと、出力端子130には第4図(k)に
示すようにフレーム位相が各回線同期して出力される。
なお、第4図(g)はメモリ120の読出しフレームパル
スの波形図を示し、第4図(i)、(j)はそれぞれク
ロックT、T3の波形図を示す。Next, the operation will be described. FIG. 4 is a schematic waveform diagram for explaining the signal conversion procedure by the multiplex frame aligner when the number of lines n = 3. FIG. 4 (a) shows input data of each line, FIG. b) shows the output multiplexed by the selector 30 according to the n-ary counter 90, FIG. 4 (c) shows the frame pulse of the line B, and FIG. 4 (d) shows M.
The states of the binary counters 51, 52 and 53 are shown. FIG. 4 (e) is an output in which the selector 41 multiplexes the state outputs of the M-ary counters 51, 52, 53 according to the n-ary counter 90, and uses the data string shown in FIG. 4 (e) as the write address, and The state output of the n-ary counter 90 shown in FIG. 4 (h) is written in the memory 120 in a combination with the line address. On the other hand, reading from the memory 120 is performed by the M-ary counter 1 shown in FIG.
When the state output of 10 is used as a read address and the state output of the n-ary counter 90 shown in FIG. 4 (h) is used as a line address, the output terminal 130 outputs a frame as shown in FIG. 4 (k). The phase is output in synchronization with each line.
4 (g) shows a waveform diagram of the read frame pulse of the memory 120, and FIGS. 4 (i) and (j) show waveform diagrams of the clocks T and T3, respectively.
[発明が解決しようとする問題点] 従来の多重フレームアライナは以上のように構成され
ているので、回線数と同数のカウンタを設ける必要があ
り、しかもこれらのカウンタの出力を選択するセレクタ
のデータ幅をlog2M以上とする必要があるため、回線数
が多くなるほどハードウエア規模の増加が著しいという
問題点があった。[Problems to be Solved by the Invention] Since the conventional multiplex frame aligner is configured as described above, it is necessary to provide the same number of counters as the number of lines, and the data of the selector that selects the output of these counters. Since the width needs to be log 2 M or more, there is a problem that the hardware scale increases remarkably as the number of lines increases.
この発明は、上記のような問題点を解決するためにな
されたもので、回線数の増加に対してカウンタを増す必
要がなく、しかもセレクタのデータ幅が1ですむように
した多重フレームアライナを得ることを目的とする。The present invention has been made in order to solve the above problems, and it is possible to obtain a multiple frame aligner in which it is not necessary to increase the counter with an increase in the number of lines and the selector has a data width of 1. With the goal.
[問題点を解決するための手段] この発明に係わる多重フレームアライナは、n個(n
は自然数)の回線のデータを多重化して単一回線とし、
各回線のフレーム番号の順序を整合する多重化フレーム
アライナにおいて、 多重化前の回線速度を表わすクロックTに同期して発
生され、クロックTの1/nの周期を有するクロックT3を
計数するn進カウンタと、このn進カウンタの計数値に
従い、並列に入力されるn個のデータのうち1個の回線
のデータを選択する第1のセレクタと、上記n進カウン
タの計数値に従い、並列に入力されるn個の回線のフレ
ームパルスのうち1個の回線のフレームパルスを選択す
る第2のセレクタと、この第2のセレクタの出力により
リセットされ、上記T3と同一周期でその位相がT3より遅
れた位相であるクロックT4を計数し、上記T3クロックで
後記するシフトレジスタの状態をプリセットする第1の
M進カウンタ(但しMは1フレーム中のデータ数であ
る)と、上記T3と同一周期で上記T4と次の周期の上記T3
との間の位相で発生するクロックT2により上記第1のM
進カウンタの並列出力が並列に入力されシフトするn段
のシフト段を有するシフトレジスタと、上記n進カウン
タの桁上げパルスを計数する第2のM進カウンタと、上
記第1のM進カウンタの出力と上記n進カウンタの出力
とを書込みアドレスとして上記第1のセレクタの出力が
書き込まれ、上記第2のM進カウンタの出力と上記n進
カウンタの出力とを読み出しアドレスとしてデータが読
み出されるメモリとを備える。[Means for Solving Problems] The multi-frame aligner according to the present invention has n (n
Is a natural number) and multiplexes the data of the line into a single line,
In a multiplex frame aligner that matches the order of the frame numbers of the respective lines, an n-ary number that counts a clock T3 that is generated in synchronization with a clock T that represents the line speed before multiplexing and that has a cycle of 1 / n of the clock T A counter, a first selector for selecting data of one line out of n pieces of data input in parallel according to the count value of the n-ary counter, and parallel input according to the count value of the n-ary counter. The second selector that selects the frame pulse of one line out of the frame pulses of the n lines to be reset, and is reset by the output of this second selector, and its phase is delayed from T3 in the same cycle as T3 above. And a first M-ary counter (where M is the number of data in one frame) that counts the clock T4 having a different phase and presets the state of the shift register described later at the T3 clock. The above T3 and T4 same period and the next period of the T3
The clock M2 generated in the phase between
Of the first M-ary counter and a second M-ary counter for counting carry pulses of the n-ary counter; A memory in which the output of the first selector is written with the output and the output of the n-ary counter as write addresses, and the data is read with the output of the second M-ary counter and the output of the n-ary counter as read addresses. With.
[作用] この発明における多重フレームアライナでは、その書
込みアドレスカウンタとしての第1のカウンタはシフト
レジスタの出力を初期状態とし、カウントアップ後の状
態を再度シフトレジスタに書込むことにより、回線数分
の多重動作を実現する。[Operation] In the multiplex frame aligner according to the present invention, the first counter as the write address counter sets the output of the shift register to the initial state, and the state after the count-up is written to the shift register again, so that the number of lines is equal. Realize multiple operations.
[発明の実施例] 以下、この発明の一実施例を図について説明する。第
1図において、30は入力端子11、12、……、1nに印加さ
れる回線1からnまでのデータを多重化する第1のセレ
クタ、31は第1のセレクタ30の出力をクロックT1で取り
込む第1のラッチ、40は入力端子21、22、……、2nに印
加される回線1からnまでのデータの先頭を示すフレー
ムパルスを多重化する第2のセレクタ、50は、クロック
T4で歩進し、第2のセレクタ40の出力でリセットされ多
重化後の速度で歩進するM進カウンタ(第1のカウン
タ)、60はM進カウンタ50の状態をクロックT1で取り込
む第2のラッチ、70は、第2のラッチ60の出力を入力と
し、クロックT2でシフトし再度M進カウンタ50の初期値
入力端子に出力するデータ幅log2M以上で長さが回線数
と同数nのシフトレジスタである。90は、入力端子80か
らの信号でリセットされ、クロックT3で歩進するn進カ
ウンタ(第3のカウンタ)、110は、入力端子100の信号
でリセットされ、n進カウンタ90の桁上げパルスで歩進
することにより受信局固有のフレーム位相で且つ多重化
前の回線速度で歩進するM進カウンタ(第2のカウン
タ)、120は書込みアドレス端子Wに第2のラッチ60の
出力を受け、読出しアドレス端子RにM進カウンタ110
の状態を受け、書込み・読出し共通アドレス端子W/Rに
n進カウンタ90の状態を受け、第1のラッチ31の出力を
書込みデータとし、読出しデータを出力端子130に出力
するメモリである。[Embodiment of the Invention] An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, 30 is a first selector that multiplexes data from lines 1 to n applied to input terminals 11, 12, ..., 1n, and 31 is an output of the first selector 30 with a clock T1. The first latch 40 to be taken in, 40 is a second selector for multiplexing the frame pulse indicating the beginning of the data on the lines 1 to n applied to the input terminals 21, 22, ..., 2n, and 50 is a clock
An M-ary counter (first counter) that advances at T4, is reset by the output of the second selector 40, and advances at the speed after multiplexing, and 60 is a second counter that captures the state of the M-ary counter 50 at the clock T1. The latch 70 of the second latch 60 receives the output of the second latch 60, shifts at the clock T2, and outputs again to the initial value input terminal of the M-adic counter 50. The data width is log 2 M or more and the length is the same as the number of lines n. Shift register. 90 is an n-ary counter (third counter) which is reset by the signal from the input terminal 80 and advances by the clock T3, and 110 is reset by the signal of the input terminal 100 and is a carry pulse of the n-ary counter 90. The M-ary counter (second counter), which advances in the frame phase peculiar to the receiving station and in the line speed before multiplexing, 120 receives the output of the second latch 60 at the write address terminal W, The M-ary counter 110 is connected to the read address terminal R.
The write / read common address terminal W / R receives the state of the n-ary counter 90, the output of the first latch 31 is used as write data, and the read data is output to the output terminal 130.
ここにT1、T2、T3、T4は第2図(i)、(k)、
(g)、(f)にそれぞれ示す通り、互いに同一周期
(多重化前の回線速度を表わす第4図(i)に示すクロ
ックTの周期の1/nの周期)で互いに位相の異なるクロ
ックである。これらのクロックは多重化後の回線速度を
表わす。互いに位相の異なるクロックを使用するのは動
作のタイミングをずらせる必要があるからである。ま
た、第4図(i)、(j)に示すようにクロックT3の位
相はクロックTの位相に同期する。Here, T1, T2, T3 and T4 are shown in FIG. 2 (i), (k),
As shown in (g) and (f) respectively, clocks having the same cycle (cycle of 1 / n of the cycle of the clock T shown in FIG. 4 (i) showing the line speed before multiplexing) and having different phases from each other are used. is there. These clocks represent the line speed after multiplexing. The clocks having different phases are used because it is necessary to shift the operation timing. The phase of the clock T3 is synchronized with the phase of the clock T as shown in FIGS.
なお、n進カウンタ90の状態出力は第1、第2のセレ
クタ30、40にも供給されるようになっており、これによ
りn進カウンタ90は、第1、第2のセレクタ30、40およ
びメモリ120の書込み・読出し共通アドレス端子W/Rに多
重化された複数回線の識別を課すための信号を出力する
カウンタとして機能する。The state output of the n-ary counter 90 is also supplied to the first and second selectors 30 and 40. As a result, the n-ary counter 90 causes the first and second selectors 30, 40 and It functions as a counter that outputs a signal for imposing identification of a plurality of multiplexed lines on the write / read common address terminal W / R of the memory 120.
次に、以上の構成からなる本実施例の多重フレームア
ライナについて、第1図における要部の信号を表わすタ
イムチャートを示す第2図を参照しながら説明する。こ
の第2図の場合は回線数nが3の場合を示したもので、
第2図(a)は各回線の入力データ、第2図(b)は第
1のセレクタ30で多重化した出力、第2図(c)は第2
のセレクタ40で多重化した入力フレームパルスであり、
第2図(d)は第2図(i)で示すクロックT1で第2図
(b)のデータ列を取り込んだ第1のラッチ31の出力で
ある。Next, the multiplex frame aligner of the present embodiment having the above configuration will be described with reference to FIG. 2 showing a time chart showing signals of main parts in FIG. The case of FIG. 2 shows the case where the number of lines n is 3,
2 (a) is the input data of each line, FIG. 2 (b) is the output multiplexed by the first selector 30, and FIG. 2 (c) is the second.
Input frame pulse multiplexed by the selector 40 of
FIG. 2 (d) shows the output of the first latch 31 which takes in the data string of FIG. 2 (b) at the clock T1 shown in FIG. 2 (i).
さて、この第2図において、回線Bにフレームパルス
が入力されると、M進カウンタ50はリセットされて、状
態「0」になり、第2のラッチ60に第2図(i)で示す
クロックT1で書込んで第2図(h)で示すデータ列(書
込みアドレスデータ列)をメモリ120に印加して、第2
図(b)で示すデータを書き込む。なお、M進カウンタ
50の状態を示すと、第2図(e)のようになる。Now, in FIG. 2, when a frame pulse is input to the line B, the M-adic counter 50 is reset to the state "0", and the second latch 60 receives the clock shown in FIG. 2 (i). Write at T1 and apply the data string (write address data string) shown in FIG.
Write the data shown in FIG. In addition, M-base counter
The state of 50 is shown in FIG. 2 (e).
ところで、第2のラッチ60からのデータは、同時に長
さ3のシフトレジスタ70に第2図(k)で示すクロック
T2で記憶され、第2図(j)で示すようにクロックT2の
2クロック目に読み出され、M進カウンタ50に第2図
(g)で示すクロックT3でプリセットされて、回線Bの
前のフレーム位相を再現し、第2図(f)で示すクロッ
クT4でM進カウンタ50が歩進して、回線Bの次のデータ
に対するメモリ120の書込みアドレス・データを生成す
る。このようにして、M進カウンタ50はシフトレジスタ
70の出力を初期状態とし、カウントアップ後の状態を第
2のラッチを通してシフトレジスタ70に書き込むことに
より回線部分の多重動作を行なうことになる。By the way, the data from the second latch 60 is simultaneously transferred to the shift register 70 having a length of 3 by the clock shown in FIG.
It is stored in T2, read out at the second clock of the clock T2 as shown in FIG. 2 (j), preset in the M-adic counter 50 at the clock T3 shown in FIG. The frame phase is reproduced and the M-ary counter 50 advances at the clock T4 shown in FIG. 2 (f) to generate the write address data of the memory 120 for the next data on the line B. In this way, the M-adic counter 50 becomes a shift register.
The output of 70 is set to the initial state, and the state after counting up is written in the shift register 70 through the second latch, whereby the multiplexing operation of the line portion is performed.
なお、他の回線A、Cについても同様に、カウンタ50
は、各回線のフレーム位相をシフトレジスタ70に一時記
憶しておき、再度読出しとプリセット動作を行なうこと
により、多重カウンタとして動作する。In addition, for the other lines A and C, similarly, the counter 50
Operates as a multiplex counter by temporarily storing the frame phase of each line in the shift register 70, and reading and presetting again.
一方、M進カウンタ110はメモリ120にフレーム位相と
アドレスとを一致せしめられて書き込まれた各回線A〜
Cのデータを読み出すことにより、フレーム位相のそろ
った各回線のデータをメモリ120の出力端子130から読み
出させる。On the other hand, the M-ary counter 110 writes each line A to the memory 120 in which the frame phase and the address are matched.
By reading the data of C, the data of each line having the same frame phase is read from the output terminal 130 of the memory 120.
このようにして、シフトレジスタを用いて第1のカウ
ンタとしてのM進カウンタ50を時分割多重化して使用す
ることができるので、回線数が増加しても、カウンタ数
を増加する必要がなく、これにより回線数が多くなって
もハードウエア規模の増大を招くこともない。In this way, the M-ary counter 50 as the first counter can be time-division-multiplexed and used by using the shift register. Therefore, even if the number of lines increases, it is not necessary to increase the number of counters. Therefore, even if the number of lines increases, the hardware scale does not increase.
なお、上記実施例では、メモリ120の書込みアドレス
をクロックT1内で変化させないために第2のラッチ60を
設けたが、クロックT4からT3の時間だけ書込みアドレス
を保持すれば良いメモリ120を使う場合は、第2のラッ
チ60を省略することができる。In the above embodiment, the second latch 60 is provided in order to prevent the write address of the memory 120 from changing within the clock T1. However, when the memory 120 is only required to hold the write address during the time from clock T4 to T3, The second latch 60 can be omitted.
[発明の効果] 以上のようにこの発明によれば、シフトレジスタを巧
みに使うことにより、回線対応のフレームカウンタを時
分割多重して使用することができ、これにより回線数が
多くなってもハードウエア規模の増大を招くことがな
く、しかも回線数が多くなるほど部品の削除効果が大き
いという利点が得られる。[Effects of the Invention] As described above, according to the present invention, by skillfully using the shift register, the line-corresponding frame counters can be used in a time-division multiplex manner, and even if the number of lines increases. There is an advantage that the scale of hardware is not increased and the effect of deleting parts is greater as the number of lines increases.
第1図はこの発明の一実施例による多重フレームアライ
ナを示すブロック図、第2図はこの発明の動作を説明す
るための模式的波形図であり、第3図は従来の多重フレ
ームアライナを示すブロック図、第4図は従来の多重フ
レームアライナの動作を説明するための模式的波形図で
ある。 図において、11、12、〜、1n……データ入力端子、21、
22、〜、2n……フレームパルス入力端子、30……第1の
セレクタ、31……第1のラッチ、40……第2のセレク
タ、50……M進カウンタ(第1のカウンタ)、60……第
2のラッチ、70……シフトレジスタ、80……多重化位相
指定用入力端子、90……n進カウンタ(第3のカウン
タ)、100……フレームパルス入力端子、110……M進カ
ウンタ(第2のカウンタ)、120……メモリ、130……デ
ータ出力端子。 なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a block diagram showing a multiple frame aligner according to an embodiment of the present invention, FIG. 2 is a schematic waveform diagram for explaining the operation of the present invention, and FIG. 3 shows a conventional multiple frame aligner. A block diagram and FIG. 4 are schematic waveform diagrams for explaining the operation of a conventional multiple frame aligner. In the figure, 11, 12, ..., 1n ... Data input terminals, 21,
22 to 2n frame pulse input terminal, 30 first selector, 31 first latch, 40 second selector, 50 M-ary counter (first counter), 60 ...... Second latch, 70 ...... Shift register, 80 …… Multiple phase designation input terminal, 90 …… n-ary counter (third counter), 100 …… Frame pulse input terminal, 110 …… M-ary Counter (second counter), 120 ... Memory, 130 ... Data output terminal. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (2)
化して単一回線とし、各回線のフレーム番号の順序を整
合する多重化フレームアライナにおいて、 多重化前の回線速度を表わすクロックTに同期して発生
され、クロックTの1/nの周期を有するクロックT3を計
数するn進カウンタ、 このn進カウンタの計数値に従い、並列に入力されるn
個のデータのうち1個の回線のデータを選択する第1の
セレクタ、 上記n進カウンタの計数値に従い、並列に入力されるn
個の回線のフレームパルスのうち1個の回線のフレーム
パルスを選択する第2のセレクタ、 この第2のセレクタの出力によりリセットされ、上記T3
と同一周期でその位相がT3より遅れた位相であるクロッ
クT4を計数し、上記T3クロックで後記するシフトレジス
タの状態をプリセットする第1のM進カウンタ(但しM
は1フレーム中のデータ数である)、 上記T3と同一周期で上記T4と次の周期の上記T3との間の
位相で発生するクロックT2により上記第1のM進カウン
タの並列出力が並列に入力されシフトするn段のシフト
段を有するシフトレジスタ、 上記n進カウンタの桁上げパルスを計数する第2のM進
カウンタ、 上記第1のM進カウンタの出力と上記n進カウンタの出
力とを書込みアドレスとして上記第1のセレクタの出力
が書き込まれ、上記第2のM進カウンタの出力と上記n
進カウンタの出力とを読み出しアドレスとしてデータが
読み出されるメモリ、 とを備えたことを特徴とする多重フレームアライナ。1. A multiplex frame aligner for multiplexing data of n (n is a natural number) lines into a single line and matching the frame number order of each line, and a clock representing the line speed before multiplexing. An n-ary counter that is generated in synchronization with T and counts a clock T3 having a cycle of 1 / n of the clock T. n input in parallel according to the count value of this n-ary counter
A first selector for selecting data of one line of the data, and n input in parallel according to the count value of the n-ary counter
A second selector for selecting a frame pulse of one line among the frame pulses of the plurality of lines, reset by the output of this second selector, and
The first M-ary counter (however, M) which counts the clock T4 whose phase is delayed from T3 in the same cycle as the above and presets the state of the shift register described later at the T3 clock
Is the number of data in one frame), and the parallel output of the first M-ary counter is parallelized by the clock T2 generated in the same cycle as T3 and in the phase between T4 and T3 in the next cycle. A shift register having n shift stages that are input and shifted; a second M-ary counter that counts carry pulses of the n-ary counter; an output of the first M-ary counter and an output of the n-ary counter. The output of the first selector is written as a write address, and the output of the second M-ary counter and n
A multi-frame aligner, comprising: a memory from which data is read by using the output of the binary counter as a read address.
第1のラッチを設け、上記第1のセレクタの出力を上記
T3と同一周期で上記T4と上記T2の間の位相で発生するT1
クロックにより上記第1のラッチにラッチし、この第1
のラッチの出力を上記メモリに出力すると共に、上記第
1のM進カウンタと上記シフトレジスタとの間に第2の
ラッチを設け、上記第1のM進カウンタの出力を上記T1
クロックにより上記第2のラッチにラッチし、この第2
のラッチの出力を上記T2クロックで上記シフトレジスタ
に入力し、上記第2のラッチの出力を上記メモリの書込
みアドレスとすることを特徴とする特許請求の範囲第1
項記載の多重フレームアライナ。2. A first latch is provided between the first selector and the memory, and the output of the first selector is the above-mentioned.
T1 generated in the same cycle as T3 and in the phase between T4 and T2
It is latched in the first latch by a clock and
Output to the memory, and a second latch is provided between the first M-ary counter and the shift register to output the output of the first M-ary counter to the T1.
This clock is latched in the second latch by the clock
The output of the second latch is input to the shift register at the T2 clock, and the output of the second latch is used as a write address of the memory.
A multi-frame aligner as described in paragraph.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61278961A JP2548709B2 (en) | 1986-11-21 | 1986-11-21 | Multiple frame aligner |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61278961A JP2548709B2 (en) | 1986-11-21 | 1986-11-21 | Multiple frame aligner |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63131735A JPS63131735A (en) | 1988-06-03 |
JP2548709B2 true JP2548709B2 (en) | 1996-10-30 |
Family
ID=17604477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61278961A Expired - Fee Related JP2548709B2 (en) | 1986-11-21 | 1986-11-21 | Multiple frame aligner |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2548709B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2875287B2 (en) * | 1989-07-19 | 1999-03-31 | 株式会社日立製作所 | Frame aligner and control method thereof |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5544510A (en) * | 1978-09-22 | 1980-03-28 | Nippon Piston Ring Co Ltd | Sliding member for internal combustion engine |
-
1986
- 1986-11-21 JP JP61278961A patent/JP2548709B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS63131735A (en) | 1988-06-03 |
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