JP2014143342A - Semiconductor module and manufacturing method of the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor module having high reliability on a high-temperature operation.SOLUTION: In a semiconductor module, an undersurface side of a semiconductor chip 10 with is bonded to a substrate 20, and an undersurface side of the substrate 20 is bonded to a top face side of a base substrate (heat sink) 30. The substrate 20 has a multilayer structure in which metal layers 22 are bonded to a top face and an undersurface of a ceramic substrate 21 via first bonding layers 23 in the substrate, respectively. A solder (first bonding material) composing the first bonding layer 61 for bonding the semiconductor chip 10 with the upper side metal layer 22 has a melting point higher than a solder (second bonding material) composing the second bonding layer 62 for bonding the lower metal layer 22 with the base substrate 30 by 60-80°C and also has higher hardness (e.g., Vickers hardness).

Description

本発明は、大電力で動作する半導体チップがモールド層に封止された半導体モジュールの構造に関する。また、その製造方法に関する。   The present invention relates to a structure of a semiconductor module in which a semiconductor chip that operates with high power is sealed in a mold layer. Moreover, it is related with the manufacturing method.

半導体チップが使用される際には、これが基板上に搭載された構造がモールド層中に封止された形態をもつ半導体モジュールとされる。ここで、半導体チップの動作時の放熱性を確保するために、基板は熱伝導率の高い材料で構成され、この基板の上面側に半導体チップが搭載され、基板の下面側には大きな放熱板が接続され、放熱板の下面側から放熱がなされる形態とされる。半導体チップの電極に接続されたリード端子は、モールド層から突出して形成されて電極として使用され、下面で露出した放熱板も電極端子の一つとして使用されることがある。   When a semiconductor chip is used, it is a semiconductor module having a structure in which a structure mounted on a substrate is sealed in a mold layer. Here, in order to ensure heat dissipation during operation of the semiconductor chip, the substrate is made of a material having high thermal conductivity, the semiconductor chip is mounted on the upper surface side of the substrate, and a large heat sink on the lower surface side of the substrate. Are connected, and heat is radiated from the lower surface side of the heat radiating plate. The lead terminal connected to the electrode of the semiconductor chip is formed to protrude from the mold layer and used as an electrode, and the heat sink exposed on the lower surface may be used as one of the electrode terminals.

こうした構成の半導体モジュールの具体的構造、製造方法は、例えば特許文献１に記載されている。この場合には、半導体チップがダイパッド（金属板）の上面に搭載された後に、半導体チップ上の電極とリード端子とがボンディングワイヤで接続された後に、ダイパッドの下面が絶縁層を介して放熱板に接合される。その後、放熱板の上面側において、半導体チップ等が封止されるように、熱硬化性樹脂で構成されたモールド層が形成される。   A specific structure and manufacturing method of the semiconductor module having such a configuration are described in, for example, Patent Document 1. In this case, after the semiconductor chip is mounted on the upper surface of the die pad (metal plate), the electrode on the semiconductor chip and the lead terminal are connected by the bonding wire, and then the lower surface of the die pad is radiated through the insulating layer. To be joined. Thereafter, a mold layer made of a thermosetting resin is formed on the upper surface side of the heat sink so that the semiconductor chip and the like are sealed.

また、放熱板との間の絶縁性を確保するために、半導体チップが金属板ではなく絶縁性のセラミックス基板に搭載される場合もある。一般にセラミックス基板の熱伝導率は銅等と比べて低いが、こうした場合には、熱伝導率が１５０Ｗ／（ｍ・Ｋ）程度と比較的高い窒化アルミニウム（ＡｌＮ）を主成分とするセラミックス基板が使用される。こうした場合には、配線となる金属パターンがセラミックス基板の表面に形成される場合もある。   In some cases, the semiconductor chip is mounted on an insulating ceramic substrate instead of a metal plate in order to ensure insulation between the heat sink and the metal plate. In general, the thermal conductivity of a ceramic substrate is lower than that of copper or the like. In such a case, a ceramic substrate whose main component is aluminum nitride (AlN) having a relatively high thermal conductivity of about 150 W / (m · K) is used. used. In such a case, the metal pattern used as wiring may be formed on the surface of the ceramic substrate.

特開２００４−１６５２８１号公報JP 2004-165281 A

半導体チップに形成された半導体素子が大電力で動作する場合には、半導体チップの温度は特に高くなり、放熱板等を介して放熱が効率的に行われた場合でも、動作時の温度が２００℃以上になる場合もある。こうした状況は、半導体チップがワイドバンドギャップ半導体（ＳｉＣ等）で構成された場合のように、大電力動作を前提として設計された場合において特に顕著である。   When the semiconductor element formed on the semiconductor chip operates with high power, the temperature of the semiconductor chip is particularly high. Even when heat is efficiently radiated through a heat sink or the like, the temperature during operation is 200. It may be over ℃. Such a situation is particularly conspicuous when the semiconductor chip is designed on the premise of high-power operation, such as when the semiconductor chip is made of a wide band gap semiconductor (SiC or the like).

こうした場合においては、使用される際には、この半導体モジュールは、室温からこの高温にわたる冷熱サイクルを経る。一般に、半導体チップを構成する材料と、放熱板等、その周囲の構成物を構成する材料とは異なり、その熱膨張係数も異なるために、半導体チップ自身、半導体チップとダイパッドとの接合部、あるいはダイパッドと放熱板との接合部等に応力が集中する。一般に、半導体チップとダイパッドとの接合やダイパッドと放熱板との接合にははんだ等が用いられ、最高温度がこのはんだの融点に近くなる場合には、熱サイクル時に発生した応力によって、融点よりも低い温度においてもはんだ接合の劣化が発生した。また、セラミックス基板が用いられる場合には、脆性のセラミックス基板が割れる場合もあった。このため、この半導体モジュールの信頼性は低くなった。   In such cases, when used, the semiconductor module undergoes a thermal cycle from room temperature to this high temperature. Generally, the material constituting the semiconductor chip is different from the material constituting the surrounding components such as the heat sink, and the thermal expansion coefficient thereof is different, so that the semiconductor chip itself, the junction between the semiconductor chip and the die pad, or Stress concentrates at the joint between the die pad and the heat sink. Generally, solder or the like is used for bonding between a semiconductor chip and a die pad or between a die pad and a heat sink, and when the maximum temperature is close to the melting point of the solder, the stress generated during the thermal cycle causes the stress to exceed the melting point. Even at low temperatures, solder joints deteriorated. Further, when a ceramic substrate is used, a brittle ceramic substrate may break. For this reason, the reliability of this semiconductor module became low.

すなわち、高温動作に対する高い信頼性をもつ半導体モジュールを得ることは困難であった。   That is, it has been difficult to obtain a semiconductor module having high reliability for high temperature operation.

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。   The present invention has been made in view of such problems, and an object thereof is to provide an invention that solves the above problems.

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体モジュールは、半導体チップと、当該半導体チップが上面側に接合された基板と、当該基板の下面側が接合された金属製の基体と、を具備し、前記基板と前記半導体チップとがモールド層の中に封止された構成を具備する半導体モジュールであって、前記基板は、窒化珪素を主成分とするセラミックス基板の両面にそれぞれ金属層が接合された構成を具備し、前記半導体チップの下面と前記基板における上面側の前記金属層とは金（Ａｕ）−ゲルマニウム（Ｇｅ）合金からなる第１接合材料で接合され、前記基板における下面側の前記金属層と前記基体の上面とは金（Ａｕ）−錫（Ｓｎ）合金からなる第２接合材料で接合され、前記第１接合材料の融点は、前記第２接合材料の融点よりも高く設定されたことを特徴とする。
本発明の半導体モジュールは、前記半導体チップの上面に、前記第２接合材料を用いてリード端子が接合されたことを特徴とする。
本発明の半導体モジュールにおいて、前記半導体チップは窒化珪素（ＳｉＣ）で構成されたことを特徴とする。
本発明の半導体モジュールにおいて、前記基体は銅又はアルミニウムを主成分として構成されたことを特徴とする。
本発明の半導体モジュールは、前記基板において、前記セラミックス基板と前記金属層とは、前記第１接合材料よりも高い融点をもつろう接材で接合されたことを特徴とする。
本発明の半導体モジュールにおいて、前記基板は、前記セラミックス基板の両面にそれぞれ前記金属層が接合された構造が複数組積層されて構成されたことを特徴とする。
本発明の半導体モジュールにおいて、前記基板は、前記第１接合材料の融点よりも高い融点をもつ第１のろう接材で前記セラミックス基板の両面にそれぞれ前記金属層が接合された構造が、前記第１接合材料の融点よりも高くかつ前記第１のろう接材の融点よりも低い融点をもつ第２のろう接材を用いて、複数組積層され接合されて構成されたことを特徴とする。
本発明の半導体モジュールの製造方法は、前記半導体モジュールの製造方法であって、前記第１接合材料を用いて前記半導体チップを前記基板に接合する第１接合工程と、前記第１接合工程の後で、前記第２接合材料を用いて前記基板を前記基体に接合する第２接合工程と、を具備することを特徴とする。
本発明の半導体モジュールの製造方法は、前記半導体モジュールの製造方法であって、前記セラミックス基板の両面にそれぞれ前記金属層を前記第１のろう接材で接合した構造を複数組製造した後に、前記構造を複数組積層して前記第２のろう接材で接合して前記基板を製造する基板製造工程と、前記第１接合材料を用いて前記半導体チップを前記基板に接合する第１接合工程と、前記第１接合工程の後で、前記第２接合材料を用いて前記基板を前記基体に接合する第２接合工程と、を具備することを特徴とする。 In order to solve the above problems, the present invention has the following configurations.
The semiconductor module of the present invention includes a semiconductor chip, a substrate on which the semiconductor chip is bonded to the upper surface side, and a metal base body on which the lower surface side of the substrate is bonded, and the substrate and the semiconductor chip are A semiconductor module having a structure sealed in a mold layer, wherein the substrate has a structure in which metal layers are bonded to both surfaces of a ceramic substrate mainly composed of silicon nitride, and the semiconductor chip. The lower surface of the substrate and the metal layer on the upper surface side of the substrate are bonded with a first bonding material made of a gold (Au) -germanium (Ge) alloy, and the metal layer on the lower surface side of the substrate and the upper surface of the substrate are It is bonded with a second bonding material made of gold (Au) -tin (Sn) alloy, and the melting point of the first bonding material is set higher than the melting point of the second bonding material.
The semiconductor module of the present invention is characterized in that a lead terminal is bonded to the upper surface of the semiconductor chip using the second bonding material.
In the semiconductor module of the present invention, the semiconductor chip is made of silicon nitride (SiC).
The semiconductor module of the present invention is characterized in that the base is composed mainly of copper or aluminum.
The semiconductor module of the present invention is characterized in that, in the substrate, the ceramic substrate and the metal layer are bonded with a brazing material having a melting point higher than that of the first bonding material.
In the semiconductor module of the present invention, the substrate is configured by laminating a plurality of sets of structures in which the metal layers are bonded to both surfaces of the ceramic substrate.
In the semiconductor module of the present invention, the substrate is a first brazing material having a melting point higher than the melting point of the first bonding material, and the metal layer is bonded to both surfaces of the ceramic substrate. A plurality of sets are laminated and joined using a second brazing material having a melting point higher than the melting point of one bonding material and lower than the melting point of the first brazing material.
The method for manufacturing a semiconductor module according to the present invention is a method for manufacturing the semiconductor module, comprising: a first bonding step of bonding the semiconductor chip to the substrate using the first bonding material; and after the first bonding step. And a second bonding step of bonding the substrate to the base using the second bonding material.
The method for manufacturing a semiconductor module according to the present invention is a method for manufacturing the semiconductor module, wherein after manufacturing a plurality of sets of structures in which the metal layers are bonded to both surfaces of the ceramic substrate with the first brazing material, A substrate manufacturing step of manufacturing a plurality of structures stacked together and bonding with the second brazing material; and a first bonding step of bonding the semiconductor chip to the substrate using the first bonding material; And a second bonding step of bonding the substrate to the base using the second bonding material after the first bonding step.

本発明は以上のように構成されているので、高温動作に対する高い信頼性をもつ半導体モジュールを得ることができる。   Since the present invention is configured as described above, a semiconductor module having high reliability with respect to high-temperature operation can be obtained.

本発明の第１の実施の形態に係る半導体モジュールの断面図である。1 is a cross-sectional view of a semiconductor module according to a first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体モジュールの製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor module which concerns on the 1st Embodiment of this invention. 本発明の第２の実施の形態に係る半導体モジュールの断面図である。It is sectional drawing of the semiconductor module which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る半導体モジュールの製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor module which concerns on the 2nd Embodiment of this invention.

以下、本発明の実施の形態となる半導体モジュール、及びその製造方法について説明する。この半導体モジュールにおいては、半導体チップが熱伝導率の高い基板上に搭載された構造がモールド層中に設けられている。この半導体チップは大電力で動作し、基板及びその下の放熱板を介して放熱がなされるものの、その動作時の最高温度は２５０℃程度にも達する。   Hereinafter, a semiconductor module and a manufacturing method thereof according to an embodiment of the present invention will be described. In this semiconductor module, a structure in which a semiconductor chip is mounted on a substrate having high thermal conductivity is provided in the mold layer. Although this semiconductor chip operates with high power and is dissipated through the substrate and the heat sink below it, the maximum temperature during operation reaches about 250 ° C.

（第１の実施の形態）
図１は、第１の実施の形態に係る半導体モジュール１００の構成を示す断面図である。ここで使用される半導体チップ１０の下面側は基板２０に接合され、基板２０の下面側は金属製の基体（放熱板）３０の上面側に接合される。半導体チップ１０の上面側には図中左側に突出する上面側リード端子（リード端子）４１が接合される。また、基体３０の一部は、図中右側に突出する下面側リード端子（リード端子）３１となっている。基体３０の上面側では、基板２０、半導体チップ１０を封止してモールド層５０が形成されている。 (First embodiment)
FIG. 1 is a cross-sectional view showing the configuration of the semiconductor module 100 according to the first embodiment. The lower surface side of the semiconductor chip 10 used here is bonded to the substrate 20, and the lower surface side of the substrate 20 is bonded to the upper surface side of the metal base (heat sink) 30. An upper surface side lead terminal (lead terminal) 41 protruding to the left side in the figure is joined to the upper surface side of the semiconductor chip 10. Further, a part of the base body 30 is a lower surface side lead terminal (lead terminal) 31 protruding to the right side in the drawing. On the upper surface side of the substrate 30, the mold layer 50 is formed by sealing the substrate 20 and the semiconductor chip 10.

半導体チップ１０は、炭化珪素（ＳｉＣ）で構成され、この中に半導体素子としてショットキーダイオード等が形成されている。ショットキーダイオードの一方の電極は半導体チップ１０の上面側で上面側リード端子４１に接続され、他方の電極は、図示の範囲外で下面側リード端子３１（基体３０）に接続されている。この半導体チップ１０を製造する際には、拡散層や電極等からなる半導体素子が大径のＳｉＣウェハにおいて多数形成された後に、ＳｉＣウェハが分割されて個々の半導体チップ１０とされる。半導体モジュール１００を製造する際に、半導体チップ１０に形成されている半導体素子の劣化等を発生させないためには、半導体チップ１０の温度は例えば４００℃以下とする必要がある。   The semiconductor chip 10 is made of silicon carbide (SiC), in which a Schottky diode or the like is formed as a semiconductor element. One electrode of the Schottky diode is connected to the upper surface side lead terminal 41 on the upper surface side of the semiconductor chip 10, and the other electrode is connected to the lower surface side lead terminal 31 (base 30) outside the range shown in the drawing. When the semiconductor chip 10 is manufactured, after a large number of semiconductor elements including diffusion layers and electrodes are formed on a large-diameter SiC wafer, the SiC wafer is divided into individual semiconductor chips 10. When the semiconductor module 100 is manufactured, the temperature of the semiconductor chip 10 needs to be 400 ° C. or less, for example, so as not to cause deterioration of the semiconductor elements formed on the semiconductor chip 10.

基板２０は、セラミックス基板２１の上面及び下面にそれぞれ金属層２２が基板内第１接合層２３によって接合された多層構造とされる。セラミックス基板２１は窒化珪素質セラミックス（窒化珪素（Ｓｉ３Ｎ４）を主成分とするセラミックス）で構成される。金属層２２は熱伝導率の高い銅又は銅合金で構成され、その表面は金めっき加工されている。セラミックス基板２１は絶縁性であるため、半導体チップ１０の下面側と基体３０側との間の絶縁性を確保することができる。 The substrate 20 has a multilayer structure in which the metal layer 22 is bonded to the upper surface and the lower surface of the ceramic substrate 21 by the first bonding layer 23 in the substrate. The ceramic substrate 21 is made of silicon nitride ceramics (ceramics mainly composed of silicon nitride (Si 3 N 4 )). The metal layer 22 is made of copper or a copper alloy having a high thermal conductivity, and its surface is gold-plated. Since the ceramic substrate 21 is insulative, insulation between the lower surface side of the semiconductor chip 10 and the base body 30 side can be ensured.

基板２０においてセラミックス基板２１と金属層２２の間の接合に用いられる基板内第１接合層２３を構成するろう接材（第１のろう接材）としては、例えば接合温度が６００℃以上のＡｇ−Ｃｕ系合金が用いられる。このろう接材の接合温度・融点は前記の動作時の最高温度（２５０℃）と比べて充分高いため、半導体モジュール１００の動作時に基板内第１接合層２３に悪影響が及ぶことは少ない。セラミックス基板２１、金属層２２の厚さは、それぞれ３２０μｍ、３００μｍ程度とされ、基板内第１接合層２３はこれらに対して無視できる程度の厚さとされる。図１に示されるように、半導体チップ１０は、上面側の金属層２２の上面側に接合される。   As the brazing material (first brazing material) constituting the first in-substrate bonding layer 23 used for bonding between the ceramic substrate 21 and the metal layer 22 in the substrate 20, for example, Ag having a bonding temperature of 600 ° C. or higher. A Cu-based alloy is used. Since the bonding temperature / melting point of the brazing material is sufficiently higher than the maximum temperature (250 ° C.) during the operation, the first bonding layer 23 in the substrate is hardly adversely affected during the operation of the semiconductor module 100. The thicknesses of the ceramic substrate 21 and the metal layer 22 are about 320 μm and 300 μm, respectively, and the first in-substrate bonding layer 23 has a negligible thickness. As shown in FIG. 1, the semiconductor chip 10 is bonded to the upper surface side of the metal layer 22 on the upper surface side.

基体３０は、金属層２２と同様に、熱伝導率の高い銅又は銅合金で構成される。ただし、図示されるように、基体３０は金属層２２よりも大きくかつ厚く構成され、例えばその厚さは２．０ｍｍ程度とされる。基体３０は、基板２０における下側の金属層２２の下面側に接合される。基体３０の機械的強度は高く、基体３０はこの半導体モジュール１００全体を機械的に支持する。また、この半導体モジュール１００が使用される際には、その機械的固定も基体３０を装置に固定することによって行われ、半導体チップ１０からの放熱も基体３０を介して装置側に向かって行われる。なお、上面側リード端子４１も、金属層２２、基体３０と同様に銅又は銅合金で構成される。   Similar to the metal layer 22, the substrate 30 is made of copper or a copper alloy having high thermal conductivity. However, as shown in the drawing, the base body 30 is configured to be larger and thicker than the metal layer 22, and the thickness thereof is, for example, about 2.0 mm. The base 30 is bonded to the lower surface side of the lower metal layer 22 in the substrate 20. The substrate 30 has high mechanical strength, and the substrate 30 mechanically supports the entire semiconductor module 100. Further, when the semiconductor module 100 is used, its mechanical fixation is also performed by fixing the base body 30 to the apparatus, and heat radiation from the semiconductor chip 10 is also performed toward the apparatus side via the base body 30. . The upper surface side lead terminal 41 is also made of copper or a copper alloy like the metal layer 22 and the substrate 30.

モールド層５０は、上記の動作時の最高温度（２５０℃）に対する充分な耐熱性をもつ樹脂材料で構成される。具体的には、硬化温度は１５０℃程度であるが、硬化後は３５０℃以上の温度における重量変化が１％以下である変形ポリシロキサン（例えばＡＤＥＫＡ製：商品名ＢＹＸ−００１）等を用いることができる。   The mold layer 50 is made of a resin material having sufficient heat resistance against the maximum temperature (250 ° C.) during the above operation. Specifically, the curing temperature is about 150 ° C., but after curing, a modified polysiloxane having a weight change of 1% or less at a temperature of 350 ° C. or higher (for example, manufactured by ADEKA: trade name BYX-001) is used. Can do.

半導体チップ１０と基板２０（上側の金属層２２）との間の接合、基板２０（下側の金属層２２）と基体３０との間の接合は、共に基板内第１接合層２３よりも融点（接合温度）が低く、半導体チップ１０に悪影響を与えない程度の温度で接合が可能なはんだによって行われる。ただし、前者の接合と後者の接合においては、異なる成分、融点のはんだ材料が用いられる。   The bonding between the semiconductor chip 10 and the substrate 20 (upper metal layer 22) and the bonding between the substrate 20 (lower metal layer 22) and the base 30 both have a melting point higher than that of the first bonding layer 23 in the substrate. The soldering is performed with solder that has a low (joining temperature) and can be joined at a temperature that does not adversely affect the semiconductor chip 10. However, solder materials having different components and melting points are used in the former and the latter.

半導体チップ１０と上側の金属層２２とを接合する第１接合層６１を構成するはんだ（第１接合材料）は、その融点が、下側の金属層２２と基体３０とを接合する第２接合層６２を構成するはんだ（第２接合材料）よりも６０〜８０℃高く、かつ硬度（例えばビッカース硬度）も高く設定される。具体的には、例えば第１接合層６１を構成するはんだ材料としては、Ａｕ−Ｇｅ合金、例えばＧｅを重量比で１２％程度含み、融点が３５６℃である合金が用いられ、第２接合層６２を構成するはんだ材料としては、Ａｕ−Ｓｎ合金、例えばＳｎを重量比で２２％程度含み、融点が２８６℃である合金が用いられる。これらのはんだ材料の融点は、その合金組成によって変化するが、第１接合層６１を構成するはんだ材料の融点は３５６℃±５℃、第２接合層６２を構成するはんだ材料の融点は２８６℃±５℃程度とされる。これらの温度は、上記の動作時の最高温度（２５０℃）よりも高く設定されるため、第１接合層６１、第２接合層６２が半導体モジュール１００の動作に際して溶融することはない。   The solder constituting the first bonding layer 61 that bonds the semiconductor chip 10 and the upper metal layer 22 (first bonding material) has a melting point that is the second bonding that bonds the lower metal layer 22 and the substrate 30. It is set to 60 to 80 ° C. higher than the solder (second bonding material) constituting the layer 62, and the hardness (eg, Vickers hardness) is also set higher. Specifically, for example, as a solder material constituting the first bonding layer 61, an Au—Ge alloy, for example, an alloy containing about 12% by weight of Ge and having a melting point of 356 ° C. is used. As a solder material constituting 62, an Au—Sn alloy, for example, an alloy containing Sn at a weight ratio of about 22% and having a melting point of 286 ° C. is used. The melting points of these solder materials vary depending on the alloy composition, but the melting point of the solder material forming the first bonding layer 61 is 356 ° C. ± 5 ° C., and the melting point of the solder material forming the second bonding layer 62 is 286 ° C. It is about ± 5 ° C. Since these temperatures are set higher than the maximum temperature (250 ° C.) during the above operation, the first bonding layer 61 and the second bonding layer 62 are not melted during the operation of the semiconductor module 100.

上面側リード端子４１と半導体チップ１０の上面側との間は、下側の金属層２２と基体３０との間と同様の接合層を介して接合される。すなわち、これらの間にも第２接合材料からなる第２接合層６２が形成されている。   The upper surface side lead terminal 41 and the upper surface side of the semiconductor chip 10 are bonded via a bonding layer similar to that between the lower metal layer 22 and the substrate 30. That is, the second bonding layer 62 made of the second bonding material is also formed between them.

図１の構成の半導体モジュール１００において、半導体チップ１０を構成するＳｉＣ、金属層２２及び基体３０の主成分であるＣｕ、セラミックス基板２１の主成分であるＳｉ３Ｎ４、第１接合層６１及び第２接合層６２の主成分であるＡｕの熱膨張係数（線膨張係数）は、それぞれ４．５ｐｐｍ／Ｋ、１６．８ｐｐｍ／Ｋ、２．８ｐｐｍ／Ｋ、１４．２ｐｐｍ／Ｋ程度である。このため、発熱源となる半導体チップ１０側の熱膨張係数は４．５ｐｐｍ／Ｋ、機械的支持基板となる基体３０側の熱膨張係数は１６．８ｐｐｍ／Ｋとなり、大きく異なる。このため、半導体チップ１０と基体３０との間に、これらの中間的な熱膨張係数をもつ材料からなる多層構造として、基板２０及び第１接合層６１、第２接合層６２が設けられている。この多層構造によって、冷熱サイクルに際して半導体チップ１０に加わる応力が分散され、緩和される。また、第１接合層６１、第２接合層６２に加わる応力も緩和される。この際、硬度の高い第１接合層６１を半導体チップ１０側に形成し、硬度の低い第２接合層６２を基体３０側に用いているため、特に半導体チップ１０側の変形が抑制され、半導体チップ１０に加わる応力による悪影響が抑制される。前記の通り、第１接合層６１、第２接合層６２は動作時に溶融することはなく、更に、上記の多層構造によって、第１接合層６１、第２接合層６２に加わる応力も低減される。このため、動作温度が２５０℃となる場合においても、冷熱サイクルに対する高い信頼性を得ることができる。 In the semiconductor module 100 configured as shown in FIG. 1, SiC constituting the semiconductor chip 10, Cu as the main component of the metal layer 22 and the base 30, Si 3 N 4 as the main component of the ceramic substrate 21, the first bonding layer 61, and The thermal expansion coefficients (linear expansion coefficients) of Au, which is the main component of the second bonding layer 62, are about 4.5 ppm / K, 16.8 ppm / K, 2.8 ppm / K, and 14.2 ppm / K, respectively. For this reason, the thermal expansion coefficient on the side of the semiconductor chip 10 serving as a heat generation source is 4.5 ppm / K, and the thermal expansion coefficient on the side of the substrate 30 serving as the mechanical support substrate is 16.8 ppm / K, which are greatly different. For this reason, the substrate 20, the first bonding layer 61, and the second bonding layer 62 are provided between the semiconductor chip 10 and the substrate 30 as a multilayer structure made of materials having intermediate thermal expansion coefficients. . By this multilayer structure, the stress applied to the semiconductor chip 10 during the cooling and heating cycle is dispersed and relaxed. Further, the stress applied to the first bonding layer 61 and the second bonding layer 62 is also relaxed. At this time, since the first bonding layer 61 having a high hardness is formed on the semiconductor chip 10 side and the second bonding layer 62 having a low hardness is used on the base 30 side, the deformation on the semiconductor chip 10 side in particular is suppressed, and the semiconductor An adverse effect due to stress applied to the chip 10 is suppressed. As described above, the first bonding layer 61 and the second bonding layer 62 do not melt during operation, and the stress applied to the first bonding layer 61 and the second bonding layer 62 is also reduced by the multilayer structure. . For this reason, even when the operating temperature is 250 ° C., high reliability with respect to the cooling cycle can be obtained.

ここで、Ｃｕ、Ａｕ、Ｓｉ３Ｎ４の熱伝導率はそれぞれ３５０、３００、１００Ｗ／（ｍ・Ｋ）程度であり、Ｓｉ３Ｎ４を主成分とするセラミックス基板２１の熱伝導率は比較的低い。このため、放熱性を高めるためには、基板２０においてセラミックス基板２１を薄くすることが必要である。この点において、従来使用されていた窒化アルミニウムセラミックスと比べて、窒化珪素セラミックスの曲げ強度は高いため、セラミックス基板２１を薄くした場合でも充分な機械的強度が得られるために、これを薄くすることが可能である。このため、基板２０を介した高い放熱性を得ることができる。あるいは、セラミックス基板２１を薄くできる分だけ金属層２２を厚くすることもできる。 Here, the thermal conductivities of Cu, Au, and Si 3 N 4 are about 350, 300, and 100 W / (m · K), respectively, and the thermal conductivities of the ceramic substrate 21 containing Si 3 N 4 as the main component are compared. Low. For this reason, in order to improve heat dissipation, it is necessary to make the ceramic substrate 21 thinner in the substrate 20. In this respect, since the bending strength of silicon nitride ceramics is higher than that of conventionally used aluminum nitride ceramics, a sufficient mechanical strength can be obtained even when the ceramic substrate 21 is thinned. Is possible. For this reason, high heat dissipation through the substrate 20 can be obtained. Alternatively, the metal layer 22 can be made thicker as much as the ceramic substrate 21 can be made thinner.

以上より、図１の構成の半導体モジュール１００においては、高温動作時に対する高い信頼性が得られる。   As described above, in the semiconductor module 100 having the configuration shown in FIG.

また、上記の半導体モジュール１００は、以下の製造方法によって容易に製造することができる。図２は、この製造方法を示す工程断面図である。   Moreover, said semiconductor module 100 can be easily manufactured with the following manufacturing methods. FIG. 2 is a process sectional view showing this manufacturing method.

まず、図２（ａ）に示されるように、セラミックス基板２１の上下両面に基板内第１接合層２３を介して金属層２２を接合して基板２０を製造する（基板製造工程）。この工程においては、基板内第１接合層２３となるろう接材をセラミックス基板２１の両面に例えばスクリーン印刷によって塗布形成した構成を２枚の金属層２２の間に挟んで積層して接合温度（６００℃以上）以上に加熱を行い、このろう接材を溶融させた後、冷却してこのろう接材を固化させることによって、基板２０が得られる。なお、この工程においては半導体チップ１０は用いられないため、金属層２２とセラミックス基板２１とを強固に接合できるろう接材であれば、その接合温度が高いものを適宜用いることができる。なお、前記の通りセラミックス基板２１と金属層２２の熱膨張係数は大きく異なるが、セラミックス基板２１の上下に同様に金属層２２が接合されているため、接合後に室温まで冷却する際にも、基板２０全体に反りは生じない。   First, as shown in FIG. 2A, the metal layer 22 is bonded to the upper and lower surfaces of the ceramic substrate 21 via the first bonding layer 23 in the substrate to manufacture the substrate 20 (substrate manufacturing process). In this step, a structure in which a brazing material to be the first bonding layer 23 in the substrate is applied and formed on both surfaces of the ceramic substrate 21 by screen printing, for example, is sandwiched between two metal layers 22 and laminated. The substrate 20 is obtained by heating to 600 ° C. or higher) to melt the brazing material and then cooling to solidify the brazing material. In addition, since the semiconductor chip 10 is not used in this step, a soldering material having a high bonding temperature can be appropriately used as long as it is a brazing material capable of firmly bonding the metal layer 22 and the ceramic substrate 21. Although the thermal expansion coefficients of the ceramic substrate 21 and the metal layer 22 are greatly different as described above, the metal layer 22 is similarly bonded to the upper and lower sides of the ceramic substrate 21. No warpage occurs in the entire 20.

次に、図２（ｂ）に示されるように、基板２０（上側の金属層２２）の上面に第１接合材料７１を塗布形成する。第１接合材料７１は、溶融・固化後に前記の第１接合層６１となるはんだ材料であり、例えば前記のＡｕ−Ｇｅ合金粉末をペースト状にしたものをスクリーン印刷することによって塗布形成される。   Next, as shown in FIG. 2B, a first bonding material 71 is applied and formed on the upper surface of the substrate 20 (the upper metal layer 22). The first bonding material 71 is a solder material that becomes the first bonding layer 61 after being melted and solidified. For example, the first bonding material 71 is formed by applying a paste of the Au—Ge alloy powder by screen printing.

その後、図２（ｂ）の構造に半導体チップ１０を積層し、第１接合材料７１の融点（例えば３５６℃）以上の温度に加熱した後に、冷却することによって、図２（ｃ）に示されるように、第１接合層６１が形成される（第１接合工程）。これによって、半導体チップ１０と基板２０とが第１接合層６１によって接合された構造が得られる。   Thereafter, the semiconductor chip 10 is stacked on the structure of FIG. 2B, heated to a temperature equal to or higher than the melting point (eg, 356 ° C.) of the first bonding material 71, and then cooled, as shown in FIG. Thus, the first bonding layer 61 is formed (first bonding step). As a result, a structure in which the semiconductor chip 10 and the substrate 20 are bonded by the first bonding layer 61 is obtained.

次に、図２（ｄ）に示されるように、半導体チップ１０の上面に第２接合材料７２を塗布形成する。第２接合材料７２は、溶融・固化後に前記の第２接合層６２となるはんだ材料であり、その組成は異なるが、形成方法は第１接合材料７１と同様である。   Next, as shown in FIG. 2D, a second bonding material 72 is applied and formed on the upper surface of the semiconductor chip 10. The second bonding material 72 is a solder material that becomes the second bonding layer 62 after melting and solidification, and the composition is different, but the formation method is the same as the first bonding material 71.

一方、図２（ｅ）に示されるように、基体３０の上にも、同様に第２接合材料７２を塗布形成する。   On the other hand, as shown in FIG. 2 (e), the second bonding material 72 is similarly applied and formed on the substrate 30.

その後、上面側リード端子４１、図２（ｄ）の構造、図２（ｅ）の構造を積層し、第２接合材料７２の融点（例えば２８６℃）以上の温度に加熱した後に、冷却することによって第２接合層６２が形成される（第２接合工程）。これにより、図２（ｆ）に示されるように、半導体モジュール１００におけるモールド層５０を除いた構造が得られる。   Thereafter, the upper surface side lead terminal 41, the structure of FIG. 2D, and the structure of FIG. 2E are laminated, heated to a temperature equal to or higher than the melting point (for example, 286 ° C.) of the second bonding material 72, and then cooled. Thus, the second bonding layer 62 is formed (second bonding step). Thereby, as shown in FIG. 2F, a structure excluding the mold layer 50 in the semiconductor module 100 is obtained.

最後に、図２（ｇ）に示されるように、基板２０、半導体チップ１０を封止するようにモールド層５０を形成する。モールド層５０は、液状の熱硬化性の樹脂材料（例えば前記のＡＤＥＫＡ製：商品名ＢＹＸ−００１等）を図２（ｆ）の構造に滴下した後に、硬化温度以上に加熱することによって形成される。また、トランスファーモールド等の、金型を用いた手法を用いることもできる。これによって、図１の構成の半導体モジュール１００が得られる。   Finally, as shown in FIG. 2G, a mold layer 50 is formed so as to seal the substrate 20 and the semiconductor chip 10. The mold layer 50 is formed by dropping a liquid thermosetting resin material (for example, the above-mentioned product made by ADEKA: trade name BYX-001) onto the structure of FIG. The Further, a technique using a mold such as a transfer mold may be used. Thereby, the semiconductor module 100 having the configuration shown in FIG. 1 is obtained.

上記の製造方法においては、はんだを用いた接合が、第１接合工程（図２（ｃ））、第２接合工程（図２（ｆ））の２回にわたり行われる。ここで、２回目の接合（図２（ｆ））における接合温度は第２接合材料７２に対応した接合温度であり、この温度は第１接合工程（図２（ｃ））に用いられる第１接合材料７１の接合温度よりも６０〜８０℃低く設定されている。このため、第１接合層６１に悪影響を与えずに第２接合工程（図２（ｆ））を行うことができる。なお、基板２０においても基板内第１接合層２３が形成されているが、基板内第１接合層２３を構成するろう接材の融点は、第１接合材料７１よりも更に高いために、基板内第１接合層２３対しても悪影響は及ばない。第１接合工程（図２（ｃ））においても、この点は同様である。   In the manufacturing method described above, joining using solder is performed twice in the first joining step (FIG. 2 (c)) and the second joining step (FIG. 2 (f)). Here, the bonding temperature in the second bonding (FIG. 2F) is a bonding temperature corresponding to the second bonding material 72, and this temperature is the first bonding step used in the first bonding step (FIG. 2C). It is set lower by 60 to 80 ° C. than the bonding temperature of the bonding material 71. Therefore, the second bonding step (FIG. 2 (f)) can be performed without adversely affecting the first bonding layer 61. The first bonding layer 23 in the substrate is also formed on the substrate 20, but the melting point of the brazing material constituting the first bonding layer 23 in the substrate is higher than that of the first bonding material 71. The inner first bonding layer 23 is not adversely affected. This also applies to the first joining step (FIG. 2C).

以上の製造方法により、半導体モジュール１００を容易かつ高い信頼性で製造することができる。   With the above manufacturing method, the semiconductor module 100 can be manufactured easily and with high reliability.

（第２の実施の形態）
上記の構成においては、セラミックス基板２１と金属層２２を含む多層構造をもつ基板２０を介して半導体チップ１０を基体３０に搭載しているために、半導体チップ１０と基体３０との間の熱膨張差によって発生した応力を分散させ、緩和している。このため、基板における積層数をより多くすることによって、単一の層に加わる応力はより緩和され、より高い信頼性が得られる。このため、第２の実施の形態においては、積層数をより多くしている。 (Second Embodiment)
In the above configuration, since the semiconductor chip 10 is mounted on the base body 30 via the substrate 20 having a multilayer structure including the ceramic substrate 21 and the metal layer 22, thermal expansion between the semiconductor chip 10 and the base body 30 is performed. The stress generated by the difference is dispersed and relaxed. For this reason, by increasing the number of stacked layers on the substrate, the stress applied to the single layer is further relaxed, and higher reliability can be obtained. For this reason, in the second embodiment, the number of stacked layers is increased.

図３は、第２の実施の形態に係る半導体モジュール２００の構成を示す断面図である。この半導体モジュール２００においては、前記の基板２０の代わりに基板８０が用いられている。基板８０は、前記の基板２０が２つ積層された構造をもつ。   FIG. 3 is a cross-sectional view showing the configuration of the semiconductor module 200 according to the second embodiment. In the semiconductor module 200, a substrate 80 is used instead of the substrate 20. The substrate 80 has a structure in which two substrates 20 are stacked.

具体的には、基板８０は、セラミックス基板２１の両面にそれぞれ金属層２２が基板内第１接合層２３を介して接合された構造（前記の基板２０と同様の構造）が、基板内第２接合層８１を介して上下方向に２組接合された構成を具備する。基板内第２接合層８１を構成するろう接材（第２のろう接材）の接合温度は、基板内第１接合層２３を構成するろう接材（第１のろう接材）の融点（接合温度）よりも低く、第１接合材料７１の融点よりも高くなるように設定される。例えば、Ａｇ−Ｃｕ系のろう接材におけるＣｕ組成を適宜調整することによって第１のろう接材と第２のろう接材とすることができる。   Specifically, the substrate 80 has a structure in which the metal layers 22 are bonded to both surfaces of the ceramic substrate 21 via the first bonding layer 23 in the substrate (similar structure to the substrate 20 described above). A structure in which two sets are joined in the vertical direction via the joining layer 81 is provided. The bonding temperature of the brazing material (second brazing material) constituting the second in-substrate bonding layer 81 is the melting point of the brazing material (first brazing material) constituting the first in-substrate bonding layer 23 ( It is set to be lower than the bonding temperature) and higher than the melting point of the first bonding material 71. For example, the first brazing material and the second brazing material can be obtained by appropriately adjusting the Cu composition in the Ag—Cu brazing material.

図４は、この半導体モジュール２００の製造方法を示す工程断面図である。ここでは、図４（ａ）に示されるように、まず図３（ａ）と同様にして、セラミックス基板２１の両面にそれぞれ金属層２２が基板内第１接合層２３を介して接合された構造が２組製造される。次に、図４（ｂ）に示されるように、この２組の構造の金属層２２同士を、基板内第２接合層８１を介して接合する（基板製造工程）。基板内第２接合層８１を構成する第２のろう接材の融点を上記の通りの設定とすれば。図４（ｂ）における接合の際に、基板内第１接合層２３に悪影響が及ぶことはない。   FIG. 4 is a process cross-sectional view illustrating the method for manufacturing the semiconductor module 200. Here, as shown in FIG. 4A, first, similarly to FIG. 3A, the metal layer 22 is bonded to both surfaces of the ceramic substrate 21 via the first in-substrate bonding layer 23, respectively. 2 sets are manufactured. Next, as shown in FIG. 4B, the metal layers 22 having the two sets of structures are bonded to each other via the in-substrate second bonding layer 81 (substrate manufacturing process). If the melting point of the second brazing material constituting the in-substrate second bonding layer 81 is set as described above. In the bonding in FIG. 4B, the in-substrate first bonding layer 23 is not adversely affected.

その後は、図２における基板２０（セラミックス基板２１等）の代わりに上記の基板８０を用いて、同様に半導体モジュール２００を製造することができる。図４（ｃ）〜（ｇ）に示された工程は、それぞれ第１の実施の形態における図２（ｂ）〜（ｆ）と同様である。図４における記載は省略しているが、モールド層５０を形成する工程（図２（ｇ））も、第１の実施の形態と同様に行われる。   Thereafter, the semiconductor module 200 can be similarly manufactured using the substrate 80 instead of the substrate 20 (ceramic substrate 21 or the like) in FIG. The processes shown in FIGS. 4C to 4G are the same as those in FIGS. 2B to 2F in the first embodiment, respectively. Although the description in FIG. 4 is omitted, the step of forming the mold layer 50 (FIG. 2G) is also performed in the same manner as in the first embodiment.

このように、図３の構成の半導体モジュール２００も、上記の製造方法によって容易に製造することができる。   As described above, the semiconductor module 200 having the configuration shown in FIG. 3 can also be easily manufactured by the above-described manufacturing method.

この構成においては、セラミックス基板２１が２枚用いられるが、これらを同一材料で構成する必要はない。例えば、半導体チップ１０側にある上側のセラミックス基板２１としては、第１の実施の形態と同様に、機械的強度の高い窒化珪素質セラミックスを用いることが好ましいが、下側のセラミックス基板２１としては、機械的強度はこれよりも低いが熱伝導率の高い窒化アルミニウムセラミックスを用いることができる。   In this configuration, two ceramic substrates 21 are used, but it is not necessary to configure them with the same material. For example, as the upper ceramic substrate 21 on the semiconductor chip 10 side, it is preferable to use silicon nitride ceramics with high mechanical strength, as in the first embodiment. Aluminum nitride ceramics having lower mechanical strength but higher thermal conductivity can be used.

図３、４の例では、セラミックス基板２１の両面にそれぞれ金属層２２が基板内第１接合層２３を介して接合された構造を２組積層して基板８０としたが、この構造を３組以上積層しても同様の効果を奏することは明らかである。こうした場合においても、最上部のセラミックス基板２１としては窒化珪素質セラミックスを用いることが好ましい。   In the example of FIGS. 3 and 4, two sets of structures in which the metal layer 22 is bonded to both surfaces of the ceramic substrate 21 via the first bonding layer 23 in the substrate are laminated to form the substrate 80. It is clear that the same effect can be obtained even if the above is laminated. Even in such a case, it is preferable to use silicon nitride ceramics as the uppermost ceramic substrate 21.

なお、上記の例では、金属層２２、基体３０を共に銅又は銅合金で構成されるものとしたが、これらを異なる材料とすることもできる。例えば、より厚く大きな基体３０をアルミニウム又はアルミニウム合金で構成することもできる。すなわち、基体３０は、熱伝導率の高い銅やアルミニウムを主成分として構成することが好ましい。ただし、その表面には、第２接合材料を用いた接合が可能なように、Ａｕ等のめっき処理が施されていることが好ましい。   In the above example, both the metal layer 22 and the substrate 30 are made of copper or a copper alloy, but they may be made of different materials. For example, the thicker and larger substrate 30 can be made of aluminum or an aluminum alloy. That is, it is preferable that the base 30 is composed mainly of copper or aluminum having high thermal conductivity. However, it is preferable that the surface is plated with Au or the like so that bonding using the second bonding material is possible.

また、上記の例では、ＳｉＣで構成された半導体チップ１０が用いられるものとしたが、同様に大電力で動作する半導体素子が形成され、金属で構成された基体との間の熱膨張係数の差が大きなチップであれば、他の材料で構成されたチップを用いた場合であっても、上記の構成が有効であることは明らかである。例えば、半導体チップを、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）等で構成することもできる。これに応じて、半導体チップに形成される半導体素子も、適宜設定される。   In the above example, the semiconductor chip 10 made of SiC is used. Similarly, a semiconductor element that operates with high power is formed, and the coefficient of thermal expansion between the base made of metal is made. If the chips have a large difference, it is clear that the above configuration is effective even when a chip made of another material is used. For example, the semiconductor chip can be made of gallium nitride (GaN), silicon (Si), or the like. Accordingly, the semiconductor elements formed on the semiconductor chip are also set appropriately.

また、上記の例では、単一の半導体モジュール内において、半導体チップと基板とが一つずつ用いられていたが、単一の基板の上に複数の半導体チップが搭載されていてもよい。また、独立した複数の基板が用いられていてもよく、この際、基板の構成が各々で異なっていてもよいことは明らかであり、例えば搭載する半導体チップの発熱量等に応じて基板の構成を異ならせることもできる。すなわち、半導体モジュール内における基板や半導体チップの構成は、上記の効果を奏する限りにおいて適宜設定することができる。   In the above example, one semiconductor chip and one substrate are used in a single semiconductor module, but a plurality of semiconductor chips may be mounted on a single substrate. In addition, a plurality of independent substrates may be used. In this case, it is obvious that the configurations of the substrates may be different from each other. For example, the configuration of the substrate according to the heat generation amount of the semiconductor chip to be mounted. Can be different. That is, the configuration of the substrate and the semiconductor chip in the semiconductor module can be set as appropriate as long as the above effects are obtained.

１０ 半導体チップ
２０、８０ 基板
２１ セラミックス基板
２２ 金属層
２３ 基板内第１接合層
３０ 基体（放熱板）
３１ 下面側リード端子（リード端子）
４１ 上面側リード端子（リード端子）
５０ モールド層
６１ 第１接合層
６２ 第２接合層
７１ 第１接合材料
７２ 第２接合材料
８１ 基板内第２接合層
１００、２００ 半導体モジュール DESCRIPTION OF SYMBOLS 10 Semiconductor chip 20, 80 Board | substrate 21 Ceramics board | substrate 22 Metal layer 23 The 1st junction layer 30 in a board | substrate Base (heat sink)
31 Lower side lead terminal (lead terminal)
41 Top side lead terminal (lead terminal)
50 Mold layer 61 First bonding layer 62 Second bonding layer 71 First bonding material 72 Second bonding material 81 In-substrate second bonding layer 100, 200 Semiconductor module

Claims (9)

半導体チップと、当該半導体チップが上面側に接合された基板と、当該基板の下面側が接合された金属製の基体と、を具備し、前記基板と前記半導体チップとがモールド層の中に封止された構成を具備する半導体モジュールであって、
前記基板は、窒化珪素を主成分とするセラミックス基板の両面にそれぞれ金属層が接合された構成を具備し、
前記半導体チップの下面と前記基板における上面側の前記金属層とは金（Ａｕ）−ゲルマニウム（Ｇｅ）合金からなる第１接合材料で接合され、
前記基板における下面側の前記金属層と前記基体の上面とは金（Ａｕ）−錫（Ｓｎ）合金からなる第２接合材料で接合され、
前記第１接合材料の融点は、前記第２接合材料の融点よりも高く設定されたことを特徴とする半導体モジュール。 A semiconductor chip, a substrate having the semiconductor chip bonded to the upper surface side, and a metal base bonded to the lower surface side of the substrate are sealed, and the substrate and the semiconductor chip are sealed in a mold layer A semiconductor module having the structure as described above,
The substrate comprises a structure in which metal layers are bonded to both surfaces of a ceramic substrate mainly composed of silicon nitride,
The lower surface of the semiconductor chip and the metal layer on the upper surface side of the substrate are bonded with a first bonding material made of a gold (Au) -germanium (Ge) alloy,
The metal layer on the lower surface side of the substrate and the upper surface of the base are bonded with a second bonding material made of a gold (Au) -tin (Sn) alloy,
The melting point of the first bonding material is set higher than the melting point of the second bonding material. 前記半導体チップの上面に、前記第２接合材料を用いてリード端子が接合されたことを特徴とする請求項１に記載の半導体モジュール。   The semiconductor module according to claim 1, wherein a lead terminal is bonded to the upper surface of the semiconductor chip using the second bonding material. 前記半導体チップは窒化珪素（ＳｉＣ）で構成されたことを特徴とする請求項１又は２に記載の半導体モジュール。   The semiconductor module according to claim 1, wherein the semiconductor chip is made of silicon nitride (SiC). 前記基体は銅又はアルミニウムを主成分として構成されたことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体モジュール。   The semiconductor module according to any one of claims 1 to 3, wherein the base body is composed of copper or aluminum as a main component. 前記基板において、
前記セラミックス基板と前記金属層とは、前記第１接合材料よりも高い融点をもつろう接材で接合されたことを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体モジュール。 In the substrate,
5. The semiconductor according to claim 1, wherein the ceramic substrate and the metal layer are bonded together by a brazing material having a melting point higher than that of the first bonding material. module. 前記基板は、前記セラミックス基板の両面にそれぞれ前記金属層が接合された構造が複数組積層されて構成されたことを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体モジュール。   6. The semiconductor according to claim 1, wherein the substrate is configured by laminating a plurality of sets in which the metal layers are bonded to both surfaces of the ceramic substrate. module. 前記基板は、前記第１接合材料の融点よりも高い融点をもつ第１のろう接材で前記セラミックス基板の両面にそれぞれ前記金属層が接合された構造が、前記第１接合材料の融点よりも高くかつ前記第１のろう接材の融点よりも低い融点をもつ第２のろう接材を用いて、複数組積層され接合されて構成されたことを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体モジュール。   The substrate is a first brazing material having a melting point higher than the melting point of the first bonding material, and the structure in which the metal layers are bonded to both surfaces of the ceramic substrate is higher than the melting point of the first bonding material. 6. A plurality of sets are laminated and bonded using a second brazing material having a melting point that is higher and lower than the melting point of the first brazing material. The semiconductor module according to any one of the above. 請求項１から請求項７までのいずれか１項に記載の半導体モジュールの製造方法であって、
前記第１接合材料を用いて前記半導体チップを前記基板に接合する第１接合工程と、
前記第１接合工程の後で、前記第２接合材料を用いて前記基板を前記基体に接合する第２接合工程と、
を具備することを特徴とする半導体モジュールの製造方法。 A method for manufacturing a semiconductor module according to any one of claims 1 to 7,
A first bonding step of bonding the semiconductor chip to the substrate using the first bonding material;
A second bonding step of bonding the substrate to the base body using the second bonding material after the first bonding step;
A method for manufacturing a semiconductor module, comprising: 請求項７に記載の半導体モジュールの製造方法であって、
前記セラミックス基板の両面にそれぞれ前記金属層を前記第１のろう接材で接合した構造を複数組製造した後に、前記構造を複数組積層して前記第２のろう接材で接合して前記基板を製造する基板製造工程と、
前記第１接合材料を用いて前記半導体チップを前記基板に接合する第１接合工程と、
前記第１接合工程の後で、前記第２接合材料を用いて前記基板を前記基体に接合する第２接合工程と、
を具備することを特徴とする半導体モジュールの製造方法。 A method of manufacturing a semiconductor module according to claim 7,
After manufacturing a plurality of sets of structures in which the metal layers are bonded to both surfaces of the ceramic substrate with the first brazing material, a plurality of the structures are stacked and bonded with the second brazing material. Substrate manufacturing process for manufacturing,
A first bonding step of bonding the semiconductor chip to the substrate using the first bonding material;
A second bonding step of bonding the substrate to the base body using the second bonding material after the first bonding step;
A method for manufacturing a semiconductor module, comprising:
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018046166A (en) * 2016-09-15 2018-03-22 富士電機株式会社 Semiconductor device and semiconductor device manufacturing method
US10068870B2 (en) 2015-07-15 2018-09-04 Fuji Electric Co., Ltd. Semiconductor device including a connection unit and semiconductor device fabrication method of the same
WO2019188884A1 (en) * 2018-03-27 2019-10-03 三菱マテリアル株式会社 Insulated circuit board with heat sink

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232338A (en) * 1996-02-19 1997-09-05 Nec Corp Semiconductor device and manufacture thereof
JP2002076214A (en) * 2000-08-28 2002-03-15 Toshiba Corp Insulating substrate, its manufacturing method, and semiconductor device using the same
JP2007324212A (en) * 2006-05-30 2007-12-13 Mitsubishi Electric Corp Module with built-in microchannel and module assembly
JP2008103558A (en) * 2006-10-19 2008-05-01 Furukawa Electric Co Ltd:The Semiconductor power module
JP2008270353A (en) * 2007-04-17 2008-11-06 Toyota Central R&D Labs Inc Power semiconductor module
JP2009070863A (en) * 2007-09-11 2009-04-02 Hitachi Ltd Semiconductor power module
WO2009066704A1 (en) * 2007-11-20 2009-05-28 Toyota Jidosha Kabushiki Kaisha Solder material, process for producing the solder material, joint product, process for producing the joint product, power semiconductor module, and process for producing the power semiconductor module
JP2012023403A (en) * 2011-10-28 2012-02-02 Hitachi Metals Ltd Circuit substrate, and semiconductor module using the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232338A (en) * 1996-02-19 1997-09-05 Nec Corp Semiconductor device and manufacture thereof
JP2002076214A (en) * 2000-08-28 2002-03-15 Toshiba Corp Insulating substrate, its manufacturing method, and semiconductor device using the same
JP2007324212A (en) * 2006-05-30 2007-12-13 Mitsubishi Electric Corp Module with built-in microchannel and module assembly
JP2008103558A (en) * 2006-10-19 2008-05-01 Furukawa Electric Co Ltd:The Semiconductor power module
JP2008270353A (en) * 2007-04-17 2008-11-06 Toyota Central R&D Labs Inc Power semiconductor module
JP2009070863A (en) * 2007-09-11 2009-04-02 Hitachi Ltd Semiconductor power module
WO2009066704A1 (en) * 2007-11-20 2009-05-28 Toyota Jidosha Kabushiki Kaisha Solder material, process for producing the solder material, joint product, process for producing the joint product, power semiconductor module, and process for producing the power semiconductor module
JP2012023403A (en) * 2011-10-28 2012-02-02 Hitachi Metals Ltd Circuit substrate, and semiconductor module using the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068870B2 (en) 2015-07-15 2018-09-04 Fuji Electric Co., Ltd. Semiconductor device including a connection unit and semiconductor device fabrication method of the same
JP2018046166A (en) * 2016-09-15 2018-03-22 富士電機株式会社 Semiconductor device and semiconductor device manufacturing method
WO2019188884A1 (en) * 2018-03-27 2019-10-03 三菱マテリアル株式会社 Insulated circuit board with heat sink
JPWO2019188884A1 (en) * 2018-03-27 2021-03-25 三菱マテリアル株式会社 Insulated circuit board with heat sink
US11289390B2 (en) 2018-03-27 2022-03-29 Mitsubishi Materials Corporation Insulation circuit board with heat sink
JP7054073B2 (en) 2018-03-27 2022-04-13 三菱マテリアル株式会社 Insulated circuit board with heat sink

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