JP2010521810A - 半導体ヘテロ構造及びその製造 - Google Patents

Abstract

第１半導体材料の結晶基板と、結晶基板の表面上に配置されるマスク（１１）とを含む半導体ヘテロ構造（１０）である。マスク（１１）は、９００ｎｍ以下の幅（ｗ）を有する複数の細長い開口部（１３，１４）を含む開口（１２）を有する。細長い開口部の少なくとも第１開口部（１３）は、複数の細長い開口部のうちの少なくとも１つの第２開口部（１４）に対して非平行に配向される。半導体ヘテロ構造（１０）は、開口（１２）を充填してマスクをカバーする第２半導体材料のオーバーグロース結晶層をさらに含む。かかる半導体ヘテロ構造の製造方法も提示される。

Description

本発明は、半導体ヘテロ構造及びその製造に関する。

第ＩＩＩ列及び第Ｖ列の材料からなる半導体化合物又は合金は、そのエネルギーバンドの形状に起因して、重要な電気的及び／又は光学的特性を有することが多い。それらの多くは、例えばＩｎＰ及びその関連化合物、ＧａＡｓ及びその関連化合物、並びにＧａＮ及びその関連化合物は、直接バンドギャップ半導体である。直接バンドギャップ半導体は、材料に応じて、遠赤外線から紫外線までの広い発光スペクトルレンジを有し、例えば発光ダイオード（ＬＥＤ）、レーザダイオード（ＬＤ）、変調器、及び検出器のような様々な光学要素に適用される。さらに、それらは、高いキャリア移動度及び高い飽和速度ゆえに、電子要素への適合性も高い。シリコンは、その間接バンドギャップゆえに光学特性は良好ではない。しかし、シリコンがエレクトロニクス産業全体で広く使用されているのは、いくつかの理由による。シリコンは、電気特性及び機械特性がかなり良好なので、成熟した製造技術を有する。そのウェハサイズは大きく、それは比較的安価である。シリコン及びＩＩＩ−Ｖ半導体双方を利用するには、これら２つの材料を組み合わせることが重要である。

ＩＩＩ−Ｖ材料をシリコン上に堆積させてシード層を形成することは、ＭＯＶＰＥ、ＭＢＥ、又は他の任意の関連技術のような従来型エピタキシャル技術により可能である。しかし、かかるシード層は、堆積された材料とシリコンとの相対的に大きな格子不整合ゆえに、なおも高密度の転位を含む。一般的な方法では、エピタキシャル横方向オーバーグロース（ＥＬＯ）を使用してかかる転位を除去している。しかし、これまでのところ、この方法に使用されるマスクの開口はマイクロメートルのオーダである。かかる方法のほとんどは、シード層から開口直上の成長層中への転位の伝搬を有効に避けることができなかった。その結果、マスク領域の上方に成長した層は、転位密度が非均質であり、マスク上方のＥＬＯ層と比較して、開口上に非常に大きい転位密度を含んでいた。

１つの例が、特許文献１に見出される。ここでは、パターンマスクを使用して作られた成長領域から開始することによってＩＩＩ−Ｖ族化合物半導体層を基板上に成長させた。異なる成長領域からのファセット構造がともに成長して相対的に厚いカバー層を形成することができた。ここで、転位はファセットに追従することによってある程度低減された。しかし、成長層は相対的に厚く、異なるファセットが出会う領域においては転位が依然見られた。

特許文献２においては、半導体ヘテロ構造及び製造方法が提示された。開口を備えるマスクが、当該開口内での成長中に貫通転位が減少する配向で基板の上方に配置された。狭く相対的に深い開口が好ましく、基板の結晶学的方向に対して４５°の方向が好ましかった。しかし、異なるオーバーグロース領域が出会うときに深刻な格子欠陥が生じることが短所であった。

米国特許出願公開第２００２／００６６４０３号明細書 国際公開第２００６／１２５０４０号パンフレット 米国特許出願公開第２００６／００９９７８１号 明細書米国特許出願公開第２００６／０２６６２８１号明細書 国際公開第２００６／０３５２１２号パンフレット

本発明の目的は、転位密度が低く一般的に均質な半導体ヘテロ構造を与えることにある。さらなる目的は、かかる半導体ヘテロ構造であって、オーバーグロース層厚さが薄いものを与えることにある。

上記目的は、添付の特許請求の範囲に係る方法及び装置によって実現される。一般に、第１の側面によれば、半導体ヘテロ構造は、第１半導体材料の結晶基板と、結晶基板の表面上に配置されたマスクとを含む。マスクは、９００ｎｍ以下の幅の複数の細長い開口部を含む開口を有する。複数の細長い開口部のうちの少なくとも１つの第１開口部は、複数の細長い開口部のうちの少なくとも１つの第２開口部に対して非平行に配向される。半導体ヘテロ構造は、開口を充填してマスクをカバーする第２半導体材料のオーバーグロース結晶層をさらに含む。

第２の側面によれば、半導体ヘテロ構造を製造する方法は、第１半導体材料の結晶基板を与えることと、当該結晶基板の表面上にマスクを配置することとを含む。マスク内に開口が作られる。開口は、９００ｎｍ以下の幅の複数の細長い開口部を含む。複数の細長い開口部のうちの少なくとも１つの第１開口部は、複数の細長い開口部のうちの少なくとも１つの第２開口部に対して非平行に配向される。第２半導体材料のオーバーグロース結晶層が成長して開口を充填し、かつ、マスクをカバーする。

本発明の利点は、２μｍという層厚さの、転位がほとんど存在しない均質なヘテロ構造半導体層が実現できることにある。

添付の図面とともに以下の説明を参照することによって、本発明は、さらなる目的及び利点とともに、最も良く理解される。

本発明の一実施例に係るマスク形状を示す。 他のマスク形状を示す。 本発明に係るヘテロ構造の断面図である。 本発明に係る方法の一実施例のステップのフローチャートである。 本発明に係る方法の他実施例のステップのフローチャートである。 本発明の他実施例に係るマスク形状を示す。 本発明の他実施例に係るマスク形状を示す。 本発明の他実施例に係るマスク形状を示す。 本発明の他実施例に係るマスク形状を示す。

図面全体にわたり、類似又は対応する要素に対して同じ参照番号が使用される。

本発明は、別の材料の基板上に成長する半導体材料に関する。本発明は、小さな開口から生じるエピタキシャル横方向オーバーグロース（ＥＬＯ）を利用する方法に関する。

図示される実施例は、シリコン上に成長するＩｎＰ、ＧａＡｓ、ＧａＮ、及びこれらの関連化合物のようなＩＩＩ／Ｖ半導体材料に関する。特に、ＩｎＰが最も徹底して研究された。しかし、他の材料の組み合わせも可能である。可能な基板の例には、Ｓｉ、ＳＯＩ（シリコン・オン・インシュレータ）、サファイア、ＳｉＣ、ＧａＡｓ、及びＩｎＰが含まれるがこれらに限られない。成長材料は基板材料とは異なり、例えば、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＳｉＣ、及びこれらの関連化合物が含まれるがこれらに限られない。

本発明に係る半導体ヘテロ構造は、第１半導体材料の結晶基板を含む。結晶基板の表面上にはマスクが配置される。マスクは、下表面からオーバーグロースが開始可能な開口を有する。開口は、９００ｎｍ以下の幅の複数の細長い開口部を含む。複数の細長い開口部のうちの少なくとも１つの第１開口部は、複数の細長い開口部のうちの少なくとも１つの第２開口部に対して非平行に配向される。このため、開口部の周縁は互いに非ゼロ角度で面する。第２半導体材料のオーバーグロース結晶層が、開口を充填してマスクをカバーする。

図１は、第２半導体材料が与えられる前の、かかるヘテロ構造１０の一実施例の上面図を示す。マスク３は、当該領域のほとんどをカバーするが、狭い開口１１がメッシュ構造１２内に与えられる。マスク３の材料は二酸化シリコン若しくは窒化シリコン又は他の任意の適切な不活性材料であってよい。メッシュ構造１２は、この実施例においては２つの異なる方向に配向された細長い開口部１３、１４を含む。開口構造物の幅ｗは、９００ｎｍ以下である。例えば、１００ｎｍ又は５００ｎｍであり、最も好ましくは１００ｎｍよりも小さい。第１グループの開口部１３は、図面においてほぼ水平に配置される。第２グループの開口部１４は、図面においてほぼ垂直に配置される。この実施例において、基板はＳｉの（００１）表面にあり、図面中に［１１０］方向が示されている。当該表面は典型的には（００１）であり、又は＜１１１＞若しくは＜１１０＞に向かって２−８°ずれている。このため、第１グループの開口部１３の方向は、基板の［１１０］方向に対して角度βで配向され、第２グループの開口部１４は基板の［１１０］方向に対して角度αで配向される。これらの角度は、＜１００＞及び＜１１０＞とは異なることが好ましい。一般的な基板表面において、角度が非ゼロ及び非垂直である。基板表面の他の任意の対称面とは異なるのが好ましい。すなわち、異なる配向の開口部の一方又は双方の長手方向が、当該結晶基板の表面の主結晶軸に対して非ゼロ角度に配向される。さらに、その長手方向は、当該結晶基板の表面のすべての対称面に対して非ゼロ角度に配向されるのが好ましい。偏差は、約５°よりも大きいことが好ましい。角度β−αは、５°より大きく、かつ、１７５°より小さいのが好ましい。図１の直線パターンにおける直線の傾斜α及びβは、１５°及び６０°、１５°及び７５°、１５°及び１０５°、１５°及び１２０°、３０°及び６０°、３０°及び７５°、３０°及び１０５°、並びに３０°及び１２０°のそれぞれの異なる組み合わせに対して試験された。かかる角度のすべては、シリコンウェハの［０１１］方向に対して画定される。

図１の細長い開口部は、交差直線開口部として形成される。しかし、開口はまた、他形状の構成で与えられてよい。一例では、細長い開口部は、円弧部である。複数の円弧部が一緒になって、例えばリング構造開口又は一般的な曲線部を形成してよい。以下にさらに説明されるように、これらの円形部又は曲線部はまた、同心円リング開口又はらせん形状開口を形成してよい。上述のように、すべての場合において開口の幅は９００ｎｍよりも小さいのが好ましい。

例えばシード層（以下をさらに参照のこと）内のマスク開口における成長開始後にそこから出てくる成長貫通転位は、開口を通って垂直方向に伝搬する。しかし、材料が側方に成長するマスク３の上方の領域１５においては、かかる伝搬が妨げられる。すなわち、これらの転位がふるい分けられる。しかし、十分に小さな開口に対しては、これらの転位のふるい分けは、開口がナノサイズであることにも起因して存在する。このため、開口の上方であっても転位がほぼ存在しない領域が得られる。この結果、均質かつほぼ転位なしの層が、開口の上方及びマスクの上部の双方において得られる。したがって、本発明は、高い結晶性の半導体（例えばＩＩＩ−Ｖ半導体）を基板（例えばシリコン）上に堆積する方法を与える。

異なる方向に配向した狭い開口を与えることは、堆積された半導体の品質をさらに高める。例えば図２に示されるような平行な開口のみから開始されて、マスク上方の領域１５内のオーバーグロースが行われると、対向方向からのオーバーグロースは、開口間の典型的には中間まで延びた距離すなわち合体領域に沿ってほぼ同時に出会う。この場合、合体領域において大量の結晶欠陥が発生する可能性が高い。しかし、その代わりに非平行な開口からオーバーグロースを開始すると、合流するオーバーグロース部分同士の間に移動境界が連続的に発生する。合体領域の活動部分は、マスク表面の上方を所定時間移動する。これにより、任意の結晶欠陥が最善の方法で緩和されたオーバーグロースが得られる。これにより、合体領域における欠陥密度が最小化される。

本発明の実施例は、例えばシリコンのような基板表面上に、マスクが設けられる前に与えられるシード層を利用する方法に関する。かかる実施例は図３の断面図に示される。ＩｎＰに係る本実施例において、シード層２が基板１（本実施例ではシリコン）上に成長する。予めＩｎＰが堆積されたシード層２は厚さが１．０−１．５μｍであり、ＩｎＰとＳｉとの大きな不整合に起因する高密度の貫通転位を典型的に含む。シード層の上部には、パターンマスク３（本実施例ではＳｉＯ_２）が与えられる。パターンマスクは、本実施例では厚さ４０ｎｍのＳｉＯ_２からなる。最終的には、水酸化物気相エピタキシーを利用することにより、上述の原理に従って半導体オーバ層４（本実施例ではＩｎＰからなる）がマスク上に成長する。よって本実施例は、基板表面１上に成長した所定のシード層２上に誘電体材料によって作られた小さな開口からのエピタキシャル横方向オーバーグロース（ＥＬＯ）を利用する。上述のように、開口の幅は９００ｎｍを越えない寸法である。かかる幅寸法は、マスク領域（ＥＬＯ層）上の成長層と開口上の成長層との双方へ伝搬することに起因するシード層内の転位をふるい分けるのに有効である。

開口の配向とともに狭い開口により、２μｍよりも小さい、非常に薄いオーバーグロース層であっても良好な結晶性を実現することが可能となる。我々の方法により成長した層の厚さは、シード層の厚さに匹敵する。これにより、シリコン表面とオーバーグロース半導体表面との間の距離全体が最小化される。したがって、本発明の実施例は、ほぼ転位なしの均質なＩＩＩ−Ｖ半導体層を実現する方法を説明する。このＩＩＩ−Ｖ半導体層は、マスクの上方のみならず開口の上方においても２μｍより小さな厚さである。成長層全体にわたる転位密度は劇的に低減される。

図４は、本発明に係る方法の一実施例のステップのフローチャートを示す。半導体ヘテロ構造の製造方法はステップ２００から始まる。ステップ２１０において、第１半導体材料の結晶基板が与えられる。ステップ２１４において、結晶基板の表面上にマスクが配置される。ステップ２１６において、マスク内に開口が作られる。開口は、９００ｎｍ以下の幅の複数の細長い開口部を含む。複数の細長い開口部のうちの少なくとも１つの第１開口部は、複数の細長い開口部のうちの少なくとも１つの第２開口部に対して非平行に配向される。本発明において、マスク材料の開口のパターンは、リソグラフィ法又はインプリンティング法によって作られる。引き続いて、マスク層がエッチングされてナノスケールサイズの開口が形成される。ステップ２１８において、第２半導体材料のオーバーグロース結晶層を成長させる。オーバーグロース結晶層は、開口を充填してマスクをカバーする。好ましくは、オーバーグロースは、オーバーグロース結晶層がマスク上に２μｍよりも小さな厚さを有する間に終了される。手順はステップ２９９にて終了する。

図５は、本発明に係る方法の他実施例のステップのフローチャートを示す。実施例は、マスクを配置するステップ２１４の前に、結晶基板の表面をシード層でカバーするステップ２１２を付加的に含む。本発明のこの実施例に係る方法は、シード層及びマスク開口が与えられたシリコン上に低転位密度の均質層を実現するべくいくつかのステップを含む。二酸化シリコン若しくは窒化シリコン又は他の任意の適切な不活性材料のようなマスク材料が、シリコン上に与えられたシード層上に低温プロセスによって堆積される。開口がシード層を露出する一方で、マスク材料の開口していない部分はシード層を隠す。次に、シード層をさらに成長させるべく、シード層とそれほど異ならない格子定数を有する半導体材料を、露出開口を使用して成長させる。層厚さがマスクの厚さを越えるとすぐに、開口から始まる成長はマスク上で側方にも生じる。

シード層によってシリコン上にＩｎＰを製造する方法の特定の実施例がここに提示される。

第１に、約４０ｎｍの二酸化シリコン（ＳｉＯ_２）のマスク材料が、プラズマ化学気相成長法（ＰＥ−ＣＶＤ）によって１．０−１．５μｍ厚さのシード層上に堆積される。このシード層は、（００１）Ｓｉ基板上にあって、配向が＜１１１＞の方向に４°ずれている。上述されたように、他実施例において他の基板表面を利用することができる。ポリメチルメタクリレート（ＰＭＭＡ）の電子ビームレジストが、ＳｉＯ_２上にスピンコーティングされる。電子ビームリソグラフィ手段、及び、トリフルオロメタン（ＣＨＦ_３）をエッチングガスとして使用するその後のリアクティブイオンビームエッチング（ＲＩＢＥ）によってパターンが形成される。パターンは、４０ｘ４０μｍ^２のサイズのフィールドに含まれる様々なメッシュからなる。このサイズは、この特定の例において使用される。しかし、他実施例においては、主に最終用途に応じてフィールドのサイズを相当大きくすることができる。また、当該用途が要求するのであれば小さなサイズを使用することもできる。

第２に、パターンシード層を備えるサンプルが以下の手順により徹底的に清浄された。（ｉ）パターンウェハをアセトンに約１分間浸漬することにより油脂を除去する；（ｉｉ）パターンウェハを２回、イソプロパノールで各約３０秒間すすぐ；（ｉｉｉ）パターンウェハを脱イオン水で３回すすぐ；（ｉｖ）パターンウェハを市販の溶液Ｓｅｍｉｃｏｃｌｅａｎ（登録商標）で約２分間清浄する；（ｖ）パターンウェハを脱イオン水で３回すすぐ；（ｖｉ）パターンウェハを濃硫酸（Ｈ_２ＳＯ_４）で約１分間清浄する；（ｖｉｉ）脱イオン水で３回すすぐ；（ｖｉｉｉ）パターンウェハを再びＳｅｍｉｃｏｃｌｅａｎで約２分間清浄する；（ｉｘ）パターンウェハを脱イオン水で３回すすぐ；（ｘ）パターンウェハをイソプロパノールに浸漬する；（ｘｉ）パターンウェハを取り出し窒素ガスで乾燥させる。

次に、水酸化物気相エピタキシー（ＨＶＰＥ）成長法により、当該パターン上に厚さ約１．５μｍのリン化インジウム層が堆積される。このプロセスにおける気体前駆体は、塩化インジウム（塩化水素（ＨＣｌ）及び溶融インジウムによってその場で発生する）及びホスフィン（ＰＨ_３）である。キャリアガスは水素（Ｈ_２）及び窒素（Ｎ_２）である。

清浄されたパターンサンプルが、ＩＩＩ−Ｖ半導体の成長を行うべく準備される。それが、サセプタ上のローディングチャンバにロードされる。次に、それは、ローディングチャンバから堆積チャンバへ自動的に移送される。圧力が２０ｍｂａｒまで下げられ、サンプルは温度約６１５℃に到達するまでリアクタ内で加熱される。すべての手順には約１０分間かかり、少量の安定流量１０ｓｃｃｍのＰＨ_３を含む窒素環境にて行われる。温度が５９０℃に達すると、１２０ｓｃｃｍのＰＨ_３及び１２ｓｃｃｍのＨＣｌの全流量が開始される。ＨＣｌは、リアクタ内に収容された液体インジウムの溶融を介して流れるが、温度は７３０℃という高温に維持される。流量約１２ｓｃｃｍのＩｎＣｌがその場で生成される。全流量は９００ｓｃｃｍである。ここで、４５ｓｃｃｍがＨ_２、７２３ｓｃｃｍがＮ_２である。サセプタ上のシャッタを開けることにより成長が開始する。実施に係る成長は、２分１５秒の間で完了した。成長後、圧力が大気圧まで上げられる。その後サンプルがローディングチャンバに戻されて冷却される。

マスク層の開口は、ＩｎＰの成長のための核として機能する。ＩｎＰは、その高さがＳｉＯ_２の高さを越えるとすぐに側方への成長を始める。横方向成長の領域において、及び、成長が垂直方向であっても小さな開口上の領域において、転位がふるい分けられる。１５°及び１０５°、１５°及び１２０°のような適切な直線方向が選択された場合、異なる開口からの成長が出会う合体領域にはほとんど欠陥がない。この方法により、マスク上だけでなく開口上でも品質が均質な優れた結晶領域を大きな面積にわたって形成することができる。この方法により、結晶品質が良好なオーバーグロース層の厚さは、２μｍよりも小さくなる。

上述の詳細な例においてはシリコン基板上へのＩｎＰの堆積が使用されたが、本方法は、シリコン又は他の任意の適切な基板上で良好な結晶性を有する任意の半導体の堆積に適用することができる。したがって、本方法は、任意の結晶半導体材料の異なる結晶基板上への堆積に適用することができる。基板は、異なる半導体材料の天然基板が存在しない場合又はそのサイズが限られる場合のいずれかの場合に、異なる半導体材料の層を堆積するためのテンプレートを形成してよい。したがって、我々が提案する方法は、例えばＩｎＰ、ＧａＮ、ＧａＡｓ、ＡｌＮ、ＺｎＯ等、及びこれらの関連化合物のような１つの特定材料が異なる材料（例えばシリコン）の基板上にある大面積ウェハを作ることも包括する。

シード層がＩｎＰであったが、成長が意図される層にほぼ又は完全に格子整合する例えばＩｎ_１−ｘＧａ_ｘＡｓ_ｙＰ_１−ｙ（ｘ＝０．４７ｙ，０≦ｙ≦１）のような他の任意の半導体材料をシード層として使用することができる。シード層は必ずしも単層である必要はなく、多層からなっていてもよい。

ここでの開口サイズは１００ｎｍ又は５００ｎｍであったが、例えば５０、１００、２００、３００、４００、５００、６００、７００、８００、又は９００ｎｍのような、間隔が０＜開口＜９００ｎｍの他の任意の開口を使用してよい。好ましくは、１００ｎｍよりも小さい幅の開口が使用される。開口領域内のふるい分け効果及び全体的な品質は開口が小さいほど良好となる。さらにここでは、メッシュパターンにおいて使用される直線方向が、シリコンの［０１１］方向に対して１５°、３０°、６０°、７５°、１０５°、及び１２０°に設定された。しかし、上述の開口サイズと、相当の横方向成長率をもたらす適切な成長条件とを組み合わせて、任意の直線方向を使用することができる。

リソグラフィとともにドライエッチングが使用されたが、ステップのいずれかにおいてウェットエッチングも使用できる。

低圧かつ６１５°にて成長が行われたが、他の圧力又は他の温度にて成長が行われてもよい。使用された流れは、得られる材料品質を最大限にするべく選択されたが、任意のドーパントガス（例えばＨ_２Ｓ）と同様に他の流れが使用されてもよい。さらに、ここで使用された成長方法は平衡近傍のプロセスＨＶＰＥであったので、使用されたマスクＳｉＯ_２上の直接核生成がない高選択性成長が与えられた。しかし、他のエピタキシャル成長法も同様に使用してよい。例えば金属・有機化学気相成長（ＭＯＶＰＥ）、液相エピタキシー（ＬＰＥ）又は分子線エピタキシー（ＭＢＥ）、原子層エピタキシー（ＡＬＥ）、及びこれらすべての方法のバリエーションである。マスク材料はここではＳｉＯ_２であったが、他のマスク材料を使用してもよい。例えば窒化シリコンＳｉＮ_ｘ若しくは他の任意の不活性材料又は金属であってもよい。

使用された方法に従って、及び、エピタキシャル横方向オーバーグロースという周知の方法においてマスク上だけでなく開口上でも転位のふるい分けに最も好都合かつ最善と思われる方法に従って、本発明が説明された。

図６から図９は、本発明に係るマスク形状の他の４つの実施例を示す。図６は、上述のリング形成コンセプトを示す。ここでは、リングの一部すなわち円弧部１３、１４、１６、１７が細長い開口部を構成する。図７は、六方対称のマスク構造を示す。３グループの細長い開口部１３、１４、１６が互いに異なる方向に配向される。図８は、円弧部１３、１４を有する同心円リングのマスク構造を示す。図９は、らせん形状のマスク構造を示す。曲線部１３、１４が異なる方向に配向される。当業者であれば誰でも、可能なマスクデザインの例が多数存在することがわかる。

上述の実施例は、本発明の少数の例示によって理解される。当業者であれば、本発明の範囲から逸脱することなく実施例の様々な修正、組み合わせ、及び変更が行われてよいことがわかる。特に、異なる実施例における異なる部分的なソリューションを、技術的に可能な他の構成において組み合わせることができる。しかし、本発明の範囲は添付の特許請求の範囲によって画定される。

Claims (22)

1. 半導体ヘテロ構造（１０）であって、
   第１半導体材料の結晶基板（１）と、
   ９００ｎｍ以下の幅（ｗ）を有する複数の細長い開口部（１２）を含む開口（１１）を有し、前記結晶基板（１）の表面上に配置されるマスク（３）と、
   前記開口（１１）を充填し、かつ、前記マスク（３）をカバーする、第２半導体材料のオーバーグロース結晶層（４）と
   を含み、
   前記細長い開口部（１２）の少なくとも１つの第１開口部（１３）が、前記細長い開口部（１２）の少なくとも１つの第２開口部（１４）に対して非平行に配向される、半導体ヘテロ構造。
2. 前記細長い開口部（１２）は、交差直線開口部である、請求項１に記載の半導体ヘテロ構造。
3. 前記第１開口部（１３）及び前記第２開口部（１４）の少なくとも一方の長手方向が、前記結晶基板（１）の前記表面の両方の主結晶軸に対して非ゼロの角度に配向される、請求項２に記載の半導体ヘテロ構造。
4. 前記第１開口部（１３）及び前記第２開口部（１４）の少なくとも一方の前記長手方向はさらに、前記結晶基板（１）の前記表面のすべての対称面に対して非ゼロの角度に配向される、請求項３に記載の半導体ヘテロ構造。
5. 前記結晶基板（１）の前記表面の両方の主結晶軸に対する前記非ゼロ角度、及び前記結晶基板（１）の前記表面のすべての対称面に対する前記非ゼロ角度の少なくとも一方は、５°より大きい、請求項２又は３に記載の半導体ヘテロ構造。
6. 第１開口部（１３）の前記長手方向は、前記第２開口部（１４）の前記長手方向に対して５°より大きく８５°より小さい角度で配向される、請求項１から５のいずれか１項に記載の半導体ヘテロ構造。
7. 前記細長い開口部（１２）は曲線部又は円弧部である、請求項１に記載の半導体ヘテロ構造。
8. 前記開口は同心円リング又はらせんを形成する、請求項７に記載の半導体ヘテロ構造。
9. 前記結晶基板（１）の前記表面と前記マスク（３）との間にシード層（２）が設けられる、請求項１から８のいずれか１項に記載の半導体ヘテロ構造。
10. 前記オーバーグロース結晶層（４）は、前記マスク上に２μｍよりも小さい厚さを有する、請求項１から９のいずれか１項に記載の半導体ヘテロ構造。
11. 前記細長い開口部（１２）は、１００ｎｍ以下の幅（ｗ）を有する、請求項１から１０のいずれか１項に記載の半導体ヘテロ構造。
12. 半導体ヘテロ構造を製造する方法であって、
    第１半導体材料の結晶基板（１）を与えるステップ（２１０）と、
    前記結晶基板（１）の表面上にマスク（３）を配置するステップ（２１４）と、
    ９００ｎｍ以下の幅（ｗ）を有する複数の細長い開口部（１２）を含む開口（１１）を、前記マスク（３）に作るステップ（２１６）と、
    前記開口（１１）を充填し、かつ、前記マスク（３）をカバーする、第２半導体材料のオーバーグロース結晶層（４）を成長させるステップ（２１８）と
    を含み、
    前記細長い開口部（１２）の少なくとも１つの第１開口部（１３）が、前記細長い開口部（１２）の少なくとも１つの第２開口部（１４）に対して非平行に配向される、方法。
13. 前記細長い開口部（１２）は交差直線開口部である、請求項１２に記載の方法。
14. 前記第１開口部（１３）及び前記第２開口部（１４）の少なくとも一方の長手方向が、前記結晶基板（１）の前記表面の両方の主結晶軸に対して非ゼロの角度に配向される、請求項１３に記載の方法。
15. 前記第１開口部（１３）及び前記第２開口部（１４）の少なくとも一方の前記長手方向はさらに、前記結晶基板（１）の前記表面のすべての対称面に対して非ゼロの角度に配向される、請求項１４に記載の方法。
16. 前記結晶基板（１）の前記表面の両方の主結晶軸に対する前記非ゼロ角度、及び前記結晶基板（１）の前記表面のすべての対称面に対する前記非ゼロ角度の少なくとも一方は、５°より大きい、請求項１３又は１４に記載の方法。
17. 第１開口部（１３）の前記長手方向は、前記第２開口部（１４）の前記長手方向に対して５°より大きく８５°より小さい角度で配向される、請求項１から１６のいずれか１項に記載の方法。
18. 前記細長い開口部（１２）は曲線部又は円弧部である、請求項１２に記載の方法。
19. 前記開口は同心円リング又はらせんを形成する、請求項１２に記載の方法。
20. 前記マスク（３）を配置するステップ（２１４）の前に、前記結晶基板（１）の前記表面をシード層（２）でカバーするステップ（２１２）をさらに含む、請求項１２から１９のいずれか１項に記載の方法。
21. 前記成長させるステップ（２１８）が、前記オーバーグロース結晶層（４）が前記マスク（３）上に２μｍよりも小さい厚さを有している間に終了する、請求項１２から２０のいずれか１項に記載の方法。
22. 前記細長い開口部（１２）は、１００ｎｍ以下の幅（ｗ）を有する、請求項１２から２１のいずれか１項に記載の方法。

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