JP2008529283A - Composition and method for making interconnect elements having metal traces embedded in the surface of a dielectric - Google Patents

Composition and method for making interconnect elements having metal traces embedded in the surface of a dielectric Download PDF

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清志 兵頭
稲太郎 黒澤
幸夫 橋本
篤 吉野
朝雄 飯島
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Abstract

主要な表面を有する誘電体要素(210)を含む相互接続要素(201)が提供される。金属相互接続パターン(208および208’)は、主要な表面から内向きに延びる凹部に埋め込まれ、相互接続パターンの外側表面は主要な表面と実質的に共面であって、主要な表面の一つ以上の方向に延びる。突出導電性フィルム(220)は、これが主要な表面の少なくとも一部分に沿って誘電体要素(210)に接触するように、また金属相互接続パターン(208’)の少なくとも一つのパターンの外側表面に導電的に接触するように、主要な表面によって画定された平面に平行な少なくとも一つの方向に主要な表面上で延びる。  An interconnect element (201) is provided that includes a dielectric element (210) having a major surface. The metal interconnect patterns (208 and 208 ′) are embedded in recesses that extend inwardly from the major surface, and the outer surface of the interconnect pattern is substantially coplanar with the major surface and one of the major surfaces. Extends in more than one direction. The protruding conductive film (220) is conductive on the outer surface of at least one pattern of the metal interconnect pattern (208 ′) such that it contacts the dielectric element (210) along at least a portion of the major surface. Extending on the major surface in at least one direction parallel to a plane defined by the major surface so as to be in contact with each other.

Description

[関連出願の相互参照]
本出願は、その開示内容が参照によりここに組み込まれている2005年1月24日に出願された日本特許出願第2005-15970号からの優先権に基づき、この優先権の利益を主張する。
[Cross-reference of related applications]
This application claims the benefit of this priority based on the priority from Japanese Patent Application No. 2005-15970 filed on January 24, 2005, the disclosure of which is incorporated herein by reference.

[発明の分野]
本発明は特に、例えば集積回路(「IC」または「チップ」)などのマイクロエレクトロニクスユニットのパッケージングにおいて、マイクロエレクトロニクスのための相互接続構造体および他の相互接続構造体、例えばプリント配線板またはその他のタイプの配線板を含むような回路パネルに関する。
[Field of the Invention]
The present invention particularly relates to interconnect structures and other interconnect structures for microelectronics, such as printed wiring boards or others, for example in the packaging of microelectronic units such as integrated circuits (“ICs” or “chips”). The present invention relates to a circuit panel including a type of wiring board.

外部回路要素への選択的相互接続を可能にする金属相互接続パターンの単一層または多層いずれかを有する相互接続要素を提供するための必要性が現在、存在する。   There is a current need to provide interconnect elements having either a single layer or multiple layers of metal interconnect patterns that allow selective interconnection to external circuit elements.

本発明の一態様によれば、相互接続要素は、主要な表面を有する誘電体要素を含む。主要な表面の一つ以上の方向に延びる金属相互接続パターンは、主要な表面から内向きに延びる凹部に埋め込まれる。相互接続パターンの外側表面は、主要な表面と実質的に共面である。突出導電性フィルムは、主要な表面によって画定された平面に平行な少なくとも一つの方向に主要な表面上で延びる。突出導電性フィルムは、主要な表面の少なくとも一部分に沿って誘電体要素に接触し、また金属相互接続パターンの少なくとも一つのパターンの外側表面に導電的に接触する。   According to one aspect of the invention, the interconnect element includes a dielectric element having a major surface. A metal interconnect pattern extending in one or more directions of the major surface is embedded in a recess extending inwardly from the major surface. The outer surface of the interconnect pattern is substantially coplanar with the major surface. The protruding conductive film extends on the major surface in at least one direction parallel to a plane defined by the major surface. The protruding conductive film contacts the dielectric element along at least a portion of the major surface and conductively contacts the outer surface of at least one pattern of the metal interconnect pattern.

本発明の一つ以上の好ましい態様によれば、相互接続要素は、突出導電性フィルムが絶縁カバーフィルムによって露出されるように、主要な表面の一部分のみと金属相互接続パターンの少なくとも一つとを覆う絶縁カバーフィルムを更に含み得る。   According to one or more preferred embodiments of the present invention, the interconnect element covers only a portion of the major surface and at least one of the metal interconnect patterns such that the protruding conductive film is exposed by the insulating cover film. An insulating cover film may further be included.

本発明の一つ以上の好ましい態様によれば、突出導電性フィルムの少なくとも一部分は、金属相互接続パターンのそれぞれのパターンを導電的に相互接続する。   According to one or more preferred embodiments of the present invention, at least a portion of the protruding conductive film conductively interconnects each pattern of the metal interconnect pattern.

本発明の好ましい一実施形態によれば、主要な表面は第1の主要な表面であり、誘電体要素は第1の主要な表面から離れた第2の主要な表面を含み、複数の第2の凹部は第2の主要な表面から内向きに延びている。このような実施形態では金属相互接続パターンは第1の凹部に埋め込まれた第1の金属相互接続パターンであり、相互接続要素は、第2の主要な表面の一つ以上の方向に延びる複数の第2の金属相互接続パターンを更に含む。これら第2の金属相互接続パターンは、第2の凹部に埋め込まれ、また第2の主要な表面と実質的に共面である外側表面を有する。更に、第1の金属相互接続パターンの少なくともある幾つかは第2の金属相互接続パターンの少なくともある幾つかに導電的に接続される。   According to a preferred embodiment of the present invention, the primary surface is a first primary surface, the dielectric element includes a second primary surface spaced from the first primary surface, and a plurality of second surfaces. The recess extends inwardly from the second major surface. In such an embodiment, the metal interconnect pattern is a first metal interconnect pattern embedded in the first recess, and the interconnect element comprises a plurality of directions extending in one or more directions of the second major surface. It further includes a second metal interconnect pattern. These second metal interconnect patterns are embedded in the second recesses and have an outer surface that is substantially coplanar with the second major surface. Further, at least some of the first metal interconnect patterns are conductively connected to at least some of the second metal interconnect patterns.

本発明の一つ以上の好ましい態様によれば、第1の金属相互接続パターンの少なくともある幾つかは、第2の金属相互接続パターンの少なくともある幾つかに導電的に接続される。接続は、誘電体要素の第1の主要な表面によって画定された平面に直交する方向に誘電体要素を貫通して延びる一つ以上の導体によって与えられる。   According to one or more preferred embodiments of the present invention, at least some of the first metal interconnect patterns are conductively connected to at least some of the second metal interconnect patterns. The connection is provided by one or more conductors extending through the dielectric element in a direction perpendicular to the plane defined by the first major surface of the dielectric element.

好ましくは、誘電体要素を貫通して延びる一つ以上の導体は、誘電体要素を貫通して延びる貫通孔の内側を覆う導体を含む。   Preferably, the one or more conductors extending through the dielectric element include a conductor covering the inside of a through hole extending through the dielectric element.

本発明のある特定の態様ではアセンブリは、ここに指定されたような相互接続要素を含み、また外部回路要素を更に含む。このような回路要素の露出されたリード線は、相互接続要素への導電性相互接続を与えるために導体に導電的に接触している貫通孔に挿入される。   In certain aspects of the invention, the assembly includes interconnect elements as specified herein, and further includes external circuit elements. The exposed leads of such circuit elements are inserted into through holes that are in conductive contact with the conductors to provide a conductive interconnection to the interconnect elements.

本発明のもう一つの好ましい態様によれば固体状導電性支柱は、第1および第2の金属相互接続パターンの少なくともある幾つかのパターンの内側表面に接触する誘電体要素を貫通して延び、これらの内側表面は誘電体要素の第1および第2の主要な表面から内向きに凹んでいる。   According to another preferred embodiment of the present invention, the solid conductive post extends through a dielectric element that contacts the inner surface of at least some of the first and second metal interconnect patterns; These inner surfaces are recessed inwardly from the first and second major surfaces of the dielectric element.

本発明のもう一つの好ましい態様によれば第1の絶縁カバーフィルムは、突出導電性フィルムが絶縁カバーフィルムによって露出されるように、第1の主要な表面の第1の部分と第1の金属相互接続パターンの少なくとも一つとの上にある。   In accordance with another preferred embodiment of the present invention, the first insulating cover film includes a first major surface first portion and a first metal such that the protruding conductive film is exposed by the insulating cover film. Above at least one of the interconnect patterns.

本発明のある特定の態様によるアセンブリは、ここに指定されたような相互接続要素と外部回路要素とを含む。外部回路要素の露出された接点は、相互接続要素の突出導電性フィルムに導電的に接続される。   An assembly according to certain aspects of the invention includes interconnect elements and external circuit elements as specified herein. The exposed contact of the external circuit element is conductively connected to the protruding conductive film of the interconnect element.

好ましくは突出導電性フィルムは、異方性導電フィルムを介して接点に導電的に接続される。   Preferably, the protruding conductive film is conductively connected to the contact through an anisotropic conductive film.

本発明のもう一つの態様によれば、相互接続要素を製造するための方法が提供される。このようは方法によれば、第2の金属層の上にある第1の金属層を含む構造体が提供される。この構造体の第1の金属層から複数の金属相互接続パターンがパターン化され、この後にこの構造体の金属相互接続パターンを覆う誘電体要素が形成される。それから複数の金属相互接続パターンが誘電体要素に埋め込まれるように、またこれらのパターンが誘電体要素の第1の主要な表面に共面である外側表面を有するように、第2の金属層は複数の金属相互接続パターンに対して選択的に除去される。第1の主要な表面の少なくとも一部分に沿って誘電体要素に接触し、また金属相互接続パターンの少なくとも一つのパターンの外側表面に導電的に接触するように、主要な表面によって画定された平面に平行な少なくとも一つの方向に第1の主要な表面上を延びる突出導電性フィルムが形成される。   In accordance with another aspect of the present invention, a method for manufacturing an interconnect element is provided. In this way, the method provides a structure including a first metal layer overlying a second metal layer. A plurality of metal interconnect patterns are patterned from the first metal layer of the structure, followed by formation of a dielectric element that covers the metal interconnect pattern of the structure. Then, the second metal layer is such that a plurality of metal interconnect patterns are embedded in the dielectric element and that these patterns have an outer surface that is coplanar with the first major surface of the dielectric element. Selectively removed with respect to the plurality of metal interconnect patterns. In a plane defined by the major surface so as to contact the dielectric element along at least a portion of the first major surface and conductively contact the outer surface of at least one pattern of the metal interconnect pattern. A protruding conductive film is formed that extends over the first major surface in at least one parallel direction.

好ましくは誘電体要素を形成するステップは、複数の金属相互接続パターンの上に未硬化樹脂を含む層を押し付けるステップを含む。   Preferably, forming the dielectric element includes pressing a layer comprising an uncured resin over the plurality of metal interconnect patterns.

本発明のある特定の態様によればこの金属相互接続パターンは、第1の主要な表面から内向きに延びる第1の凹部に埋め込まれた第1の金属相互接続パターンである。好ましくは本方法は、第4の金属層の上にある第3の金属層を含む第2の構造体を用意するステップと、第3の金属層から複数の第2の金属相互接続パターンをパターン化するステップとを更に含む。誘電体要素を形成するステップは、第1の主要な表面から離れた誘電体要素の第2の主要な表面に第2の構造体を押し付けるステップを更に含む。それから第4の金属層は、複数の第2の金属相互接続パターンに対して選択的に除去される。この方法で第2の金属相互接続パターンは、誘電体要素の第2の主要な表面に埋め込まれ、また第2の金属相互接続パターンは、第2の主要な表面と共面である外側表面を有する。更に本発明のこのような態様によれば、第1の金属相互接続パターンと第2の金属相互接続パターンとの間に誘電体要素を貫通して延びる貫通孔が形成され、また突出導電性フィルムを形成するとき同時に貫通孔の内側を覆う導体が形成され、このような導体は第1の金属相互接続パターンを第2の金属相互接続パターンに接続する。   In accordance with certain aspects of the present invention, the metal interconnect pattern is a first metal interconnect pattern embedded in a first recess extending inwardly from the first major surface. Preferably, the method includes providing a second structure including a third metal layer overlying the fourth metal layer, and patterning a plurality of second metal interconnect patterns from the third metal layer. Further comprising the steps of: Forming the dielectric element further includes pressing the second structure against the second major surface of the dielectric element away from the first major surface. The fourth metal layer is then selectively removed with respect to the plurality of second metal interconnect patterns. In this manner, the second metal interconnect pattern is embedded in the second major surface of the dielectric element, and the second metal interconnect pattern has an outer surface that is coplanar with the second major surface. Have. Further in accordance with this aspect of the invention, a through hole extending through the dielectric element is formed between the first metal interconnect pattern and the second metal interconnect pattern, and the projecting conductive film. At the same time, a conductor covering the inside of the through hole is formed, and such conductor connects the first metal interconnect pattern to the second metal interconnect pattern.

本発明のある実施形態によれば、誘電体要素の表面の凹部内に相互接続層の金属トレースが埋め込まれた多層相互接続要素または多層配線板が提供される。更にこれらの金属トレースは、互いに接続される相互接続要素の数が大きいときでも、金属トレースが捩れたり、隣接する相互接続部と短絡したり、破断したりする傾向がはるかに小さいような様式で形成される。このような実施形態では各相互接続要素の表面は、他のマイクロエレクトロニクス要素との相互接続のために表面上に導電性接触部(接点)を有する実質的に平面の主要な表面を呈する。このようにして金属トレースは、電子部品の実装に干渉する方法で突き出ることはない。また電気的接続の改善された信頼性は、このような埋め込まれた金属トレースが設けられる3層以上の層を有する多層相互接続要素または多層配線板を構成する数個の相互接続要素間で達成され得る。更にこのような相互接続要素を製造するために必要とされる製造プロセスの削減を達成することも可能であり得る。   According to one embodiment of the present invention, a multilayer interconnect element or multilayer wiring board is provided in which metal traces of the interconnect layer are embedded in recesses in the surface of the dielectric element. In addition, these metal traces are in such a way that even when the number of interconnecting elements connected to each other is large, the metal traces are much less prone to twisting, shorting with adjacent interconnects, or breaking. It is formed. In such an embodiment, the surface of each interconnect element presents a substantially planar major surface with conductive contacts on the surface for interconnection with other microelectronic elements. In this way, the metal traces do not protrude in a way that interferes with the mounting of the electronic component. Also, improved reliability of electrical connections is achieved between several interconnect elements comprising a multilayer interconnect element or multilayer wiring board having three or more layers provided with such embedded metal traces. Can be done. It may also be possible to achieve a reduction in the manufacturing process required to produce such interconnect elements.

図2(M)に示す本発明の一実施形態による相互接続要素22では誘電体要素20は好ましくは、一つ以上の熱可塑性樹脂を含むか、あるいは本質的に例えばPEEK(ポリエーテルエーテルケトン)樹脂、PES樹脂、PPS(硫化ポリフェニレン)樹脂、PEN(ポリエチレンナフタレート)樹脂、PEEK−PES樹脂ポリマー混合物、および液晶ポリマーが好ましい樹脂の特定の例である一つ以上の熱可塑性樹脂からなる。誘電体要素の厚さは、好ましくは数十ミクロンから数百ミクロンである。   In the interconnect element 22 according to one embodiment of the invention shown in FIG. 2 (M), the dielectric element 20 preferably comprises one or more thermoplastics, or essentially consists of eg PEEK (polyetheretherketone). Resins, PES resins, PPS (polyphenylene sulfide) resins, PEN (polyethylene naphthalate) resins, PEEK-PES resin polymer mixtures, and liquid crystal polymers comprise one or more thermoplastic resins which are specific examples of preferred resins. The thickness of the dielectric element is preferably several tens of microns to several hundreds of microns.

誘電体要素20の内部には、第1の金属配線層として設けられた第1の相互接続パターン12および12aと第2の金属配線層によって設けられた第2の相互接続パターン13および13aが埋め込まれる。第1の相互接続パターンと第2の相互接続パターンの各々は、複数の金属トレースと接点または他の金属相互接続特徴要素を含む。各金属配線層の厚さは、好ましくは約10ミクロンから数10ミクロンである。これらの接点と金属トレースは、相互接続要素22とこれの外にある他のマイクロエレクトロニクス要素との間に、および/または異なる外部マイクロエレクトロニクス要素間に、導電性相互接続を与えるように機能する。このようなマイクロエレクトロニクス要素は、例えばマイクロエレクトロニクス基板、回路パネル、集積回路(「IC」または「チップ」)、パッケージ化チップ、すなわちこのようなチップが単に能動回路要素または「オンチップ集積受動素子」(IPOC)として一般に知られるような受動回路要素を含むか、または中でも回路要素の能動タイプと受動タイプの組合せを有するチップを含むかどうかにかかわらず、これらの要素に結合されたパッケージ要素を有するチップのいずれかであり得る。   Embedded in dielectric element 20 are first interconnect patterns 12 and 12a provided as the first metal wiring layer and second interconnect patterns 13 and 13a provided by the second metal wiring layer. It is. Each of the first interconnect pattern and the second interconnect pattern includes a plurality of metal traces and contacts or other metal interconnect features. The thickness of each metal wiring layer is preferably about 10 to several tens of microns. These contacts and metal traces function to provide a conductive interconnect between the interconnect element 22 and other microelectronic elements outside it and / or between different external microelectronic elements. Such microelectronic elements are, for example, microelectronic substrates, circuit panels, integrated circuits (“ICs” or “chips”), packaged chips, ie such chips are simply active circuit elements or “on-chip integrated passive elements”. Whether it contains passive circuit elements, commonly known as (IPOC), or, among other things, a chip having a combination of active and passive types of circuit elements, with package elements coupled to these elements It can be any of the chips.

第1の相互接続パターン12と第2の相互接続パターン13との間には、複数の固形金属支柱18が誘電体要素20を貫通して延びている。これらの支柱は最も好ましくは、銅を含むか、本質的に銅からなる。好ましくは支柱は、高純度の銅を含む。誘電体要素20内の各支柱の端から端までの長さまたは「高さ」は、好ましくは例えば数十ミクロンから約150ミクロンである。しかしながらこの高さは、明示された好ましい範囲より幾分高いか、あるいは低いこともあり得る。   A plurality of solid metal columns 18 extend through the dielectric element 20 between the first interconnect pattern 12 and the second interconnect pattern 13. These struts most preferably comprise copper or consist essentially of copper. Preferably, the post includes high purity copper. The length or “height” of each strut in the dielectric element 20 is preferably, for example, a few tens of microns to about 150 microns. However, this height can be somewhat higher or lower than the stated preferred range.

ある特定の実施形態ではチップ、回路パネルまたはパッケージ化チップは、相互接続要素22の第1の主要な表面24に露出されたトレースと接点とを含む相互接続パターン12および12aに直接または間接に導電的に相互接続または結合される。第1の主要な表面24から離れた相互接続要素22の第2の主要な表面26上において、相互接続要素の接点13および13aは、回路パネル、もう一つのチップまたはもう一つのパッケージ化チップのパッケージ要素に、直接または間接に更に結合され得る。もう一つの実施形態では相互接続要素22の一方または両方の主要な表面24および26上の金属トレースは、パッケージ化チップによって接触することができ、また相互接続要素とパッケージ化チップとの間の圧力の結果として誘電体要素20のある程度の撓みが発生し得る中程度の圧力下でパッケージ化チップとの導電的連通を維持できる。   In certain embodiments, the chip, circuit panel or packaged chip is directly or indirectly conductive to interconnect patterns 12 and 12a that include traces and contacts exposed on first major surface 24 of interconnect element 22. Interconnected or coupled together. On the second major surface 26 of the interconnect element 22 remote from the first major surface 24, the interconnect element contacts 13 and 13a are connected to the circuit panel, another chip or another packaged chip. It can be further coupled directly or indirectly to the package element. In another embodiment, metal traces on one or both major surfaces 24 and 26 of the interconnect element 22 can be contacted by the packaged chip and the pressure between the interconnect element and the packaged chip. As a result, conductive communication with the packaged chip can be maintained under moderate pressure that may cause some deflection of the dielectric element 20.

多層相互接続要素または配線板を製造する一実施形態では、例えば150℃から350℃の温度までの加熱が適当であり、20kg/cm2と100kg/cm2との間の圧力が好ましい。更に、特に微細なピッチの多数の端子を有する集積回路(ICまたはチップ)などの電子部品が実装されることになっているときには、第1および第2の主要な表面24および26の一方または両方に露出された金属トレースを結合金属で被覆することが好ましい。金は、結合金属層10としての使用のためによく適している。 In one embodiment of manufacturing a multilayer interconnect element or wiring board, heating to a temperature of, for example, 150 ° C. to 350 ° C. is appropriate, and a pressure between 20 kg / cm 2 and 100 kg / cm 2 is preferred. In addition, one or both of the first and second major surfaces 24 and 26 are to be mounted, particularly when an electronic component such as an integrated circuit (IC or chip) having a large number of terminals of fine pitch is to be mounted. It is preferred that the metal traces exposed to be coated with a binding metal. Gold is well suited for use as the bonding metal layer 10.

本発明の詳細は、図に示された実施形態に基づいて説明される。図1(A)〜(K)と図2(L)〜(M)は、本発明による第1の実施形態における一連のプロセス(A)〜(M)を示す断面図である。   The details of the present invention will be described based on the embodiments shown in the figures. 1A to 1K and FIGS. 2L to 2M are cross-sectional views showing a series of processes (A) to (M) in the first embodiment according to the present invention.

最初に3金属層構造体から作られたパターン化可能導電性構造体2が図1(A)に示すように用意される。このパターン化可能導電性構造体2は、例えばニッケルなどの金属を含む、あるいは本質的にニッケルなどの金属からなるエッチングバリア層(中間層)6が例えば銅から作られたキャリア層4の表面上に作られ、また例えば銅から作られた相互接続層を製造するための金属層8がこのエッチングバリア層6の表面の上に作られた3層構造を有する。   First, a patternable conductive structure 2 made from a three metal layer structure is prepared as shown in FIG. This patternable conductive structure 2 comprises an etching barrier layer (intermediate layer) 6 comprising a metal such as nickel or consisting essentially of a metal such as nickel on the surface of a carrier layer 4 made of copper, for example. And a metal layer 8 for producing an interconnection layer made, for example, of copper, has a three-layer structure formed on the surface of this etching barrier layer 6.

これに続いて図1(B)に示すように、前述のキャリア層4の表面には、例えばフォトレジストから作られた保護層10が設けられる。層10は、金属層8が相互接続パターン12を形成するために、例えばフォトリソグラフィと選択的エッチングとによってパターン化されるときキャリア層4を保護する。12aが導電性金属支柱でも、そこから延びる他の導電性柱でもない相互接続パターンを示すことに留意されたい。   Subsequently, as shown in FIG. 1B, a protective layer 10 made of, for example, a photoresist is provided on the surface of the carrier layer 4 described above. Layer 10 protects carrier layer 4 when metal layer 8 is patterned, for example, by photolithography and selective etching, to form interconnect pattern 12. Note that 12a shows an interconnect pattern that is neither a conductive metal post nor any other conductive pillar extending therefrom.

これに続いて図1(C)に示すように、前述の相互接続パターン12および12aが作られた表面上にフォトレジスト層14が作られる。   Subsequently, as shown in FIG. 1C, a photoresist layer 14 is formed on the surface on which the aforementioned interconnect patterns 12 and 12a are formed.

これに続いて図1(D)に示すように、前述のフォトレジスト層14に露出プロセスが実施される。露出に続いて14aは露出部分であり、14bは非露出部分である。   Subsequently, as shown in FIG. 1D, an exposure process is performed on the photoresist layer 14 described above. Following exposure, 14a is an exposed portion and 14b is an unexposed portion.

これに続いて図1(E)に示すように、現像プロセスが実施される。16は現像プロセスによって生成された孔である。   This is followed by a development process as shown in FIG. Reference numeral 16 denotes holes generated by the development process.

これに続いて図1(F)に示すように、好ましくは露出後のプロセスが実施される。好ましくはこのプロセスにおける露出量は、図1(E)に関する前の露出量より多い。それから露出されたフォトレジストは、ソフトエッチングプロセスによって除去され、その後、好ましくは超音波洗浄が実施される。   Following this, as shown in FIG. 1 (F), a post-exposure process is preferably performed. Preferably, the exposure in this process is greater than the previous exposure with respect to FIG. The exposed photoresist is then removed by a soft etching process, followed by preferably ultrasonic cleaning.

これに続いて図1(G)に示すように、前述のパターン化されたレジスト層14aは、前述の孔16内で相互接続パターン12から上方に延びる垂直に立ち上がる特徴要素として金属支柱18または他の導電性柱を作るためのマスクとして使用される。好ましくはこれらの支柱は、好ましくはめっきによって形成された一つ以上の金属、例えば銅を含むか、または本質的に銅からなる。このプロセスは、導電性柱18が好ましくは前述のレジスト層14aの主要な表面23を越えて延びる長さまたは高さを有し、柱18の端部あるいは最上部19がレジスト層14aの上に突き出るように実施される。   Subsequent to this, as shown in FIG. 1G, the patterned resist layer 14a is a metal column 18 or the like as a vertically rising feature extending upward from the interconnect pattern 12 in the hole 16 described above. It is used as a mask for making a conductive pillar. Preferably these struts comprise or consist essentially of one or more metals, preferably copper, formed by plating. This process is such that the conductive column 18 preferably has a length or height that extends beyond the major surface 23 of the resist layer 14a described above, with the end 18 or top 19 of the column 18 on the resist layer 14a. Implemented to protrude.

これに続いて図1(H)を参照すると、前述の導電性柱18の端部または最上部19aがレジスト層14aの表面と共面になる(すなわち同じ平面に位置する)まで研削または研磨プロセスが実行される。このようにして処理後、最上部19aは平坦な表面を呈する。   Subsequently, referring to FIG. 1 (H), the grinding or polishing process until the end or uppermost portion 19a of the conductive column 18 is coplanar with the surface of the resist layer 14a (that is, located on the same plane). Is executed. After processing in this way, the top 19a presents a flat surface.

これに続いて図1(I)に示すように、前述のフォトレジスト層14aは剥ぎ取りなどによって除去され、また同時に前述の保護層10もキャリア層4の表面から除去される。   Subsequently, as shown in FIG. 1I, the aforementioned photoresist layer 14a is removed by peeling or the like, and at the same time, the aforementioned protective layer 10 is also removed from the surface of the carrier layer 4.

これに続いて図1(J)に示すように、前述の導電性柱18が形成された表面上に圧力接着などの方法を介して、誘電体要素、好ましくは樹脂から作られた層間絶縁層20が形成される。一実施形態ではこの層間絶縁層は、未硬化樹脂を含み、このような層は例えばエポキシ・プリプレグの形態で与えられる。その後、前述の層間絶縁層20は、前述の導電性柱18の端面が露出されるまで研磨または研削される。図1(J)は、研削プロセス後の部分的に形成された第1の相互接続構造体2’における層間絶縁層20と支柱18の平坦化された状態を示す。   Subsequently, as shown in FIG. 1 (J), an interlayer insulating layer made of a dielectric element, preferably a resin, is formed on the surface on which the conductive column 18 is formed through a method such as pressure bonding. 20 is formed. In one embodiment, the interlayer insulation layer comprises an uncured resin, and such a layer is provided, for example, in the form of an epoxy prepreg. Thereafter, the interlayer insulating layer 20 is polished or ground until the end face of the conductive column 18 is exposed. FIG. 1J shows the planarized state of the interlayer insulating layer 20 and the pillars 18 in the partially formed first interconnect structure 2 ′ after the grinding process.

これに続いて絶縁層20を有する第1のこのような相互接続構造体2’は図1(J)に示す状態に形成される。更に図1(B)に示すような露出された相互接続パターン12を有するパターン化可能導電性構造体2が設けられる。それから二つの構造体2および2’は、金属支柱または導電性柱18の端面19aが構造体2の相互接続パターン12に接触するように、互いに位置合わせされる。それから相対する導電性構造体2の相互接続パターンに金属支柱18を接合して結合するために圧力と熱が印加される。図1(K)はこの一体化後の状態を示す。   Following this, a first such interconnect structure 2 'having an insulating layer 20 is formed in the state shown in FIG. In addition, a patternable conductive structure 2 having an exposed interconnect pattern 12 as shown in FIG. 1B is provided. The two structures 2 and 2 ′ are then aligned with each other such that the end face 19 a of the metal post or conductive pillar 18 contacts the interconnect pattern 12 of the structure 2. Then pressure and heat are applied to join and bond the metal struts 18 to the interconnect pattern of the conductive structure 2 facing each other. FIG. 1K shows the state after this integration.

この接合プロセスは、金属支柱18を相互接続パターン接続するが、これは支柱18の相互接続パターン13および13への金属対金属結合を介して、特に銅対銅接触を介してこれを行う。このプロセスは、二つの構造体2および2’を単一のユニットに統合する。   This bonding process connects the metal struts 18 to the interconnect pattern, which is done via metal-to-metal bonding to the interconnect patterns 13 and 13 of the struts 18, particularly via copper-to-copper contact. This process integrates the two structures 2 and 2 'into a single unit.

これに続いて図2(L)に示すように、それぞれのキャリア層4および4(図1(A)は例えばエッチングによって除去される。   Subsequently, as shown in FIG. 2 (L), the respective carrier layers 4 and 4 (FIG. 1 (A)) are removed by, for example, etching.

これに続いて図2(M)に示すように、ニッケルから作られた前述のエッチングバリア層6および6は例えばエッチングによって除去される。   Subsequently, as shown in FIG. 2 (M), the aforementioned etching barrier layers 6 and 6 made of nickel are removed by etching, for example.

このタイプの製造方法が与えられると、相互接続層と絶縁層とが図2(M)に示すように共面であって、相互接続パターン12および12aの外側表面21が第1の主要な表面24と共面であり、相互接続パターン13および13aの外側表面21aが第2の主要な表面26と共面であるように製造されている相互接続要素または配線板が製造される。   Given this type of manufacturing method, the interconnect layer and the insulating layer are coplanar as shown in FIG. 2M, and the outer surface 21 of the interconnect patterns 12 and 12a is the first major surface. An interconnect element or wiring board is manufactured that is coplanar with 24 and is manufactured such that the outer surface 21a of the interconnect patterns 13 and 13a is coplanar with the second major surface 26.

図3(A)〜(H)および図4(I)〜(M)は、本発明による第2の実施形態における一連のプロセス(A)〜(M)を示す断面図である。   3A to 3H and FIGS. 4I to 4M are cross-sectional views showing a series of processes (A) to (M) in the second embodiment according to the present invention.

図3(A)に示すように二つのパターン化可能導電性構造体32および32と、例えば樹脂から作られたコア30とが用意される。このコア30の両側の一部に、例えばプリプレグなどから作られた接着剤シート34が形成されるが、このプリプレグは例えばエポキシ樹脂から作られる。コア30は不必要な領域であるとして、後に除去される。   As shown in FIG. 3A, two patternable conductive structures 32 and 32 and a core 30 made of, for example, a resin are prepared. An adhesive sheet 34 made of, for example, a prepreg or the like is formed on part of both sides of the core 30. The prepreg is made of, for example, an epoxy resin. Since the core 30 is an unnecessary area, it is removed later.

前述のパターン化可能な導電性構造体32の各々は、例えば銅を含む、あるいは本質的に銅からなる相互接続層を製造するための金属層40が第1の金属を攻撃する腐食液によって攻撃されない金属を含む、あるいは本質的にこのような金属からなるエッチングバリア層(中間層)34の上にある3層構造を有することに留意されたい。例えば第1の金属が銅を含む、あるいは本質的の銅からなるとき、エッチングバリア層はニッケルを含むか、本質的にニッケルからなることが可能である。銅は実質的にニッケルを攻撃しない腐食液によってエッチングされ得る。同様に第1の金属40とエッチングバリア層34は、例えば銅から作られたキャリア層36の表面に、あるいは表面を覆って設けられる。パターン化可能な導電性構造体は、他の方法も使用可能であるが、好ましくは圧延によって製造される。   Each of the aforementioned patternable conductive structures 32 is attacked by a corrosive solution in which the metal layer 40 for producing an interconnect layer comprising, for example, copper or consisting essentially of copper attacks the first metal. Note that it has a three-layer structure overlying an etching barrier layer (intermediate layer) 34 that includes, or consists essentially of, such metals. For example, when the first metal comprises copper or consists essentially of copper, the etch barrier layer can comprise nickel or consist essentially of nickel. Copper can be etched by a corrosion solution that does not attack nickel substantially. Similarly, the first metal 40 and the etching barrier layer 34 are provided on or covering the surface of the carrier layer 36 made of, for example, copper. The patternable conductive structure is preferably manufactured by rolling, although other methods can be used.

これに続いて図3(B)に示すように、パターン化可能な導電性構造体32および32は、キャリアである金属層36が前記コア材料30の表面に面するように前述の接着剤シート34を介してコア材料30の両面に接着される。この接着剤シート34は、相互接続パターンが形成されることになっている場所(能動領域)から離れたパターン化可能導電性構造体の一つ以上の場所に配置される。このようにして接着剤シート34は好ましくは、不必要な領域にだけ配置される。   Subsequently, as shown in FIG. 3 (B), the patternable conductive structures 32 and 32 have the adhesive sheet described above so that the metal layer 36 as a carrier faces the surface of the core material 30. It is bonded to both surfaces of the core material 30 via 34. The adhesive sheet 34 is disposed at one or more locations in the patternable conductive structure away from the location (active area) where the interconnect pattern is to be formed. In this way, the adhesive sheet 34 is preferably arranged only in unnecessary areas.

これに続いて図3(C)に示すように、相互接続層42は、前述のパターン化可能な導電性構造体32および32の各構造体の金属層40を選択的にエッチングすることによって形成される。   Following this, as shown in FIG. 3C, the interconnect layer 42 is formed by selectively etching the metal layer 40 of each of the patternable conductive structures 32 and 32 described above. Is done.

これに続いて図3(D)に示すように、相互接続層42の両者の表面43上にフォトレジスト層44が堆積される。これらのレジスト層44は、形成されるべき導電性柱48(図1(F))の端面と本質的に同じ高さにある厚さを有し、あるいは僅かに低い表面を有して形成される。   Following this, as shown in FIG. 3D, a photoresist layer 44 is deposited on both surfaces 43 of the interconnect layer 42. These resist layers 44 have a thickness that is essentially the same as the end face of the conductive column 48 (FIG. 1 (F)) to be formed, or have a slightly lower surface. The

これに続いて図3(E)に示すように、前述のレジスト層44の各々は、孔46を形成するためにフォトリソグラフィなどによってパターン化される。   Subsequently, as shown in FIG. 3E, each of the aforementioned resist layers 44 is patterned by photolithography or the like to form the holes 46.

これに続いて図3(F)に示すように、レジスト層44の孔の内部に金属支柱48または他の導電性柱48が作られる。好ましくはこれらの支柱は前述のレジスト層44をマスクとして使用して、例えば銅などの金属でめっきすることによって製造される。これらの導電性柱48の製造は、金属支柱48が図1(A)〜1(K)および図2(L)〜2(M)に示す前述の実施形態におけるように、層間絶縁層44の主要な表面45を越えて延びる程度にまで適当に過剰めっきすることによって実施され得る。その後、導電性柱48の外側表面を層間絶縁層44の主要な表面45と共面にするために、研削または研磨が実施される。   Subsequently, as shown in FIG. 3 (F), a metal column 48 or other conductive column 48 is formed inside the hole of the resist layer 44. Preferably, these pillars are manufactured by plating with a metal such as copper, for example, using the resist layer 44 as a mask. The manufacture of these conductive pillars 48 is achieved by the interlayer insulation layer 44 as in the previous embodiment where the metal pillars 48 are shown in FIGS. 1 (A) -1 (K) and 2 (L) -2 (M). This can be done by suitably overplating to the extent that it extends beyond the major surface 45. Thereafter, grinding or polishing is performed to make the outer surface of the conductive column 48 coplanar with the major surface 45 of the interlayer insulating layer 44.

これに続いて図3(G)に示すように、前述のレジスト層44の各々が除去される。   Subsequently, as shown in FIG. 3G, each of the resist layers 44 is removed.

これに続いて図3(H)に示すように、相互接続層42と導電性柱48とが作られた表面の各々の上に層間絶縁層50が形成される。これらの絶縁層は、例えば圧力接着方式によって形成され、その後に前述の導電性柱48の端面が前述の層間絶縁層50を研削することによって露出される。   Subsequently, as shown in FIG. 3H, an interlayer insulating layer 50 is formed on each of the surfaces on which the interconnect layer 42 and the conductive pillars 48 are formed. These insulating layers are formed by, for example, a pressure bonding method, and then the end surfaces of the conductive columns 48 are exposed by grinding the interlayer insulating layer 50 described above.

これに続いて図4(I)に示すように、前述の層間絶縁層50および50の各々の上に相互接続構造体52および52が位置合わせされて載せられる。   Subsequently, as shown in FIG. 4 (I), interconnect structures 52 and 52 are aligned and mounted on each of the aforementioned interlayer insulating layers 50 and 50, respectively.

前述の相互接続構造体52および52の各々は、相互接続パターン60を含む相互接続層を含む。この相互接続層は、例えば銅を含む、あるいは本質的に銅からなる可能性がある。同様に相互接続層は、例えばニッケルから作られたエッチングバリア層(中間層56)を覆っている。同様にエッチングバリア層は、例えば銅から作られたキャリア層54を覆っている。更にこれらの相互接続構造体52および52の各々は、相互接続パターン60が形成された側が層間絶縁層50および50の各々に向き合っているように方向付けられ、また種々の導電性柱48が対応する相互接続層60に整列するように位置合わせされて設けられる。   Each of the aforementioned interconnect structures 52 and 52 includes an interconnect layer that includes an interconnect pattern 60. This interconnect layer may comprise, for example, copper or consist essentially of copper. Similarly, the interconnect layer covers an etching barrier layer (intermediate layer 56) made of, for example, nickel. Similarly, the etching barrier layer covers a carrier layer 54 made of, for example, copper. In addition, each of these interconnect structures 52 and 52 is oriented such that the side on which interconnect pattern 60 is formed faces each of interlayer insulating layers 50 and 50, and various conductive columns 48 correspond. Provided in alignment with the interconnect layer 60.

これに続いて図4(J)に示すように、相互接続構造体52および52は、前述の層間絶縁層50および50に位置合わせされて熱と圧力との印加によって接合される。この結果、種々の導電性柱48は、金属対金属結合、例えば銅対銅結合によって対応する相互接続層60と一体化される。更に層間絶縁層50は、この構造体52に接合される。   Subsequent to this, as shown in FIG. 4J, the interconnect structures 52 and 52 are aligned with the interlayer insulating layers 50 and 50 described above and bonded by application of heat and pressure. As a result, the various conductive columns 48 are integrated with the corresponding interconnect layer 60 by metal-to-metal bonds, such as copper-to-copper bonds. Further, the interlayer insulating layer 50 is bonded to the structure 52.

これに続いて図4(K)に示すように、図4(J)で一体化されたものは、各々の相互接続要素が第1の相互接続層42とこの第1の相互接続層42から離れた相互接続要素55の一方側の第2の相互接続層60とを有する二つの相互接続要素55である能動領域から不必要なコア30を分離するために、前述の接着剤34が接着された部分でカットされる。   Subsequent to this, as shown in FIG. 4 (K), the one integrated in FIG. 4 (J) has each interconnect element from the first interconnect layer 42 and the first interconnect layer 42. In order to separate the unwanted core 30 from the active area, which is the two interconnect elements 55 with the second interconnect layer 60 on one side of the remote interconnect element 55, the aforementioned adhesive 34 is adhered. It is cut at the part.

これに続いて前述のキャリア層54(図4(I)および36(図4(I))は相互接続要素55から除去される。図4(L)は、これらのキャリア層54および36が除去された後の状態を示す。   Following this, the aforementioned carrier layers 54 (FIGS. 4 (I) and 36 (FIG. 4 (I)) are removed from the interconnect element 55. FIG. 4 (L) shows that these carrier layers 54 and 36 are removed. The state after being done.

これに続いて前述のエッチングバリア層58および38図4(L)の各々は、図4(M)に示すように除去される。   Following this, each of the previously described etch barrier layers 58 and 38 of FIG. 4 (L) is removed as shown in FIG. 4 (M).

このタイプの製造方法は、相互接続パターンの外側表面とこれらの主要な表面とが共面になるように相互接続パターン60、42が層間絶縁層の第1および第2の主要な表面の各々の凹部に埋め込まれた金属パターンとして設けられた図4(M)に示すような相互接続要素55または配線板を製造する。   This type of manufacturing method allows the interconnect patterns 60, 42 to be on each of the first and second major surfaces of the interlayer insulation layer such that the outer surface of the interconnect pattern and these major surfaces are coplanar. An interconnection element 55 or a wiring board as shown in FIG. 4 (M) provided as a metal pattern embedded in the recess is manufactured.

更に、二つの相互接続要素または配線板のための製造プロセスは相互接続要素がコア材料30から分離されるまで両側に関して同時に進行するので、これは製造効率を改善し、生産性を向上させることができる。   Further, since the manufacturing process for the two interconnect elements or wiring boards proceeds simultaneously on both sides until the interconnect elements are separated from the core material 30, this can improve manufacturing efficiency and increase productivity. it can.

図5(H)〜(K)は、図3(A)〜3(H)および図4(I)〜4(M)に示した実施形態の変形版において二つの相互接続要素を同時に製造するための一連のプロセスを示す断面図である。   FIGS. 5 (H)-(K) simultaneously produce two interconnect elements in a variation of the embodiment shown in FIGS. 3 (A) -3 (H) and FIGS. 4 (I) -4 (M). It is sectional drawing which shows a series of processes for.

本実施形態では図3(A)〜3(H)に関して前に説明された処理にしたがって、図3(H)に示したものと同じ構造体が用意される。この後、これらのプロセスは、図4(I)〜4(M)に関して前に説明された実施形態とは異なる。図5(H)は、図3(H)に示したものと同じ構造体を示す。   In the present embodiment, the same structure as that shown in FIG. 3H is prepared according to the processing described previously with reference to FIGS. After this, these processes differ from the embodiment described previously with respect to FIGS. 4 (I) -4 (M). FIG. 5H shows the same structure as that shown in FIG.

これに続いて図5(I)に示すように、コア材料30の相対する側に金属層59および59が設けられる。例えば銅を含む、あるいは本質的に銅からなるこれらの金属層は、熱と圧力の印加によって層間絶縁層50および50に接合、結合または接着される。このようにすることは、金属対金属接触、例えば銅・銅結合によって導電性接続がなされるので、金属層59および59の一部分に金属支柱または導電性柱48および48への優れた導電性を有する確実な接続を形成させる。更に金属層59および59の他の部分は、層間絶縁層50および50の外側表面によく接着する。   Following this, as shown in FIG. 5 (I), metal layers 59 and 59 are provided on opposite sides of the core material 30. For example, these metal layers comprising or consisting essentially of copper are bonded, bonded or adhered to the interlayer dielectric layers 50 and 50 by the application of heat and pressure. In doing so, a conductive connection is made by a metal-to-metal contact, for example, a copper-copper bond, so that a portion of the metal layers 59 and 59 has excellent conductivity to the metal posts or conductive posts 48 and 48. Have a secure connection with. Furthermore, other portions of the metal layers 59 and 59 adhere well to the outer surfaces of the interlayer insulating layers 50 and 50.

これに続いて図5(J)に示すように、上を覆っているマスク層をパターニングして、例えばフォトリソグラフィパターニングして、このマスク層の開口部内から前述の金属層59および59を選択的にエッチングすることによって相互接続パターン61および61が製造される。   Subsequently, as shown in FIG. 5 (J), the mask layer covering the top is patterned, for example, by photolithography patterning, and the above-described metal layers 59 and 59 are selectively selected from within the openings of the mask layer. The interconnect patterns 61 and 61 are manufactured by etching.

これに続いて図4(K)に関して前に図示され説明されたのと同じ様式で接着剤シート34によって接着された不必要な領域部分にカッティングが実行され、その後に前のキャリア層36および36(図4(I))が除去される。このようなプロセスのときに相互接続層61および61が形成されたエッチングバリア層38(図4(I))はマスクとして使用される。最後にエッチングバリア層38は、接着剤層36とコア30とを介して互いに接合された1対の相互接続要素65を与えるために、除去され得る。それからこれらの相互接続要素65は、接着剤層36とコア30とを介して互いに接合された1対の相互接続要素65を与えるために、図4(M)に関して前に説明されたようにコアから分離され得る。それからこれらの相互接続要素65は、図4(K)に関して前に説明されたようにコアから分離され得る。   This is followed by cutting on the unwanted areas bonded by the adhesive sheet 34 in the same manner as previously illustrated and described with respect to FIG. 4 (K), after which the previous carrier layers 36 and 36 are cut. (FIG. 4I) is removed. In such a process, the etching barrier layer 38 (FIG. 4I) in which the interconnect layers 61 and 61 are formed is used as a mask. Finally, the etch barrier layer 38 may be removed to provide a pair of interconnect elements 65 that are joined together via the adhesive layer 36 and the core 30. These interconnect elements 65 are then provided with a core as previously described with respect to FIG. 4 (M) to provide a pair of interconnect elements 65 joined together via the adhesive layer 36 and the core 30. Can be separated from These interconnect elements 65 can then be separated from the core as previously described with respect to FIG. 4 (K).

これが行われると、層間絶縁層(誘電体要素)の一つの主要な表面63の上にある第1の相互接続パターン61は、図5(J)に示すように層間絶縁層50の主要な表面63の上に突き出る。他方、層間絶縁層50の一つの主要な表面63上に切れ込みと突起が存在するが、金属相互接続パターン42はこれらの相互接続パターン42の外側表面69がこの主要な表面67と共面になるように、層間絶縁層50の他方の主要な表面に埋め込まれる。したがって両面相互接続タイプの相互接続要素または配線板が提供される。   When this is done, the first interconnect pattern 61 on one major surface 63 of the interlayer dielectric layer (dielectric element) is the major surface of the interlayer dielectric layer 50 as shown in FIG. Protrudes above 63. On the other hand, there are cuts and protrusions on one major surface 63 of the interlayer insulating layer 50, but the metal interconnect pattern 42 has the outer surface 69 of these interconnect patterns 42 coplanar with the major surface 67. Thus, it is buried in the other main surface of the interlayer insulating layer 50. Thus, a double-sided interconnection type interconnection element or wiring board is provided.

製造のこの段階に続いて図5(K)に示すように、相互接続要素65は、例えば前述のコア30以外の中心接続要素を介して異なる配置を有する多層相互接続要素において互いに接合され得る。一例では相互接続要素65は、誘電体接続要素75または「コアコネクタ」の相対する側への熱と圧力とによって互いに接合される。このようなコアコネクタ75は、金属支柱または導電性支柱、バイア、またはこれを通って垂直に延びる金属コネクタの上に導電性パターンを有しても有さなくてもよい。特定の一例では突き出ている相互接続パターン61は内側に、すなわち誘電体接続要素の方に向き、相互接続パターン42は外側を向いている。このようにして誘電体要素50の露出された主要な表面と共面である相互接続パターン42は外側に向いている。このような場合、前述の相互接続要素または配線板は、これがその最も外側の表面69で平坦であるように、埋め込まれた相互接続パターン42を有する多層相互接続要素65または配線板の製造によく適している。   Subsequent to this stage of manufacturing, as shown in FIG. 5 (K), the interconnect elements 65 can be joined together in a multi-layer interconnect element having different arrangements, for example via a central connect element other than the core 30 described above. In one example, the interconnection elements 65 are joined together by heat and pressure on opposite sides of the dielectric connection element 75 or “core connector”. Such a core connector 75 may or may not have a conductive pattern on metal posts or conductive posts, vias, or metal connectors extending vertically therethrough. In a particular example, the protruding interconnect pattern 61 faces inward, i.e. towards the dielectric connecting element, and the interconnect pattern 42 faces outward. In this way, the interconnect pattern 42 that is coplanar with the exposed major surface of the dielectric element 50 faces outward. In such a case, the aforementioned interconnect element or wiring board is well suited for the manufacture of a multilayer interconnect element 65 or wiring board having an embedded interconnect pattern 42 such that it is flat at its outermost surface 69. Is suitable.

図6(A)〜(D)は、本発明による第3の実施形態における一連のプロセスを示す断面図である。   6A to 6D are sectional views showing a series of processes in the third embodiment according to the present invention.

図6(A)に示すように、コア基板70と、コア基板70の相対する面(前面と後面)に向き合う二つの外側相互接続要素72および72が用意される。コア基板70はこの例では、4層の相互接続層を有し、ここで74は層間絶縁層であり、76は内側相互接続パターンであり、78は外側相互接続パターンであり、80は層間接続のためのバンプであり、外側相互接続パターン78は外側の主要な表面79の上に突き出ている。このようにして外側(主要)表面79は、突起と切れ込みとを有する。   As shown in FIG. 6A, a core substrate 70 and two outer interconnection elements 72 and 72 facing the opposing surfaces (front surface and rear surface) of the core substrate 70 are prepared. The core substrate 70 in this example has four interconnect layers, where 74 is an interlayer insulation layer, 76 is an inner interconnect pattern, 78 is an outer interconnect pattern, and 80 is an interlayer connection. The outer interconnect pattern 78 protrudes over the outer major surface 79. Thus, the outer (main) surface 79 has protrusions and notches.

前述の外側相互接続要素72および72の各々は、エッチングバリア層84の上にある銅などの金属を含む、あるいは本質的に銅などの金属からなる相互接続パターン86を含む。エッチングバリアは、相互接続パターン86が作られる金属を攻撃する腐食液によって攻撃されない例えばニッケルなどの材料を含む、あるいは本質的にニッケルなどの材料からなる。同様にエッチングバリア層84は、好ましくは銅を含む、あるいは本質的に銅からなるキャリア層82の上にある。好ましくは銅などの金属を含む、あるいは本質的に銅などの金属からなる複数の金属支柱または導電性柱88は、相互接続パターン86から延びる。層間絶縁層90は、相互接続パターン86の内側表面をカバーして、導電性柱88間の空間を満たす。導電性柱88の端面89は、層間絶縁層90の外側表面91において露出される。   Each of the aforementioned outer interconnect elements 72 and 72 includes an interconnect pattern 86 comprising a metal, such as copper, overlying an etch barrier layer 84 or consisting essentially of a metal, such as copper. The etch barrier comprises or consists essentially of a material such as nickel that is not attacked by a corrosive solution that attacks the metal from which the interconnect pattern 86 is made. Similarly, the etch barrier layer 84 is on a carrier layer 82 that preferably comprises or consists essentially of copper. Extending from the interconnect pattern 86 are a plurality of metal posts or conductive posts 88 that preferably comprise a metal such as copper or consist essentially of a metal such as copper. The interlayer insulating layer 90 covers the inner surface of the interconnect pattern 86 and fills the space between the conductive columns 88. The end face 89 of the conductive column 88 is exposed at the outer surface 91 of the interlayer insulating layer 90.

更に、コア基板70の両表面には、導電性柱88および88の端面89と層間絶縁層90の外側表面91とがコア基板70に向き合っているように、相互接続要素72および72が方向付けられて配置される。相互接続要素とコア基板は、導電性柱88および88の各々がコア基板70の外側相互接続パターン78および78の各々の位置に整列するように位置合わせされる。   In addition, the interconnect elements 72 and 72 are oriented on both surfaces of the core substrate 70 such that the end surfaces 89 of the conductive columns 88 and 88 and the outer surface 91 of the interlayer insulating layer 90 face the core substrate 70. Placed. The interconnect elements and the core substrate are aligned such that each of the conductive posts 88 and 88 is aligned with the position of each of the outer interconnect patterns 78 and 78 of the core substrate 70.

これに続いて、前述のコア基板70の誘電体層と相互接続パターン78の露出された表面に前述の相互接続要素72および72を接合、例えば結合、接着あるいは融着するために、熱と圧力が印加される。図6(B)は、この接合プロセスの後の状態を示す。   Following this, heat and pressure are used to bond, eg, bond, bond or fuse, the aforementioned interconnect elements 72 and 72 to the exposed surface of the aforementioned dielectric layer and interconnect pattern 78 of the aforementioned core substrate 70. Is applied. FIG. 6B shows the state after this bonding process.

この接合プロセスは、銅・銅結合によって導電性柱88および88の各柱の端面をコア基板70の外側相互接続パターン78に強く接続するばかりでなく、層間絶縁層74、90を互いに一体化、接着、結合あるいは好ましくは融着する。   This bonding process not only strongly connects the end faces of the conductive columns 88 and 88 to the outer interconnect pattern 78 of the core substrate 70 by copper-copper bonding, but also integrates the interlayer insulating layers 74 and 90 with each other. Adhere, bond or preferably fuse.

これに続いて図6(C)に示すように、好ましくはニッケルであるエッチングバリア層84の材料を攻撃することなくキャリア層の材料、例えば銅をエッチングする腐食液を使用するエッチングなどを介して、前述のキャリア層82、82(図6(B))が除去される。   Subsequently, as shown in FIG. 6C, the material of the carrier layer without attacking the material of the etching barrier layer 84, preferably nickel, is used, for example, through etching using a corrosive that etches copper. The carrier layers 82 and 82 (FIG. 6B) are removed.

これに続いて図6(D)に示すように、例えばエッチングによって前述のエッチングバリア層84が除去される。これが行われると、これは、各相互接続層の相互接続パターンが各絶縁層の外側表面と共面である6層の相互接続層を有する多層相互接続要素または配線板を与えることができる。   Subsequently, as shown in FIG. 6D, the aforementioned etching barrier layer 84 is removed by etching, for example. When this is done, this can provide a multilayer interconnect element or wiring board having six interconnect layers in which the interconnect pattern of each interconnect layer is coplanar with the outer surface of each insulating layer.

このタイプの製造方法は、最も外側の表面が平坦であり、また相互接続パターンがこれらの最も外側の表面に埋め込まれてこれらの表面と共面である多層相互接続要素または配線板を提供することができる。このような方法は、相互接続層78によってその表面に切れ込みと突起とを有するベースとしてコア基板70を利用する。この後、前述の相互接続要素72および72は、導電性柱88と層間絶縁層90の露出面91とがコア基板70の方に内側を向くように、また相互接続パターン86、86が外側を向くように位置合わせされて接合される。   This type of manufacturing method provides a multilayer interconnection element or wiring board in which the outermost surface is flat and the interconnection pattern is embedded in these outermost surfaces and is coplanar with these surfaces. Can do. Such a method utilizes the core substrate 70 as a base having cuts and protrusions on its surface by the interconnect layer 78. Thereafter, the interconnect elements 72 and 72 described above are such that the conductive pillars 88 and the exposed surface 91 of the interlayer insulating layer 90 face inward toward the core substrate 70, and the interconnect patterns 86 and 86 face outward. It is aligned and joined to face.

上記の実施形態ではコア基板70のための層の数は4層であって、これから製造された多層相互接続要素または配線板における層の数は6層であるが、これは単に一例であることに留意されたい。コア基板70における層の数は4に限定されず、むしろ異なる層数であることも可能であり、コア基板70の層数より2層多い層数を有する多層配線板の提供を可能にしている。   In the above embodiment, the number of layers for the core substrate 70 is four, and the number of layers in the multilayer interconnection element or wiring board manufactured therefrom is six, but this is merely an example. Please note that. The number of layers in the core substrate 70 is not limited to four. Rather, the number of layers can be different, and it is possible to provide a multilayer wiring board having two layers more than the number of layers in the core substrate 70. .

図7(A)〜(H)および図8(A)〜(H)は、本発明による第4の実施形態を示す断面図である。図7(A)〜(H)は、多層相互接続要素または配線板の最も外側の層で使用される相互接続要素111(図7(H))を製造する方法のための一連のプロセスを示す。図8(A)〜(H)は、前述の相互接続要素111をコア配線板と統合するためにコア相互接続要素または配線板を処理するための、また相互接続要素111を更に処理することによって多層配線板を仕上げるための一連のプロセスを示す。   FIGS. 7A to 7H and FIGS. 8A to 8H are sectional views showing a fourth embodiment according to the present invention. FIGS. 7A-H illustrate a series of processes for a method of manufacturing an interconnect element 111 (FIG. 7H) used in the outermost layer of a multilayer interconnect element or wiring board. . 8 (A)-(H) are for processing a core interconnect element or wiring board to integrate the aforementioned interconnect element 111 with a core wiring board, and by further processing the interconnect element 111. FIG. A series of processes for finishing a multilayer wiring board is shown.

最初に図7(A)〜(H)を参照しながら、相互接続要素111を製造する方法が説明される。   First, a method of manufacturing the interconnection element 111 will be described with reference to FIGS.

図7(A)に示すように、図1(A)に示された構造体2に関して前に説明されたような様式で3層金属構造体100が用意される。この3層金属構造体は、例えば銅から作られた相互接続パターンに作られる金属層106を含む。このような層106は、例えば銅から作られたキャリア層102の一方の表面に例えばニッケルから作られたエッチングバリア層104の上にある。構造体100は、例えば圧延によって製造され得る。   As shown in FIG. 7 (A), a three-layer metal structure 100 is provided in a manner as previously described with respect to the structure 2 shown in FIG. 1 (A). The three layer metal structure includes a metal layer 106 made in an interconnect pattern made, for example, from copper. Such a layer 106 is on an etching barrier layer 104 made of nickel, for example, on one surface of a carrier layer 102 made of copper, for example. The structure 100 can be manufactured by rolling, for example.

これに続いて図7(B)に示すように、前述の金属層106(図7(A))を選択的にエッチングすることによって、例えばトレース、接点などを含む相互接続パターン108が製造される。   Subsequently, as shown in FIG. 7B, the above-described metal layer 106 (FIG. 7A) is selectively etched to produce an interconnect pattern 108 including, for example, traces, contacts, and the like. .

これに続いて図7(C)に示すように、前述の相互接続パターン108の露出された表面にレジスト層110が堆積され、フォトリソグラフィなどによってパターン化される。112は、前述のレジスト層110に形成された孔であって、この孔112には以下に説明される金属支柱または導電性柱114(図7(D))が形成される。   Subsequently, as shown in FIG. 7C, a resist layer 110 is deposited on the exposed surface of the interconnect pattern 108 and patterned by photolithography or the like. Reference numeral 112 denotes a hole formed in the resist layer 110, and a metal column or conductive column 114 (FIG. 7D) described below is formed in the hole 112.

これに続いて図7(D)に示すように好ましくは、前述のレジスト層110をマスクとして使用して、例えば銅などの金属をめっきすることによって導電性柱114が製造される。この場合、導電性柱114は、レジスト層110の表面から僅かに突き出るように作られる。これは、めっきプロセスにおける変わり易さにもかかわらず導電性柱114の最上部を指定の高さに位置合わせすることを次の研削プロセスで可能にするためである。   Subsequently, as shown in FIG. 7D, preferably, the conductive pillar 114 is manufactured by plating a metal such as copper using the resist layer 110 described above as a mask. In this case, the conductive pillar 114 is formed so as to slightly protrude from the surface of the resist layer 110. This is to enable the next grinding process to align the top of the conductive column 114 at a specified height despite the variability in the plating process.

これに続いて図7(E)に示すように、前述の導電性柱114の突き出た部分は、その端面がレジスト層110の外側(主要)表面105と共面になるように(すなわち同じ平面上にあるように)研削される。   Subsequently, as shown in FIG. 7E, the protruding portion of the conductive column 114 is such that the end surface thereof is coplanar with the outer (main) surface 105 of the resist layer 110 (that is, the same plane). To be ground).

これに続いて図7(F)に示すように、前述のレジスト層が除去される。   Subsequently, as shown in FIG. 7F, the aforementioned resist layer is removed.

これに続いて図7(G)に示すように、前述の相互接続パターン108の上に在って、前述の導電性柱114のそれぞれを絶縁する層間絶縁層116が設けられる。処理のこの段階の後に導電性柱114の最上部または端部115が露出される。   Subsequently, as shown in FIG. 7G, an interlayer insulating layer 116 is provided on the interconnect pattern 108 to insulate each of the conductive pillars 114 described above. After this stage of processing, the top or end 115 of the conductive column 114 is exposed.

これに続いて図7(H)に示すように、前述の導電性柱114の端部は、相互接続要素118を完成するために、高さを調整して層間絶縁層116の表面と平らになるように研磨あるいは研削される。   Following this, as shown in FIG. 7 (H), the ends of the conductive pillars 114 described above are adjusted to be level with the surface of the interlayer insulating layer 116 to complete the interconnect element 118. It is polished or ground to become.

これらの相互接続要素118の二つが図8(A)〜8(H)に示すプロセスにしたがって用意され、提供されることに留意されたい。   Note that two of these interconnect elements 118 are prepared and provided according to the process shown in FIGS. 8 (A) -8 (H).

次に図8(A)〜(H)を参照しながら、本実施形態による多層相互接続要素または配線板を提供するように製造するための方法が説明される。   Next, with reference to FIGS. 8A to 8H, a method for manufacturing to provide a multilayer interconnection element or wiring board according to the present embodiment will be described.

最初に図8(A)に示すように、コア相互接続要素またはコア配線板120が用意される。   First, as shown in FIG. 8A, a core interconnection element or core wiring board 120 is prepared.

このコア相互接続要素120にはその内部に4層の相互接続層122が設けられ、層122の各々は互いに分離され、層間絶縁層124によって絶縁されている。最も外側の表面には、金属層126および126が設けられている。   The core interconnect element 120 is provided with four interconnect layers 122 therein, each of which is separated from each other and insulated by an interlayer insulating layer 124. Metal layers 126 and 126 are provided on the outermost surface.

これに続いて図8(B)に示すように、前述のコア相互接続要素120を貫通して最も外側の表面から延びる貫通孔128が形成される。   Following this, as shown in FIG. 8B, a through hole 128 is formed that extends from the outermost surface through the core interconnect element 120 described above.

これに続いて図8(C)に示すように、無電解めっきまたは電気めっきを使用して例えば銅などの金属をめっきすることによって、貫通孔相互接続層130が製造される。この相互接続層130は、前述の貫通孔128の表面を含むコア相互接続要素120の表面に形成される。   Subsequently, as shown in FIG. 8C, the through-hole interconnect layer 130 is manufactured by plating a metal such as copper using electroless plating or electroplating. The interconnect layer 130 is formed on the surface of the core interconnect element 120 including the surface of the through hole 128 described above.

これに続いて図8(D)に示すように、前述の貫通孔相互接続層130の内側の孔は、導電性ペーストまたは絶縁性ペースト132で充填され、その後に最上部または底部から突き出たこの導電性ペーストまたは絶縁性ペースト132の部分は、突起と切れ込みを除去するように研磨または研削される。   Following this, as shown in FIG. 8 (D), the holes inside the through-hole interconnect layer 130 are filled with a conductive paste or insulating paste 132 and then protruded from the top or bottom. The portion of the conductive paste or insulating paste 132 is polished or ground to remove protrusions and cuts.

これに続いて図8(E)に示すように、無電解めっきおよび/または電気めっきによって表面に、例えば銅などの金属を含む、または本質的に銅などの金属からなる金属層134が製造される。   Subsequently, as shown in FIG. 8E, a metal layer 134 containing a metal such as copper or consisting essentially of a metal such as copper is produced on the surface by electroless plating and / or electroplating. The

これに続いて図8(F)に示すように、前述の金属層134(図8(E))と貫通孔相互接続層130と金属層126とを選択的にエッチングすることによって相互接続層136が作られる。   Subsequently, as shown in FIG. 8 (F), the metal layer 134 (FIG. 8 (E)), the through-hole interconnect layer 130, and the metal layer 126 are selectively etched to interconnect layer 136. Is made.

これに続いて図8(G)に示すように、図7(A)〜7(H)に示された方法を使用して製造された前述の相互接続要素118および118は、前述のコア基板120の露出された表面に位置合わせされて接合される。   Subsequent to this, as shown in FIG. 8G, the aforementioned interconnect elements 118 and 118 manufactured using the method shown in FIGS. Aligned and bonded to 120 exposed surfaces.

相互接続要素118および118は、導電性柱114の端部と層間絶縁層116とがコア相互接続要素120の相互接続層136の露出された表面に向き合うように配置される。相互接続要素は、導電性柱114の各々がこれに対応する相互接続層136に整列するように位置合わせされる。この後にコア相互接続要素120に相互接続要素118を結合、接着あるいは融着するために圧力と熱が印加される。   Interconnect elements 118 and 118 are positioned such that the ends of conductive pillars 114 and interlayer insulating layer 116 face the exposed surface of interconnect layer 136 of core interconnect element 120. The interconnect elements are aligned such that each of the conductive pillars 114 is aligned with the corresponding interconnect layer 136. Thereafter, pressure and heat are applied to bond, bond or fuse the interconnect element 118 to the core interconnect element 120.

これに続いて前述の相互接続要素118および118のキャリア層102、102(図7(A))が除去され、これに続いてエッチングバリア層104、104(図7(A))が除去される。図8(H)は、これらのエッチングバリア層が除去された後の状態を示す。   This is followed by removal of the carrier layers 102, 102 (FIG. 7A) of the previously described interconnect elements 118 and 118, followed by removal of the etch barrier layers 104, 104 (FIG. 7A). . FIG. 8H shows a state after these etching barrier layers are removed.

この製造方法は、層間に電気的接続のための貫通孔を有し、平坦な外側表面を有する多層相互接続要素または配線板を製造する。   This manufacturing method produces a multilayer interconnection element or wiring board having through holes for electrical connection between layers and having a flat outer surface.

図9(A)〜(I)は、本発明の第5の実施形態における一連のプロセスを示す断面図である。   9A to 9I are cross-sectional views showing a series of processes in the fifth embodiment of the present invention.

先ず図9(A)〜9(B)を参照すると、配線板の最も外側の層に使用される二つの相互接続要素が用意されている。図9(C)〜9(D)を参照すると、中間層に使用される一つ以上の相互接続要素が用意されている。   First, referring to FIGS. 9 (A) to 9 (B), two interconnection elements used for the outermost layer of the wiring board are prepared. With reference to FIGS. 9C-9D, one or more interconnect elements are provided for use in the intermediate layer.

最初に最も外側の層のための相互接続要素182(図9(B))が用意される。参照の容易さのために単に一つの相互接続要素182が示されている。   First, an interconnection element 182 (FIG. 9B) for the outermost layer is provided. Only one interconnect element 182 is shown for ease of reference.

この相互接続要素182は、例えば銅などの金属を含む、あるいは本質的に銅などの金属からなる金属層188であって、第1の金属、例えば銅を攻撃する腐食液によって攻撃されない金属を含む、または本質的にこの金属からなるエッチングバリア層186の上にある金属層188が設けられている3層金属構造体180(図9(A))を用意することによって作られ得る。エッチングバリア層が形成される金属は、例えばニッケルであり得る。このような層186は、例えば銅などの金属を含む、あるいは本質的に銅などの金属からなるキャリア層184の一方の表面を覆う。金属層188は、トレース、接点などなどの相互接続パターンを含む相互接続層190を製造するために、例えばフォトリソグラフィプロセスによってパターン化される。   The interconnect element 182 includes a metal layer 188 comprising a metal, such as copper, or consisting essentially of a metal, such as copper, including a metal that is not attacked by a first metal, for example, a corrosive that attacks copper. Or a three-layer metal structure 180 (FIG. 9A) provided with a metal layer 188 overlying an etch barrier layer 186 consisting essentially of this metal. The metal on which the etching barrier layer is formed can be, for example, nickel. Such a layer 186 covers one surface of the carrier layer 184 comprising a metal such as copper or consisting essentially of a metal such as copper. The metal layer 188 is patterned, for example, by a photolithography process to produce an interconnect layer 190 that includes interconnect patterns such as traces, contacts, and the like.

図9(C)〜)(D)を参照すると中間層のための相互接続要素194が用意されている。図9(D)には単に一つの中間層用相互接続要素194が示されているが複数の相互接続要素194が用意されることもあり得る。本実施形態では例示的に3個が用意されている。中間層用の各相互接続要素194は、金属層198が層間絶縁層196(図9(C))の両側に作られ、それから両側上のこれらの金属層198がフォトリソグラフィプロセスなどによってパターン化された3層構造体192を用意することによって製造されることができる。   Referring to FIGS. 9C-D, an interconnect element 194 for the intermediate layer is provided. Although only one intermediate layer interconnect element 194 is shown in FIG. 9D, a plurality of interconnect elements 194 may be provided. In the present embodiment, three are prepared by way of example. Each interconnect element 194 for the intermediate layer has a metal layer 198 formed on both sides of the interlayer insulating layer 196 (FIG. 9C), and then these metal layers 198 on both sides are patterned by a photolithography process or the like. It can be manufactured by preparing a three-layer structure 192.

これに続いて複数の、この例では特に図示のように3個の相互接続要素194が、間に層間絶縁層202を介在させてスタックされ、その後に最も外側の層182のための前述の相互接続要素がこのスタックの両外側表面上の指定の位置でスタックされる。この後、構成要素202、194、194、194および202を接合するように、最も外側の層としての相互接続要素182をこれらの間に配置された相互接続要素194と接合するために熱と圧力が印加される。図9(E)は、これらの構成要素が接合された後の状態を示す。   Subsequent to this, a plurality of interconnect elements 194 in this example, particularly as shown, are stacked with an interlayer dielectric layer 202 therebetween, and then the aforementioned interconnects for the outermost layer 182. The connecting elements are stacked at specified locations on both outer surfaces of this stack. After this, heat and pressure are applied to join interconnect element 182 as the outermost layer with interconnect element 194 disposed therebetween, so as to join components 202, 194, 194, 194 and 202. Is applied. FIG. 9E shows a state after these components are joined.

これに続いて前述のように一体化された層状ユニットの最も外側の表面からキャリア層184(図9(A))が除去され、その後にエッチングバリア層186が除去され、これに続いて指定の位置に貫通孔204が設けられる。図9(F)は、貫通孔204が形成された後の状態を示す。   This is followed by removal of the carrier layer 184 (FIG. 9A) from the outermost surface of the integrated layered unit as described above, followed by removal of the etch barrier layer 186, followed by the designation. A through hole 204 is provided at the position. FIG. 9F shows a state after the through hole 204 is formed.

これに続いて、前述の貫通孔204の内側周辺表面を含む前述の層状ユニットの表面に無電解めっきによって、例えば銅などの金属を含む、あるいは本質的に銅などの金属からなるめっきされた下層206が製造され、その後に貫通孔製造のためのマスク層として役立つレジスト層208が堆積され、例えばフォトリソグラフィによってパターン化される。図9(G)は、このレジスト層208の製造後の状態を示す。   Subsequently, the surface of the layered unit including the inner peripheral surface of the through-hole 204 described above is plated with a lower layer containing a metal such as copper or consisting essentially of a metal such as copper by electroless plating. 206 is fabricated, followed by deposition of a resist layer 208 that serves as a mask layer for through-hole fabrication and is patterned, for example, by photolithography. FIG. 9G shows a state after the resist layer 208 is manufactured.

これに続いて図9(H)に示すように前述のレジスト層208は、前述のめっきされた下層206の最上部に、例えば銅などの金属を含む、あるいは本質的に銅などの金属からなる貫通孔相互接続層210を製造するために、マスクとして使用される。前述の貫通孔相互接続層210の内側周辺表面が導電性ペーストまたは絶縁性ペースト132で満たされ得るという事実は図8(D)に示す実施形態の場合と同じであることに留意されたい。   Subsequently, as shown in FIG. 9 (H), the resist layer 208 includes a metal such as copper at the uppermost portion of the plated lower layer 206, or consists essentially of a metal such as copper. Used as a mask to produce the through-hole interconnect layer 210. Note that the fact that the inner peripheral surface of the aforementioned through-hole interconnect layer 210 can be filled with conductive paste or insulating paste 132 is the same as in the embodiment shown in FIG.

これに続いて前述のレジスト層208(図9(G))が除去され、また前述のめっきされた下層206も相互接続層190を露出するために除去される。これは、各々が相互接続層を有する多数の中間相互接続要素195が一つの多層相互接続要素において互いに接合されて電気的に接続されることを可能にすることによって、一体化のレベルをより高くし得るために層間接続手段として貫通孔相互接続層210を使用する多層配線板を提供することができる。   Following this, the aforementioned resist layer 208 (FIG. 9G) is removed, and the aforementioned plated underlayer 206 is also removed to expose the interconnect layer 190. This increases the level of integration by allowing multiple intermediate interconnect elements 195, each having an interconnect layer, to be joined together and electrically connected in a single multilayer interconnect element. Therefore, it is possible to provide a multilayer wiring board that uses the through-hole interconnection layer 210 as an interlayer connection means.

図10(A)〜(H)は、本発明の第6の実施形態による一連のプロセスの断面図である。   10A to 10H are cross-sectional views of a series of processes according to the sixth embodiment of the present invention.

図10(A)に示すように3層金属構造体140が用意される。この3層金属構造体140は、例えばニッケルなどの金属を含む、あるいは本質的にニッケルなどの金属からなるエッチングバリア層144の最上部に層状に重ねられた、例えば銅などの金属を含む、あるいは本質的に銅などの金属からなる金属の下層146を有する。同様にエッチングバリア層は、例えば銅などの金属を含む、あるいは本質的に銅などの金属からなるキャリア層142の表面を覆っている。金属構造体140は、例えば圧延によって製造され得る。   As shown in FIG. 10A, a three-layer metal structure 140 is prepared. The three-layer metal structure 140 includes, for example, a metal such as nickel, or includes a metal such as copper that is layered on top of an etching barrier layer 144 that is essentially made of a metal such as nickel, or It has a metal underlayer 146 consisting essentially of a metal such as copper. Similarly, the etching barrier layer covers the surface of the carrier layer 142 including, or consisting essentially of, a metal such as copper. The metal structure 140 can be manufactured by rolling, for example.

これに続いて図10(B)に示すように、前述の金属構造体140の上に第1のフォトレジスト層148が堆積されてパターン化される。これに続いて図10(C)に示すように、金属の相互接続パターン、例えばトレースおよび/または接点を含む相互接続層150が、前述のレジスト層148をマスクとして使用して、金属例えば銅をめっきすることによって製造され、その後にこの相互接続層150の表面を粗くするために表面粗しプロセスが実行される。   Subsequently, as shown in FIG. 10B, a first photoresist layer 148 is deposited and patterned on the metal structure 140 described above. Following this, as shown in FIG. 10C, a metal interconnect pattern, such as an interconnect layer 150 including traces and / or contacts, is used to form a metal such as copper using the resist layer 148 as a mask. A surface roughening process is performed to roughen the surface of this interconnect layer 150 after it is manufactured by plating.

これに続いて図10(D)に示すように、第1のフォトレジスト層148を覆うように第2のレジスト層152が堆積されてパターン化される。154は、レジスト層152に形成された孔であって、この中に以下に説明される導電性柱156(図10(E))が形成される。   Following this, as shown in FIG. 10D, a second resist layer 152 is deposited and patterned to cover the first photoresist layer 148. Reference numeral 154 denotes a hole formed in the resist layer 152, in which a conductive column 156 (FIG. 10E) described below is formed.

これに続いて図10(E)に示すように、前述の第2のレジスト層152をマスクとして使用して、金属例えば銅をめっきすることによって、金属支柱または他の導電性柱156が製造される。これらの導電性柱156は、相互接続層150の粗くされた表面に製造され、相互接続層150と導電性柱156との間に優れた接着を実現可能にし、優れた接触特性を実現可能にする。   Subsequently, as shown in FIG. 10E, a metal column or other conductive column 156 is manufactured by plating a metal, for example, copper using the second resist layer 152 as a mask. The These conductive columns 156 are manufactured on the roughened surface of the interconnect layer 150 to enable excellent adhesion between the interconnect layer 150 and the conductive columns 156, and to achieve excellent contact characteristics. To do.

これに続いて図10(F)に示すように、前述の第2のレジスト層152が除去される。158は、このような層152を除去した後に結果として得られる相互接続要素である。   Subsequently, as shown in FIG. 10F, the second resist layer 152 described above is removed. 158 is the resulting interconnect element after such layer 152 is removed.

これに続いて、相互接続要素158から導電性柱156を除去された、前述の相互接続要素158から構成された第2の相互接続要素158a(より正確には導電性柱156が作られなかった構造体)が用意される。   This is followed by a second interconnect element 158a constructed from the aforementioned interconnect element 158 with the conductive pillar 156 removed from the interconnect element 158 (more precisely, the conductive pillar 156 was not made). Structure) is prepared.

これが与えられると、導電性柱156と相互接続層150とが延びる相互接続要素158の表面155と相互接続要素158aの相互接続層150が延びる表面155は、互いに向き合うように配置され、相互接続要素158の導電性柱156の各々が相互接続要素158aの対応する相互接続層150に接触するように位置合わせされる。相互接続要素158aと相互接続要素158との間には層間絶縁層160が介在させられる。この状態で相互接続要素158aおよびお158を互いに接合、例えば結合、接着あるいは融着するために熱と圧力が印加される。図10(G)は、この接合プロセスの後の状態を示す。   Given this, the surface 155 of the interconnect element 158 from which the conductive pillars 156 and the interconnect layer 150 extend and the surface 155 from which the interconnect layer 150 of the interconnect element 158a extend are arranged to face each other and the interconnect element Each of the 158 conductive posts 156 is aligned to contact the corresponding interconnect layer 150 of the interconnect element 158a. An interlayer insulating layer 160 is interposed between the interconnection element 158a and the interconnection element 158. In this state, heat and pressure are applied to bond, eg, bond, bond or fuse the interconnect elements 158a and 158 together. FIG. 10G shows the state after this joining process.

これに続いて相互接続要素158および158aのキャリア層142および142が除去され、その後にエッチングバリア層144および144も除去される。その後に前述の金属の下層146および146も除去される。   Following this, the carrier layers 142 and 142 of the interconnect elements 158 and 158a are removed, followed by the removal of the etch barrier layers 144 and 144. Thereafter, the aforementioned metal underlayers 146 and 146 are also removed.

これは、相互接続層150が層間絶縁層160の両表面に、これらと共面に作られた多層相互接続要素または配線板を提供する。図10(H)は金属下層146および146の除去によって製造された配線板を示す。   This provides a multilayer interconnection element or wiring board in which the interconnect layer 150 is made coplanar with both surfaces of the interlayer dielectric layer 160. FIG. 10H shows a wiring board manufactured by removing the metal lower layers 146 and 146.

本実施形態で図示され説明された多層相互接続要素または配線板は、誘電体要素の最も外側の表面が平坦であってこれらの表面に露出された相互接続パターンがこれらと共面である構造を有する前述のもの(多層相互接続要素または配線板)に類似している。   The multilayer interconnect element or wiring board shown and described in this embodiment has a structure in which the outermost surfaces of the dielectric elements are flat and the interconnect pattern exposed on these surfaces is coplanar with them. Similar to the previous ones (multilayer interconnect elements or wiring boards).

他方、図10(A)〜10(H)を参照すると相互接続要素は、導電性柱156の端部の表面が、対応する相互接続層150に接触している状態で、互いに位置合わせされて接合され、一体化されている。前述の相互接続要素158および158aの各々の前述のキャリア層142および142と前述のエッチングバリア層144および144と前述の金属下層146および146は、順次に除去される。   On the other hand, referring to FIGS. 10 (A) to 10 (H), the interconnect elements are aligned with each other with the surface of the end of the conductive column 156 in contact with the corresponding interconnect layer 150. Bonded and integrated. The aforementioned carrier layers 142 and 142, the aforementioned etching barrier layers 144 and 144, and the aforementioned metal underlayers 146 and 146 of each of the aforementioned interconnection elements 158 and 158a are sequentially removed.

図10(H)を参照すると、導電性柱156が作られた相互接続要素158とこれらの導電性柱なしで構成された相互接続要素158aは、これらの間に介在する層間絶縁層160と共に層をなしている。このような実施形態の変形版では相互接続要素から延びる導電性柱156を有する相互接続要素158および158は、導電性柱156がこれら二つの相互接続要素158間に介在する層間絶縁層160内で一体化されて互いに接触するように接合され得る。   Referring to FIG. 10H, the interconnection element 158 formed with the conductive pillars 156 and the interconnection element 158a formed without these conductive pillars are layered together with the interlayer insulating layer 160 interposed therebetween. I am doing. In a variation of such an embodiment, interconnect elements 158 and 158 having conductive pillars 156 extending from the interconnect elements are formed in an interlayer dielectric layer 160 with conductive pillars 156 interposed between the two interconnect elements 158. They can be joined together and in contact with each other.

図11(A)〜11(F)および図12(G)〜12(I)は、本発明のもう一つの実施形態による多層回路板を製造する方法を示す断面図である。   11 (A) to 11 (F) and FIGS. 12 (G) to 12 (I) are cross-sectional views illustrating a method of manufacturing a multilayer circuit board according to another embodiment of the present invention.

図11(A)に示す製造の予備段階で3層金属プレート200が用意される。この3層金属プレート200は、好ましくは本質的に銅などの第1の金属からなる支持プレート202を含む。支持プレートの表面を覆うようにエッチング停止層204が配置され、これは銅を攻撃する特定の腐食液によって攻撃されないニッケルなどのエッチング弁別可能材料からなる。好ましくはエッチング停止層は、支持プレートの厚さより少なくとも幾らか薄い厚さを有する。また好ましくは本質的に銅からなる第3の金属層206が支持プレートに相対するエッチング停止層の後面を覆うように配置される。第3の金属層206は、回路配線パターンがパターン化される層として機能する。   A three-layer metal plate 200 is prepared at the preliminary stage of manufacture shown in FIG. The three-layer metal plate 200 includes a support plate 202, preferably consisting essentially of a first metal such as copper. An etch stop layer 204 is disposed over the surface of the support plate, and is composed of an etch distinguishable material such as nickel that is not attacked by a particular etchant that attacks copper. Preferably, the etch stop layer has a thickness that is at least somewhat less than the thickness of the support plate. A third metal layer 206, preferably consisting essentially of copper, is arranged to cover the rear surface of the etch stop layer opposite the support plate. The third metal layer 206 functions as a layer on which the circuit wiring pattern is patterned.

次に図11(B)に示すように、前述の金属層206を選択的にエッチングすることによって導電性配線パターン208および208’が形成される。パターン化された配線フィルム208および208’は、異なる機能と異なる幅209を有し、実質的に異なる方向に方位付けされ得る。次に図11(C)に示すように、露出された配線パターン208および208’を有する1対のパターン化された3層金属プレート200は、配線パターン208および208’が絶縁層210の中心の方に内側を向いて絶縁層の外側表面211に埋め込まれているユニットを形成するように、中間絶縁層210と共にラミネートされる。このラミネート化は、例えば熱と圧力の印加によって実行できる。   Next, as shown in FIG. 11B, conductive wiring patterns 208 and 208 'are formed by selectively etching the metal layer 206 described above. The patterned wiring films 208 and 208 'can have different functions and different widths 209 and can be oriented in substantially different directions. Next, as shown in FIG. 11C, the pair of patterned three-layer metal plates 200 having the exposed wiring patterns 208 and 208 ′ are arranged so that the wiring patterns 208 and 208 ′ are at the center of the insulating layer 210. Laminate with the intermediate insulating layer 210 to form a unit facing inward and embedded in the outer surface 211 of the insulating layer. This laminating can be performed, for example, by applying heat and pressure.

引き続いて図11(D)に示すように、中間エッチング停止層204から支持プレートが除去される。それから絶縁層210とエッチング停止層204と絶縁層の露出された表面上の配線フィルム208とを貫通して延びるように、貫通孔212(図11(E))が形成される。   Subsequently, as shown in FIG. 11D, the support plate is removed from the intermediate etching stop layer 204. Then, a through hole 212 (FIG. 11E) is formed to extend through the insulating layer 210, the etching stopper layer 204, and the wiring film 208 on the exposed surface of the insulating layer.

次に図11(F)に示すように本質的に例えば銅からなる導電性フィルム214がエッチング停止層204と絶縁層210とを覆うように、また貫通孔212の内側表面内に形成される。導電性フィルムは、好ましくは銅などの金属を無電解めっきおよび/または電気めっきなどの処理をすることによって形成される。   Next, as shown in FIG. 11F, a conductive film 214 made essentially of copper, for example, is formed so as to cover the etching stop layer 204 and the insulating layer 210 and in the inner surface of the through hole 212. The conductive film is preferably formed by subjecting a metal such as copper to a treatment such as electroless plating and / or electroplating.

引き続いて図12(G)に示すようにこの後、導電性フィルム214の表面上にレジストフィルムが形成され、レジストパターン216を形成するようにフォトリソグラフィによって処理される。図12(H)を参照すると、それから絶縁層の両面の導電性フィルム214は前述のレジストパターン216をマスクとして使用して、これらの下にあるエッチング停止層と共にエッチングされる。このエッチングの結果として、二つの導電性フィルムパターンが生成される。貫通孔導電性フィルム218は、貫通孔212の内側表面を覆い、絶縁層210の各面に埋め込まれた外部配線パターン208の一部分を導電的に接続する。このエッチングプロセスによって第2の導電性フィルム220が同時に形成されるが、この導電性フィルムは突出導電性フィルム220と呼ばれる。引き続いてこの突出カバーフィルム220は、外部構成要素に、例えば集積されたマイクロエレクトロニクス装置またはマイクロエレクトロメカニカル装置または(「チップ」)に、あるいはパッケージ化チップの基板に配線基板を相互接続するために使用され得る。   Subsequently, as shown in FIG. 12G, a resist film is formed on the surface of the conductive film 214 and processed by photolithography so as to form a resist pattern 216. Referring to FIG. 12H, the conductive film 214 on both sides of the insulating layer is then etched with the underlying etch stop layer using the resist pattern 216 as a mask. As a result of this etching, two conductive film patterns are produced. The through-hole conductive film 218 covers the inner surface of the through-hole 212 and electrically connects a part of the external wiring pattern 208 embedded in each surface of the insulating layer 210. A second conductive film 220 is simultaneously formed by this etching process, and this conductive film is called a protruding conductive film 220. This protruding cover film 220 is subsequently used to interconnect the wiring substrate to an external component, for example to an integrated microelectronic device or microelectromechanical device or ("chip") or to the substrate of a packaged chip. Can be done.

次に図12(I)に示すように配線基板201の表面上に突出導電性フィルム220を露出したまま、露出された配線パターン208を覆う位置に絶縁カバーフィルム222が設けられる。一実施形態ではこのカバーフィルムは、接着特性を有する事前形成フィルムをロールから貼付することによって与えられる。もう一つの実施形態ではカバーフィルムは、堆積とそれに続くパターン化によって、例えばフォトリソグラフィによって与えられる。   Next, as shown in FIG. 12I, an insulating cover film 222 is provided at a position covering the exposed wiring pattern 208 with the protruding conductive film 220 exposed on the surface of the wiring substrate 201. In one embodiment, the cover film is provided by applying a preformed film having adhesive properties from a roll. In another embodiment, the cover film is provided by deposition and subsequent patterning, for example by photolithography.

好ましくはカバーフィルム222の下側、すなわち絶縁層210に面したフィルムの表面225は、粗いというよりむしろ実質的に滑らかである。これは、絶縁層210に関してカバーフィルムを貼付し易く、また位置決めし易くする。このようにしてカバーフィルムは、その位置が突出導電性フィルム220、あるいはそのために開いている逃げ孔224に対して位置合わせ不良にならないように貼付され得る。   Preferably, the underside of the cover film 222, i.e. the surface 225 of the film facing the insulating layer 210, is substantially smooth rather than rough. This facilitates sticking and positioning of the cover film with respect to the insulating layer 210. In this manner, the cover film can be attached so that the position of the cover film does not cause misalignment with respect to the protruding conductive film 220 or the clearance hole 224 that is opened therefor.

更にカバーフィルムの内側表面225は粗くないので、これは絶縁層に更に貼付し易く、またカバーフィルムが配線フィルム208の角に接触してプロセスにおいて損傷されてその保護効果を低減するという危険は減らされる。   Further, since the inner surface 225 of the cover film is not rough, it is easier to apply to the insulating layer, and the risk that the cover film touches the corners of the wiring film 208 and is damaged in the process to reduce its protective effect is reduced. It is.

図12(I)による配線基板201は、突出導電性フィルム220を介して配線フィルム208’と外部回路要素との間の外部相互接続を可能にすることに利益をもたらす。同時に基板の他の配線パターン208は、その上に設けられた絶縁カバーフィルム222によって、短絡、ブリッジ(橋絡)またはその他、外部回路要素との望ましくない電気的相互作用に対して保護される。更に、貫通孔内に設けられた導電性フィルム218は、絶縁層の上面、下面の各々において配線パターン208間の相互接続を与える。   The wiring board 201 according to FIG. 12 (I) provides benefits in allowing external interconnection between the wiring film 208 ′ and external circuit elements via the protruding conductive film 220. At the same time, other wiring patterns 208 of the substrate are protected against short circuits, bridges, or other undesirable electrical interactions with external circuit elements by an insulating cover film 222 provided thereon. Furthermore, the conductive film 218 provided in the through hole provides interconnection between the wiring patterns 208 on each of the upper surface and the lower surface of the insulating layer.

図13は、図12(I)に示された実施形態の変形版による配線基板203を示す断面図である。この実施形態では絶縁層210の同じ面上の異なるセットの埋込み配線パターン208a、208bが、絶縁層210の表面を覆うようにパターン化されたクロスオーバー導電性フィルム226によって導電的に相互接続される。好ましくはこのクロスオーバー導電性フィルムは、図12(F)、12(G)および12(H)を参照しながら前に説明された仕方と同様の様式で、貫通孔導電性フィルム218と突出導電性フィルム220と同時に形成される。   FIG. 13 is a cross-sectional view showing a wiring board 203 according to a modified version of the embodiment shown in FIG. In this embodiment, different sets of embedded wiring patterns 208a, 208b on the same surface of the insulating layer 210 are conductively interconnected by a crossover conductive film 226 that is patterned to cover the surface of the insulating layer 210. . Preferably, the crossover conductive film and the through-hole conductive film 218 and projecting conductive material in a manner similar to that previously described with reference to FIGS. 12 (F), 12 (G) and 12 (H). Formed simultaneously with the conductive film 220.

図13に更に示されているように電子部品のリード線228、例えばパッケージ化チップのリード線は例えば、貫通孔導電性フィルム218と接触して基板の貫通孔に挿入されることができ、配線基板203とこのようなパッケージ化チップとの間に相互接続を与えるためにこの貫通孔導電性フィルムに半田付け、そうでなければ結合され得る。   As further shown in FIG. 13, the lead wire 228 of the electronic component, for example, the lead wire of the packaged chip can be inserted into the through hole of the substrate in contact with the through hole conductive film 218, for example, This through-hole conductive film can be soldered or otherwise bonded to provide an interconnection between the substrate 203 and such a packaged chip.

図14(A)および14(B)は更に、パッケージ化チップ240と本発明の一実施形態による配線基板205との間の表面実装相互接続を示す。この場合、配線基板205は、前述の基板の一つ、例えば配線基板201(図12(I))または配線基板203(図13)と同じであるか、あるいは類似している可能性がある。代替として、少なくとも絶縁層230の外部表面234の凹部232に埋め込まれた導電性配線パターン208’を含む、より単純な形の配線基板が利用可能である。配線パターン208’の露出された表面の上には、突出導電性フィルム220または金属相互接続支柱またはパッドが突き出て、この露出された表面は絶縁層230の外部表面234によって画定されている。好ましくは導電性フィルムは、好ましくは銅を含む金属層の堆積とマスクされたエッチングとによって形成されるか、あるいは無電解めっきおよび/または電気めっきによって形成される。   FIGS. 14A and 14B further illustrate surface mount interconnections between the packaged chip 240 and the wiring substrate 205 according to one embodiment of the present invention. In this case, the wiring board 205 may be the same as or similar to one of the aforementioned boards, for example, the wiring board 201 (FIG. 12I) or the wiring board 203 (FIG. 13). Alternatively, a simpler form of wiring board is available that includes a conductive wiring pattern 208 ′ embedded in at least a recess 232 in the outer surface 234 of the insulating layer 230. A protruding conductive film 220 or metal interconnect post or pad protrudes over the exposed surface of the wiring pattern 208 ′, and this exposed surface is defined by the outer surface 234 of the insulating layer 230. Preferably the conductive film is formed by deposition of a metal layer, preferably containing copper, and masked etching, or by electroless plating and / or electroplating.

パッケージ化チップは、チップ246が実装される側である一方の面に導電性配線パターン244を有する誘電体要素248として例示的な仕方でここに図示されているパッケージ基板242に実装されるようなチップ246を含む。   The packaged chip is mounted on the package substrate 242 illustrated here in an exemplary manner as a dielectric element 248 having a conductive wiring pattern 244 on one side on which the chip 246 is mounted. A chip 246 is included.

特に図14(A)に示すようにパッケージ化チップ240は、図14(B)に示されるようなアセンブリを形成する二つの構成要素を導電的に相互接続するために異方性導電性フィルム(「ACF」)246を介して配線基板205に押し付けられて保持される。導電性相互接続は、ACF246がかなりの程度に圧縮された場所だけに、すなわち突出導電性フィルム220とパッケージ化チップの反対側実装面244との間などの位置に確立される。   In particular, as shown in FIG. 14 (A), the packaged chip 240 has an anisotropic conductive film (in order to conductively interconnect the two components forming the assembly as shown in FIG. 14 (B). “ACF”) 246 is pressed against and held by the wiring board 205. Conductive interconnects are established only where the ACF 246 is compressed to a significant degree, such as between the protruding conductive film 220 and the opposite mounting surface 244 of the packaged chip.

ACF246には接触しているが突出導電性フィルム220には接触していない基板230の他の埋込み配線パターンは、望ましくない導電性相互接続を生じる危険状態、例えば短絡する危険状態にない。これは、表面の表面234の上方に延びる突出導電性フィルム220などの特徴要素をACF246が覆う場所だけでACF246が圧縮されるからである。更に、突出導電性フィルム220の幅236を適切に制御することによって、配線244に対してACF246を圧縮するためにかけられる力は、抵抗を減らすために二つの構成要素間の電流保持界面を介して接触圧力の妥当性と表面積の妥当性の両方を保証するように選択された表面積の上に広げられ得る。   Other embedded wiring patterns of the substrate 230 that are in contact with the ACF 246 but not the protruding conductive film 220 are not at risk of creating undesirable conductive interconnections, such as short circuit. This is because the ACF 246 is compressed only where the ACF 246 covers features such as the protruding conductive film 220 that extends above the surface 234 of the surface. In addition, by properly controlling the width 236 of the protruding conductive film 220, the force applied to compress the ACF 246 against the wiring 244 can be reduced via a current holding interface between the two components to reduce resistance. It can be spread over the selected surface area to ensure both the validity of the contact pressure and the validity of the surface area.

前述の特徴のこれらおよび他の変形版および組合せが利用可能であるので、好ましい実施形態の前述の説明は、本発明の限定というよりもむしろ例示のためと取られるべきである。   Since these and other variations and combinations of the foregoing features are available, the foregoing description of the preferred embodiment should be taken as illustrative rather than limiting of the present invention.

本発明は中でも、相互接続層の複数の金属トレースが誘電体要素の表面、例えば熱可塑性樹脂などの樹脂から作られた層間絶縁層の表面の一つに露出されている相互接続要素、例えば配線板などに使用され得る。例えば銅などの金属から作られた支柱あるいは層間接触柱は、このような誘電体要素を貫通して延びる。このような支柱あるいは柱は、多層配線板のそれぞれの層の相互接続層の少なくとも一部分に対応する層間接続を与えることができる。更に本発明は、相互接続要素を作る方法と多層配線板を製造する方法とに用途を見出している。   Among other things, the present invention provides an interconnect element, such as a wiring, in which a plurality of metal traces of the interconnect layer are exposed on one surface of a dielectric element, eg, an interlayer insulating layer made of a resin such as a thermoplastic resin. It can be used for plates and the like. Posts or interlayer contact posts made of a metal such as copper extend through such dielectric elements. Such posts or pillars can provide interlayer connections corresponding to at least a portion of the interconnect layers of the respective layers of the multilayer wiring board. Furthermore, the present invention finds application in methods of making interconnect elements and methods of manufacturing multilayer wiring boards.

本発明の第1の実施形態による一連のプロセス(A)〜(K)の断面図である。It is sectional drawing of a series of processes (A)-(K) by the 1st Embodiment of this invention. 本発明の第1の実施形態による一連のプロセス(L)〜(M)の断面図である。It is sectional drawing of a series of processes (L)-(M) by the 1st Embodiment of this invention. 本発明の第2の実施形態によるプロセスを示す断面図である。It is sectional drawing which shows the process by the 2nd Embodiment of this invention. 本発明の第2の実施形態によるプロセスを更に示す断面図である。FIG. 6 is a cross-sectional view further illustrating a process according to the second embodiment of the present invention. 本発明の第2の実施形態の変形版によるプロセスを示す断面図である。It is sectional drawing which shows the process by the modified version of the 2nd Embodiment of this invention. 本発明による第3の実施形態における一連のプロセスを示す断面図である。It is sectional drawing which shows a series of processes in 3rd Embodiment by this invention. 本発明の第4の実施形態による最も外側の層に関する相互接続要素を製造するための方法における一連のプロセスを示す断面図である。FIG. 6 is a cross-sectional view illustrating a series of processes in a method for manufacturing an interconnect element for an outermost layer according to a fourth embodiment of the present invention. このような第4の実施形態による、コア配線板を処理するためと、最も外側の層のための相互接続要素をこのコア配線板と一体化するためと、最も外側の層のための相互接続要素を処理することによって配線板を仕上げるためとの一連のプロセスを示す断面図である。According to such a fourth embodiment, the core wiring board is processed, the interconnection elements for the outermost layer are integrated with the core wiring board, and the interconnection for the outermost layer. It is sectional drawing which shows a series of processes for finishing a wiring board by processing an element. 本発明による第5の実施形態における一連のプロセスを示す断面図である。It is sectional drawing which shows a series of processes in 5th Embodiment by this invention. 本発明による第6の実施形態における一連のプロセスを示す断面図である。It is sectional drawing which shows a series of processes in 6th Embodiment by this invention. 本発明の第7の実施形態による一連のプロセスを示す断面図である。It is sectional drawing which shows a series of processes by the 7th Embodiment of this invention. 本発明の第7の実施形態による一連のプロセスを示す断面図である。It is sectional drawing which shows a series of processes by the 7th Embodiment of this invention. 図12(I)に示された第7の実施形態の変形版による相互接続要素と、外部回路要素とのその相互接続とを示す断面図である。It is sectional drawing which shows the interconnection element by the modified version of 7th Embodiment shown by FIG. 12 (I), and its interconnection with an external circuit element. 図12(I)に示された第7の実施形態の更なる変形版による相互接続要素と、外部回路要素とのその相互接続とを示す断面図である。FIG. 13 is a cross-sectional view showing an interconnection element according to a further modified version of the seventh embodiment shown in FIG. 12 (I) and its interconnection with external circuit elements.

Claims (14)

主要な表面と前記主要な表面から内向きに延びる複数の凹部とを有する誘電体要素と、
前記複数の凹部に埋め込まれた複数の金属相互接続パターンであって、前記主要な表面と実質的に共面である外側表面を有し、前記主要な表面の一つ以上の方向に延びる複数の金属相互接続パターンと、
前記主要な表面の少なくとも一部分に沿って前記誘電体要素に接触し、また前記金属相互接続パターンの少なくとも一つのパターンの外側表面に導電的に接触するように、前記主要な表面によって画定された平面に平行な少なくとも一つの方向に前記主要な表面の上で延びる突出導電性フィルムと、を備える相互接続要素。
A dielectric element having a major surface and a plurality of recesses extending inwardly from the major surface;
A plurality of metal interconnect patterns embedded in the plurality of recesses, the plurality of metal interconnect patterns having an outer surface that is substantially coplanar with the major surface and extending in one or more directions of the major surface A metal interconnect pattern;
A plane defined by the major surface so as to contact the dielectric element along at least a portion of the major surface and conductively contact the outer surface of at least one pattern of the metal interconnect pattern. And a projecting conductive film extending on the major surface in at least one direction parallel to the interconnecting element.
前記突出導電性フィルムが前記絶縁カバーフィルムによって露出されるように、前記主要な表面の一部分のみと前記金属相互接続パターンの少なくとも一つとを覆う絶縁カバーフィルムを更に備える、請求項1に記載の相互接続要素。   The mutual cover of claim 1, further comprising an insulating cover film covering only a portion of the major surface and at least one of the metal interconnect patterns such that the protruding conductive film is exposed by the insulating cover film. Connection element. 前記突出導電性フィルムの少なくとも一部分は前記金属相互接続パターンのそれぞれを導電的に相互接続する、請求項1に記載の相互接続要素。   The interconnect element of claim 1, wherein at least a portion of the protruding conductive film electrically interconnects each of the metal interconnect patterns. 前記主要な表面は第1の主要な表面であり、前記誘電体要素は前記第1の主要な表面から離れた第2の主要な表面と前記第2の主要な表面から内向きに延びる複数の第2の凹部とを含み、前記金属相互接続パターンは前記第1の凹部に埋め込まれた第1の金属相互接続パターンであり、前記相互接続要素は更に、前記第2の主要な表面の一つ以上の方向に延びる前記第2の凹部に埋め込まれた複数の第2の金属相互接続パターンであって前記第2の主要な表面と実質的に共面である外側表面を有する複数の第2の金属相互接続パターンを備え、前記第1の金属相互接続パターンの少なくともある幾つかは前記第2の金属相互接続パターンの少なくともある幾つかに導電的に接続される、請求項1に記載の相互接続要素。   The primary surface is a first primary surface, and the dielectric element includes a second primary surface spaced from the first primary surface and a plurality of inwardly extending from the second primary surface. A second recess, wherein the metal interconnect pattern is a first metal interconnect pattern embedded in the first recess, the interconnect element further comprising one of the second major surfaces A plurality of second metal interconnect patterns embedded in the second recess extending in the above direction, the second metal interconnect pattern having an outer surface that is substantially coplanar with the second major surface. The interconnect of claim 1, comprising a metal interconnect pattern, wherein at least some of the first metal interconnect pattern are conductively connected to at least some of the second metal interconnect pattern. element. 前記少なくともある幾つかの第1の金属相互接続パターンは前記誘電体要素の前記第1の主要な表面によって画定された前記平面に直交する方向に前記誘電体要素を貫通して延びる一つ以上の導体によって前記少なくとも幾つかの第2の金属相互接続パターンに導電的に接続される、請求項4に記載の相互接続要素。   The at least some of the first metal interconnect patterns are one or more extending through the dielectric element in a direction perpendicular to the plane defined by the first major surface of the dielectric element. The interconnect element of claim 4, wherein the interconnect element is conductively connected to the at least some second metal interconnect pattern by a conductor. 前記誘電体要素を貫通して延びる前記一つ以上の導体は前記誘電体要素を貫通して延びる貫通孔の内側を覆う導体を含む、請求項5に記載の相互接続要素。   The interconnect element of claim 5, wherein the one or more conductors extending through the dielectric element include a conductor covering an interior of a through hole extending through the dielectric element. 前記相互接続要素への導電性相互接続を与えるために前記導体と導電的に接触している前記貫通孔に挿入された露出されたリード線を有する外部回路要素を更に備える、請求項6に記載の相互接続要素を含むアセンブリ。   The external circuit element of claim 6, further comprising an external circuit element having an exposed lead inserted in the through hole in conductive contact with the conductor to provide a conductive interconnect to the interconnect element. An assembly that contains a number of interconnecting elements. 前記誘電体要素を貫通して延びる前記一つ以上の導体は前記第1および第2の主要な表面から内向きに凹んだ前記第1および第2の金属相互接続パターンの少なくともある幾つかのパターンの内側表面に接触する固体状の導電性支柱を含む、請求項5に記載の相互接続要素。   The one or more conductors extending through the dielectric element are at least some of the first and second metal interconnect patterns recessed inwardly from the first and second major surfaces. The interconnect element of claim 5, comprising solid conductive posts in contact with the inner surface of the substrate. 前記突出導電性フィルムが前記絶縁カバーフィルムによって露出されるように、前記第1の主要な表面の第1の部分と前記第1の金属相互接続パターンの少なくとも一つとを覆う第1の絶縁カバーフィルムを更に備える、請求項4に記載の相互接続要素。   A first insulating cover film covering a first portion of the first major surface and at least one of the first metal interconnect patterns such that the protruding conductive film is exposed by the insulating cover film; The interconnect element according to claim 4, further comprising: 前記突出導電性フィルムに導電的に接続されている露出された接点を含む外部回路要素を更に備える、請求項1に記載の相互接続要素を含むアセンブリ。   The assembly including an interconnect element according to claim 1, further comprising an external circuit element including an exposed contact that is conductively connected to the protruding conductive film. 前記突出導電性フィルムは異方性導電フィルムを介して前記接点に導電的に接続される、請求項10に記載のアセンブリ。   The assembly of claim 10, wherein the protruding conductive film is conductively connected to the contacts via an anisotropic conductive film. 第2の金属層の上にある第1の金属層を含む構造体を用意するステップと、
前記第1の金属層から複数の金属相互接続パターンをパターン化するステップと、
前記構造体の上にある誘電体要素を形成するステップと、
前記誘電体要素の第1の主要な表面と共面である外側表面を有する前記複数の金属相互接続パターンが前記誘電体要素に埋め込まれるように、前記複数の金属相互接続パターンに対して選択的に前記第2の金属層を除去するステップと、
前記第1の主要な表面の少なくとも一部分に沿って前記誘電体要素に接触し、また前記金属相互接続パターンの少なくとも一つのパターンの外側表面に導電的に接触するように、前記主要な表面によって画定された平面に平行な少なくとも一つの方向に前記第1の主要な表面の上で延びる突出導電性フィルムを形成するステップと、を備える、相互接続要素を製造する方法。
Providing a structure including a first metal layer overlying a second metal layer;
Patterning a plurality of metal interconnect patterns from the first metal layer;
Forming a dielectric element overlying the structure;
Selective to the plurality of metal interconnect patterns such that the plurality of metal interconnect patterns having an outer surface that is coplanar with the first major surface of the dielectric element is embedded in the dielectric element; Removing the second metal layer;
Defined by the major surface so as to contact the dielectric element along at least a portion of the first major surface and conductively contact an outer surface of at least one pattern of the metal interconnect pattern. Forming a projecting conductive film extending on the first major surface in at least one direction parallel to the formed plane.
前記誘電体要素を形成する前記ステップは前記複数の金属相互接続パターンの上に未硬化樹脂を含む層を押し付けるステップを含む、請求項12に記載の方法。   The method of claim 12, wherein the step of forming the dielectric element comprises pressing a layer comprising an uncured resin over the plurality of metal interconnect patterns. 前記金属相互接続パターンは前記第1の主要な表面から内向きに延びる第1の凹部に埋め込まれた第1の金属相互接続パターンであり、前記方法は更に第4の金属層の上にある第3の金属層を含む第2の構造体を用意するステップと、前記第3の金属層から複数の第2の金属相互接続パターンをパターン化するステップとを備え、前記誘電体要素を形成する前記ステップは、前記第1の主要な表面から離れた前記誘電体要素の第2の主要な表面に前記第2の構造体を押し付けるステップと、前記第2の金属相互接続パターンが前記誘電体要素の前記第2の主要な表面に埋め込まれるように、また前記第2の金属相互接続パターンが前記第2の主要な表面と共面である外側表面を有するように、前記複数の第2の金属相互接続パターンに対して選択的に前記第4の金属層を除去するステップと、を含み、前記方法は、
前記第1の金属相互接続パターンと前記第2の金属相互接続パターンと間に前記誘電体要素を貫通して延びる貫通孔を形成するステップと、
前記突出導電性フィルムを形成するとき同時に前記第1の金属相互接続パターンを前記第2の金属相互接続パターンに接続するために前記貫通孔の内側を覆う導体を形成するステップと、を更に備える、請求項12に記載の方法。
The metal interconnect pattern is a first metal interconnect pattern embedded in a first recess extending inwardly from the first major surface, and the method is further overlying a fourth metal layer. Providing a second structure including three metal layers; and patterning a plurality of second metal interconnect patterns from the third metal layer to form the dielectric element Pressing the second structure against a second major surface of the dielectric element remote from the first major surface; and wherein the second metal interconnect pattern is formed on the dielectric element. The plurality of second metal interconnects are embedded in the second major surface and the second metal interconnect pattern has an outer surface that is coplanar with the second major surface. For connection pattern It includes a step of removing said fourth metal layer 択的, wherein the method comprises
Forming a through hole extending through the dielectric element between the first metal interconnect pattern and the second metal interconnect pattern;
Forming a conductor covering the inside of the through-hole to simultaneously connect the first metal interconnect pattern to the second metal interconnect pattern when forming the protruding conductive film; and The method of claim 12.
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