JP2008218921A - 位置ずれ量の測定用パターンおよび測定方法、ならびに半導体装置 - Google Patents
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Abstract
【課題】従来の測定方法では、目合わせずれ量の測定精度が低い。
【解決手段】各測定用パターン10a,10b,10c,10dは、パッド22(第1の端子)およびパッド24(第2の端子)間に電圧を印加することにより、配線と導体プラグとの相対的な位置ずれ量(目合わせずれ量)を測定する方法に用いられるパターンであって、パッド22に接続された配線12(第1の配線)と、配線12に接続されたビアプラグ14(第1の導体プラグ)と、配線12と同層に、絶縁膜(図示せず)を挟んで配線12に対向するように設けられ、パッド24に接続された配線16(第2の配線)と、を備えている。
【選択図】図1
【解決手段】各測定用パターン10a,10b,10c,10dは、パッド22(第1の端子)およびパッド24(第2の端子)間に電圧を印加することにより、配線と導体プラグとの相対的な位置ずれ量(目合わせずれ量)を測定する方法に用いられるパターンであって、パッド22に接続された配線12(第1の配線)と、配線12に接続されたビアプラグ14(第1の導体プラグ)と、配線12と同層に、絶縁膜(図示せず)を挟んで配線12に対向するように設けられ、パッド24に接続された配線16(第2の配線)と、を備えている。
【選択図】図1
Description
本発明は、位置ずれ量の測定用パターンおよび測定方法、ならびに半導体装置に関する。
配線溝とその下のビアホールとを同時に形成するデュアルダマシンプロセスにおいては、配線溝を先に形成する場合と、ビアホールを先に形成する場合とがある。後者は、いわゆるビアファーストプロセスである。このプロセスにおいては、配線溝を形成する際に、当該配線溝と既に形成されたビアホールとの間で目合わせずれ、すなわち相対的な位置ずれが発生することがある。
かかる目合わせずれが発生した場合の問題点を図7を用いて説明する。図7はデュアルダマシンプロセスで形成した配線とビアプラグの断面図である。配線104、106、108およびビアプラグ102は層間絶縁膜(図示せず)で覆われている。なお、デュアルダマシンプロセスで形成した場合、配線104とビアプラグ102は一体化しており界面は存在しないが、ここでは配線104とビアプラグ102の相対的位置ずれの説明の理解を容易にするために点線で示した。目合わせずれが発生した場合、図7に示すように、ビアプラグ102が配線104と配線106との間から食み出すことになる。すると、ビアプラグ102が食み出した分だけ、ビアプラグ102とそれに近接する配線108との間の絶縁膜(図示せず)の幅d1が小さくなる。それにより、配線104と配線108との間で絶縁破壊によるリーク電流が流れ易くなってしまう。
このように、配線層中の同層に設けられた配線104,108間の電流リークは、配線104とビアプラグ102との目合わせずれに対して敏感である。それゆえ、かかる目合わせずれの検出、さらに目合わせずれ量の測定を行うことは、信頼性の高い半導体装置を提供する上で重要である。
目合わせずれ量を測定する従来の方法としては、例えば特許文献1に記載されたものがある。同文献では、配線および開口からなる組が複数設けられた測定用パターンが用いられている。このパターンにおいては、特定の方向について配線の端部と開口との距離が、組毎に異なっている。そのため、上記方向における配線と開口との目合わせずれの大きさによって、配線および開口間で電気的導通が得られる組の数が変わる。したがって、電気的な測定により、目合わせずれ量を求めることができる。
特開平10−50703号公報
しかしながら、特許文献1の測定用パターンでは、原理的に、目合わせずれ量を離散的な値でしか求めることができない。それゆえ、目合わせずれ量の測定精度が低いという問題がある。この点、配線の端部と開口との距離を組毎に小刻みに変えることによって、測定精度の改善を図ることも考えられる。ところが、その場合、上記組の数が増え、それにより測定用パターンの面積の増大等の弊害を招いてしまう。
本発明による位置ずれ量の測定用パターンは、第1および第2の端子間に電圧を印加することにより配線と導体プラグとの相対的な位置ずれ量を測定する方法に用いられるパターンであって、上記第1の端子に接続された第1の配線と、上記第1の配線に接続された第1の導体プラグと、上記第1の配線と同層に、絶縁膜を挟んで上記第1の配線に対向するように設けられ、上記第2の端子に接続された第2の配線と、を備えることを特徴とする。
この測定用パターンにおいては、第1の導体プラグが第1の配線から第2の配線に向かって食み出した場合、その分だけ、第1の導体プラグと第2の配線との間の絶縁膜の幅が小さくなる。ここで、当該絶縁膜の絶縁破壊電圧は、上記幅に依存する。したがって、第1および第2の端子間に電圧を印加して上記絶縁破壊電圧を測定すれば、第1の配線と第1の導体プラグとの相対的な位置ずれ量(目合わせずれ量)が求まる。これにより、位置ずれ量を連続的な値で求めることができる。
本発明によれば、位置ずれ量の高精度な測定に適した、位置ずれ量の測定用パターンおよび測定方法、ならびに半導体装置が実現される。
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
図1は、本発明による半導体装置の一実施形態を示す平面図である。半導体装置1は、測定用パターン10a(第1の測定用パターン)、測定用パターン10b(第2の測定用パターン)、測定用パターン10c(第3の測定用パターン)、および測定用パターン10d(第4の測定用パターン)を備えている。
各測定用パターン10a,10b,10c,10dは、パッド22(第1の端子)およびパッド24(第2の端子)間に電圧を印加することにより、配線と導体プラグとの相対的な位置ずれ量(目合わせずれ量)を測定する方法に用いられるパターンであって、パッド22に接続された配線12(第1の配線)と、配線12に接続されたビアプラグ14(第1の導体プラグ)と、配線12と同層に、絶縁膜(図示せず)を挟んで配線12に対向するように設けられ、パッド24に接続された配線16(第2の配線)と、を備えている。なおビアプラグ14は配線12の下層に配置されているが、目合わせずれの説明の理解を容易にするために、図示している。上記絶縁膜は、配線12,16が形成された配線層を構成する絶縁膜である。
本実施形態においては、複数の配線12と複数の配線16とが、当該配線12,16の延在方向と垂直な方向に沿って交互に配置されている。複数の配線12は、配線23を介して共通のパッド22に接続されている。同様に、複数の配線16は、配線25を介して共通のパッド24に接続されている。
配線16には、ビアプラグ18(第2の導体プラグ)が接続されている。ビアプラグ18は、ビアプラグ14と同層に設けられている。配線12,16およびビアプラグ14,18は、デュアルダマシン構造を有している。なおビアプラグ18は配線16の下層に配置されているが、目合わせずれの説明の理解を容易にするために、図示している。
ビアプラグ14は、平面視で、配線12の、配線16と対向する辺に掛かっている。測定用パターン10aにおいては、ビアプラグ14が、平面視で、配線12の+X方向(図中の右方向)に面する辺に掛かっている。測定用パターン10bにおいては、ビアプラグ14が、平面視で、配線12の−X方向(図中の左方向)に面する辺に掛かっている。測定用パターン10cにおいては、ビアプラグ14が、平面視で、配線12の+Y方向(図中の上方向)に面する辺に掛かっている。また、測定用パターン10dにおいては、ビアプラグ14が、平面視で、配線12の−Y方向(図中の下方向)に面する辺に掛かっている。
図1においては特に、目合わせずれ量がゼロであるときの様子が示されており、ビアプラグ14の配線16側の辺が、配線12の上記辺(すなわち配線16と対向する辺)に重なっている。配線12の幅は、平面視で、ビアプラグ14の1辺の長さよりも大きい。また、配線12と配線16との間隔は、半導体装置1における最小の導体プラグの1辺の長さに略等しい。
本発明による位置ずれ量の測定方法の一実施形態として、半導体装置1の動作の一例を説明する。この測定方法は、各測定用パターン10a,10b,10c,10dのパッド22およびパッド24間に電圧を印加するステップを含む。
このステップにおいては、配線12と配線16との間の絶縁膜(図2中に点線で囲まれた部分)が絶縁破壊するときの電圧値である絶縁破壊電圧を測定する。つまり、印加する電圧を徐々に上げていくと、やがて電圧ストレスによる絶縁膜破壊が発生し、パッド22およびパッド24間がショートする。よって、ショートが起こる直前の電圧値をもって絶縁破壊電圧とすることができる。
図3は、図2のIII−III線に沿った断面図である。ビアプラグ14によって、配線12(上層配線)と配線32(下層配線)とが接続されている。同様に、ビアプラグ18によって、配線16(上層配線)と配線36(下層配線)とが接続されている。なお、デュアルダマシンプロセスで形成した場合、配線12とビアプラグ14は一体化しており界面は存在しないが、ここでは配線12とビアプラグ14の相対的位置ずれの説明の理解を容易にするために点線で示している。配線16とビアプラグ18についても同様である。
ここで、目合わせずれ量がゼロである場合(図4参照)についても、上述の絶縁破壊電圧を予め測定しておく。図2および図3に示したように目合わせずれが発生してビアプラグ14と配線16との距離が縮まると、絶縁破壊電圧が低下する。したがって、このことを利用して、目合わせずれの発生を検出することができる。図4のV−V線に沿った断面図を図5に示す。なお、配線12とビアプラグ14の点線、および配線16とビアプラグ18の点線は図3と同様の目的で図示している。
さらに、上記絶縁破壊電圧と、断面観察により測定した目合わせずれ量との相関を予め取得しておくことにより、その相関に基づいて、配線12および配線16間の絶縁破壊電圧測定という簡易な測定から目合わせずれ量を求めることが可能となる。これにより、目合わせずれ量を連続的な値で求めることができる。
図6は、電子顕微鏡による断面観察から測定したd1(図7参照)と絶縁破壊電圧の相関を示すデータの一例である。目合わせずれ量は、配線間距離からd1を引いた値である。つまり、図6から目合わせずれ量と絶縁破壊電圧の相関を容易に読み取ることができる。本実施形態によれば、絶縁破壊電圧の測定という簡易な測定から、数nmというわずかな目合わせずれ量でも高精度な検出が可能である。なお、ここで示したのは相関データの一例であって、絶縁破壊電圧の値は絶縁膜の材料や膜質等により異なる。
以上より、本実施形態によれば、目合わせずれ量を離散的な値でしか求めることができない特許文献1の方法に比して、高精度で目合わせずれ量を測定することができる。また、同文献の方法では、配線と開口とが接触しない程度の微小な目合わせずれを検出することができない。この点、本実施形態においては、微小な目合わせずれも検出することが可能である。さらに、本実施形態によれば、ショット毎の目合わせずれ量を定量的に評価することができるようになる。
また、本実施形態においては、4種類の測定用パターン10a,10b,10c,10dが設けられているため、4方向の目合わせずれを測定することが可能である。具体的には、測定用パターン10aによって、−X方向の目合わせずれ、すなわち配線12がビアプラグ14に対して−X方向にずれた場合の目合わせずれを測定できる。また、測定用パターン10b,10c,10dによって、それぞれ+X方向、−Y方向および+Y方向の目合わせずれを測定できる。これに対して、特許文献1の方法では、1方向の目合わせずれしか検出することができない。
本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態において、測定用パターン10a,10b,10c,10dの全てが設けられている必要はない。つまり、本発明による半導体装置には、測定用パターン10a,10b,10c,10dのうち、何れか1つ、何れか2つあるいは何れか3つのみが設けられていてもよい。
1 半導体装置
10a 測定用パターン
10b 測定用パターン
10c 測定用パターン
10d 測定用パターン
12 配線
14 ビアプラグ
16 配線
18 ビアプラグ
22 パッド
23 配線
24 パッド
25 配線
32 配線
36 配線
10a 測定用パターン
10b 測定用パターン
10c 測定用パターン
10d 測定用パターン
12 配線
14 ビアプラグ
16 配線
18 ビアプラグ
22 パッド
23 配線
24 パッド
25 配線
32 配線
36 配線
Claims (15)
- 第1および第2の端子間に電圧を印加することにより配線と導体プラグとの相対的な位置ずれ量を測定する方法に用いられるパターンであって、
前記第1の端子に接続された第1の配線と、
前記第1の配線に接続された第1の導体プラグと、
前記第1の配線と同層に、絶縁膜を挟んで前記第1の配線に対向するように設けられ、前記第2の端子に接続された第2の配線と、
を備えることを特徴とする、位置ずれ量の測定用パターン。 - 請求項1に記載の位置ずれ量の測定用パターンにおいて、
前記第1の導体プラグは、平面視で、前記第1の配線の、前記第2の配線と対向する辺に掛かっている、位置ずれ量の測定用パターン。 - 請求項2に記載の位置ずれ量の測定用パターンにおいて、
前記位置ずれ量がゼロであるとき、
平面視で、前記第1の導体プラグの、前記第2の配線側の辺は、前記第1の配線の前記辺に重なる、位置ずれ量の測定用パターン。 - 請求項1乃至3いずれかに記載の位置ずれ量の測定用パターンにおいて、
前記第1の配線の幅は、平面視で、前記第1の導体プラグの1辺の長さよりも大きい、位置ずれ量の測定用パターン。 - 請求項1乃至4いずれかに記載の位置ずれ量の測定用パターンにおいて、
前記第1の配線と前記第2の配線との間隔は、当該測定用パターンが設けられた半導体装置における最小の導体プラグの1辺の長さに略等しい、位置ずれ量の測定用パターン。 - 請求項1乃至5いずれかに記載の位置ずれ量の測定用パターンにおいて、
複数の前記第1の配線と複数の前記第2の配線とが、当該第1および第2の配線の延在方向と垂直な方向に沿って交互に配置されている、位置ずれ量の測定用パターン。 - 請求項6に記載の位置ずれ量の測定用パターンにおいて、
前記第2の配線に接続された第2の導体プラグを備える、位置ずれ量の測定用パターン。 - 請求項1乃至7いずれかに記載の位置ずれ量の測定用パターンにおいて、
前記第1の配線および前記導体プラグは、デュアルダマシン構造を有する、位置ずれ量の測定用パターン。 - 請求項1乃至8いずれかに記載の位置ずれ量の測定用パターンである第1の測定用パターンと、
請求項1乃至8いずれかに記載の位置ずれ量の測定用パターンである第2の測定用パターンと、を備え、
前記第1の測定用パターンにおいては、前記第1の導体プラグが、平面視で、前記第1の配線の、第1の方向に面する辺に掛かっており、
前記第2の測定用パターンにおいては、前記第1の導体プラグが、平面視で、前記第1の配線の、前記第1の方向と異なる第2の方向に面する辺に掛かっている、半導体装置。 - 請求項9に記載の半導体装置において、
前記第2の方向は、前記第1の方向と正反対の方向である半導体装置。 - 請求項9または10に記載の半導体装置において、
請求項1乃至8いずれかに記載の位置ずれ量の測定用パターンである第3の測定用パターンと、
請求項1乃至8いずれかに記載の位置ずれ量の測定用パターンである第4の測定用パターンと、を備え、
前記第3の測定用パターンにおいては、前記第1の導体プラグが、平面視で、前記第1の配線の、前記第1および第2の方向の何れとも異なる第3の方向に面する辺に掛かっており、
前記第4の測定用パターンにおいては、前記第1の導体プラグが、平面視で、前記第1の配線の、前記第1、第2および第3の方向の何れとも異なる第4の方向に面する辺に掛かっている、半導体装置。 - 請求項11に記載の半導体装置において、
前記第2の方向は、前記第1の方向と正反対の方向であり、
前記第3の方向は、前記第1および第2の方向に垂直な方向であり、
前記第4の方向は、前記第3の方向と正反対の方向である半導体装置。 - 請求項1乃至8いずれかに記載の位置ずれ量の測定用パターンの前記第1および第2の端子間に電圧を印加するステップを含むことを特徴とする、位置ずれ量の測定方法。
- 請求項13に記載の位置ずれ量の測定方法において、
前記電圧を印加するステップは、前記第1の配線と前記第2の配線との間の前記絶縁膜が絶縁破壊するときの電圧値である絶縁破壊電圧を測定するステップを含む、位置ずれ量の測定方法。 - 請求項14に記載の位置ずれ量の測定方法において、
予め前記絶縁破壊電圧の測定値と前記位置ずれ量の測定値との相関データを求めるステップと、
前記絶縁破壊電圧を測定するステップの後に、前記相関データに基づいて、前記絶縁破壊電圧から前記位置ずれ量を求めるステップと、を含む、位置ずれ量の測定方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011108073A1 (ja) * | 2010-03-02 | 2011-09-09 | 株式会社 日立製作所 | 空調給湯システム |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102243443A (zh) | 2010-05-14 | 2011-11-16 | 北京京东方光电科技有限公司 | 曝光区域之间图形偏移量的检测方法及测试图形 |
US9157980B2 (en) * | 2012-11-19 | 2015-10-13 | International Business Machines Corporation | Measuring metal line spacing in semiconductor devices |
US10479675B2 (en) * | 2015-09-30 | 2019-11-19 | Denso Corporation | Method of production of semiconductor device having semiconductor layer and support substrate spaced apart by recess |
CN106684032B (zh) * | 2015-11-05 | 2019-07-02 | 中芯国际集成电路制造(北京)有限公司 | 互连结构的形成方法和曝光对准系统 |
KR20210105741A (ko) * | 2020-02-19 | 2021-08-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5846876A (en) * | 1996-06-05 | 1998-12-08 | Advanced Micro Devices, Inc. | Integrated circuit which uses a damascene process for producing staggered interconnect lines |
JP3552077B2 (ja) | 1996-07-26 | 2004-08-11 | ソニー株式会社 | 合わせずれ測定方法及び合わせずれ測定パターン |
JP4554011B2 (ja) * | 1999-08-10 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
US6388332B1 (en) * | 1999-08-10 | 2002-05-14 | Philips Electronics North America Corporation | Integrated circuit power and ground routing |
US6483176B2 (en) * | 1999-12-22 | 2002-11-19 | Kabushiki Kaisha Toshiba | Semiconductor with multilayer wiring structure that offer high speed performance |
JP2001196372A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置 |
WO2002001627A1 (fr) * | 2000-06-26 | 2002-01-03 | Hitachi, Ltd. | Dispositif a semi-conducteur et procede de fabrication associe |
JP3967567B2 (ja) * | 2001-07-30 | 2007-08-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP3592318B2 (ja) * | 2001-08-14 | 2004-11-24 | 沖電気工業株式会社 | 半導体装置の検査方法及び半導体装置の検査システム |
US7042095B2 (en) * | 2002-03-29 | 2006-05-09 | Renesas Technology Corp. | Semiconductor device including an interconnect having copper as a main component |
JP5172069B2 (ja) * | 2004-04-27 | 2013-03-27 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP4535845B2 (ja) * | 2004-10-29 | 2010-09-01 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
2007
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-
2008
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2011108073A1 (ja) * | 2010-03-02 | 2011-09-09 | 株式会社 日立製作所 | 空調給湯システム |
Also Published As
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