JP2002350899A - 液晶ディスプレイ装置の製造方法 - Google Patents
液晶ディスプレイ装置の製造方法Info
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- JP2002350899A JP2002350899A JP2001156017A JP2001156017A JP2002350899A JP 2002350899 A JP2002350899 A JP 2002350899A JP 2001156017 A JP2001156017 A JP 2001156017A JP 2001156017 A JP2001156017 A JP 2001156017A JP 2002350899 A JP2002350899 A JP 2002350899A
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Abstract
(57)【要約】
【課題】ＴＦＴのチャンネル部にハーフトーンマスクを
使用して製造する際に、アッシングによるチャンネル長
の広がりを抑制し、チャンネル長を制御することが可能
な製造方法を提供する。 【解決手段】ＴＦＴのチャンネル部にハーフトーンマス
クを使用してＴＦＴ部のチャンネル領域上のレジスト８
ａをアッシングで除去する前に、再度レジスト８ｂ塗布
し、その後アッシングを行うことでチャンネル長の広が
りを抑えることを可能とする。また、前記アッシングを
異方性エッチングで行うことにより、さらにチャンネル
長の広がりを抑えることが可能となる。
使用して製造する際に、アッシングによるチャンネル長
の広がりを抑制し、チャンネル長を制御することが可能
な製造方法を提供する。 【解決手段】ＴＦＴのチャンネル部にハーフトーンマス
クを使用してＴＦＴ部のチャンネル領域上のレジスト８
ａをアッシングで除去する前に、再度レジスト８ｂ塗布
し、その後アッシングを行うことでチャンネル長の広が
りを抑えることを可能とする。また、前記アッシングを
異方性エッチングで行うことにより、さらにチャンネル
長の広がりを抑えることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
装置のアレイ基板上に薄膜トランジスタ（ＴＦＴ）部を
形成する際の製造方法に関するものである。特に、ＴＦ
Ｔ部を形成するに際し、チャンネル部をハーフトーンマ
スクを用いて形成するときに応用することが可能であ
る。
装置のアレイ基板上に薄膜トランジスタ（ＴＦＴ）部を
形成する際の製造方法に関するものである。特に、ＴＦ
Ｔ部を形成するに際し、チャンネル部をハーフトーンマ
スクを用いて形成するときに応用することが可能であ
る。
【０００２】
【従来の技術】液晶ディスプレイ装置を作製するにおい
て、ガラス基板上にＴＦＴを規則正しく並べて配置、つ
まり整列させるアレイ工程は、ガラス基板を加工して画
素電極、データ信号電極、回路素子（ＴＦＴ）などを構
成して、各電極をガラス基板上に作り込むアレイ基板の
工程である。この工程は、薄膜トランジスタを作り込む
ことから半導体素子を作り込む半導体製造工程に類似し
ている。
て、ガラス基板上にＴＦＴを規則正しく並べて配置、つ
まり整列させるアレイ工程は、ガラス基板を加工して画
素電極、データ信号電極、回路素子（ＴＦＴ）などを構
成して、各電極をガラス基板上に作り込むアレイ基板の
工程である。この工程は、薄膜トランジスタを作り込む
ことから半導体素子を作り込む半導体製造工程に類似し
ている。
【０００３】従来、ＴＦＴを形成する際は、ゲート電極
形成後にゲート絶縁膜およびトランジスタのチャンネル
活性層を堆積し、次にＴＦＴ領域をレジストパターンを
用いてエッチングで形成した後、ソース・ドレイン電極
を堆積を行い、その後レジストパターンを用いてエッチ
ングによりソース・ドレイン電極形成を行うため２回マ
スクを使用していた。
形成後にゲート絶縁膜およびトランジスタのチャンネル
活性層を堆積し、次にＴＦＴ領域をレジストパターンを
用いてエッチングで形成した後、ソース・ドレイン電極
を堆積を行い、その後レジストパターンを用いてエッチ
ングによりソース・ドレイン電極形成を行うため２回マ
スクを使用していた。
【０００４】近年アレイ工程の工程削減の１つとして、
ＴＦＴ部のソース・ドレイン部を形成するに際してチャ
ンネル部にハーフトーン露光を使用してＴＦＴ領域部の
形成とチャンネル部形成（ソース・ドレイン電極部の分
離）を１つのマスクで形成する提案がされている。
ＴＦＴ部のソース・ドレイン部を形成するに際してチャ
ンネル部にハーフトーン露光を使用してＴＦＴ領域部の
形成とチャンネル部形成（ソース・ドレイン電極部の分
離）を１つのマスクで形成する提案がされている。
【０００５】図４（ａ）〜（ｄ）及び図５（ａ）〜
（ｄ）には、前記ハーフトーンマスクを使用したＴＦＴ
形成の工程順断面図である。以下に、図４〜５を用いて
ＴＦＴ形成を詳細に説明する。
（ｄ）には、前記ハーフトーンマスクを使用したＴＦＴ
形成の工程順断面図である。以下に、図４〜５を用いて
ＴＦＴ形成を詳細に説明する。
【０００６】まず、ガラス基板１に前記ガラス基板１か
らの不純物等の拡散を防止するためのアンダーコートＳ
ｉＯ2膜２を堆積する。その後、前記ＳｉＯ2膜上にゲー
ト電極をスパッタで堆積し、フォトリソグラフィー法で
ゲート電極のパターン形成した後にエッチングを行い所
望のゲート電極３を形成する（図４（ａ））。次に、前
記ゲート電極３上にゲート絶縁膜としてＳｉＮ膜４およ
びチャンネル活性層としてａ−Ｓｉ膜５を形成する。そ
してソース・ドレイン電極との接続のためのｎ +−ａ−
Ｓｉ膜６をＣＶＤ法を使用して連続成膜を行うことによ
り図４（ｂ）のような断面構造を形成する。さらに前記
ｎ+−ａ−Ｓｉ膜６上にスパッタ法を用いてソース・ド
レイン電極７を堆積する（図４（ｃ））。
らの不純物等の拡散を防止するためのアンダーコートＳ
ｉＯ2膜２を堆積する。その後、前記ＳｉＯ2膜上にゲー
ト電極をスパッタで堆積し、フォトリソグラフィー法で
ゲート電極のパターン形成した後にエッチングを行い所
望のゲート電極３を形成する（図４（ａ））。次に、前
記ゲート電極３上にゲート絶縁膜としてＳｉＮ膜４およ
びチャンネル活性層としてａ−Ｓｉ膜５を形成する。そ
してソース・ドレイン電極との接続のためのｎ +−ａ−
Ｓｉ膜６をＣＶＤ法を使用して連続成膜を行うことによ
り図４（ｂ）のような断面構造を形成する。さらに前記
ｎ+−ａ−Ｓｉ膜６上にスパッタ法を用いてソース・ド
レイン電極７を堆積する（図４（ｃ））。
【０００７】その後、図４（ｄ）に示すように、レジス
ト８ａ塗布後にソース・ドレイン電極をハーフトーンマ
スクを用いて、完全に露光された領域（ＴＦＴ領域外）
と一部露光された領域（ソース・ドレイン電極間のチャ
ンネル部領域）と完全に露光されない領域（ソース・ド
レイン電極部領域）を形成する。ここで、通常マスクは
完全に露光される領域と完全に露光されない領域でパタ
ーン形成されたマスクであるが、「ハーフトーンマス
ク」とは完全に露光される領域と一部露光される領域と
完全に露光されない領域を用いてパターン形成されたマ
スクをいう。
ト８ａ塗布後にソース・ドレイン電極をハーフトーンマ
スクを用いて、完全に露光された領域（ＴＦＴ領域外）
と一部露光された領域（ソース・ドレイン電極間のチャ
ンネル部領域）と完全に露光されない領域（ソース・ド
レイン電極部領域）を形成する。ここで、通常マスクは
完全に露光される領域と完全に露光されない領域でパタ
ーン形成されたマスクであるが、「ハーフトーンマス
ク」とは完全に露光される領域と一部露光される領域と
完全に露光されない領域を用いてパターン形成されたマ
スクをいう。
【０００８】上記はポジ型レジストの場合について例と
して述べている。
して述べている。
【０００９】このようにして、ＴＦＴ部をパターン形成
した場合、ソース・ドレイン電極間であるチャンネル部
領域の前記レジスト８ａだけレジスト膜厚が一部露光さ
れるために、薄くなったレジスト断面形状となる。次
に、前記レジストパターン８ａをマスクとして前記ソー
ス・ドレイン電極膜をドライエッチングすることにより
図５（ａ）のようになる。この時、ドライエッチングで
は前記ソース・ドレイン電極膜７だけでなく、前記ｎ+
−ａ−Ｓｉ膜６および前記ａ−Ｓｉ膜５までエッチング
を行い、ゲート絶縁膜である前記ＳｉＮ膜４をストッパ
ーとする。その後、前記チャンネル部上のレジスト膜を
除去するためにアッシングを行うことで、図５（ｂ）の
ような断面構造図が形成される。
した場合、ソース・ドレイン電極間であるチャンネル部
領域の前記レジスト８ａだけレジスト膜厚が一部露光さ
れるために、薄くなったレジスト断面形状となる。次
に、前記レジストパターン８ａをマスクとして前記ソー
ス・ドレイン電極膜をドライエッチングすることにより
図５（ａ）のようになる。この時、ドライエッチングで
は前記ソース・ドレイン電極膜７だけでなく、前記ｎ+
−ａ−Ｓｉ膜６および前記ａ−Ｓｉ膜５までエッチング
を行い、ゲート絶縁膜である前記ＳｉＮ膜４をストッパ
ーとする。その後、前記チャンネル部上のレジスト膜を
除去するためにアッシングを行うことで、図５（ｂ）の
ような断面構造図が形成される。
【００１０】次に、ＴＦＴ部のチャンネル領域を形成す
るために、前記レジストパターン８ａを用いてドライエ
ッチングすることによりソース・ドレイン部電極７を形
成する。この時、ドライエッチングではソース・ドレイ
ン電極７および前記ｎ+−ａ−Ｓｉ膜６までエッチング
を行いチャンネル活性層５をストッパーとするため、図
５（ｃ）のような断面構造図が形成される。最後に図５
（ｄ）で示すように、前記レジスト８ａをレジスト剥離
でウエットエッチングすることで、１回マスクでＴＦＴ
形成が可能となり、工程削減を図ることが可能である。
るために、前記レジストパターン８ａを用いてドライエ
ッチングすることによりソース・ドレイン部電極７を形
成する。この時、ドライエッチングではソース・ドレイ
ン電極７および前記ｎ+−ａ−Ｓｉ膜６までエッチング
を行いチャンネル活性層５をストッパーとするため、図
５（ｃ）のような断面構造図が形成される。最後に図５
（ｄ）で示すように、前記レジスト８ａをレジスト剥離
でウエットエッチングすることで、１回マスクでＴＦＴ
形成が可能となり、工程削減を図ることが可能である。
【００１１】
【発明が解決しようとする課題】上記のようなハーフト
ーンマスクを使用したＴＦＴ形成法においては、図５
（ｂ）に示したようにチャンネル部上のレジスト膜をア
ッシングで除去する工程において、等方性エッチングを
行うためにチャンネル領域が当初のマスク寸法より広が
り、またＴＦＴ領域端ではサイドエッチングによりレジ
スト端が変化する。
ーンマスクを使用したＴＦＴ形成法においては、図５
（ｂ）に示したようにチャンネル部上のレジスト膜をア
ッシングで除去する工程において、等方性エッチングを
行うためにチャンネル領域が当初のマスク寸法より広が
り、またＴＦＴ領域端ではサイドエッチングによりレジ
スト端が変化する。
【００１２】特に、チャンネル長（ソース・ドレイン間
隔）は、ＴＦＴ性能を大きく変化させるパラメータであ
り、ドライエッチ後に所望のチャンネル長になるように
しなければならない。しかし、従来手法でＴＦＴ形成し
た場合、上記のようにどうしてもマスク寸法よりチャン
ネル長が広がる問題があり、マスク寸法を細くしても露
光限界があるために“露光限界＋アッシングによるレジ
ストシフト”以下のチャンネル長を形成することができ
ないという問題があった。
隔）は、ＴＦＴ性能を大きく変化させるパラメータであ
り、ドライエッチ後に所望のチャンネル長になるように
しなければならない。しかし、従来手法でＴＦＴ形成し
た場合、上記のようにどうしてもマスク寸法よりチャン
ネル長が広がる問題があり、マスク寸法を細くしても露
光限界があるために“露光限界＋アッシングによるレジ
ストシフト”以下のチャンネル長を形成することができ
ないという問題があった。
【００１３】本発明は、前記従来の問題を解決するた
め、ＴＦＴのチャンネル部にハーフトーンマスクを使用
して製造する際に、アッシングによるチャンネル長の広
がりを抑制し、チャンネル長を制御することが可能な液
晶ディスプレイ装置の製造方法を提供することを目的と
する。
め、ＴＦＴのチャンネル部にハーフトーンマスクを使用
して製造する際に、アッシングによるチャンネル長の広
がりを抑制し、チャンネル長を制御することが可能な液
晶ディスプレイ装置の製造方法を提供することを目的と
する。
【００１４】
【発明を解決するための手段】前記目的を達成するた
め、本発明の液晶ディスプレイ装置の製造方法は、液晶
ディスプレイ装置のアレイ基板上に薄膜トランジスタ
（ＴＦＴ）を形成するに際して、ガラス基板上にゲート
電極を形成し、前記ゲート電極の上に、ゲート絶縁膜
と、ａ-Ｓｉ膜と、Ｎ+-ａ-Ｓｉ膜の３層成膜を堆積し、
さらに前記３層膜の上にソース・ドレイン電極を堆積
し、次にレジストを塗布してＴＦＴのチャンネル部にハ
ーフトーンを使用したマスクを用いてソース・ドレイン
電極形成の露光および現像を行い、ソースドレイン形成
用のレジストパターンを形成し、その後、ドライエッチ
ング法を用いてＴＦＴ領域を形成するためのエッチング
を行い、その後、再度レジスト塗布した後にＴＦＴ部の
チャンネル部形成用のためのアッシングによるレジスト
パターン形成を行うことを特徴とする。
め、本発明の液晶ディスプレイ装置の製造方法は、液晶
ディスプレイ装置のアレイ基板上に薄膜トランジスタ
（ＴＦＴ）を形成するに際して、ガラス基板上にゲート
電極を形成し、前記ゲート電極の上に、ゲート絶縁膜
と、ａ-Ｓｉ膜と、Ｎ+-ａ-Ｓｉ膜の３層成膜を堆積し、
さらに前記３層膜の上にソース・ドレイン電極を堆積
し、次にレジストを塗布してＴＦＴのチャンネル部にハ
ーフトーンを使用したマスクを用いてソース・ドレイン
電極形成の露光および現像を行い、ソースドレイン形成
用のレジストパターンを形成し、その後、ドライエッチ
ング法を用いてＴＦＴ領域を形成するためのエッチング
を行い、その後、再度レジスト塗布した後にＴＦＴ部の
チャンネル部形成用のためのアッシングによるレジスト
パターン形成を行うことを特徴とする。
【００１５】前記方法においては、ＴＦＴ領域を形成す
るためのエッチングを行った後に再度レジスト塗布する
に際し、前記レジスト膜厚を１．５μｍ以下にすること
が好ましい。レジスト膜厚の好ましい下限値は、レジス
ト塗布の均一性を考慮すると、０．５μｍ以上が好まし
い。
るためのエッチングを行った後に再度レジスト塗布する
に際し、前記レジスト膜厚を１．５μｍ以下にすること
が好ましい。レジスト膜厚の好ましい下限値は、レジス
ト塗布の均一性を考慮すると、０．５μｍ以上が好まし
い。
【００１６】また前記方法においては、ＴＦＴ領域を形
成するためのエッチングを行った後に再度レジスト塗布
し、次にＴＦＴ領域のチャンネル部形成用のためのアッ
シングを行うに際し、異方性エッチングを用いることが
好ましい。
成するためのエッチングを行った後に再度レジスト塗布
し、次にＴＦＴ領域のチャンネル部形成用のためのアッ
シングを行うに際し、異方性エッチングを用いることが
好ましい。
【００１７】
【発明の実施の形態】本発明においては、前記ＴＦＴ部
のチャンネル領域上のレジストをアッシングで除去する
前に再度レジスト塗布を行い、その後アッシングを行う
ことでチャンネル長の広がりを抑えることが可能とな
る。
のチャンネル領域上のレジストをアッシングで除去する
前に再度レジスト塗布を行い、その後アッシングを行う
ことでチャンネル長の広がりを抑えることが可能とな
る。
【００１８】また、前記アッシングを異方性エッチング
で行うことにより、さらにチャンネル長の広がりを抑え
ることが可能となる。
で行うことにより、さらにチャンネル長の広がりを抑え
ることが可能となる。
【００１９】本発明の実施の形態について、図面を用い
てさらに具体的に説明する。
てさらに具体的に説明する。
【００２０】（実施の形態１）図１〜図３は、本発明の
実施の形態１のアレイ基板にハーフトーンマスクを用い
てＴＦＴ部を形成する製造方法の工程順断面図である。
実施の形態１のアレイ基板にハーフトーンマスクを用い
てＴＦＴ部を形成する製造方法の工程順断面図である。
【００２１】まず、ガラス基板１に前記ガラス基板１か
らの不純物等の拡散を防止するためのアンダーコートＳ
ｉＯ2膜２を堆積した。その後、前記ＳｉＯ2膜上にゲー
ト電極をスパッタで堆積し、フォトリソグラフィー法で
ゲート電極のパターン形成し、その後エッチングを行
い、所望のゲート電極３を形成した（図１（ａ））。次
に、前記ゲート電極３上にゲート絶縁膜としてＳｉＮ膜
４、およびチャンネル活性層としてａ−Ｓｉ膜５、そし
てソース・ドレイン電極との接続のためのｎ+−ａ−Ｓ
ｉ膜６をＣＶＤ法を使用して連続成膜を行うことによ
り、図１（ｂ）のような断面構成の膜を形成した。さら
に前記ｎ+−ａ−Ｓｉ膜６上にスパッタ法を用いてソー
ス・ドレイン電極７を堆積し図１（ｃ）を形成した。
らの不純物等の拡散を防止するためのアンダーコートＳ
ｉＯ2膜２を堆積した。その後、前記ＳｉＯ2膜上にゲー
ト電極をスパッタで堆積し、フォトリソグラフィー法で
ゲート電極のパターン形成し、その後エッチングを行
い、所望のゲート電極３を形成した（図１（ａ））。次
に、前記ゲート電極３上にゲート絶縁膜としてＳｉＮ膜
４、およびチャンネル活性層としてａ−Ｓｉ膜５、そし
てソース・ドレイン電極との接続のためのｎ+−ａ−Ｓ
ｉ膜６をＣＶＤ法を使用して連続成膜を行うことによ
り、図１（ｂ）のような断面構成の膜を形成した。さら
に前記ｎ+−ａ−Ｓｉ膜６上にスパッタ法を用いてソー
ス・ドレイン電極７を堆積し図１（ｃ）を形成した。
【００２２】その後、図１（ｄ）に示すように、レジス
ト塗布後にソース・ドレイン電極をハーフトーンマスク
を用いて、完全に露光された領域（ＴＦＴ領域外）と、
一部露光された領域（ソース・ドレイン電極間のチャン
ネル部領域）と、完全に露光されない領域（ソース・ド
レイン電極部領域）を形成した。ここで、ハーフトーン
マスクとは、完全に露光される領域と一部露光される領
域と完全に露光されない領域を用いてパターン形成され
たマスクをいう。
ト塗布後にソース・ドレイン電極をハーフトーンマスク
を用いて、完全に露光された領域（ＴＦＴ領域外）と、
一部露光された領域（ソース・ドレイン電極間のチャン
ネル部領域）と、完全に露光されない領域（ソース・ド
レイン電極部領域）を形成した。ここで、ハーフトーン
マスクとは、完全に露光される領域と一部露光される領
域と完全に露光されない領域を用いてパターン形成され
たマスクをいう。
【００２３】このようにしてＴＦＴ部をパターン形成
し、ソース・ドレイン電極間であるチャンネル部領域の
前記レジスト８ａだけレジスト膜厚が一部露光されるた
めに薄くなったレジスト断面形状を形成した。上記はポ
ジ型レジストの場合について例として説明している。
し、ソース・ドレイン電極間であるチャンネル部領域の
前記レジスト８ａだけレジスト膜厚が一部露光されるた
めに薄くなったレジスト断面形状を形成した。上記はポ
ジ型レジストの場合について例として説明している。
【００２４】次に、前記レジストパターン８ａをマスク
として前記ソース・ドレイン電極膜をドライエッチング
し、前記レジスト８ａパターン上にレジスト８ｂを薄く
塗布することにより図２（ａ）のような断面形状を形成
した。この時、ドライエッチングでは前記ソース・ドレ
イン電極膜７だけでなく、前記ｎ+−ａ−Ｓｉ膜６およ
び前記ａ−Ｓｉ膜５までエッチングを行い、ゲート絶縁
膜である前記ＳｉＮ膜４をストッパーとした。ここで前
記レジスト８ｂは、次にアッシングを行ったときにサイ
ドエッチされるレジスト膜厚であることが望ましいが、
ソース・ドレイン間隔の１／２以下であっても構わな
い。例として、現在の液晶で使用している露光機の解像
度では３μｍが解像限界であるため、前記レジスト８ｂ
の膜厚は１．５μｍ以下であることが望まれる。ここで
現状の露光限界である３μｍのソース・ドレイン間隔で
形成されたパターンに１．５μｍ以上の膜厚を塗布した
場合には、ハーフトーン露光で作製されたソース・ドレ
イン間のレジスト８ａがレジスト８ｂで埋まってしまう
ため、パターンが出なくなるからである。
として前記ソース・ドレイン電極膜をドライエッチング
し、前記レジスト８ａパターン上にレジスト８ｂを薄く
塗布することにより図２（ａ）のような断面形状を形成
した。この時、ドライエッチングでは前記ソース・ドレ
イン電極膜７だけでなく、前記ｎ+−ａ−Ｓｉ膜６およ
び前記ａ−Ｓｉ膜５までエッチングを行い、ゲート絶縁
膜である前記ＳｉＮ膜４をストッパーとした。ここで前
記レジスト８ｂは、次にアッシングを行ったときにサイ
ドエッチされるレジスト膜厚であることが望ましいが、
ソース・ドレイン間隔の１／２以下であっても構わな
い。例として、現在の液晶で使用している露光機の解像
度では３μｍが解像限界であるため、前記レジスト８ｂ
の膜厚は１．５μｍ以下であることが望まれる。ここで
現状の露光限界である３μｍのソース・ドレイン間隔で
形成されたパターンに１．５μｍ以上の膜厚を塗布した
場合には、ハーフトーン露光で作製されたソース・ドレ
イン間のレジスト８ａがレジスト８ｂで埋まってしまう
ため、パターンが出なくなるからである。
【００２５】その後、前記チャンネル部上のレジスト膜
を除去するためにアッシングを行っていくことで、図２
（ｂ）のような断面構造が形成された。図２（ｂ）で
は、レジスト８ｂがジャストエッチングされるところの
エッチング途中の断面構造を示している。最終的には、
ＴＦＴ部のチャンネル領域上のレジスト８ａが無くなる
までエッチングすることにより、図２（ｃ）に示すよう
なレジスト形状が得られた。このとき、図２（ｃ）に示
すように、ソース・ドレイン間隔は当初形成したレジス
トパターン８ａと等しくなるため、アッシングによる寸
法変化を考慮しなくてＴＦＴ形成することが可能となっ
た。
を除去するためにアッシングを行っていくことで、図２
（ｂ）のような断面構造が形成された。図２（ｂ）で
は、レジスト８ｂがジャストエッチングされるところの
エッチング途中の断面構造を示している。最終的には、
ＴＦＴ部のチャンネル領域上のレジスト８ａが無くなる
までエッチングすることにより、図２（ｃ）に示すよう
なレジスト形状が得られた。このとき、図２（ｃ）に示
すように、ソース・ドレイン間隔は当初形成したレジス
トパターン８ａと等しくなるため、アッシングによる寸
法変化を考慮しなくてＴＦＴ形成することが可能となっ
た。
【００２６】なお、前記アッシングを異方性エッチング
を用いることにより、チャンネル長の狭いＴＦＴを容易
に作製することが可能となる。
を用いることにより、チャンネル長の狭いＴＦＴを容易
に作製することが可能となる。
【００２７】次に、ＴＦＴ部のチャンネル領域を形成す
るために、前記アッシングで形成したレジストパターン
８ａを用いてドライエッチングすることによりソース・
ドレイン部電極７を形成した。このとき、ドライエッチ
ングではソース・ドレイン電極７および前記ｎ+−ａ−
Ｓｉ膜６までエッチングを行い、チャンネル活性層５を
ストッパーとするため、図２（ｄ）のような断面構造が
形成された。最後に図３に示すように、前記レジスト８
ａをレジスト剥離でウエットエッチングすることで、１
回マスクでＴＦＴ形成が可能となり、工程削減を図るこ
とが可能となった。
るために、前記アッシングで形成したレジストパターン
８ａを用いてドライエッチングすることによりソース・
ドレイン部電極７を形成した。このとき、ドライエッチ
ングではソース・ドレイン電極７および前記ｎ+−ａ−
Ｓｉ膜６までエッチングを行い、チャンネル活性層５を
ストッパーとするため、図２（ｄ）のような断面構造が
形成された。最後に図３に示すように、前記レジスト８
ａをレジスト剥離でウエットエッチングすることで、１
回マスクでＴＦＴ形成が可能となり、工程削減を図るこ
とが可能となった。
【００２８】
【発明の効果】以上のように、本発明のＴＦＴチャンネ
ル部にハーフトーンマスクを使用した工程削減プロセス
において、チャンネル長をマスク寸法どうりに正確に形
成することが可能となり、ＴＦＴ特性の安定化を図るこ
とが可能となる。また、露光限界以上にチャンネル長を
小さくすることもでき、アッシングによるチャンネル長
の広がりを抑制し、チャンネル長の制御が可能な製造方
法を提供できる。
ル部にハーフトーンマスクを使用した工程削減プロセス
において、チャンネル長をマスク寸法どうりに正確に形
成することが可能となり、ＴＦＴ特性の安定化を図るこ
とが可能となる。また、露光限界以上にチャンネル長を
小さくすることもでき、アッシングによるチャンネル長
の広がりを抑制し、チャンネル長の制御が可能な製造方
法を提供できる。
【図１】（ａ）〜（ｄ）は本発明の実施の形態１の製造
方法を示す工程断面図
方法を示す工程断面図
【図２】（ａ）〜（ｄ）は本発明の実施の形態１の製造
方法を示す工程断面図
方法を示す工程断面図
【図３】本発明の実施の形態１の製造方法によって得ら
れたＴＦＴアレイの断面図
れたＴＦＴアレイの断面図
【図４】（ａ）〜（ｄ）は従来の製造方法を示す工程断
面図
面図
【図５】（ａ）〜（ｄ）は従来の製造方法を示す工程断
面図
面図
１ ガラス基板 ２ ＳｉＯ2膜（アンダーコート） ３ ゲート電極 ４ ＳｉＮ膜 ５ ａ−Ｓｉ膜 ６ ｎ+−ａ−Ｓｉ膜 ７ ソース・ドレイン電極 ８ａ，８ｂ レジスト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA24 JA31 JA34 KA05 MA15 MA19 NA27 NA29 5C094 AA21 AA43 BA03 BA43 CA19 DA14 DA15 EA04 EA07 EB02 FB12 FB14 FB15 5F110 AA16 BB01 CC07 DD02 DD13 EE44 FF03 FF29 GG02 GG15 GG44 HK09 HK16 HK21 HK25 HK33 HK34 QQ02 QQ04 QQ09
Claims (3)
- 【請求項１】 液晶ディスプレイ装置のアレイ基板上に
薄膜トランジスタ（ＴＦＴ）を形成するに際して、 ガラス基板上にゲート電極を形成し、 前記ゲート電極の上に、ゲート絶縁膜と、ａ-Ｓｉ膜
と、Ｎ+-ａ-Ｓｉ膜の３層成膜を堆積し、 さらに前記３層膜の上にソース・ドレイン電極を堆積
し、 次にレジストを塗布してＴＦＴのチャンネル部にハーフ
トーンを使用したマスクを用いてソース・ドレイン電極
形成の露光および現像を行い、ソースドレイン形成用の
レジストパターンを形成し、 その後、ドライエッチング法を用いてＴＦＴ領域を形成
するためのエッチングを行い、 その後、再度レジスト塗布した後にＴＦＴ部のチャンネ
ル部形成用のためのアッシングによるレジストパターン
形成を行うことを特徴とする液晶ディスプレイ装置の製
造方法。 - 【請求項２】 前記ＴＦＴ領域を形成するためのエッチ
ングを行った後に再度レジスト塗布するに際し、前記レ
ジスト膜厚を１．５μｍ以下にする請求項１に記載の液
晶ディスプレイ装置の製造方法。 - 【請求項３】 前記ＴＦＴ領域を形成するためのエッチ
ングを行った後に再度レジスト塗布し、次にＴＦＴ領域
のチャンネル部形成用のためのアッシングを行うに際
し、異方性エッチングを用いる請求項１または２に記載
の液晶ディスプレイ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001156017A JP2002350899A (ja) | 2001-05-24 | 2001-05-24 | 液晶ディスプレイ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001156017A JP2002350899A (ja) | 2001-05-24 | 2001-05-24 | 液晶ディスプレイ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002350899A true JP2002350899A (ja) | 2002-12-04 |
Family
ID=19000095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001156017A Pending JP2002350899A (ja) | 2001-05-24 | 2001-05-24 | 液晶ディスプレイ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002350899A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007310348A (ja) * | 2006-05-17 | 2007-11-29 | Lg Philips Lcd Co Ltd | 電界発光素子及びその製造方法 |
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| US7688417B2 (en) | 2004-12-17 | 2010-03-30 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and method for manufacturing the same |
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-
2001
- 2001-05-24 JP JP2001156017A patent/JP2002350899A/ja active Pending
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