JP2002299632A - 半導体装置及びアクティブマトリクス型表示装置 - Google Patents
半導体装置及びアクティブマトリクス型表示装置Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 レーザアニールによる多結晶化の適正化を図
る。 【解決手段】 ドライバ内蔵型アクティブマトリクス型
表示装置など、透明基板上の一部の領域に金属層３２が
形成され、金属層３２の形成領域上及び非形成領域上の
いずれをも覆うようにバッファ層１１を備える。このバ
ッファ層１１の上であって、金属層の形成領域上に第１
多結晶シリコン膜、非形成領域上に第２多結晶シリコン
膜がそれぞれ配置される。バッファ層１１は十分な膜厚
と熱容量を備え能動層とその下層金属層との層間距離を
大きくし、金属層による熱リークをを緩和できる。この
ため、バッファ層１１上に成膜したアモルファスシリコ
ン膜を同一条件に設定したレーザアニールにより、それ
ぞれ適正なグレインサイズの第１及び第２多結晶シリコ
ン膜を得ることができる。
る。 【解決手段】 ドライバ内蔵型アクティブマトリクス型
表示装置など、透明基板上の一部の領域に金属層３２が
形成され、金属層３２の形成領域上及び非形成領域上の
いずれをも覆うようにバッファ層１１を備える。このバ
ッファ層１１の上であって、金属層の形成領域上に第１
多結晶シリコン膜、非形成領域上に第２多結晶シリコン
膜がそれぞれ配置される。バッファ層１１は十分な膜厚
と熱容量を備え能動層とその下層金属層との層間距離を
大きくし、金属層による熱リークをを緩和できる。この
ため、バッファ層１１上に成膜したアモルファスシリコ
ン膜を同一条件に設定したレーザアニールにより、それ
ぞれ適正なグレインサイズの第１及び第２多結晶シリコ
ン膜を得ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、多結晶半導体層
の下層構造、例えばアクティブマトリクス型表示装置の
薄膜トランジスタ（以下、ＴＦＴ）の多結晶ポリシリコ
ン能動層の下層構造に関する。
の下層構造、例えばアクティブマトリクス型表示装置の
薄膜トランジスタ（以下、ＴＦＴ）の多結晶ポリシリコ
ン能動層の下層構造に関する。
【０００２】
【従来の技術】液晶表示装置（以下ＬＣＤ）等のフラッ
トパネルディスプレイは、薄型化、小型化、軽量化が可
能で低消費電力であり、ＬＣＤなどは、既に、様々な機
器の表示部として、携帯情報機器をはじめ、多くの機器
に採用されている。ＬＣＤなどにおいて、各画素に、ス
イッチ素子として薄膜トランジスタ等を設けたものは、
アクティブマトリクス型と称され、このパネルは、画素
毎の表示内容の維持が確実であるため、高精細な表示や
高い表示品質を実現するための表示装置として用いられ
ている。
トパネルディスプレイは、薄型化、小型化、軽量化が可
能で低消費電力であり、ＬＣＤなどは、既に、様々な機
器の表示部として、携帯情報機器をはじめ、多くの機器
に採用されている。ＬＣＤなどにおいて、各画素に、ス
イッチ素子として薄膜トランジスタ等を設けたものは、
アクティブマトリクス型と称され、このパネルは、画素
毎の表示内容の維持が確実であるため、高精細な表示や
高い表示品質を実現するための表示装置として用いられ
ている。
【０００３】図６は、アクティブマトリクス型ＬＣＤの
画素についての等価回路を示している。各画素は、ゲー
トラインとデータラインに接続された薄膜トランジスタ
（ＴＦＴ）を備え、ゲートラインに出力される選択信号
によってＴＦＴがオンすると、データラインからこのＴ
ＦＴを介して表示内容に応じたデータが液晶容量Ｃlcに
供給される。また、ＴＦＴが選択されてデータが書き込
まれてから次にＴＦＴが再び選択されるまでの期間、書
き込まれた表示データを確実に保持することが必要であ
るため、ＴＦＴに対して液晶容量Ｃlcと並列に保持容量
Ｃscが接続されている。
画素についての等価回路を示している。各画素は、ゲー
トラインとデータラインに接続された薄膜トランジスタ
（ＴＦＴ）を備え、ゲートラインに出力される選択信号
によってＴＦＴがオンすると、データラインからこのＴ
ＦＴを介して表示内容に応じたデータが液晶容量Ｃlcに
供給される。また、ＴＦＴが選択されてデータが書き込
まれてから次にＴＦＴが再び選択されるまでの期間、書
き込まれた表示データを確実に保持することが必要であ
るため、ＴＦＴに対して液晶容量Ｃlcと並列に保持容量
Ｃscが接続されている。
【０００４】このようなアクティブマトリクス型ＬＣＤ
において、各画素に設けられるＴＦＴとして、多結晶シ
リコン（ポリシリコン）層を能動層として用い、またこ
の能動層よりもゲート電極を上層に形成したトップゲー
ト型ＴＦＴが知られている。トップゲート型ポリシリコ
ンＴＦＴは、自己のゲートを利用して多結晶シリコン能
動層にソース及びドレイン領域とチャネル領域とを自己
整合的に形成することが容易で、ＴＦＴの小型化、集積
化などを進める上で高い効果が期待できる。
において、各画素に設けられるＴＦＴとして、多結晶シ
リコン（ポリシリコン）層を能動層として用い、またこ
の能動層よりもゲート電極を上層に形成したトップゲー
ト型ＴＦＴが知られている。トップゲート型ポリシリコ
ンＴＦＴは、自己のゲートを利用して多結晶シリコン能
動層にソース及びドレイン領域とチャネル領域とを自己
整合的に形成することが容易で、ＴＦＴの小型化、集積
化などを進める上で高い効果が期待できる。
【０００５】また、多結晶シリコン層は、成膜したアモ
ルファスシリコンを低温プロセスにて多結晶化すること
のできるレーザアニール法を用いて形成されることが知
られている。このレーザアニールは、基板として安価で
大面積化の容易な低融点ガラス基板上にも高品質の多結
晶シリコン層を形成可能である。従って、現在、アクテ
ィブマトリクス型ＬＣＤのポリシリコンＴＦＴの製造に
おいて採用されている。
ルファスシリコンを低温プロセスにて多結晶化すること
のできるレーザアニール法を用いて形成されることが知
られている。このレーザアニールは、基板として安価で
大面積化の容易な低融点ガラス基板上にも高品質の多結
晶シリコン層を形成可能である。従って、現在、アクテ
ィブマトリクス型ＬＣＤのポリシリコンＴＦＴの製造に
おいて採用されている。
【０００６】また、それらのＴＦＴを例えばプロジェク
タパネルに用いた場合、光源からの光がＴＦＴ能動層に
入射することを防止するための遮光部材としてＴＦＴ下
層に金属層を設けることがある。さらに、上記ＴＦＴを
高精細用パネルに用いた場合などには、ＴＦＴ下層の画
素電極周辺位置にブラックマトリクスとしての金属層を
形成する場合がある。
タパネルに用いた場合、光源からの光がＴＦＴ能動層に
入射することを防止するための遮光部材としてＴＦＴ下
層に金属層を設けることがある。さらに、上記ＴＦＴを
高精細用パネルに用いた場合などには、ＴＦＴ下層の画
素電極周辺位置にブラックマトリクスとしての金属層を
形成する場合がある。
【０００７】
【発明が解決しようとする課題】上述のレーザアニール
方法は非常に優れた多結晶シリコンを形成することが可
能であるが、その一方で、レーザ照射によって得られる
多結晶シリコンの膜質が、シリコン層の下層材料によっ
て大きく左右されるという問題がある。
方法は非常に優れた多結晶シリコンを形成することが可
能であるが、その一方で、レーザ照射によって得られる
多結晶シリコンの膜質が、シリコン層の下層材料によっ
て大きく左右されるという問題がある。
【０００８】トップゲート型ＴＦＴでは、能動層のチャ
ネル領域下方にはＴＦＴとしてのさらなる必須構成はな
い。よって上述のようにチャネル形成領域の下層の金属
層が形成されたＴＦＴでは、この金属層の熱伝導性など
によって同一基板上であってもチャネル形成領域の下層
に金属層の存在しないＴＦＴとチャネル形成領域に対す
るアニール条件が異なる可能性があることとなる。従っ
て、例えば同一パワーでレーザビームをアモルファスシ
リコン膜に照射したとしても、実際のアニール条件はＴ
ＦＴ能動層の下層材料の影響を受け、大きく異なる可能
性があるのである。
ネル領域下方にはＴＦＴとしてのさらなる必須構成はな
い。よって上述のようにチャネル形成領域の下層の金属
層が形成されたＴＦＴでは、この金属層の熱伝導性など
によって同一基板上であってもチャネル形成領域の下層
に金属層の存在しないＴＦＴとチャネル形成領域に対す
るアニール条件が異なる可能性があることとなる。従っ
て、例えば同一パワーでレーザビームをアモルファスシ
リコン膜に照射したとしても、実際のアニール条件はＴ
ＦＴ能動層の下層材料の影響を受け、大きく異なる可能
性があるのである。
【０００９】図７は、レーザアニールによって得られる
多結晶シリコンのグレインサイズのレーザによって与え
られるエネルギに対する特性を示している。図示される
ように、供給エネルギの上昇に伴ってグレインサイズが
増加するが、供給エネルギが最大グレインサイズの得ら
れるエネルギ値を超えると、グレインサイズが急激に減
少してしまうというものである。
多結晶シリコンのグレインサイズのレーザによって与え
られるエネルギに対する特性を示している。図示される
ように、供給エネルギの上昇に伴ってグレインサイズが
増加するが、供給エネルギが最大グレインサイズの得ら
れるエネルギ値を超えると、グレインサイズが急激に減
少してしまうというものである。
【００１０】アモルファスシリコン膜の下層に金属層が
ある場合、その高い熱伝導性のためレーザによって発生
した熱の金属層による拡散が非常に速い。しかし、例え
ば下層がガラス基板であれば、金属層と比較して熱が逃
げにくく、アモルファスシリコン膜は十分な時間加熱さ
れる。このように能動層の下層の熱伝導性に大きな差が
ある場合、これらを同時にレーザアニールする場合、例
えば下層が金属層である領域で大きなグレインサイズを
得られるようレーザエネルギを設定すると、下層に金属
層の存在しない領域ではオーバーパワーとなり、非常に
小さなグレインサイズとなってしまう。反対に金属層非
形成領域で適切なグレインサイズとなるように条件を設
定すると、金属層形成領域上の多結晶シリコン膜は、十
分なグレインサイズが得られない。このように、熱伝導
性が大きく異なる場合、両方の領域で大きなグレインサ
イズの多結晶シリコン膜を形成するための条件の設定が
非常に困難である。
ある場合、その高い熱伝導性のためレーザによって発生
した熱の金属層による拡散が非常に速い。しかし、例え
ば下層がガラス基板であれば、金属層と比較して熱が逃
げにくく、アモルファスシリコン膜は十分な時間加熱さ
れる。このように能動層の下層の熱伝導性に大きな差が
ある場合、これらを同時にレーザアニールする場合、例
えば下層が金属層である領域で大きなグレインサイズを
得られるようレーザエネルギを設定すると、下層に金属
層の存在しない領域ではオーバーパワーとなり、非常に
小さなグレインサイズとなってしまう。反対に金属層非
形成領域で適切なグレインサイズとなるように条件を設
定すると、金属層形成領域上の多結晶シリコン膜は、十
分なグレインサイズが得られない。このように、熱伝導
性が大きく異なる場合、両方の領域で大きなグレインサ
イズの多結晶シリコン膜を形成するための条件の設定が
非常に困難である。
【００１１】そこで、本発明は、トップゲート型ＴＦＴ
の能動層などに採用される多結晶半導体膜をいずれの領
域でも適正な膜質で形成するための構成を実現すること
を目的とする。
の能動層などに採用される多結晶半導体膜をいずれの領
域でも適正な膜質で形成するための構成を実現すること
を目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は以下のような特徴を備える。
に、本発明は以下のような特徴を備える。
【００１３】即ち、透明基板上の一部の領域に形成され
た金属層と、前記金属層の上方に該金属層と少なくとも
一部が重畳するように形成され、レーザアニールにて多
結晶化された多結晶半導体膜と、前記金属層と前記多結
晶半導体層との層間に、バッファ層を備える。
た金属層と、前記金属層の上方に該金属層と少なくとも
一部が重畳するように形成され、レーザアニールにて多
結晶化された多結晶半導体膜と、前記金属層と前記多結
晶半導体層との層間に、バッファ層を備える。
【００１４】本発明の他の態様は、透明基板上の一部の
領域に形成された金属層と、レーザアニールにて多結晶
化され、前記金属層の上方に該金属層と少なくとも一部
が重畳するように形成された第１多結晶半導体膜と、前
記金属層の非形成領域の上方に形成された第２多結晶半
導体膜と、前記第１及び第２多結晶半導体膜層の下層で
あって前記金属層の上層に、バッファ層を備えるもので
ある。
領域に形成された金属層と、レーザアニールにて多結晶
化され、前記金属層の上方に該金属層と少なくとも一部
が重畳するように形成された第１多結晶半導体膜と、前
記金属層の非形成領域の上方に形成された第２多結晶半
導体膜と、前記第１及び第２多結晶半導体膜層の下層で
あって前記金属層の上層に、バッファ層を備えるもので
ある。
【００１５】このように本発明では、レーザアニールに
よって多結晶化された半導体膜の下層にバッファ層を設
ける。本発明において、このバッファ層は、例えばその
十分な膜厚と熱容量により、金属層の熱伝導による熱リ
ークを緩和する機能を備える。よって、バッファ層のさ
らに下層に存在する材料が例えば上記金属層やガラス等
の基板であり、レーザアニールに対する熱リークに大き
な隔たりがあっても、このバッファ層の存在によりその
ような熱リーク（逃げ）の差を緩和でき、上層の半導体
膜を適切な特性の多結晶半導体膜とすることができる。
よって多結晶化された半導体膜の下層にバッファ層を設
ける。本発明において、このバッファ層は、例えばその
十分な膜厚と熱容量により、金属層の熱伝導による熱リ
ークを緩和する機能を備える。よって、バッファ層のさ
らに下層に存在する材料が例えば上記金属層やガラス等
の基板であり、レーザアニールに対する熱リークに大き
な隔たりがあっても、このバッファ層の存在によりその
ような熱リーク（逃げ）の差を緩和でき、上層の半導体
膜を適切な特性の多結晶半導体膜とすることができる。
【００１６】本発明の他の態様は、上記半導体装置にお
いて、前記多結晶半導体膜は、薄膜トランジスタの能動
層を構成するものである。
いて、前記多結晶半導体膜は、薄膜トランジスタの能動
層を構成するものである。
【００１７】本発明の他の態様は、上記半導体装置にお
いて、前記バッファ層は、前記多結晶半導体膜側に形成
された２００ｎｍ以上の厚さのシリコン酸化膜と、前記
透明基板側に形成された５０ｎｍ程度のシリコン窒化膜
と、を備える。
いて、前記バッファ層は、前記多結晶半導体膜側に形成
された２００ｎｍ以上の厚さのシリコン酸化膜と、前記
透明基板側に形成された５０ｎｍ程度のシリコン窒化膜
と、を備える。
【００１８】本発明の他の態様は、上記半導体装置にお
いて、前記バッファ層は、前記透明基板側に形成された
１００ｎｍ以上のシリコン窒化膜と、前記多結晶半導体
膜との接触面側に形成された１３０ｎｍ以上のシリコン
酸化膜とを有するものである。
いて、前記バッファ層は、前記透明基板側に形成された
１００ｎｍ以上のシリコン窒化膜と、前記多結晶半導体
膜との接触面側に形成された１３０ｎｍ以上のシリコン
酸化膜とを有するものである。
【００１９】以上のようなバッファ層であれば、十分大
きな熱容量を有すると共に、能動層とその下層材料との
層間距離を大きくすることができる。従って、下層材料
に関わらず下層による熱リークを防止でき、上層の半導
体層をアニールするために必要な熱を保持できる。ま
た、シリコン酸化膜及びシリコン窒化膜であれば透過率
がガラス基板などと同程度であり、これらを形成するこ
とによる装置基板としての透過率の変化も少ない。ま
た、多結晶半導体膜、例えば多結晶シリコン膜の下層側
を近似した材料であるシリコン酸化膜とすることで、こ
の多結晶半導体膜に不要な応力を与えて欠陥が導入され
るなどを未然に防止できる。さらに、基板側の膜を緻密
なシリコン窒化膜とすることで、例えば基板として低融
点ガラスを用いた場合などにこのガラス基板から半導体
膜にアルカリイオンなどの不純物が侵入することを防止
できる。
きな熱容量を有すると共に、能動層とその下層材料との
層間距離を大きくすることができる。従って、下層材料
に関わらず下層による熱リークを防止でき、上層の半導
体層をアニールするために必要な熱を保持できる。ま
た、シリコン酸化膜及びシリコン窒化膜であれば透過率
がガラス基板などと同程度であり、これらを形成するこ
とによる装置基板としての透過率の変化も少ない。ま
た、多結晶半導体膜、例えば多結晶シリコン膜の下層側
を近似した材料であるシリコン酸化膜とすることで、こ
の多結晶半導体膜に不要な応力を与えて欠陥が導入され
るなどを未然に防止できる。さらに、基板側の膜を緻密
なシリコン窒化膜とすることで、例えば基板として低融
点ガラスを用いた場合などにこのガラス基板から半導体
膜にアルカリイオンなどの不純物が侵入することを防止
できる。
【００２０】本発明の他の態様は、アクティブマトリク
ス型表示装置において、同一基板上に、画素部とドライ
バ部と、を備え、前記画素部は、複数の画素が配置さ
れ、各画素は、画素部薄膜トランジスタと、表示素子を
備える。前記ドライバ部は、前記画素部の各画素を駆動
するための信号を出力する複数のドライバ部薄膜トラン
ジスタを備え、前記画素部薄膜トランジスタ及び前記ド
ライバ部薄膜トランジスタは、いずれも能動層として同
一材料である多結晶シリコンを用い、前記基板上にトッ
プゲート型トランジスタとして構成され、前記画素部及
びドライバ部薄膜トランジスタの多結晶シリコン能動層
の下層にはシリコン酸化膜とシリコン窒化膜からなるバ
ッファ層が形成され、さらに、前記画素部薄膜トランジ
スタの多結晶シリコン能動層の下方には、前記バッファ
層を挟んで金属層が配置されている。
ス型表示装置において、同一基板上に、画素部とドライ
バ部と、を備え、前記画素部は、複数の画素が配置さ
れ、各画素は、画素部薄膜トランジスタと、表示素子を
備える。前記ドライバ部は、前記画素部の各画素を駆動
するための信号を出力する複数のドライバ部薄膜トラン
ジスタを備え、前記画素部薄膜トランジスタ及び前記ド
ライバ部薄膜トランジスタは、いずれも能動層として同
一材料である多結晶シリコンを用い、前記基板上にトッ
プゲート型トランジスタとして構成され、前記画素部及
びドライバ部薄膜トランジスタの多結晶シリコン能動層
の下層にはシリコン酸化膜とシリコン窒化膜からなるバ
ッファ層が形成され、さらに、前記画素部薄膜トランジ
スタの多結晶シリコン能動層の下方には、前記バッファ
層を挟んで金属層が配置されている。
【００２１】本発明の他の態様では、上記アクティブマ
トリクス型表示装置において、前記各画素は、さらに保
持容量を備え、該保持容量の第１電極は、前記画素部薄
膜トランジスタの能動層と電気的に接続され、前記保持
容量の第２電極は、前記金属層によって構成される。
トリクス型表示装置において、前記各画素は、さらに保
持容量を備え、該保持容量の第１電極は、前記画素部薄
膜トランジスタの能動層と電気的に接続され、前記保持
容量の第２電極は、前記金属層によって構成される。
【００２２】アクティブマトリクス型表示装置において
トップゲート型薄膜トランジスタ能動層に多結晶シリコ
ンを用いた場合、上述のように画素部薄膜トランジスタ
だけでなく、画素部を駆動するためのドライバを同一基
板上に形成することができる。このような場合におい
て、画素部薄膜トランジスタの能動層下層に、表示デー
タを所定期間保持するための保持容量の電極を形成する
ことで、画素内で効率的なレイアウトで十分な大きさの
保持容量を確保することができる。また光が照射される
ことを防止するため、金属製遮光層を形成することもあ
る。一方のドライバ部では高速動作が望まれており、そ
の能動層との間で容量成分を構成する導電層は形成され
ていないことが望ましい。このような場合であっても、
本発明ではいずれのトランジスタの能動層下層にもバッ
ファ層が設けられており、このバッファ層が下層材料の
熱伝導によるリークの差を緩和するため、同一のレーザ
アニール工程で多結晶化される画素部及びドライバ部薄
膜トランジスタの多結晶シリコン能動層をそれぞれ適切
な膜質とすることができる。
トップゲート型薄膜トランジスタ能動層に多結晶シリコ
ンを用いた場合、上述のように画素部薄膜トランジスタ
だけでなく、画素部を駆動するためのドライバを同一基
板上に形成することができる。このような場合におい
て、画素部薄膜トランジスタの能動層下層に、表示デー
タを所定期間保持するための保持容量の電極を形成する
ことで、画素内で効率的なレイアウトで十分な大きさの
保持容量を確保することができる。また光が照射される
ことを防止するため、金属製遮光層を形成することもあ
る。一方のドライバ部では高速動作が望まれており、そ
の能動層との間で容量成分を構成する導電層は形成され
ていないことが望ましい。このような場合であっても、
本発明ではいずれのトランジスタの能動層下層にもバッ
ファ層が設けられており、このバッファ層が下層材料の
熱伝導によるリークの差を緩和するため、同一のレーザ
アニール工程で多結晶化される画素部及びドライバ部薄
膜トランジスタの多結晶シリコン能動層をそれぞれ適切
な膜質とすることができる。
【００２３】
【発明の実施の形態】以下、図面を用いてこの発明の好
適な実施の形態（以下実施形態という）について説明す
る。
適な実施の形態（以下実施形態という）について説明す
る。
【００２４】［半導体装置］図１は、本発明の実施形態
に係る半導体装置の概略構成を示している。この半導体
装置は、図示するようにガラスなどの透明基板１００の
一部領域には選択的に金属層３２が形成され、この金属
層を覆う基板全面にシリコン窒化膜１０とシリコン酸化
膜１２との多層構造のバッファ層１１が形成されてい
る。そして、金属層３２の形成領域には、バッファ層１
１を介して第１多結晶シリコン膜が形成されこれを能動
層とする第１薄膜トランジスタが形成されている。ま
た、金属層３２の非形成領域では基板１００の上に直接
バッファ層１１が形成されており、このバッファ層１１
の上に第２多結晶シリコン膜が形成されている。またこ
の第２多結晶シリコン膜を能動層として第２薄膜トラン
ジスタが形成されている。
に係る半導体装置の概略構成を示している。この半導体
装置は、図示するようにガラスなどの透明基板１００の
一部領域には選択的に金属層３２が形成され、この金属
層を覆う基板全面にシリコン窒化膜１０とシリコン酸化
膜１２との多層構造のバッファ層１１が形成されてい
る。そして、金属層３２の形成領域には、バッファ層１
１を介して第１多結晶シリコン膜が形成されこれを能動
層とする第１薄膜トランジスタが形成されている。ま
た、金属層３２の非形成領域では基板１００の上に直接
バッファ層１１が形成されており、このバッファ層１１
の上に第２多結晶シリコン膜が形成されている。またこ
の第２多結晶シリコン膜を能動層として第２薄膜トラン
ジスタが形成されている。
【００２５】バッファ層１１は、ここで、多層構造を備
えており、第１及び第２多結晶シリコン膜側はシリコン
酸化膜（ＳｉＯ2）１２、基板側はシリコン窒化膜（Ｓ
ｉＮx）１０である。第１及び第２多結晶シリコン膜側
をシリコン酸化膜１２とすることで、シリコン膜との整
合性が高く、膜界面に応力などを発生してシリコン膜内
に欠陥などが導入されてしまうことを防止できる。一
方、基板側に緻密なシリコン窒化膜１０を形成すること
で、基板１００として低融点ガラスなどを用いた場合に
も、シリコン膜へガラスからの不純物（例えばアルカリ
ガラスを使用した場合のＮａイオン）侵入を防ぐことが
できる。
えており、第１及び第２多結晶シリコン膜側はシリコン
酸化膜（ＳｉＯ2）１２、基板側はシリコン窒化膜（Ｓ
ｉＮx）１０である。第１及び第２多結晶シリコン膜側
をシリコン酸化膜１２とすることで、シリコン膜との整
合性が高く、膜界面に応力などを発生してシリコン膜内
に欠陥などが導入されてしまうことを防止できる。一
方、基板側に緻密なシリコン窒化膜１０を形成すること
で、基板１００として低融点ガラスなどを用いた場合に
も、シリコン膜へガラスからの不純物（例えばアルカリ
ガラスを使用した場合のＮａイオン）侵入を防ぐことが
できる。
【００２６】バッファ層１１は、下層の金属層による熱
リークを十分に低減してガラス基板上と同程度の熱リー
クとなるようにすることが好適であり、これを実現する
ためには各層は例えば以下のように設定できる。まず、
シリコン窒化膜１０の膜厚ｈ２が５０ｎｍの場合には、
シリコン酸化膜１２の厚さｈ１は２００ｎｍ以上とする
ことが好適である。或いは、シリコン酸化膜１２の厚さ
ｈ１が１３０ｎｍの場合に、シリコン窒化膜１０の厚さ
ｈ２が１００ｎｍ以上であることが好ましい。もちろ
ん、この２層のそれぞれの厚さはこれらには限られず、
また、バッファ層１１の材質とその厚さも特に上記例に
限られないが、バッファ層１１は能動層と金属層との間
隙を大きくして能動層にレーザを照射した際、熱が逃げ
にくい厚さに形成することが好ましい。
リークを十分に低減してガラス基板上と同程度の熱リー
クとなるようにすることが好適であり、これを実現する
ためには各層は例えば以下のように設定できる。まず、
シリコン窒化膜１０の膜厚ｈ２が５０ｎｍの場合には、
シリコン酸化膜１２の厚さｈ１は２００ｎｍ以上とする
ことが好適である。或いは、シリコン酸化膜１２の厚さ
ｈ１が１３０ｎｍの場合に、シリコン窒化膜１０の厚さ
ｈ２が１００ｎｍ以上であることが好ましい。もちろ
ん、この２層のそれぞれの厚さはこれらには限られず、
また、バッファ層１１の材質とその厚さも特に上記例に
限られないが、バッファ層１１は能動層と金属層との間
隙を大きくして能動層にレーザを照射した際、熱が逃げ
にくい厚さに形成することが好ましい。
【００２７】また、第１及び第２多結晶シリコン膜の下
層には、共に以上のようなバッファ層が形成されてい
る。このバッファ層１１上にアモルファスシリコン膜を
形成し、この膜に同一パワー条件にてレーザ（エキシマ
レーザ）を照射してアニールを行うことで、バッファ層
１１の働きにより、金属層形成領域および非形成領域の
いずれにおいても所望のグレインサイズの多結晶シリコ
ン膜を得ることができる。
層には、共に以上のようなバッファ層が形成されてい
る。このバッファ層１１上にアモルファスシリコン膜を
形成し、この膜に同一パワー条件にてレーザ（エキシマ
レーザ）を照射してアニールを行うことで、バッファ層
１１の働きにより、金属層形成領域および非形成領域の
いずれにおいても所望のグレインサイズの多結晶シリコ
ン膜を得ることができる。
【００２８】［アクティブマトリクス型表示装置］次
に、上記半導体装置としてドライバ内蔵型のアクティブ
マトリクス型表示装置を例に挙げ、また、以下表示装置
としては、液晶表示装置（ＬＣＤ）を例に説明する。Ｌ
ＣＤは、ガラスなどの透明絶縁材料が用いられた第１基
板と第２基板とが間に液晶を挟んで貼り合わされて構成
されている。図２はこの表示装置パネル構成を概念的に
示しており、第１基板（１００）上にそれぞれトップゲ
ート型で能動層に多結晶シリコンを用いたＴＦＴを備え
る画素部を有し、さらに、同一基板上の画素部周辺に
は、画素部ＴＦＴと同様トップゲート型多結晶シリコン
ＴＦＴを備え上記画素部を駆動するためのドライバ部
（Ｈドライバ、Ｖドライバ）が形成されている。また、
１画素あたりの回路構成は、図６と同じであり、Ｈドラ
イバ及びＶドライバは、後述するようにｐチャネル型及
びｎチャネル型多結晶シリコンＴＦＴが例えばＣＭＯＳ
構造で配置されている。
に、上記半導体装置としてドライバ内蔵型のアクティブ
マトリクス型表示装置を例に挙げ、また、以下表示装置
としては、液晶表示装置（ＬＣＤ）を例に説明する。Ｌ
ＣＤは、ガラスなどの透明絶縁材料が用いられた第１基
板と第２基板とが間に液晶を挟んで貼り合わされて構成
されている。図２はこの表示装置パネル構成を概念的に
示しており、第１基板（１００）上にそれぞれトップゲ
ート型で能動層に多結晶シリコンを用いたＴＦＴを備え
る画素部を有し、さらに、同一基板上の画素部周辺に
は、画素部ＴＦＴと同様トップゲート型多結晶シリコン
ＴＦＴを備え上記画素部を駆動するためのドライバ部
（Ｈドライバ、Ｖドライバ）が形成されている。また、
１画素あたりの回路構成は、図６と同じであり、Ｈドラ
イバ及びＶドライバは、後述するようにｐチャネル型及
びｎチャネル型多結晶シリコンＴＦＴが例えばＣＭＯＳ
構造で配置されている。
【００２９】まず、画素部について説明する。図３は、
本実施形態に係るＬＣＤの画素部での平面構造を示し、
図４は、図３のＡ−Ａ線に沿った位置におけるＬＣＤの
概略断面構成を示している。
本実施形態に係るＬＣＤの画素部での平面構造を示し、
図４は、図３のＡ−Ａ線に沿った位置におけるＬＣＤの
概略断面構成を示している。
【００３０】図２に示すように、第１基板１００上の画
素部では、マトリクス状に画素電極２４が配置され、各
画素電極２４に対応してトップゲート型ＴＦＴ１及び保
持容量３（Ｃsc）が設けられている。各画素において、
ＴＦＴ１のゲートは、行方向に延びるゲートライン２０
に接続され、ドレイン（又はソース）は列方向に延びる
データライン２２に接続され、ソース（又はドレイン）
には、液晶容量２（Ｃlc）と保持容量３（Ｃsc）とが並
列に接続されている。各画素の等価回路は、上述の図６
とほぼ同じであるが、本実施形態では、各画素のＴＦＴ
は、マルチゲート型ＴＦＴを採用しており、ゲートが共
通で、データラインと画素電極との間に電気的に複数の
ＴＦＴ能動層が直列接続された構成となっている。もち
ろん、図７と同じく、各画素に単一のＴＦＴを設けた構
成でも良い。
素部では、マトリクス状に画素電極２４が配置され、各
画素電極２４に対応してトップゲート型ＴＦＴ１及び保
持容量３（Ｃsc）が設けられている。各画素において、
ＴＦＴ１のゲートは、行方向に延びるゲートライン２０
に接続され、ドレイン（又はソース）は列方向に延びる
データライン２２に接続され、ソース（又はドレイン）
には、液晶容量２（Ｃlc）と保持容量３（Ｃsc）とが並
列に接続されている。各画素の等価回路は、上述の図６
とほぼ同じであるが、本実施形態では、各画素のＴＦＴ
は、マルチゲート型ＴＦＴを採用しており、ゲートが共
通で、データラインと画素電極との間に電気的に複数の
ＴＦＴ能動層が直列接続された構成となっている。もち
ろん、図７と同じく、各画素に単一のＴＦＴを設けた構
成でも良い。
【００３１】各画素の上記ＴＦＴ１のソースに接続され
た液晶容量（表示容量）Ｃlcは、図４に示すように液晶
２００を挟んで配され、表示内容に応じた電圧の印加さ
れる画素電極２４と、共通電位Ｖcomの印加される対向
電極（共通電極）５６との間に構成されている。
た液晶容量（表示容量）Ｃlcは、図４に示すように液晶
２００を挟んで配され、表示内容に応じた電圧の印加さ
れる画素電極２４と、共通電位Ｖcomの印加される対向
電極（共通電極）５６との間に構成されている。
【００３２】保持容量Ｃscは、第１電極３０と第２電極
３２とがバッファ層（ＳｉＮx層１０、ＳｉＯ2層１２）
１１を挟んで対向配置されて構成されている。第１電極
３０は、ＴＦＴ１の能動層１４が兼用し、第２電極３２
は、第１基板１００上に形成されており、能動層１４と
の間にバッファ層１１を挟んで能動層１４の下に延在し
ている。第１電極３０には、ＴＦＴ１を介してデータラ
イン２２から供給される表示内容に応じた電圧が印加さ
れ、第２電極３２には例えば表示領域内で共通の保持容
量電圧Ｖscが印加される。
３２とがバッファ層（ＳｉＮx層１０、ＳｉＯ2層１２）
１１を挟んで対向配置されて構成されている。第１電極
３０は、ＴＦＴ１の能動層１４が兼用し、第２電極３２
は、第１基板１００上に形成されており、能動層１４と
の間にバッファ層１１を挟んで能動層１４の下に延在し
ている。第１電極３０には、ＴＦＴ１を介してデータラ
イン２２から供給される表示内容に応じた電圧が印加さ
れ、第２電極３２には例えば表示領域内で共通の保持容
量電圧Ｖscが印加される。
【００３３】保持容量Ｃscの第２電極３２の材料は、Ｉ
ＴＯなどの透明導電材料を採用することもできるが、本
実施形態では、遮光性の金属材料を用いてこの第２電極
３２を形成している。遮光性とすることでブラックマト
リクスを兼用でき、トップゲート型ＴＦＴ１において、
第１基板側からの入射光がＴＦＴ１の能動層１４に到達
することを防止でき、ＴＦＴの光リーク電流を低減し、
表示のコントラストを一層向上させることを可能として
いる。また能動層１４の下層（バッファ層１１の下層）
に形成される金属層は、上記のように保持容量の第２電
極ではなく、例えば能動層１４を遮光するブラックマト
リクスやその他の配線である場合もある。もちろん、上
記のように第２電極とブラックマトリクスとを兼用して
も良い。
ＴＯなどの透明導電材料を採用することもできるが、本
実施形態では、遮光性の金属材料を用いてこの第２電極
３２を形成している。遮光性とすることでブラックマト
リクスを兼用でき、トップゲート型ＴＦＴ１において、
第１基板側からの入射光がＴＦＴ１の能動層１４に到達
することを防止でき、ＴＦＴの光リーク電流を低減し、
表示のコントラストを一層向上させることを可能として
いる。また能動層１４の下層（バッファ層１１の下層）
に形成される金属層は、上記のように保持容量の第２電
極ではなく、例えば能動層１４を遮光するブラックマト
リクスやその他の配線である場合もある。もちろん、上
記のように第２電極とブラックマトリクスとを兼用して
も良い。
【００３４】本実施形態では、以上のように画素部にお
いて、ガラス基板１００上に金属材料である第２電極３
２が形成され、この上にバッファ層１１が形成され、そ
して、バッファ層１１の上の該第２電極３２の形成領域
と重なるように画素部ＴＦＴ１の能動層１４が形成され
ている。
いて、ガラス基板１００上に金属材料である第２電極３
２が形成され、この上にバッファ層１１が形成され、そ
して、バッファ層１１の上の該第２電極３２の形成領域
と重なるように画素部ＴＦＴ１の能動層１４が形成され
ている。
【００３５】この能動層１４は、多結晶シリコン膜によ
り構成されており、この多結晶シリコン膜は、低温プロ
セスが可能なレーザアニールによって形成されている。
り構成されており、この多結晶シリコン膜は、低温プロ
セスが可能なレーザアニールによって形成されている。
【００３６】能動層１４上にはゲート絶縁膜１６が形成
され、ゲート絶縁膜１６の上にはさらにゲート電極２０
が形成されている。このゲート電極２０を覆う全面には
層間絶縁膜１７が形成されており、層間絶縁膜１７とゲ
ート絶縁膜１６を貫通するコンタクトホールにおいてデ
ータラインと一体のドレイン電極２２が画素部ＴＦＴ１
のドレイン領域１４ｄと接続されている。また、データ
ライン（ドレイン電極２２）を覆って平坦化絶縁層１８
が形成されており、この平坦化絶縁層１８と、層間絶縁
膜１７及びゲート絶縁膜１６を貫通するコンタクトホー
ルにおいてＩＴＯなどからなる透明画素電極２４が、Ｔ
ＦＴ１のソース領域１４ｓを接続されている。さらに画
素電極２４を覆って液晶の配向を制御する配向膜２６が
形成されている。
され、ゲート絶縁膜１６の上にはさらにゲート電極２０
が形成されている。このゲート電極２０を覆う全面には
層間絶縁膜１７が形成されており、層間絶縁膜１７とゲ
ート絶縁膜１６を貫通するコンタクトホールにおいてデ
ータラインと一体のドレイン電極２２が画素部ＴＦＴ１
のドレイン領域１４ｄと接続されている。また、データ
ライン（ドレイン電極２２）を覆って平坦化絶縁層１８
が形成されており、この平坦化絶縁層１８と、層間絶縁
膜１７及びゲート絶縁膜１６を貫通するコンタクトホー
ルにおいてＩＴＯなどからなる透明画素電極２４が、Ｔ
ＦＴ１のソース領域１４ｓを接続されている。さらに画
素電極２４を覆って液晶の配向を制御する配向膜２６が
形成されている。
【００３７】このような構成の第１基板と液晶２００を
挟んで対向配置される第２基板は透明基板５００上にカ
ラーフィルタ層５４、共通透明電極５６が形成され、ま
た液晶との界面に第１基板側と同様の配向膜５８が形成
されている。
挟んで対向配置される第２基板は透明基板５００上にカ
ラーフィルタ層５４、共通透明電極５６が形成され、ま
た液晶との界面に第１基板側と同様の配向膜５８が形成
されている。
【００３８】次に、図５を参照して、上述のような画素
部を駆動するため画素部周辺に形成される内蔵型ドライ
バ部の構成例について説明する。なお、既に説明した構
成には同一符号を付し説明を省略する。図５の断面図で
はドライバ部のＣＭＯＳ構造をとるｐ−ｃｈ型ＴＦＴと
ｎ−ｃｈ型ＴＦＴを示している。いずれのＴＦＴの能動
層１４０ｐ、１４０ｎも画素部ＴＦＴと同じく、レーザ
アニールによってアモルファスシリコンを結晶化して得
た多結晶シリコン膜から構成されている。また、能動層
１４０ｐ、１４０ｎの上にはゲート絶縁膜１６が形成さ
れ、さらにその上にはそれぞれゲート電極１２６が形成
されている。またゲート電極１２６を覆う全面に層間絶
縁膜１７が形成され、この層間絶縁膜１７及びゲート絶
縁膜１６を関するようにコンタクトホールが形成され、
このコンタクトホールを介してそれぞれのソース領域に
はソース電極が接続され、ドレイン領域ににはドレイン
電極が接続されている。
部を駆動するため画素部周辺に形成される内蔵型ドライ
バ部の構成例について説明する。なお、既に説明した構
成には同一符号を付し説明を省略する。図５の断面図で
はドライバ部のＣＭＯＳ構造をとるｐ−ｃｈ型ＴＦＴと
ｎ−ｃｈ型ＴＦＴを示している。いずれのＴＦＴの能動
層１４０ｐ、１４０ｎも画素部ＴＦＴと同じく、レーザ
アニールによってアモルファスシリコンを結晶化して得
た多結晶シリコン膜から構成されている。また、能動層
１４０ｐ、１４０ｎの上にはゲート絶縁膜１６が形成さ
れ、さらにその上にはそれぞれゲート電極１２６が形成
されている。またゲート電極１２６を覆う全面に層間絶
縁膜１７が形成され、この層間絶縁膜１７及びゲート絶
縁膜１６を関するようにコンタクトホールが形成され、
このコンタクトホールを介してそれぞれのソース領域に
はソース電極が接続され、ドレイン領域ににはドレイン
電極が接続されている。
【００３９】図５に示すように、本実施形態では、画素
部ＴＦＴの能動層と同一材料から構成される能動層１４
０と基板１００との層間には、金属層は存在しないが、
画素部と同様のバッファ層１１が形成されている。
部ＴＦＴの能動層と同一材料から構成される能動層１４
０と基板１００との層間には、金属層は存在しないが、
画素部と同様のバッファ層１１が形成されている。
【００４０】次に、本実施形態に係るＬＣＤの製造方法
について説明する。
について説明する。
【００４１】第１基板１００としては、ガラス基板、石
英基板、サファイア基板などの透明絶縁性基板を用いる
ことができる。本実施形態では、低融点ガラス基板を採
用している。まず、この低融点ガラス基板よりなる第１
基板１００上に、Ｃｒ等の高融点金属層を形成し、画素
電極形成予定領域部分を開口することで、図３のような
パターンの保持容量第２電極３２を形成する。次に、こ
の第２電極３２を覆う基板全面、つまり電極形成領域及
び非形成領域のいずれにも、シリコン窒化膜１０とシリ
コン酸化膜１２の積層体から構成されるバッファ層１１
をＣＶＤ等によって成膜する。
英基板、サファイア基板などの透明絶縁性基板を用いる
ことができる。本実施形態では、低融点ガラス基板を採
用している。まず、この低融点ガラス基板よりなる第１
基板１００上に、Ｃｒ等の高融点金属層を形成し、画素
電極形成予定領域部分を開口することで、図３のような
パターンの保持容量第２電極３２を形成する。次に、こ
の第２電極３２を覆う基板全面、つまり電極形成領域及
び非形成領域のいずれにも、シリコン窒化膜１０とシリ
コン酸化膜１２の積層体から構成されるバッファ層１１
をＣＶＤ等によって成膜する。
【００４２】次に、バッファ層１１の上にアモルファス
シリコン膜を形成し、このアモルファスシリコン膜の上
方からエキシマレーザを照射し、アモルファスシリコン
膜をアニールし、多結晶化させる。本実施形態では、上
述のように、エキシマレーザアニールの際、アモルファ
スシリコン層の下層全域には熱容量及び膜厚の比較的大
きいバッファ層１１が形成されている。従って、ドライ
バ部でも、バッファ層１１のさらに下層に熱伝導の大き
い金属層（第２電極３２）の形成された画素部でも、同
一レーザアニール条件下でそれぞれ適切なグレインサイ
ズの多結晶シリコン膜を形成することが可能となってい
る。
シリコン膜を形成し、このアモルファスシリコン膜の上
方からエキシマレーザを照射し、アモルファスシリコン
膜をアニールし、多結晶化させる。本実施形態では、上
述のように、エキシマレーザアニールの際、アモルファ
スシリコン層の下層全域には熱容量及び膜厚の比較的大
きいバッファ層１１が形成されている。従って、ドライ
バ部でも、バッファ層１１のさらに下層に熱伝導の大き
い金属層（第２電極３２）の形成された画素部でも、同
一レーザアニール条件下でそれぞれ適切なグレインサイ
ズの多結晶シリコン膜を形成することが可能となってい
る。
【００４３】多結晶化アニール終了後、得られた多結晶
シリコン層を画素部ＴＦＴ及びドライバ部ＴＦＴの能動
層形状及び保持容量の第１電極の形状にパターニングす
る。さらに、多結晶シリコン層を覆ってＳｉＯ2からな
るゲート絶縁膜１６を形成する。
シリコン層を画素部ＴＦＴ及びドライバ部ＴＦＴの能動
層形状及び保持容量の第１電極の形状にパターニングす
る。さらに、多結晶シリコン層を覆ってＳｉＯ2からな
るゲート絶縁膜１６を形成する。
【００４４】ゲート絶縁膜１６形成後、例えばＣｒを用
いて金属層を成膜・パターニングし、ドライバ部ＴＦＴ
のゲート電極１２６を形成する。また同時に画素部では
ゲート電極と一体のゲートライン２０を形成することが
できる。但しこの画素部ＴＦＴのゲートはＡｌを用い別
工程で形成してもよい。
いて金属層を成膜・パターニングし、ドライバ部ＴＦＴ
のゲート電極１２６を形成する。また同時に画素部では
ゲート電極と一体のゲートライン２０を形成することが
できる。但しこの画素部ＴＦＴのゲートはＡｌを用い別
工程で形成してもよい。
【００４５】次に、ゲート側からゲートをマスクとして
能動層１４、１４０に不純物をドープする。ここで、画
素部ＴＦＴでは、ゲートをマスクとして、能動層１４に
不純物（例えばリン）を低濃度ドーピングし、さらに、
ゲートライン２０をそのライン幅より一定幅広いマスク
で覆い、能動層１４に高濃度に不純物（例えばリン）を
ドーピングする。これにより、能動層１４において、ゲ
ートライン２０に対応する領域には、不純物がドープさ
れない真性のチャネル領域１４ｃが形成され、チャネル
領域１４ｃの両側には不純物が低濃度にドープされたＬ
Ｄ領域１４ｌｄが形成され、このＬＤ領域の外側には不
純物が高濃度に注入されたドレイン領域１４ｄ及びソー
ス領域１４ｓが形成される。
能動層１４、１４０に不純物をドープする。ここで、画
素部ＴＦＴでは、ゲートをマスクとして、能動層１４に
不純物（例えばリン）を低濃度ドーピングし、さらに、
ゲートライン２０をそのライン幅より一定幅広いマスク
で覆い、能動層１４に高濃度に不純物（例えばリン）を
ドーピングする。これにより、能動層１４において、ゲ
ートライン２０に対応する領域には、不純物がドープさ
れない真性のチャネル領域１４ｃが形成され、チャネル
領域１４ｃの両側には不純物が低濃度にドープされたＬ
Ｄ領域１４ｌｄが形成され、このＬＤ領域の外側には不
純物が高濃度に注入されたドレイン領域１４ｄ及びソー
ス領域１４ｓが形成される。
【００４６】ドライバ部ＴＦＴにおいて、上記画素部Ｔ
ＦＴと同一導電型、例えばｎ−ｃｈ型ＴＦＴは、画素部
ＴＦＴの能動層への上記ドーピング工程と同時にドーピ
ングを行うことが出来る。この場合、ｐ−ｃｈ型ＴＦＴ
の形成領域はドーピングマスクで覆っておく。そして、
ｎ−ｃｈ型ＴＦＴの能動層１４０ｎへのドーピング終了
後、ｐ−ｃｈ型ＴＦＴ形成領域を覆っているドーピング
マスクを除去し、反対にドライバ部ｎ−ｃｈ型ＴＦＴ及
び画素部ＴＦＴ領域を覆って、能動層１４０ｐにボロン
などの不純物をドーピングする。
ＦＴと同一導電型、例えばｎ−ｃｈ型ＴＦＴは、画素部
ＴＦＴの能動層への上記ドーピング工程と同時にドーピ
ングを行うことが出来る。この場合、ｐ−ｃｈ型ＴＦＴ
の形成領域はドーピングマスクで覆っておく。そして、
ｎ−ｃｈ型ＴＦＴの能動層１４０ｎへのドーピング終了
後、ｐ−ｃｈ型ＴＦＴ形成領域を覆っているドーピング
マスクを除去し、反対にドライバ部ｎ−ｃｈ型ＴＦＴ及
び画素部ＴＦＴ領域を覆って、能動層１４０ｐにボロン
などの不純物をドーピングする。
【００４７】ドーピング工程終了後、アニール処理を施
してドープした不純物を活性化させる。次に全面に層間
絶縁膜１７を形成し、画素部ではＴＦＴ１のドレイン領
域１４ｄ（或いはソース領域１４ｓ）に対応した領域
（本実施形態ではドレイン）、ドライバ部では各ＴＦＴ
のドレイン領域及びソース領域に対応した領域に層間絶
縁膜１７及びゲート絶縁膜１６を貫通するコンタクトホ
ールを形成する。さらに、Ａｌ等を用い画素部ではドレ
イン電極を兼用するデータライン２２を形成し、このデ
ータライン２２と能動層１４のドレイン領域１４ｄとを
上記コンタクトホールを介して接続する。またドライバ
部では同時にＡｌ等を用いドレイン及びソース電極と、
ＴＦＴのドレイン領域及びソース領域とをコンタクトホ
ールを介して接続する。
してドープした不純物を活性化させる。次に全面に層間
絶縁膜１７を形成し、画素部ではＴＦＴ１のドレイン領
域１４ｄ（或いはソース領域１４ｓ）に対応した領域
（本実施形態ではドレイン）、ドライバ部では各ＴＦＴ
のドレイン領域及びソース領域に対応した領域に層間絶
縁膜１７及びゲート絶縁膜１６を貫通するコンタクトホ
ールを形成する。さらに、Ａｌ等を用い画素部ではドレ
イン電極を兼用するデータライン２２を形成し、このデ
ータライン２２と能動層１４のドレイン領域１４ｄとを
上記コンタクトホールを介して接続する。またドライバ
部では同時にＡｌ等を用いドレイン及びソース電極と、
ＴＦＴのドレイン領域及びソース領域とをコンタクトホ
ールを介して接続する。
【００４８】必要な配線を形成した後、基板全体には、
樹脂などを用いた平坦化絶縁膜１８を形成し、ＴＦＴ１
のソース領域１４ｓに対応する位置に、平坦化絶縁膜１
８、層間絶縁膜１７及びゲート絶縁膜１６を貫通するコ
ンタクトホールを形成する。さらに、ＩＴＯなどの透明
導電性材料層を形成し、これを画素電極形状にパターニ
ングし、上記コンタクトホールを介してソース領域１４
ｓと接続された画素電極２４を形成する。
樹脂などを用いた平坦化絶縁膜１８を形成し、ＴＦＴ１
のソース領域１４ｓに対応する位置に、平坦化絶縁膜１
８、層間絶縁膜１７及びゲート絶縁膜１６を貫通するコ
ンタクトホールを形成する。さらに、ＩＴＯなどの透明
導電性材料層を形成し、これを画素電極形状にパターニ
ングし、上記コンタクトホールを介してソース領域１４
ｓと接続された画素電極２４を形成する。
【００４９】画素電極２４の形成後、必要に応じて全面
に液晶配向を制御する配向膜２６を形成し、以上により
第１基板側に必要な要素が形成される。
に液晶配向を制御する配向膜２６を形成し、以上により
第１基板側に必要な要素が形成される。
【００５０】ＬＣＤの第２基板５００側は、ガラスやプ
ラスチックなどの透明基板を用いた第２基板５００上
に、カラー表示装置の場合Ｒ，Ｇ，Ｂ等のカラーフィル
タ５４が形成され、さらにこのカラーフィルタ５４の上
には、第１基板１００の各画素電極２４とで液晶２００
に電圧を印加するためのＩＴＯなどからなる対向電極
（共通電極）５６が形成される。この対向電極５６の上
には、第１基板１００側と同様に配向膜５８が形成され
ている。
ラスチックなどの透明基板を用いた第２基板５００上
に、カラー表示装置の場合Ｒ，Ｇ，Ｂ等のカラーフィル
タ５４が形成され、さらにこのカラーフィルタ５４の上
には、第１基板１００の各画素電極２４とで液晶２００
に電圧を印加するためのＩＴＯなどからなる対向電極
（共通電極）５６が形成される。この対向電極５６の上
には、第１基板１００側と同様に配向膜５８が形成され
ている。
【００５１】以上のようにして得られる第１基板１００
と第２基板５００とは、その外縁部分で一定のギャップ
を隔てて貼り合わせ、基板間の間隙に液晶２００を封入
してＬＣＤが完成する。なお、第２基板５００の外側
（図４では上面側）には偏光フィルム、位相差フィルム
などが配されている。
と第２基板５００とは、その外縁部分で一定のギャップ
を隔てて貼り合わせ、基板間の間隙に液晶２００を封入
してＬＣＤが完成する。なお、第２基板５００の外側
（図４では上面側）には偏光フィルム、位相差フィルム
などが配されている。
【００５２】本実施形態のアクティブマトリクス型表示
装置では、以上のように各画素では、保持容量の第２電
極をトップゲートＴＦＴの能動層の下層に設けること
で、透過型表示装置において通常表示に寄与しないＴＦ
Ｔ形成領域に対し、保持容量を重ねて形成することがで
き、画素の開口率向上に寄与している。
装置では、以上のように各画素では、保持容量の第２電
極をトップゲートＴＦＴの能動層の下層に設けること
で、透過型表示装置において通常表示に寄与しないＴＦ
Ｔ形成領域に対し、保持容量を重ねて形成することがで
き、画素の開口率向上に寄与している。
【００５３】一方、高速動作の要求されるドライバ部Ｔ
ＦＴでは本来的に容量成分を能動層の下層に設ける必要
がない。そこで、本実施形態ではドライバ部ＴＦＴのの
同層下層には金属層を形成していない。このように、本
実施形態において、画素部ＴＦＴの能動層１４の下層に
第２電極３２が設けられ、ドライバ部の能動層１４０の
下層には形成されていない。しかし、能動層１４、１４
０の直下にバッファ層１１が存在しており、このバッフ
ァ層１１が画素部とドライバ部での能動層下層の構造の
違いによる熱伝導による熱リークの差を緩和する。従っ
て、同一条件のレーザアニールによって画素部でもドラ
イバ部でもそれぞれ適切なグレインサイズの多結晶シリ
コンを得ることが可能となっている。
ＦＴでは本来的に容量成分を能動層の下層に設ける必要
がない。そこで、本実施形態ではドライバ部ＴＦＴのの
同層下層には金属層を形成していない。このように、本
実施形態において、画素部ＴＦＴの能動層１４の下層に
第２電極３２が設けられ、ドライバ部の能動層１４０の
下層には形成されていない。しかし、能動層１４、１４
０の直下にバッファ層１１が存在しており、このバッフ
ァ層１１が画素部とドライバ部での能動層下層の構造の
違いによる熱伝導による熱リークの差を緩和する。従っ
て、同一条件のレーザアニールによって画素部でもドラ
イバ部でもそれぞれ適切なグレインサイズの多結晶シリ
コンを得ることが可能となっている。
【００５４】ここで、同一アニール条件で画素部及びド
ライバ部において多結晶化レーザアニールを実行した場
合、いずれの領域もグレインサイズは適正範囲ではある
が、画素部ＴＦＴの多結晶シリコンのグイレインサイズ
より、ドライバ部ＴＦＴの多結晶シリコンのグレインサ
イズの方が大きくなる。
ライバ部において多結晶化レーザアニールを実行した場
合、いずれの領域もグレインサイズは適正範囲ではある
が、画素部ＴＦＴの多結晶シリコンのグイレインサイズ
より、ドライバ部ＴＦＴの多結晶シリコンのグレインサ
イズの方が大きくなる。
【００５５】これは、ドライバ部と比較すると画素部で
はバッファ層１１の下層の第２電極３２により熱の拡散
が少し速くなるためと考えられる。ドライバ内蔵型アク
ティブマトリクス表示装置において、画素部のＴＦＴは
それほど高速動作が要求されないが表示データの保持の
ためにはリーク電流が小さい方がよい。一方ドライバ部
ＴＦＴは高速動作が要求される。レーザアニールによっ
て多結晶化された多結晶シリコンを用いたＴＦＴは、グ
レインサイズの大きい方がチャネル抵抗が低く、高速動
作に適している。またグレインサイズの小さい方が比較
的オフ電流が小さい。従って、同一条件によってレーザ
アニールすることによって、自動的に、各ＴＦＴに要求
される特性に適したグレインサイズの多結晶シリコン膜
を画素部とドレイン部に作り分けることができ、高品質
な製品を効率よく形成することが可能となる。
はバッファ層１１の下層の第２電極３２により熱の拡散
が少し速くなるためと考えられる。ドライバ内蔵型アク
ティブマトリクス表示装置において、画素部のＴＦＴは
それほど高速動作が要求されないが表示データの保持の
ためにはリーク電流が小さい方がよい。一方ドライバ部
ＴＦＴは高速動作が要求される。レーザアニールによっ
て多結晶化された多結晶シリコンを用いたＴＦＴは、グ
レインサイズの大きい方がチャネル抵抗が低く、高速動
作に適している。またグレインサイズの小さい方が比較
的オフ電流が小さい。従って、同一条件によってレーザ
アニールすることによって、自動的に、各ＴＦＴに要求
される特性に適したグレインサイズの多結晶シリコン膜
を画素部とドレイン部に作り分けることができ、高品質
な製品を効率よく形成することが可能となる。
【００５６】なお、以上、実施形態においては、アクテ
ィブマトリクス型表示装置としてＬＣＤを例にあげた
が、本発明は各画素に薄膜トランジスタを有し、また画
素部周囲にドライバ部など、同様の薄膜トランジスタを
用いる他のアクティブマトリクス型表示装置、例えば、
アクティブマトリクス型のエレクトロルミネッセンス表
示装置などにも採用可能であり、同様の効果を得ること
ができる。
ィブマトリクス型表示装置としてＬＣＤを例にあげた
が、本発明は各画素に薄膜トランジスタを有し、また画
素部周囲にドライバ部など、同様の薄膜トランジスタを
用いる他のアクティブマトリクス型表示装置、例えば、
アクティブマトリクス型のエレクトロルミネッセンス表
示装置などにも採用可能であり、同様の効果を得ること
ができる。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
ガラスなどの透明基板と、レーザアニールによって多結
晶化される半導体膜との間に、十分な膜厚や熱容量を有
するバッファ層を形成することで、バッファ層の下層で
の熱リーク緩和により、下層に電極やその他ブラックマ
トリクスなどの金属層が形成されていても、いなくても
同一のアニール条件で適切な膜質の多結晶半導体膜を形
成することができる。
ガラスなどの透明基板と、レーザアニールによって多結
晶化される半導体膜との間に、十分な膜厚や熱容量を有
するバッファ層を形成することで、バッファ層の下層で
の熱リーク緩和により、下層に電極やその他ブラックマ
トリクスなどの金属層が形成されていても、いなくても
同一のアニール条件で適切な膜質の多結晶半導体膜を形
成することができる。
【図１】 本発明に係る半導体装置の構成を示す図であ
る。
る。
【図２】 本発明の実施形態に係るドライバ内蔵型アク
ティブマトリクスＬＣＤの概略構成を示す図である。
ティブマトリクスＬＣＤの概略構成を示す図である。
【図３】 図２のＬＣＤの各表示画素における概略平面
構成を示す図である。
構成を示す図である。
【図４】 図３のＡ−Ａ線に沿った位置における本発明
の実施形態に係るＬＣＤの概略断面構成を示す図であ
る。
の実施形態に係るＬＣＤの概略断面構成を示す図であ
る。
【図５】 図２のＬＣＤの内蔵ドライバ部におけるＴＦ
Ｔの断面構成例を示す図である。
Ｔの断面構成例を示す図である。
【図６】 アクティブマトリクス型液晶表示装置の１画
素当たりの等価回路を示す図である。
素当たりの等価回路を示す図である。
【図７】 レーザアニールによる供給エネルギとこれに
よって多結晶化された多結晶シリコンのグレインサイズ
との関係を示す図である。
よって多結晶化された多結晶シリコンのグレインサイズ
との関係を示す図である。
１ 薄膜トランジスタ（ＴＦＴ）、２ 液晶容量（Ｃl
c）、３ 保持容量（Ｃsc）、１０ シリコン窒化膜、
１１ バッファ層、１２ シリコン酸化膜、１４，１４
０ 能動層（ドレイン領域、チャネル領域、ソース領
域）、１６ ゲート絶縁膜、１７ 層間絶縁膜、１８
平坦化絶縁膜、２０ ゲートライン（ゲート兼用）、２
２ データライン（ドレイン兼用）、２４ 画素電極、
２６，５８配向膜、３０ 保持容量の第１電極、３２
保持容量の第２電極（金属層）、５４ カラーフィル
タ、５６ 共通電極、１００ 第１基板（透明基板）、
２００液晶、５００ 第２基板。
c）、３ 保持容量（Ｃsc）、１０ シリコン窒化膜、
１１ バッファ層、１２ シリコン酸化膜、１４，１４
０ 能動層（ドレイン領域、チャネル領域、ソース領
域）、１６ ゲート絶縁膜、１７ 層間絶縁膜、１８
平坦化絶縁膜、２０ ゲートライン（ゲート兼用）、２
２ データライン（ドレイン兼用）、２４ 画素電極、
２６，５８配向膜、３０ 保持容量の第１電極、３２
保持容量の第２電極（金属層）、５４ カラーフィル
タ、５６ 共通電極、１００ 第１基板（透明基板）、
２００液晶、５００ 第２基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｇ Ｆターム(参考） 2H092 JA25 JB54 JB56 KA04 KA05 MA30 NA24 NA29 PA06 5C094 AA10 AA13 AA25 AA43 AA48 AA53 BA03 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EA05 EA10 EB02 ED15 FA01 FB12 FB14 FB15 GB10 JA08 5F052 AA02 BB07 CA04 CA07 DA02 EA11 EA12 EA13 JA01 5F110 AA16 BB02 BB04 CC02 DD02 DD03 DD04 DD13 DD14 DD17 DD30 EE03 EE04 FF02 GG02 GG13 HJ01 HJ23 HL03 HL07 HM15 NN03 NN27 NN43 NN46 NN72 NN73 PP03 QQ11 QQ19
Claims (8)
- 【請求項１】 透明基板上の一部の領域に形成された金
属層と、 前記金属層の上方に該金属層と少なくとも一部が重畳す
るように形成され、レーザアニールにて多結晶化された
多結晶半導体膜と、 前記金属層と前記多結晶半導体膜との層間に、バッファ
層を備えることを特徴とする半導体装置。 - 【請求項２】 透明基板上の一部の領域に形成された金
属層と、 レーザアニールにて多結晶化され、前記金属層の上方に
該金属層と少なくとも一部が重畳するように形成された
第１多結晶半導体膜と、前記金属層の非形成領域の上方
に形成された第２多結晶半導体膜と、 前記第１及び第２多結晶半導体膜層の下層であって前記
金属層の上層に、バッファ層を備えることを特徴とする
半導体装置。 - 【請求項３】 請求項１又は請求項２に記載の半導体装
置において、 前記バッファ層は、前記金属層の熱伝導による熱リーク
の緩和機能を備えることを特徴とする半導体装置。 - 【請求項４】 請求項１〜請求項３のいずれか１項に記
載の半導体装置において、 前記バッファ層は、前記多結晶半導体膜側に形成された
２００ｎｍ以上の厚さのシリコン酸化膜と、前記透明基
板側に形成された５０ｎｍ程度のシリコン窒化膜と、を
備えることを特徴とする半導体装置。 - 【請求項５】 請求項１〜請求項３のいずれか１項に記
載の半導体装置において、 前記バッファ層は、前記透明基板側に形成された１００
ｎｍ以上のシリコン窒化膜と、前記多結晶半導体膜との
接触面側に形成された１３０ｎｍ以上のシリコン酸化膜
とを有することを特徴とする半導体装置。 - 【請求項６】 請求項１〜請求項５のいずれか１項に記
載の半導体装置において、 前記多結晶半導体膜は、薄膜トランジスタの能動層を構
成することを特徴とする半導体装置。 - 【請求項７】 アクティブマトリクス型表示装置におい
て、 同一基板上に、画素部とドライバ部と、を備え、 前記画素部は、複数の画素が配置され、各画素は、画素
部薄膜トランジスタと、表示素子を備え、 前記ドライバ部は、前記画素部の各画素を駆動するため
の信号を出力する複数のドライバ部薄膜トランジスタを
備え、 前記画素部薄膜トランジスタ及び前記ドライバ部薄膜ト
ランジスタは、いずれも能動層として同一材料である多
結晶シリコンを用い、前記基板上にトップゲート型トラ
ンジスタとして構成され、 前記画素部及びドライバ部薄膜トランジスタの多結晶シ
リコン能動層の下層にはシリコン酸化膜とシリコン窒化
膜からなるバッファ層が形成され、 さらに、前記画素部薄膜トランジスタの多結晶シリコン
能動層の下方には、前記バッファ層を挟んで金属層が配
置されていることを特徴とするアクティブマトリクス型
表示装置。 - 【請求項８】 請求項７に記載のアクティブマトリクス
型表示装置において、 前記各画素は、さらに保持容量を備え、該保持容量の第
１電極は、前記画素部薄膜トランジスタの能動層と電気
的に接続され、 前記保持容量の第２電極は、前記金属層によって構成さ
れることを特徴とするアクティブマトリクス型表示装
置。
Priority Applications (6)
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|---|---|---|---|
| JP2001102378A JP2002299632A (ja) | 2001-03-30 | 2001-03-30 | 半導体装置及びアクティブマトリクス型表示装置 |
| TW091105693A TW550821B (en) | 2001-03-30 | 2002-03-25 | Semiconductor device and active matrix display device |
| US10/112,929 US6621103B2 (en) | 2001-03-30 | 2002-03-28 | Semiconductor device and active matrix type display |
| CN02104992A CN1379482A (zh) | 2001-03-30 | 2002-03-29 | 半导体装置及有源矩阵型显示装置 |
| KR1020020017620A KR20020077278A (ko) | 2001-03-30 | 2002-03-30 | 반도체 장치 및 액티브 매트릭스형 표시 장치 |
| US10/618,163 US7078274B2 (en) | 2001-03-30 | 2003-07-11 | Method of forming active matrix type display including a metal layer having a light shield function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001102378A JP2002299632A (ja) | 2001-03-30 | 2001-03-30 | 半導体装置及びアクティブマトリクス型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299632A true JP2002299632A (ja) | 2002-10-11 |
Family
ID=18955591
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|---|---|---|---|
| JP2001102378A Pending JP2002299632A (ja) | 2001-03-30 | 2001-03-30 | 半導体装置及びアクティブマトリクス型表示装置 |
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|---|---|
| US (2) | US6621103B2 (ja) |
| JP (1) | JP2002299632A (ja) |
| KR (1) | KR20020077278A (ja) |
| CN (1) | CN1379482A (ja) |
| TW (1) | TW550821B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220999A (ja) * | 2006-02-17 | 2007-08-30 | Epson Imaging Devices Corp | 半導体膜の形成方法および表示パネルの製造方法 |
| WO2009125459A1 (ja) * | 2008-04-08 | 2009-10-15 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US7745822B2 (en) | 2003-06-27 | 2010-06-29 | Nec Corporation | Thin film transistor and thin film transistor substrate including a polycrystalline semiconductor thin film having a large heat capacity part and a small heat capacity part |
| WO2011155250A1 (ja) * | 2010-06-07 | 2011-12-15 | シャープ株式会社 | 結晶性半導体膜の製造方法、半導体装置、および表示装置 |
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