JP2002016266A - Semiconductor element and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体素子とその製
造方法に関し、特に、素子を作り込む半導体基板ウエハ
の厚みと素子特性の関係に着目した改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to an improvement focusing on the relationship between the thickness of a semiconductor substrate wafer on which devices are formed and device characteristics.
【０００２】[0002]
【従来の技術】半導体技術の進歩に伴い半導体基板ウエ
ハの直径も増加して来ており、現在では８インチが主
流、12インチウエハを使った製造技術も実用化されつつ
ある。逆に、６インチ以下の小口径ウエハは特注しない
と入手できない状況にすらなっている。当然のことなが
ら、半導体加工装置の方も、現在では８インチ用が主流
となっており、６インチ用は新規に購入することも難し
いばかりか、そろそろ、装置メーカの保守サービスさえ
も長期には期待できなくなっている。2. Description of the Related Art With the advance of semiconductor technology, the diameter of a semiconductor substrate wafer has been increasing. Conversely, small-diameter wafers of 6 inches or less may not be available without special order. Naturally, semiconductor processing equipment is now mainly used for 8 inches, and it is not only difficult to purchase new equipment for 6 inches, but also maintenance services of equipment manufacturers will soon take a long time. I can not expect it.
【０００３】ここで問題なのは、ウエハの大口径化に伴
い、ウエハの厚みも厚くなりつつある現状である。そも
そもウエハ径６インチ時代においてすら、すでにウエハ
の厚みは 600μm 以上はあった。これが８インチ径とな
ると 700μm を越え、12インチウエハでは 800μm に迫
るほどになっている。確かに、加工中のことを考える
と、ウエハの機械強度を確保するためは径に応じてその
位の厚みが要求される場合も少なくない。６インチウエ
ハでも、せめて 500μm 以上は必要とされる。しかし、
素子特性に着目すると、この厚みは厚過ぎることが多
い。The problem here is that the thickness of the wafer is increasing with the increase in the diameter of the wafer. In the first place, even in the era of the wafer diameter of 6 inches, the thickness of the wafer was already over 600 μm. This is over 700 µm for an 8-inch diameter, and approaching 800 µm for a 12-inch wafer. Indeed, considering that the wafer is being processed, there are many cases where the thickness is required in accordance with the diameter in order to secure the mechanical strength of the wafer. Even a 6-inch wafer must have a thickness of at least 500 μm. But,
Focusing on device characteristics, this thickness is often too thick.
【０００４】特に、半導体基板の厚み方向に電流を流す
半導体素子、例えば、サージ防護素子、DMOS素子，VMOS
素子、IGBT素子、サイリスタ(SCR) 等々、半導体ウエハ
内部を通り当該ウエハの第一、第二主面に抜けるように
大電流を流す素子について考えると、確かにある程度の
電圧に耐え得るようにするためには、半導体ウエハ基板
の抵抗率を 50Vで略々１Ω-cm 以上、300Vでは略々10Ω
-cm 以上とする必要がある場合が多い。しかし、こうし
た耐電圧実現のためとは言え、上記したような６インチ
径ウエハ基板における 600μm にも及ぶような厚み等、
殆どの場合、必要としない厚さである。一般的に言って
300Vではその三十分の一の20μm 程もあれば十分で、寧
ろウエハ厚み増加の現実は、出力抵抗の増加、オン電圧
の増加、電流耐量の減少、動作速度の減少と言った様々
な弊害をもたらしている。[0004] In particular, a semiconductor element which flows a current in the thickness direction of a semiconductor substrate, such as a surge protection element, a DMOS element, and a VMOS element.
Considering elements such as elements, IGBT elements, thyristors (SCR), etc. that pass a large current through the inside of the semiconductor wafer and pass through the first and second main surfaces of the wafer, it is certain that they can withstand a certain voltage To achieve this, the resistivity of the semiconductor wafer substrate should be approximately 1Ω-cm or more at 50V and approximately 10Ω at 300V.
It is often necessary to set it to -cm or more. However, to achieve such a withstand voltage, the thickness of a 6-inch diameter wafer substrate as described above, such as 600 μm, etc.
In most cases, the thickness is not needed. Generally speaking
At 300V, about one third of that, about 20μm, is enough.On the contrary, the reality of the increase in wafer thickness is various adverse effects such as an increase in output resistance, an increase in on-voltage, a decrease in current capability, and a decrease in operation speed. Has been brought.
【０００５】そこで、従来からも、ウエハ基板の裏面を
単に電流出力のコンタクトに使っていたDMOS素子，VMOS
素子等では、低抵抗率ウエハ基板上に高抵抗率エピタキ
シャル層を成長させたエピタキシャル基板を使って、電
圧と電流容量、オン電圧に対する複数の要求を満たして
きた。In view of the above, DMOS devices, VMOSs, which conventionally only use the back surface of a wafer substrate for current output contacts, have been used.
For devices and the like, a plurality of requirements for voltage, current capacity, and on-voltage have been satisfied by using an epitaxial substrate in which a high resistivity epitaxial layer is grown on a low resistivity wafer substrate.
【０００６】[0006]
【発明が解決しようとする課題】ところが、半導体基板
の表裏両面からキャリアの注入制御の必要な、ターンオ
ン型のサージ防護素子やIGBT素子、SCR等では、エピタ
キシャル基板の使用が難しく、特別仕様の小口径薄形半
導体基板を旧式な小口径加工装置で加工、製造するよう
な現実もあった。これは極めて不合理であり、良好で、
かつ設計仕様値に極力近い素子を作成する上でも望まし
くはない。これらの素子をせめて数世代前のMOSLSI製造
ラインのまま作ることが出来れば、ラインの空きを有効
活用でき、経済効果も大きいばかりか、より積極的に、
素子を作り込む領域のウエハ厚みを所望の値に調整する
ことで、素子特性そのものを所望の値にし得ると極めて
望ましい。また、エピタキシャル成長層を使用可能なDM
OS素子，VMOS素子でも、そうしたエピタキシャル法を採
用して実効的な薄層化部分を作るに際し、欠陥の少ない
単結晶薄層化部分を作る必要上からは高度で高価な装置
を必要とし、必ずしも望ましい方法とは言えない。However, in turn-on type surge protection devices, IGBT devices, SCRs, etc., which require carrier injection control from both the front and back surfaces of the semiconductor substrate, it is difficult to use an epitaxial substrate, and specially designed small There is also the reality that thin-diameter semiconductor substrates are processed and manufactured by an old-fashioned small-diameter processing apparatus. This is extremely irrational, good,
In addition, this is not desirable in producing an element as close as possible to the design specification value. If these elements can be manufactured at the same time as the MOSLSI production line several generations ago, not only can the line space be used effectively, the economic effect is large, but also more aggressively,
It is highly desirable that the device characteristics itself can be set to a desired value by adjusting the wafer thickness in a region where the device is formed to a desired value. In addition, DM that can use an epitaxial growth layer
OS and VMOS devices also require sophisticated and expensive equipment in order to create an effective thinned part by adopting such an epitaxial method in order to make a single crystal thinned part with few defects. This is not the preferred method.
【０００７】[0007]
【課題を解決するための手段】こうした問題意識の下に
なされた本発明者の種々の実験、検証によると、素子を
作り込む基板領域の厚みの相違が相当程度に素子特性に
影響を及ぼすことが分かった。そして、経済効率をまで
考えても、基板の一部を薄層化することが有効なことも
分かった。そこで、本発明者は、上記の目的を達成する
ためには、以下のような半導体素子及びその製造方法を
提供すれば良いと言う結論に至った。According to various experiments and verifications made by the present inventor made under such a consciousness, it is found that a difference in thickness of a substrate region in which an element is formed has a considerable effect on element characteristics. I understood. And it was also found that it is effective to make a part of the substrate thinner even in consideration of economic efficiency. Then, the present inventor has come to the conclusion that in order to achieve the above object, it is only necessary to provide the following semiconductor element and a method for manufacturing the same.
【０００８】すなわちまず、本発明では、基本構成とし
て、半導体ウエハの内部を当該半導体ウエハの互いに対
向する第一、第二の主面に抜けるように主たる電流を流
す半導体素子であって；加工時に必要な機械強度を確保
するための第一の厚みを有する半導体ウエハの第一また
は第二の主面、あるいは第一、第二の双方の主面に凹部
が設けられることで当該第一の厚みよりも薄い第二の厚
みとなっている半導体ウエハの薄層化部分に作り込ま
れ；この薄層化部分における第二の厚みが、当該半導体
素子に要求される素子特性を満たす寸法となっているこ
と；を特徴とする半導体素子を提案する。[0008] First, the present invention basically provides a semiconductor element which flows a main electric current so as to pass through the inside of a semiconductor wafer to first and second main surfaces of the semiconductor wafer facing each other; First or second main surface of a semiconductor wafer having a first thickness to ensure necessary mechanical strength, or first and second main surfaces, the first thickness of which is provided by providing a concave portion. Thinner portion of the semiconductor wafer having a smaller second thickness; the second thickness in the thinned portion is a size that satisfies the device characteristics required for the semiconductor device. Are proposed.
【０００９】本発明は下位概念として種々の機能を実現
する様々な素子に適用が可能で、例えば既に述べたよう
なサージ防護素子、定電圧ダイオード、三端子サイリス
タ、DMOS素子ないしVMOS素子等のMOSFET系パワー素子や
バイポーラ系のIGBT素子等が挙げられる。The present invention can be applied to various devices which realize various functions as a lower concept, for example, a MOSFET such as a surge protection device, a constant voltage diode, a three-terminal thyristor, a DMOS device or a VMOS device as described above. System power devices and bipolar IGBT devices.
【００１０】サージ防護素子に適用した場合には、薄層
化部分における第二の厚みは、当該サージ防護素子のオ
ン電圧、サージ耐量、ブレークオーバ電圧、ブレークオ
ーバ電流、保持電流、制限電圧のどれか一つまたは幾つ
か、あるいは全てを所望の値にする厚みとすることがで
きる。In the case where the present invention is applied to a surge protection element, the second thickness of the thinned portion is determined by any one of the ON voltage, surge withstand voltage, breakover voltage, breakover current, holding current, and limit voltage of the surge protection element. One, some, or all of them can be of a desired thickness.
【００１１】ブレークオーバ動作を伴わない定電圧ダイ
オードに適用した場合には、薄層化部分における第二の
厚みは、オン抵抗を所望する値にまで低減するのに必要
な厚みとすることができる。When applied to a constant voltage diode that does not involve a breakover operation, the second thickness in the thinned portion can be a thickness necessary to reduce the on-resistance to a desired value. .
【００１２】さらに、三端子サイリスタに適用した場合
には、薄層化部分における第二の厚みはそのオン電圧、
電流容量、ブレークオーバ電圧、ブレークオーバ電流、
保持電流のどれか一つまたは幾つか、あるいは全てを所
望の値にする厚みとすることができる。Further, when the present invention is applied to a three-terminal thyristor, the second thickness in the thinned portion is the on-voltage,
Current capacity, breakover voltage, breakover current,
Any one, some, or all of the holding currents can be of a thickness that provides a desired value.
【００１３】また、DMOS素子ないしVMOS素子の場合に
は、第二の厚みはこれらDMOS素子またはVMOS素子のオン
抵抗ないしオン電圧を必要な値に低減させる厚みとする
ことができ、IGBT素子の場合にはオン抵抗ないしオン電
圧を必要な値に低減させる厚みとするか、IGBT素子のコ
レクタ電極に接触するコレクタ領域から注入され、ゲー
ト電極の下で薄層化部分中に設けられているベース領域
にまで到達する少数キャリアの当該到達時間を所望する
値に規定する厚みとすることができる。In the case of a DMOS element or a VMOS element, the second thickness can be a thickness that reduces the on-resistance or on-voltage of the DMOS element or the VMOS element to a required value. The base region, which has a thickness that reduces the on-resistance or on-voltage to the required value, or is injected from the collector region in contact with the collector electrode of the IGBT element and is provided in the thinned portion below the gate electrode , The thickness of the minority carrier reaching the desired value can be set to a desired value.
【００１４】本発明は半導体素子の製造方法としても規
定でき、その基本態様として、半導体ウエハの内部を半
導体ウエハの互いに対向する第一、第二の主面に抜ける
ように主たる電流を流す半導体素子の製造方法であっ
て；第一、第二の主面間の寸法である第一の厚みを有す
る半導体ウエハの一部を当該第一の厚みより薄い第二の
厚みに薄層化して薄層化部分を形成する薄層化工程を経
た後、その薄層化部分に半導体素子を作り込むようにす
ると共に；当該半導体素子を作り込む前の薄層化工程に
おいて形成された薄層化部分における第二の厚みは、該
薄層化部分にその後に作り込まれる当該半導体素子に要
求される素子特性を満たす寸法とすること；を特徴とす
る半導体素子の製造方法を提案する。The present invention can also be defined as a method of manufacturing a semiconductor device. As a basic aspect thereof, a semiconductor device in which a main current flows so as to pass through the inside of a semiconductor wafer to first and second main surfaces facing each other of the semiconductor wafer. A method of manufacturing a semiconductor wafer having a first thickness, which is a dimension between first and second main surfaces, by thinning a part of the semiconductor wafer to a second thickness smaller than the first thickness. After a thinning step of forming a thinned portion, a semiconductor element is formed in the thinned portion; and in the thinned portion formed in the thinning step before forming the semiconductor element. The second thickness is a dimension that satisfies the device characteristics required for the semiconductor device to be subsequently formed in the thinned portion; and a method for manufacturing a semiconductor device is proposed.
【００１５】本発明はもう少し表現を変えても規定で
き、すなわち、半導体ウエハの内部を半導体ウエハの互
いに対向する第一、第二の主面に抜けるように主たる電
流を流す半導体素子の製造方法であって；第一、第二の
主面間の寸法である第一の厚みを有する半導体ウエハの
一部を当該第一の厚みより薄い第二の厚みに薄層化して
薄層化部分を形成する薄層化工程を経た後、その薄層化
部分に該半導体素子を作り込むようにすると共に；当該
半導体素子を作り込む前の薄層化工程において形成され
た薄層化部分における第二の厚みを変更、調整すること
で、該薄層化部分にその後に作り込まれる当該半導体素
子の素子特性を予め変更、調整すること；を特徴とする
半導体素子の製造方法を提案するものでもある。これは
つまり、他のパラメータなどは同一条件にしたままで、
単に薄層化部分の第二の厚みの変更のみで、所望する他
の素子特性の半導体素子を作製し得ることを意味する。The present invention can be defined by changing the expression a little more. That is, the present invention relates to a method of manufacturing a semiconductor device in which a main current flows through the inside of a semiconductor wafer to first and second main surfaces of the semiconductor wafer facing each other. A part of a semiconductor wafer having a first thickness that is a dimension between the first and second main surfaces is thinned to a second thickness smaller than the first thickness to form a thinned portion; After the thinning step, the semiconductor element is formed in the thinned portion; and the second in the thinned portion formed in the thinning step before the semiconductor element is formed. The present invention also proposes a method for manufacturing a semiconductor device, characterized by changing and adjusting the thickness in advance to change and adjust the device characteristics of the semiconductor device to be subsequently formed in the thinned portion. This means that the other parameters remain the same,
This means that a semiconductor device having other desired device characteristics can be manufactured simply by changing the second thickness of the thinned portion.
【００１６】本発明において薄層化部分を形成する作業
は、基本的には種々の手法に従って構わないが、望まし
くは半導体ウエハに対しエッチングを施し、その第一、
第二の主面の一方または双方の側に凹部を形成すること
でなすことを提案する。精度かつ再現性良く、薄層化部
分の第二の厚みを規定できるからである。In the present invention, the operation for forming the thinned portion may basically be performed in accordance with various methods. Preferably, the semiconductor wafer is etched and the first and second steps are performed.
It is proposed to do this by forming a recess on one or both sides of the second main surface. This is because the second thickness of the thinned portion can be defined with high accuracy and reproducibility.
【００１７】本発明の特定の態様では、薄層化部分には
半導体素子を複数個、互いに並設の関係で作り込むこと
を提案する。この場合、これら複数個の半導体素子を有
する薄層化部分は切り出して用いることもできる。加工
時に機械的な強度が要求されるがために厚い第一の厚み
部分が必須ではあっても、加工が終われば薄層化された
極めて薄い状態でも、製品化するためのモジュール等、
他の支持手段により補強可能なことは十分あるからであ
る。寧ろ、製品の薄型化に効果が期待される場合もあ
る。According to a specific aspect of the present invention, it is proposed that a plurality of semiconductor elements are formed in the thinned portion in a side-by-side relationship. In this case, the thinned portion having the plurality of semiconductor elements can be cut out and used. Even though the first thick part is indispensable because mechanical strength is required during processing, even if the processing is completed, even in a very thin state, a module for commercialization, etc.
This is because there can be sufficient reinforcement by other supporting means. Rather, it may be expected to be effective in reducing the thickness of the product.
【００１８】さらに、少し別な観点から述べるに、本発
明の他の特定の態様として、薄層化部分に作り込まれた
複数個の半導体素子の隣接するもの同士の横方向間隔よ
りも薄層化部分を厚み方向に流れる主たる電流の電流通
路長が長くなるように第二の厚みを設定すると、それら
隣接する半導体素子同士に相互作用を起こすようにする
ことができる。Further, from a slightly different point of view, another specific embodiment of the present invention relates to a semiconductor device having a thinner layer than a lateral gap between adjacent ones of a plurality of semiconductor elements formed in a thinned portion. When the second thickness is set so that the current path length of the main current flowing in the thickness direction in the thickness direction becomes longer, it is possible to cause interaction between these adjacent semiconductor elements.
【００１９】逆に、複数個の半導体素子の隣接するもの
同士の横方向間隔よりも薄層化部分を厚み方向に流れる
主たる電流の電流通路長が短くなるように第二の厚みを
設定することで、それら隣接する半導体素子同士の間に
相互作用が起きないようにすることもできる。Conversely, the second thickness is set so that the current path length of the main current flowing in the thickness direction through the thinned portion becomes shorter than the lateral interval between adjacent semiconductor devices. Thus, it is possible to prevent interaction between the adjacent semiconductor elements.
【００２０】製造方法として本発明を規定するときも、
対象となる半導体素子は既述した所と同様であり、薄層
化部分の第二の厚みの調整により、既に述べたように、
それぞれの素子に応じてそれぞれの素子特性を調整、規
定することができる。When defining the present invention as a manufacturing method,
The target semiconductor element is the same as described above, and by adjusting the second thickness of the thinned portion, as described above,
Each element characteristic can be adjusted and defined according to each element.
【００２１】上記に加えて、あるいはそれ自体発明的な
提案として、本発明では経済効率をも踏まえた観点か
ら、上記してきた薄層化部分の第二の厚みをds、第一の
厚みをdoとし、また、薄層化工程を有することで増加し
た全製造工程数を薄層化しない場合の全製造工程数（本
発明を適用しない場合の全工程数）で除した値を工程増
加率δとしたとき、当該第二の厚みdsを、（ds／do）＜
（１／δ）を満たす厚み以下とするか、あるいは（ds／
do)2＜（１／δ）を満たす厚み以下とすることも提案す
る。In addition to the above or as an inventive proposal per se, in the present invention, from the viewpoint of economic efficiency, the above-mentioned second thickness of the thinned portion is ds, and the first thickness is do. Further, the value obtained by dividing the total number of manufacturing steps increased by having the thinning step by the total number of manufacturing steps when not thinning (the total number of steps when the present invention is not applied) is a step increase rate δ. And the second thickness ds is (ds / do) <
(1 / δ) or less, or (ds /
do) It is also proposed to make the thickness less than or equal to 2 <(1 / δ).
【００２２】[0022]
【発明の実施の形態】図１には本発明を適用した半導体
素子100 の基本的実施形態の概略構成が示してある。厚
みdoの半導体ウエハ10の一部分は凹部Ｕが形成されるこ
とで厚みdsにまで薄層化され、その薄くなった部分に半
導体素子が作りこまれている。半導体素子100 は当該薄
層化部分で第一半導体領域（以下、単に第一領域：他の
領域についても同様とする）10の厚み方向（図中で上下
方向）に主たる電流を流す性質のもの、換言すれば半導
体ウエハ10の内部を当該半導体ウエハ10の互いに対向す
る第一、第二の主面に抜けるように流す性質のもので、
少なくとも外部回路（図示せず）との間で当該主電流を
やり取りするための第一、第二の出力領域Ａ，Ｂを有し
ている。構造的にこのように概念される半導体素子にも
種々あり、既述の通り、例えばサージ防護素子、定電圧
ダイオード、サイリスタ(SCR)、DMOS素子ないしVMOS素
子、IGBT素子等がある。本発明はそのような素子のどれ
にも適用可能である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a schematic configuration of a basic embodiment of a semiconductor device 100 to which the present invention is applied. A portion of the semiconductor wafer 10 having the thickness do is formed to have a thickness ds by forming the concave portion U, and a semiconductor element is formed in the thinned portion. The semiconductor element 100 has a property of flowing a main current in the thickness direction (vertical direction in the figure) of the first semiconductor region (hereinafter simply referred to as the first region: the same applies to other regions) 10 in the thinned portion. In other words, the property of flowing the inside of the semiconductor wafer 10 so as to pass through the first and second main surfaces of the semiconductor wafer 10 facing each other,
It has first and second output areas A and B for exchanging the main current with at least an external circuit (not shown). There are various types of semiconductor elements that are structurally conceptualized as described above, and as described above, for example, there are a surge protection element, a constant voltage diode, a thyristor (SCR), a DMOS element or a VMOS element, and an IGBT element. The invention is applicable to any of such devices.
【００２３】第一、第二出力領域Ａ，Ｂはそれぞれ第一
領域10を挟む形で厚み方向上下に対向して設けられ、そ
れぞれその一表面を露呈していて、そこに外部回路が接
続される第一、第二電極E1，E2が設けられている。本発
明では、対象となる半導体素子は上記のように主たる電
流を基板厚み方向に流すものであれば良く、制御端子の
有無を問わない。例えば、既述した二端子素子の場合に
は文字通り第一、第二電極E1，E2以外は備えられず、サ
ージ防護素子とか定電圧ダイオードでは第一、第二領域
Ａ，Ｂの一方がカソード、他方がアノードとなり、それ
以外の電流流出入領域は存在しないが、例えばDMOS素子
やVMOS素子等のMOSFET類では第一、第二出力領域Ａ，Ｂ
の一方がドレイン、他方がソースとなり、IGBT素子では
一方がエミッタ、他方がコレクタ、三端子以上のサイリ
スタ等では一方がカソード、他方がアノードとなる他
に、それら素子自体の動作を制御するための第三電極と
してのゲート端子等、制御端子を当然に有する。図１で
はこうした第三の電極ないしそれ以上の制御端子は図示
していない。また、「主たる電流」とは、図示しない外
部回路を動作させるために、あるいは外部回路により処
理させるに必要な電流であるか、外部回路に印加される
と不都合であるので当該半導体素子を介し、例えば接地
回路に流し込むサージ放流電流等である（この場合には
接地回路により当該放流電流を処理させているとも言え
る)。ゲート端子等、制御端子から流入することでその
半導体素子そのものの動作を規定する電流は主電流とは
呼べない。あくまで素子固有の制御電流である。繰り返
しておくと、後述する各具体的な実施例素子において、
第一電極E1の接触している領域が第一出力領域Ａであ
り、第二電極E2が接触している領域が第二出力領域Ｂで
ある。The first and second output areas A and B are provided so as to face each other up and down in the thickness direction with the first area 10 interposed therebetween, each of which has one surface exposed to which an external circuit is connected. First and second electrodes E1 and E2 are provided. In the present invention, the target semiconductor element only needs to flow a main current in the thickness direction of the substrate as described above, and it does not matter whether or not there is a control terminal. For example, in the case of the two-terminal element described above, the first and second electrodes E1 and E2 are not provided, and one of the first and second regions A and B is a cathode in a surge protection element or a constant voltage diode. The other is an anode, and there is no other current inflow / outflow region. For example, in MOSFETs such as a DMOS device and a VMOS device, the first and second output regions A and B are provided.
One is a drain, the other is a source.In an IGBT element, one is an emitter, the other is a collector, in a thyristor with three or more terminals, one is a cathode, and the other is an anode. It naturally has a control terminal such as a gate terminal as a third electrode. FIG. 1 does not show such a third electrode or further control terminals. Further, the “main current” is a current necessary to operate an external circuit (not shown) or to be processed by the external circuit, or is inconvenient to be applied to the external circuit. For example, a surge discharge current or the like flowing into the ground circuit (in this case, it can be said that the discharge current is processed by the ground circuit). A current that flows from a control terminal such as a gate terminal and regulates the operation of the semiconductor element itself cannot be called a main current. It is a control current unique to the element. By repeating, in each specific embodiment element described later,
The area where the first electrode E1 is in contact is the first output area A, and the area where the second electrode E2 is in contact is the second output area B.
【００２４】半導体ウエハ100 の厚みdoは、半導体素子
を加工する過程で必要な機械強度を確保する。一般にこ
の厚みdoは提供される半導体ウエハの厚みそのものであ
って良い。対して薄層化された部分（第一領域10）の厚
みdsは、そこに作りこまれる半導体素子において実現す
べき素子特性を極力満たすような厚みとされる。換言す
れば、従来は機械強度確保のために素子特性にしてみれ
ば無闇に厚くなっていた半導体ウエハの厚み問題を解消
する。The thickness do of the semiconductor wafer 100 secures mechanical strength required in the process of processing semiconductor elements. In general, this thickness do may be the thickness of the provided semiconductor wafer. On the other hand, the thickness ds of the thinned portion (first region 10) is set to a thickness that satisfies as much as possible the element characteristics to be realized in the semiconductor element formed therein. In other words, the present invention solves the problem of the thickness of the semiconductor wafer, which has been thickened in the past in terms of device characteristics for securing mechanical strength.
【００２５】例えば、半導体素子100 がサージ防護素子
であるならば、加工時の機械的な強度を確保するために
厚みdoはある一定値以上の厚さに留めねばならず、一般
には半導体ウエハの厚みそのものを利用せねばならない
時にも、素子を作り込む領域の厚みdsの方を任意に必要
な薄さにすることで、後述するようにオン電圧Ｖon、サ
ージ耐量Ｉpp、ブレークオーバ電圧Ｖboやブレークオー
バ電流Ｉbo、制限電圧等を必要な値に調整、制御でき
る。他の素子、例えば定電圧ダイオードではオン抵抗、
ひいては電流容量等を調整、規定でき、サイリスタでは
同様にオン電圧を制御できる外、サージ防護素子におけ
ると同様の素子特性を調整でき、動作遅れを改善するこ
ともできる（ただし、サージ耐量という概念はサイリス
タの電流容量となる)。電力素子として主として使われ
るタイプのMOSFET類やIGBT素子では、厚さdsを最適化す
ることで高速動作化におけるオン抵抗を低減し、オン電
圧を低下させることや、動作初期の少数キャリアの振る
舞いを高速化し、ひいては素子動作を高速化する等が可
能になる。For example, if the semiconductor element 100 is a surge protection element, the thickness do must be kept at a certain value or more in order to secure mechanical strength during processing. Even when the thickness itself must be used, the on-voltage Von, surge withstand voltage Ipp, breakover voltage Vbo, The overcurrent Ibo, the limit voltage, and the like can be adjusted and controlled to required values. Other elements, for example, on-resistance in a constant voltage diode,
Eventually, the current capacity can be adjusted and specified. In addition to the thyristor being able to control the ON voltage in the same way, the element characteristics similar to those of the surge protection element can be adjusted, and the operation delay can be improved. The current capacity of the thyristor). For MOSFETs and IGBT devices that are mainly used as power devices, optimizing the thickness ds reduces the on-resistance in high-speed operation, lowers the on-voltage, and reduces the behavior of minority carriers in the initial operation. It is possible to increase the speed, and thus the element operation speed.
【００２６】厚みdoの半導体ウエハ100 にあって素子を
作り込む部分を厚さdsに低減させるための薄層化工程に
おける機械加工的ないし物理加工的な技術自体は種々あ
り、任意に採用可能ではあるが、好ましくは、そしてま
た簡単、高精度には、エッチング技術によることができ
る。例えば、図中に例示のように主面が (100)面である
シリコン半導体ウエハ100 を用いれば、次のような既
存、公知の工程を経ることで相当薄くすることができ
る。There are various mechanical or physical processing techniques in the thinning process for reducing the portion of the semiconductor wafer 100 having the thickness do to form the element to the thickness ds in the semiconductor wafer 100 having a thickness do. However, preferably and also simply and with precision, etching techniques can be used. For example, if a silicon semiconductor wafer 100 whose main surface is the (100) plane as shown in the drawing is used, the thickness can be considerably reduced through the following existing and known processes.
【００２７】(1) ウエハの第一、第二主面上に熱酸化等
で例えば1000Å程度の二酸化シリコン膜を形成する。 (2) フォトレジストを塗布し、例えば平面的に見て升目
状等に複数個の矩形凹部を形成する部分を残して露光処
理等によりパターニングし、要すればベーキングを施
す。 (3) バッファードHF溶液で選択エッチングし、凹部を形
成する部分の二酸化シリコン膜を除去する。 (4) ヒドラジン、エチレンジアミン等の有機アルカリの
90℃水溶液かKOH,NaOH等の無機アルカリ水溶液にて所望
する厚みdsまでエッチングする。(1) A silicon dioxide film of, eg, about 1000 ° is formed on the first and second main surfaces of the wafer by thermal oxidation or the like. (2) A photoresist is applied, and is patterned by an exposure process or the like except for portions where a plurality of rectangular concave portions are formed in a square shape or the like in plan view, and baking is performed if necessary. (3) Selective etching is performed with a buffered HF solution to remove a portion of the silicon dioxide film where a concave portion is to be formed. (4) Organic alkalis such as hydrazine and ethylenediamine
Etching is performed to a desired thickness ds with a 90 ° C. aqueous solution or an aqueous solution of an inorganic alkali such as KOH or NaOH.
【００２８】このような手順により、図示のように断面
が台形の凹部Ｕが再現性良く形成される。ちなみに、上
記の手順に従った場合、台形凹部の側面が (111)面とな
り、当該側面がウエハ主面となす内傾きの角度θはほぼ
54°となる。薄層化の限度は相当高く、ds=100μm 程度
には容易にでき、20μm 程度にすることさえ可能で、か
つ、その程度にまで薄くしても、周囲の厚みが半導体ウ
エハの厚みdoそのままの 500〜600μm 以上であれば、
その後の素子加工のための加工装置に搬入した場合にも
何等問題なく、半導体素子の作り込みを行うことができ
る。なお、残留イオンによる信頼性の問題を回避するた
めには、既述のエッチング工程で有機アルカリ溶液を用
いた方が良い。また、加工が終わった後は、製品化の最
終工程で装置モジュールに搭載するに先立ち、デバイス
の作製されている薄層化部分のみをいわゆるチップとし
て切り出し、それを装置モジュールに固定するようにし
ても良い。By such a procedure, a concave portion U having a trapezoidal cross section as shown in the figure is formed with good reproducibility. Incidentally, when the above procedure is followed, the side surface of the trapezoidal concave portion becomes the (111) surface, and the angle θ of the inner inclination formed by the side surface with the wafer main surface is substantially
54 °. The limit of thinning is quite high, and it can be easily set to ds = about 100 μm, or even about 20 μm. If it is 500-600μm or more,
Even when the semiconductor device is carried into a processing device for subsequent device processing, the semiconductor device can be manufactured without any problem. In order to avoid the problem of reliability due to residual ions, it is better to use an organic alkali solution in the above-described etching step. Also, after processing is completed, before mounting on the equipment module in the final step of commercialization, only the thinned part where the device is manufactured is cut out as a so-called chip, and it is fixed to the equipment module. Is also good.
【００２９】さて、本発明の利点をより明らかにするた
めに、本発明を適用した半導体素子100 の具体的一例と
して、図２に本発明を適用したサージ防護素子100 を示
す。これについてはまず、この種のサージ防護素子の基
本的な構造例と動作につき説明することで、後に述べる
他の素子に本発明を適用した場合共々、本発明の理解の
助けとなる。FIG. 2 shows a surge protector 100 to which the present invention is applied as a specific example of a semiconductor device 100 to which the present invention is applied in order to make the advantages of the present invention more apparent. First, a basic structural example and operation of this type of surge protection element will be described, and the application of the present invention to other elements described later will help the understanding of the present invention.
【００３０】そもそもサージ防護素子とは、雷やスイッ
チングサージ等、各種サージ要因に基づく異常高電圧な
いし異常大電流から電気回路系を保護するため、サージ
が印加されると降伏動作を生起し、素子両端電圧をある
一定の降伏電圧にクランプするか（定電圧ダイオード型
ないし単純なブレークダウン型）、サージの印加に伴い
素子が降伏して素子電流が流れ始めた後、それが絶対値
においてブレークオーバ電流値以上にまで増加すると負
性特性を呈してブレークオーバし、素子両端電圧が降伏
電圧よりも低いオン電圧に遷移することで大電流のサー
ジを吸収するもので、後者はブレークオーバ型と呼ばれ
ている。In the first place, a surge protection device is a device that protects an electric circuit system from an abnormally high voltage or an abnormally large current due to various types of surges such as lightning and switching surges. Either clamp the voltage between both ends to a certain breakdown voltage (constant-voltage diode type or simple breakdown type), or break down in absolute value after the device starts to flow due to breakdown of the device due to the application of surge. When it increases to a current value or more, it exhibits negative characteristics and breaks over, and the voltage across the element transitions to an on-voltage lower than the breakdown voltage to absorb a large current surge, and the latter is called a breakover type. Have been.
【００３１】ブレークオーバ型の方が素子自体の消費電
力（発熱）が少なく、大きなサージを吸収できる点で優
れている面が多いが、これにはまた、最初の降伏開始メ
カニズムに雪崩降伏ないしツェナ降伏を利用するもの
と、そうではなくパンチスルー現象を利用するものとが
ある。本発明はそうした初期降伏メカニズムがいずれの
原理に従う素子であっても適用し得るが、一般的な比較
で言う限り、相当程度の幅で設計性良く任意の降伏電圧
（後述）が得られる点、接合容量や抵抗等、種々の電気
的特性を独立に設計可能な点においてパンチスルー現象
を利用するブレークオーバ型のサージ防護素子が有利で
ある。また、サージ防護素子それ自体の改良は本出願人
においてもこれまでに多々なしてきており、下記に列挙
する通り、各公知文献中にその足跡を認めることができ
る。多くはパンチスルー型のサージ防護素子に適用して
有用な改良ではあるが、雪崩降伏型ないしツェナ降伏型
にも適用可能な改良も含まれている。予め述べておく
と、公知文献中に認められる改良は、本発明を適用した
サージ防護素子にあっても任意に採用し得ることは当然
である。The breakover type has many advantages in that the power consumption (heat generation) of the element itself is small and a large surge can be absorbed. However, this also includes an avalanche breakdown or a Zener as an initial breakdown initiation mechanism. Some use the yield, and others use the punch-through phenomenon. The present invention can be applied to an element having such an initial breakdown mechanism according to any principle. However, as a general comparison, an arbitrary breakdown voltage (described later) can be obtained with a considerable width with good designability. A breakover type surge protection element utilizing a punch-through phenomenon is advantageous in that various electrical characteristics such as junction capacitance and resistance can be independently designed. In addition, the present applicant has made many improvements of the surge protection element itself, and as described below, the footprint can be recognized in each known document. Many of the improvements are useful when applied to a punch-through type surge protection device, but also include improvements that can be applied to an avalanche breakdown type or a zener breakdown type. To be described in advance, it is obvious that the improvement found in the known literature can be arbitrarily adopted even in the surge protection element to which the present invention is applied.
【００３２】公知文献 1：特公平 7− 77268号公報， 公知文献 2：特公平 1− 33951号公報， 公知文献 3：特公平 2− 52862号公報， 公知文献 4：特公平 4− 78186号公報， 公知文献 5：特公平 6− 38507号公報， 公知文献 6：特公平 6− 38508号公報， 公知文献 7：特公平 6− 56885号公報， 公知文献 8：特公平 7− 7837号公報， 公知文献 9：特公平 7− 70740号公報， 公知文献10：特許第 2,614,153号 公知文献11：特公平 7− 93423号公報， 公知文献12：特公平 7− 93424号公報， 公知文献13：特開平 8−144879号公報， 公知文献14：特開平 8−141184号公報．Known Document 1: Japanese Patent Publication No. 7-77268, Known Document 2: Japanese Patent Publication No. 1-33951, Known Document 3: Japanese Patent Publication No. 2-52862, Known Document 4: Japanese Patent Publication No. 4-78186 , Known Document 5: Japanese Patent Publication No. 6-38507, Known Document 6: Japanese Patent Publication No. 6-38508, Known Document 7: Japanese Patent Publication No. 6-56885, Known Document 8: Japanese Patent Publication No. 7-7837, Known Reference 9: Japanese Patent Publication No. 7-70740, Known Document 10: Patent No. 2,614,153 Known Document 11: Japanese Patent Publication No. 7-93423, Known Document 12: Japanese Patent Publication No. 7-93424, Known Document 13: Japanese Patent Application Laid-Open No. 8 Japanese Patent Application Laid-Open No. 8-141184.
【００３３】さて、図17には一般にパンチスルー型とし
て構築されるサージ防護素子の基本的な断面構造例が示
されている。半導体ウエハないし半導体基板として提供
される第一領域10があり、その導電型はp,n のいずれか
に選択されるが、ここでは p型の場合が例示されてい
る。便宜上、この第一領域10の導電型を第一の導電型と
呼ぶ。第一領域10の一方の主面側には第二領域20、第三
領域30が一般に不純物の二重拡散技術やイオン打ち込み
技術等、適当なる不純物導入技術を利用して順次形成さ
れる。第二領域20は第一領域10と整流性接合（代表的に
はpn接合）を形成する必要があるので図示の場合は n型
に選ばれるが、特に本素子をパンチスルー型とするとき
には少し低濃度の n型とするのが望ましい。対して第三
領域30は、第二領域20に対し第二領域20にとっての少数
キャリアを注入できる物性の領域、すなわち第二領域20
と相まって少数キャリア注入接合を形成し得る領域であ
れば良く、例えば第二領域20が p型半導体の場合には電
子注入可能な金属、n型の場合にはホール注入可能なシ
リサイド等で作製することもできる。しかし一般的なの
は、やはりこの第三領域30も半導体領域として整流性接
合を形成させることで、図示の場合にもそのような例が
示されており、当該第三領域30は第二領域20とは逆導電
型、すなわち第一の導電型の p型の半導体領域となって
いる。また、後述の動作例からも分かるように、この第
三領域30はブレークオーバ後の素子内の主電流線路の一
端部をも形成するので、望ましくは高導電率の半導体領
域、すなわち高濃度不純物の半導体領域とするのが良
い。FIG. 17 shows an example of a basic sectional structure of a surge protection element generally constructed as a punch-through type. There is a first region 10 provided as a semiconductor wafer or a semiconductor substrate, the conductivity type of which is selected to be either p or n. Here, the case of the p-type is illustrated. For convenience, the conductivity type of the first region 10 is referred to as a first conductivity type. On one main surface side of the first region 10, the second region 20 and the third region 30 are generally formed sequentially using an appropriate impurity introduction technique such as an impurity double diffusion technique or an ion implantation technique. Since the second region 20 needs to form a rectifying junction (typically a pn junction) with the first region 10, it is selected as an n-type in the illustrated case. It is desirable to use a low-concentration n-type. On the other hand, the third region 30 is a region in which the minority carriers for the second region 20 can be injected into the second region 20, that is, the second region 20.
Any region may be used as long as it can form a minority carrier injection junction. For example, when the second region 20 is a p-type semiconductor, it is made of a metal capable of injecting electrons, and when the second region 20 is n-type, it is made of a silicide capable of injecting holes. You can also. However, generally, the third region 30 also forms a rectifying junction as a semiconductor region, and such an example is shown in the illustrated case. Is a p-type semiconductor region of the opposite conductivity type, that is, the first conductivity type. Further, as can be seen from an operation example described later, since the third region 30 also forms one end of the main current line in the device after the breakover, a semiconductor region having a high conductivity, that is, a high-concentration impurity is preferably used. Semiconductor region.
【００３４】第一領域10の他方の主面側（図中、下側）
には、第二領域20と対向し、第一領域10に対して少数キ
ャリアを注入可能な物性の第四領域40が設けられる。既
述の第三領域30におけると同様、第一領域10が図示のよ
うに p型半導体の場合には金属、n型半導体の場合には
シリサイド等でこの第四領域40を作製することも可能で
あるが、これも一般的にはやはり半導体領域とし、第一
領域10との間で整流性の接合を形成させるのが普通であ
る。そこで図示の場合も、第一領域10との間で少数キャ
リア注入接合を形成すべきこの第四領域40は n型の半導
体領域40、それも上述した第三領域30に関するのと同じ
理由で、望ましくは高濃度不純物の半導体領域となって
いる。The other main surface side of the first region 10 (the lower side in the figure)
Is provided with a fourth region 40 having physical properties capable of injecting minority carriers into the first region 10 opposite to the second region 20. As in the case of the third region 30 described above, the fourth region 40 can be made of a metal when the first region 10 is a p-type semiconductor as shown in FIG. However, this is also generally a semiconductor region, and a rectifying junction with the first region 10 is generally formed. Therefore, in the illustrated case, the fourth region 40 in which a minority carrier injection junction is to be formed with the first region 10 is an n-type semiconductor region 40, for the same reason as for the third region 30 described above. Desirably, it is a semiconductor region of a high concentration impurity.
【００３５】第二領域20の表面と第三領域30の表面とに
対してはそれらに共通にオーミック接触する第一の電極
E1が設けられ、第四領域40に対してもそれにオーミック
接触する第二の電極E2が設けられている。第二電極E2は
また、第一領域10に導通する部分を有する場合もあり、
それなりに特定の効果を有するが、ここでの基本的な説
明においてはこれに触れない。このような断面構造のサ
ージ防護素子は、全ての領域10，20，30，40が第一領域
10の厚味方向に沿って上下の積層関係となっており、ま
た、以下に述べる動作からも明らかなように、サージを
吸収した結果としての素子電流（主電流）も第三、第四
領域30，40間の第一領域10中を当該第一領域10の厚味方
向に流れるため、ヴァーティカル型ないし縦型と呼ばれ
る。これに対し、第四領域40が第二領域20と並設の関係
で第一領域10の同じ主面側に設けられたラテラル型ない
し横型もある。このようなサージ防護素子も、動作原理
上においては大きな相違はないが、本発明ではこのよう
なラテラル型のサージ防護素子は適用の対象外であるの
で、詳しい説明は省略する。A first electrode that is in ohmic contact with the surface of the second region 20 and the surface of the third region 30
E1 is provided, and a second electrode E2 that is in ohmic contact with the fourth region 40 is also provided. The second electrode E2 may also have a portion that conducts to the first region 10,
Although it has a certain effect, it is not mentioned in the basic description here. In the surge protection element having such a cross-sectional structure, all the regions 10, 20, 30, and 40 are the first region.
As shown in the operation described below, the element current (main current) as a result of surge absorption is also in the third and fourth regions. Since it flows in the first region 10 in the thickness direction of the first region 10 between 30 and 40, it is called a vertical type or a vertical type. On the other hand, there is also a lateral type or a horizontal type in which the fourth region 40 is provided on the same main surface side of the first region 10 in a side-by-side relationship with the second region 20. Although such surge protection elements do not greatly differ in terms of operation principle, in the present invention, such lateral surge protection elements are out of the scope of application and will not be described in detail.
【００３６】こうしたサージ防護素子のサージ吸収動作
につき説明するに、第一、第二電極E1，E2間にサージ電
圧が印加され、それが第一領域10と第二領域20との間の
pn接合（整流性接合）に逆バイアスを印加する位相（各
領域が図示の導電型関係である場合には第一電極E1の側
が正となる位相）で、かつ、所定の大きさ以上のもので
あるならば、当該第一、第二領域10，20間のpn接合にお
ける空乏層の上方端部が第三領域30に達してパンチスル
ーする状態が生起する。この空乏層は第一領域にも伸び
るが、第二領域20を低濃度不純物領域とするのが望まし
いのは、このときの空乏層の第三領域30方向の伸びの割
合を大きくするためである。To explain the surge absorbing operation of the surge protection element, a surge voltage is applied between the first and second electrodes E1 and E2, and the surge voltage is applied between the first region 10 and the second region 20.
A phase in which a reverse bias is applied to a pn junction (rectifying junction) (a phase where the side of the first electrode E1 is positive when the respective regions are of the conductivity type shown in the figure) and a predetermined size or more If, the upper end of the depletion layer in the pn junction between the first and second regions 10 and 20 reaches the third region 30 and a punch-through state occurs. Although the depletion layer also extends to the first region, it is desirable to make the second region 20 a low-concentration impurity region in order to increase the rate of extension of the depletion layer in the direction of the third region 30 at this time. .
【００３７】このようなパンチスルーメカニズムが生ず
ると、このときに順バイアスとなっている第四、第一領
域40，10間の少数キャリア注入接合（この場合は整流性
もあるpn接合）を介して第四領域40から第一領域10中に
注入された当該第一領域10にとっての少数キャリアは、
第三領域30から第二領域20をパンチスルーして第一領域
10に流れ込んできた異極性キャリアと一部は結合して消
滅するが、多くは空間電荷層となっている第二領域20に
も到達し、さらに、第二領域20の表面に接触している第
一電極E1との間で電流経路が確立している結果、サージ
印加による電界の存在の下で第三領域30の下面をなめる
ようにしながら横方向に移動し、第二領域20の表面に接
触している第一電極E1に至る。これにより、素子電流と
してサージを吸収した結果の電流Isrgが第一、第二電極
E1，E2にて流れ始める。こうした動作の開始電圧が、図
示のサージ防護素子の電圧対電流(V−I)特性例を示す図
18において電圧軸上で「降伏電圧Ｖbr」と示された点に
相当する。降伏電圧は「動作電圧」と呼ばれることもあ
る。When such a punch-through mechanism occurs, a minority carrier injection junction (in this case, a rectifying pn junction) between the fourth and first regions 40 and 10, which is forward biased at this time, occurs. Minority carriers for the first region 10 injected into the first region 10 from the fourth region 40,
Punch through the second area 20 from the third area 30 to the first area
Some of the heteropolar carriers that have flowed into 10 are bound and disappear, but many reach the second region 20 that is a space charge layer, and further contact the surface of the second region 20 As a result of the establishment of the current path between the first electrode E1 and the lateral movement while licking the lower surface of the third region 30 in the presence of an electric field due to surge application, the surface of the second region 20 The contact reaches the first electrode E1. As a result, the current Isrg resulting from the absorption of the surge as the element current is reduced by the first and second electrodes.
It starts to flow at E1 and E2. A diagram showing an example of a voltage-current (V-I) characteristic of the surge protection element shown in FIG.
18 corresponds to the point indicated as “breakdown voltage Vbr” on the voltage axis. The breakdown voltage is sometimes called “operating voltage”.
【００３８】第四領域40からの少数キャリア流が発生す
ると、例え第二領域20と第三領域30とが第一電極E1によ
り、それらの表面では互いに電気的に短絡されていて
も、図18中、電流軸の正方向に向かって急に立ち上がっ
て行く特性曲線部分に示されるように、第二領域20を介
して流れ始めて以降、増加して行く素子電流の電流値と
当該素子電流の第二領域20内における電流経路に沿った
抵抗値との積である電圧値（第二領域内の電圧降下）
が、当該第二領域20と第三領域30により構成される少数
キャリア注入接合（図示の場合はpn接合）の順方向電圧
に等しくなった部位からこの接合がターンオンして行
き、第三領域30から第二領域20に対し、第二領域20にと
っての少数キャリアの注入が起こる。そして、この第二
領域20への少数キャリアの注入は、結果として第一、第
二電極E1，E2間に流れる素子電流のさらなる増大を招く
ため、これがまた第四領域40から第一領域10への少数キ
ャリア注入を促進し、第二、第三領域12，13間の少数キ
ャリア注入接合のターンオンする部位を広げて行くとい
う正帰還現象を招き、やがてこの少数キャリア注入接合
が実質的に少なくともそのほぼ全面のターンオンに至る
と、素子内部の主電流通路が確立し、第三、第四領域3
0，40間にて大電流を吸収し得るようになる。When the minority carrier flow from the fourth region 40 occurs, even if the second region 20 and the third region 30 are electrically short-circuited to each other on their surfaces by the first electrode E1, FIG. In the middle, as shown in a characteristic curve portion rising sharply in the positive direction of the current axis, after starting to flow through the second region 20, the current value of the increasing device current and the Voltage value which is the product of the resistance value along the current path in the two regions 20 (voltage drop in the second region)
However, the junction is turned on from the portion where the forward voltage of the minority carrier injection junction (pn junction in the illustrated case) formed by the second region 20 and the third region 30 is equal to that of the third region 30. Then, minority carriers are injected into the second region 20 for the second region 20. The injection of the minority carriers into the second region 20 results in a further increase in the device current flowing between the first and second electrodes E1 and E2. Of the minority carrier injection junction between the second and third regions 12 and 13 to increase the turn-on portion of the minority carrier injection junction. When the entire surface is turned on, the main current path inside the device is established, and the third and fourth regions 3
A large current can be absorbed between 0 and 40.
【００３９】従って、図18に示されている特性図で見る
と、第一、第二電極E1，E2間に「ブレークオーバ電流Ｉ
bo」として示されたある値以上の素子電流Isrgが流れた
ときに素子内部で正帰還現象が生じたことの表れとして
負性抵抗特性が生じ、第一、第二電極E1，E2間に表れる
素子両端電圧は、ブレークオーバを開始した時の電圧値
である「ブレークオーバ電圧Ｖbo」よりも低く、さらに
は最初に降伏を開始した時の降伏電圧Ｖbrよりも低い
「オン電圧Ｖon」に移行することができ、これにより、
素子の発熱を抑えながら大きなサージ電流Isrgの吸収が
可能となる。オン電圧Ｖonは、以前は「クランプ電圧」
と呼ばれていたこともある。また、こうしたサージ防護
素子により、第一、第二電極E1，E2を介して吸収可能な
最大電流値が一般に「サージ耐量Ｉpp」と呼ばれ、ター
ンオンした素子がそのオン状態を維持するに必要な最小
の素子電流値が一般に「保持電流Ih」と呼ばれる。Therefore, in the characteristic diagram shown in FIG. 18, the "breakover current I
When a device current Isrg exceeding a certain value indicated as “bo” flows, a negative resistance characteristic occurs as a sign of the occurrence of a positive feedback phenomenon inside the device and appears between the first and second electrodes E1 and E2. The voltage between both ends of the element shifts to an “on voltage Von” that is lower than the “breakover voltage Vbo” that is the voltage value at the time of starting the breakover, and that is lower than the breakdown voltage Vbr when the breakdown starts first. This allows
A large surge current Isrg can be absorbed while suppressing heat generation of the element. The ON voltage Von used to be the "clamp voltage"
It was sometimes called. The maximum current value that can be absorbed through the first and second electrodes E1 and E2 by such a surge protection element is generally called "surge tolerance Ipp", and the turned-on element is required to maintain its on state. The minimum element current value is generally called “holding current Ih”.
【００４０】図示のように第二領域20と第三領域30とを
第一電極E1にてそれらの表面で短絡するのではなく、そ
れらからそれぞれ独立に端子を取出し、素子の外部にて
短絡した場合にも上記の動作は基本的には生起する。し
かし、そうすると当該短絡線路ないし短絡手段に見込ま
れる抵抗値やインダクタンス値の如何に応じ、印加され
るサージの立ち上がり時の電圧の時間微分値（dV／dt）
の大きさによって降伏電圧Ｖbr(ひいてはブレークオー
バ電圧Ｖbo)がかなり変動する可能性が高い。換言する
と、図示のように第二領域20と第三領域30とが第一電極
E1によってそれらの表面において短絡されていれば、そ
うした恐れは低減され、降伏電圧Ｖbr(ブレークオーバ
電圧Ｖbo)の安定化を図ることができる。As shown in the figure, the second region 20 and the third region 30 were not short-circuited at the first electrode E1 on their surfaces, but the terminals were independently taken out of them and short-circuited outside the device. In such a case, the above operation basically occurs. However, if so, the time differential value (dV / dt) of the voltage at the time of the rise of the applied surge depends on the resistance value and the inductance value expected for the short-circuit line or the short-circuit means.
It is highly possible that the breakdown voltage Vbr (and thus the breakover voltage Vbo) will fluctuate considerably depending on the magnitude of. In other words, as shown, the second region 20 and the third region 30 are
If these surfaces are short-circuited by E1, such fear is reduced, and the breakdown voltage Vbr (breakover voltage Vbo) can be stabilized.
【００４１】しかるに、上述の説明からして、図示され
ているサージ防護素子においては、吸収の対象となるサ
ージの極性が特定されていることが分かる。つまり、各
領域に関する図示の導電型関係では第一電極E1の側が正
となる極性のサージでなければブレークオーバ特性をも
ってこのサージ電流を吸収することができない。その意
味で、図示の素子は、吸収し得るサージの極性に関して
限定のある片極性ないし「ユニポーラ」なサージ防護素
子である。これに対し、サージの極性の如何にかかわら
ず、第一、第二電極E1，E2のいずれが正となる極性のサ
ージでも共に吸収可能な「バイポーラ」サージ防護素子
も、図中にて仮想線で示す第五領域50を追加することで
提供可能となる。However, from the above description, it can be seen that the polarity of the surge to be absorbed is specified in the illustrated surge protection element. In other words, in the illustrated conductivity type relationship for each region, the surge current cannot be absorbed with a breakover characteristic unless the first electrode E1 has a positive polarity surge. In that sense, the illustrated device is a unipolar or "unipolar" surge protection device that has a limited polarity of the surge that can be absorbed. On the other hand, regardless of the polarity of the surge, the "bipolar" surge protection element, which can absorb both positive and negative polarities of the first and second electrodes E1 and E2, is also shown by a virtual line in the figure. It can be provided by adding a fifth region 50 indicated by.
【００４２】すなわち、第四領域40を第二領域20と同様
の半導体領域として寸法的にも物性的にも同等の領域と
し、この中に作り込む第五領域50をやはり第三領域30と
寸法的にも物性的にも同等の半導体領域とすれば、図示
の素子は第二電極E2の方が正となる極性のサージに関
し、これまで説明してきた第二領域20の機能を第四領域
40が、第三領域30の機能を第五領域50がそれぞれ営むこ
とになり、メカニズム自体としては同様の原理により、
当該逆極性サージを吸収可能となる。この場合の動作曲
線は図18において実線で示した第一象現における特性図
を原点対象にしたものとなり、第三象現に仮想線で示す
ようになる。That is, the fourth region 40 is a semiconductor region similar to the second region 20 and has the same dimensions and physical properties, and the fifth region 50 formed therein is also the same as the third region 30. Assuming that the semiconductor region is the same in terms of physical properties and physical properties, the illustrated device relates to the surge of the polarity in which the second electrode E2 is more positive, and the function of the second region 20 described so far is the fourth region.
40, the fifth area 50 will perform the function of the third area 30, respectively, according to the same principle as the mechanism itself,
The reverse polarity surge can be absorbed. The operation curve in this case is obtained by setting the characteristic diagram of the first quadrant indicated by the solid line in FIG. 18 as the origin, and is indicated by a virtual line in the third quadrant.
【００４３】さて、従来は、こうしたサージ防護素子の
第一領域10の厚みは提供される半導体ウエハの厚みdoそ
のものであり、従って、薄くても 500μm、厚ければ既
述のように 600μm から 800μm 以上にも昇ろうかとい
う厚みは、作製される素子の特性には悪影響を及ぼして
いたことが多い。Conventionally, the thickness of the first region 10 of such a surge protection element is the thickness do of the semiconductor wafer to be provided. Therefore, the thickness is 500 μm at the minimum and 600 μm to 800 μm as described above if the thickness is large. In many cases, the thickness of the element to be raised has an adverse effect on the characteristics of the device to be manufactured.
【００４４】図３には、基板ウエハの厚みdoを薄層化す
ることなく、そのまま素子を作りこんだ場合の当該基板
ウエハの厚みdoとオン電圧の関係がサージ防護素子に通
電されるサージ電流Isrgの値をパラメータとして示され
ている。1A程度の小電流通電時には基板ウエハの厚み増
加による基板抵抗の増加、ひいてはオン電圧Ｖonの増加
傾向は、基板内部における電圧効果の増し分が小さいた
めに余り顕著には見えて来ない。しかし、実働下での条
件に近くなってくる100A（at 10/1000μs）以上ともな
ると、厚みの増加はオン電圧Ｖonの増加にかなりな影響
を及ぼす。FIG. 3 shows the relationship between the thickness do of the substrate wafer and the on-state voltage when the device is fabricated without reducing the thickness do of the substrate wafer, and the surge current flowing through the surge protection device. The value of Isrg is shown as a parameter. When a small current of about 1 A is applied, the increase in the substrate resistance due to the increase in the thickness of the substrate wafer and the increase in the on-state voltage Von are not so remarkable because the increase in the voltage effect inside the substrate is small. However, at 100 A (at 10/1000 μs) or more, which is close to the condition under actual operation, the increase in the thickness has a considerable effect on the increase in the on-voltage Von.
【００４５】例えば、550μm 厚の基板ウエハを用いた
素子で250Aのサージ電流を吸収するにはオン電圧は 33V
程度と高くなるが、400μm 基板ならば 17V程度と略々
半減することになる。従って、この事実は、本発明はこ
のようなサージ防護素子に対し、如何に有用に適用し得
るかを示している。既述したように、本発明では意図的
に素子作製領域を薄層化し、かつ、その厚さの低減程度
は 400μm はおろか、要すれば数十μm 程度にまで低減
できるのであるから、オン電圧Ｖonも必要に応じ数Ｖ以
下には容易にできる。ただ、余り低すぎると、却って接
続している外部回路系に誤動作を生ずる場合も考えられ
るため、要求されるオン電圧には下限値を設定した方が
良いときには、その値を満たす薄さに留めればよい。こ
れは換言すれば、機械的な強度を薄層化部分周囲の厚い
部分で保ちながら、薄層化部分の厚みdsの調整により任
意所望のオン電圧に調整、制御可能なことを意味してい
る。For example, in order to absorb a surge current of 250 A in an element using a substrate wafer having a thickness of 550 μm, the ON voltage is 33 V
Although it is as high as about 17V, it is almost halved to about 17V for a 400μm substrate. Therefore, this fact shows how usefully the present invention can be applied to such a surge protection device. As described above, in the present invention, the device fabrication region is intentionally made thinner and the thickness can be reduced not only to 400 μm but also to several tens μm if necessary. Von can be easily reduced to several volts or less as required. However, if the voltage is too low, malfunction may occur on the connected external circuit system, so if it is better to set a lower limit for the required on-voltage, it is necessary to keep it thin enough to satisfy that value. Just do it. In other words, while maintaining the mechanical strength in the thick portion around the thinned portion, it can be adjusted and controlled to any desired on-voltage by adjusting the thickness ds of the thinned portion. .
【００４６】図２は、図17に示した従来のサージ防護素
子を本発明に従って改良した場合の基本的な断面構造が
示されている。図17中におけると同一符号の要素は同一
の要素を示し、第三領域30と同等の第五領域50（仮想線
で図示）を設ければ両極性のサージを吸収可能な素子と
なるし、そうでなければ片極性用となる。いずれにして
も構造関係やサージ吸収のメカニズム自体は既述した従
来に即しての説明と同様となるので再度の説明は控え
る。本発明による特徴的な点は、少なくとも凹部Ｕを形
成するようにしてもともとの厚みdoを厚みdsにまで薄層
化された半導体ウエハ10の領域部分にサージ防護素子が
作り込まれていることで、当該厚みdsの調整で、様々な
素子特性、例えばまず、オン電圧Ｖonを必要な値に規定
することができる。さらに言うなら、オン電圧Ｖonの異
なるサージ防護素子が要求された場合にも、本発明に従
えば、領域作製パラメータは寸法的にも物性的にも同一
としたまま、素子作り込みの前の薄層化工程において単
に基板厚dsをその要求されたオン電圧Ｖonを満たすよう
に変えるだけで良い，ということも言える。少なくとも
100μm 程度には容易に薄層化でき、20μm 程度にする
ことも可能である。FIG. 2 shows a basic sectional structure when the conventional surge protection element shown in FIG. 17 is improved according to the present invention. Elements having the same reference numerals as those in FIG. 17 indicate the same elements, and if a fifth area 50 (shown by a phantom line) equivalent to the third area 30 is provided, the element can absorb bipolar surges. Otherwise, it is for one polarity. In any case, the structural relationship and the surge absorption mechanism itself are the same as those described in the related art described above, and will not be described again. A characteristic point of the present invention is that a surge protection element is formed in a region portion of the semiconductor wafer 10 in which at least the concave portion U is formed and the original thickness do is reduced to the thickness ds. By adjusting the thickness ds, various device characteristics, for example, first, the ON voltage Von can be specified to a required value. More specifically, even when a surge protection element having a different on-voltage Von is required, according to the present invention, the area preparation parameters are the same both in terms of dimensions and physical properties, and the thin film before the element is formed. It can be said that in the layering process, the substrate thickness ds may be simply changed so as to satisfy the required on-voltage Von. at least
The thickness can be easily reduced to about 100 μm, and can be reduced to about 20 μm.
【００４７】実例を挙げるならば、製造パラメータや測
定パラメータは同一として、550μm厚の基板をそのまま
用いてそこに作製したサージ防護素子と、本発明により
厚みを 100μm にまで薄層化した部分に作り込んだサー
ジ防護素子とでは、前者のオン電圧Ｖonが直流印加時に
9V、サージ印加時に 28Vであったのに対し、後者の本発
明に従ったものでは直流印加時に2V、サージ印加時に3V
にまで低減し得、大幅な特性向上が得られている。ただ
し、先にも述べたように、オン電圧Ｖonに下限値か定め
られている場合には、その要求を満たすように薄層化の
程度を低く留めれば良い。To give an actual example, assuming that the manufacturing parameters and the measurement parameters are the same, a surge protection element manufactured using a substrate having a thickness of 550 μm as it is and a part thinned to 100 μm according to the present invention are formed. With the surge protection element inserted, the ON voltage Von
9 V and 28 V when a surge was applied, whereas the latter according to the present invention 2 V when a DC was applied and 3 V when a surge was applied
, And a significant improvement in characteristics has been obtained. However, as described above, when the lower limit value is set for the ON voltage Von, the degree of thinning may be reduced to satisfy the requirement.
【００４８】厚みdsの調整ないし制御は、サージ防護素
子のさらに他の素子特性の変更ないし調整、規定に利用
できる。例えば図４は、やはり半導体基板ウエハの厚み
doを薄層化することなく、厚い所にそのまま素子を作り
こんだ従来例における当該基板ウエハの厚みdoとサージ
印加時のブレークオーバ電圧Ｖboとの関係をサージ防護
素子に通電されるサージ電流Isrgの値をパラメータとし
て示したものである。明らかな通り、サージ印加時のブ
レークオーバ電圧Ｖboも基板の厚みdoによって大幅に変
わり、250A通電時で見てみると 400μm 厚の時の値215V
弱から 550μm厚のときの265V程度と、相当な幅があ
る。これは、外部回路にこれ以上の高さの電圧は印加し
てはいけないとする「制限電圧」との関係でも重要な意
味があり、厚みが厚いと、要求される制限電圧を満足し
得ない事態も起こり得る。制限電圧については他のパラ
メータにより調整可能にしても、基本的なサージ吸収性
能を少し落とさねばならない場合もある。これに対し、
本発明を適用すれば、ブレークオーバ電圧Ｖboを必要な
値にするのに、薄層化部分の厚みdsの調整だけでも良い
ことになり、これは大きな利点である。The adjustment or control of the thickness ds can be used for changing, adjusting, or defining still another element characteristic of the surge protection element. For example, FIG. 4 also shows the thickness of the semiconductor substrate wafer.
The relationship between the thickness do of the substrate wafer and the breakover voltage Vbo at the time of applying a surge in a conventional example in which the element is directly formed in a thick place without making the do layer thinner is a surge current Isrg applied to the surge protection element. Is shown as a parameter. As is evident, the breakover voltage Vbo at the time of applying a surge also changes greatly depending on the thickness do of the substrate.
There is a considerable width from low to about 265 V when the thickness is 550 μm. This has an important meaning in relation to the "limit voltage" that a voltage higher than this must not be applied to the external circuit, and if the thickness is large, the required limit voltage cannot be satisfied Things can happen. Even if the limiting voltage can be adjusted by other parameters, the basic surge absorbing performance may have to be slightly reduced. In contrast,
If the present invention is applied, only the adjustment of the thickness ds of the thinned portion may be required to set the breakover voltage Vbo to a required value, which is a great advantage.
【００４９】代表的にブレークオーバ電圧Ｖboについて
みてみるに、やはり上述の実例におけると同様、製造パ
ラメータや測定パラメータは同一として、550μm 厚の
基板をそのまま用いてそこに作製したサージ防護素子
と、本発明により厚みを 100μm にまで薄層化した部分
に作り込んだサージ防護素子とでは、前者のブレークオ
ーバ電圧Ｖboが直流印加時に200V、サージ印加時に265V
であったのに対し、後者の本発明に従ったものでは、直
流印加時においては同じ値200Vであるが、実働条件下の
サージ印加時には215Vにまで低減し得、これも十分にお
おきな応答特性の向上効果が得られた。Referring to the breakover voltage Vbo representatively, as in the case of the above-described embodiment, the same manufacturing parameters and measurement parameters are used, and a surge protection element manufactured therewith using a 550 μm thick substrate as it is, With the surge protection element built in the part thinned to 100 μm by the invention, the former breakover voltage Vbo is 200 V when DC is applied, and 265 V when surge is applied.
On the other hand, in the case of the latter according to the present invention, the same value is 200 V when DC is applied, but it can be reduced to 215 V when a surge is applied under actual operating conditions, which also has a sufficiently large response characteristic. The effect of improvement was obtained.
【００５０】サージ耐量Ｉppについても、本発明による
と有効な制御調整が図れる。図５には、半導体ウエハに
作り込んだサージ防護素子の基板厚の相違による比較結
果を示しており、当該サージ防護素子のサージ耐量Ｉpp
は基板厚doが 350μm の時の280A程度から、550μm 厚
では150A程度にまで低下してしまっている。この特性を
取った素子のオン電圧Ｖonも併記してあるが、やはり10
0Aサージ通電時では7.5V程度から 17.5V程度までと、大
きく変わってしまっている。これが本発明によれば、素
子を作り込む領域の厚みdsは上述の 350μm はもとよ
り、100μm 程度から20μm 程度にまでも薄層化し得る
ので、他の条件を同じとしても大幅なサージ耐量の向上
を見込むことができる。According to the present invention, effective control adjustment can be performed for the surge withstand amount Ipp. FIG. 5 shows a comparison result according to the difference in the substrate thickness of the surge protection element formed on the semiconductor wafer.
Has decreased from about 280 A when the substrate thickness do is 350 μm to about 150 A when the substrate thickness is 550 μm. The ON voltage Von of the element having this characteristic is also shown.
At the time of 0A surge current, it changed greatly from about 7.5V to about 17.5V. According to the present invention, the thickness ds of the region in which the element is formed can be made as thin as about 100 μm to about 20 μm in addition to the above-mentioned 350 μm. Can be expected.
【００５１】やはり先と同様、実際に比較をしてみた
所、製造パラメータや測定パラメータは同一として、55
0μm 厚の基板をそのまま用いてそこに作製したサージ
防護素子と、本発明により厚みを 100μm にまで薄層化
した部分に作り込んだサージ防護素子とでは、前者のサ
ージ耐量Ｉppが180A程度しかなかったのに対し、本発明
に従ったものでは430Aと、大幅な向上が認められてい
る。As before, when the actual comparison was made, the production parameters and the measurement parameters were assumed to be the same,
The surge protection device fabricated using a 0 μm thick substrate as it is and the surge protection device fabricated in the thinned portion to 100 μm according to the present invention have a surge withstand capability Ipp of only about 180 A. On the other hand, in accordance with the present invention, a significant improvement of 430 A was recognized.
【００５２】なお、先に少し制限電圧に関し述べたが、
これはブレークオーバ電圧Ｖboが、印加されるサージの
急峻度（dV／dt）により変調されたものと考えることも
できる。例えば10／1000μs で規格化されたときのブレ
ークオーバ電圧Ｖboが設計仕様値160Vである素子につい
て、サージの急峻度を0.6KV/μs から3.2KV/μs の間で
変化させた所、ブレークオーバ電圧は162Vから204Vにま
で変化した。これは、厚みが厚いと少数キャリアが第三
領域30から第二領域20に到達するのにサージの立ち上が
りに比べて時間が掛かり、直ぐにブレークオーバできな
いために初期のパンチスルーによる多数キャリア電流が
ひたすら増してゆき、基板厚み方向の電流抵抗積で素子
両端電圧が上がってしまうためであるが、例えばこのサ
ージ防護素子により保護されるべき外部回路の制限電圧
がその間の値であった場合、このサージ防護素子は安心
して使えないということになる。ブレークオーバ電流Ｉ
boもかなり大きく変わり、1A程度から4A程度にまで増加
し、これも望ましくない結果を招き兼ねない。しかし、
本発明によれば、制限電圧やブレークオーバ電流も薄層
化部分の厚みdsにより調整、制御可能となる。Although the limiting voltage has been described a little earlier,
This can be considered that the breakover voltage Vbo is modulated by the steepness (dV / dt) of the applied surge. For example, for a device whose breakover voltage Vbo when normalized at 10/1000 μs is the design specification value of 160 V, the surge steepness was changed from 0.6 KV / μs to 3.2 KV / μs. Changed from 162V to 204V. This is because when the thickness is large, it takes time for the minority carriers to reach the second region 20 from the third region 30 as compared with the rise of the surge, and the break-over cannot be performed immediately. This is because the voltage across the element increases due to the current resistance product in the thickness direction of the substrate.For example, if the limiting voltage of the external circuit to be protected by the surge protection element is a value between the limits, This means that the protective element cannot be used safely. Breakover current I
bo also varies considerably, increasing from about 1A to about 4A, which can also have undesirable consequences. But,
According to the present invention, the limiting voltage and the breakover current can be adjusted and controlled by the thickness ds of the thinned portion.
【００５３】特に、上述のようにサージ急峻度の変化に
対し、サージ印加時のブレークオーバ電圧の上昇率が大
きい（変化の幅が大きい）のが問題であり、できればサ
ージ急峻度に依らず極力一定の値であることが望ましい
のであるが、本発明に従い基板厚を部分的に薄くした領
域に素子を作り込むと、その上昇率を大幅に低減させる
ことができる。なお、ブレークオーバ電流Ｉboが第一領
域10の厚みdsにより変更、調整可能となり得ると同様、
保持電流Ihも調整可能である。In particular, as described above, there is a problem that the rate of increase of the breakover voltage when a surge is applied is large (the width of change is large) with respect to the change in the surge steepness. It is desirable that the value be a constant value. However, if the element is formed in a region where the substrate is partially thinned according to the present invention, the rate of increase can be significantly reduced. Incidentally, similarly to the case where the breakover current Ibo can be changed and adjusted by the thickness ds of the first region 10,
The holding current Ih is also adjustable.
【００５４】以下、本発明の他の実施形態につき説明す
るが、同一の符号は同様ないし同一でよい構成子を示
し、特に説明しないものは他で説明した所を援用できる
ものである。まず図６、７は、本発明半導体素子100 と
して同じくサージ防護素子を例に取り、本発明に従って
薄層化部分を作る時の他の実施形態を示している。図６
では、図２において凹部Ｕの形成されていたウエハ主面
とは反対側に凹部Ｕを形成した場合が示されており、図
７では両主面側に凹部Ｕを形成した場合が示されてい
る。もちろん、製作の都合や加工装置の都合、パッケー
ジングの都合等に併せて任意の形態を取ってよい。この
ことは、後述する実施形態を含め、他の種類の半導体素
子に本発明を適用する場合も同様である。Hereinafter, other embodiments of the present invention will be described. The same reference numerals denote the same or similar components, and components which are not particularly described can use the portions described elsewhere. 6 and 7 show another embodiment in which a thinned portion is formed in accordance with the present invention, taking a surge protection element as an example of the semiconductor element 100 of the present invention. FIG.
FIG. 2 shows a case where the concave portion U is formed on the side opposite to the wafer main surface where the concave portion U is formed, and FIG. 7 shows a case where the concave portion U is formed on both main surface sides. I have. Of course, an arbitrary form may be adopted in accordance with the convenience of manufacturing, the convenience of a processing device, the convenience of packaging, and the like. This is the same when the present invention is applied to other types of semiconductor devices, including the embodiments described later.
【００５５】また、図６，７では、それぞれの中で仮想
線で示しているように、両極性サージ吸収用サージ防護
素子100 を構成するために第五領域50を設ける場合に
も、これを複数の部分領域から構成して並設させ、か
つ、望ましくは対向する第三領域もそのようにした上
で、さらに平面的に見てこれら第三、第五領域30，50を
直交させた場合も示している。このようにすると、先掲
の公知文献中にも認められるように、基板内キャリア流
を均一化することができ、より安定な動作を見込むこと
ができる。In FIGS. 6 and 7, when the fifth region 50 is provided to constitute the bipolar surge absorbing surge protection element 100 as shown by the phantom line in each case, the fifth region 50 is also provided. When the third and fifth regions 30 and 50 are orthogonally viewed in a plan view, after the plurality of partial regions are arranged side by side, and desirably the third region facing the same is also arranged in the same manner. Also shown. This makes it possible to make the carrier flow in the substrate uniform, as expected in the above-mentioned known documents, and to expect more stable operation.
【００５６】図８の素子100 はこれまで述べてきたサー
ジ防護素子100 の少し異なる改変例であって、ここでは
第五領域50は第一領域10と同一の第一導電型で、望まし
くは少し高濃度の領域であり、直接に第一領域10に接触
する関係で設けられている。第一領域10の導電型と異な
る第二の導電型の第四領域40は第一導電型の第三領域30
と平面的に見て交差する関係で複数個に並設されている
（従って第三領域30もそうである）。これらの構造的特
徴は片極性用のサージ防護素子としての改良に寄与し、
後者の特徴はすでに述べたように基板内キャリア流を均
一化するためであるが、前者については下記の通りであ
る。The device 100 of FIG. 8 is a slightly different modification of the surge protection device 100 described above, wherein the fifth region 50 is of the same first conductivity type as the first region 10 and preferably is slightly different. It is a high-concentration area, and is provided in a relationship of directly contacting the first area 10. A fourth region 40 of a second conductivity type different from the conductivity type of the first region 10 is a third region 30 of the first conductivity type.
Are arranged side by side in a relationship of crossing in plan view (therefore, the third region 30 is also included). These structural features contribute to the improvement as a surge protection element for unipolar,
The latter feature is to make the carrier flow in the substrate uniform as described above, while the former is as follows.
【００５７】この種の縦型サージ防護素子では、それが
正しい動作をしているときには、そのときの条件に応じ
た直流印加時のブレークオーバ電圧Ｖbo 以下の絶対値
電圧を持つサージには応答しない筈である。ところが、
第四領域40の側で第一領域10にオーミック接触する第二
電極E2を持たない素子構造では、第一、第二電極E1，E2
間に印加されたサージ電圧が直流印加時のブレークオー
バ電圧Ｖbo よりも絶対値で小さい範囲内にあるにもか
かわらず、時としてブレークオーバしてしまう誤動作を
起こすことがあった。When this type of vertical surge protection element is operating properly, it does not respond to a surge having an absolute value voltage equal to or lower than the breakover voltage Vbo when DC is applied according to the conditions at that time. It should be. However,
In an element structure having no second electrode E2 in ohmic contact with the first region 10 on the side of the fourth region 40, the first and second electrodes E1, E2
Even though the surge voltage applied during this time is in a range that is smaller in absolute value than the breakover voltage Vbo when DC is applied, a malfunction sometimes occurs in which a breakover occurs.
【００５８】つまり、第一領域10と第二領域20とにより
形成され、サージが印加された時に逆バイアスされるpn
接合には、通常、接合容量Cjが見込まれるので、第一、
第二電極E1，E2間に電圧立ち上がりの時間微分値がdV／
dtのサージが印加されると、この接合容量Cjを充電する
過渡的な電流として、iT＝（dV／dt）Cjなる変位電流iT
が流れる。この式における接合容量Cjは、サージ耐量を
十分大きく取るために各領域を面積的に大きくすると、
それに連れてかなり大きくなる場合が多く、例えば 100
pF程度からそれ以上の値になることも普通に考えられ
る。一方、種々のサージの性質や振舞いについては既に
従来からも詳しい考察、研究が多岐に亙って為されてお
り、その結果からすれば、例えば通信線路への雷サージ
の印加時等にあっては回路系への誘導ノイズ電圧値の波
高値こそ、よしんば低くても、サージの鋭さ（dV／dt）
としては 1KV／μS 程度位までの値が考えられる。従っ
て、これらの値を上式に代入すると明らかな通り、接合
容量を充電する過渡的な電流の値iTは 100mA程度になり
得、dV／dt値が大きくなればもっと大きくなる。That is, the pn formed by the first region 10 and the second region 20 and reversely biased when a surge is applied
In the junction, the junction capacitance Cj is usually expected, so the first,
The time differential value of the voltage rise between the second electrodes E1 and E2 is dV /
When a surge of dt is applied, a displacement current iT = (dV / dt) Cj is used as a transient current for charging the junction capacitance Cj.
Flows. The junction capacitance Cj in this equation is:
It often grows considerably, for example 100
It is usually conceivable that the value will be about pF or more. On the other hand, the nature and behavior of various surges have been studied and studied in detail in the past, and the results show that, for example, when a lightning surge is applied to a communication line. Is the sharpness of the surge (dV / dt), even if the peak value of the induced noise voltage to the circuit system is low
The value can be up to about 1KV / μS. Therefore, when these values are substituted into the above equation, it is clear that the value iT of the transient current for charging the junction capacitance can be about 100 mA, and becomes larger as the dV / dt value increases.
【００５９】一方で、本発明でも指向しているように、
高速動作の要求に応ずるため、第一領域10の厚みdsを薄
くして第四領域40と第二領域20との距離をかなり短く採
るように図ると、ブレークオーバ電流Ｉboの値を余り大
きく採れなくなる傾向が出てくることもあり、絶対的な
意味では製造パラメータによるばらつきも十分満足な程
に小さいとは言えないこと等から、ブレークオーバ電流
Ｉboの値が、上記の式で求められるサージ印加時のその
ときどきの変位電流値iTと対して変わらない程度に、な
いしはそれ以下にさえなることがある。On the other hand, as is intended in the present invention,
If the thickness ds of the first region 10 is reduced and the distance between the fourth region 40 and the second region 20 is reduced to meet the demand for high-speed operation, the value of the breakover current Ibo can be set too large. In some cases, the variation due to the manufacturing parameters cannot be said to be sufficiently small in an absolute sense. Therefore, the value of the breakover current Ibo is determined by the above equation. The displacement current value iT at that time may be equal to or less than the current displacement current value iT.
【００６０】こうしたことが複合的な要因となって、サ
ージの尖頭電圧値こそ、設計上のブレークオーバ電圧Ｖ
bo には至らない、従って特に吸収する必要もない「小
さなサージ」であるにもかかわらず、その立ち上がりが
極めて急峻で、電圧の時間微分値dV／dtがかなり高いサ
ージであると、素子をブレークオーバさせる現象を生じ
ることがある。図18の特性図上で言えば、そのような誤
動作が起きているときの実効的なブレークオーバ電圧Ｖ
bo は、当該特性図上に示されている値よりかなり小さ
い方（左側）に移行したに等価となる。These factors are complex factors, and the peak voltage value of the surge is the only breakover voltage V in the design.
Despite being a "small surge" that does not reach bo and therefore does not need to be absorbed, the rise is extremely steep and the voltage time derivative dV / dt is a very high surge. There is a case where a phenomenon of over-running occurs. In the characteristic diagram of FIG. 18, when such a malfunction occurs, the effective breakover voltage V
bo is equivalent to shifting to a value significantly smaller (left side) than the value shown on the characteristic diagram.
【００６１】これに対し、図８に示されているように、
第四領域40に電気的に接続している第二電極E2が、同時
にまた、第四領域40の近傍において望ましくは第一領域
と同じ導電型の第五領域50を介し第一領域10にも電気的
に導通していると、第一領域10と第二領域20とを逆バイ
アスする極性のサージが印加され、従って第一領域10と
第四領域40との少数キャリア注入接合が順バイアスされ
る関係となる時にも、当該接合に順方向電圧が印加され
てこれがターンオンする前に、第二電極E2からオーミッ
ク接触領域50を介し第一領域10中に当該第一領域10にと
っての多数キャリアを流し込むことができ、第一領域10
と第二領域20とで構成されるpn接合の接合容量Cjを速や
かに充電し得るようになり、もってdV／dt耐性が高めら
れる。第五領域50を第一領域10と同一導電型の高濃度領
域とするのは、ここでのオーミック接触特性を高めるた
めに望ましい配慮である。しかし、原理的には特に高濃
度である必要はなく、さらには第五領域50がなくて、第
二電極E2が直接に第一領域10に接触、導通する部分を持
っていても良い。On the other hand, as shown in FIG.
The second electrode E2 electrically connected to the fourth region 40 is also simultaneously connected to the first region 10 via the fifth region 50 having the same conductivity type as the first region, preferably in the vicinity of the fourth region 40. When electrically conducting, a surge having a polarity that reversely biases the first region 10 and the second region 20 is applied, so that the minority carrier injection junction between the first region 10 and the fourth region 40 is forward-biased. Also, when a forward voltage is applied to the junction and the turn-on is performed, majority carriers for the first region 10 from the second electrode E2 into the first region 10 via the ohmic contact region 50 before the turn-on is performed. Can be poured into the first area 10
And the junction capacitance Cj of the pn junction constituted by the second region 20 can be quickly charged, thereby improving the dV / dt resistance. Making the fifth region 50 a high-concentration region of the same conductivity type as the first region 10 is a desirable consideration in order to enhance the ohmic contact characteristics here. However, in principle, the concentration does not need to be particularly high. Further, the fifth region 50 may be omitted, and the second electrode E2 may have a portion that directly contacts and conducts with the first region 10.
【００６２】もちろん、こうした接合容量充電のための
当初の第一領域10への多数キャリアの注入という現象
も、すでに説明した降伏現象の発生後ではその基本的な
動作自体に悪影響を及ぼさない。第一領域10と第三領域
30とがパンチスルーした後に上記した多数キャリアによ
る電流が増し、第四領域40の主として厚味方向（深さ方
向）の電圧降下が当該第四領域40と第一領域10との間の
少数キャリア注入接合の順方向電圧に等しくなるとこの
接合がオンとなり、そのときからは第一領域10にとって
の少数キャリアが第四領域40から注入され始めるため、
以降、すでに述べたメカニズムにより、素子の降伏から
ブレークオーバに至ることができるからである。また、
ブレークオーバした後は第一、第二電極E1，E2間の素子
電流の主電流通路は、第二電極E2と第一領域10とのオー
ミック接触領域（高濃度第五領域）50を介する経路では
なく、第三領域30と第四領域40を介する経路として確立
し、これは先掲の図２や図６，７に示したような、第五
領域50を有さない素子における状態とほぼ等価となる。Of course, such a phenomenon that the majority carriers are injected into the first region 10 for charging the junction capacitance does not adversely affect the basic operation itself after the occurrence of the breakdown phenomenon described above. First area 10 and third area
After punching through 30, the current due to the majority carrier increases, and the voltage drop of the fourth region 40 mainly in the thickness direction (depth direction) causes the minority carrier between the fourth region 40 and the first region 10. This junction is turned on when it becomes equal to the forward voltage of the injection junction, and from that time minority carriers for the first region 10 begin to be injected from the fourth region 40,
Thereafter, the mechanism described above can lead to the breakdown from the breakdown of the element to the breakover. Also,
After the breakover, the main current path of the element current between the first and second electrodes E1 and E2 is a path through the ohmic contact region (high-concentration fifth region) 50 between the second electrode E2 and the first region 10. Instead, it is established as a path through the third region 30 and the fourth region 40, which is substantially equivalent to the state in the element having no fifth region 50 as shown in FIGS. Becomes
【００６３】なお、これまではパンチスルー型の従来素
子について述べてきたが、模式的に示される断面構造上
は図２，６，７及び８に示されている構造とほとんど変
わらなくても、本出願人の知見によれば、第二領域20や
第三領域30の厚さを厚くする等の外、各領域の幾何的パ
ラメータや不純物濃度パラメータ等を適当に選択する
と、降伏開始の当初のメカニズムには第一、第二領域1
0，20間の雪崩降伏やツェナ降伏を利用し、ブレークオ
ーバに関しては上記したパンチスルー型と同様の正帰還
メカニズムとなるサージ防護素子も作製できることも既
に分かっている。先にも少し述べたように、雪崩降伏や
ツェナ降伏は、一般に「ポイントフェノメノン（局所現
象）」と呼ばれている通り、降伏をし始める個所、ない
しは降伏後も電界の集中する個所が局所的になり易いが
ため、サージ耐量Ｉpp を大きく取るのが難しく、パン
チスルー型の素子に比べると不利である外、設計自由度
も小さく、製造パラメータに対する許容度も乏しい等、
やや劣った側面を見せる。しかし、そうした優劣の比較
をせず、本発明の趣旨からのみ考えるならば、初期降伏
現象に他のメカニズムを用いるサージ防護素子に対して
も、本発明は同様に適用することができ、薄層化した第
一領域10の厚みdsの如何に応じ、オン電圧Ｖon、サージ
耐量Ｉpp、ブレークオーバ電圧Ｖboないしブレークオー
バ電流Ｉbo、そして制限電圧等を調整、規定できる。Although the conventional element of the punch-through type has been described so far, the cross-sectional structure schematically shown is almost the same as the structure shown in FIGS. According to the knowledge of the present applicant, in addition to increasing the thickness of the second region 20 or the third region 30, if the geometric parameters and impurity concentration parameters of each region are appropriately selected, the initial value of the breakdown start First and second areas 1
It has already been found that a surge protection element having a positive feedback mechanism similar to that of the above-mentioned punch-through type can be manufactured for breakover by utilizing avalanche breakdown and Zener breakdown between 0 and 20. As mentioned earlier, avalanche breakdown and Zena breakdown are generally called “point phenomena (local phenomena)”. Therefore, it is difficult to obtain a large surge withstand capability Ipp, which is disadvantageous compared with a punch-through type device, and has a small degree of freedom in design and poor tolerance for manufacturing parameters.
Show a slightly inferior aspect. However, if such superiority is not compared and considered only from the gist of the present invention, the present invention can be similarly applied to a surge protection element using another mechanism for the initial breakdown phenomenon, and Depending on the thickness ds of the first region 10, the ON voltage Von, the surge withstand voltage Ipp, the breakover voltage Vbo or the breakover current Ibo, and the limit voltage can be adjusted and specified.
【００６４】さらに言えば、図９に示すように、断面構
造としては図２に示したサージ防護素子と同様であって
も、各領域10〜40の厚さや各領域の幾何的パラメータ、
不純物濃度パラメータ等を適当に選択し、特に第四領域
40を第一領域10の導電型と同一として、望ましくはさら
に高濃度不純物領域すると、ブレークオーバを伴わない
定電圧ダイオード100 も構成でき、この場合にも凹部Ｕ
の深さ、つまりは第一領域10の薄層化の結果である厚み
dsにより、オン抵抗ないしクランプ電圧を所望する値に
調整、規定でき、ひいては定電圧ダイオードとして通過
させ得る電流容量を調整することもできる。なお、高濃
度な第四領域40は必須ではなく、第二の電極E2は直接に
第一の領域10に導通していても良いし、初期降伏メカニ
ズムにパンチスルー以外の降伏メカニズムを採用するも
のにも適用可能である。Further, as shown in FIG. 9, even if the sectional structure is the same as that of the surge protection element shown in FIG. 2, the thickness of each region 10 to 40, the geometric parameter of each region,
Appropriate selection of impurity concentration parameters, etc., especially in the fourth region
When the conductivity type of the first region 10 is the same as that of the first region 10, and preferably a higher concentration impurity region, a constant voltage diode 100 without breakover can be formed.
, That is, the thickness resulting from the thinning of the first region 10
With ds, the on-resistance or the clamp voltage can be adjusted and specified to a desired value, and the current capacity that can be passed as a constant voltage diode can also be adjusted. The high-concentration fourth region 40 is not essential, and the second electrode E2 may be directly connected to the first region 10 or employ a breakdown mechanism other than punch-through as the initial breakdown mechanism. It is also applicable to
【００６５】図10は本発明を三端子サイリスタ100 に適
用した場合の構造例を示している。第一領域10と逆導電
型の第二領域20内に作り込まれ、第一領域10と同一導電
型の第三領域30にのみ接触する第二電極E2は主たる電流
通路の一端を形成し、これは図示の導電型関係ではいわ
ゆるアノード電極となるが、これとは別に第二領域20の
表面に接触する制御電極E3も第三の電極として設けら
れ、これがサイリスタとしての公知のゲート端子ないし
トリガ端子を構成している。第一領域10の対向する主面
には第一領域10とは逆導電型の第四領域40が備えられ、
これに第二電極E2が接触することにより、主電流通路の
他端としてのカソード電極が形成されている。FIG. 10 shows a structural example when the present invention is applied to a three-terminal thyristor 100. The second electrode E2 formed in the second region 20 of the opposite conductivity type to the first region 10 and only contacts the third region 30 of the same conductivity type as the first region 10 forms one end of a main current path, Although this is a so-called anode electrode in the illustrated conductivity type relationship, a control electrode E3 that is in contact with the surface of the second region 20 is also provided as a third electrode, and this is a well-known gate terminal or trigger as a thyristor. Make up the terminals. The opposing main surface of the first region 10 is provided with a fourth region 40 of a conductivity type opposite to that of the first region 10,
When the second electrode E2 contacts the second electrode E2, a cathode electrode as the other end of the main current path is formed.
【００６６】こうしたサイリスタ100 の基本構造自体は
古くから周知であるので本書で詳しくは触れない。第三
電極E3に流れ込むトリガ電流によりターンオンして第
一、第二電極E1，E2間が導通するが、その特性図もサー
ジ防護素子に関して図18に示した特性に類似する。従っ
てまた、本発明の効果の及ぶ範囲も同様であり、意図的
に第一領域10を薄層化する厚みdsを調整することでオン
電圧、電流容量、ブレークオーバ電圧、ブレークオーバ
電流、保持電流等々を調整、規定できる。結果として第
一領域10の薄層化は高速動作化にも寄与する。The basic structure of the thyristor 100 has been known for a long time, and will not be described in detail in this document. Although the first and second electrodes E1 and E2 are turned on by the trigger current flowing into the third electrode E3 and the first and second electrodes E1 and E2 are electrically connected, the characteristic diagram is similar to the characteristic shown in FIG. Therefore, the range of the effect of the present invention is also the same, and the ON voltage, the current capacity, the breakover voltage, the breakover current, and the holding current are intentionally adjusted by adjusting the thickness ds for thinning the first region 10. Etc. can be adjusted and defined. As a result, the thinning of the first region 10 contributes to a high-speed operation.
【００６７】図11は同様に本発明を適用したサイリスタ
100 であるが、カソード側第二電極E2は望ましくは第一
領域10と同一導電型でより高濃度不純物を含む第五領域
50を介し第一領域10にも導通していて、これにより、図
８に示して説明したサージ防護素子におけると同様の理
由により、初期応答特性を改善、安定化することができ
る。また、第四領域40が互いに複数個から構成され、望
ましくは第三領域30、ないし第二領域20と第三領域30の
組も互いに並設する関係で複数個設けられていれば、こ
れも既説の通り、ウエハ内キャリア流の均一化による動
作の安定化を増すのに寄与する。FIG. 11 shows a thyristor to which the present invention is similarly applied.
The cathode-side second electrode E2 is preferably a fifth region containing the same conductivity type as the first region 10 and containing a higher concentration impurity.
Conduction is also made to the first region 10 via 50, so that the initial response characteristic can be improved and stabilized for the same reason as in the surge protection element described with reference to FIG. In addition, if the fourth region 40 is composed of a plurality of units, preferably the third region 30 or a plurality of sets of the second region 20 and the third region 30 are also provided in a mutually juxtaposed relationship, this also applies. As already described, it contributes to the stabilization of the operation by making the carrier flow in the wafer uniform.
【００６８】図12(A) にはDMOS素子に、図12(B) にはVM
OS素子に、それぞれ本発明を適用した実施例が示されて
いる。これらも断面構造それ自体は公知既存の構造で良
く、動作それ自体も周知の故に詳しくは述べない。両素
子をまとめて説明するに、第一領域10の導電型と異なる
導電型の第二領域20が図示の場合は左右に一つずつ二組
ある場合が示されていて、この第二領域20，20内にはそ
れぞれ第一導電型の二つの第三領域30，30が有り、その
表面にソースまたはドレイン電極を構成する第一電極E1
がそれぞれオーミック接触している。図中で上面側であ
る第一主面上にはゲート絶縁膜61を介して制御電極であ
るゲート電極E3が第三の電極として設けられ、これは第
三領域30の上面上から第二領域20の上面上を渡し越し、
第一領域表面に跨っている。本発明により薄層化された
第一領域10であるウエハ10の第二主面上に設けられてい
る第二電極E2はドレインまたはソース電極を構成し、良
好なオーミック接触を採るために望ましくは第一領域10
と同じ導電型で高濃度な第四領域40を介し、当該第一領
域10に導通している。通常、第一電極E1の方がソース電
極、第二電極E2がドレイン電極と呼ばれることが多い。FIG. 12 (A) shows a DMOS device, and FIG. 12 (B) shows a VM
Examples in which the present invention is applied to OS elements are shown. The cross-sectional structure may be a known structure, and the operation itself is also well-known, and thus will not be described in detail. To explain both elements collectively, the case where the second region 20 of the conductivity type different from the conductivity type of the first region 10 is shown in the drawing, the case where there are two sets, one each on the left and right, is shown. , 20 each have two third regions 30, 30 of the first conductivity type, and the first electrode E1 constituting the source or drain electrode on the surface thereof.
Are in ohmic contact with each other. A gate electrode E3, which is a control electrode, is provided as a third electrode on the first main surface, which is the upper surface side in the drawing, via a gate insulating film 61. Cross over the top of 20,
It straddles the surface of the first area. The second electrode E2 provided on the second main surface of the wafer 10, which is the first region 10 thinned according to the present invention, constitutes a drain or source electrode, and is preferably used to obtain a good ohmic contact. First area 10
It is electrically connected to the first region 10 via the high-concentration fourth region 40 of the same conductivity type as. Usually, the first electrode E1 is often called a source electrode, and the second electrode E2 is often called a drain electrode.
【００６９】このような構造ではゲート電極E3の下の第
二領域20の表面近傍部分が実効的なチャネル形成領域と
なり、ゲート電極に印加される電圧に応じ、ソース−ド
レイン間の導通状態が制御される。キャリア流（例えば
図示の各領域導電型関係では電子流）は最初は第一主面
に沿って横に流れるが、チャネル形成領域を越えると第
一領域10中をその厚み方向に流れ、望ましくは設けられ
ている第四領域40を経て第二電極E2に至る。従って、厚
み領域の寄生抵抗が支配的になり、ために本発明による
第一領域10の厚みdsの調整はその素子特性、例えばオン
抵抗を望ましい値範囲に調整でき、ひいては電流容量の
大容量化やオン電圧の低減化、高速動作化を生むことが
できる。従来のように、用いるウエハの厚みにより素子
特性が固定ないし制限されてしまったり、これを改善す
るためにエピタキシャル法等、面倒であるか高価に付く
作製工程を経ねばならない不都合がなくなる。In such a structure, a portion near the surface of the second region 20 under the gate electrode E3 becomes an effective channel formation region, and the conduction between the source and the drain is controlled according to the voltage applied to the gate electrode. Is done. The carrier flow (for example, the electron flow in the case of the respective region conductivity types shown in the drawing) initially flows laterally along the first main surface, but after flowing beyond the channel forming region, flows in the first region 10 in its thickness direction. It reaches the second electrode E2 via the provided fourth region 40. Therefore, the parasitic resistance of the thickness region becomes dominant, and therefore, the adjustment of the thickness ds of the first region 10 according to the present invention can adjust the element characteristics, for example, the on-resistance to a desired value range, and thus increase the current capacity. And a reduction in on-voltage and an increase in operation speed. As in the prior art, the device characteristics are fixed or limited depending on the thickness of the wafer to be used, and the inconvenience of having to go through a troublesome or expensive manufacturing process such as an epitaxial method to improve the device characteristics is eliminated.
【００７０】実際、本出願人の実験例では、本発明に従
い第一領域10の厚みdsをエッチングにより 100μm にま
で低減させたこの種のMOSFETでは、厚みdoが 550μm の
ウエハをそのまま用いて作製した場合に比し、オン抵抗
を四分の一にまで低減でき、ゲート−ドレイン間電圧の
上昇もなく、電流容量も大幅に増し得る成功例が得られ
た。In fact, in an experimental example of the present applicant, this type of MOSFET in which the thickness ds of the first region 10 was reduced to 100 μm by etching according to the present invention was manufactured using a wafer having a thickness do of 550 μm as it was. As compared to the case, a successful example was obtained in which the on-resistance could be reduced to a quarter, the voltage between the gate and the drain did not increase, and the current capacity could be greatly increased.
【００７１】図13に示す本発明素子100 は、図12(A) に
示したDMOS素子において第四領域40の導電型を第一領域
10とは異なる導電型にしたことを除き、構造的には同様
である。しかし、第四領域40を第一領域10と異なる導電
型（望ましくは高濃度）にしたこの種の素子は、最近で
は周知のように、電界効果トランジスタの変形としてよ
りも、一般にバイポーラ動作に従うIGBT素子として認知
されている。こうした素子では第三領域30が一般にエミ
ッタと呼ばれ、第四領域40がコレクタと呼ばれる外、ゲ
ート電極E3の下の第二領域20は第一のベース領域、第一
領域10は第二のベース領域と呼ばれる。従ってまた、第
一電極E1はエミッタ電極、第二電極E2がコレクタ電極と
なり、第一のベース領域である第二領域20のゲート電極
下表面近傍部分が実効的なチャネル形成領域を構成す
る。In the device 100 of the present invention shown in FIG. 13, the conductivity type of the fourth region 40 in the DMOS device shown in FIG.
The structure is the same except that the conductivity type is different from 10. However, this type of device, in which the fourth region 40 has a different conductivity type (preferably a higher concentration) than the first region 10, is, as is well known, an IGBT generally following a bipolar operation rather than a modification of a field effect transistor. It is recognized as an element. In such a device, the third region 30 is generally called an emitter, the fourth region 40 is called a collector, the second region 20 below the gate electrode E3 is a first base region, and the first region 10 is a second base region. Called area. Therefore, the first electrode E1 functions as an emitter electrode, and the second electrode E2 functions as a collector electrode. The portion of the second region 20, which is the first base region, near the lower surface of the gate electrode forms an effective channel forming region.
【００７２】動作それ自体も周知故に説明を省略する
が、本発明に従い第一領域10の厚みdsを任意の厚みに調
整できるようにすると、やはり主電流が主に流れる第一
領域厚み方向の寄生抵抗を所望の値にすることができ、
与えられた出発ウエハの厚みdoに支配されない。オン電
圧を上昇させることなく電流容量を増し、高速動作を実
現することができる。しかも、従来のようにエピタキシ
ャル基板を用いる場合に比し、物理的に薄層化する本発
明の手法では、コストを大幅に下げることができる外、
製造工程が簡単化するために歩留まりも向上するし生産
効率も上がる。Although the operation itself is well known, a description thereof will be omitted. However, if the thickness ds of the first region 10 can be adjusted to an arbitrary thickness according to the present invention, the parasitic current in the thickness direction of the first region through which the main current mainly flows also remains. The resistance can be set to a desired value,
It is not governed by a given starting wafer thickness do. The current capacity can be increased without increasing the on-voltage, and high-speed operation can be realized. Moreover, in comparison with the conventional method using an epitaxial substrate, the method of the present invention in which the thickness is physically reduced can significantly reduce the cost.
Since the manufacturing process is simplified, the yield is improved and the production efficiency is increased.
【００７３】特に、図13図示のIGBTの変形例である図14
図示の本発明半導体素子100 のように、第四領域40とは
別に第二電極E2が望ましくは高濃度で第一領域10と同一
導電型の第五領域50を介し第一領域に接触することで動
作初期の少数キャリア注入を伴う構造（いわゆるコレク
タショート型IGBT素子）では、単に第一領域10の厚みds
の減少に応じて寄生抵抗値を減らせるのみではなく、コ
レクタ領域40から注入されてゲート電極下の第一ベース
領域20に至る動作初期における少数キャリア流をより早
く当該第一ベース領域20に到達させ、動作の開始を早
め、ひいては高速動作下における大電流容量化、低オン
電圧化を果たすことができる。In particular, FIG. 14 shows a modification of the IGBT shown in FIG.
As in the illustrated semiconductor device 100 of the present invention, the second electrode E2 is desirably in contact with the first region through a fifth region 50 having the same conductivity type as the first region 10 at a high concentration, preferably in addition to the fourth region 40. In a structure with minority carrier injection in the early stage of operation (a so-called collector short type IGBT device), the thickness ds of the first region 10 is simply
Not only can the parasitic resistance value be reduced in accordance with the decrease of the minority carrier flow in the early stage of operation that is injected from the collector region 40 and reaches the first base region 20 under the gate electrode, and reaches the first base region 20 earlier. As a result, the start of the operation can be expedited, and the large current capacity and the low on-state voltage can be achieved under the high-speed operation.
【００７４】これまで述べてきた如何なる種類の半導体
素子を作製する時にも、また、本発明の趣旨に即しさら
に他の種類の半導体素子を作製する時にも、凹部Ｕのあ
る一つの薄層化部分には必ずしも一つの半導体素子を作
製せねばならない必然性はなく、むしろ、幾つかの素子
をまとめて作製することの方が多くなると思われる。図
15はそのような場合における概念構造を示している。つ
まり、一つの単位素子101 というものを考えて、これを
複数個、同一の薄層化部分に並設、集積するのである。
図示の例では、それぞれの単位素子101 は第一領域10を
共通とし、それぞれ第一の主面側に第二領域20とその中
に形成された第三領域30、反対側の主面側にこれも共通
の第四領域40を持つ半導体素子、例えば図２に示したサ
ージ防護素子と同様の構造である素子が例示されている
が、共通になっている第四領域40を個別に形成しても良
い外、既述してきた他の素子構造が組み込まれていても
良い。When manufacturing any type of semiconductor device described above, or when manufacturing another type of semiconductor device in accordance with the gist of the present invention, one thin layer having a concave portion U may be used. It is not always necessary to manufacture one semiconductor element in the portion, but rather, it is likely that several elements will be manufactured together. Figure
15 shows a conceptual structure in such a case. In other words, considering one unit element 101, a plurality of these are arranged side by side on the same thinned portion and integrated.
In the illustrated example, each unit element 101 has the first region 10 in common, the second region 20 and the third region 30 formed therein on the first main surface side, and the second region 20 formed on the opposite main surface side. This also illustrates a semiconductor device having a common fourth region 40, for example, a device having the same structure as the surge protection device shown in FIG. 2, but the common fourth region 40 is individually formed. In addition, other element structures described above may be incorporated.
【００７５】このような構造では、第一領域10の厚みds
の薄層化の程度に応じ、これまで述べてきた種々の所望
する素子特性を調整、規定できるに加え、特に多回線用
サージ防護素子を一つのモジュールとして組む場合等に
有効なことに、隣接する半導体素子に相互作用を見込ま
せて同時動作性を高めたり、逆に相互作用を低減させて
それぞれになるべく完全な独立な動作としたいときに、
第一領域10の厚みdsの調整を利用することができる。In such a structure, the thickness ds of the first region 10
In addition to being able to adjust and define the various desired element characteristics described above according to the degree of thinning of If you want to increase the simultaneous operation by allowing the semiconductor device to interact with each other, or to reduce the interaction and make the operations as completely independent as possible,
Adjustment of the thickness ds of the first region 10 can be used.
【００７６】例えば、線路L1，L2を有する平衡伝送線路
が有り、これら各線路と接地との間に図２に即して示し
たようなサージ防護素子をそれぞれ設ける場合、コモン
モードサージの印加時にはそれらのサージ防護素子がな
るべく同時に動作しないと、一方のサージ防護素子がオ
ンとなった瞬間にノーマルモードサージが生じ、その電
圧値が被保護回路で許容されている対接地間耐電圧を上
回る場合がある。そこで、こうした場合には、図15に示
されているように単位素子101 として図２に示した素子
を同一の薄層化部分に接続すべき線路数に応じて必要個
数、並設して作り、それら各素子の各領域の製作パラメ
ータ等をなるべく同じになるようにした上で、さらに、
隣接するサージ防護素子同士の間の横方向距離dx（例え
ば第二領域20，20間の距離dx）に比し、主たる電流の縦
方向通路長（薄層化部分を厚み方向に流れる電流通路
長）、例えば第二領域30と第四領域40間の距離dvを第二
の厚みdsの調整により長くすると、これら隣接素子は互
いに相互作用を及ぼし得るようになり、一方が例えば降
伏動作開始からブレークオーバ動作を生起しようとした
場合、他方もこれに連られて動作を開始しようとする効
果が生じ、同時動作性を満足することができる。For example, when there is a balanced transmission line having lines L1 and L2, and a surge protection element as shown in FIG. 2 is provided between each line and the ground, when a common mode surge is applied, If these surge protectors do not operate at the same time as much as possible, a normal mode surge occurs when one of the surge protectors is turned on, and the voltage value exceeds the withstand voltage between the ground tolerated by the protected circuit. There is. Therefore, in such a case, as shown in FIG. 15, the required number of the elements shown in FIG. 2 are juxtaposed according to the number of lines to be connected to the same thinned portion as the unit element 101. , After making the production parameters and the like of each region of each of these elements as same as possible,
Compared to the horizontal distance dx between adjacent surge protection elements (for example, the distance dx between the second regions 20, 20), the length of the main current in the vertical direction (the length of the current path flowing through the thinned portion in the thickness direction) For example, if the distance dv between the second region 30 and the fourth region 40 is increased by adjusting the second thickness ds, these adjacent elements can interact with each other, and one of them breaks from the start of the breakdown operation, for example. When an over-operation is to be caused, the effect that the other starts to operate following the operation is generated, and the simultaneous operation can be satisfied.
【００７７】しかし、これを逆に言えば、相互作用によ
り隣の素子の動作の影響を受けてはまずい素子の場合に
は、隣接する素子間距離dxよりも薄層化部分厚み方向に
流れる縦方向の主たる電流通路長dvが短くなるよう、半
導体ウエハないし第一領域10の厚みdsを調整すること
で、隣接する素子同志の間でも動作の独立性を確保する
ことができることを意味する。However, to put it the other way around, in the case of an element that is not likely to be affected by the operation of the adjacent element due to the interaction, the vertical direction flowing in the thickness direction of the thinned portion is smaller than the distance dx between the adjacent elements. By adjusting the thickness ds of the semiconductor wafer or the first region 10 so that the main current path length dv in the direction becomes short, it means that independence of operation can be ensured even between adjacent elements.
【００７８】なお、図15では断面で見て主面と平行な一
方向に単位半導体素子101 がｎ個並列されている状態し
か示していないが、当然のことながら、主面と平行な面
内にあって図示の並設方向と直交する方向にもさらにｍ
個の素子を並設することができる。また、加工が終了
し、最終的にモジュール化する等して製品として出庫す
る過程では、パッケージの他の構造部分が半導体素子構
築部分を機械的に支え得るため、最早半導体ウエハ10の
厚みdoによる機械的支持強度も不要となることもあり、
そうした場合には厚みdsにまで薄層化した部分のみをダ
イシングその他の適当なる手法でいわゆるチップとして
切り出し、切り出したものをモジュールないし他の支持
構造に搭載して良い。これは最終製品自体を薄型化する
ことにもなる。もちろん、既に述べたように、一つのウ
エハには複数個の凹部を形成して良く、当然、これら複
数個の凹部の各々に作り込まれた一つまたは複数個の素
子ごとにそれらを切り出して用いることができる。FIG. 15 shows only a state in which n unit semiconductor elements 101 are juxtaposed in one direction parallel to the main surface when viewed in cross section. In the direction orthogonal to the illustrated juxtaposition direction.
Pieces of elements can be arranged side by side. Further, in the process in which the processing is completed and finally released as a product such as modularization, the other structural parts of the package can mechanically support the semiconductor element building part, so that the thickness do of the semiconductor wafer 10 is no longer necessary. Sometimes mechanical support strength is not required,
In such a case, only the part thinned to the thickness ds may be cut out as a so-called chip by dicing or another appropriate method, and the cut out may be mounted on a module or other support structure. This also makes the final product itself thinner. Of course, as described above, a plurality of recesses may be formed in one wafer, and of course, each of the plurality of recesses may be cut out for each of one or a plurality of devices. Can be used.
【００７９】図16は、本発明を適用する上で望ましい少
し細かな改変例を示している。図示した半導体素子100
は、構造的にはこれまで述べてきた種々の半導体素子で
あって、第一領域10を挟み第一主面側に第二領域20とそ
の中に形成された第三領域30を有し、他面側に第四領域
40（複数個となっているが一つでもよい）と、第二電極
E2を第一領域10にオーミック接触させる第五領域を有し
ているような構造のものが例示されている。FIG. 16 shows a slightly modified example which is desirable in applying the present invention. The illustrated semiconductor device 100
Is structurally various semiconductor elements described so far, having a second region 20 and a third region 30 formed therein on the first principal surface side of the first region 10, Fourth area on the other side
40 (multiple but one)
A structure having a fifth region in which E2 makes ohmic contact with the first region 10 is illustrated.
【００８０】まず、第二領域20は第三領域30の下面の角
部近傍で局部的に厚くなった領域を有している。これ
は、例えばパンチスルー型のサージ防護素子を構成する
場合やサイリスタやMOSFET類を構築する場合、局所的な
電界集中により不測にも第三領域30の下面角部近傍で雪
崩降伏が生ずるのを防ぐ効果がある。また、図示のよう
に、第二領域が第一主面側にも設けられた凹部Ｕの側面
にも沿って設けられていることも、このような電界の局
所集中を防ぐに効果があるため、耐電圧向上効果を招け
るし、熱放散の均質化によって素子の発熱を低減し、安
定な動作と大電流容量化を生む上で有効である。First, the second region 20 has a locally thickened region near a corner on the lower surface of the third region 30. This is because, for example, when configuring a surge protection device of a punch-through type or when constructing thyristors and MOSFETs, avalanche breakdown occurs unexpectedly near the lower surface corner of the third region 30 due to local electric field concentration. Has the effect of preventing. Further, as shown in the drawing, the second region is also provided along the side surface of the concave portion U provided also on the first main surface side, which is effective in preventing such local concentration of the electric field. This is effective in improving the withstand voltage, reducing the heat generation of the element by homogenizing heat dissipation, and producing stable operation and large current capacity.
【００８１】例えば第二電極E2の第一領域10に対する良
好なオーミック接触を採らせるために設けられている第
五領域50が、図示のように、凹部Ｕの下面（底面）のみ
ならず、側面にも沿って設けられているようにすると、
より低抵抗なオーミック接触が測れ、また、熱放散等も
均質になって、素子の発熱を低減し、上述と同様、より
安定な動作と大電流容量化を果たすこと等もできる。For example, the fifth region 50 provided for obtaining a good ohmic contact with the first region 10 of the second electrode E2 is formed not only on the lower surface (bottom surface) but also on the side surface of the concave portion U as shown in the figure. If it is provided along,
Ohmic contact with lower resistance can be measured, and heat dissipation and the like become uniform, thereby reducing the heat generation of the element, and achieving more stable operation and higher current capacity as described above.
【００８２】本発明はまた、別な観点から考慮すること
もできる。つまり、この種の半導体産業では、経済効率
も無視し得ない要因になる。従って、工程数の増加も本
来は望ましくない。もちろん、工程数の増加、それに伴
うコスト増をある程度無視しても、より性能の良い素子
を得たいとするならば、上述してきた本発明は遺憾なく
適用でき、増加した薄層化工程において薄層化部分の厚
みdsを必要な程度に薄くすることだけを考えればよい。
しかし、素子の性能を少なくとも維持し、望ましくはさ
らに改善しながらなお、経済効率を少なくとも下げず、
望ましくは上げようとするならば、薄層化部分の厚みds
の上限、すなわち、少なくともそれ以下の厚みにまでは
薄くせねばならないとする値も定義できる。換言すれ
ば、その条件を満たせば、工程数増加の不利を補って余
りあり、のみならず、素子特性の改善効果を伴いながら
の経済効果の更なる上昇をも図ることができる。The present invention can also be considered from another point of view. In other words, in this type of semiconductor industry, economic efficiency is a factor that cannot be ignored. Therefore, an increase in the number of steps is not originally desirable. Of course, even if the increase in the number of steps and the accompanying increase in cost are neglected to some extent, if it is desired to obtain a device with better performance, the present invention described above can be applied without regret, and the increased number of thinning steps can be achieved. It is only necessary to consider making the thickness ds of the layered portion as thin as necessary.
However, while at least maintaining the performance of the device and desirably further improving it, at least not reducing economic efficiency,
If it is desirable to increase, the thickness ds of the thinned portion
, That is, a value that must be reduced to at least a thickness smaller than the upper limit. In other words, if the condition is satisfied, the disadvantage of increasing the number of steps can be more than compensated for, and furthermore, the economic effect can be further increased with the effect of improving the element characteristics.
【００８３】例えば、図２及び図６〜８に図示したサー
ジ防護素子に即して説明すると、出発ウエハに対する工
程として、本発明によるウエハの薄層化工程を含まない
従来における全製造工程は、主として、 1)第四領域40の形成 2)第二領域20の形成 3)第三領域30の形成 4)コンタクトホールの形成 5)電極E1，E2の形成 の全五工程となる。これに対し、本発明によるウエハの
薄層化工程が加わると全工程数は六工程になる。For example, referring to the surge protection device shown in FIG. 2 and FIGS. 6 to 8, the entire conventional manufacturing process which does not include the wafer thinning process according to the present invention as the process for the starting wafer is as follows. Mainly, 1) formation of the fourth region 40, 2) formation of the second region 20, 3) formation of the third region 30, 4) formation of the contact hole, and 5) formation of the electrodes E1 and E2. On the other hand, when the wafer thinning step according to the present invention is added, the total number of steps becomes six.
【００８４】つまり、従来例に比し、本発明を採用した
がための製造工程増加率δは、この場合はδ＝(6/5)=1.
2 となる。ならば逆に、素子性能が 1.2倍になる薄層化
の程度がどうかと考えるならば、例えば図５によれば、
500μm 厚のウエハを用いて薄層化することなくそのま
ま作製した場合のサージ防護素子100 のサージ耐量Ｉpp
（約160A）がその 1.2倍（約190A）になる厚みは略々 4
60μm である。オン電圧Ｖonの向上効果でも同様で、そ
の厚み以下では性能が 1.2倍以上、つまりはオン電圧Ｖ
onがその逆数の 5/6倍（0.8333倍）以上にまで低減して
いる。That is, as compared with the conventional example, the manufacturing process increase rate δ for adopting the present invention is, in this case, δ = (6/5) = 1.
It becomes 2. Then, on the contrary, if we consider the degree of thinning, at which the element performance becomes 1.2 times, for example, according to FIG.
The surge withstand capability Ipp of the surge protection device 100 when manufactured as it is without thinning using a 500 μm thick wafer
(About 160A) becomes 1.2 times (about 190A) the thickness is about 4
60 μm. The same applies to the effect of increasing the on-voltage Von. When the thickness is less than the thickness, the performance is 1.2 times or more.
On is reduced to more than 5/6 times (0.8333 times) of the reciprocal.
【００８５】と言うことは、この二つの素子パラメータ
Ｉpp、Ｖonで素子設計する場合、本発明を適用した素子
が、従来手法で作製された素子と少なくとも同様の性能
を維持し、望ましくは更なる性能向上効果を期待すると
の要請がなされた時でも、少なくともまず、本発明によ
り薄層化部分の厚みdsを 460/500倍以下とすると、同等
性能素子における単位素子あたりの素子面積の方は本発
明により 5/6倍以下にすることができ、一枚のウエハか
らの収率は逆に高めることができる。That is, when the device is designed with these two device parameters Ipp and Von, the device to which the present invention is applied maintains at least the same performance as the device manufactured by the conventional method, and is desirably further improved. Even when a request to expect a performance improvement effect is made, at least first, if the thickness ds of the thinned portion is set to 460/500 times or less according to the present invention, the element area per unit element of the equivalent performance element is smaller According to the invention, the yield can be reduced to 5/6 times or less, and the yield from one wafer can be increased.
【００８６】この考えを推し進めて、本発明で対象とし
ているどの半導体素子においても必ず収量の増加が見込
まれ、かつ、必ず性能の向上効果が見込まれるという条
件を満たすための薄層化部分の厚みdsの上限を規定する
ならば、元のウエハの第一の厚みdoと既述の製造工程増
加率δとに対し、 （ds／do）＜（１／δ）・・・・ (1) なる関係を満たす厚み以下とすれば一般的な指標とな
り、設計上、十分に使える限定となる。例えば、上記の
例のように厚みdsをウエハの元の厚みdo=500μm の0.92
倍の 460μm にしただけで、製造工程数δ=1.2の増加を
埋め合わせできる場合もあるが、上記の (1)式に従う
と、δの逆数は約0.8333となるので、これに従うなら
ば、規定される厚みdsの上限値は約416.67μm となる。
従って当然ではあるが、この一般的に有用な式(1) に従
えば、製造工程数が増しても、それを完全に補い、製造
される素子の更なる性能向上と更なる収量増加が見込ま
れ、経済効果としても望ましい結果を得れる。例えば上
記の例では、(1)式で規定される上限値 417μm 程度に
まで薄くするとサージ耐量Ｉppは230Aに迫ろうとする
し、オン電圧は直流2A印加時で4V近くにまで低下する。By promoting this idea, the thickness of the thinned portion for satisfying the condition that the yield is expected to be increased and the effect of improving the performance is expected to be expected in any of the semiconductor elements targeted by the present invention. If the upper limit of ds is specified, (ds / do) <(1 / δ)... (1) with respect to the first thickness do of the original wafer and the above-mentioned manufacturing process increase rate δ. If the thickness is less than the thickness that satisfies the relationship, the index becomes a general index, and the design can be used sufficiently. For example, as in the above example, the thickness ds is set to 0.92 of the original thickness do = 500 μm of the wafer.
In some cases, the increase in the number of manufacturing steps δ = 1.2 can be compensated for by simply increasing the number to 460 μm, but according to the above equation (1), the reciprocal of δ is about 0.8333, so if this is followed, the specified The upper limit of the thickness ds is about 416.67 μm.
Therefore, as a matter of course, according to this generally useful formula (1), even if the number of manufacturing steps is increased, it is completely compensated for, and further improvement in the performance and yield of the manufactured element are expected. As a result, desirable results can be obtained as economic effects. For example, in the above example, if the thickness is reduced to about 417 μm, which is the upper limit defined by the expression (1), the surge withstand capability Ipp approaches 230 A, and the ON voltage decreases to near 4 V when 2 A DC is applied.
【００８７】もっとも、特にオン電圧の変化、それに伴
う他のパラメータの変化等は、薄層化部分の厚みdsが薄
くなるに連れ、厚みに対し自乗の関係で利いて来るの
で、理論的には上記の (1)式は、 （ds／do)2＜（１／δ）・・・・ (1)’ と限定し直すことも提案でき、これは、本発明の効果を
生み得るより確実な限定事項となる。が、上述した実例
からも分かる通り、実際には上記 (1)式の上限限定で
も、一般設計指標として十分に実効がある。However, in particular, a change in the on-voltage and a change in other parameters associated therewith are effective in a square relation with the thickness as the thickness ds of the thinned portion is reduced. The above equation (1) can also be proposed to be limited again to (ds / do) 2 <(1 / δ)... (1) ′, which is more reliable to produce the effect of the present invention. It is a limitation. However, as can be seen from the above-described example, in practice, even when the upper limit of the above equation (1) is limited, it is sufficiently effective as a general design index.
【００８８】もちろん、素子面積の減少は素子接合容量
の減少を生むから、回路に対する容量負荷も小さくなる
し、薄層化部分の厚みdsが薄くなればサージ印加時のブ
レークオーバ電圧も小さくなる等、他の素子パラメータ
の改善もを招き得、商品価値を大いに上げることができ
る。Of course, a decrease in the element area causes a decrease in the element junction capacitance, so that the capacitance load on the circuit is reduced, and the breakover voltage at the time of applying a surge is also reduced if the thickness ds of the thinned portion is reduced. In addition, other element parameters can be improved, and the commercial value can be greatly increased.
【００８９】[0089]
【発明の効果】本発明によると、これまでは用いる半導
体ウエハの厚みにより素子特性が相当程度、一義的に決
められてしまっていた所、簡単に採用し得る機械的ない
し物理的な手法で素子を作製する領域部分の厚みを調整
し、薄層化することで、所望の素子特性を高い信頼性、
再現性を持って得ることができる。素子を構成する各領
域の物性パラメータや加工パラメータ等は同一にして
も、素子を作り込む前の薄層化の程度により、互いに素
子特性の異なる素子を作製することもできる。さらに、
従来の一部の素子において採られていたような、高価な
エピタキシャル薄膜作製工程等も不要にし得る。また、
素子作製領域は薄くしても、加工時に必要となる機械強
度は、薄層化しなかった部分に任せることができる。経
済効果を重視した場合にも、本発明によると収率増加効
果を上げ、その上での素子特性向上効果をも期待でき
る。According to the present invention, the device characteristics have been uniquely determined to a considerable extent depending on the thickness of the semiconductor wafer to be used, but the device can be easily and easily adopted by a mechanical or physical method. By adjusting the thickness of the region where the device is fabricated and making it thinner, desired device characteristics can be obtained with high reliability,
It can be obtained with reproducibility. Even if the physical property parameters, processing parameters, and the like of the respective regions constituting the element are the same, elements having different element characteristics can be manufactured depending on the degree of thinning before the element is manufactured. further,
An expensive epitaxial thin film manufacturing process, which is employed in some conventional devices, may not be necessary. Also,
Even if the element fabrication region is thin, the mechanical strength required at the time of processing can be left to the unthinned portion. According to the present invention, even when the economic effect is emphasized, the effect of increasing the yield can be improved, and the effect of improving the device characteristics can be expected.
【図１】本発明の基本的実施形態の概略構成図である。FIG. 1 is a schematic configuration diagram of a basic embodiment of the present invention.
【図２】本発明の具体的実施形態の第一例としてのサー
ジ防護素子における概略構成図である。FIG. 2 is a schematic configuration diagram of a surge protection element as a first example of a specific embodiment of the present invention.
【図３】サージ防護素子を作製する基板ウエハの厚みと
オン電圧Ｖonとの関係例を示す特性図である。FIG. 3 is a characteristic diagram showing an example of the relationship between the thickness of a substrate wafer on which a surge protection element is manufactured and the on-voltage Von.
【図４】サージ防護素子を作製する基板ウエハの厚みと
ブレークオーバ電圧Vboとの関係例を示す特性図であ
る。FIG. 4 is a characteristic diagram showing an example of a relationship between a thickness of a substrate wafer on which a surge protection element is manufactured and a breakover voltage Vbo.
【図５】サージ防護素子を作成する基板ウエハの厚みと
サージ耐量Ｉppとの関係例を示す特性図である。FIG. 5 is a characteristic diagram showing an example of the relationship between the thickness of a substrate wafer on which a surge protection element is formed and the surge withstand capability Ipp.
【図６】図２に示した本発明実施形態の一つであるサー
ジ防護素子の第一の変形例の概略構成図である。FIG. 6 is a schematic configuration diagram of a first modification of the surge protection element that is one of the embodiments of the present invention shown in FIG.
【図７】図２に示した本発明実施形態の一つであるサー
ジ防護素子の第二の変形例の概略構成図である。FIG. 7 is a schematic configuration diagram of a second modification of the surge protection element that is one of the embodiments of the present invention shown in FIG.
【図８】図２に示した本発明実施形態の一つであるサー
ジ防護素子の第三の変形例の概略構成図である。FIG. 8 is a schematic configuration diagram of a third modification of the surge protection element that is one of the embodiments of the present invention shown in FIG.
【図９】本発明を定電圧ダイオードに適用した場合の概
略構成図である。FIG. 9 is a schematic configuration diagram when the present invention is applied to a constant voltage diode.
【図１０】本発明を三端子サイリスタに適用した場合の
概略構成図である。FIG. 10 is a schematic configuration diagram when the present invention is applied to a three-terminal thyristor.
【図１１】本発明を三端子サイリスタに適用した場合の
さらに他の構成例の概略構成図である。FIG. 11 is a schematic configuration diagram of still another configuration example when the present invention is applied to a three-terminal thyristor.
【図１２】図12(A) は本発明をDMOS素子に、また図12
(B) は本発明をVMOS素子に、それぞれ適用した場合の概
略構成図である。FIG. 12 (A) shows the present invention applied to a DMOS device, and FIG.
(B) is a schematic configuration diagram when the present invention is applied to a VMOS element.
【図１３】本発明をIGBT素子に適用した場合の概略構成
図である。FIG. 13 is a schematic configuration diagram when the present invention is applied to an IGBT element.
【図１４】本発明をコレクタショート型IGBT素子に適用
した場合の概略構成図である。FIG. 14 is a schematic configuration diagram when the present invention is applied to a collector short type IGBT element.
【図１５】本発明により薄層化された領域に複数の素子
を作り込む場合の概略構成図である。FIG. 15 is a schematic configuration diagram in the case where a plurality of elements are formed in a thinned region according to the present invention.
【図１６】本発明に従って構成される半導体素子の細か
な改変例を説明するための概略構成図である。FIG. 16 is a schematic configuration diagram for describing a small modification of a semiconductor device configured according to the present invention.
【図１７】従来から提供されている一般的なサージ防護
素子の基本構成の概略構成図である。FIG. 17 is a schematic configuration diagram of a basic configuration of a general surge protection element provided conventionally.
【図１８】図17に示すサージ防護素子の代表的な電流対
電圧特性図である。18 is a typical current-voltage characteristic diagram of the surge protection device shown in FIG.
10 第一領域， 20 第二領域， 30 第三領域， 40 第四領域， 50 第五領域 61 ゲート絶縁膜， 100 本発明により作製される半導体素子， 101 同一領域に複数個作製された場合の個々の単位半導
体素子， E1 第一の電極， E2 第二の電極， E3 第三の電極， Ｕ 凹部10 First region, 20 Second region, 30 Third region, 40 Fourth region, 50 Fifth region 61 Gate insulating film, 100 Semiconductor device manufactured according to the present invention, 101 When a plurality of semiconductor devices are manufactured in the same region Individual unit semiconductor element, E1 first electrode, E2 second electrode, E3 third electrode, U recess
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５２ Ｈ０１Ｌ 29/78 ６５５Ａ ６５３ 29/90 Ｓ ６５５ 29/74 Ｆ Ａ 29/861 Ｃ 29/90 Ｚ (72)発明者 吉原 弘章 神奈川県相模原市宮下１丁目１番12号 株 式会社オプトテクノ内 (72)発明者 林 豊 茨城県つくば市梅園２−３−10 Ｆターム(参考） 5F005 AA02 AB02 AF01 AF02 BA02 BB01 EA02 GA01 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 29/78 652 H01L 29/78 655A 653 29/90 S 655 29/74 F A 29/861 C 29 / 90 Z (72) Inventor Hiroaki Yoshihara 1-1-12 Miyashita, Sagamihara-shi, Kanagawa Prefecture Opto-Techno Co., Ltd. (72) Inventor Yutaka Hayashi 2-3-10 Umezono, Tsukuba-shi, Ibaraki F-term (reference) 5F005 AA02 AB02 AF01 AF02 BA02 BB01 EA02 GA01
Claims (33)
いに対向する第一、第二の主面に抜けるように主たる電
流を流す半導体素子であって；加工時に必要な機械強度
を確保するための第一の厚みを有する半導体ウエハの第
一または第二の主面、あるいは第一、第二の双方の主面
に凹部が設けられることで該第一の厚みよりも薄い第二
の厚みとなっている半導体ウエハの薄層化部分に作り込
まれ；該薄層化部分における該第二の厚みが、該半導体
素子に要求される素子特性を満たす寸法となっているこ
と；を特徴とする半導体素子。1. A semiconductor element for flowing a main current so as to pass through the inside of a semiconductor wafer to first and second main surfaces facing each other of the semiconductor wafer; The first or second main surface of the semiconductor wafer having the first thickness, or the first, the second thickness is smaller than the first thickness by providing a recess in both the second main surface. Wherein the second thickness in the thinned portion is a size that satisfies device characteristics required for the semiconductor device. element.
半導体素子は、上記薄層化部分の上記第一の主面側に第
一の電極を、上記第二の主面側に第二の電極を有し、該
第一、第二の電極間で該薄層化部分を介し、印加された
サージを該第一、第二の主面に抜けるように流れる上記
主たる電流として放流するサージ防護素子であって；該
薄層化部分における上記第二の厚みは、該サージ防護素
子のオン電圧、サージ耐量、ブレークオーバ電圧、ブレ
ークオーバ電流、保持電流、制限電圧のどれか一つまた
は幾つか、あるいは全てを所望の値にする厚みとなって
いること；を特徴とする半導体素子。2. The semiconductor device according to claim 1, wherein the semiconductor device has a first electrode on the first main surface side of the thinned portion and a second electrode on the second main surface side. Having two electrodes, and discharging the applied surge through the thinned portion between the first and second electrodes as the main current flowing through the first and second main surfaces. A surge protection element; wherein the second thickness in the thinned portion is any one of an on-voltage, a surge withstand voltage, a breakover voltage, a breakover current, a holding current, and a limit voltage of the surge protection element; A semiconductor element characterized in that some or all of them have a desired thickness.
記薄層化部分の上記第一の主面側には、該薄層化部分を
第一導電型の第一の領域として該第一の領域の該第一の
導電型とは異なる導電型の第二の領域と、該第二の領域
内にあって該第二の領域に対し少数キャリアを注入し得
る第三の領域とが形成され；上記第一の電極は該第二の
領域の露呈表面と第三の領域の露呈表面に接触している
一方；該薄層化部分の上記第二の主面側には第一の領域
と異なる導電型の第四の領域が形成され；該第四の領域
の露呈表面に上記第二の電極が接触していて；上記第一
領域の導電型に応じ、該第一、第二の電極のいずれか一
方が正となる極性のサージのみを吸収の対象とするこ
と；を特徴とする半導体素子。3. The semiconductor device according to claim 2, wherein the thinned portion is formed as a first region of a first conductivity type on the first main surface side of the thinned portion. A second region of a conductivity type different from the first conductivity type in one region, and a third region in the second region, which can inject minority carriers into the second region, The first electrode is in contact with the exposed surface of the second region and the exposed surface of the third region; A fourth region having a conductivity type different from that of the first region; the second electrode being in contact with an exposed surface of the fourth region; Semiconductor devices, wherein only surges of a polarity in which one of the electrodes is positive are to be absorbed.
記第二の電極は、上記第一の領域にも直接に、または上
記第一の導電型で高濃度な第五の領域を介し導通してい
ること；を特徴とする半導体素子。4. The semiconductor device according to claim 3, wherein the second electrode is also provided directly on the first region or via the fifth region of the first conductivity type and high concentration. A semiconductor element characterized by being conductive.
記薄層化部分の上記第一の主面側には、該薄層化部分を
第一導電型の第一の領域として該第一の領域の該第一の
導電型とは異なる導電型の第二の領域と、該第二の領域
内にあって該第二の領域と整流性の接合を形成する第三
の領域とが形成され；上記第一の電極は該第二の領域の
露呈表面と第三の領域の露呈表面に接触している一方；
該薄層化部分の上記第二の主面側には、第一の領域と異
なる導電型の第四の領域と、該第四の領域内にあって該
第四の領域と整流性の接合を形成する第五の領域とが形
成され；上記第二の電極は上記第四の領域の露呈表面と
該第五の領域の露呈表面に接触していると共に；上記第
二の領域と上記第四の領域、上記第三の領域と上記第五
の領域は、寸法的にも物性的にも同等の領域となってお
り；上記第一、第二の電極にいずれの極性のサージが印
加されたときにも該サージを吸収の対象とすること；を
特徴とする半導体素子。5. The semiconductor device according to claim 2, wherein the thinned portion is provided as a first region of a first conductivity type on the first main surface side of the thinned portion. A second region of a conductivity type different from the first conductivity type of one region, and a third region in the second region and forming a rectifying junction with the second region. Formed; while the first electrode is in contact with the exposed surface of the second region and the exposed surface of the third region;
On the second main surface side of the thinned portion, a fourth region of a conductivity type different from the first region, and a rectifying junction within the fourth region and the fourth region. Forming a fifth region; the second electrode is in contact with the exposed surface of the fourth region and the exposed surface of the fifth region; and the second region and the fifth region are exposed. The fourth area, the third area, and the fifth area are equal in dimensions and physical properties; surges of either polarity are applied to the first and second electrodes. A semiconductor device characterized in that the surge is subjected to absorption even when the semiconductor device is damaged.
半導体素子は、上記薄層化部分の上記第一の主面側にア
ノード電極またはカソード電極である第一の電極を、上
記第二の主面側にカソード電極またはアノード電極であ
る第二の電極を有し、該第一、第二の電極間に印加され
る逆バイアス電圧が予め定められた大きさを越えると導
通し、該薄層化部分を介し、該第一、第二の主面に抜け
るように主たる電流を流す定電圧ダイオードであって；
該薄層化部分における上記第二の厚みは、オン抵抗を所
望する値にまで低減するのに必要な厚みとなっているこ
と；を特徴とする半導体素子。6. The semiconductor device according to claim 1, wherein the semiconductor device includes a first electrode that is an anode electrode or a cathode electrode on the first main surface side of the thinned portion. The second main surface side has a second electrode which is a cathode electrode or an anode electrode, and conducts when a reverse bias voltage applied between the first and second electrodes exceeds a predetermined magnitude, A constant voltage diode for passing a main current through the thinned portion to the first and second main surfaces;
The second thickness in the thinned portion is a thickness necessary for reducing on-resistance to a desired value;
記薄層化部分の上記第一の主面側には、該薄層化部分を
第一導電型の第一の領域として該第一の領域の該第一の
導電型とは異なる導電型の第二の領域と、該第二の領域
内にあって該第二の領域に対し対し少数キャリアを注入
し得る第三の領域とが形成され；上記第一の電極は該第
二の領域の露呈表面と第三の領域の露呈表面に接触して
いる一方；上記第二の電極は直接に、または該薄層化部
分の上記第二の主面側に形成された上記第一の導電型で
高濃度な第四の領域を介し上記第一の領域に導通してい
ること；を特徴とする半導体素子。7. The semiconductor device according to claim 6, wherein on the first main surface side of the thinned portion, the thinned portion is a first region of a first conductivity type. A second region of a conductivity type different from the first conductivity type in one region, and a third region in the second region, into which minority carriers can be injected into the second region. Is formed; the first electrode is in contact with the exposed surface of the second region and the exposed surface of the third region; the second electrode is either directly or on the thinned portion. A semiconductor element which is electrically connected to the first region through the fourth region of the first conductivity type and the high concentration formed on the second main surface side;
半導体素子は、上記薄層化部分の上記第一の主面側にア
ノード電極またはカソード電極である第一の電極を、上
記第二の主面側にカソード電極またはアノード電極であ
る第二の電極を有し、該第一、第二の電極とは別途に設
けられた第三の電極であるゲート電極またはトリガ電極
に流れ込むトリガ電流が予め定められた大きさ以上にな
るとターンオンして該第一、第二の電極間が導通し、該
第一、第二電極間で該薄層化部分を介し、該第一、第二
の主面に抜けるように上記主たる電流を流す三端子サイ
リスタであって;該薄層化部分における上記第二の厚み
は、該三端子サイリスタのオン電圧、電流容量、ブレー
クオーバ電圧、ブレークオーバ電流、保持電流のどれか
一つまたは幾つか、あるいは全てを所望の値にする厚み
となっていること；を特徴とする半導体素子。8. The semiconductor device according to claim 1, wherein the semiconductor device includes a first electrode that is an anode electrode or a cathode electrode on the first main surface side of the thinned portion. A trigger that has a second electrode that is a cathode electrode or an anode electrode on the second main surface side, and flows into a gate electrode or a trigger electrode that is a third electrode provided separately from the first and second electrodes. When the current exceeds a predetermined value, the first and second electrodes are turned on to conduct between the first and second electrodes, and the first and second electrodes are interposed between the first and second electrodes through the thinned portion. A three-terminal thyristor that allows the main current to flow through the main surface of the three-terminal thyristor; , One or several of the holding currents, The semiconductor device according to claim; that has a thickness Rui that all the desired value.
記薄層化部分の上記第一の主面側には、該薄層化部分を
第一導電型の第一の領域として該第一の領域の該第一の
導電型とは異なる導電型の第二の領域と、該第二の領域
内にあって該第二の領域と整流性の接合を形成する第三
の領域とが形成され；上記第一の電極は該第三の領域の
露呈表面に、上記第三の電極は上記第二の領域の露呈表
面に接触している一方；該薄層化部分の上記第二の主面
側には第一の領域と異なる導電型の第四の領域が形成さ
れ；該第四の領域の露呈表面に上記第二の電極が接触し
ていること；を特徴とする半導体素子。9. The semiconductor device according to claim 8, wherein on the first main surface side of the thinned portion, the thinned portion is defined as a first region of a first conductivity type. A second region of a conductivity type different from the first conductivity type of one region, and a third region in the second region and forming a rectifying junction with the second region. Wherein the first electrode is in contact with an exposed surface of the third region and the third electrode is in contact with an exposed surface of the second region; A semiconductor element, wherein a fourth region having a conductivity type different from that of the first region is formed on the main surface side; and the second electrode is in contact with an exposed surface of the fourth region.
上記第二の電極は上記第一の領域にも直接に、または上
記第一の導電型で高濃度な第五の領域を介し導通してい
ること；を特徴とする半導体素子。10. The semiconductor device according to claim 9, wherein:
The second electrode is electrically connected to the first region directly or through the fifth region of the first conductivity type having a high concentration;
該半導体素子は、上記薄層化部分の上記第一の主面側に
ソース電極またはドレイン電極である第一の電極を、上
記第二の主面側にドレイン電極またはソース電極である
第二の電極を有し、該第一の主面または第二の主面上に
ゲート絶縁膜を介し該第一、第二の電極とは別途に設け
られた第三の電極であるゲート電極に印加されるゲート
電圧により選択的に導通すると、該第一、第二の電極間
で該薄層化部分を介し、該第一、第二の主面に抜けるよ
うに上記主たる電流を流すDMOS素子またはVMOS素子であ
って；該薄層化部分における上記第二の厚みは、該DMOS
素子またはVMOS素子のオン抵抗ないしオン電圧を必要な
値に低減させる厚みとなっていること；を特徴とする半
導体素子。11. The semiconductor device according to claim 1, wherein:
The semiconductor element has a first electrode that is a source electrode or a drain electrode on the first main surface side of the thinned portion, and a second electrode that is a drain electrode or a source electrode on the second main surface side. Having an electrode, applied to a gate electrode which is a third electrode provided separately from the first and second electrodes via a gate insulating film on the first main surface or the second main surface. When selectively turned on by a gate voltage, a DMOS element or VMOS that passes the main current so as to pass through the thinned portion between the first and second electrodes and pass through the first and second main surfaces. An element; wherein the second thickness in the thinned portion is the DMOS
A semiconductor element having a thickness that reduces the on-resistance or on-voltage of the element or VMOS element to a required value.
上記薄層化部分の上記第一の主面側には、該薄層化部分
を第一導電型の第一の領域として該第一の領域の該第一
の導電型とは異なる導電型の第二の領域と、該第二の領
域内にあって該第一の導電型の第三の領域とが形成さ
れ；上記第一の電極は該第三の領域の露呈表面に接触し
ている一方；上記ゲート電極は上記第三の領域の一部と
上記第一の領域の一部とに跨るように上記第二の領域の
上方に上記ゲート絶縁膜を介して位置し、該ゲート電極
の下の上記第二の領域の一部がチャネル形成領域となっ
ていると共に；上記第二の電極は上記第一の領域に対し
直接に、または上記第一の導電型で高濃度な第四の領域
を介し導通していること；を特徴とする半導体素子。12. The semiconductor device according to claim 11, wherein:
On the first main surface side of the thinned portion, the thinned portion has a conductivity type different from the first conductivity type of the first region as a first region of the first conductivity type. A second region and a third region of the first conductivity type within the second region are formed; the first electrode is in contact with an exposed surface of the third region On the other hand, the gate electrode is located above the second region via the gate insulating film so as to straddle a part of the third region and a part of the first region. A part of the second region below serves as a channel forming region; and the second electrode is directly connected to the first region or the fourth conductive type high concentration fourth region. Conducting through a region; a semiconductor element.
該半導体素子は、上記薄層化部分の上記第一の主面側に
エミッタ電極またはコレクタ電極である第一の電極を、
上記第二の主面側にコレクタ電極またはエミッタ電極で
ある第二の電極を有し、該第一の主面または第二の主面
上にゲート絶縁膜を介し該第一、第二の電極とは別途に
設けられた第三電極であるゲート電極に印加されるゲー
ト電圧により選択的に導通すると該第一、第二の電極間
で該薄層化部分を介し、該第一、第二の主面に抜けるよ
うに上記主たる電流を流すIGBT素子であって；該薄層化
部分における上記第二の厚みは、該IGBT素子のオン抵抗
ないしオン電圧を必要な値に低減させる厚みとなってい
ること；を特徴とする半導体素子。13. The semiconductor device according to claim 1, wherein:
The semiconductor element includes a first electrode that is an emitter electrode or a collector electrode on the first main surface side of the thinned portion,
A second electrode which is a collector electrode or an emitter electrode on the second main surface side, and the first and second electrodes are provided on the first main surface or the second main surface via a gate insulating film. When selectively turned on by a gate voltage applied to a gate electrode serving as a third electrode separately provided, the first and second electrodes are interposed between the first and second electrodes through the thinned portion. An IGBT element that passes the main current so as to pass through the main surface of the IGBT element; the second thickness in the thinned portion is a thickness that reduces the on-resistance or on-voltage of the IGBT element to a required value. A semiconductor element.
上記薄層化部分の上記第一の主面側には、該薄層化部分
を第一導電型の第一の領域として該第一の領域の該第一
の導電型とは異なる導電型の第二の領域と、該第二の領
域内にあって該第一の導電型の第三の領域とが形成さ
れ；上記第一の電極は該第三の領域の露呈表面に接触し
ている一方；上記ゲート電極は上記第三の領域の一部と
上記第一の領域の一部とに跨るように上記第二の領域の
上方に上記ゲート絶縁膜を介して位置し、該ゲート電極
の下の上記第二の領域の一部がチャネル形成領域となっ
ていると共に；上記第二の電極は上記第一の領域に対し
上記第一の導電型とは異なる導電型で高濃度な第四の領
域を介し導通していること；を特徴とする半導体素子。14. The semiconductor device according to claim 13, wherein:
On the first main surface side of the thinned portion, the thinned portion has a conductivity type different from the first conductivity type of the first region as a first region of a first conductivity type. A second region and a third region of the first conductivity type within the second region are formed; the first electrode is in contact with an exposed surface of the third region On the other hand, the gate electrode is located above the second region via the gate insulating film so as to straddle a part of the third region and a part of the first region. A part of the second region below is a channel forming region; and the second electrode is a fourth region having a conductivity type different from the first conductivity type and a high concentration of the fourth region with respect to the first region. Conducting through a region of the semiconductor device.
該半導体素子は、上記薄層化部分の上記第一の主面側に
エミッタ電極またはコレクタ電極である第一の電極を、
上記第二の主面側にコレクタ電極またはエミッタ電極で
ある第二の電極を有し、該第一の主面または第二の主面
上にゲート絶縁膜を介し該第一、第二の電極とは別途に
設けられた第三電極であるゲート電極に印加されるゲー
ト電圧により選択的に導通すると該第一、第二の電極間
で該薄層化部分を介し、該第一、第二の主面に抜けるよ
うに上記主たる電流を流すIGBT素子であって；該薄層化
部分における上記第二の厚みは、該IGBT素子にあって上
記コレクタ電極に接触するコレクタ領域から注入され、
上記ゲート電極の下で上記薄層化部分中に設けられてい
るベース領域にまで到達する少数キャリアの該到達時間
を所望する値に規定する厚みとなっていること；を特徴
とする半導体素子。15. The semiconductor device according to claim 1, wherein:
The semiconductor element includes a first electrode that is an emitter electrode or a collector electrode on the first main surface side of the thinned portion,
A second electrode which is a collector electrode or an emitter electrode on the second main surface side, and the first and second electrodes are provided on the first main surface or the second main surface via a gate insulating film. When selectively turned on by a gate voltage applied to a gate electrode, which is a third electrode separately provided, the first and second electrodes pass through the thinned portion between the first and second electrodes. An IGBT element for flowing the main current so as to pass through a main surface of the IGBT element; the second thickness in the thinned portion is injected from a collector region in the IGBT element and in contact with the collector electrode;
A minority carrier reaching the base region provided in the thinned portion under the gate electrode has a thickness that regulates the arrival time to a desired value.
上記薄層化部分の上記第一の主面側には、該薄層化部分
を第一導電型の第一の領域として該第一の領域の該第一
の導電型とは異なる導電型の第二の領域と、該第二の領
域内にあって該第一の導電型の第三の領域とが形成さ
れ；上記第一の電極は該第三の領域の露呈表面に接触し
ている一方；上記ゲート電極は上記第三の領域の一部と
上記第一の領域の一部とに跨るように上記第二の領域の
上方に上記ゲート絶縁膜を介して位置し、該ゲート電極
の下の上記第二の領域の一部がチャネル形成領域となっ
ていると共に；上記第二の電極は上記薄層化部分の上記
第二の主面側に設けられた上記第一の導電型とは異なる
導電型で高濃度な第四の領域の露呈表面に接触すると同
時に該第一の領域に対し直接に、または第一の導電型で
高濃度な第五の領域を介し導通していること；を特徴と
する半導体素子。16. The semiconductor device according to claim 15, wherein:
On the first main surface side of the thinned portion, the thinned portion has a conductivity type different from the first conductivity type of the first region as a first region of the first conductivity type. A second region and a third region of the first conductivity type within the second region are formed; the first electrode is in contact with an exposed surface of the third region On the other hand, the gate electrode is located above the second region via the gate insulating film so as to straddle a part of the third region and a part of the first region. A part of the second region below is a channel forming region; and the second electrode is provided with the first conductivity type provided on the second main surface side of the thinned portion. Is in contact with the exposed surface of the fourth region of different conductivity type and high concentration and at the same time directly on the first region, or the fifth region of high concentration of first conductivity type The semiconductor device according to claim; that is conducting through.
互いに対向する第一、第二の主面に抜けるように主たる
電流を流す半導体素子の製造方法であって；第一、第二
の主面間の寸法である第一の厚みを有する半導体ウエハ
の一部を該第一の厚みより薄い第二の厚みに薄層化して
薄層化部分を形成する薄層化工程を経た後、該薄層化部
分に該半導体素子を作り込むようにすると共に；該半導
体素子を作り込む前の上記薄層化工程において形成され
る該薄層化部分における該第二の厚みは、その後に該薄
層化部分に作り込まれる該半導体素子に要求される素子
特性を満たす寸法とすること；を特徴とする半導体素子
の製造方法。17. A method of manufacturing a semiconductor device in which a main electric current flows through the inside of a semiconductor wafer to first and second main surfaces facing each other of the semiconductor wafer; the first and second main surfaces. After passing through a thinning step of forming a thinned portion by thinning a part of the semiconductor wafer having a first thickness between the first thickness and the second thickness smaller than the first thickness, The second thickness in the thinned portion formed in the thinning step before the semiconductor device is formed, and the semiconductor device is formed in the layered portion; A size that satisfies device characteristics required for the semiconductor device to be formed in the integrated portion.
互いに対向する第一、第二の主面に抜けるように主たる
電流を流す半導体素子の製造方法であって；第一、第二
の主面間の寸法である第一の厚みを有する半導体ウエハ
の一部を該第一の厚みより薄い第二の厚みに薄層化して
薄層化部分を形成する薄層化工程を経た後、該薄層化部
分に該半導体素子を作り込むようにすると共に；該半導
体素子を作り込む前の上記薄層化工程において形成され
る該薄層化部分における該第二の厚みを変更、調整する
ことで、その後に該薄層化部分に作り込まれる該半導体
素子の素子特性を予め変更、調整すること；を特徴とす
る半導体素子の製造方法。18. A method of manufacturing a semiconductor device in which a main electric current flows so as to pass through the inside of a semiconductor wafer to first and second opposing main surfaces of the semiconductor wafer; the first and second main surfaces. After passing through a thinning step of forming a thinned portion by thinning a portion of the semiconductor wafer having a first thickness between the first thickness to a second thickness smaller than the first thickness, Changing and adjusting the second thickness of the thinned portion formed in the thinning step before forming the semiconductor element, while forming the semiconductor element in the layered portion; And changing and adjusting in advance the device characteristics of the semiconductor device to be subsequently formed in the thinned portion.
互いに対向する第一、第二の主面に抜けるように主たる
電流を流す半導体素子の製造方法であって；第一、第二
の主面間の寸法である第一の厚みを有する半導体ウエハ
の一部を該第一の厚みより薄い第二の厚みに薄層化して
薄層化部分を形成する薄層化工程を経た後、該薄層化部
分に該半導体素子を作り込むようにすると共に；上記第
二の厚みをds、上記第一の厚みをdoとし、また、上記薄
層化工程を有することで増加した全製造工程数を薄層化
しない場合の全製造工程数で除した値を工程増加率δと
したとき、該第二の厚みdsを、（ds／do）＜（１／δ）
を満たす厚み以下とすること；を特徴とする半導体素子
の製造方法。19. A method of manufacturing a semiconductor device in which a main current flows through an inside of a semiconductor wafer to first and second main surfaces facing each other of the semiconductor wafer; first and second main surfaces. After passing through a thinning step of forming a thinned portion by thinning a portion of the semiconductor wafer having a first thickness between the first thickness to a second thickness smaller than the first thickness, The second thickness is ds, the first thickness is do, and the total number of manufacturing steps increased by having the thinning step is increased. When the value obtained by dividing by the total number of manufacturing steps in the case where the layer is not thinned is defined as a step increase rate δ, the second thickness ds is calculated as (ds / do) <(1 / δ)
And a thickness that satisfies the following condition:
製造方法であって；上記第二の厚みをds、上記第一の厚
みをdoとし、また、上記薄層化工程を有することで増加
した全製造工程数を薄層化しない場合の全製造工程数で
除した値を工程増加率δとしたとき、該第二の厚みds
を、（ds／do）＜（１／δ）を満たす厚み以下とする条
件も満たすこと；を特徴とする半導体素子の製造方法。20. The method for manufacturing a semiconductor device according to claim 17, wherein the second thickness is ds, the first thickness is do, and the thickness is increased by including the thinning step. When the value obtained by dividing the total number of manufacturing steps obtained by the total number of manufacturing steps in the case where the layer is not thinned is taken as the step increase rate δ, the second thickness ds
Satisfies the condition of not more than the thickness satisfying (ds / do) <(1 / δ).
互いに対向する第一、第二の主面に抜けるように主たる
電流を流す半導体素子の製造方法であって；第一、第二
の主面間の寸法である第一の厚みを有する半導体ウエハ
の一部を該第一の厚みより薄い第二の厚みに薄層化して
薄層化部分を形成する薄層化工程を経た後、該薄層化部
分に該半導体素子を作り込むようにすると共に；上記第
二の厚みをds、上記第一の厚みをdoとし、また、上記薄
層化工程を有することで増加した全製造工程数を薄層化
しない場合の全製造工程数で除した値を工程増加率δと
したとき、該第二の厚みdsを、（ds／do)2＜（１／δ）
を満たす厚み以下とすること；を特徴とする半導体素子
の製造方法。21. A method of manufacturing a semiconductor device in which a main current flows through an inside of a semiconductor wafer to first and second main surfaces facing each other of the semiconductor wafer; the first and second main surfaces. After passing through a thinning step of forming a thinned portion by thinning a part of the semiconductor wafer having a first thickness between the first thickness and the second thickness smaller than the first thickness, The second thickness is ds, the first thickness is do, and the total number of manufacturing steps increased by having the thinning step is increased. when the value obtained by dividing the total number of manufacturing processes when no thinning was step increase rate [delta], the said second thickness ds, (ds / do) 2 <(1 / δ)
And a thickness that satisfies the following condition:
製造方法であって；上記第二の厚みをds、上記第一の厚
みをdoとし、また、上記薄層化工程を有することで増加
した全製造工程数を薄層化しない場合の全製造工程数で
除した値を工程増加率δとしたとき、該第二の厚みds
を、（ds／do)2＜（１／δ）を満たす厚み以下とする条
件も満たすこと；を特徴とする半導体素子の製造方法。22. The method of manufacturing a semiconductor device according to claim 17, wherein the second thickness is ds, the first thickness is do, and the thickness is increased by including the thinning step. When the value obtained by dividing the total number of manufacturing steps obtained by the total number of manufacturing steps in the case where the layer is not thinned is taken as the step increase rate δ,
Satisfies the condition of not more than (ds / do) 2 <(1 / δ).
載の半導体素子の製造方法であって；上記半導体ウエハ
の薄層化は、上記半導体ウエハに対しエッチングを施
し、上記第一、第二の主面の一方または双方の側に凹部
を形成することでなすこと；を特徴とする半導体素子の
製造方法。23. The method for manufacturing a semiconductor device according to claim 17, 18, 19, 20, 21 or 22, wherein the thinning of the semiconductor wafer is performed by etching the semiconductor wafer, Forming a concave portion on one or both sides of the second main surface;
載の半導体素子の製造方法であって；上記薄層化部分に
は上記半導体素子を複数個、互いに並設の関係で作り込
むこと；を特徴とする半導体素子の製造方法。24. The method of manufacturing a semiconductor device according to claim 17, 18, 19, 20, 21, or 22, wherein a plurality of the semiconductor devices are formed in the thinned portion in a juxtaposed relationship with each other. A method of manufacturing a semiconductor device.
であって；上記薄層化部分に上記複数個の半導体素子を
作り込んだ後、該複数個の半導体素子を有する該薄層化
部分を切り出して用いること；を特徴とする半導体素子
の製造方法。25. The method for manufacturing a semiconductor device according to claim 24, wherein after forming the plurality of semiconductor elements in the thinned portion, the thinned portion including the plurality of semiconductor elements is formed. A method for manufacturing a semiconductor device.
であって；上記薄層化部分に作り込まれた上記複数個の
半導体素子の隣接するもの同士の横方向間隔よりも該薄
層化部分を厚み方向に流れる主たる電流の電流通路長が
長くなるように上記第二の厚みを設定し、該隣接する半
導体素子同士に相互作用を起こすようにすること；を特
徴とする半導体素子の製造方法。26. The method of manufacturing a semiconductor device according to claim 24, wherein the thinning is performed more than a lateral interval between adjacent ones of the plurality of semiconductor devices formed in the thinned portion. Manufacturing the semiconductor device, wherein the second thickness is set so that a current path length of a main current flowing through the portion in the thickness direction becomes longer, and the adjacent semiconductor devices interact with each other; Method.
であって；上記薄層化部分に作り込まれた上記複数個の
半導体素子の隣接するもの同士の横方向間隔よりも該薄
層化部分を厚み方向に流れる主たる電流の電流通路長が
短くなるように上記第二の厚みを設定し、該隣接する半
導体素子同士の間に相互作用が起きないようにするこ
と；を特徴とする半導体素子の製造方法。27. The method of manufacturing a semiconductor device according to claim 24, wherein the thinning is performed more than a lateral interval between adjacent ones of the plurality of semiconductor devices formed in the thinned portion. The second thickness is set so that a current path length of a main current flowing through the portion in the thickness direction is shortened, so that no interaction occurs between the adjacent semiconductor elements; Device manufacturing method.
載の半導体素子の製造方法であって；該半導体素子が、
上記薄層化部分の上記第一の主面側に第一の電極を、上
記第二の主面側に第二の電極を有し、該第一、第二の電
極間で該薄層化部分を介し、印加されたサージを該第
一、第二の主面に抜けるように流れる上記主たる電流と
して吸収するサージ防護素子である場合；上記薄層化部
分の厚みを、該サージ防護素子のオン電圧、サージ耐
量、ブレークオーバ電圧、ブレークオーバ電流、保持電
流、制限電圧のどれか一つまたは幾つか、あるいは全て
を所望の値にする厚みとすること；を特徴とする半導体
素子の製造方法。28. The method for manufacturing a semiconductor device according to claim 17, 18, 19, 20, 21, or 22, wherein the semiconductor device comprises:
A first electrode is provided on the first main surface side of the thinned portion, and a second electrode is provided on the second main surface side, and the thinning is performed between the first and second electrodes. A surge protection element that absorbs an applied surge as the main current flowing through the first and second main surfaces through the portion; the thickness of the thinned portion is determined by the thickness of the surge protection element. A method for manufacturing a semiconductor device, characterized in that any one, some, or all of the on-voltage, surge withstand voltage, breakover voltage, breakover current, holding current, and limit voltage have a desired thickness. .
載の半導体素子の製造方法であって；該半導体素子が、
上記薄層化部分の上記第一の主面側にアノード電極また
はカソード電極である第一の電極を、上記第二の主面側
にカソード電極またはアノード電極である第二の電極を
有し、該第一、第二の電極間に印加される逆バイアス電
圧が予め定められた大きさを越えると導通し、該薄層化
部分を介し、該第一、第二の主面に抜けるように主たる
電流を流す定電圧ダイオードである場合；上記薄層化部
分の厚みは、オン抵抗を所望する値にまで低減するのに
必要な厚みとなっていること；を特徴とする半導体素子
の製造方法。29. The method for manufacturing a semiconductor device according to claim 17, 18, 19, 20, 21, or 22, wherein the semiconductor device comprises:
A first electrode that is an anode electrode or a cathode electrode on the first main surface side of the thinned portion, and a second electrode that is a cathode electrode or an anode electrode on the second main surface side, When the reverse bias voltage applied between the first and second electrodes exceeds a predetermined magnitude, the first and second main surfaces pass through the thinned portion and pass through the first and second main surfaces. A method of manufacturing a semiconductor device, comprising: a constant voltage diode for passing a main current; a thickness of the thinned portion is a thickness necessary to reduce an on-resistance to a desired value. .
載の半導体素子の製造方法であって；該半導体素子が、
上記薄層化部分の上記第一の主面側にアノード電極また
はカソード電極である第一の電極を、上記第二の主面側
にカソード電極またはアノード電極である第二の電極を
有し、該第一、第二の電極とは別途に設けられた第三電
極であるゲート電極またはトリガ電極に流れ込むトリガ
電流が予め定められた大きさ以上になるとターンオンし
て該第一、第二の電極間が導通し、該第一、第二電極間
で該薄層化部分を介し、該第一、第二の主面に抜けるよ
うに上記主たる電流を流す三端子サイリスタである場
合；上記薄層化部分の厚みは、該サイリスタのオン電
圧、電流容量、ブレークオーバ電圧、ブレークオーバ電
流、保持電流のどれか一つまたは幾つか、あるいは全て
を所望の値にする厚みとなっていること；を特徴とする
半導体素子の製造方法。30. The method for manufacturing a semiconductor device according to claim 17, 18, 19, 20, 21, or 22, wherein the semiconductor device comprises:
A first electrode that is an anode electrode or a cathode electrode on the first main surface side of the thinned portion, and a second electrode that is a cathode electrode or an anode electrode on the second main surface side, The first and second electrodes are turned on when a trigger current flowing into a gate electrode or a trigger electrode, which is a third electrode provided separately from the first or second electrode, becomes greater than or equal to a predetermined value. A three-terminal thyristor that conducts the current and passes the main current through the thinned portion between the first and second electrodes to pass through the first and second main surfaces; The thickness of the turned-on portion is such that any one, some, or all of the on-voltage, current capacity, breakover voltage, breakover current, and holding current of the thyristor have a desired value; Characteristic method of manufacturing semiconductor device
載の半導体素子の製造方法であって；該半導体素子が、
上記薄層化部分の上記第一の主面側にソース電極または
ドレイン電極である第一の電極を、上記第二の主面側に
ドレイン電極またはソース電極である第二電極を有し、
該第一の主面または第二の主面上にゲート絶縁膜を介し
該第一、第二の電極とは別途に設けられた第三電極であ
るゲート電極に印加されるゲート電圧により選択的に導
通すると該第一、第二電極間で該薄層化部分を介し、該
第一、第二の主面に抜けるように上記主たる電流を流す
DMOS素子またはVMOS素子である場合；上記薄層化部分の
厚みは、該DMOS素子またはVMOS素子のオン抵抗ないしオ
ン電圧を必要な値に低減させる厚みとなっていること；
を特徴とする半導体素子の製造方法。31. The method for manufacturing a semiconductor device according to claim 17, 18, 19, 20, 21, or 22, wherein the semiconductor device comprises:
A first electrode that is a source electrode or a drain electrode on the first main surface side of the thinned portion, and a second electrode that is a drain electrode or a source electrode on the second main surface side,
Selective by a gate voltage applied to a gate electrode that is a third electrode provided separately from the first and second electrodes via a gate insulating film on the first main surface or the second main surface. When conducting, the main current flows through the thinned portion between the first and second electrodes to pass through the first and second main surfaces.
In the case of a DMOS element or a VMOS element; the thickness of the thinned portion is a thickness that reduces the on-resistance or on-voltage of the DMOS element or the VMOS element to a required value;
A method for manufacturing a semiconductor device, comprising:
載の半導体素子の製造方法であって；該半導体素子が、
上記薄層化部分の上記第一の主面側にエミッタ電極また
はコレクタ電極である第一の電極を、上記第二の主面側
にコレクタ電極またはエミッタ電極である第二の電極を
有し、該第一の主面または第二の主面上にゲート絶縁膜
を介し該第一、第二の電極とは別途に設けられた第三電
極であるゲート電極に印加されるゲート電圧により選択
的に導通すると該第一、第二の電極間で該薄層化部分を
介し、該第一、第二の主面に抜けるように上記主たる電
流を流すIGBT素子である場合；上記薄層化部分の厚み
は、該IGBT素子のオン抵抗ないしオン電圧を必要な値に
低減させる厚みとなっていること；を特徴とする半導体
素子の製造方法。32. The method for manufacturing a semiconductor device according to claim 17, 18, 19, 20, 21, or 22, wherein the semiconductor device comprises:
A first electrode that is an emitter electrode or a collector electrode on the first main surface side of the thinned portion, and a second electrode that is a collector electrode or an emitter electrode on the second main surface side; Selective by a gate voltage applied to a gate electrode that is a third electrode provided separately from the first and second electrodes via a gate insulating film on the first main surface or the second main surface. When the IGBT element flows the main current so as to pass through the thinned portion between the first and second electrodes when passing through the first and second main surfaces, the thinned portion A thickness of the IGBT element to reduce the on-resistance or the on-voltage of the IGBT element to a required value.
載の半導体素子の製造方法であって；該半導体素子が、
上記薄層化部分の上記第一の主面側にエミッタ電極また
はコレクタ電極である第一の電極を、上記第二の主面側
にコレクタ電極またはエミッタ電極である第二の電極を
有し、該第一の主面または第二の主面上にゲート絶縁膜
を介し該第一、第二の電極とは別途に設けられた第三電
極であるゲート電極に印加されるゲート電圧により選択
的に導通すると該第一、第二の電極間で該薄層化部分を
介し、該第一、第二の主面に抜けるように上記主たる電
流を流すIGBT素子である場合；上記薄層化部分の厚み
は、該IGBT素子にあって上記コレクタ電極に接触するコ
レクタ領域から注入され、上記ゲート電極の下で上記薄
層化部分中に設けられているベース領域にまで到達する
少数キャリアの該到達時間を所望する値に規定する厚み
となっていること；を特徴とする半導体素子の製造方
法。33. The method of manufacturing a semiconductor device according to claim 17, 18, 19, 20, 21, or 22, wherein the semiconductor device comprises:
A first electrode that is an emitter electrode or a collector electrode on the first main surface side of the thinned portion, and a second electrode that is a collector electrode or an emitter electrode on the second main surface side; Selective by a gate voltage applied to a gate electrode that is a third electrode provided separately from the first and second electrodes via a gate insulating film on the first main surface or the second main surface. When the IGBT element flows the main current so as to pass through the thinned portion between the first and second electrodes when passing through the first and second main surfaces, the thinned portion The thickness of the minority carrier that is injected from the collector region in contact with the collector electrode in the IGBT element and reaches the base region provided in the thinned portion under the gate electrode. The time is set to a desired value; The method of manufacturing a semiconductor device according to symptoms.
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