【発明の詳細な説明】
電流制限回路
本発明は、電力用被制御半導体素子のための電流制限回路に関し、たとえばパ
ワートランジスタ用の電流制限回路に関する。
電力用集積回路は、それらの出力側の電流過負荷に対する効果的な保護を必要
とし、これは場合によって短絡が発生したときに熱的損傷を受けるのを避けるこ
とを目的としている。
本発明は基本的にあらゆる電力用被制御半導体素子に適用できるが、ここでは
本発明ならびにその基礎とする課題を、パワーＭＯＳトランジスタのほかにバイ
ポーラ素子およびＣＭＯＳ素子も利用する混合技術における電力用ＩＣに基づき
説明する。
この種の電流制限回路のための一般的な原理は、パワートランジスタを流れる
全電流によって、あるいはセンサセル方式ではそのような全電流の一部分によっ
て、抵抗（分流器とも称する）に電圧降下を発生させることにある。
電圧降下が所定の最大値を超えた場合、電流制限回路はパワートランジスタの
制御信号に強い負荷を加えて、制御信号から出力特性曲線フィールドを介して求
めることのできるパワートランジスタの出力電流が許
容限界値以下にとどまるようになる。このような基本原理を回路技術的に実現す
るため、従来技術において多くの試みがなされてきた。
一般に、電流制御制限回路と電圧制御制限回路とを区別している。
電流制御制限回路であれば通常、スイッチオンピークをマスクするためのフィ
ルタが必要とされる。また、電圧制御制限回路であれば温度補償回路が必要とさ
れる。さらにこれら両方の形式において公知の回路は、煩雑な短絡時用保護回路
も必要とする。
このような従来技術の実例として、B．Murari，F．BertottiおよびG．A．Vign
olaによる"Smart Power ICs‐Techologies and Applications"，p．328，400，4
26，Springer Verlag，Berlin‐Heidelberg‐New York，1996を挙げておく。
本発明の課題は、簡単に実現可能であり、しかもその電圧供給とは無関係に動
作するようにした電流制限回路を提供することにある。
本発明によればこの課題は、請求項１に記載の構成により解決され、すなわち
以下の構成を備えた被制御電力用半導体素子たとえばパワートランジスタのため
の電流制限回路によって解決される。
すなわちこの場合、被制御電力用半導体素子を流れる電流を表す電圧降下を発
生させるために、被制御電力用半導体素子の主電流経路に直列に接続された測定
抵抗と、カレントミラー回路装置が設けられている。そしてこのカレントミラー
回路装置には、
ａ）第１の電位と第２の電位との間で第１の電流を発生させる第１の電流源装置
と、
ｂ）電力用半導体素子の制御端子の制御電位と第３の基準電位との間で第２の電
流を発生させる第２の電流源装置と、
ｃ）測定抵抗における電圧降下に応じて第１の電流源装置と第２の電流源装置を
結合する電流源結合回路が設けられており、この場合、電圧降下が所定の値より
も大きければ、電力用半導体素子を流れる電流を制限する目的で、制御電位を低
下させるため第２の電流が高められる。
従属請求項には有利な実施形態が示されている。
１つの有利な実施形態によれば、第１の電流源装置は第１および第２のバイポ
ーラトランジスタを有しており、これらのバイポーラトランジスタは、そのコレ
クタ電流が互いに比例するように結線されている。この場合、第２の電流源装置
は、第３および第４のバイポーラトランジスタを有しており、第３のバイポーラ
トランジスタのエミッタには、第４のバイポーラトランジスタのコレクタ電流に
比例する電流が与えられ、第４のバイポーラトランジスタのエミッタ−ベース電
圧は電圧成分として、測定抵抗における電圧降下と、第２および第３のバイポー
ラトランジスタの正の極性
のエミッタ−ベース電圧と、前記第１のバイポーラトランジスタの負の極性のエ
ミッタ−ベース電圧を有する。
本発明の別の有利な実施形態によれば、前記の４つのバイポーラトランジスタ
のうち少なくとも１つは、他のバイポーラトランジスタとは異なるエミッタ面積
を有する。
さらに別の有利な実施形態によれば、第４のバイポーラトランジスタのエミッ
タ−ベース電圧は別の一定電圧成分を有しており、その値は種々のエミッタ電流
密度で駆動される別のバイポーラトランジスタのエミッタ−ベース電圧の差によ
って定まる。
さらに別の有利な実施形態によればカレントミラー回路装置は、第１および第
２のバイポーラトランジスタと、第３および第４のバイポーラトランジスタを有
しており、前記第１および第２のバイポーラトランジスタは、電力用半導体素子
のソース端子と接続された測定抵抗の端子と第１の基準電位との間に、電流源と
ともに直列に接続されており、前記第３および第４のバイポーラトランジスタは
、制御電位と第３の基準電位との間に直列に接続されており、前記第１のバイポ
ーラトランジスタのコレクタとベースはつなげられており、前記の第１および第
３のバイポーラトランジスタはそれらのベースどうしがつなげられており、前記
第２のバイポーラトランジスタのベースは、第３のバ
イポーラトランジスタのエミッタと第４のバイポーラトランジスタのコレクタと
の間に位置する接続点と結合されており、前記第４のバイポーラトランジスタの
ベースは、第１のバイポーラトランジスタのエミッタと第２のバイポーラトラン
ジスタのコレクタとの間に位置する接続点と結合されている。
さらに別の有利な実施形態によればカレントミラー回路は、第１および第２の
バイポーラトランジスタと、第３および第４のバイポーラトランジスタと、第５
および第６のバイポーラトランジスタを有しており、前記第１および第２のバイ
ポーラトランジスタは、電力用半導体素子のソース端子と接続された測定抵抗の
端子と第１の基準電位との間に、電流源ととともに直列に接続されており、前記
第３および第４のバイポーラトランジスタは、制御電位と第３の基準電位との間
に直列に接続されており、前記第１のバイポーラトランジスタのコレクタとベー
スがつなげられており、第１および第３のバイポーラトランジスタはそれらのベ
ースどおしがつなげられており、前記第５および第６のバイポーラトランジスタ
は、それぞれ対応する電流源と直列に、第１の基準電位と第２の基準電位との間
に接続されており、前記第２のバイポーラトランジスタのベースは、第５のバイ
ポーラトランジスタのエミッタと対応する電流源との間に位置する接続点と結合
されており、前記第５のバイポーラトランジスタのベ
ースは、第３のバイポーラトランジスタのエミッタと第４のバイポーラトランジ
スタのコレクタとの間に位置する接続点と結合されており、前記第４のバイポー
ラトランジスタのベースは、前記第６のバイポーラトランジスタのエミッタと対
応する電流源との間に位置する接続点と結合されており、前記第６のバイポーラ
トランジスタのベースは、第１のバイポーラトランジスタのベースと第２のバイ
ポーラトランジスタのコレクタとの間に位置する接続点と結合されている。
この変形実施形態によれば、本発明による電流制限回路の感度が高められる。
さらに別の実施形態によれば、第５および第６のバイポーラトランジスタの電
流源はそれぞれ１つの抵抗である。
さらに別の実施形態によれば、第５および第６のバイポーラトランジスタの電
流源はそれぞれＮＭＯＳトランジスタである。
１つの別の有利な実施形態によれば、ＮＭＯＳトランジスタの共通のゲート電
位は、第１および第３のバイポーラトランジスタの共通のベース端子の電位であ
る。
１つの有利な実施形態によればカレントミラー回路装置は、第１のカレントミ
ラー、第２のカレントミラー、第３のカレントミラー、第４のカレントミラー、
第１のＮＰＮバイポーラトランジスタ、第２のＮＰＮ
バイポーラトランジスタ、第３のＮＰＮバイポーラトランジスタ、第４のＮＰＮ
バイポーラトランジスタならびに、第５のＭＯＳトランジスタおよび第６のＭＯ
Ｓトランジスタを有しており、前記第１のカレントミラーは、第１および第２の
ＰＮＰバイポーラトランジスタから成り、これらのバイポーラトランジスタのエ
ミッタはそれぞれ、電力用半導体素子の制御電位と接続されており、前記第２の
カレントミラーは、第３および第４のＰＮＰバイポーラトランジスタから成り、
これらのバイポーラトランジスタのエミッタはそれぞれ、電力用半導体素子の制
御電位と接続されており、前記第３のカレントミラーは、第１および第２のＭＯ
Ｓトランジスタから成り、これらのＭＯＳトランジスタのソースはそれぞれ基準
電位と接続されており、前記第４のカレントミラーは、第３および第４のＭＯＳ
トランジスタから成り、これらのＭＯＳトランジスタのソースはそれぞれ基準電
位と接続されており、前記第１のＮＰＮバイポーラトランジスタのエミッタは、
前記第３のＭＯＳトランジスタのドレインと接続されており、前記第２のＮＰＮ
バイポーラトランジスタは、前記電力用半導体素子と接続された測定抵抗の端子
と第４のＰＮＰバイポーラトランジスタのコレクタとの間に接続されており、前
記第３のＮＰＮバイポーラトランジスタのエミッタは、前記第２のＭＯＳトラン
ジスタのドレインと接続されており、前記第４のＮＰ
Ｎバイポーラトランジスタは、負荷出力端子と接続された測定抵抗の端子と第１
のＰＮＰバイポーラトランジスタのコレクタとの間に接続されており、前記第１
および第３のＮＰＮバイポーラトランジスタのベース端子はつながれており、こ
れら第１および第３のＮＰＮバイポーラトランジスタのコレクタ端子は、順方向
でダイオードを介して電力用半導体素子の制御電位と接続されており、前記第１
のＮＰＮバイポーラトランジスタのエミッタは、第４のＮＰＮバイポーラトラン
ジスタのベースと接続されており、前記第３のＮＰＮバイポーラトランジスタの
エミッタは、前記第２のバイポーラトランジスタのベースと接続されており、前
記の第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタは、給電電位と
接続された前記電力用半導体素子の端子と前記第４のカレントミラーの基準電位
との間に直列に接続されており、前記第５のＭＯＳトランジスタのゲートは、前
記第３のＰＮＰバイポーラトランジスタのコレクタと接続されており、前記第６
のＭＯＳトランジスタのゲートは、前記電力用半導体素子の制御電位と接続され
ており、前記の第５のＭＯＳトランジスタと第６のＭＯＳトランジスタとの間の
接続点は、前記の第１および第３のＮＰＮバイポーラトランジスタの共通のベー
スと接続されている。
この変形実施形態は、殊にハイサイドスイッチに適している。
次に、添付の図面を参照しながら実施例に基づき本発明について説明する。
図面
図１は、本発明による電流制限回路の基本回路図である。
図２は、本発明による電流制限回路の第１の有利な実施形態を示す回路図であ
る。
図３は、本発明による電流制限回路の第２の有利な実施形態を示す回路図であ
る。
図４は、本発明による電流制限回路の第３の有利な実施形態を示す回路図であ
る。
図５は、本発明の前提を成す一般的な基準電流源回路を示す回路図である。
図中、同じ構成部分あるいは機能的に同等な構成部分には同じ参照符号が付さ
れている。
本発明による電流制限回路は、図５に示した一般的な基準電流源回路を前提と
している。
図５において、参照符号５１，５２，５３，５４によってＮＰＮバイポーラト
ランジスタが示されており、ここでトランジスタ５２と５４ならびに５１と５３
はそれぞれ直列に接続されていて、これらにより第１および第２の主電流経路５
０１または５０２が規定されている。
第１の主電流経路５０１は、正のバッテリ電位ＶBと負のバッテリ電位（アー
ス）との間に位置しており
、定電流源５６を有している。
トランジスタ５２と５１のエミッタ面積はｍ：１の比にあり、トランジスタ５
４と５３のエミッタ面積は１：ｎの比にある。すべてのベース電流を無視すれば
、トランジスタ５４と５２のコレクタ電流は等しく、トランジスタ５３と５１の
コレクタ電流は等しい。
トランジスタ５４と５３を交差結合したことで、バイポーラトランジスタに典
型的なコレクタ電流とエミッタ−ベース電圧との指数関数的な関係とともに、経
路５０１および５０２中の電流の比とは無関係に、トランジスタ５３と５４にお
けるエミッタ電位の差
ＵR＝ｌｎ（ｍ・ｎ）・ｋＴ／ｅ
が生じる。
同時にこのエミッタ電位の差ＵRは、やはり電流経路５０２中に配置されてい
る抵抗５５における電圧降下ＵRである。したがって抵抗５５の抵抗値によって
、出力側から取り出すことのできる電流Ｉrefが電流源５６の電流に依存するこ
となく定められる。
図１には、本発明による電流制限回路の基本回路図が示されている。
図１に示した電力用被制御半導体素子のための本発明による電流制限回路は、
パワーＭＯＳトランジスタ６０のために設けられている。
参照符号２０により測定抵抗が表されており、これはパワーＭＯＳトランジス
タ６０の主電流経路と直列
に接続されていて、パワーＭＯＳトランジスタ６０を流れる電流を表す電圧降下
を発生させるために設けられている。
カレントミラー回路装置３０は第１の電流源装置３１を有しており、この電流
源は第１の基準電位と第２の基準電位との間ここでは正のバッテリ電圧ＶBと負
のバッテリ電圧（アース）と間を測定抵抗２０を介して流れる電流を発生させる
。
さらにカレントミラー回路装置３０は第２の電流源装置３２を有しており、こ
の電流源はパワーＭＯＳトランジスタ６０と第３の電位（ここではアース）との
間を流れる第２の電流を発生させる。
さらにカレントミラー回路装置３０内には、測定抵抗の電圧降下に応じて第１
および第２の電流源装置３１，３２を結合する電流源結合回路３３が設けられて
いる。この回路は、電圧降下が所定値よりも大きくなったとき、制御電位を低下
させるために第２の電流を高めて、電力用半導体素子を流れる電流を制限するよ
うに動作する。
図２には、本発明による電流制限回路の第１の有利な実施形態が示されている
。
図２によれば、参照符号５１’，５２’，５３’，５４’によってＮＰＮバイ
ポーラトランジスタが示されており、ここでトランジスタ５２’と５４’ならび
に５１’と５３’はそれぞれ直列に接続されていて、
第１の主電流経路５０１’ないしは第２の主電流経路５０２’を規定している。
第１の主電流経路５０１’は正のバッテリ電位ＶBと負のバッテリ電位（アー
ス）との間に配置されていて、定電流源５６’と抵抗５５’を有している。
第２の主電流経路５０２’はパワーＭＯＳトランジスタ６０の制御端子（ゲー
ト）と負のバッテリ電位（アース）との間に配置されている。この第２の主電流
経路５０２’によって、制御電位ＶGを供給する制御信号源に対し電流ＩAが加え
られる。
トランジスタ５２’と５１’のエミッタ面積は１：ｍの比にあり、トランジス
タ５４’と５３’のエミッタ面積はｎ：１の比にある。
図５による既述の電流源回路の場合と同様に、この回路に有効な網目整合を用
いた場合、経路５０１’および５０２’中の電流の比に依存することなくトラン
ジスタ５４’および５３’のエミッタ電位の差について、
Ｕ’R＝ｌｎ（ｍ・ｎ）・ｋＴ／ｅ
が得られる。
エミッタ電圧の差は、測定抵抗５５’における電圧降下Ｕ’Rとして表される
。
電圧降下Ｕ’Rがｌｎ（ｍ・ｎ）・ｋＴ／ｅと等しくなければ、経路５０１’
と５０２’における電流は、ベース電流がもはや無視できなくなるまで互いに隔
たってしまう可能性がある。
Ｕ’Rがｌｎ（ｍ・ｎ）・ｋＴ／ｅよりも小さければ、分岐５０２’中の電流
は分岐５０１’中の所定電流よりも１〜２オーダだけ小さい値をとることになる
。
電圧Ｕ’Rがｌｎ（ｍ・ｎ）・ｋＴ／ｅよりも大きくなると、経路５０２’中
の電流は数ｍＶ足らずの電圧変化以内で数１０単位でないしは数桁、上昇する。
遅滞なく精確な電流制限を実現するために本発明はこのような特性を利用して
おり、その際、電力用半導体スイッチの制御電位を低下させる目的で経路５０２
’の電流が使用される。
トランジスタ５４’とアースの間に接続されている抵抗５５’はさらに、制御
対象のパワーＭＯＳトランジスタ６０の主電流経路とも直列に配置されていて、
そこを流れる電流を表す電圧降下を発生させる。
図２に示した第１の実施形態と図５に示した基準電流源回路との相違点は、図
５による抵抗５５の代わりに抵抗５５’が分路抵抗として設けられており、この
抵抗に負荷電流が流される点である。この抵抗は、抵抗値のオーダが低いことか
ら、負荷電流に依存する電圧源のようにはたらく。しかもエミッタ比は、図５の
ものとは逆に取り替えられている。
両方の電流経路５０１’と５０２’が内部的に結合されていることから、抵抗
５５’における電圧降下ＵR
’がｌｎ（ｍ・ｎ）・ｋＴ／ｅよりも小さければ、第２の電流経路５０２’を
流れる出力電流ＩAは、第１の電流経路５０１’を流れる入力電流よりも著しく
小さくなる。
他方、抵抗５５’における電圧降下がｌｎ（ｍ・ｎ）・ｋＴ／ｅよりも大きけ
れば、第２の電流経路５０２’を流れる出力電流ＩAは第１の電流経路５０１’
を流れる入力電流よりも著しく大きくなる。
値ｌｎ（ｍ・ｎ）・ｋＴ／ｅをもつ電圧降下の領域において、出力電流は数ｍ
Ｖ足らずの電圧降下の変化以内で数１０単位ないしは数桁、上昇する。
したがって、入力電流を適正なオーダで正しく選定し、出力電流ＩAをパワー
ＭＯＳトランジスタ６０の制御端子から分岐させることで、望ましい電流制限を
達成することができる。
図３には、本発明による電流制限回路の第２の有利な実施形態が示されている
。
この第２の有利な実施形態は図２に示した第１の実施形態の拡張形態であり、
付加的にＮＰＮバイポーラトランジスタ５９’および６０’ならびに電流源５７
’および５８’を有している。
この付加的な構成素子は、第１および第２の電流経路５０１’ないしは５０２
’の変形された結合のために用いられる。
殊にこの第２の実施形態の場合、第２のトランジス
タ５４’のベースは、第１の実施形態のように第３のトランジスタ５１’のエミ
ッタと第４のトランジスタ５３’のコレクタとの間に位置する接続点と接続され
ているのではなく、その間にはトランジスタ６０’と電流源５８’から成る別の
変流段が配置されている。
同様にこの第２の実施形態によれば、第４のトランジスタ５３’は、第１の実
施形態のように第１のトランジスタ５２’のエミッタと第２のトランジスタ５４
’のコレクタとの間に位置する接続点と接続されているのではなく、その間には
トランジスタ５９’と電流源５７’から成る別の変流段が配置されている。
トランジスタ６０’と電流源５８’から成る変流段と、トランジスタ５９’と
電流源５７’から成る変流段のエミッタ面積比は１：１であり、ここで電流源５
８’および５７’により形成される電流の比率は１：ｋとなる。
図３に示した本発明の第２の有利な実施形態に基づく回路によれば、値ｌｎ（
ｍ・ｎ・ｋ・ｌ）・ｋＴ／ｅをもつ電圧降下の範囲において出力電流ＩAをいっ
そう急峻な勾配で上昇させることができる。その理由は、２つの変流段によって
第３および第４のファクタが対数化され、このことで抵抗５５’における電圧降
下ＵR’をいっそう大きくすることができるからである。
したがって、さらに別の変流段を設けることにより
、回路の相対的な精度を連続的に高めることができる。
エミッタ比１：ｋをもつ電流源５８’と５７’は最も簡単な事例では抵抗とし
て形成できるが、有利にはＮＭＯＳトランジスタとして形成することができ、そ
の際、このＮＭＯＳトランジスタの共通のゲート電位としてトランジスタ５２’
と５１’の共通のベース端子が考慮の対象となる。
図４には、本発明による電流制限回路の第３の有利な実施形態が示されている
。
上述の第１および第２の実施形態は有利にはローサイド（Lowside）スイッチ
として使用されるのに対し、次に説明する第３の実施形態は特にハイサイド（Hi
ghside）スイッチに係わるものである。
この種のハイサイドスイッチの場合、パワーＭＯＳトランジスタ６０の制御信
号および負荷と接続されたパワーＭＯＳトランジスタ６０のソース端子に関して
、電位の供給は行われない。したがってこの場合に考慮しなければならないのは
、誘導性負荷の遮断時に制御電位もソース電位も基板電位より負になるようにし
て、ＮＰＮトランジスタのコレクタとラテラルＰＮＰトランジスタのベースがパ
ワーＭＯＳトランジスタ６０のソースまたはゲートと接続されないようにするこ
とである。
図４に示した本発明による第３の実施形態は、この
条件を満たすものである。
図４には、参照符号６１，６２，６３，６４によりＮＰＮバイポーラトランジ
スタが示されており、参照符号６５，６６，６７，６８によりＰＮＰバイポーラ
トランジスタが示されている。
さらに参照符号７１，７２，７３，７４ならびに７６および７８により、ＭＯ
Ｓトランジスタが示されている。
また、参照符号７５はダイオードを指し、ＶDはパワーＭＯＳトランジスタ６
０のドレイン給電電位を、ＶGはゲート制御電位を指している。
第１のカレントミラーは第１および第２のＰＮＰバイポーラトランジスタ６５
，６７から成り、それらのエミッタはそれぞれ電力用半導体素子６０の制御電位
とつながっている。
第２のカレントミラーは第３および第４のＰＮＰバイポーラトランジスタ６６
，６８から成り、それらのエミッタはそれぞれ電力用半導体素子６０の制御電位
と接続されている。
第３のカレントミラーは第１および第２のＭＯＳトランジスタ７１，７３から
成り、それらのソースは基準電位におかれ、好適には負荷出力端子と接続された
測定抵抗５５’の端子と接続されている。
第４のカレントミラーは第３および第４のＭＯＳトランジスタ７２，７４から
成り、それらのソースはそ
れぞれ基準電位におかれ、好適には負荷出力端子と接続された測定抵抗５５’の
端子と接続されている。
第１のＮＰＮバイポーラトランジスタ６２のエミッタは、第３のＭＯＳトラン
ジスタ７２のドレインと接続されている。
第２のＮＰＮバイポーラトランジスタ６４は、電力用半導体素子６０と接続さ
れた測定抵抗５５’の端子と第４のＰＮＰバイポーラトランジスタ６８のコレク
タとの間に配置されている。
第３のＮＰＮバイポーラトランジスタ６１のエミッタは、第２のＭＯＳトラン
ジスタ７３のドレインと接続されている。
第４のＮＰＮバイポーラトランジスタ６３は、負荷出力端子と接続された測定
抵抗５５’の端子と、第１のＰＮＰバイポーラトランジスタ６５のコレクタとの
間に接続されている。
また、第１および第３のＮＰＮバイポーラトランジスタ６２，６１のベース端
子はつながれており、第１および第３のＮＰＮバイポーラトランジスタ６２，６
１のコレクタ端子は、順方向でダイオード７５を介して電力用半導体素子６０の
制御電位ＶGと接続されている。
さらに第１のＮＰＮバイポーラトランジスタ６２のエミッタは第４のＮＰＮバ
イポーラトランジスタ６３のベースと接続されており、第３のＮＰＮバイポーラ
トランジスタ６１のエミッタは第２のＮＰＮバイポーラトランジスタ６４のベー
スと接続されている。
第５のＭＯＳトランジスタ７６と第６のＭＯＳトランジスタ７８は、基準電位
つまり負荷出力端子と接続された測定抵抗５５’の端子と、給電電位ＶDと接続
された電力用半導体素子６０の端子の間に、直列に接続されている。
この場合、第５のＭＯＳトランジスタ７６のゲートは第３のＰＮＰバイポーラ
トランジスタ６６のコレクタと接続されており、第６のＭＯＳトランジスタ７８
のゲートは電力用半導体素子６０の制御電位と接続されている。
さらに、第５のＭＯＳトランジスタ７６と第６のＭＯＳトランジスタ７８との
間の接続点は、第１および第３のＮＰＮトランジスタ６２，６１の共通のベース
と接続されている。
このように、先に述べた第１および第２の実施形態とは異なり４つのＮＰＮバ
イポーラトランジスタ６１，６２，６３，６４はペアごとに直列に接続されてい
るのではなく、ＰＮＰバイポーラトランジスタ６５，６６，６７，６８ならびに
ＭＯＳトランジスタ７１，７２，７３，７４によって構成されるそれぞれ２つの
カレントミラーが、下方のＮＰＮバイポーラトランジスタ６３，６４のコレクタ
電流を取り出して、それを再び上方のＮＰＮバイポーラトランジスタ６１，６２
へ給電する。
したがってＮＰＮトランジスタのコレクタは、順方向に極性づけられたＰＮ接
合部を介してパワーＭＯＳトランジスタ６０のソース端子と接続されていない。
本発明は上述の実施形態に限定されるものではない。たとえば感度を高めるた
めに、相応の電流比をもつさらに別のカレントミラーを回路中に挿入することが
できる。
【手続補正書】特許法第１８４条の８第１項
【提出日】平成１１年３月１２日（１９９９．３．１２）
【補正内容】
容限界値以下にとどまるようになる。このような基本原理を回路技術的に実現す
るため、従来技術において多くの試みがなされてきた。
一般に、電流制御制限回路と電圧制御制限回路とを区別している。
電流制御制限回路であれば通常、スイッチオンピークをマスクするためのフィ
ルタが必要とされる。また、電圧制御制限回路であれば温度補償回路が必要とさ
れる。さらにこれら両方の形式において公知の回路は、煩雑な短絡時用保護回路
も必要とする。
このような従来技術の実例として、B．Murari，F．BertottiおよびG．A．Vign
olaによる"Smart Power ICs‐Techologies and Applications"，p．328，400，4
26，Springer Verlag，Berlin‐Heidelberg‐New York，1996を挙げておく。
アメリカ合衆国特許US 5,519,341から、４つのバイポーラトランジスタと２つ
の電流源から成る比較器と電流測定抵抗を備えたパワートランジスタ用電流制限
回路が公知である。この場合、比較器が応答する電流閾値は、十字形に接続され
たバイポーラトランジスタのエミッタ面積により設定できる。
さらにドイツ連邦共和国特許DE 44 29 716 C1から、電流制限のための別の回
路装置が知られている。
本発明の課題は、電流制限回路において、簡単に実現できるようにし、その電
圧給電とは十分に無関係に
動作し、しかも高い精度をもつように構成することである。
本発明によればこの課題は、請求項１または２記載の構成により解決される。
この場合、電力用被制御半導体素子たとえばパワートランジスタのための電流制
限回路には、電力用被制御半導体素子の主電流経路と直列に接続された測定抵抗
が設けられており、これにより電力用被制御半導体素子を流れる電流を表す電圧
降下が発生する。
請求項１記載の構成によれば、電流制限回路は以下の特徴を備えている。すな
わち、
−第１および第２のバイポーラトランジスタ（５２’，５４’）が設けられてお
り、これらのトランジスタはその負荷区間および電流源（５６’）とともに、電
力用半導体素子（６０）のソース端子と接続された測定抵抗（５５’）の端子と
第１の給電電圧端子（ＶＢ）との間に直列に接続されており、前記の第１および
第２のバイポーラトランジスタ（５２’，５４’）は、それらのコレクタ電流が
互いに比例するように結線されており、
−第３および第４のバイポーラトランジスタ（５１’，５３’）が設けられてお
り、これらのトランジスタはその負荷区間とともに、制御端子と第２の給電電圧
端子（アース）との間に直列に接続されており、前記第３のバイポーラトランジ
スタ（５１’）の
エミッタには、前記第４のバイポーラトランジスタ（５３’）のコレクタ電流に
比例する電流が与えられ、
−前記第１のバイポーラトランジスタ（５２’）のコレクタとベースは、前記第
３のバイポーラトランジスタ（５１’）のベースに接続されており、
−前記第２のバイポーラトランジスタ（５４’）のベースは、第３のバイポーラ
トランジスタ（５１’）のエミッタと第４のバイポーラトランジスタ（５３’）
のコレクタとの間に位置する接続点と結合されており、
−前記第４のバイポーラトランジスタ（５３’）のベースは、第１のバイポーラ
トランジスタ（５２’）のエミッタと第２のバイポーラトランジスタ（５４’）
のコレクタとの間に位置する接続点と結合されており、
−前記第４のバイポーラトランジスタ（５３’）のエミッタ−ベース電圧は、電
圧成分としてエミッタ抵抗における電圧降下、前記第２および第３のバイポーラ
トランジスタ（５４’，５１’）における正の極性符号を有するエミッタ−ベー
ス電圧、前記第１のバイポーラトランジスタ（５２’）における負の極性符号を
有するエミッタ−ベース電圧、ならびにそれぞれ異なるエミッタ電流密度で駆動
される別のバイポーラトランジスタの各エミッタ−ベース電圧
の差から得られる値をもつ別の電圧成分を有しており、前記バイポーラトランジ
スタは同じ型である。請求項２記載の構成によれば、カレントミラー回路装置は
以下の構成を有している。すなわち、
−第１のカレントミラー、第２のカレントミラー、第３のカレントミラー、第４
のカレントミラー、第１のＮＰＮバイポーラトランジスタ、第２のＮＰＮバイポ
ーラトランジスタ、第３のＮＰＮバイポーラトランジスタ、第４のＮＰＮバイポ
ーラトランジスタならびに、第５のＭＯＳトランジスタおよび第６のＭＯＳトラ
ンジスタを有しており、
−前記第１のカレントミラーは、第１および第２のＰＮＰバイポーラトランジス
タから成り、これらのバイポーラトランジスタのエミッタはそれぞれ、電力用半
導体素子の制御電位と接続されており、
−前記第２のカレントミラーは、第３および第４のＰＮＰバイポーラトランジス
タから成り、これらのバイポーラトランジスタのエミッタはそれぞれ、電力用半
導体素子の制御電位と接続されており、
−前記第３のカレントミラーは、第１および第２のＭＯＳトランジスタから成り
、これらのＭＯＳトランジスタのソースはそれぞれ基準電位と接続されており、
−前記第４のカレントミラーは、第３および第４のＭＯＳトランジスタから成り
、これらのＭＯＳトラン
ジスタのソースはそれぞれ基準電位と接続されており、
−前記第１のＮＰＮバイポーラトランジスタのエミッタは、前記第３のＭＯＳト
ランジスタのドレインと接続されており、
−前記第２のＮＰＮバイポーラトランジスタは、前記電力用半導体素子と接続さ
れた測定抵抗の端子と第４のＰＮＰバイポーラトランジスタのコレクタとの間に
接続されており、
−前記第３のＮＰＮバイポーラトランジスタのエミッタは、前記第２のＭＯＳト
ランジスタのドレインと接続されており、
−前記第４のＮＰＮバイポーラトランジスタは、負荷出力端子と接続された測定
抵抗の端子と第１のＰＮＰバイポーラトランジスタのコレクタとの間に接続され
ており、
−前記第１および第３のＮＰＮバイポーラトランジスタのベース端子はつながれ
ており、これら第１および第３のＮＰＮバイポーラトランジスタのコレクタ端子
は、順方向でダイオードを介して電力用半導体素子の制御電位と接続されており
、
−前記第１のＮＰＮバイポーラトランジスタのエミッタは、第４のＮＰＮバイポ
ーラトランジスタのベースと接続されており、前記第３のＮＰＮバイポーラトラ
ンジスタのエミッタは、前記第２のバイポーラ
トランジスタのベースと接続されており、
−前記の第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタは、給電電
位と接続された前記電力用半導体素子の端子と前記第４のカレントミラーの基準
電位との間に直列に接続されており、
−前記第５のＭＯＳトランジスタのゲートは、前記第３のＰＮＰバイポーラトラ
ンジスタのコレクタと接続されており、前記第６のＭＯＳトランジスタのゲート
は、前記電力用半導体素子の制御電位と接続されており、
−前記の第５のＭＯＳトランジスタと第６のＭＯＳトランジスタとの間の接続点
は、前記の第１および第３のＮＰＮバイポーラトランジスタの共通のベースと接
続されている。
この変形実施形態は殊にハイサイドスイッチに適している。
従属請求項には有利な実施形態が示されている。
１つの有利な実施形態によれば、前記の４つのバイポーラトランジスタのうち
少なくとも１つは、他のバイポーラトランジスタとは異なるエミッタ面積を有す
る。
さらに別の有利な実施形態によれば、電流制限回路は以下の構成を有している
。すなわち、
−第５および第６のバイポーラトランジスタを有しており、これら第５および第
６のバイポーラトランジ
スタは、それぞれ対応する電流源と直列に、第１の基準電位と第２の基準電位と
の間に接続されており、
−前記第２のバイポーラトランジスタのベースは、第５のバイポーラトランジス
タのエミッタと対応する電流源との間に位置する接続点と結合されており、前記
第５のバイポーラトランジスタのベースは、第３のバイポーラトランジスタのエ
ミッタと第４のバイポーラトランジスタのコレクタとの間に位置する接続点と結
合されており、
−前記第４のバイポーラトランジスタのベースは、前記第６のバイポーラトラン
ジスタのエミッタと対応する電流源との間に位置する接続点と結合されており、
前記第６のバイポーラトランジスタのベースは、第１のバイポーラトランジスタ
のベースと第２のバイポーラトランジスタのコレクタとの間に位置する接続点と
結合されている。
この変形実施形態により、本発明による電流制限回路の感度が高められる。
１つの別の有利な実施形態によれば、前記第５および第６のバイポーラトラン
ジスタの電流源はそれぞれ１つの抵抗である。
また、別の有利な実施懈怠によれば、前記第５および第６のバイポーラトラン
ジスタの電流源はそれぞれＮＭＯＳトランジスタである。
さらに別の有利な実施形態によれば、前記ＮＭＯＳトランジスタの共通のゲー
ト電位は、第１および第３のバイポーラトランジスタの共通のベース端子の電位
である。
請求の範囲
１．電力用被制御半導体素子（６０）の主電流経路と直列に接続された測定抵抗
（５５’）が設けられている、電力用被制御半導体素子（６０）のための電流制
限回路において、
第１および第２のバイポーラトランジスタ（５２’，５４’）が設けられて
おり、これらのトランジスタはその負荷区間および電流源（５６’）とともに、
電力用半導体素子（６０）のソース端子と接続された測定抵抗（５５’）の端子
と第１の給電電圧端子（ＶB）との間に直列に接続されており、前記の第１およ
び第２のバイポーラトランジスタ（５２’，５４’）は、それらのコレクタ電流
が互いに比例するように結線されており、
第３および第４のバイポーラトランジスタ（５１’，５３’）が設けられて
おり、これらのトランジスタはその負荷区間とともに、制御端子と第２の給電電
圧端子（アース）との間に直列に接続されており、前記第３のバイポーラトラン
ジスタ（５１’）のエミッタには、前記第４のバイポーラトランジスタ（５３’
）のコレクタ電流に比例する電流が与えられ、
前記第１のバイポーラトランジスタ（５２’）のコレクタとベースは、前記
第３のバイポーラトラン
ジスタ（５１’）のベースに接続されており、
前記第２のバイポーラトランジスタ（５４’）のベースは、第３のバイポー
ラトランジスタ（５１’）のエミッタと第４のバイポーラトランジスタ（５３’
）のコレクタとの間に位置する接続点と結合されており、
前記第４のバイポーラトランジスタ（５３’）のベースは、第１のバイポー
ラトランジスタ（５２’）のエミッタと第２のバイポーラトランジスタ（５４’
）のコレクタとの間に位置する接続点と結合されており、
前記第４のバイポーラトランジスタ（５３’）のエミッタ−ベース電圧は、
電圧成分としてエミッタ抵抗における電圧降下、前記第２および第３のバイポー
ラトランジスタ（５４’，５１’）における正の極性符号を有するエミッタ−ベ
ース電圧、前記第１のバイポーラトランジスタ（５２’）における負の極性符号
を有するエミッタ−ベース電圧、ならびにそれぞれ異なるエミッタ電流密度で駆
動される別のバイポーラトランジスタの各エミッタ−ベース電圧の差から得られ
る値をもつ別の電圧成分を有しており、前記バイポーラトランジスタは同じ型で
あることを特徴とする、
電力用被制御半導体素子のための電流制限回路。
２．電力用被制御半導体素子（６０）の主電流経路と
直列に接続された電流測定抵抗（５５’）が設けられている、電力用被制御半導
体素子（６０）のための電流制限回路において、
第１のカレントミラー、第２のカレントミラー、第３のカレントミラー、第
４のカレントミラー、第１のＮＰＮバイポーラトランジスタ（６２）、第２のＮ
ＰＮバイポーラトランジスタ（６４）、第３のＮＰＮバイポーラトランジスタ（
６１）、第４のＮＰＮバイポーラトランジスタ（６３）ならびに、第５のＭＯＳ
トランジスタ（７６）および第６のＭＯＳトランジスタ（７８）を有しており、
前記第１のカレントミラーは、第１および第２のＰＮＰバイポーラトランジ
スタ（６５，６７）から成り、これらのバイポーラトランジスタのエミッタはそ
れぞれ、電力用半導体素子（６０）の制御電位（ＶＧ）と接続されており、
前記第２のカレントミラーは、第３および第４のＰＮＰバイポーラトランジ
スタ（６６，６８）から成り、これらのバイポーラトランジスタのエミッタはそ
れぞれ、電力用半導体素子（６０）の制御電位（ＶＧ）と接続されており、
前記第３のカレントミラーは、第１および第２のＭＯＳトランジスタ（７１
，７３）から成り、これらのＭＯＳトランジスタのソースはそれぞれ基準電位と
接続されており、
前記第４のカレントミラーは、第３および第４のＭＯＳトランジスタ（７２
，７４）から成り、これらのＭＯＳトランジスタのソースはそれぞれ基準電位と
接続されており、
前記第１のＮＰＮバイポーラトランジスタ（６２）のエミッタは、前記第３
のＭＯＳトランジスタ（７２）のドレインと接続されており、
前記第２のＮＰＮバイポーラトランジスタ（６４）は、前記電力用半導体素
子（６０）と接続された測定抵抗（５５’）の端子と第４のＰＮＰバイポーラト
ランジスタ（６８）のコレクタとの間に接続されており、
前記第３のＮＰＮバイポーラトランジスタ（６１）のエミッタは、前記第２
のＭＯＳトランジスタ（７３）のドレインと接続されており、
前記第４のＮＰＮバイポーラトランジスタ（６３）は、負荷出力端子と接続
された測定抵抗（５５’）の端子と第１のＰＮＰバイポーラトランジスタ（６５
）のコレクタとの間に接続されており、
前記第１および第３のＮＰＮバイポーラトランジスタ（６２，６１）のベー
ス端子はつながれており、これら第１および第３のＮＰＮバイポーラトランジス
タ（６２，６１）のコレクタ端子は、順方向でダイオード（７５）を介して電力
用半導体素子（６０）の制御電位（ＶＧ）と接続されており、
前記第１のＮＰＮバイポーラトランジスタ（６２）のエミッタは、第４のＮ
ＰＮバイポーラトランジスタ（６３）のベースと接続されており、前記第３のＮ
ＰＮバイポーラトランジスタ（６１）のエミッタは、前記第２のバイポーラトラ
ンジスタ（６４）のベースと接続されており、
前記の第５のＭＯＳトランジスタ（７６）および第６のＭＯＳトランジスタ
（７８）は、給電電位（ＶＤ）と接続された前記電力用半導体素子（６０）の端
子と前記第４のカレントミラーの基準電位との間に直列に接続されており、
前記第５のＭＯＳトランジスタ（７６）のゲートは、前記第３のＰＮＰバイ
ポーラトランジスタ（６６）のコレクタと接続されており、前記第６のＭＯＳト
ランジスタ（７８）のゲートは、前記電力用半導体素子（６０）の制御電位（Ｖ
Ｇ）と接続されており、
前記の第５のＭＯＳトランジスタ（７６）と第６のＭＯＳトランジスタ（７
８）との間の接続点は、前記の第１および第３のＮＰＮバイポーラトランジスタ
（６２，６１）の共通のベースと接続されていることを特徴とする、
電力用被制御半導体素子のための電流制限回路。
３．前記第１および第２のＮＰＮバイポーラトランジスタ（６２，６４）は、そ
れらのコレクタ電流が互
いに比例するように結線されており、
前記第３のＮＰＮバイポーラトランジスタ（６１）のエミッタには、前記第
４のＮＰＮバイポーラトランジスタ（６３）のコレクタ電流に比例する電流が与
えられ、
前記第４のＮＰＮバイポーラトランジスタ（６３）のエミッタ−ベース電圧
は電圧成分として、測定抵抗における電圧降下と、前記第２および第３のＮＰＮ
バイポーラトランジスタ（６４，６１）における正の極性のエミッタ−ベース電
圧と、前記第１のＮＰＮバイポーラトランジスタ（５２’，６２）における負の
極性のエミッタ−ベース電圧を有する、
請求項２記載の電流制限回路。
４．前記の４つのバイポーラトランジスタ（５１’〜５４’；６１〜６４）のう
ち少なくとも１つは、他のバイポーラトランジスタとは異なるエミッタ面積を有
する、請求項１〜３のいずれか１項記載の電流制限回路。
５．カレントミラー回路装置は第５および第６のバイポーラトランジスタ（６０
’，５９’）を有しており、これら第５および第６のバイポーラトランジスタ（
６０’，５９’）は、それぞれ対応する電流源（５７’，５８’）と直列に、第
１の基準電位（ＶB）と第２の基準電位（アース）との間に接続されており、
前記第２のバイポーラトランジスタ（５４’）のベースは、第５のバイポー
ラトランジスタ（６０’）のエミッタと対応する電流源（５８’）との間に位置
する接続点と結合されており、前記第５のバイポーラトランジスタ（５９’）の
ベースは、第３のバイポーラトランジスタ（５１’）のエミッタと第４のバイポ
ーラトランジスタ（５３’）のコレクタとの間に位置する接続点と結合されてお
り、
前記第４のバイポーラトランジスタ（５３’）のベースは、前記第６のバイ
ポーラトランジスタ（５９’）のエミッタと対応する電流源（５７’）との間に
位置する接続点と結合されており、前記第６のバイポーラトランジスタ（５９’
）のベースは、第１のバイポーラトランジスタ（５１’）のベースと第２のバイ
ポーラトランジスタ（５４’）のコレクタとの間に位置する接続点と結合されて
いる、
請求項１〜３のいずれか１項記載の電流制限回路。
６．前記第５および第６のバイポーラトランジスタ（６０’，５９’）の電流源
はそれぞれ１つの抵抗である、請求項５記載の電流制限回路。
７．前記第５および第６のバイポーラトランジスタ（６０’，５９’）の電流源
（５７’，５８’）はそれぞれＮＭＯＳトランジスタである、請求項５記載の電
流制限回路。
８．前記ＮＭＯＳトランジスタの共通のゲート電位は、第１および第３のバイポ
ーラトランジスタ（５２’，５１’）の共通のベース端子の電位である、請求項
７記載の電流制限回路。
【図３】
─────────────────────────────────────────────────────
【要約の続き】
位を低下させるため第２の電流が高められる。