JP2001332973A - Method and device for digital/analog conversion using common weight generating element - Google Patents
Method and device for digital/analog conversion using common weight generating elementInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、デジタル入力信号
をアナログ出力信号に変換するデジタル−アナログ変換
に関し、特に複数の変換法を使用してデジタル−アナロ
グ変換を実現する方法および装置に関するものである。The present invention relates to digital-to-analog conversion for converting a digital input signal into an analog output signal, and more particularly to a method and apparatus for implementing digital-to-analog conversion using a plurality of conversion methods. .
【0002】[0002]
【従来の技術】デジタル−アナログ変換の手法には、種
々のものが提案されてきている。例えば、このような手
法には、バイナリ−ウェイトのMビットのデジタル信号
入力をバイナリ−ウェイトで重みを持たせた変換要素を
使って、アナログ入力に変換する所謂マルチ・ビット方
式、あるいは近年半導体集積回路技術の進展によりデジ
タル信号処理速度が向上したことから、急速に普及した
デルタ−シグマ変調器を用いた1ビット方式、が含まれ
ている。これら方式は、変換要素の電気回路的接続方法
の違いにより、あるいは変換要素の種類の違いにより、
さらに細分化されるが、基本的には、デジタル−アナロ
グ変換法は、この二つの方式に大別される。マルチ・ビ
ット方式の特徴は、特殊なデジタル回路が存在しないた
め、高SN比が得られやすいことである。反面、半導体
集積回路で構成した変換要素が、変換要素の十分な相対
精度を提供しない場合は、マルチ・ビット方式では、レ
ベルの直線性が問題となり、歪の悪化が懸念され、この
ような場合、トリミング手法により高精度化することが
必要となり、このことは高コストになりやすいという欠
点につながる。2. Description of the Related Art Various digital-analog conversion techniques have been proposed. For example, such a method includes a so-called multi-bit method in which a binary-weighted M-bit digital signal input is converted into an analog input by using a conversion element having a binary-weighted weight. Since the digital signal processing speed has been improved due to the development of circuit technology, a 1-bit system using a delta-sigma modulator, which has spread rapidly, is included. These methods are based on differences in the method of connecting the conversion elements in the form of electric circuits, or differences in the types of conversion elements.
Although further subdivided, basically, the digital-analog conversion method is roughly classified into these two methods. The feature of the multi-bit method is that a high SN ratio is easily obtained because there is no special digital circuit. On the other hand, if the conversion element configured by the semiconductor integrated circuit does not provide sufficient relative accuracy of the conversion element, the linearity of the level becomes a problem in the multi-bit system, and there is a concern that the distortion may deteriorate. It is necessary to increase the precision by a trimming method, which leads to a disadvantage that the cost is likely to be high.
【0003】これに対して、1ビット方式は、信号帯域
に比して高い信号処理周波数でデジタル信号をオーバー
サンプリングし、1ビット信号の量子化ノイズを必要帯
域外に移動させることにより、高い直線性を得ることが
できる。しかしながら、このように高い周波数でデジタ
ル信号を処理することから、本方式を半導体集積回路で
実現した場合、高いSN比を得ることは困難であった。On the other hand, the 1-bit method oversamples a digital signal at a signal processing frequency higher than a signal band and moves quantization noise of the 1-bit signal out of a necessary band, thereby obtaining a high linearity. Sex can be obtained. However, since a digital signal is processed at such a high frequency, it has been difficult to obtain a high SN ratio when the present method is realized by a semiconductor integrated circuit.
【0004】そこで、双方の方式の短所を打ち消しあう
方法として、マルチ・ビット及び1ビット複合型のアド
バンスト1ビット方式と呼ぶデジタル−アナログ変換器
が提案された。この変換器は、16ビットのバイナリデ
ジタル信号を上位ビットと下位ビットの二つの信号群に
分離する。上位ビットには、トリミングした抵抗変換要
素を用いた抵抗ラダー型のマルチ・ビット変換器、下位
ビットにはデルタ・シグマ方式を用いた1ビット信号変
換器を用い、そして最終アナログ出力部で、両者の変換
器のアナログ出力を合成する方法を取っている。このア
ドバンスト1ビット方式により実現したPCMオーディ
オ用デジタル−アナログ変換器では、SN比110dB
と言う高性能を得ている。To overcome the disadvantages of both systems, a digital-analog converter called a multi-bit and 1-bit composite type advanced 1-bit system has been proposed. This converter separates a 16-bit binary digital signal into two groups of upper bits and lower bits. A high-order bit uses a resistance ladder type multi-bit converter using a trimmed resistance conversion element, a low-order bit uses a 1-bit signal converter using a delta-sigma method, and a final analog output section. The method of synthesizing the analog output of the converter is adopted. In the digital-to-analog converter for PCM audio realized by the advanced 1-bit method, the SN ratio is 110 dB.
High performance has been obtained.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、このア
ドバンスト1ビット方式における欠点は、それぞれの変
換器におけるアナログ出力の基準レベルが、集積回路製
造上に生じる誤差により、微妙に異なることである。し
たがって、それぞれの変換器のアナログ出力を合成した
場合、この基準レベルの相対的な誤差によって合成点で
歪を生むことになり、全体のアナログ出力特性が悪化す
ることになる。However, a disadvantage of the advanced one-bit method is that the reference level of the analog output in each converter is slightly different due to an error generated in the manufacture of the integrated circuit. Therefore, when the analog outputs of the respective converters are combined, distortion occurs at the combining point due to the relative error of the reference level, and the overall analog output characteristics deteriorate.
【0006】上記のように複数の変換器で構成されるデ
ジタル−アナログ変換器においては、変換器間の相対誤
差が問題になる。したがって、本発明の目的は、上記ア
ドバンスト1ビット方式のマルチ・ビット変換器と1ビ
ット変換器のアナログ出力間の上述の相対誤差を減少さ
せて高精度なアナログ出力特性を得ることができるデジ
タル−アナログ変換器を提供することである。[0006] In the digital-analog converter composed of a plurality of converters as described above, a relative error between the converters becomes a problem. Accordingly, an object of the present invention is to provide a digital-to-digital converter capable of reducing the above-mentioned relative error between the analog output of the advanced 1-bit multi-bit converter and the analog output of the 1-bit converter to obtain highly accurate analog output characteristics. It is to provide an analog converter.
【0007】本発明の別の目的は、デジタル−アナログ
変換において、2以上の別個のデジタル−アナログ(D
/A)変換型デジタル信号処理法を使用して高精度のデ
ジタル−アナログ変換を実現する方法および装置を提供
することである。Another object of the present invention is to provide a digital-to-analog converter that includes two or more separate digital-to-analog (D
/ A) To provide a method and an apparatus for realizing high-precision digital-analog conversion using a conversion type digital signal processing method.
【0008】本発明の別の目的は、2以上の互いに異な
ったD/A変換法を使用するときの各変換法による出力
間の相対誤差を減少させることができる方法および装置
を提供することである。Another object of the present invention is to provide a method and apparatus that can reduce the relative error between the outputs of each conversion method when using two or more different D / A conversion methods. is there.
【0009】[0009]
【課題を解決するための手段】上記目的を実現するた
め、本発明による、複数のビットから成る受けたデジタ
ル入力信号を表すアナログ出力信号を発生するデジタル
−アナログ変換方法は、 イ)前記デジタル入力信号の前記複数のビットから複数
のビット・グループを形成するステップと、ロ)前記複
数のビット・グループの各々を、少なくとも一つの所定
のデジタル−アナログ変換型デジタル信号処理法を用い
て処理して重み発生制御出力を発生することにより、前
記複数のビット・グループに対し複数の重み発生制御出
力を発生するステップと、ハ)前記複数の重み発生制御
出力をデジタル的に加算して合成重み発生制御出力を発
生するステップと、ニ)前記合成重み発生制御出力に応
答して複数の重み発生要素を該重み発生要素に対する組
み合わせスイッチによって制御することにより、前記デ
ジタル入力信号を表すアナログ出力信号を発生するステ
ップと、から成る。本発明によれば、前記変換方法は、
前記合成重み発生制御出力に対しエンコーディング・ロ
ジックによってデジタル的に処理を行うことによって、
前記制御出力を発生するためのダイナミック要素平均を
行うデジタル処理ステップを含むことができる。According to the present invention, there is provided a digital-to-analog conversion method for generating an analog output signal representing a received digital input signal comprising a plurality of bits according to the present invention. Forming a plurality of bit groups from the plurality of bits of the signal; and b) processing each of the plurality of bit groups using at least one predetermined digital-to-analog conversion digital signal processing method. Generating a plurality of weight generation control outputs for the plurality of bit groups by generating a weight generation control output; and c) digitally adding the plurality of weight generation control outputs to generate combined weight generation control. Generating an output; and d) responding to the composite weight generation control output with a plurality of weight generation elements corresponding to the weight generation element. Generating an analog output signal representative of said digital input signal by controlling said combination switch. According to the invention, the conversion method comprises:
By digitally processing the synthesized weight generation control output by encoding logic,
A digital processing step of performing dynamic element averaging for generating the control output may be included.
【0010】また、本発明による、複数のビットから成
る受けたデジタル入力信号からアナログ出力信号を発生
するデジタル−アナログ変換装置は、イ)前記デジタル
入力信号の前記複数のビットから複数のビット・グルー
プを形成する分割手段と、ロ)前記複数のビット・グル
ープをそれぞれ受ける複数のビット・グループ重み発生
制御手段であって、該複数の重み発生制御手段の各々
が、関連する前記ビット・グループを、所定のデジタル
−アナログ変換型デジタル信号処理法を用いて処理して
重み発生制御出力を発生することにより、複数の該重み
発生制御出力を発生する、前記の複数の重み発生制御手
段と、ハ)前記複数の重み発生制御出力をデジタル的に
加算して合成重み発生制御出力を発生する加算手段と、
ニ)複数の重み発生要素を含んでおり、前記合成重み発
生制御出力に応答して前記複数の重み発生要素を制御す
ることにより、前記デジタル入力信号を表すアナログ出
力信号を発生する重み発生手段と、から成る。A digital-to-analog converter for generating an analog output signal from a received digital input signal comprising a plurality of bits according to the present invention comprises: a) a plurality of bit groups from the plurality of bits of the digital input signal. B) a plurality of bit group weight generation control means respectively receiving the plurality of bit groups, wherein each of the plurality of weight generation control means A plurality of weight generation control means for generating a plurality of weight generation control outputs by processing using a predetermined digital-analog conversion type digital signal processing method to generate weight generation control outputs; c) Adding means for digitally adding the plurality of weight generation control outputs to generate a combined weight generation control output,
D) weight generating means including a plurality of weight generating elements, and controlling the plurality of weight generating elements in response to the composite weight generating control output to generate an analog output signal representing the digital input signal; Consisting of
【0011】また、本発明によれば、前記変換装置は、
前記合成重み発生制御出力に対しデジタル的に信号処理
を行うデジタル信号処理手段を含むことができる。ま
た、本発明によるデジタル−アナログ変換器は、桁によ
って重み付けられたデジタル信号入力列を、少なくとも
一箇所またはそれ以上の任意の桁によって分離して、K
個のデジタル信号入力列を作り出す第1のデジタル信号
処理部(例えば、桁(コラム)によって重み付けされた
シリアルのデジタル信号入力を少なくとも一箇所または
それ以上の任意の桁によって分離して、K個のシリアル
のデジタル信号入力を発生する(例えば、K=4の場
合、10001111000011110000001
を1000 1111 0000111 110000
001に分離する))と、複数の手段を含む第2のデジ
タル信号処理部であって、前記複数の手段が、前記分離
されたK個のデジタル信号入力列をデジタル的に処理す
ることによって、前記分離されたK個のデジタル信号入
力列を、関連する前記分離されたK個のデジタル信号入
力列のレベルを表すK種類の第2のデジタル信号群に変
換する、前記の第2のデジタル信号処理部と、前記K種
類の第2のデジタル信号群を、レベルを表す一種類の第
3のデジタル信号群に変換する第3のデジタル信号処理
部と、前記レベルを表す第3のデジタル信号群のMビッ
トの出力に対して、複数N個の実質上等価な重み発生要
素で構成されたデジタル−アナログ変換要素群と、によ
ってアナログ信号に変換する。Further, according to the present invention, the conversion device includes:
Digital signal processing means for digitally performing signal processing on the composite weight generation control output may be included. In addition, the digital-analog converter according to the present invention separates a digital signal input sequence weighted by a digit by at least one or more arbitrary digits to obtain a K
A first digital signal processing unit (for example, a serial digital signal input weighted by a digit (column)) separated by at least one or more arbitrary digits to generate K digital signal input strings; Generate a serial digital signal input (eg, if K = 4, 100011110000111110000001
1000 1111 0000111 110000
001)) and a second digital signal processing unit including a plurality of means, wherein the plurality of means digitally processes the separated K digital signal input strings, The second digital signal converting the separated K digital signal input streams into a K type of second digital signal group representing the level of the associated separated K digital signal input streams. A processing unit; a third digital signal processing unit that converts the K kinds of second digital signal group into one kind of third digital signal group representing a level; and a third digital signal group representing the level Is converted into an analog signal by a digital-analog conversion element group composed of a plurality of N substantially equivalent weight generation elements.
【0012】本発明によれば、実質上等価な重み発生要
素で構成された前記デジタル−アナログ変換要素群は、
前記第3のデジタル信号群のMビット出力に対して、M
個あるいはM個より多い数Nの変換要素を含むことがで
きる。さらに、本発明によれば、前記第3のデジタル信
号処理部は、時間軸に対してデジタル−アナログ変換要
素の平均化処理を行う機能を有するようにできる。According to the present invention, the digital-analog conversion element group composed of substantially equivalent weight generation elements is:
For the M-bit output of the third digital signal group, M
Or more than M conversion elements can be included. Further, according to the present invention, the third digital signal processing unit can have a function of performing an averaging process of the digital-analog conversion element on the time axis.
【0013】さらに本発明によれば、K種類の第2のデ
ジタル信号群に変換する前記第2のデジタル信号処理部
は、少なくとも一種類のシグマ−デルタ変調デジタル信
号処理器を有するようにできる。Further, according to the present invention, the second digital signal processing section for converting into the K kinds of second digital signal groups can have at least one kind of sigma-delta modulated digital signal processor.
【0014】[0014]
【発明の実施の形態】図1は、デジタル−アナログ変換
器(D/A変換器)の基本的な概念を示しており、これ
の説明は、図2を説明してから行う。FIG. 1 shows the basic concept of a digital-analog converter (D / A converter), which will be described after FIG.
【0015】図2は、複数のビットから成るデジタル信
号を受けるデジタル−アナログ変換器(D/A変換器)
100を示しており、これは、複数のビットから成るデ
ジタル信号9を受ける。この図示した変換器は、デジタ
ル処理すなわち“重み発生制御”を行うデジタル回路部
1と、アナログ処理すなわち“重み発生”を行うアナロ
グ回路部2とから成っている。デジタル回路部1は、受
けたデジタル信号9の複数のビットを分割することによ
り、複数のビット・グループ(互いに重複部分を有する
こと可)にする分割部10と、複数のビット・グループ
をそれぞれ受ける複数のビット・グループ・デジタル信
号処理器12Aおよび12Bを含んだデジタル信号処理
部12と、を備える。(パラレル入力モード動作および
シリアル入力モード動作に対しての分割部10のいくつ
かの実現例は、図3、図4、図5に示し、順番に説明す
る)。FIG. 2 shows a digital-analog converter (D / A converter) for receiving a digital signal composed of a plurality of bits.
100 is shown, which receives a digital signal 9 consisting of a plurality of bits. The illustrated converter comprises a digital circuit section 1 for performing digital processing, ie, “weight generation control”, and an analog circuit section 2 for performing analog processing, ie, “weight generation”. The digital circuit 1 receives a plurality of bit groups by dividing a plurality of bits of the received digital signal 9 into a plurality of bit groups (possibly having overlapping portions). A digital signal processing unit 12 including a plurality of bit group digital signal processors 12A and 12B. (Some implementations of the divider 10 for parallel input mode operation and serial input mode operation are shown in FIGS. 3, 4, and 5 and will be described in sequence).
【0016】複数のデジタル信号処理器12A、12B
は、互いに同じあるいは互いに異なったデジタル−アナ
ログ変換型デジタル信号処理法を用い、これにより、複
数のデジタル信号処理出力13A、13Bを発生する。
デジタル回路部1はまた、複数のデジタル信号処理出力
13A、13Bをデジタル的に加算して合成のまたは組
み合わせのデジタル信号処理出力140を発生する加算
部14を備えている。デジタル信号処理部16は、この
合成デジタル信号処理出力140に対しデジタル的に信
号処理を行う。A plurality of digital signal processors 12A, 12B
Uses the same or different digital-to-analog conversion type digital signal processing methods, thereby generating a plurality of digital signal processing outputs 13A, 13B.
The digital circuit section 1 also includes an adder section 14 for digitally adding the plurality of digital signal processing outputs 13A and 13B to generate a combined or combined digital signal processing output 140. The digital signal processing section 16 digitally performs signal processing on the composite digital signal processing output 140.
【0017】デジタル信号処理部16に含まれる“平均
処理回路”16Aは、加算部14のデジタル出力140
を平均化するため、ダイナミック・エレメント・マッチ
ング(Dynamic Element Matching:DEM)を実行す
る。この平均処理回路16Aが導体160に発生する出
力は、デジタル入力9に対応するアナログ出力22を発
生するための重み発生部2に含まれた重み発生要素20
に対し供給する。後で説明する図6は、重み発生要素2
0、重み発生部2、並びに重み発生部2を制御するため
重み発生制御部1において発生する任意の追加の制御信
号を示している。The “average processing circuit” 16 A included in the digital signal processing section 16 has a digital output 140
, A dynamic element matching (DEM) is performed. An output generated by the averaging circuit 16A on the conductor 160 is a weight generation element 20 included in the weight generation unit 2 for generating an analog output 22 corresponding to the digital input 9.
Supply to FIG. 6, which will be described later, shows the weight generation element 2
0, weight generator 2 and any additional control signals generated in the weight generator controller 1 for controlling the weight generator 2 are shown.
【0018】図2のデジタル−アナログ変換器100に
おいては、上位(最上位)6ビット11Aは、セグメン
ト変換型(SDAC)デジタル信号処理器12Aで処理
して、全部で64レベルを提供し、そして残りの下位ビ
ット11Bは、5レベルΔΣ変換型デジタル信号処理器
12Bで処理する。In the digital-to-analog converter 100 of FIG. 2, the upper (most significant) 6 bits 11A are processed in a segment conversion (SDAC) digital signal processor 12A to provide a total of 64 levels, and The remaining lower bits 11B are processed by the 5-level ΔΣ conversion type digital signal processor 12B.
【0019】また、デジタル−アナログ変換器100は
また、24ビット・デジタル入力ワード9のMSBと下
位18ビットに対するこの5レベルΔΣ変換型デジタル
信号処理器12Bを含んでいる。オーディオ・データに
おいては、用語“MSB”は、プラスまたはマイナス
(+/−)の符号を示し、したがってこのMSBビット
は、ΣΔ変換型デジタル信号処理器にとっても必要であ
る。The digital-to-analog converter 100 also includes this 5-level ΔΣ-converted digital signal processor 12B for the MSB of the 24-bit digital input word 9 and the lower 18 bits. In audio data, the term "MSB" indicates a plus or minus (+/-) sign, so this MSB bit is also required for a ΣΔ-converting digital signal processor.
【0020】図7および図8は、サーモメータ・デコー
ダ12Aの出力13Aと5レベルΔΣ信号変調器12B
の出力13Bの和をとることによって得られる出力信号
140の出力値を示している。FIGS. 7 and 8 show the output 13A of the thermometer decoder 12A and the 5-level ΔΣ signal modulator 12B.
The output value of the output signal 140 obtained by taking the sum of the output 13B of FIG.
【0021】5レベルΔΣ変調器12Bは、“100d
BのダイナミックレンジをもつA-3V, 22mWのマルチ・ビ
ット電流モードDS DAC (A-3V, 22mW Multibit Current
Mode DS DAC with 100dB Dynamic Range", IEEE J. of
Solid State Circuits, Volume 31, Number 12, pp. 1
888-1894, 1996)”に記述されており、これは、本言及
により本文に含めるものとする。SDACデジタル信号
処理器とΔΣデジタル信号処理器の“相対レベル”を一
致させるため、ΔΣデジタル信号処理器のフィードバッ
ク・ゲインを2(すなわち、実行振幅が50%)にセッ
トする。The five-level ΔΣ modulator 12B outputs “100d
A-3V, 22mW multi-bit current mode DS DAC with B dynamic range (A-3V, 22mW Multibit Current
Mode DS DAC with 100dB Dynamic Range ", IEEE J. of
Solid State Circuits, Volume 31, Number 12, pp. 1
888-1894, 1996), which is hereby incorporated by reference herein. To match the "relative levels" of the SDAC digital signal processor and the ΔΣ digital signal processor, the Δ 信号 digital signal Set the processor's feedback gain to 2 (ie, run amplitude is 50%).
【0022】図2のアナログ回路部すなわち重み発生部
2は、上記のように処理した合成デジタル信号に応答し
て、複数の組み込みの重み発生要素20を制御すること
により、デジタル入力信号を表すアナログ出力信号を発
生する。DEM回路16Aの出力160は、複数の導体
上に提供し、そしてそれら導体は、重み要素スイッチが
重み発生要素20内に含まれている場合、重み発生要素
の重み要素スイッチの入力に結合される。代替的には、
導体160は、重み付け要素スイッチがDEM回路16
内に含まれている場合には、重み発生要素に対する入力
とすることができる。(以下で説明する図3、図4、図
5、図6は、述べた重み付け要素スイッチを示してい
る)。The analog circuit or weight generator 2 of FIG. 2 controls a plurality of built-in weight generators 20 in response to the composite digital signal processed as described above, thereby providing an analog representation of the digital input signal. Generate an output signal. The output 160 of the DEM circuit 16A provides on a plurality of conductors, which are coupled to the inputs of the weighting element switch of the weighting element if the weighting element switch is included in the weighting element 20. . Alternatively,
The conductor 160 is connected to the DEM circuit 16
If it is included in, it can be an input to the weight generation element. (FIG. 3, FIG. 4, FIG. 5, and FIG. 6, described below, illustrate the weighting element switches described).
【0023】図2では、一例として、セグメント・デジ
タル−アナログ変換器(SDAC)12Aを含むセグメ
ント変換型デジタル信号処理法と、5レベルΔΣデジタ
ル−アナログ変換器12Bを含むΔΣ変換型デジタル信
号処理法の二つの変換デジタル信号処理法を組み合わせ
たデジタル−アナログ変換器100の構成について示し
ている。図2に示したこの例では、24ビット・デジタ
ル入力ワードの上位6ビット11A(MSBを含む)に
対するセグメント変換型デジタル信号処理器12Aを含
んでいる。SDAC11Aは、“セグメント変換型デジ
タル・デコーダ”であり、これは、一種の“サーモメー
タ・デコーダ”である。In FIG. 2, as an example, a segment conversion type digital signal processing method including a segment digital-to-analog converter (SDAC) 12A and a ΔΣ conversion type digital signal processing method including a five-level ΔΣ digital-analog converter 12B are shown. 1 shows a configuration of a digital-analog converter 100 that combines the two conversion digital signal processing methods. The example shown in FIG. 2 includes a segment-converted digital signal processor 12A for the upper 6 bits 11A (including the MSB) of a 24-bit digital input word. The SDAC 11A is a “segment conversion type digital decoder”, which is a kind of “thermometer decoder”.
【0024】セグメント変換は、入力サブワードで表現
される数のセグメントを用意し、入力サブワードの値に
応じたセグメント数を選択することにより、アナログ出
力レベルを発生する変換法である。このセグメント変換
は、構成が単純であり、セグメント間の平均化も比較的
簡単に行えるため、精度の高い出力が得られる。しか
し、反面、入力サブワードのビット数が増えると、セグ
メント数が指数関数的に増加し、これにより、ある程度
以上の“上位”入力ビット数では非現実的である。The segment conversion is a conversion method for preparing an analog output level by preparing a number of segments represented by an input subword and selecting the number of segments according to the value of the input subword. This segment conversion has a simple configuration, and averaging between segments can be performed relatively easily, so that a highly accurate output can be obtained. However, on the other hand, as the number of bits in the input subword increases, the number of segments increases exponentially, which makes it impractical for a certain number of "high" input bits.
【0025】一方、ΔΣ変換では、出力信号を、1ビッ
ト幅のシリアル・データ・ストリームまで削減可能であ
る。しかし、このΔΣ変換では、高い周波数領域でのノ
イズレベルは増大し、ジッタに弱いという欠点がある。On the other hand, in the ΔΣ conversion, the output signal can be reduced to a serial data stream having a width of 1 bit. However, this ΔΣ conversion has a disadvantage that the noise level in a high frequency region increases and is weak against jitter.
【0026】本発明によれば、これら二つの変換法を組
み合わせることにより、それぞれの長所を生かした構成
が可能となる。つまり、上位ビット11Aは、余分なノ
イズを発生しないセグメント変換SDAC12Aで変換
を行う。セグメント変換法で処理しきれない下位のビッ
トは、5レベルΔΣデジタル−アナログ変換器12Bで
同時に変換を行う。According to the present invention, by combining these two conversion methods, a configuration utilizing each of the advantages can be realized. That is, the upper bits 11A are converted by the segment conversion SDAC 12A that does not generate extra noise. The lower bits that cannot be processed by the segment conversion method are simultaneously converted by the 5-level ΔΣ digital-analog converter 12B.
【0027】本発明との比較のため、例えば、20ビッ
トのデジタル−アナログ変換器において、上位5ビット
をセグメント変換器に、それより下位のビットはΔΣ変
換器に入力する従来技術による方式の場合を考える。こ
の場合、セグメント変換器のセグメント数は30でよ
い。また、それぞれのセグメントは適当な平均化処理
(例えば、“データ重み付け平均法(data weighted av
eraging method)”により平均化できるため、セグメン
ト方式変換器からは精度の高い出力が得られる。(入力
の5ビット精度は十分得られる。)。また、ΔΣ変換器
でも複数のセグメントを必要とする場合にも、平均化処
理を用いることにより理想に近い出力が得られる。ま
た、上位5ビットはセグメント変換法で処理されるた
め、ΔΣ変換器の精度は16ビットでよいことになる。
こうして、両変換器とも理想に近い精度の出力を得るこ
とができるため、この二つの出力を合成することによ
り、20ビット入力に対して理想に近い出力が得られる
ことになる。For comparison with the present invention, for example, in a 20-bit digital-to-analog converter, the case of the prior art system in which the upper 5 bits are input to the segment converter and the lower bits are input to the Δ 器 converter think of. In this case, the number of segments of the segment converter may be 30. In addition, each segment is processed by an appropriate averaging process (for example, “data weighted av method”).
eraging method), so that a highly accurate output can be obtained from the segment system converter. (The 5-bit accuracy of the input is sufficiently obtained.) A ΔΣ converter also requires a plurality of segments. Also in this case, an output close to the ideal is obtained by using the averaging process, and since the upper 5 bits are processed by the segment conversion method, the accuracy of the ΔΣ converter may be 16 bits.
In this way, both converters can obtain an output with an accuracy close to the ideal. By combining these two outputs, an output close to the ideal can be obtained for a 20-bit input.
【0028】ところが、実際はこのような精度の高い出
力を得ることはできない。セグメント変換器12AとΔ
Σ変換器12Bのそれぞれは理想に近い出力を得ること
は可能であるが、これを合成するときに問題が生じるた
めである。その原因は、それぞれの変換器12Aと12
Bの基準レベルに差があるためである。二つの異なった
変換DACユニットを含む従来のDACにおいては、各
DACは、DAC変換要素に対しそれぞれの“基準レベ
ル”を有している。これら基準レベルは、それぞれの変
換回路内で発生されるため、基準レベルの特性は、電源
電圧変化に対する安定度、温度依存性等の回路トポロジ
ーの電気的性質によって強く影響を受ける。ここで、用
語“基準レベル”とは、入力デジタル信号9をそれぞれ
の変換器12Aと12Bの入力に分割する際に設定した
重み付けを指し、絶対値をいうのではなく相対的な関係
を指す。したがって、デジタル入力9の上位側ビットを
セグメント変換器12Aが、下位側ビットをΔΣ変換器
12Bが変換することから、セグメント変換器12Aの
1LSBと、ΔΣ変換器12Bのフルスケール値(プラ
スの場合はフルスケール+1LSB)のアナログ出力レ
ベルが、全く等しくなければならない。However, such a highly accurate output cannot be actually obtained. Segment converter 12A and Δ
Although it is possible for each of the Σ converters 12B to obtain an output close to the ideal, it is because a problem arises when combining them. The cause is that each converter 12A and 12A
This is because there is a difference in the reference level of B. In a conventional DAC that includes two different conversion DAC units, each DAC has a respective "reference level" for the DAC conversion element. Since these reference levels are generated in the respective conversion circuits, the characteristics of the reference levels are strongly affected by electrical properties of the circuit topology, such as stability against power supply voltage changes and temperature dependence. Here, the term "reference level" refers to a weight set when the input digital signal 9 is divided into the inputs of the respective converters 12A and 12B, and refers not to an absolute value but to a relative relationship. Therefore, since the upper bits of the digital input 9 are converted by the segment converter 12A and the lower bits by the ΔΣ converter 12B, the 1LSB of the segment converter 12A and the full scale value of the ΔΣ converter 12B (in the case of plus, Must be exactly equal to the analog output level of (full scale + 1 LSB).
【0029】しかし、現実には製造上の誤差は、求めら
れる精度に対して甚だ大きい。そこで、本発明におい
て、セグメント型DAC要素が、異なった変換法間で共
有される等価の回路要素を含むようにしている。However, in practice, manufacturing errors are extremely large with respect to the required accuracy. Therefore, in the present invention, the segment type DAC element includes an equivalent circuit element shared between different conversion methods.
【0030】本発明の重要な点は、図2のマルチビット
・サーモメータ・デコーダSDAC12Aが処理する変
換後の出力と、マルチ・レベルΔΣ変調器12Bが発生
する変換後の出力との相対精度を向上させる方法を提供
することである。上述のように、それぞれの変換器には
一つ、あるいは複数のアナログ変換セグメント(または
重み発生要素)があることは既に述べた。それぞれの変
換器12A、12B内のセグメント20は同一の重みの
もので構成し、適当な平均化処理で平均化する。An important point of the present invention is that the relative accuracy between the converted output processed by the multi-bit thermometer decoder SDAC 12A of FIG. 2 and the converted output generated by the multi-level ΔΣ modulator 12B is determined. It is to provide a way to improve. As described above, each converter has one or more analog conversion segments (or weight generation elements), as described above. The segments 20 in each of the converters 12A and 12B have the same weight and are averaged by an appropriate averaging process.
【0031】このアーキテクチャの重要な点は、デジタ
ル−アナログ変換段20において、二つの異なった変換
デコーダ、すなわちサーモメータ・デコーダ12Aと5
レベルΔΣ変調器12Bに対し、同じ変換要素、すなわ
ち重み付け要素を有効に“共用”することである。同じ
変換要素のこの有効な“共用”は、サーモメータ・デコ
ーダ12AとΔΣ変調器12Bの出力が発生されそして
加算器14によって加算されたときに導体140上に信
号を発生するという方法によって実現される。変換要素
のこの有効な共用は、異なった基準レベルにより生じる
誤差、または互いに同じあるいは互いに異なった変換法
によって生じる誤差の低減をもたらす。An important aspect of this architecture is that in the digital-to-analog conversion stage 20, two different conversion decoders, namely thermometer decoders 12A and 12A, are used.
The effect is to effectively "share" the same transform element, ie, the weighting element, for the level ΔΣ modulator 12B. This effective "sharing" of the same transform element is achieved by the method of producing a signal on conductor 140 when the outputs of thermometer decoder 12A and .DELTA..SIGMA. Modulator 12B are generated and summed by summer 14. You. This efficient sharing of the transform elements results in a reduction in errors caused by different reference levels or by the same or different transform methods.
【0032】同じ重みの複数のセグメントを平均化する
手法は、様々なものが考えられており、また実現されて
いる。例えば、二つの変換器12Aと12Bで使用する
セグメント20を一つの重みのもので構成すると、容易
に平均化処理を行うことができ、その結果、変換器間の
相対精度を良くすることが可能である。図1に示した実
施形態においては、一つの共通の重み発生要素部20
を、セグメント変換部に対し30個の同一セグメントで
構成することにより、ΔΣ変換部に対する重み発生要素
をそれらセグメントで構成することができる。(尚、異
なる重みは、それらを平均化することができれば、使用
可能である。)非常に良く知られた技法であるダイナミ
ック・エレメント・マッチング(DEM)は、デジタル
信号処理部16のDEM回路16Aで使用するのに好ま
しい技法であり、またデータ重み付け平均化法(Data W
eighted Averaging(DWA))も、これもまた非常に
良く知られた技法であるが、特に好ましい技法である。
DWA技法は、結果的に誤差を1次のノイズシェーピン
グ法で抑圧するため、効果的である。Various techniques have been considered and implemented for averaging a plurality of segments having the same weight. For example, if the segments 20 used by the two converters 12A and 12B are configured with one weight, the averaging process can be easily performed, and as a result, the relative accuracy between the converters can be improved. It is. In the embodiment shown in FIG. 1, one common weight generating element 20
Is composed of 30 identical segments for the segment converter, so that the weight generating element for the ΔΣ converter can be composed of those segments. (Note that different weights can be used if they can be averaged.) A very well-known technique, dynamic element matching (DEM), is a DEM circuit 16A of the digital signal processing unit 16. Is the preferred technique to use in
eighted Averaging (DWA)) is also a very well known technique, but is also a particularly preferred technique.
The DWA technique is effective because the resulting error is suppressed by a first-order noise shaping method.
【0033】分割部10の実現例は、簡単である。図
3、図4、図5は、図2の分割部10に対する種々のパ
ラレル入力モードおよびシリアル入力モードの実現例の
ためのロジック図を示している。The implementation of the dividing unit 10 is simple. FIGS. 3, 4 and 5 show logic diagrams for various parallel and serial input mode implementations for the divider 10 of FIG.
【0034】図3を参照すると、デジタル−アナログ変
換器101は、図2のデジタル−アナログ変換器100
のパラレル入力モードの実現例である。デジタル入力9
は、パラレルの24ビット・ワードとして示しており、
そしてデータ分割回路10は、上位6ビット11Aと、
MSBおよび下位18ビット11Bとを発生し、パラレ
ルワードを有する。図2のSDAC12Aは、図3にお
いては、サーモメータ・デコーダ12Aとして示してい
る。サーモメータ・デコーダ出力13Aは、6個の導体
が導くバイナリ信号としてエンコードされた63個の離
散的なレベル0−62を発生するものとして示してい
る。デジタル加算器14は、67個の離散的なレベル0
−66を発生する(これは、7個の導体140が導く最
初の信号としてエンコードされている)。ダイナミック
・エレメント・マッチング・エンコーダ16Aが発生す
る出力信号は、適当な数の導体160上に対し、重み付
け要素スイッチ18への入力として発生し、これによっ
てダイナミック重み付け要素を選択的にサーモメータ・
デコーダ12AおよびΔΣ変調器12Bに接続し、そし
て電流セグメントDAC20Aは、上述のダイナミック
・エレメント・マッチング技法に概して従うものであ
る。Referring to FIG. 3, the digital-to-analog converter 101 corresponds to the digital-to-analog converter 100 of FIG.
Is an example of realizing the parallel input mode. Digital input 9
Is shown as a parallel 24-bit word,
Then, the data dividing circuit 10 outputs the upper 6 bits 11A,
It generates the MSB and the lower 18 bits 11B and has a parallel word. The SDAC 12A in FIG. 2 is shown as a thermometer decoder 12A in FIG. Thermometer decoder output 13A is shown as producing 63 discrete levels 0-62 encoded as binary signals carried by six conductors. The digital adder 14 has 67 discrete level 0
-66 (which is encoded as the first signal conducted by the seven conductors 140). The output signal generated by the dynamic element matching encoder 16A is generated on a suitable number of conductors 160 as an input to the weighting element switch 18, thereby selectively selecting the dynamic weighting element for the thermometer.
Connected to decoder 12A and ΔΣ modulator 12B, and current segment DAC 20A generally follows the dynamic element matching technique described above.
【0035】図4は、図3のデジタル−アナログ変換器
101の変更例102を示しており、すなわち、入力ワ
ードは、24ビット・シリアル・デジタル入力ワードで
あり、シリアル−パラレル変換器10Aが、このシリア
ル入力ワードを24ビット・パラレルワードに変換し、
そして次にこのパラレルワードをパラレル・データ分割
器10の入力端子に印加する。図5に示す別の変更例で
は、シリアル・デジタル入力ワードをシリアル・データ
分割器回路10Cの入力に印加し、そしてこの回路10
Cは、そのシリアル・デジタル入力ワードを6つの上位
シリアルビット111Aと、下位のシリアル・ワード
(参照番号111Bで示すMSBと下位18ビットとか
ら成る)とに分割する。これら上位および下位のシリア
ル・ワード111A、111Bは、それぞれシリアル−
パラレル変換器10D、10Eの入力に印加することに
よって、パラレル上位ワード11Aと、パラレル下位ワ
ード11Bを発生し、そしてこれらは、サーモメータ・
デコーダ12AとΔΣ変調器12Bの入力のそれぞれ印
加する。FIG. 4 shows a modification 102 of the digital-to-analog converter 101 of FIG. 3, ie, the input word is a 24-bit serial digital input word and the serial-to-parallel converter 10A This serial input word is converted into a 24-bit parallel word,
Then, this parallel word is applied to the input terminal of the parallel data divider 10. In another variation shown in FIG. 5, a serial digital input word is applied to the input of a serial data divider circuit 10C, and the
C divides the serial digital input word into six high order serial bits 111A and a low order serial word (consisting of the MSB indicated by reference numeral 111B and the low order 18 bits). These upper and lower serial words 111A and 111B are serial-
By applying to the inputs of the parallel converters 10D, 10E, a parallel upper word 11A and a parallel lower word 11B are generated and these are
The signals are applied to the inputs of the decoder 12A and the ΔΣ modulator 12B.
【0036】次に図6を参照すると、セグメント型DA
Cトポロジー20Aを示しており、これにおいては、重
み付け要素スイッチ18の入力は、ダイナミック・エレ
メント・マッチング・エンコーダ回路16が発生する信
号を受けるように成っている。導体181,182,1
83,184は、ダイナミック・エレメント・マッチン
グ・エンコーダ16の現行の状態により選択されている
特定の重み付け要素の端子を表している。この図6にお
いては、ダイナミック・エレメント・マッチング・エン
コーダ16Aが発生する出力信号160は、重み付け要
素スイッチ回路18の重み付け要素スイッチ18−1,
18−2、…18−Mの制御要素に印加する。各重み付
け要素スイッチは、基準データ導体44に接続した一つ
の端子と、電流セグメント回路19の対応する電流セグ
メント電流源45の第1の端子に接続した別の端子とを
有している。好ましくは実質的に等しい電流源45の各
々は、第2の端子を有していて、これはアナログ出力が
発生される出力導体22に結合している。Next, referring to FIG.
Shown is a C topology 20A, in which the input of the weighting element switch 18 receives a signal generated by the dynamic element matching encoder circuit 16. Conductors 181, 182, 1
83, 184 represent the terminals of the particular weighting element selected by the current state of the dynamic element matching encoder 16. In FIG. 6, the output signal 160 generated by the dynamic element matching encoder 16A is output from the weighting element switch 18-1 of the weighting element switch circuit 18,
18-2,..., 18-M. Each weighting element switch has one terminal connected to the reference data conductor 44 and another terminal connected to the first terminal of the corresponding current segment current source 45 of the current segment circuit 19. Each of the preferably substantially equal current sources 45 has a second terminal, which is coupled to the output conductor 22 where the analog output is generated.
【0037】図9は、代替の構成であって、24ビット
・パラレルで入力ワード9をデータ分割回路10によっ
てK個のグループ11−1,11−2,…11−Kに分
割し、そしてこれらをK個のデコーダ12−1、12−
2,…12−Kのデジタル入力に印加するようになった
ものを示している。デコーダ12−1、12−2…12
−Kの出力は、デジタル加算回路14によって加算して
信号140を発生し、これは、ダイナミック・エレメン
ト・マッチング・エンコーダ16Aに印加する。FIG. 9 shows an alternative arrangement in which the input word 9 is divided into K groups 11-1, 11-2,... 11-K by a data dividing circuit 10 in a 24-bit parallel manner. To K decoders 12-1, 12-
2,... 12-K digital inputs are shown. Decoders 12-1, 12-2 ... 12
The outputs of -K are summed by digital summing circuit 14 to generate signal 140, which is applied to dynamic element matching encoder 16A.
【0038】次に図1を参照すると、本発明のより一般
化した実現例を開示しており、これにおいては、データ
分割器10が発生するデータ導体グループ11−1,1
1−2,…11−Kは、図9のデコーダ1,2…Kのよ
うな変換器の入力に印加するか、あるいは図2のSDA
C12Aおよび5レベルΔΣ変調器12Bのような変換
器の入力に対し印加し、これらは、図1においては、
“重み制御器”1,2…Kと呼び、これらは、データ処
理機能を実行する。重み制御器1,2…Kのエンコード
された出力は、“重み組み合わせ/エンコード部”1
6,18の対応する入力に印加し、そしてこれらは、加
算を行ってデータを処理する。重み組み合わせおよびエ
ンコード部16,18の出力180は、重み発生部2A
の入力に印加し、そしてこの重み発生部は、アナログ出
力22を発生する。Referring now to FIG. 1, a more generalized implementation of the present invention is disclosed, in which the data conductor groups 11-1 and 1 generated by the data divider 10 are shown.
.., K in FIG. 9 or the SDA in FIG.
Apply to the inputs of a converter such as C12A and a five-level ΔΣ modulator 12B, which in FIG.
Call them "weight controllers" 1, 2,... K, which perform data processing functions. The encoded outputs of the weight controllers 1, 2,... K are “weight combination / encoding unit” 1
6, 18 corresponding inputs are applied, and these add and process the data. The output 180 of the weight combination and encoding units 16 and 18 is output from the weight generation unit 2A.
And the weight generator generates an analog output 22.
【0039】[0039]
【発明の効果】以上述べてきたように、本発明により、
トリミング等の高コストを必要とすることなく高性能の
デジタル−アナログ変換器を実現することができた。As described above, according to the present invention,
A high-performance digital-to-analog converter can be realized without requiring high cost such as trimming.
【図1】図1は、本発明の第1の実施形態によるデジタ
ル−アナログ変換器の構成を示すブロック図。FIG. 1 is a block diagram showing a configuration of a digital-analog converter according to a first embodiment of the present invention.
【図2】図2は、本発明の第2の実施形態によるデジタ
ル−アナログ変換器の構成を示すブロック図。FIG. 2 is a block diagram showing a configuration of a digital-analog converter according to a second embodiment of the present invention.
【図3】図3は、図2のデジタル−アナログ変換器のパ
ラレル入力モードの実現例のブロック図。FIG. 3 is a block diagram of an implementation example of a parallel input mode of the digital-analog converter of FIG. 2;
【図4】図4は、図2のデジタル−アナログ変換器のシ
リアル入力モードの実現例のブロック図。FIG. 4 is a block diagram of an example of realizing a serial input mode of the digital-analog converter of FIG. 2;
【図5】図5は、図2のデジタル−アナログ変換器のシ
リアル入力モードの実現例のブロック図。FIG. 5 is a block diagram of an implementation example of a serial input mode of the digital-to-analog converter of FIG. 2;
【図6】図6は、図2、図3、図4、図5の実現例にお
いて使用するセグメント型DACのブロック図。FIG. 6 is a block diagram of a segment type DAC used in the implementation examples of FIGS. 2, 3, 4, and 5;
【図7】図7は、本発明のデジタル−アナログ変換器の
動作を示すグラフ。FIG. 7 is a graph showing the operation of the digital-analog converter of the present invention.
【図8】図8は、本発明のデジタル−アナログ変換器の
動作を示すグラフ。FIG. 8 is a graph showing the operation of the digital-to-analog converter of the present invention.
【図9】図9は、パラレル入力モード・トポロジーをも
つ図2のデジタル−アナログ変換器の一つの実現例であ
って、データ分割器が、パラレル・デジタル入力ワード
をK個のグループにし、そしてK個のデコーダがそのK
個のグループをそれぞれデコードするようになったもの
のブロック図を示している。FIG. 9 is one implementation of the digital-to-analog converter of FIG. 2 having a parallel input mode topology, wherein a data divider groups parallel digital input words into K groups; K decoders have their K
FIG. 3 is a block diagram showing a configuration in which each group is decoded.
Claims (18)
素回路を用いて、アナログ出力信号を発生するためのデ
ジタル−アナログ変換方法であって、 イ)前記共通の重み発生要素回路を制御するための複数
の重み発生制御デジタル信号を受けるステップと、 ロ)前記複数の重み発生制御デジタル信号をデジタル的
に組み合わせて、合成重み発生制御デジタル信号を発生
するステップと、 ハ)前記合成重み発生制御デジタル信号に応答して前記
共通の重み発生要素回路を制御することにより、前記複
数の重み発生制御デジタル信号の組み合わせに対応する
アナログ出力信号を発生するステップと、から成るデジ
タル−アナログ変換方法。1. A digital-to-analog conversion method for generating an analog output signal using a common weight generating element circuit having a predetermined weight set, the method comprising: a) controlling the common weight generating element circuit Receiving a plurality of weight generation control digital signals for generating a composite weight generation control digital signal by digitally combining the plurality of weight generation control digital signals; and c) generating the composite weight generation control digital signal. Generating an analog output signal corresponding to the combination of the plurality of weight generation control digital signals by controlling the common weight generation element circuit in response to the control digital signal.
定の重み組とは異なった重み組で表現される複数のデジ
タル信号から発生するステップ、を含むこと、を特徴と
するデジタル−アナログ変換方法。2. The method according to claim 1, further comprising: generating each of the plurality of weight generation control digital signals from a plurality of digital signals represented by a weight set different from the predetermined weight set. A digital-analog conversion method.
プと、 前記デジタル入力信号の前記複数のビットから複数のビ
ット・グループを形成するステップであって、該複数の
ビット・グループを前記複数のデジタル信号として使用
する、前記のステップと、を含むこと、を特徴とするデ
ジタル−アナログ変換方法。3. The method of claim 2, further comprising: receiving a digital input signal comprising a plurality of bits; and forming a plurality of bit groups from the plurality of bits of the digital input signal. And using the plurality of bit groups as the plurality of digital signals.
の重み発生制御デジタル信号を発生するステップは、前
記複数のデジタル信号から前記複数の重み発生制御デジ
タル信号の発生のため、異なった複数のデジタル−アナ
ログ変換型デジタル信号処理法を使用すること、を特徴
とするデジタル−アナログ変換方法。4. The method of claim 2, wherein said step of generating said plurality of weight generation control digital signals comprises the step of generating said plurality of weight generation control digital signals from said plurality of digital signals. A digital-to-analog conversion type digital signal processing method.
いて、前記のデジタル的に組み合わせるステップは、前
記複数の重み発生制御デジタル信号をデジタルに加算す
ることから成ること、を特徴とするデジタル−アナログ
変換方法。5. The method of claim 1, wherein said digitally combining step comprises digitally adding said plurality of weight generation control digital signals. -Analog conversion method.
素回路を用いて、アナログ出力信号を発生するためのデ
ジタル−アナログ変換装置であって、 イ)前記共通の重み発生要素回路を制御するための複数
の重み発生制御デジタル信号を受け、該複数の重み発生
制御デジタル信号をデジタル的に組み合わせて合成重み
発生制御デジタル信号を発生する組み合わせ回路と、 ロ)前記共通の重み発生要素回路を含んでおり、かつ前
記組み合わせ回路からの前記合成重み発生制御デジタル
信号を受けるように接続しており、該合成重み発生制御
デジタル信号に応答して前記共通の重み発生要素回路を
制御することにより、前記複数の重み発生制御デジタル
信号の組み合わせに対応するアナログ出力信号を発生す
る重み発生回路と、から成るデジタル−アナログ変換装
置。6. A digital-to-analog converter for generating an analog output signal using a common weight generating element circuit having a predetermined weight set, the method comprising: a) controlling the common weight generating element circuit; A combination circuit that receives a plurality of weight generation control digital signals to generate a composite weight generation control digital signal by digitally combining the plurality of weight generation control digital signals; And connected to receive the composite weight generation control digital signal from the combinational circuit, and by controlling the common weight generation element circuit in response to the composite weight generation control digital signal, A weight generation circuit for generating an analog output signal corresponding to a combination of the plurality of weight generation control digital signals. - analog converter.
定の重み組とは異なった重み組で表現される複数のデジ
タル信号から発生する複数の重み発生制御回路、を含む
こと、を特徴とするデジタル−アナログ変換装置。7. The apparatus according to claim 6, further comprising: generating each of the plurality of weight generation control digital signals from a plurality of digital signals represented by a weight set different from the predetermined weight set. A digital-to-analog conversion device, comprising: a plurality of weight generation control circuits.
ット・グループを形成し、該複数のビット・グループを
前記複数のデジタル信号とする分割手段、を含むこと、
を特徴とするデジタル−アナログ変換装置。8. The apparatus according to claim 7, further comprising: forming a plurality of bit groups from a digital input signal consisting of a plurality of bits; and using the plurality of bit groups as the plurality of digital signals. Splitting means,
A digital-to-analog converter characterized by the above-mentioned.
の重み発生制御回路は、前記複数のデジタル信号から前
記複数の重み発生制御デジタル信号の発生のため、異な
った複数のデジタル−アナログ変換型デジタル信号処理
法を使用すること、を特徴とするデジタル−アナログ変
換装置。9. The apparatus according to claim 7, wherein said plurality of weight generation control circuits are adapted to generate a plurality of different digital-analog conversions for generating said plurality of weight generation control digital signals from said plurality of digital signals. A digital-to-analog conversion device characterized by using a digital signal processing method.
において、前記組み合わせ回路は、前記デジタル的な組
み合わせとしてデジタル加算を行うこと、を特徴とする
デジタル−アナログ変換装置。10. The digital-to-analog converter according to claim 6, wherein the combination circuit performs digital addition as the digital combination.
力信号を表すアナログ出力信号を発生するデジタル−ア
ナログ変換方法であって、 イ)前記デジタル入力信号の前記複数のビットから複数
のビット・グループを形成するステップと、 ロ)前記複数のビット・グループの各々を、所定のデジ
タル−アナログ変換型デジタル信号処理法を用いて処理
して重み発生制御出力を発生することにより、前記複数
のビット・グループに対し複数の重み発生制御出力を発
生するステップと、 ハ)前記複数の重み発生制御出力をデジタル的に加算し
て合成重み発生制御出力を発生するステップと、 ニ)前記合成重み発生制御出力に応答して複数の重み発
生要素を制御することにより、前記デジタル入力信号を
表すアナログ出力信号を発生するステップと、から成る
デジタル−アナログ変換方法。11. A digital-to-analog conversion method for generating an analog output signal representing a received digital input signal comprising a plurality of bits, the method comprising the steps of: a) converting a plurality of bit groups from the plurality of bits of the digital input signal; And b) processing each of said plurality of bit groups using a predetermined digital-to-analog conversion digital signal processing method to generate a weight generation control output, thereby forming said plurality of bit groups. Generating a plurality of weight generation control outputs with respect to: c) digitally adding the plurality of weight generation control outputs to generate a composite weight generation control output; d) generating a composite weight generation control output Generating an analog output signal representative of said digital input signal by controlling a plurality of weight generating elements in response And a digital-analog conversion method.
に、 前記合成重み発生制御出力に対しデジタル的に処理を行
うステップを含むこと、 を特徴とするデジタル−アナログ変換方法。12. The digital-to-analog conversion method according to claim 11, further comprising the step of digitally processing the composite weight generation control output.
力信号からアナログ出力信号を発生するデジタル−アナ
ログ変換装置であって、 イ)前記デジタル入力信号の前記複数のビットから複数
のビット・グループを形成する分割手段と、 ロ)前記複数のビット・グループをそれぞれ受ける複数
のビット・グループ重み発生制御回路であって、該複数
の重み発生制御回路の各々が、関連する前記ビット・グ
ループを、所定のデジタル−アナログ変換型デジタル信
号処理法を用いて処理して重み発生制御出力を発生する
ことにより、複数の該重み発生制御出力を発生する、前
記の複数の重み発生制御回路と、 ハ)前記複数の重み発生制御出力をデジタル的に加算し
て合成重み発生制御出力を発生する加算回路と、 ニ)複数の重み発生要素を含んでおり、前記合成重み発
生制御出力に応答して前記複数の重み発生要素を制御す
ることにより、前記デジタル入力信号を表すアナログ出
力信号を発生する重み発生回路と、から成るデジタル−
アナログ変換装置。13. A digital-to-analog converter for generating an analog output signal from a received digital input signal comprising a plurality of bits, the method comprising: a) forming a plurality of bit groups from the plurality of bits of the digital input signal. B) a plurality of bit group weight generation control circuits respectively receiving the plurality of bit groups, wherein each of the plurality of weight generation control circuits converts the associated bit group into a predetermined bit group. A plurality of weight generation control circuits for generating a plurality of weight generation control outputs by processing using a digital-analog conversion type digital signal processing method to generate weight generation control outputs; An addition circuit for digitally adding the weight generation control outputs of the above to generate a composite weight generation control output; and d) including a plurality of weight generation elements A weight generation circuit that generates an analog output signal representing the digital input signal by controlling the plurality of weight generation elements in response to the composite weight generation control output.
Analog converter.
らに、 前記合成重み発生制御出力に対しデジタル的に処理を行
うデジタル信号処理回路を含むこと、を特徴とするデジ
タル−アナログ変換装置。14. The digital-to-analog converter according to claim 13, further comprising a digital signal processing circuit that digitally processes the composite weight generation control output.
デジタル−アナログ変換器であって、 イ)桁によって重み付けられたデジタル信号入力列を、
少なくとも一箇所以上の任意の桁によって分離して、K
個のデジタル信号入力列を作り出す第1のデジタル信号
処理部と、 ロ)複数の変換器を含む第2のデジタル信号処理部であ
って、前記複数の変換器が、前記分離されたK個のデジ
タル信号入力列をデジタル的に処理することによって、
前記分離されたK個のデジタル信号入力列を、関連する
前記分離されたK個のデジタル信号入力列のレベルを表
すK種類の第2のデジタル信号群に変換する、前記の第
2のデジタル信号処理部と、 ハ)前記K種類の第2のデジタル信号群を、レベルを表
す一種類の第3のデジタル信号群に変換する第3のデジ
タル信号処理部と、 ニ)前記レベルを表す第3のデジタル信号群のMビット
の出力に対して、複数N個の実質上等価な重み発生要素
で構成されたデジタル−アナログ変換要素群と、から成
るデジタル−アナログ変換器。15. A digital-to-analog converter for converting a digital signal into an analog signal, comprising: a) a digital signal input sequence weighted by digits;
Separated by at least one arbitrary digit,
B) a first digital signal processing unit for generating a plurality of digital signal input strings; and b) a second digital signal processing unit including a plurality of converters, wherein the plurality of converters includes the separated K number of converters. By digitally processing the digital signal input sequence,
The second digital signal converting the separated K digital signal input streams into a K type of second digital signal group representing the level of the associated separated K digital signal input streams. A processing unit; c) a third digital signal processing unit that converts the K kinds of second digital signal groups into one type of third digital signal group representing a level; and d) a third digital signal group representing the level. A digital-analog conversion element group composed of a plurality of N substantially equivalent weight generating elements with respect to the M-bit output of the digital signal group.
上等価な重み発生要素で構成された前記デジタル−アナ
ログ変換要素群は、前記第3のデジタル信号群のMビッ
ト出力に対して、M個あるいはM個より多い数Nの変換
要素を含むこと、を特徴とするデジタル−アナログ変換
器。16. The converter according to claim 15, wherein said digital-to-analog conversion element group composed of substantially equivalent weight generating elements outputs M-bit output of said third digital signal group. A digital-to-analog converter comprising N or more than M conversion elements.
第3のデジタル信号処理部は、時間軸に対して前記デジ
タル−アナログ変換要素の平均化処理を行う機能を有す
ること、を特徴とするデジタル−アナログ変換器。17. The converter according to claim 16, wherein said third digital signal processing section has a function of performing averaging processing of said digital-analog conversion element on a time axis. Digital to analog converter.
種類の第2のデジタル信号群に変換する前記第2のデジ
タル信号処理部は、少なくとも一種類のシグマ−デルタ
変調デジタル信号処理器を有すること、を特徴とするデ
ジタル−アナログ変換器。18. The converter according to claim 16, wherein K
A digital-to-analog converter, wherein the second digital signal processing unit for converting into a second kind of digital signal group includes at least one kind of sigma-delta modulation digital signal processor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001072641A JP2001332973A (en) | 2000-03-16 | 2001-03-14 | Method and device for digital/analog conversion using common weight generating element |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000073712 | 2000-03-16 | ||
JP2000-73712 | 2000-03-16 | ||
JP2001072641A JP2001332973A (en) | 2000-03-16 | 2001-03-14 | Method and device for digital/analog conversion using common weight generating element |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001332973A true JP2001332973A (en) | 2001-11-30 |
Family
ID=26587661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001072641A Pending JP2001332973A (en) | 2000-03-16 | 2001-03-14 | Method and device for digital/analog conversion using common weight generating element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001332973A (en) |
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A621 | Written request for application examination |
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RD04 | Notification of resignation of power of attorney |
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|
A711 | Notification of change in applicant |
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A521 | Written amendment |
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A072 | Dismissal of procedure |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101119 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A02 | Decision of refusal |
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