JP2001210832A - Semiconductor device and method of manufacturing it - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタ(以下、TFTと記す)で構成
された回路を有する半導体装置およびその作製方法に関
する。特に本発明は、画素部と駆動回路を同一の基板上
に設けた液晶表示装置またはEL表示装置に代表される
電気光学装置、およびそのような電気光学装置を搭載し
た電子機器に好適に利用できる技術を提供する。尚、本
明細書において半導体装置とは、半導体特性を利用する
ことで機能する装置全般を指し、上記電気光学装置およ
びその電気光学装置を搭載した機器をその範疇に含んで
いる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a circuit formed of thin film transistors (hereinafter, referred to as TFTs) on a substrate having an insulating surface, and a method for manufacturing the same. In particular, the present invention can be suitably used for an electro-optical device typified by a liquid crystal display device or an EL display device in which a pixel portion and a driver circuit are provided over the same substrate, and an electronic device equipped with such an electro-optical device. Provide technology. In this specification, a semiconductor device generally refers to a device that functions by utilizing semiconductor characteristics, and includes the above-described electro-optical device and a device equipped with the electro-optical device in its category.
【0002】[0002]
【従来の技術】能動素子を配列して画素部を構成した表
示装置はアクティブマトリクス型表示装置と呼ばれ、液
晶表示装置やエレクトロルミネッセンス(以下、ELと
記す)表示装置などが開発されている。能動素子には絶
縁ゲート型のトランジスタが用いられ、好適にはTFT
が用いられている。TFTはガラスなどの基板上に気相
成長法などにより半導体膜を形成し、その半導体膜でチ
ャネル形成領域やソース領域やドレイン領域などを形成
している。その半導体膜にはシリコンや、シリコン・ゲ
ルマニウムなどシリコンを主成分とする材料が好適に用
いられている。半導体膜はその作製法により、非晶質シ
リコンに代表される非晶質半導体膜と、多結晶シリコン
に代表される結晶質半導体膜とに分類することができ
る。その他に近年では単結晶シリコン基板に形成された
絶縁ゲート型のトランジスタで画素部を構成する技術も
開発されている。2. Description of the Related Art A display device in which pixel elements are formed by arranging active elements is called an active matrix type display device, and a liquid crystal display device, an electroluminescence (hereinafter referred to as EL) display device and the like have been developed. An insulated gate transistor is used for the active element, and a TFT is preferably used.
Is used. In a TFT, a semiconductor film is formed over a substrate such as glass by a vapor deposition method or the like, and a channel formation region, a source region, a drain region, and the like are formed using the semiconductor film. For the semiconductor film, silicon or a material mainly containing silicon such as silicon / germanium is preferably used. Semiconductor films can be classified into amorphous semiconductor films typified by amorphous silicon and crystalline semiconductor films typified by polycrystalline silicon depending on their manufacturing methods. In addition, in recent years, a technique of forming a pixel portion with an insulated gate transistor formed on a single crystal silicon substrate has been developed.
【0003】非晶質半導体(代表的には非晶質シリコ
ン)膜で活性層を形成したTFTは、非晶質構造などに
起因する電子物性的要因から、10cm2/V・sec以上の電
界効果移動度を得ることは殆ど不可能であった。そのた
め、アクティブマトリクス型の液晶表示装置では、画素
部において液晶を駆動するためのスイッチング素子(こ
のスイッチング素子をTFTで形成したものを以下、画
素TFTと記す)として使用することはできても、画像
表示を行うための駆動回路を形成することは不可能であ
る。従って、駆動回路はTAB(Tape Automated Bondi
ng)方式やCOG(Chip on Glass)方式を使ってドラ
イバICなどを実装する技術が用いられている。A TFT having an active layer formed of an amorphous semiconductor (typically, amorphous silicon) film has an electric field of 10 cm 2 / V · sec or more due to electronic physical factors due to an amorphous structure or the like. It was almost impossible to obtain an effective mobility. Therefore, in an active matrix type liquid crystal display device, even if it can be used as a switching element for driving liquid crystal in a pixel portion (this switching element is formed of a TFT, hereinafter referred to as a pixel TFT), an It is impossible to form a drive circuit for performing display. Therefore, the driving circuit is TAB (Tape Automated Bonded).
A technology for mounting a driver IC or the like using an ng) method or a COG (Chip on Glass) method is used.
【0004】一方、結晶構造を含む半導体(以下、結晶
質半導体と記す)膜(代表的には、結晶質シリコン、或
いは多結晶シリコン)を活性層としたTFTでは、高い
電界効果移動度が得られることから各種の機能回路を形
成して駆動させることが出来、同一のガラス基板上に画
素TFTの他に駆動回路においてシフトレジスタ回路、
レベルシフタ回路、バッファ回路、サンプリング回路な
どを実現することが可能となった。駆動回路は、nチャ
ネル型TFTとpチャネル型TFTとから成るCMOS
回路を基本として形成されている。このような駆動回路
の実装技術が根拠となり、液晶表示装置において軽量化
および薄型化を推進するためには、画素部の他に駆動回
路を同一基板上に一体形成できる結晶質半導体層を活性
層とするTFTが適していると考えられている。On the other hand, a TFT having a semiconductor film having a crystal structure (hereinafter, referred to as a crystalline semiconductor) (typically, crystalline silicon or polycrystalline silicon) as an active layer has high field-effect mobility. Therefore, various functional circuits can be formed and driven, and a shift register circuit,
It has become possible to realize a level shifter circuit, a buffer circuit, a sampling circuit, and the like. The driving circuit is a CMOS comprising an n-channel TFT and a p-channel TFT.
It is formed on a circuit basis. Based on the mounting technology of such a driving circuit, in order to promote weight reduction and thinning of a liquid crystal display device, a crystalline semiconductor layer in which a driving circuit in addition to a pixel portion can be integrally formed on the same substrate is used as an active layer. Is considered to be suitable.
【0005】[0005]
【発明が解決しようとする課題】TFTの特性から比較
すると結晶質半導体層で活性層を形成した方が優れてい
るが、画素TFTの他に各種回路に対応したTFTを作
製するためには、その製造工程が複雑なものとなり工程
数が増加してしまう問題がある。工程数の増加は製造コ
ストの増加要因になるばかりか、製造歩留まりを低下さ
せる原因となることは明らかである。From the viewpoint of TFT characteristics, it is better to form an active layer with a crystalline semiconductor layer. However, in order to manufacture a TFT corresponding to various circuits in addition to a pixel TFT, There is a problem that the manufacturing process becomes complicated and the number of processes increases. It is clear that an increase in the number of steps not only causes an increase in manufacturing cost, but also causes a reduction in manufacturing yield.
【0006】画素TFTと駆動回路のTFTとでは、そ
れらの回路の動作条件は必ずしも同一ではなく、そのこ
とからTFTに要求される特性も少なからず異なってい
る。nチャネル型TFTで形成される画素TFTは、ス
イッチング素子として液晶に電圧を印加して駆動させて
いる。液晶は交流で駆動しているので、フレーム反転駆
動と呼ばれる方式が多く採用されている。画素TFTは
1フレーム期間の間、液晶層に蓄積した電荷を保持する
ためにオフ電流値(TFTがオフ動作時に流れるドレイ
ン電流)を十分低くすることが要求されている。一方、
駆動回路のバッファ回路などには高い駆動電圧が印加さ
れるため、高電圧が印加されても壊れないように耐圧を
高めておく必要がある。また電流駆動能力を高めるため
に、オン電流値(TFTがオン動作時に流れるドレイン
電流)を十分確保する必要がある。[0006] The operating conditions of the pixel TFT and the TFT of the drive circuit are not necessarily the same, and the characteristics required for the TFT are not less different. A pixel TFT formed of an n-channel TFT is driven by applying a voltage to a liquid crystal as a switching element. Since the liquid crystal is driven by alternating current, a method called frame inversion driving is often used. The pixel TFT is required to have a sufficiently low off-current value (drain current flowing when the TFT is turned off) in order to hold the charge accumulated in the liquid crystal layer for one frame period. on the other hand,
Since a high drive voltage is applied to a buffer circuit or the like of the drive circuit, it is necessary to increase the breakdown voltage so that the buffer circuit is not broken even when the high voltage is applied. Further, in order to increase the current driving capability, it is necessary to sufficiently secure an on-current value (a drain current flowing when the TFT is turned on).
【0007】オフ電流値を低減するためのTFTの構造
として、低濃度ドレイン(LDD:Lightly Doped Drai
n)構造が知られている。この構造はチャネル形成領域
と、高濃度に不純物元素を添加して形成するソース領域
またはドレイン領域との間に低濃度に不純物元素を添加
した領域を設けたものであり、この領域をLDD領域と
呼んでいる。また、ホットキャリアによるオン電流値の
劣化を防ぐための手段として、LDD領域をゲート絶縁
膜を介してゲート電極と重ねて配置させた、いわゆるG
OLD(Gate-drain Overlapped LDD)構造がある。こ
のような構造とすることで、ドレイン近傍の高電界が緩
和されてホットキャリア注入を防ぎ、劣化現象の防止に
有効であることが知られている。As a structure of a TFT for reducing an off-current value, a lightly doped drain (LDD) is used.
n) Structure is known. In this structure, a region doped with an impurity element at a low concentration is provided between a channel formation region and a source region or a drain region formed by adding an impurity element at a high concentration. This region is referred to as an LDD region. Calling. As means for preventing deterioration of the on-current value due to hot carriers, a so-called GD in which an LDD region is arranged so as to overlap with a gate electrode via a gate insulating film is provided.
There is an OLD (Gate-drain Overlapped LDD) structure. With such a structure, it is known that a high electric field near the drain is relieved, hot carrier injection is prevented, and deterioration is effectively prevented.
【0008】しかし、画素TFTと、シフトレジスタ回
路やバッファ回路などの駆動回路のTFTとでは、その
バイアス状態も必ずしも同じではない。例えば、画素T
FTにおいてはゲートに大きな逆バイアス(nチャネル
型TFTでは負の電圧)が印加されるが、駆動回路のT
FTは基本的に逆バイアス状態で動作することはない。
また、GOLD構造はオン電流値の劣化を防ぐ効果は高
いが、単純にゲート電極と重ねて配置させるだけではオ
フ電流値が大きくなってしまう。一方、通常のLDD構
造はオフ電流値を抑える効果は高いが、ドレイン近傍の
電界を緩和してホットキャリア注入による劣化を防ぐ効
果は低い。このような問題は、特に結晶質シリコンTF
Tにおいて、その特性が向上し、またアクティブマトリ
クス型液晶表示装置に要求される性能が高まるほど顕在
化してきている。従って、TFTの動作状態の違いを考
慮して、かつ、上記ホットキャリア効果を防ぐには、L
DD領域の不純物濃度やその分布などを最適なものとす
る必要がある。However, the bias state of the pixel TFT is not always the same as that of the TFT of a driving circuit such as a shift register circuit or a buffer circuit. For example, the pixel T
In the FT, a large reverse bias (negative voltage in an n-channel TFT) is applied to the gate.
The FT basically does not operate in the reverse bias state.
The GOLD structure has a high effect of preventing the deterioration of the on-current value, but the off-current value is increased by simply arranging it on the gate electrode. On the other hand, the ordinary LDD structure has a high effect of suppressing the off-current value, but has a low effect of relaxing the electric field near the drain to prevent deterioration due to hot carrier injection. Such a problem is particularly problematic in crystalline silicon TF
At T, the characteristics have been improved, and the performance required for the active matrix type liquid crystal display device has become more prominent. Therefore, considering the difference in the operation state of the TFT and preventing the hot carrier effect,
It is necessary to optimize the impurity concentration and distribution of the DD region.
【0009】本発明はこのような問題点を解決するため
の技術であり、TFTを用いて作製するアクティブマト
リクス型の表示装置に代表される半導体装置において、
各種回路に配置されるTFTの構造を、回路の機能に応
じて適切なものとすることにより、半導体装置の動作特
性および信頼性を向上させると共に、工程数を削減して
製造コストの低減および歩留まりの向上を実現すること
を目的としている。The present invention is a technique for solving such a problem. In a semiconductor device typified by an active matrix type display device manufactured using a TFT,
By making the structure of the TFTs arranged in various circuits appropriate according to the functions of the circuits, the operating characteristics and reliability of the semiconductor device are improved, and the number of steps is reduced to reduce the manufacturing cost and the yield. The purpose is to achieve the improvement.
【0010】[0010]
【課題を解決するための手段】製造コストの低減および
歩留まりを実現するには、工程数を削減することが一つ
の手段として適用できる。具体的には、TFTの製造に
要するフォトマスクの枚数を削減することが必要であ
る。フォトマスクはフォトリソグラフィーの技術におい
て、エッチング工程のマスクとするレジストパターンを
基板上に形成するために用いる。このフォトマスクを1
枚使用することは、その前後の工程において被膜の成膜
およびエッチングなどの工程の他に、レジスト剥離、洗
浄や乾燥工程などが付加され、フォトリソグラフィーの
工程においても、レジスト塗布、プレベーク、露光、現
像、ポストベークなどの煩雑な工程が行われることを意
味する。In order to reduce the manufacturing cost and achieve the yield, reduction of the number of steps can be applied as one means. Specifically, it is necessary to reduce the number of photomasks required for manufacturing a TFT. A photomask is used in a photolithography technique to form a resist pattern used as a mask in an etching step on a substrate. This photomask is 1
The use of two or more sheets, in addition to the steps of film formation and etching in the preceding and subsequent steps, a resist peeling, washing and drying steps, etc. are added, and in the photolithography step, resist coating, pre-baking, exposure, This means that complicated steps such as development and post-baking are performed.
【0011】フォトマスク数を削減しても、各種回路に
配置されるTFTの構造をその回路の機能に応じて適切
なものとする。具体的には、画素部に設けるスイッチン
グ素子用のTFTは、動作速度よりもオフ電流値を低減
させることに重点を置いた構造が望ましい。そのような
構造として、マルチゲート構造を採用する。一方、高速
動作が要求される駆動回路に設けられるTFTは、動作
速度を高めることと、それと同時に顕著な問題となるホ
ットキャリア注入による劣化を抑制することに重点を置
いた構造が必要となる。その構造をLDD領域に工夫を
加えて実現する。即ち、チャネル形成領域とドレイン領
域との間に設けるLDD領域において、ドレイン領域に
近づくにつれて徐々に導電型制御用の不純物元素の濃度
が高くなるような濃度勾配を持たせることにより、ドレ
イン領域近傍の空乏層において電界が集中するのを緩和
する効果を高めることができる。LDD領域の一部はゲ
ート電極と重ねるように設けても良い。Even if the number of photomasks is reduced, the structures of the TFTs arranged in various circuits are made appropriate according to the functions of the circuits. Specifically, a TFT for a switching element provided in a pixel portion preferably has a structure in which emphasis is placed on reducing an off-current value rather than an operation speed. As such a structure, a multi-gate structure is employed. On the other hand, a TFT provided in a driver circuit that requires high-speed operation requires a structure that emphasizes increasing the operation speed and at the same time, suppressing deterioration due to hot carrier injection, which is a significant problem. The structure is realized by devising the LDD region. In other words, the LDD region provided between the channel forming region and the drain region has a concentration gradient such that the concentration of the impurity element for controlling the conductivity type gradually increases as the region approaches the drain region. The effect of alleviating the concentration of the electric field in the depletion layer can be enhanced. Part of the LDD region may be provided so as to overlap with the gate electrode.
【0012】上記のような不純物元素の濃度勾配を有す
るLDD領域を形成するために、イオン化した導電型制
御用の不純物元素を、電界で加速してゲート電極の一部
とゲート絶縁膜(本発明では、ゲート電極と半導体層と
に密接してその両者の間に設けられるゲート絶縁膜と該
ゲート絶縁膜からその周辺の領域に延在する絶縁膜を含
めてゲート絶縁膜と称する)を通過させて、半導体層に
ドーピングする方法を用いる。さらに、ゲート電極の形
状をゲート電極の端部から内側に向かって徐々に厚さが
増加するいわゆるテーパー形状とし、その厚さの変化を
利用して半導体層にドーピングする不純物元素の濃度を
制御する。即ち、TFTのチャネル長方向に向かって不
純物元素濃度が徐々に変化するLDD領域を形成する。In order to form an LDD region having an impurity element concentration gradient as described above, an ionized impurity element for controlling conductivity is accelerated by an electric field to form a part of a gate electrode and a gate insulating film (the present invention). In this case, a gate insulating film provided in close contact with the gate electrode and the semiconductor layer and between the gate electrode and the semiconductor layer and an insulating film extending from the gate insulating film to a peripheral region thereof are referred to as a gate insulating film. Then, a method of doping the semiconductor layer is used. Further, the shape of the gate electrode is a so-called tapered shape in which the thickness gradually increases from the end of the gate electrode toward the inside, and the change in the thickness is used to control the concentration of the impurity element doped into the semiconductor layer. . That is, an LDD region where the impurity element concentration gradually changes in the channel length direction of the TFT is formed.
【0013】具体的には、ゲート電極を形成する導電層
に対して第1のエッチング処理を行い、所定の領域の導
電層を除去して半導体層上の一部の領域にゲート絶縁膜
が露出させる。このとき導電層は端部から内側に向かっ
て徐々に厚さが増加するテーパー形状とする。そして、
一導電型の不純物元素を添加する第1のドーピング処理
を行い、第1の低濃度不純物領域の形成を行う。次い
で、同様に第2のエッチング処理と、第2のドーピング
処理を行い、第2の低濃度不純物領域の形成を行う。L
DD領域は第1と第2の低濃度不純物領域から形成され
る。この場合、第2のエッチング処理によってゲート電
極の形状が確定し、第2のドーピング処理の条件を適当
なものとすればLDD領域の一部をゲート電極と重ねて
設けることができる。More specifically, a first etching process is performed on a conductive layer forming a gate electrode to remove a conductive layer in a predetermined region and expose a gate insulating film in a partial region on the semiconductor layer. Let it. At this time, the conductive layer has a tapered shape whose thickness gradually increases from the end toward the inside. And
A first doping process for adding an impurity element of one conductivity type is performed to form a first low-concentration impurity region. Next, a second etching process and a second doping process are similarly performed to form a second low-concentration impurity region. L
The DD region is formed from the first and second low concentration impurity regions. In this case, the shape of the gate electrode is determined by the second etching treatment, and a part of the LDD region can be provided so as to overlap with the gate electrode if the conditions of the second doping treatment are set to be appropriate.
【0014】このように、本発明はエッチング処理とド
ーピング処理を複数回繰り返して行い、LDD領域を形
成することに特徴がある。その結果、チャネル長方向に
対して濃度の異なるLDD領域を複数個形成することが
でき、LDD領域の不純物濃度を段階的または連続的に
変化させることができる。As described above, the present invention is characterized in that an etching process and a doping process are repeated a plurality of times to form an LDD region. As a result, a plurality of LDD regions having different concentrations in the channel length direction can be formed, and the impurity concentration of the LDD region can be changed stepwise or continuously.
【0015】ゲート電極を形成する導電層は耐熱性導電
性材料を用いることが好ましく、タングステン(W)、
タンタル(Ta)、チタン(Ti)から選ばれた元素、
または前記元素を成分とする化合物或いは合金から形成
する。このような耐熱性導電性材料を高速でかつ精度良
エッチングして、さらに端部をテーパー形状とするため
には、高密度プラズマを用いたドライエッチング法を適
用することが好ましい。高密度プラズマを得る手法には
マイクロ波や誘導結合プラズマ(InductivelyCoupled P
lasma:ICP)を用いたエッチング装置が適してい
る。特に、ICPエッチング装置はプラズマの制御が容
易であり、基板の大面積化にも対応できる。The conductive layer forming the gate electrode is preferably made of a heat-resistant conductive material.
An element selected from tantalum (Ta) and titanium (Ti),
Alternatively, it is formed from a compound or an alloy containing the above element as a component. In order to etch such a heat-resistant conductive material at high speed and with high accuracy and to further form a tapered end portion, it is preferable to apply a dry etching method using high-density plasma. Microwave and inductively coupled plasma (InductivelyCoupled P
An etching apparatus using lasma (ICP) is suitable. In particular, the ICP etching apparatus can easily control the plasma and can cope with an increase in the area of the substrate.
【0016】以上のように、本発明の構成は、半導体層
と、該半導体層に接して形成された絶縁膜と、該絶縁膜
の上にテーパー部を有するゲート電極とを有する半導体
装置において、半導体層は、チャネル形成領域と、一導
電型の不純物元素を含むソース領域またはドレイン領域
を形成する第1の不純物領域と、該チャネル形成領域に
接しLDD領域を形成する第2の不純物領域を有し、第
2の不純物領域の一部はゲート電極と重ねて設けられ、
該第2の不純物領域に含まれる一導電型の不純物元素の
濃度は、チャネル形成領域から遠ざかるにつれて高くな
ることを特徴としている。As described above, the structure of the present invention provides a semiconductor device having a semiconductor layer, an insulating film formed in contact with the semiconductor layer, and a gate electrode having a tapered portion on the insulating film. The semiconductor layer includes a channel formation region, a first impurity region which forms a source region or a drain region containing an impurity element of one conductivity type, and a second impurity region which is in contact with the channel formation region and forms an LDD region. A part of the second impurity region is provided so as to overlap with the gate electrode;
The concentration of the one-conductivity-type impurity element included in the second impurity region increases as the distance from the channel formation region increases.
【0017】このような本発明の構成は、基板上にTF
Tを形成した半導体装置に好適に用いることができる。
nチャネル型TFTとpチャネル型TFTを有する半導
体装置においては、nチャネル型TFTの半導体層が、
チャネル形成領域と、一導電型の不純物元素を含むソー
ス領域またはドレイン領域を形成する第1の不純物領域
と該チャネル形成領域に接しLDD領域を形成する第2
の不純物領域を有し、第2の不純物領域の一部はゲート
電極と重ねて設けられ、該第2の不純物領域に含まれる
前記一導電型の不純物元素の濃度は、チャネル形成領域
から遠ざかるにつれて高くなり、pチャネル型TFTの
半導体層が、チャネル形成領域と、ソース領域またはド
レイン領域を形成する第3の不純物領域と、該チャネル
形成領域に接しLDD領域を形成する第4の不純物領域
を有し、第3の不純物領域と第4の不純物領域とには、
一導電型の不純物元素と一導電型とは逆の導電型の不純
物元素を含むことを特徴としている。The structure of the present invention as described above,
It can be suitably used for a semiconductor device in which T is formed.
In a semiconductor device having an n-channel TFT and a p-channel TFT, the semiconductor layer of the n-channel TFT includes:
A channel formation region, a first impurity region forming a source region or a drain region containing an impurity element of one conductivity type, and a second impurity region forming an LDD region in contact with the channel formation region.
And a part of the second impurity region is provided so as to overlap with the gate electrode. The concentration of the one conductivity type impurity element included in the second impurity region increases as the distance from the channel formation region increases. The semiconductor layer of the p-channel TFT has a channel formation region, a third impurity region forming a source region or a drain region, and a fourth impurity region in contact with the channel formation region and forming an LDD region. The third impurity region and the fourth impurity region include
It is characterized in that it contains an impurity element of one conductivity type and an impurity element of a conductivity type opposite to the one conductivity type.
【0018】画素部を有する半導体装置においては、各
画素に設けられる少なくとも一つのTFTの半導体層
は、チャネル形成領域と、一導電型の不純物元素を含む
ソース領域またはドレイン領域を形成する第1の不純物
領域と、該チャネル形成領域に接しLDD領域を形成す
る第2の不純物領域を有し、第2の不純物領域の一部は
ゲート電極と重ねて設けられ、該第2の不純物領域に含
まれる前記一導電型の不純物元素の濃度は、チャネル形
成領域から遠ざかるにつれて高くなることを特徴として
いる。In a semiconductor device having a pixel portion, the semiconductor layer of at least one TFT provided in each pixel includes a channel formation region and a first or second source or drain region containing an impurity element of one conductivity type. An impurity region and a second impurity region which is in contact with the channel formation region and forms an LDD region; part of the second impurity region is provided so as to overlap with the gate electrode and is included in the second impurity region; The concentration of the one-conductivity-type impurity element increases as the distance from the channel formation region increases.
【0019】また、本発明の半導体装置の作製方法は、
半導体層上に絶縁膜を形成する第1の工程と、絶縁膜上
に導電層を形成する第2の工程と、導電層を選択的にエ
ッチングして第1のテーパー形状を有する導電層を形成
する第3の工程と、第3の工程の後に一導電型の不純物
元素を半導体層にドーピングする第4の工程と、第1の
テーパー形状を有する導電層を選択的にエッチングして
第2のテーパー形状を有する導電層を形成する第5の工
程と、第5の工程の後に一導電型の不純物元素を前記半
導体層にドーピングする第6の工程とを有し、第6の工
程でドーピングする一導電型の不純物元素の濃度は、第
4の工程でドーピングする一導電型の不純物元素の濃度
よりも低いことを特徴としている。Further, a method for manufacturing a semiconductor device according to the present invention
A first step of forming an insulating film over the semiconductor layer, a second step of forming a conductive layer over the insulating film, and selectively etching the conductive layer to form a first tapered conductive layer A third step of doping, a fourth step of doping the semiconductor layer with an impurity element of one conductivity type after the third step, and a second step of selectively etching the conductive layer having the first tapered shape. A fifth step of forming a conductive layer having a tapered shape; and a sixth step of doping the semiconductor layer with an impurity element of one conductivity type after the fifth step, wherein doping is performed in the sixth step. The concentration of the one conductivity type impurity element is lower than the concentration of the one conductivity type impurity element doped in the fourth step.
【0020】このような本発明の構成は、基板上にTF
Tを形成した半導体装置の作製方法に好適に用いること
ができる。nチャネル型薄膜トランジスタとpチャネル
型薄膜トランジスタを有する半導体装置においては、そ
れぞれの半導体層上に絶縁膜を形成する第1の工程と、
絶縁膜上に導電層を形成する第2の工程と、導電層を選
択的にエッチングして第1のテーパー形状を有する導電
層を形成する第3の工程と、第3の工程の後に一導電型
の不純物元素を半導体層にドーピングする第4の工程
と、第1のテーパー形状を有する導電層を選択的にエッ
チングして第2のテーパー形状を有する導電層を形成す
る第5の工程と、第5の工程の後に一導電型の不純物元
素を半導体層にドーピングする第6の工程と、第6の工
程の後にpチャネル型薄膜トランジスタの半導体層に一
導電型とは逆の導電型の不純物元素をドーピングする第
7の工程とを有し、第6の工程でドーピングする一導電
型の不純物元素の濃度は、第4の工程でドーピングする
一導電型の不純物元素の濃度よりも低いことを特徴とし
ている。The structure of the present invention as described above,
It can be suitably used for a method for manufacturing a semiconductor device in which T is formed. In a semiconductor device having an n-channel thin film transistor and a p-channel thin film transistor, a first step of forming an insulating film over each semiconductor layer;
A second step of forming a conductive layer over the insulating film, a third step of selectively etching the conductive layer to form a conductive layer having a first tapered shape, and one conductive layer after the third step. A fourth step of doping the semiconductor layer with an impurity element of the type, a fifth step of selectively etching the conductive layer having the first tapered shape to form a conductive layer having the second tapered shape, A sixth step of doping the semiconductor layer with an impurity element of one conductivity type after the fifth step, and an impurity element of a conductivity type opposite to the one conductivity type in the semiconductor layer of the p-channel thin film transistor after the sixth step And doping in the sixth step, wherein the concentration of the one-conductivity-type impurity element in the sixth step is lower than the concentration of the one-conductivity-type impurity element in the fourth step. And
【0021】画素部を有する半導体装置の作製方法にお
いては、各画素に設けられるTFTを形成する半導体層
上に絶縁膜を形成する第1の工程と、絶縁膜上に導電層
を形成する第2の工程と、導電層を選択的にエッチング
して第1のテーパー形状を有する導電層を形成する第3
の工程と、第3の工程の後に一導電型の不純物元素を半
導体層にドーピングする第4の工程と、第1のテーパー
形状を有する導電層を選択的にエッチングして第2のテ
ーパー形状を有する導電層を形成する第5の工程と、第
5の工程の後に一導電型の不純物元素を半導体層にドー
ピングする第6の工程とを有し、第6の工程でドーピン
グする一導電型の不純物元素の濃度は、第4の工程でド
ーピングする一導電型の不純物元素の濃度よりも低いこ
とを特徴としている。In the method for manufacturing a semiconductor device having a pixel portion, a first step of forming an insulating film on a semiconductor layer for forming a TFT provided in each pixel and a second step of forming a conductive layer on the insulating film are provided. And a third step of selectively etching the conductive layer to form a conductive layer having a first tapered shape.
And a fourth step of doping the semiconductor layer with an impurity element of one conductivity type after the third step, and selectively etching the conductive layer having the first tapered shape to form a second tapered shape. A fifth step of forming a conductive layer having the first conductive layer, and a sixth step of doping the semiconductor layer with an impurity element of one conductivity type after the fifth step. It is characterized in that the concentration of the impurity element is lower than the concentration of the one conductivity type impurity element doped in the fourth step.
【0022】[0022]
【発明の実施の形態】本発明の実施の形態を図1と図2
を用いて説明する。図1(A)において、基板1001
にはコーニング社の#7059ガラスや#1737ガラ
スなどに代表されるバリウムホウケイ酸ガラスやアルミ
ノホウケイ酸ガラスなどのガラス基板の他に、ポリエチ
レンテレフタレート(PET)、ポリエチレンナフタレ
ート(PEN)、ポリエーテルサルフォン(PES)な
ど光学的異方性を有しないプラスチック基板を用いるこ
とができる。また、石英基板を用いても良い。ガラス基
板を用いる場合には、ガラス歪み点よりも10〜20℃
程度低い温度であらかじめ熱処理しておくとその後の工
程で基板が変形することを防ぐことができる。1 and 2 show an embodiment of the present invention.
This will be described with reference to FIG. In FIG. 1A, a substrate 1001
In addition to glass substrates such as barium borosilicate glass and aluminoborosilicate glass typified by Corning's # 7059 glass and # 1737 glass, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sal A plastic substrate having no optical anisotropy, such as FON (PES), can be used. Further, a quartz substrate may be used. When using a glass substrate, 10 to 20 ° C higher than the glass strain point
Preliminary heat treatment at a low temperature can prevent the substrate from being deformed in a subsequent step.
【0023】基板1001のTFTを形成する表面に、
基板1001からの不純物拡散を防ぐために、酸化シリ
コン膜、窒化シリコン膜または酸化窒化シリコン膜など
の絶縁膜から成る下地膜1002を10〜200nmの厚
さで形成する。下地膜は前記絶縁膜の一層で形成しても
良いし、複数の層で形成しても良い。On the surface of the substrate 1001 where the TFT is to be formed,
In order to prevent impurity diffusion from the substrate 1001, a base film 1002 made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed with a thickness of 10 to 200 nm. The base film may be formed with one layer of the insulating film, or may be formed with a plurality of layers.
【0024】島状半導体層1003は、非晶質構造を有
する半導体膜をレーザーアニール法や熱アニール法、ま
たはラピットサーマルアニール法(RTA法)などで結
晶化させた結晶質半導体膜から形成する。また、スパッ
タ法、プラズマCVD法、熱CVD法などで形成した結
晶質半導体膜から形成しても良い。或いは特開平7−1
30652号公報で開示された技術に従って、触媒元素
を用いる結晶化法で結晶質半導体層103bを形成する
こともできる。結晶化の工程ではまず、非晶質半導体層
が含有する水素を放出させておくことが好ましく、40
0〜500℃で1時間程度の熱処理を行い含有する水素
量を5atomic%以下にしてから結晶化させると膜表面の
荒れを防ぐことができるので良い。いずれにしても、こ
のように形成した結晶質半導体膜を選択的にエッチング
して所定の場所に島状半導体層1003を形成する。The island-shaped semiconductor layer 1003 is formed from a crystalline semiconductor film obtained by crystallizing a semiconductor film having an amorphous structure by a laser annealing method, a thermal annealing method, or a rapid thermal annealing method (RTA method). Alternatively, the insulating film may be formed from a crystalline semiconductor film formed by a sputtering method, a plasma CVD method, a thermal CVD method, or the like. Or Japanese Patent Laid-Open No. 7-1
According to the technique disclosed in Japanese Patent No. 30652, the crystalline semiconductor layer 103b can be formed by a crystallization method using a catalytic element. In the crystallization step, first, it is preferable to release hydrogen contained in the amorphous semiconductor layer.
Crystallization after heat treatment at 0 to 500 ° C. for about 1 hour to reduce the amount of hydrogen contained to 5 atomic% or less is preferable because roughness of the film surface can be prevented. In any case, the crystalline semiconductor film thus formed is selectively etched to form an island-shaped semiconductor layer 1003 at a predetermined position.
【0025】または、基板1001上に単結晶シリコン
層を形成したSOI(Silicon On Insulators)基板と
しても良い。SOI基板にはその構造や作製方法によっ
ていくつかの種類が知られているが、代表的には、SI
MOX(Separation by Implanted Oxygen)、ELTR
AN(Epitaxial Layer Transfer:キャノン社の登録商
標)基板、Smart-Cut(SOITEC社の登録商標)などを使
用することができる。勿論、その他のSOI基板を使用
することも可能である。Alternatively, an SOI (Silicon On Insulators) substrate in which a single crystal silicon layer is formed over the substrate 1001 may be used. Several types of SOI substrates are known depending on the structure and manufacturing method.
MOX (Separation by Implanted Oxygen), ELTR
An AN (Epitaxial Layer Transfer: registered trademark of Canon Inc.) substrate, Smart-Cut (registered trademark of SOITEC Inc.) and the like can be used. Of course, other SOI substrates can be used.
【0026】ゲート絶縁膜はプラズマCVD法、スパッ
タ法、減圧CVD法などにより、膜厚を40〜150nm
としてシリコンを含む絶縁膜で形成する。例えば、酸化
シリコン膜、窒化シリコン膜、酸化窒化シリコン膜など
から形成する。これを第1の形状のゲート絶縁膜100
4とする。そして、第1の形状のゲート絶縁膜1004
上にゲート電極を形成するための導電層1005を形成
する。この導電層1005は耐熱性を有する導電性材料
から形成することが望ましく、単層で形成しても良い
が、必要に応じて二層あるいは三層といった複数の層か
ら成る積層構造としても良い。例えば、タングステン
(W)、タンタル(Ta)、チタン(Ti)、モリブデ
ン(Mo)から選ばれた元素、または前記元素を成分と
する合金か、前記元素を組み合わせた合金膜で形成す
る。また、これらの元素の窒化物である窒化タングステ
ン(WN)、窒化タンタル(TaN)、窒化チタン(T
iN)、窒化モリブデン(MoN)やシリサイド化物で
あるタングステンシリサイド、タンタルシリサイド、チ
タンシリサイド、モリブデンシリサイドなどとの積層構
造を形成しても良い。そして、第1の形状のマスク10
06を形成する。第1の形状のマスク1006はフォト
リソグラフィーの技術を用いてレジスト材料で形成す
る。The gate insulating film has a thickness of 40 to 150 nm by a plasma CVD method, a sputtering method, a low pressure CVD method or the like.
As an insulating film containing silicon. For example, it is formed using a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like. This is applied to the first shape gate insulating film 100.
4 is assumed. Then, the first shape gate insulating film 1004
A conductive layer 1005 for forming a gate electrode is formed thereover. The conductive layer 1005 is desirably formed from a conductive material having heat resistance, and may be formed as a single layer, or may have a stacked structure including a plurality of layers such as two layers or three layers as needed. For example, it is formed using an element selected from tungsten (W), tantalum (Ta), titanium (Ti), and molybdenum (Mo), an alloy containing the above elements, or an alloy film in which the above elements are combined. In addition, tungsten nitride (WN), tantalum nitride (TaN), titanium nitride (T
iN), a laminated structure of molybdenum nitride (MoN), a silicide such as tungsten silicide, tantalum silicide, titanium silicide, molybdenum silicide, or the like may be formed. Then, the first shape mask 10
06 is formed. The first shape mask 1006 is formed using a resist material by using a photolithography technique.
【0027】そして図1(B)で示す第1のエッチング
処理を行う。このエッチング処理はテーパーエッチング
であり、導電層1005を第1の形状のマスク1006
により端部にテーパー部が形成されるようにエッチング
処理する。エッチング処理はドライエッチング法を用
い、好適にはICPエッチング装置を用いて行う。エッ
チングガスにはCF4とCl2の混合ガスを用い、基板に
バイアス電圧を印加して行い、少なくとも島状半導体層
1003上に第1のテーパー形状を有する導電層100
8を形成する。テーパー部の形状は、上記エッチングガ
スの混合比、エッチング時の圧力、基板側に印加するバ
イアス電圧によって変化させることができる。最もテー
パー形状を制御できるのは基板側に印加するバイアス電
圧である。Then, a first etching process shown in FIG. 1B is performed. This etching treatment is taper etching, and the conductive layer 1005 is formed into a first shape mask 1006.
The etching process is performed so that a tapered portion is formed at the end of the substrate. The etching treatment is performed using a dry etching method, preferably using an ICP etching apparatus. By using a mixed gas of CF 4 and Cl 2 as an etching gas and applying a bias voltage to the substrate, the conductive layer 100 having the first tapered shape is formed on at least the island-shaped semiconductor layer 1003.
8 is formed. The shape of the tapered portion can be changed by the mixing ratio of the etching gas, the pressure at the time of etching, and the bias voltage applied to the substrate side. The most controllable taper shape is the bias voltage applied to the substrate side.
【0028】ドライエッチングでは、フッ素(F)や塩
素(Cl)などの元素または該元素を含む分子の中性種
やイオン種により行われる。通常、中性種によるエッチ
ングが支配的であると等方性にエッチングが進み、テー
パー形状は形成されにくくなる。基板側に正または負の
バイアス電圧を印加することにより異方性のエッチング
が成される。テーパー形状を形成するためのエッチング
は、基板側にバイアス電圧を印加すると同時に、被膜と
レジストとのエッチング速度の差(選択比とも呼び、被
加工物のエッチング速度/レジストのエッチング速度で
表す)をある一定の範囲の値として、レジストを同時に
エッチングしながら行う。最初に形成するレジストの形
状を適したものとすることにより、レジストの端部から
徐々にエッチングされ、下地にある被膜にテーパー形状
を形成することができる。第1の形状のマスク1006
の形状も変化し、第2の形状のマスク1007が形成さ
れる。また、エッチングが進むと導電層1005の下層
にあるゲート絶縁膜1004の表面が露呈され、ゲート
絶縁膜も表面からある程度エッチングされて第2の形状
のゲート絶縁膜1009が形成される。The dry etching is performed by an element such as fluorine (F) or chlorine (Cl) or a neutral or ionic species of a molecule containing the element. Usually, if etching by a neutral species is dominant, the etching proceeds isotropically, and it becomes difficult to form a tapered shape. Anisotropic etching is performed by applying a positive or negative bias voltage to the substrate side. In the etching for forming the tapered shape, a bias voltage is applied to the substrate side, and at the same time, a difference in etching rate between the coating film and the resist (also referred to as a selectivity, which is represented by an etching rate of a workpiece / an etching rate of a resist). The etching is performed while simultaneously etching the resist as a value within a certain range. By appropriately setting the shape of the resist to be formed first, the resist is gradually etched from the end of the resist, so that a tapered shape can be formed in the underlying film. First shape mask 1006
Is changed, and the mask 1007 having the second shape is formed. Further, as the etching proceeds, the surface of the gate insulating film 1004 under the conductive layer 1005 is exposed, and the gate insulating film is also etched to some extent from the surface to form the second-shaped gate insulating film 1009.
【0029】その後、レジスト1009をマスクとし
て、第1のドーピング処理を行い、島状半導体層100
3に一導電型の不純物元素を添加する。ドーピング処理
は不純物元素をイオン化し電界で加速して半導体層に注
入するイオンドープ法やイオン注入法で行う。一導電型
の不純物元素はゲート絶縁膜を通してその下の半導体層
に添加する。一部の一導電型の不純物元素はテーパー形
状が形成された第1のテーパー形状を有する導電層10
08の端部及びその近傍を通してその下の半導体層に添
加することができる。Thereafter, a first doping process is performed using the resist 1009 as a mask, and the island-shaped semiconductor layer 100 is formed.
3, an impurity element of one conductivity type is added. The doping process is performed by an ion doping method or an ion implantation method in which an impurity element is ionized, accelerated by an electric field, and injected into a semiconductor layer. The one-conductivity-type impurity element is added to the underlying semiconductor layer through the gate insulating film. Some of the impurity elements of one conductivity type have a first tapered conductive layer 10 in which a tapered shape is formed.
08 can be added to the semiconductor layer thereunder through and near the end.
【0030】第1の不純物領域1011には一導電型の
不純物元素の濃度が1×1020〜1×1021atoms/cm3
の濃度で含まれるようにする。また、第2の不純物領域
(A)1012は第1の不純物領域1011に比較して
第2の形状のゲート絶縁膜1009の厚さが増加する分
半導体層に添加される不純物元素の濃度が低下し、第2
の不純物領域(A)1012内で必ずしも均一な濃度分
布を取り得ないが、1×1017〜1×1020atoms/cm3
の濃度範囲で不純物元素が添加されるようにする。In the first impurity region 1011, the concentration of an impurity element of one conductivity type is 1 × 10 20 to 1 × 10 21 atoms / cm 3.
To be included at a concentration of In the second impurity region (A) 1012, the concentration of the impurity element added to the semiconductor layer is reduced by the increase in the thickness of the gate insulating film 1009 in the second shape as compared to the first impurity region 1011. And the second
Although a uniform concentration distribution cannot always be obtained in the impurity region (A) 1012 of 1 × 10 17 to 1 × 10 20 atoms / cm 3
The impurity element is added within the concentration range of.
【0031】図1(B)において点線で囲んだ領域10
17の拡大図を図2(A−1)に示す。また、図2(A
−2)は不純物元素の濃度分布を任意の単位量で模式的
に表す図でありうる。不純物領域はゲート絶縁膜とゲー
ト電極のテーパー部の下に形成される。不純物元素の濃
度分布は線1030で示され、第1の不純物領域101
1から遠ざかるにつれ減少する。この減少の割合は、イ
オンドープにおける加速電圧やドーズ量などの条件、テ
ーパー部の角度θ1や第1の形状のゲート電極1008
の厚さにより異なってくる。In FIG. 1B, a region 10 surrounded by a dotted line is shown.
An enlarged view of No. 17 is shown in FIG. FIG. 2 (A
-2) may be a diagram schematically showing the concentration distribution of the impurity element in an arbitrary unit amount. The impurity region is formed below the gate insulating film and the tapered portion of the gate electrode. The concentration distribution of the impurity element is shown by a line 1030, and the first impurity region 101
Decreases away from 1. The rate of this decrease depends on conditions such as the acceleration voltage and the dose in ion doping, the angle θ1 of the tapered portion, the first shape of the gate electrode 1008, and the like.
It depends on the thickness of the
【0032】次に、図1(C)に示すように第2のエッ
チング処理を行う。第2のエッチング処理は異方性エッ
チングであり、第1の形状を有するゲート電極1008
のチャネル長方向の幅を短くするようにエッチングす
る。エッチングの方法は、第1のエッチング処理と同じ
でありICPエッチング装置を用いる。エッチングガス
には同様にCF4とCl2の混合ガスを用い、基板側にバ
イアス電圧を印加して行い、第2のテーパー形状を有す
る導電層1015を形成する。第2のエッチング処理に
おいても下地であるゲート絶縁膜の一部が表面からエッ
チングされることにより第2形状のゲート絶縁膜101
6が形成される。図1(C)で点線で囲んだ領域101
9の拡大図を図2(B−1)に示すが、第2のテーパー
形状を有する導電層1015の端部にもテーパー部が形
成されるものの、チャネル長方向の幅を短くすることに
重点を置いたエッチングのためテーパー角θ2はθ1よ
りも大きくなる。Next, a second etching process is performed as shown in FIG. The second etching treatment is anisotropic etching, and the gate electrode 1008 having the first shape is used.
Is etched so as to shorten the width in the channel length direction. The method of etching is the same as that of the first etching process, and uses an ICP etching apparatus. Similarly, a mixed gas of CF 4 and Cl 2 is used as an etching gas, and a bias voltage is applied to the substrate side to form a conductive layer 1015 having a second tapered shape. Also in the second etching process, a part of the gate insulating film serving as a base is etched from the surface, so that the second-shaped gate insulating film 101 is formed.
6 are formed. An area 101 surrounded by a dotted line in FIG.
9B is an enlarged view of FIG. 9B. Although a tapered portion is also formed at the end of the conductive layer 1015 having the second tapered shape, emphasis is placed on reducing the width in the channel length direction. , The taper angle θ2 becomes larger than θ1.
【0033】そして、レジスト1014をマスクとし
て、第2のドーピング処理を行い、島状半導体層100
3に一導電型の不純物元素を添加する。この場合、一部
の不純物元素は第2のテーパー形状を有する導電層10
15の端部及びその近傍を通してその下の半導体層に添
加することができる。Then, a second doping process is performed using the resist 1014 as a mask, and the island-shaped semiconductor layer 100 is formed.
3, an impurity element of one conductivity type is added. In this case, some of the impurity elements are formed in the conductive layer 10 having the second tapered shape.
It can be added to the semiconductor layer therebelow through the end portion 15 and its vicinity.
【0034】第2のドーピング処理では、半導体層に1
×1016〜5×1018atoms/cm3の濃度で一導電型の不
純物元素が含まれるようにする。図2(B−2)にも示
すように、この処理では第1のドーピング処理で形成さ
れた第1の不純物領域1011と第2の不純物領域
(A)1012にも重ねて一導電型の不純物元素が添加
されるが、添加量が低いためその影響を無視することが
できる。新に形成される第2の不純物領域(B)101
8には一導電型の不純物元素の濃度が1×1016〜5×
1018atoms/cm3の濃度で含まれるようにする。第2の
不純物領域(B)1018は第2のテーパー形状を有す
る導電層1016の厚さが増加する分半導体層に添加さ
れる不純物元素の濃度が低下し、第2の不純物領域
(B)1018内で必ずしも均一な濃度分布を取り得な
いが上記濃度範囲で不純物元素が含まれるようにする。In the second doping process, 1
An impurity element of one conductivity type is contained at a concentration of × 10 16 to 5 × 10 18 atoms / cm 3 . As shown in FIG. 2B-2, in this process, the first impurity region 1011 and the second impurity region (A) 1012 formed by the first doping process are also overlapped with one conductivity type impurity. The element is added, but the effect is negligible because the addition amount is low. Newly formed second impurity region (B) 101
8 has a concentration of one conductivity type impurity element of 1 × 10 16 to 5 ×.
It should be contained at a concentration of 10 18 atoms / cm 3 . In the second impurity region (B) 1018, the concentration of the impurity element added to the semiconductor layer is reduced by the increase in the thickness of the conductive layer 1016 having the second tapered shape, and the second impurity region (B) 1018 is formed. Although it is not always possible to obtain a uniform concentration distribution within the above, the impurity element is contained within the above concentration range.
【0035】第2の不純物領域(B)1018は第2の
形状のゲート絶縁膜1016と第2のテーパー形状を有
する導電層1015のテーパー部の下に形成される。不
純物元素の濃度分布は線1031で示され、第1の不純
物領域1011から遠ざかるにつれ減少する。第2のテ
ーパー形状を有する導電層1015はゲート電極として
用いる。このように、ゲート電極の端部をテーパー形状
として、テーパー部を通して不純物元素をドーピングす
ることにより、テーパー部の下に存在する半導体層中
に、徐々に前記不純物元素の濃度が変化するような不純
物領域を形成することができる。本発明はこのような不
純物領域を積極的に活用する。このような不純物領域を
形成することにより、ドレイン領域近傍に発生する高電
界を緩和して、ホットキャリアの発生を防ぎ、TFTの
劣化を防止することができる。The second impurity region (B) 1018 is formed below the tapered portion of the gate insulating film 1016 having the second shape and the conductive layer 1015 having the second tapered shape. The concentration distribution of the impurity element is indicated by a line 1031 and decreases as the distance from the first impurity region 1011 increases. The conductive layer 1015 having the second tapered shape is used as a gate electrode. As described above, by forming the end portion of the gate electrode into a tapered shape and doping the impurity element through the tapered portion, an impurity such that the concentration of the impurity element gradually changes in the semiconductor layer existing under the tapered portion. Regions can be formed. The present invention actively utilizes such an impurity region. By forming such an impurity region, a high electric field generated in the vicinity of the drain region can be reduced, hot carriers can be prevented from being generated, and deterioration of the TFT can be prevented.
【0036】以上のようにして、島状半導体層1003
にソース領域またはドレイン領域となる第1の不純物領
域、ゲート電極と重ならないLDD領域を形成する第2
の不純物領域(A)、ゲート電極と一部が重なるLDD
領域を形成する第2の不純物領域(B)及びチャネル形
成領域1023が形成される。その後、図1(D)に示
すように、必要に応じて層間絶縁膜1020を形成しソ
ース領域またはドレイン領域とコンタクトを形成する配
線1021を形成しても良い。As described above, the island-shaped semiconductor layer 1003
A first impurity region serving as a source or drain region, and a second forming an LDD region not overlapping with the gate electrode.
Region (A), LDD partially overlapping with gate electrode
A second impurity region (B) forming a region and a channel formation region 1023 are formed. After that, as shown in FIG. 1D, an interlayer insulating film 1020 may be formed as necessary, and a wiring 1021 for forming a contact with a source or drain region may be formed.
【0037】[0037]
【実施例】[実施例1]本発明の実施例を図3〜図5を用
いて説明する。ここでは、画素部の画素TFTおよび保
持容量と、画素部の周辺に設けられる駆動回路のTFT
を同時に作製する方法について工程に従って詳細に説明
する。[Embodiment 1] An embodiment of the present invention will be described with reference to FIGS. Here, the pixel TFT and the storage capacitor of the pixel portion and the TFT of the driving circuit provided around the pixel portion
Will be described in detail according to the steps.
【0038】図3(A)において、基板101にはコー
ニング社の#7059ガラスや#1737ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板や石英基板などを用いる。
ガラス基板を用いる場合には、ガラス歪み点よりも10
〜20℃程度低い温度であらかじめ熱処理しておいても
良い。そして、基板101のTFTを形成する表面に、
基板101からの不純物拡散を防ぐために、酸化シリコ
ン膜、窒化シリコン膜または酸化窒化シリコン膜などの
絶縁膜から成る下地膜102を形成する。例えば、プラ
ズマCVD法でSiH4、NH3、N2Oから作製される
酸化窒化シリコン膜102aを10〜200nm(好まし
くは50〜100nm)、同様にSiH4、N2Oから作製
される酸化窒化水素化シリコン膜102bを50〜20
0nm(好ましくは100〜150nm)の厚さに積層形成
する。ここでは下地膜102を2層構造として示した
が、前記絶縁膜の単層膜または2層以上積層させて形成
しても良い。In FIG. 3A, a glass substrate such as barium borosilicate glass or aluminoborosilicate glass represented by Corning # 7059 glass or # 1737 glass, a quartz substrate, or the like is used as the substrate 101.
In the case of using a glass substrate, the glass strain point should be 10
The heat treatment may be performed in advance at a temperature lower by about 20 ° C. Then, on the surface of the substrate 101 on which the TFT is formed,
In order to prevent impurity diffusion from the substrate 101, a base film 102 including an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed. For example, SiH 4 in plasma CVD, NH 3, the N 2 O silicon oxynitride film 102a made from 10 to 200 nm (preferably 50 to 100 nm), as well oxynitride made from SiH 4, N 2 O The hydrogenated silicon film 102b is
The layer is formed to a thickness of 0 nm (preferably 100 to 150 nm). Here, the base film 102 has a two-layer structure; however, the base film 102 may be a single-layer film of the insulating film or a stack of two or more layers.
【0039】酸化窒化シリコン膜は平行平板型のプラズ
マCVD法を用いて形成する。酸化窒化シリコン膜10
2aは、SiH4を10SCCM、NH3を100SCCM、N2
Oを20SCCMとして反応室に導入し、基板温度325
℃、反応圧力40Pa、放電電力密度0.41W/cm2、放
電周波数60MHzとした。一方、酸化窒化水素化シリコ
ン膜102bは、SiH4を5SCCM、N2Oを120SCC
M、H2を125SCCMとして反応室に導入し、基板温度4
00℃、反応圧力20Pa、放電電力密度0.41W/c
m2、放電周波数60MHzとした。これらの膜は、基板温
度を変化させ、反応ガスの切り替えのみで連続して形成
することができる。The silicon oxynitride film is formed by using a parallel plate type plasma CVD method. Silicon oxynitride film 10
2a is SiH 4 at 10 SCCM, NH 3 at 100 SCCM, N 2
O was introduced into the reaction chamber at 20 SCCM, and the substrate temperature was 325.
° C, a reaction pressure of 40 Pa, a discharge power density of 0.41 W / cm 2 , and a discharge frequency of 60 MHz. On the other hand, the hydrogenated silicon oxynitride film 102b is made of 5 SCCM of SiH 4 and 120 SCC of N 2 O.
M and H 2 were introduced into the reaction chamber at 125 SCCM, and the substrate temperature was 4
00 ° C, reaction pressure 20 Pa, discharge power density 0.41 W / c
m 2 , and the discharge frequency was 60 MHz. These films can be continuously formed only by changing the substrate temperature and switching the reaction gas.
【0040】このようにして作製した酸化窒化シリコン
膜102aは、密度が9.28×1022/cm3であり、フ
ッ化水素アンモニウム(NH4HF2)を7.13%とフ
ッ化アンモニウム(NH4F)を15.4%含む混合溶
液(ステラケミファ社製、商品名LAL500)の20
℃におけるエッチング速度が約63nm/minと遅く、緻密
で硬い膜である。このような膜を下地膜に用いると、こ
の上に形成する半導体層にガラス基板からのアルカリ金
属元素が拡散するのを防ぐのに有効である。The silicon oxynitride film 102a manufactured in this manner has a density of 9.28 × 10 22 / cm 3 , 7.13% of ammonium hydrogen fluoride (NH 4 HF 2 ) and ammonium fluoride (NH 4 HF 2 ). 20% of a mixed solution (trade name: LAL500, manufactured by Stella Chemifa) containing 15.4% of NH 4 F).
The etching rate at a temperature of ° C. is as low as about 63 nm / min, and the film is dense and hard. Use of such a film as a base film is effective in preventing an alkali metal element from a glass substrate from diffusing into a semiconductor layer formed thereover.
【0041】次に、25〜80nm(好ましくは30〜6
0nm)の厚さで非晶質構造を有する半導体層103a
を、プラズマCVD法やスパッタ法などの方法で形成す
る。非晶質構造を有する半導体膜には、非晶質半導体層
や微結晶半導体膜があり、非晶質シリコンゲルマニウム
膜などの非晶質構造を有する化合物半導体膜を適用して
も良い。プラズマCVD法で非晶質シリコン膜を形成す
る場合には、下地膜102と非晶質半導体層103aと
は両者を連続形成することも可能である。例えば、前述
のように酸化窒化シリコン膜102aと酸化窒化水素化
シリコン膜102bをプラズマCVD法で連続して成膜
後、反応ガスをSiH4、N2O、H2からSiH4とH2
或いはSiH4のみに切り替えれば、一旦大気雰囲気に
晒すことなく連続形成できる。その結果、酸化窒化水素
化シリコン膜102bの表面の汚染を防ぐことが可能と
なり、作製するTFTの特性バラツキやしきい値電圧の
変動を低減させることができる。Next, 25 to 80 nm (preferably 30 to 6 nm)
Semiconductor layer 103a having a thickness of 0 nm) and having an amorphous structure.
Is formed by a method such as a plasma CVD method or a sputtering method. The semiconductor film having an amorphous structure includes an amorphous semiconductor layer and a microcrystalline semiconductor film, and a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film may be used. In the case where an amorphous silicon film is formed by a plasma CVD method, both the base film 102 and the amorphous semiconductor layer 103a can be formed continuously. For example, as described above, after the silicon oxynitride film 102a and the silicon oxynitride hydride film 102b are continuously formed by the plasma CVD method, the reaction gas is changed from SiH 4 , N 2 O, and H 2 to SiH 4 and H 2.
Alternatively, by switching to only SiH 4, continuous formation can be performed without once exposing it to the atmosphere. As a result, contamination of the surface of the hydrogenated silicon oxynitride film 102b can be prevented, and variation in characteristics of a TFT to be manufactured and fluctuation in threshold voltage can be reduced.
【0042】そして、結晶化の工程を行い非晶質半導体
層103aから結晶質半導体層103bを作製する。そ
の方法としてレーザーアニール法や熱アニール法(固相
成長法)、またはラピットサーマルアニール法(RTA
法)を適用することができる。前述のようなガラス基板
や耐熱性の劣るプラスチック基板を用いる場合には、特
にレーザーアニール法を適用することが好ましい。RT
A法では、赤外線ランプ、ハロゲンランプ、メタルハラ
イドランプ、キセノンランプなどを光源に用いる。或い
は特開平7−130652号公報で開示された技術に従
って、触媒元素を用いる結晶化法で結晶質半導体層10
3bを形成することもできる。結晶化の工程ではまず、
非晶質半導体層が含有する水素を放出させておくことが
好ましく、400〜500℃で1時間程度の熱処理を行
い含有する水素量を5atomic%以下にしてから結晶化さ
せると膜表面の荒れを防ぐことができるので良い。Then, a crystallization step is performed to form a crystalline semiconductor layer 103b from the amorphous semiconductor layer 103a. Laser annealing, thermal annealing (solid phase growth), or rapid thermal annealing (RTA)
Law) can be applied. When a glass substrate or a plastic substrate having low heat resistance as described above is used, it is particularly preferable to apply a laser annealing method. RT
In the method A, an infrared lamp, a halogen lamp, a metal halide lamp, a xenon lamp, or the like is used as a light source. Alternatively, according to the technique disclosed in Japanese Patent Application Laid-Open No. Hei 7-130652, the crystalline semiconductor layer 10 is formed by a crystallization method using a catalytic element.
3b can also be formed. First, in the crystallization process,
It is preferable to release hydrogen contained in the amorphous semiconductor layer, and heat treatment is performed at 400 to 500 ° C. for about 1 hour to reduce the amount of hydrogen contained to 5 atomic% or less. It is good because it can be prevented.
【0043】また、プラズマCVD法で非晶質シリコン
膜の形成工程において、反応ガスにSiH4とアルゴン
(Ar)を用い、成膜時の基板温度を400〜450℃
として形成すると、非晶質シリコン膜の含有水素濃度を
5atomic%以下にすることもできる。このような場合に
おいて水素を放出させるための熱処理は不要となる。In the step of forming an amorphous silicon film by plasma CVD, SiH 4 and argon (Ar) are used as reaction gases, and the substrate temperature during film formation is 400 to 450 ° C.
When formed, the hydrogen concentration in the amorphous silicon film can be reduced to 5 atomic% or less. In such a case, heat treatment for releasing hydrogen becomes unnecessary.
【0044】結晶化をレーザーアニール法にて行う場合
には、パルス発振型または連続発光型のエキシマレーザ
ーやアルゴンレーザーをその光源とする。パルス発振型
のエキシマレーザーを用いる場合には、レーザー光を線
状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、
レーザーパルス発振周波数30Hzとし、レーザーエネ
ルギー密度を100〜500mJ/cm2(代表的には300
〜400mJ/cm2)とする。そして線状ビームを基板全面
に渡って照射し、この時の線状ビームの重ね合わせ率
(オーバーラップ率)を80〜98%として行う。この
ようにして図3(B)に示すように結晶質半導体層10
3bを得ることができる。When crystallization is performed by laser annealing, a pulse oscillation type or continuous emission type excimer laser or argon laser is used as the light source. When a pulse oscillation type excimer laser is used, laser annealing is performed by processing the laser beam into a linear shape. Laser annealing conditions are appropriately selected by the practitioner, for example,
The laser pulse oscillation frequency is 30 Hz, and the laser energy density is 100 to 500 mJ / cm 2 (typically 300
400400 mJ / cm 2 ). Then, a linear beam is irradiated over the entire surface of the substrate, and the superposition rate (overlap rate) of the linear beam at this time is set to 80 to 98%. In this way, as shown in FIG.
3b can be obtained.
【0045】そして、結晶質半導体層103b上に第1
のフォトマスク(PM1)を用い、フォトリソグラフィ
ーの技術を用いてレジストパターンを形成し、ドライエ
ッチングによって結晶質半導体層を島状に分割し、図3
(C)に示すように島状半導体層104〜108を形成
する。結晶質シリコン膜のドライエッチングにはCF 4
とO2の混合ガスを用いる。Then, a first layer is formed on the crystalline semiconductor layer 103b.
Lithography using a photomask (PM1)
A resist pattern is formed using the
The crystalline semiconductor layer is divided into islands by etching, and FIG.
Forming island-shaped semiconductor layers 104 to 108 as shown in FIG.
I do. CF for dry etching of crystalline silicon film Four
And OTwoIs used.
【0046】このような島状半導体層に対し、TFTの
しきい値電圧(Vth)を制御する目的でp型を付与する
不純物元素を1×1016〜5×1017atoms/cm3程度の
濃度で島状半導体層の全面に添加しても良い。半導体に
対してp型を付与する不純物元素には、ホウ素(B)、
アルミニウム(Al)、ガリウム(Ga)など周期律表
第13族の元素が知られている。その方法として、イオ
ン注入法やイオンドープ法(或いはイオンシャワードー
ピング法)を用いることができるが、大面積基板を処理
するにはイオンドープ法が適している。イオンドープ法
ではジボラン(B2H6)をソースガスとして用いホウ素
(B)を添加する。このような不純物元素の注入は必ず
しも必要でなく省略しても差し支えないが、特にnチャ
ネル型TFTのしきい値電圧を所定の範囲内に収めるた
めに好適に用いる手法である。In order to control the threshold voltage (Vth) of the TFT, an impurity element imparting p-type is added to such an island-like semiconductor layer at a concentration of about 1 × 10 16 to 5 × 10 17 atoms / cm 3 . The concentration may be added to the entire surface of the island-shaped semiconductor layer. The impurity element imparting p-type to the semiconductor includes boron (B),
Elements of Group 13 of the periodic table, such as aluminum (Al) and gallium (Ga), are known. As the method, an ion implantation method or an ion doping method (or an ion shower doping method) can be used, but the ion doping method is suitable for treating a large-area substrate. In the ion doping method, diborane (B 2 H 6 ) is used as a source gas and boron (B) is added. The implantation of such an impurity element is not always necessary and may be omitted. However, it is a method preferably used for keeping the threshold voltage of the n-channel TFT within a predetermined range.
【0047】ゲート絶縁膜109はプラズマCVD法ま
たはスパッタ法を用い、膜厚を40〜150nmとしてシ
リコンを含む絶縁膜で形成する。本実施例では、120
nmの厚さで酸化窒化シリコン膜から形成する。また、S
iH4とN2OにO2を添加させて作製された酸化窒化シ
リコン膜は、膜中の固定電荷密度が低減されているので
この用途に対して好ましい材料となる。また、SiH4
とN2OとH2とから作製する酸化窒化シリコン膜はゲー
ト絶縁膜との界面欠陥密度を低減できるので好ましい。
勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に
限定されるものでなく、他のシリコンを含む絶縁膜を単
層または積層構造として用いても良い。例えば、酸化シ
リコン膜を用いる場合には、プラズマCVD法で、TE
OS(Tetraethyl Ortho Silicate)とO2とを混合し、
反応圧力40Pa、基板温度300〜400℃とし、高周
波(13.56MHz)電力密度0.5〜0.8W/cm2で放
電させて形成することができる。このようにして作製さ
れた酸化シリコン膜は、その後400〜500℃の熱ア
ニールによりゲート絶縁膜として良好な特性を得ること
ができる。The gate insulating film 109 is formed of an insulating film containing silicon with a thickness of 40 to 150 nm by a plasma CVD method or a sputtering method. In this embodiment, 120
It is formed from a silicon oxynitride film with a thickness of nm. Also, S
A silicon oxynitride film formed by adding O 2 to iH 4 and N 2 O is a preferable material for this application because the fixed charge density in the film is reduced. In addition, SiH 4
A silicon oxynitride film formed from N 2 O and H 2 is preferable because the density of interface defects with the gate insulating film can be reduced.
Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure. For example, when a silicon oxide film is used, TE
Mix OS (Tetraethyl Ortho Silicate) with O 2 ,
It can be formed by discharging at a reaction pressure of 40 Pa, a substrate temperature of 300 to 400 ° C., and a high frequency (13.56 MHz) power density of 0.5 to 0.8 W / cm 2 . The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 ° C.
【0048】そして、図3(D)に示すように、第1の
形状のゲート絶縁膜109上にゲート電極を形成するた
めの耐熱性導電層111を200〜400nm(好ましく
は250〜350nm)の厚さで形成する。耐熱性導電層
は単層で形成しても良いし、必要に応じて二層あるいは
三層といった複数の層から成る積層構造としても良い。
本明細書でいう耐熱性導電層にはTa、Ti、W、Mo
から選ばれた元素、または前記元素を成分とする合金
か、前記元素を組み合わせた合金膜が含まれる。これら
の耐熱性導電層はスパッタ法やCVD法で形成されるも
のであり、低抵抗化を図るために含有する不純物濃度を
低減させることが好ましく、特に酸素濃度に関しては3
0ppm以下とすると良い。本実施例ではW膜を300
nmの厚さで形成する。W膜はWをターゲットとしてスパ
ッタ法で形成しても良いし、6フッ化タングステン(W
F6)を用いて熱CVD法で形成することもできる。い
ずれにしてもゲート電極として使用するためには低抵抗
化を図る必要があり、W膜の抵抗率は20μΩcm以下
にすることが望ましい。W膜は結晶粒を大きくすること
で低抵抗率化を図ることができるが、W中に酸素などの
不純物元素が多い場合には結晶化が阻害され高抵抗化す
る。このことより、スパッタ法による場合、純度99.
9999%のWターゲットを用い、さらに成膜時に気相
中からの不純物の混入がないように十分配慮してW膜を
形成することにより、抵抗率9〜20μΩcmを実現す
ることができる。Then, as shown in FIG. 3D, a heat-resistant conductive layer 111 for forming a gate electrode on the gate insulating film 109 of the first shape has a thickness of 200 to 400 nm (preferably 250 to 350 nm). It is formed with a thickness. The heat-resistant conductive layer may be formed as a single layer, or may have a laminated structure including a plurality of layers such as two layers or three layers as necessary.
The heat-resistant conductive layer referred to in this specification includes Ta, Ti, W, and Mo.
And alloys containing the above elements or alloy films combining the above elements are included. These heat-resistant conductive layers are formed by a sputtering method or a CVD method, and it is preferable to reduce the concentration of impurities contained in order to reduce the resistance.
It is good to be 0 ppm or less. In this embodiment, the W film is 300
It is formed with a thickness of nm. The W film may be formed by sputtering using W as a target, or tungsten hexafluoride (W
It can also be formed by a thermal CVD method using F 6 ). In any case, in order to use it as a gate electrode, it is necessary to reduce the resistance, and it is desirable that the resistivity of the W film be 20 μΩcm or less. The resistivity of the W film can be reduced by enlarging the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is inhibited and the resistance is increased. From this, when the sputtering method is used, the purity is 99.
By using a 9999% W target and forming the W film with sufficient care so as not to mix impurities from the gas phase during film formation, a resistivity of 9 to 20 μΩcm can be realized.
【0049】一方、耐熱性導電層111にTa膜を用い
る場合には、同様にスパッタ法で形成することが可能で
ある。Ta膜はスパッタガスにArを用いる。また、ス
パッタ時のガス中に適量のXeやKrを加えておくと、
形成する膜の内部応力を緩和して膜の剥離を防止するこ
とができる。α相のTa膜の抵抗率は20μΩcm程度で
ありゲート電極に使用することができるが、β相のTa
膜の抵抗率は180μΩcm程度でありゲート電極とする
には不向きであった。TaN膜はα相に近い結晶構造を
持つので、Ta膜の下地にTaN膜を形成すればα相の
Ta膜が容易に得られる。また、図示しないが、耐熱性
導電層111の下に2〜20nm程度の厚さでリン(P)
をドープしたシリコン膜を形成しておくことは有効であ
る。これにより、その上に形成される導電膜の密着性向
上と酸化防止を図ると同時に、耐熱性導電層111が微
量に含有するアルカリ金属元素が第1の形状のゲート絶
縁膜109に拡散するのを防ぐことができる。いずれに
しても、耐熱性導電層111は抵抗率を10〜50μΩ
cmの範囲ですることが好ましい。On the other hand, when a Ta film is used for the heat-resistant conductive layer 111, it can be similarly formed by a sputtering method. The Ta film uses Ar as a sputtering gas. Also, if an appropriate amount of Xe or Kr is added to the gas during sputtering,
The internal stress of the film to be formed can be relaxed to prevent the film from peeling. The resistivity of the α-phase Ta film is about 20 μΩcm and can be used for the gate electrode.
The resistivity of the film was about 180 μΩcm, and was not suitable for use as a gate electrode. Since the TaN film has a crystal structure close to the α-phase, if a TaN film is formed under the Ta film, an α-phase Ta film can be easily obtained. Although not shown, phosphorus (P) having a thickness of about 2 to 20 nm is formed under the heat-resistant conductive layer 111.
It is effective to form a silicon film doped with a. Thereby, the adhesion of the conductive film formed thereon is improved and oxidation is prevented, and at the same time, a small amount of the alkali metal element contained in the heat-resistant conductive layer 111 diffuses into the gate insulating film 109 of the first shape. Can be prevented. In any case, the heat-resistant conductive layer 111 has a resistivity of 10 to 50 μΩ.
It is preferable to set it in the range of cm.
【0050】次に、第2のフォトマスク(PM2)を用
い、フォトリソグラフィーの技術を使用してレジストに
よるマスク112〜117を形成する。そして、第1の
エッチング処理を行う。本実施例ではICPエッチング
装置を用い、エッチング用ガスにCl2とCF4を用い、
1Paの圧力で3.2W/cm2のRF(13.56MHz)電力を投
入してプラズマを形成して行う。基板側(試料ステー
ジ)にも224mW/cm2のRF(13.56MHz)電力を投入
し、これにより実質的に負の自己バイアス電圧が印加さ
れる。この条件でW膜のエッチング速度は約100nm/m
inである。第1のエッチング処理はこのエッチング速度
を基にW膜がちょうどエッチングされる時間を推定し、
それよりもエッチング時間を20%増加させた時間をエ
ッチング時間とした。Next, using the second photomask (PM2), resist masks 112 to 117 are formed by photolithography. Then, a first etching process is performed. In this embodiment, an ICP etching apparatus is used, and Cl 2 and CF 4 are used as etching gases.
Plasma is formed by applying RF (13.56 MHz) power of 3.2 W / cm 2 at a pressure of 1 Pa. RF (13.56 MHz) power of 224 mW / cm 2 is also applied to the substrate side (sample stage), whereby a substantially negative self-bias voltage is applied. Under these conditions, the etching rate of the W film is about 100 nm / m
in. The first etching process estimates the time when the W film is just etched based on this etching rate,
The time obtained by increasing the etching time by 20% was defined as the etching time.
【0051】第1のエッチング処理により第1のテーパ
ー形状を有する導電層118〜123が形成される。図
2(A)で示すと同様にテーパー部の角度は15〜30
°が形成される。残渣を残すことなくエッチングするた
めには、10〜20%程度の割合でエッチング時間を増
加させるオーバーエッチングを施すものとする。W膜に
対する酸化窒化シリコン膜(第1の形状のゲート絶縁膜
109)の選択比は2〜4(代表的には3)であるの
で、オーバーエッチング処理により、酸化窒化シリコン
膜が露出した面は20〜50nm程度エッチングされ第1
のテーパー形状を有する導電層の端部近傍にテーパー形
状が形成された第2の形状のゲート絶縁膜134が形成
される。The conductive layers 118 to 123 having the first tapered shape are formed by the first etching process. As shown in FIG. 2A, the angle of the tapered portion is 15 to 30.
° is formed. In order to perform etching without leaving a residue, over-etching is performed to increase the etching time at a rate of about 10 to 20%. Since the selectivity of the silicon oxynitride film (the first shape gate insulating film 109) to the W film is 2 to 4 (typically 3), the exposed surface of the silicon oxynitride film Etch about 20-50nm first
A second shape gate insulating film 134 having a tapered shape is formed near the end of the conductive layer having the tapered shape.
【0052】そして、第1のドーピング処理を行い一導
電型の不純物元素を島状半導体層に添加する。ここで
は、n型を付与する不純物元素添加の工程を行う。第1
の形状の導電層を形成したマスク112〜117をその
まま残し、第1のテーパー形状を有する導電層118〜
123をマスクとして自己整合的にn型を付与する不純
物元素をイオンドープ法で添加する。n型を付与する不
純物元素をゲート電極の端部におけるテーパー部とゲー
ト絶縁膜とを通して、その下に位置する半導体層に達す
るように添加するためにドーズ量を1×1013〜5×1
014atoms/cm2とし、加速電圧を80〜160keVと
して行う。n型を付与する不純物元素として15族に属
する元素、典型的にはリン(P)または砒素(As)を
用いるが、ここではリン(P)を用いた。このようなイ
オンドープ法により第1の不純物領域124〜128に
は1×1020〜1×1021atomic/cm3の濃度範囲でn型
を付与する不純物元素が添加され、テーパー部の下方に
形成される第2の不純物領域(A)には同領域内で必ず
しも均一ではないが1×1017〜1×1020atomic/cm3
の濃度範囲でn型を付与する不純物元素が添加される。Then, a first doping process is performed to add an impurity element of one conductivity type to the island-shaped semiconductor layer. Here, a step of adding an n-type impurity element is performed. First
The masks 112 to 117 on which the conductive layers having the shapes shown in FIGS.
Using 123 as a mask, an impurity element imparting n-type in a self-aligned manner is added by an ion doping method. In order to add the impurity element imparting n-type through the tapered portion at the end of the gate electrode and the gate insulating film so as to reach the semiconductor layer located thereunder, the dose is set to 1 × 10 13 to 5 × 1.
This is performed at 0 14 atoms / cm 2 and an acceleration voltage of 80 to 160 keV. As an impurity element imparting n-type, an element belonging to Group 15 of the periodic table, typically, phosphorus (P) or arsenic (As) is used. Here, phosphorus (P) is used. By such an ion doping method, an impurity element imparting n-type is added to the first impurity regions 124 to 128 in a concentration range of 1 × 10 20 to 1 × 10 21 atomic / cm 3 , and the first impurity regions 124 to 128 are formed below the tapered portion. The second impurity region (A) to be formed is not necessarily uniform in the region, but is 1 × 10 17 to 1 × 10 20 atomic / cm 3.
Is added within the concentration range of n.
【0053】この工程において、第2の不純物領域
(A)129〜133において、少なくとも第1の形状
の導電層118〜123と重なった部分に含まれるn型
を付与する不純物元素の濃度変化は、テーパー部の膜厚
変化を反映する。即ち、第2の不純物領域(A)129
〜133へ添加されるリン(P)の濃度は、第1の形状
の導電層に重なる領域において、該導電層の端部から内
側に向かって徐々に濃度が低くなる。これはテーパー部
の膜厚の差によって、半導体層に達するリン(P)の濃
度が変化するためであり、その濃度変化は図2(A−
2)で示した通りである。In this step, in the second impurity regions (A) 129 to 133, the change in the concentration of the impurity element imparting n-type contained in at least the portion overlapping the first shape conductive layers 118 to 123 is as follows: This reflects the change in the thickness of the tapered portion. That is, the second impurity region (A) 129
The concentration of phosphorus (P) added to the layers 133 to 133 gradually decreases from the end of the conductive layer toward the inside in a region overlapping the conductive layer of the first shape. This is because the concentration of phosphorus (P) reaching the semiconductor layer changes depending on the difference in the thickness of the tapered portion.
As shown in 2).
【0054】次に、図4(B)に示すように第2のエッ
チング処理を行う。エッチング処理も同様にICPエッ
チング装置により行い、エッチングガスにCF4とCl2
の混合ガスを用い、RF電力3.2W/cm2(13.56MHz)、
バイアス電力45mW/cm2(13.56MHz)、圧力1.0Paで
エッチングを行う。この条件で形成される第2の形状を
有する導電層140〜145が形成される。その端部に
はテーパー部が形成され、該端部から内側にむかって徐
々に厚さが増加するテーパー形状となる。第1のエッチ
ング処理と比較して基板側に印加するバイアス電力を低
くした分等方性エッチングの割合が多くなり、テーパー
部の角度は30〜60°となる。また、第2の形状のゲ
ート絶縁膜134の表面が40nm程度エッチングされ、
新たに第3の形状のゲート絶縁膜170が形成される。Next, a second etching process is performed as shown in FIG. The etching process is similarly performed by an ICP etching apparatus, and CF 4 and Cl 2 are used as etching gases.
RF power 3.2W / cm 2 (13.56MHz)
Etching is performed at a bias power of 45 mW / cm 2 (13.56 MHz) and a pressure of 1.0 Pa. Conductive layers 140 to 145 having the second shape formed under these conditions are formed. A tapered portion is formed at the end, and the tapered shape gradually increases inward from the end. As compared with the first etching process, the ratio of the isotropic etching is increased by the lower bias power applied to the substrate side, and the angle of the tapered portion is 30 to 60 °. Further, the surface of the second shape gate insulating film 134 is etched by about 40 nm,
A third shape gate insulating film 170 is newly formed.
【0055】そして、第1のドーピング処理よりもドー
ズ量を下げ高加速電圧の条件でn型を付与する不純物元
素をドーピングする。例えば、加速電圧を70〜120
keVとし、1×1013atoms/cm2のドーズ量で行い、
第2の形状を有する導電層140〜145と重なる領域
の不純物濃度を1×1016〜1×1018atoms/cm3とな
るようにする。このようにして、第2の不純物領域
(B)146〜150を形成する。Then, an impurity element for imparting n-type is doped under a condition of a high acceleration voltage with a lower dose than in the first doping process. For example, when the accelerating voltage is 70 to 120
keV, at a dose of 1 × 10 13 atoms / cm 2 ,
The impurity concentration in a region overlapping with the conductive layers 140 to 145 having the second shape is set to 1 × 10 16 to 1 × 10 18 atoms / cm 3 . Thus, second impurity regions (B) 146 to 150 are formed.
【0056】pチャネル型TFTを形成する島状半導体
層104、106に一導電型とは逆の導電型の不純物領
域156、157を形成する。この場合も第2の形状の
導電層140、142をマスクとしてp型を付与する不
純物元素を添加し、自己整合的に不純物領域を形成す
る。このとき、nチャネル型TFTを形成する島状半導
体層105、107、108は、第3のフォトマスク
(PM3)を用いてレジストのマスク151〜153を
形成し全面を被覆しておく。ここで形成される不純物領
域156、157はジボラン(B2H6)を用いたイオン
ドープ法で形成する。不純物領域156、157のp型
を付与する不純物元素の濃度は、2×1020〜2×10
21atoms/cm3となるようにする。In the island-shaped semiconductor layers 104 and 106 forming the p-channel type TFT, impurity regions 156 and 157 having a conductivity type opposite to one conductivity type are formed. Also in this case, an impurity element imparting p-type is added using the second shape conductive layers 140 and 142 as a mask to form an impurity region in a self-aligned manner. At this time, resist masks 151 to 153 are formed using the third photomask (PM3) to cover the entire surface of the island-shaped semiconductor layers 105, 107, and 108 forming the n-channel TFT. The impurity regions 156 and 157 formed here are formed by an ion doping method using diborane (B 2 H 6 ). The concentration of the impurity element imparting p-type in impurity regions 156 and 157 is 2 × 10 20 to 2 × 10
It should be 21 atoms / cm 3 .
【0057】しかしながら、この不純物領域156、1
57は詳細にはn型を付与する不純物元素を含有する3
つの領域に分けて見ることができる。第3の不純物領域
156a、157aは1×1020〜1×1021atoms/cm
3の濃度でn型を付与する不純物元素を含み、第4の不
純物領域(A)156b、157bは1×1017〜1×
1020atoms/cm3の濃度でn型を付与する不純物元素を
含み、第4の不純物領域(B)156c、157cは1
×1016〜5×1018atoms/cm3の濃度でn型を付与す
る不純物元素を含んでいる。しかし、これらの不純物領
域156b、156c、157b、157cのp型を付
与する不純物元素の濃度を1×1019atoms/cm3以上と
なるようにし、第3の不純物領域156a、157aに
おいては、p型を付与する不純物元素の濃度を1.5か
ら3倍となるようにすることにより、第3の不純物領域
でpチャネル型TFTのソース領域およびドレイン領域
として機能するために何ら問題はな生じない。また、第
4の不純物領域(B)156c、157cは一部が第2
のテーパー形状を有する導電層140または142と一
部が重なって形成される。However, the impurity regions 156, 1
Numeral 57 designates 3 containing an impurity element imparting n-type.
It can be divided into two areas. The third impurity regions 156a and 157a are 1 × 10 20 to 1 × 10 21 atoms / cm.
The fourth impurity regions (A) 156b and 157b include an impurity element that imparts n-type at a concentration of 3 and have a concentration of 1 × 10 17 to 1 ×
The fourth impurity regions (B) 156c and 157c have an impurity element imparting n-type at a concentration of 10 20 atoms / cm 3 ,
Contains an impurity element imparting n-type at a concentration of × 10 16 to 5 × 10 18 atoms / cm 3 . However, the concentration of the impurity element imparting p-type in these impurity regions 156b, 156c, 157b, and 157c is set to 1 × 10 19 atoms / cm 3 or more, and in the third impurity regions 156a and 157a, By making the concentration of the impurity element giving the mold 1.5 to 3 times, there is no problem because the third impurity region functions as the source region and the drain region of the p-channel TFT. . Part of the fourth impurity regions (B) 156c and 157c
Is formed so as to partially overlap with the conductive layer 140 or 142 having a tapered shape.
【0058】その後、図5(A)に示すように、ゲート
電極およびゲート絶縁膜上から第1の層間絶縁膜158
を形成する。第1の層間絶縁膜は酸化シリコン膜、酸化
窒化シリコン膜、窒化シリコン膜、またはこれらを組み
合わせた積層膜で形成すれば良い。いずれにしても第1
の層間絶縁膜158は無機絶縁物材料から形成する。第
1の層間絶縁膜158の膜厚は100〜200nmとす
る。ここで、酸化シリコン膜を用いる場合には、プラズ
マCVD法でTEOSとO2とを混合し、反応圧力40P
a、基板温度300〜400℃とし、高周波(13.5
6MHz)電力密度0.5〜0.8W/cm2で放電させて形成
することができる。また、酸化窒化シリコン膜を用いる
場合には、プラズマCVD法でSiH4、N2O、NH3
から作製される酸化窒化シリコン膜、またはSiH4、
N2Oから作製される酸化窒化シリコン膜で形成すれば
良い。この場合の作製条件は反応圧力20〜200Pa、
基板温度300〜400℃とし、高周波(60MHz)電
力密度0.1〜1.0W/cm2で形成することができる。
また、SiH4、N2O、H2から作製される酸化窒化水
素化シリコン膜を適用しても良い。窒化シリコン膜も同
様にプラズマCVD法でSiH4、NH3から作製するこ
とが可能である。Thereafter, as shown in FIG. 5A, a first interlayer insulating film 158 is formed on the gate electrode and the gate insulating film.
To form The first interlayer insulating film may be formed using a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a stacked film combining these. In any case, the first
Is formed from an inorganic insulating material. The thickness of the first interlayer insulating film 158 is 100 to 200 nm. Here, when a silicon oxide film is used, TEOS and O 2 are mixed by a plasma CVD method, and a reaction pressure of 40 P
a, a substrate temperature of 300 to 400 ° C., and a high frequency (13.5
6 MHz) It can be formed by discharging at a power density of 0.5 to 0.8 W / cm 2 . When a silicon oxynitride film is used, SiH 4 , N 2 O, NH 3
A silicon oxynitride film made from SiH 4 ,
N 2 O may be formed by a silicon oxynitride film made from. The production conditions in this case are a reaction pressure of 20 to 200 Pa,
The substrate can be formed at a substrate temperature of 300 to 400 ° C. and a high frequency (60 MHz) power density of 0.1 to 1.0 W / cm 2 .
Alternatively, a hydrogenated silicon oxynitride film formed from SiH 4 , N 2 O, and H 2 may be used. Similarly, a silicon nitride film can be formed from SiH 4 and NH 3 by a plasma CVD method.
【0059】そして、それぞれの濃度で添加されたn型
またはp型を付与する不純物元素を活性化する工程を行
う。この工程はファーネスアニール炉を用いる熱アニー
ル法で行う。その他に、レーザーアニール法、またはラ
ピッドサーマルアニール法(RTA法)を適用すること
ができる。熱アニール法では酸素濃度が1ppm以下、
好ましくは0.1ppm以下の窒素雰囲気中で400〜
700℃、代表的には500〜600℃で行うものであ
り、本実施例では550℃で4時間の熱処理を行った。
また、基板101に耐熱温度が低いプラスチック基板を
用いる場合にはレーザーアニール法を適用することが好
ましい。Then, a step of activating the n-type or p-type impurity element added at each concentration is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less,
Preferably in a nitrogen atmosphere of 0.1 ppm or less 400 ~
The heat treatment is performed at 700 ° C., typically 500 to 600 ° C. In this embodiment, the heat treatment is performed at 550 ° C. for 4 hours.
When a plastic substrate having a low heat-resistant temperature is used as the substrate 101, a laser annealing method is preferably applied.
【0060】活性化の工程に続いて、雰囲気ガスを変化
させ、3〜100%の水素を含む雰囲気中で、300〜
450℃で1〜12時間の熱処理を行い、島状半導体層
を水素化する工程を行う。この工程は熱的に励起された
水素により島状半導体層にある1016〜1018/cm3のダ
ングリングボンドを終端する工程である。水素化の他の
手段として、プラズマ水素化(プラズマにより励起され
た水素を用いる)を行っても良い。いずれにしても、島
状半導体層104〜108中の欠陥密度を10 16/cm3以
下とすることが望ましく、そのために水素を0.01〜
0.1atomic%程度付与すれば良い。Following the activation step, the atmosphere gas is changed
And in an atmosphere containing 3 to 100% hydrogen,
Heat treatment at 450 ° C. for 1 to 12 hours to form an island-shaped semiconductor layer
Is carried out. This process was thermally excited
10 in the island-like semiconductor layer due to hydrogen16-1018/cmThreeNo da
This is a step of terminating the ringing bond. Other hydrogenation
As a means, plasma hydrogenation (excited by plasma
Using hydrogen). In any case, the island
Defect density in the semiconductor layers 104 to 108 is 10 16/cmThreeLess than
It is preferable to set the hydrogen content to 0.01 to
What is necessary is just to give about 0.1 atomic%.
【0061】このように、第2の層間絶縁膜を有機絶縁
物材料で形成することにより、表面を良好に平坦化させ
ることができる。また、有機樹脂材料は一般に誘電率が
低いので、寄生容量を低減することができる。しかし、
吸湿性があり保護膜としては適さないので、本実施例の
ように、第1の層間絶縁膜158として形成した酸化シ
リコン膜、酸化窒化シリコン膜、窒化シリコン膜などと
組み合わせて用いると良い。As described above, the surface can be satisfactorily planarized by forming the second interlayer insulating film from the organic insulating material. In addition, since organic resin materials generally have a low dielectric constant, parasitic capacitance can be reduced. But,
Since it has moisture absorption and is not suitable as a protective film, it is preferable to use it in combination with a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or the like formed as the first interlayer insulating film 158 as in this embodiment.
【0062】その後、第4のフォトマスク(PM4)を
用い、所定のパターンのレジストマスクを形成し、それ
ぞれの島状半導体層に形成されソース領域またはドレイ
ン領域とする不純物領域に達するコンタクトホールを形
成する。コンタクトホールはドライエッチング法で形成
する。この場合、エッチングガスにCF4、O2、Heの
混合ガスを用い有機樹脂材料から成る第2の層間絶縁膜
159をまずエッチングし、その後、続いてエッチング
ガスをCF4、O2として第1の層間絶縁膜158をエッ
チングする。さらに、島状半導体層との選択比を高める
ために、エッチングガスをCHF3に切り替えて第3の
形状のゲート絶縁膜170をエッチングすることにより
コンタクトホールを形成することができる。Thereafter, using a fourth photomask (PM4), a resist mask having a predetermined pattern is formed, and a contact hole is formed in each island-like semiconductor layer and reaches an impurity region serving as a source region or a drain region. I do. The contact hole is formed by a dry etching method. In this case, the second interlayer insulating film 159 made of organic resin material using a mixed gas of CF 4, O 2, He as an etching gas is first etched, then followed by the first etching gas as CF 4, O 2 Is etched. Further, in order to increase the selectivity with respect to the island-shaped semiconductor layer, a contact hole can be formed by switching the etching gas to CHF 3 and etching the third shape gate insulating film 170.
【0063】そして、導電性の金属膜をスパッタ法や真
空蒸着法で形成し、第5のフォトマスク(PM5)によ
りレジストマスクパターンを形成し、エッチングによっ
てソース線160〜164とドレイン線165〜168
を形成する。画素電極169はドレイン線と一緒に形成
される。画素電極171は隣の画素に帰属する画素電極
を表している。図示していないが、本実施例ではこの配
線を、Ti膜を50〜150nmの厚さで形成し、島状半
導体層のソースまたはドレイン領域を形成する不純物領
域とコンタクトを形成し、そのTi膜上に重ねてアルミ
ニウム(Al)を300〜400nmの厚さで形成(図5
(C)において160a〜169aで示す)し、さらに
その上に透明導電膜を80〜120nmの厚さで形成(図
5(C)において160b〜169bで示す)した。透
明導電膜には酸化インジウム酸化亜鉛合金(In2O3―
ZnO)、酸化亜鉛(ZnO)も適した材料であり、さ
らに可視光の透過率や導電率を高めるためにガリウム
(Ga)を添加した酸化亜鉛(ZnO:Ga)などを好
適に用いることができる。Then, a conductive metal film is formed by a sputtering method or a vacuum deposition method, a resist mask pattern is formed by a fifth photomask (PM5), and the source lines 160 to 164 and the drain lines 165 to 168 are etched.
To form The pixel electrode 169 is formed together with the drain line. The pixel electrode 171 represents a pixel electrode belonging to an adjacent pixel. Although not shown, in this embodiment, this wiring is formed by forming a Ti film with a thickness of 50 to 150 nm, forming a contact with an impurity region forming a source or drain region of the island-shaped semiconductor layer, and forming the Ti film. Aluminum (Al) is formed in a thickness of 300 to 400 nm on top of this (FIG. 5).
(C), and a transparent conductive film was formed thereon with a thickness of 80 to 120 nm (shown by 160b to 169b in FIG. 5C). Indium oxide zinc oxide alloy (In 2 O 3-
ZnO) and zinc oxide (ZnO) are also suitable materials. Further, zinc oxide (ZnO: Ga) to which gallium (Ga) is added in order to increase the transmittance and conductivity of visible light can be preferably used. .
【0064】こうして5枚のフォトマスクにより、同一
の基板上に、駆動回路のTFTと画素部の画素TFTと
を有した基板を完成させることができる。駆動回路には
第1のpチャネル型TFT200、第1のnチャネル型
TFT201、第2のpチャネル型TFT202、第2
のnチャネル型TFT203、画素部には画素TFT2
04、保持容量205が形成されている。本明細書では
便宜上このような基板をアクティブマトリクス基板と呼
ぶ。In this way, a substrate having a TFT of a driving circuit and a pixel TFT of a pixel portion can be completed on the same substrate by using five photomasks. The driving circuit includes a first p-channel TFT 200, a first n-channel TFT 201, a second p-channel TFT 202, and a second p-channel TFT 202.
N-channel type TFT 203, and the pixel portion has a pixel TFT 2
04, a storage capacitor 205 is formed. In this specification, such a substrate is referred to as an active matrix substrate for convenience.
【0065】駆動回路の第1のpチャネル型TFT20
0には、第2のテーパー形状を有する導電層がゲート電
極220としての機能を有し、島状半導体層104にチ
ャネル形成領域206、ソース領域またはドレイン領域
として機能する第3の不純物領域207a、ゲート電極
220と重ならないLDD領域を形成する第4の不純物
領域(A)207b、一部がゲート電極220と重なる
LDD領域を形成する第4の不純物領域(B)207c
を有する構造となっている。First p-channel TFT 20 of drive circuit
0, a conductive layer having a second tapered shape has a function as a gate electrode 220, and a third impurity region 207a functioning as a channel formation region 206, a source region or a drain region in the island-shaped semiconductor layer 104; Fourth impurity region (A) 207b forming an LDD region not overlapping gate electrode 220, and fourth impurity region (B) 207c forming an LDD region partially overlapping gate electrode 220
It has a structure having.
【0066】第1のnチャネル型TFT201には、第
2のテーパー形状を有する導電層がゲート電極221と
しての機能を有し、島状半導体層105にチャネル形成
領域208、ソース領域またはドレイン領域として機能
する第1の不純物領域209a、ゲート電極221と重
ならないLDD領域を形成する第2の不純物領域(A)
209b、一部がゲート電極221と重なるLDD領域
を形成する第2の不純物領域(B)209cを有する構
造となっている。チャネル長2〜7μmに対して、第2
の不純物領域(B)209cがゲート電極221と重な
る部分の長さは0.1〜0.3μmとする。このLovの
長さはゲート電極221の厚さとテーパー部の角度から
制御する。nチャネル型TFTにおいてこのようなLD
D領域を形成することにより、ドレイン領域近傍に発生
する高電界を緩和して、ホットキャリアの発生を防ぎ、
TFTの劣化を防止することができる。In the first n-channel TFT 201, a conductive layer having a second tapered shape has a function as a gate electrode 221, and the island-shaped semiconductor layer 105 serves as a channel forming region 208, a source region or a drain region. A first impurity region 209a that functions and a second impurity region (A) that forms an LDD region that does not overlap with the gate electrode 221.
209b, and a second impurity region (B) 209c which forms an LDD region partly overlapping the gate electrode 221. For a channel length of 2 to 7 μm, the second
The length of the portion where the impurity region (B) 209c overlaps with the gate electrode 221 is 0.1 to 0.3 μm. The length of Lov is controlled from the thickness of the gate electrode 221 and the angle of the tapered portion. Such an LD in an n-channel TFT
By forming the D region, a high electric field generated near the drain region is relaxed, and the generation of hot carriers is prevented.
Deterioration of the TFT can be prevented.
【0067】駆動回路の第2のpチャネル型TFT20
2は同様に、第2のテーパー形状を有する導電層がゲー
ト電極222としての機能を有し、島状半導体層106
にチャネル形成領域210、ソース領域またはドレイン
領域として機能する第3の不純物領域211a、ゲート
電極222と重ならないLDD領域を形成する第4の不
純物領域(A)211b、一部がゲート電極222と重
なるLDD領域を形成する第4の不純物領域(B)21
1cを有する構造となっている。The second p-channel TFT 20 of the driving circuit
Similarly, the island-shaped semiconductor layer 106 has a second tapered conductive layer serving as the gate electrode 222.
A channel formation region 210, a third impurity region 211 a functioning as a source region or a drain region, a fourth impurity region (A) 211 b forming an LDD region which does not overlap with the gate electrode 222, part of which overlaps with the gate electrode 222. Fourth impurity region (B) 21 forming LDD region
1c.
【0068】駆動回路の第2のnチャネル型TFT20
3には、第2のテーパー形状を有する導電層がゲート電
極223としての機能を有し、島状半導体層107にチ
ャネル形成領域212、ソース領域またはドレイン領域
として機能する第1の不純物領域213a、ゲート電極
223と重ならないLDD領域を形成する第2の不純物
領域(A)213b、一部がゲート電極223と重なる
LDD領域を形成する第2の不純物領域(B)213c
を有する構造となっている。第2のnチャネル型TFT
201と同様に第2の不純物領域(B)213cがゲー
ト電極223と重なる部分の長さは0.1〜0.3μm
とする。The second n-channel TFT 20 of the driving circuit
3, a conductive layer having a second tapered shape has a function as a gate electrode 223, and a channel formation region 212, a first impurity region 213 a which functions as a source region or a drain region in the island-shaped semiconductor layer 107, Second impurity region (A) 213b that forms an LDD region that does not overlap with gate electrode 223, and second impurity region (B) 213c that forms an LDD region that partially overlaps with gate electrode 223
It has a structure having. Second n-channel TFT
Similarly to 201, the length of the portion where the second impurity region (B) 213c overlaps with the gate electrode 223 is 0.1 to 0.3 μm.
And
【0069】駆動回路はシフトレジスタ回路、バッファ
回路などのロジック回路やアナログスイッチで形成され
るサンプリング回路などで形成される。図5(B)では
これらを形成するTFTを一対のソース・ドレイン間に
一つのゲート電極を設けたシングルゲートの構造で示し
たが、複数のゲート電極を一対のソース・ドレイン間に
設けたマルチゲート構造としても差し支えない。The drive circuit is formed by a logic circuit such as a shift register circuit or a buffer circuit, or a sampling circuit formed by analog switches. In FIG. 5B, the TFTs forming them have a single-gate structure in which one gate electrode is provided between a pair of sources and drains. A gate structure may be used.
【0070】画素TFT204には、第2のテーパー形
状を有する導電層がゲート電極224としての機能を有
し、島状半導体層108にチャネル形成領域214a、
214b、ソース領域またはドレイン領域として機能す
る第1の不純物領域215a、217、ゲート電極22
4と重ならないLDD領域を形成する第2の不純物領域
(A)215b、一部がゲート電極224と重なるLD
D領域を形成する第2の不純物領域(B)215cを有
する構造となっている。第2の不純物領域(B)213
cがゲート電極224と重なる部分の長さは0.1〜
0.3μmとする。また、第1の不純物領域217から
延在し、第2の不純物領域(A)219b、第2の不純
物領域(B)219c、導電型を決定する不純物元素が
添加されていない領域218を有する半導体層と、第3
の形状を有するゲート絶縁膜と同層で形成される絶縁層
と、第2のテーパー形状を有する導電層から形成される
容量配線225から保持容量が形成されている。In the pixel TFT 204, a conductive layer having a second tapered shape has a function as a gate electrode 224, and a channel forming region 214 a is formed in the island-shaped semiconductor layer 108.
214b, first impurity regions 215a and 217 functioning as a source region or a drain region, and a gate electrode 22
4, the second impurity region (A) 215b forming an LDD region that does not overlap with the gate electrode 224
The structure has a second impurity region (B) 215c that forms the D region. Second impurity region (B) 213
The length of the portion where c overlaps with the gate electrode 224 is 0.1 to
0.3 μm. In addition, a semiconductor extending from the first impurity region 217 and having a second impurity region (A) 219b, a second impurity region (B) 219c, and a region 218 to which an impurity element which determines a conductivity type is not added is provided. Layer and third
A storage capacitor is formed from an insulating layer formed of the same layer as the gate insulating film having the shape described above and a capacitor wiring 225 formed from the second tapered conductive layer.
【0071】図11は画素部のほぼ一画素分を示す上面
図である。図中に示すA−A'断面が図5(B)に示す
画素部の断面図に対応している。画素TFT204のゲ
ート電極224は図示されていないゲート絶縁膜を介し
てその下の島状半導体層108と交差し、さらに複数の
島状半導体層に跨って延在してゲート配線を兼ねてい
る。図示はしていないが、島状半導体層には、図5
(B)で説明したソース領域、ドレイン領域、LDD領
域が形成されている。また、230はソース配線164
とソース領域215aとのコンタクト部、231は画素
電極169とドレイン領域217とのコンタクト部であ
る。保持容量205は、画素TFT204のドレイン領
域217から延在する半導体層とゲート絶縁膜を介して
容量配線225が重なる領域で形成されている。この構
成において半導体層218には、価電子制御を目的とし
た不純物元素は添加されていない。FIG. 11 is a top view showing almost one pixel of the pixel portion. The cross section AA ′ shown in the drawing corresponds to the cross-sectional view of the pixel portion shown in FIG. The gate electrode 224 of the pixel TFT 204 intersects the island-shaped semiconductor layer 108 thereunder via a gate insulating film (not shown), and extends over a plurality of island-shaped semiconductor layers to serve also as a gate wiring. Although not shown, FIG.
The source region, the drain region, and the LDD region described in (B) are formed. 230 is a source wiring 164
231 is a contact portion between the pixel electrode 169 and the drain region 217. The storage capacitor 205 is formed in a region where the semiconductor layer extending from the drain region 217 of the pixel TFT 204 and the capacitor wiring 225 overlap with a gate insulating film interposed therebetween. In this structure, an impurity element for controlling valence electrons is not added to the semiconductor layer 218.
【0072】以上の様な構成は、画素TFTおよび駆動
回路が要求する仕様に応じて各回路を構成するTFTの
構造を最適化し、半導体装置の動作性能と信頼性を向上
させることを可能としている。さらにゲート電極を耐熱
性を有する導電性材料で形成することによりLDD領域
やソース領域およびドレイン領域の活性化を容易として
いる。さらに、ゲート電極にゲート絶縁膜を介して重な
るLDD領域を形成する際に、導電型を制御する目的で
添加した不純物元素に濃度勾配を持たせてLDD領域を
形成することで、特にドレイン領域近傍における電界緩
和効果が高まることが期待できる。The above configuration enables the structure of the TFT constituting each circuit to be optimized according to the specifications required by the pixel TFT and the driving circuit, thereby improving the operation performance and reliability of the semiconductor device. . Further, the activation of the LDD region, the source region, and the drain region is facilitated by forming the gate electrode with a conductive material having heat resistance. Further, when forming the LDD region overlapping with the gate electrode via the gate insulating film, the LDD region is formed by giving a concentration gradient to the impurity element added for the purpose of controlling the conductivity type, particularly in the vicinity of the drain region. Can be expected to increase the electric field relaxation effect.
【0073】アクティブマトリクス型の液晶表示装置の
場合、第1のpチャネル型TFT200と第1のnチャ
ネル型TFT201は高速動作を重視するシフトレジス
タ回路、バッファ回路、レベルシフタ回路などを形成す
るのに用いる。図5(B)ではこれらの回路をロジック
回路部として表している。第1のnチャネル型TFT2
01の第2の不純物領域(B)209cはホットキャリ
ア対策を重視した構造となっている。さらに、耐圧を高
め動作を安定化させるために、図9(A)で示すように
このロジック回路部のTFTを第1のpチャネル型TF
T280と第1のnチャネル型TFT281で形成して
も良い。このTFTは、一対のソース・ドレイン間に2
つのゲート電極を設けたダブルゲート構造であり、この
ようなTFTは本実施例の工程を用いて同様に作製でき
る。第1のpチャネル型TFT280には、島状半導体
層にチャネル形成領域236a、236b、ソースまた
はドレイン領域として機能する第3の不純物領域238
a、239a、240a、LDD領域となる第4の不純
物領域(A)238b、239b、240b及びゲート
電極237と一部が重なりLDD領域となる第4の不純
物領域(B)238c、239c、240cを有した構
造となっている。第1のnチャネル型TFT281に
は、島状半導体層にチャネル形成領域241a、241
b、ソースまたはドレイン領域として機能する第1の不
純物領域243a、244a、245aとLDD領域と
なる第2の不純物領域(A)243b、244b、24
5b及びゲート電極242と一部が重なりLDD領域と
なる第2の不純物領域(B)243c、244c、24
5cを有している。チャネル長は3〜7μmとして、ゲ
ート電極と重なるLDD領域をLovとしてそのチャネル
長方向の長さは0.1〜0.3μmとする。In the case of an active matrix type liquid crystal display device, the first p-channel TFT 200 and the first n-channel TFT 201 are used for forming a shift register circuit, a buffer circuit, a level shifter circuit, etc. which emphasize high-speed operation. . FIG. 5B illustrates these circuits as logic circuit units. First n-channel type TFT2
The second impurity region (B) 209c of No. 01 has a structure that emphasizes hot carrier measures. Further, in order to increase the withstand voltage and stabilize the operation, as shown in FIG.
T280 and the first n-channel TFT 281 may be used. This TFT has a structure in which two transistors
It has a double gate structure provided with two gate electrodes, and such a TFT can be similarly manufactured using the steps of this embodiment. In the first p-channel TFT 280, channel formation regions 236 a and 236 b and a third impurity region 238 functioning as a source or drain region are formed in the island-shaped semiconductor layer.
a, 239a, 240a, a fourth impurity region (A) 238b, 239b, 240b serving as an LDD region and a fourth impurity region (B) 238c, 239c, 240c, which partially overlaps the gate electrode 237 and serves as an LDD region. It has a structure having. In the first n-channel TFT 281, channel formation regions 241 a and 241 are formed in the island-shaped semiconductor layer.
b, first impurity regions 243a, 244a, 245a functioning as source or drain regions and second impurity regions (A) 243b, 244b, 24 serving as LDD regions
5b and the second impurity regions (B) 243c, 244c, and 24 which partly overlap with the gate electrode 242 and serve as LDD regions.
5c. The channel length is 3 to 7 μm, the LDD region overlapping with the gate electrode is Lov, and the length in the channel length direction is 0.1 to 0.3 μm.
【0074】また、アナログスイッチで構成するサンプ
リング回路には、同様な構成とした第2のpチャネル型
TFT202と第2のnチャネル型TFT203を適用
することができる。サンプリング回路はホットキャリア
対策と低オフ電流動作が重視されるので、図9(B)で
示すようにこの回路のTFTを第2のpチャネル型TF
T282と第2のnチャネル型TFT283で形成して
も良い。この第2のpチャネル型TFT282は、一対
のソース・ドレイン間に3つのゲート電極を設けたトリ
プルゲート構造であり、このようなTFTは本実施例の
工程を用いて同様に作製できる。第2のpチャネル型T
FT282には、島状半導体層にチャネル形成領域24
6a、246b、246cソースまたはドレイン領域と
して機能する第3の不純物領域249a、250a、2
51a、252a、LDD領域となる第4の不純物領域
(A)249b、250b、251b、252b及びゲ
ート電極247と一部が重なりLDD領域となる第4の
不純物領域(B)249c、250c、251c、25
2cを有した構造となっている。第2のnチャネル型T
FT283には、島状半導体層にチャネル形成領域25
3a、253b、ソースまたはドレイン領域として機能
する第1の不純物領域255a、256a、257aと
LDD領域となる第2の不純物領域(A)255b、2
56b、257b及びゲート電極254と一部が重なり
LDD領域となる第2の不純物領域(B)255c、2
56c、257cを有している。チャネル長は3〜7μ
mとして、ゲート電極と重なるLDD領域をLovとして
そのチャネル長方向の長さは0.1〜0.3μmとす
る。Further, a second p-channel TFT 202 and a second n-channel TFT 203 having the same configuration can be applied to a sampling circuit composed of analog switches. Since the sampling circuit emphasizes measures against hot carriers and low off-current operation, as shown in FIG. 9B, the TFT of this circuit is replaced with a second p-channel type TF.
T282 and the second n-channel TFT 283 may be used. The second p-channel TFT 282 has a triple gate structure in which three gate electrodes are provided between a pair of source and drain, and such a TFT can be manufactured in the same manner by using the steps of this embodiment. Second p-channel type T
The FT 282 includes a channel forming region 24 in the island-shaped semiconductor layer.
6a, 246b, 246c Third impurity regions 249a, 250a,
51a, 252a, fourth impurity regions (A) 249b, 250b, 251b, 252b serving as LDD regions and fourth impurity regions (B) 249c, 250c, 251c which partially overlap the gate electrode 247 and serve as LDD regions. 25
2c. Second n-channel type T
The FT 283 includes a channel forming region 25 in the island-shaped semiconductor layer.
3a, 253b, first impurity regions 255a, 256a, 257a functioning as source or drain regions and second impurity regions (A) 255b,
56b, 257b and the second impurity region (B) 255c, which partly overlaps with the gate electrode 254 and becomes an LDD region.
56c and 257c. Channel length is 3-7μ
m, the LDD region overlapping the gate electrode is Lov, and the length in the channel length direction is 0.1 to 0.3 μm.
【0075】このように、TFTのゲート電極の構成を
シングルゲート構造とするか、複数のゲート電極を一対
のソース・ドレイン間に設けたマルチゲート構造とする
かは、回路の特性に応じて実施者が適宣選択すれば良
い。そして、本実施例で完成したアクティブマトリクス
基板を用いることで反射型の液晶表示装置を作製するこ
とができる。As described above, whether the configuration of the gate electrode of the TFT is a single gate structure or a multi-gate structure in which a plurality of gate electrodes are provided between a pair of source and drain is determined depending on the characteristics of the circuit. It is only necessary for the person to choose appropriately. Then, by using the active matrix substrate completed in this embodiment, a reflective liquid crystal display device can be manufactured.
【0076】[実施例2]実施例1ではゲート電極の材料
にWやTaなどの耐熱性導電材料を用いる例を示した。
このような材料を用いる理由は、ゲート電極形成後に導
電型の制御を目的として半導体層に添加した不純物元素
を400〜700℃の熱アニールによって活性化させる
必要があり、その工程を実施する上でゲート電極に耐熱
性を持たせる必要があるからである。しかしながら、こ
のような耐熱性導電材料は面積抵抗で10Ω程度あり、
画面サイズが4インチクラスかそれ以上の表示装置には
必ずしも適していない。ゲート電極に接続するゲート線
を同じ材料で形成すると、基板上における引回し長さが
必然的に大きくなり、配線抵抗の影響による配線遅延の
問題を無視することができなくなる。[Embodiment 2] Embodiment 1 shows an example in which a heat-resistant conductive material such as W or Ta is used as a material of a gate electrode.
The reason for using such a material is that it is necessary to activate the impurity element added to the semiconductor layer by thermal annealing at 400 to 700 ° C. for the purpose of controlling the conductivity type after forming the gate electrode. This is because the gate electrode needs to have heat resistance. However, such a heat-resistant conductive material has a sheet resistance of about 10Ω,
It is not necessarily suitable for a display device having a screen size of 4 inches or more. If the gate line connected to the gate electrode is formed of the same material, the wiring length on the substrate is inevitably increased, and the problem of wiring delay due to the influence of wiring resistance cannot be ignored.
【0077】例えば、画素密度がVGAの場合、480
本のゲート配線と640本のソース線が形成され、XG
Aの場合には768本のゲート配線と1024本のソー
ス配線が形成される。表示領域の画面サイズは、13イ
ンチクラスの場合対角線の長さは340mmとなり、1
8インチクラスの場合には460mmとなる。本実施例
ではこのような液晶表示装置を実現する手段として、ゲ
ート配線をAlや銅(Cu)などの低抵抗導電性材料で
形成する方法について図6を用いて説明する。For example, when the pixel density is VGA, 480
Gate lines and 640 source lines are formed, and XG
In the case of A, 768 gate wirings and 1024 source wirings are formed. When the screen size of the display area is 13 inches, the length of the diagonal line is 340 mm, and
In the case of the 8-inch class, it is 460 mm. In this embodiment, as a means for realizing such a liquid crystal display device, a method for forming a gate wiring with a low-resistance conductive material such as Al or copper (Cu) will be described with reference to FIGS.
【0078】まず、実施例1と同様にして図3(A)〜
図4(C)に示す工程を行う。そして導電型の制御を目
的として、それぞれの島状半導体層に添加された不純物
元素を活性化する工程を行う。この工程はファーネスア
ニール炉を用いる熱アニール法で行う。その他に、レー
ザーアニール法、またはラピッドサーマルアニール法
(RTA法)を適用することができる。熱アニール法で
は酸素濃度が1ppm以下、好ましくは0.1ppm以
下の窒素雰囲気中で400〜700℃、代表的には50
0〜600℃で行うものであり、本実施例では500℃
で4時間の熱処理を行う。First, FIG. 3A to FIG.
The step shown in FIG. 4C is performed. Then, for the purpose of controlling the conductivity type, a step of activating the impurity element added to each of the island-shaped semiconductor layers is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 400 to 700 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less, typically 50 ppm.
0 to 600 ° C., and in this embodiment, 500 ° C.
For 4 hours.
【0079】この熱処理において、第2のテーパー形状
を有する導電層140〜145は表面から5〜80nmの
厚さで導電層(C)172a〜172fが形成される。
例えば、第2のテーパー形状を有する導電層がWの場合
には、窒化タングステンが形成され、Taの場合には窒
化タンタルが形成される。さらに、3〜100%の水素
を含む雰囲気中で、300〜450℃で1〜12時間の
熱処理を行い、島状半導体層を水素化する工程を行う。
この工程は熱的に励起された水素により半導体層のダン
グリングボンドを終端する工程である。水素化の他の手
段として、プラズマ水素化(プラズマにより励起された
水素を用いる)を行っても良い(図6(A))。In this heat treatment, conductive layers (C) 172a to 172f are formed with a thickness of 5 to 80 nm from the surface of conductive layers 140 to 145 having the second tapered shape.
For example, when the conductive layer having the second tapered shape is W, tungsten nitride is formed, and when the conductive layer is Ta, tantalum nitride is formed. Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% of hydrogen to hydrogenate the island-shaped semiconductor layer.
In this step, dangling bonds in the semiconductor layer are terminated by thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed (FIG. 6A).
【0080】活性化および水素化処理の後、ゲート線を
低抵抗導電材料で形成する。低抵抗導電材料はAlやC
uを主成分とするものであり、このような材料から形成
される低抵抗導電層からゲート線を形成する。例えば、
Tiを0.1〜2重量%含むAl膜を低抵抗導電層とし
て全面に形成する(図示せず)。低抵抗導電層は200
〜400nm(好ましくは250〜350nm)の厚さで形
成する。そして、所定のレジストパターンを形成し、エ
ッチング処理して、ゲート線173、174を形成す
る。このとき同じ材料で画素部に設ける保持容量と接続
する容量線175も形成する。低抵抗導電層がAlを主
成分とする材料である場合には、エッチング処理はリン
酸系のエッチング溶液によるウエットエッチングで下地
との選択加工性を保ってゲート線を形成することができ
る。第1の層間絶縁膜176は実施例1と同様にして形
成する(図6(B))。After the activation and hydrogenation, the gate lines are formed of a low-resistance conductive material. Low resistance conductive material is Al or C
The main component is u, and a gate line is formed from a low-resistance conductive layer formed of such a material. For example,
An Al film containing 0.1 to 2% by weight of Ti is formed on the entire surface as a low-resistance conductive layer (not shown). The low resistance conductive layer is 200
It is formed to a thickness of 400 nm (preferably 250 to 350 nm). Then, a predetermined resist pattern is formed and an etching process is performed to form gate lines 173 and 174. At this time, a capacitor line 175 connected to a storage capacitor provided in the pixel portion is formed using the same material. In the case where the low-resistance conductive layer is made of a material containing Al as a main component, the gate line can be formed by wet etching with a phosphoric acid-based etching solution while maintaining selectivity with the base. The first interlayer insulating film 176 is formed in the same manner as in Embodiment 1 (FIG. 6B).
【0081】その後、実施例1と同様にして有機絶縁物
材料から成る第2の層間絶縁膜159、ソース線160
〜164、ドレイン線165〜168、画素電極16
9、171を形成してアクティブマトリクス基板を完成
させることができる。図7(A)、(B)はこの状態の
上面図を示し、図7(A)のB−B'断面および図7
(B)のC−C'断面は図5(C)のB−B'およびC−
C'に対応している。図7(A)、(B)ではゲート絶
縁膜、第1の層間絶縁膜、第2の層間絶縁膜を省略して
示しているが、島状半導体層104、105、108の
図示されていないソースおよびドレイン領域にソース線
160、161、164とドレイン線165、166、
及び画素電極169がコンタクトホールを介して接続し
ている。また、図7(A)のD−D'断面および図6
(B)のE−E'断面を図8(A)と(B)にそれぞれ
示す。ゲート線173はゲート電極220と、またゲー
ト線174はゲート電極225と島状半導体層104、
108の外側で重なるように形成され、ゲート電極と低
抵抗導電層とがコンタクトホールを介さずに接触して電
気的に導通している。このようにゲート線を低抵抗導電
材料で形成することにより、配線抵抗を十分低減でき
る。従って、画素部(画面サイズ)が4インチクラス以
上の表示装置に適用することができる。Then, the second interlayer insulating film 159 made of an organic insulating material and the source line 160 are formed in the same manner as in the first embodiment.
To 164, drain lines 165 to 168, pixel electrode 16
9 and 171 can be formed to complete the active matrix substrate. FIGS. 7A and 7B are top views in this state. FIG. 7A is a cross-sectional view taken along the line BB ′ of FIG.
The cross section taken along the line CC 'in FIG. 5B is taken along the lines BB' and C-
C '. 7A and 7B, the gate insulating film, the first interlayer insulating film, and the second interlayer insulating film are omitted, but the island-shaped semiconductor layers 104, 105, and 108 are not shown. Source lines 160, 161, 164 and drain lines 165, 166,
And the pixel electrode 169 are connected via a contact hole. FIG. 7A is a sectional view taken along the line DD ′ of FIG.
FIGS. 8A and 8B show cross sections EE ′ of FIG. The gate line 173 is connected to the gate electrode 220, and the gate line 174 is connected to the gate electrode 225 and the island-shaped semiconductor layer 104.
The gate electrode and the low-resistance conductive layer are formed so as to overlap each other outside of the contact hole 108 and are electrically connected to each other without interposing the contact hole. By forming the gate line with a low-resistance conductive material in this manner, the wiring resistance can be sufficiently reduced. Therefore, the present invention can be applied to a display device having a pixel portion (screen size) of 4 inch class or more.
【0082】[実施例3]実施例1で作製したアクティブ
マトリクス基板はそのまま反射型の表示装置に適用する
ことができる。一方、透過型の液晶表示装置とする場合
には画素部の各画素に設ける画素電極を透明電極で形成
すれば良い。本実施例では透過型の液晶表示装置に対応
するアクティブマトリクス基板の作製方法について図1
0を用いて説明する。[Embodiment 3] The active matrix substrate manufactured in Embodiment 1 can be applied to a reflection type display device as it is. On the other hand, in the case of a transmissive liquid crystal display device, a pixel electrode provided for each pixel in the pixel portion may be formed of a transparent electrode. Embodiment 1 In this embodiment, a method for manufacturing an active matrix substrate corresponding to a transmission type liquid crystal display device will be described with reference to FIGS.
Explanation will be made using 0.
【0083】アクティブマトリクス基板は実施例1と同
様に作製する。図10(A)では、ソース配線とドレイ
ン配線は導電性の金属膜をスパッタ法や真空蒸着法で形
成する。ドレイン線256を例としてこの構成を図10
(B)で詳細に説明すると、Ti膜256aを50〜1
50nmの厚さで形成し、島状半導体層のソースまたはド
レイン領域を形成する半導体膜とコンタクトを形成す
る。そのTi膜256a上に重ねてAl膜256bを3
00〜400nmの厚さで形成し、さらにTi膜256c
または窒化チタン(TiN)膜を100〜200nmの厚
さで形成して3層構造とする。その後、透明導電膜を全
面に形成し、フォトマスクを用いたパターニング処理お
よびエッチング処理により画素電極257を形成する。
画素電極257は、有機樹脂材料から成る第2の層間絶
縁膜上に形成され、コンタクトホールを介さずに画素T
FT204のドレイン線256と重なる部分を設け電気
的な接続を形成している。The active matrix substrate is manufactured in the same manner as in the first embodiment. In FIG. 10A, a conductive metal film is formed for a source wiring and a drain wiring by a sputtering method or a vacuum evaporation method. This configuration is illustrated in FIG. 10 using the drain line 256 as an example.
To explain in detail in (B), the Ti film 256a is
A contact is formed with a semiconductor film forming a source or drain region of an island-shaped semiconductor layer with a thickness of 50 nm. The Al film 256b is overlapped with the Ti film 256a by 3
Formed to a thickness of 100 to 400 nm, and further, a Ti film 256 c
Alternatively, a three-layer structure is formed by forming a titanium nitride (TiN) film with a thickness of 100 to 200 nm. After that, a transparent conductive film is formed over the entire surface, and a pixel electrode 257 is formed by patterning and etching using a photomask.
The pixel electrode 257 is formed on the second interlayer insulating film made of an organic resin material, and the pixel electrode 257 does not pass through the contact hole.
A portion overlapping the drain line 256 of the FT 204 is provided to form an electrical connection.
【0084】図10(C)では最初に第2の層間絶縁膜
上に透明導電膜を形成し、パターニング処理およびエッ
チング処理をして画素電極258を形成した後、ドレイ
ン線259を画素電極258とコンタクトホールを介さ
ずに接続部を形成した例である。ドレイン線259は、
図10(D)で示すようにTi膜259aを50〜15
0nmの厚さで形成し、島状半導体層のソースまたはドレ
イン領域を形成する半導体膜とコンタクトを形成し、そ
のTi膜259a上に重ねてAl膜259bを300〜
400nmの厚さで形成して設ける。この構成にすると、
画素電極258はドレイン配線259を形成するTi膜
259aのみと接触することになる。その結果、透明導
電膜材料とAlとが直接接し反応するのを確実に防止で
きる。In FIG. 10C, first, a transparent conductive film is formed on the second interlayer insulating film, a patterning process and an etching process are performed to form a pixel electrode 258, and then the drain line 259 is connected to the pixel electrode 258. This is an example in which a connection portion is formed without passing through a contact hole. The drain line 259 is
As shown in FIG. 10D, the Ti film 259a is
A contact is formed with a semiconductor film forming a source or drain region of an island-shaped semiconductor layer, and an Al film 259b is formed on the Ti film 259a so as to have a thickness of 300 nm.
It is formed and provided with a thickness of 400 nm. With this configuration,
The pixel electrode 258 contacts only the Ti film 259a forming the drain wiring 259. As a result, it is possible to reliably prevent the transparent conductive film material from directly reacting with Al.
【0085】透明導電膜の材料は、酸化インジウム(I
n2O3)や酸化インジウム酸化スズ合金(In2O3―S
nO2;ITO)などをスパッタ法や真空蒸着法などを
用いて形成して用いることができる。このような材料の
エッチング処理は塩酸系の溶液により行う。しかし、特
にITOのエッチングは残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛
合金(In2O3―ZnO)を用いても良い。酸化インジ
ウム酸化亜鉛合金は表面平滑性に優れ、ITOに対して
熱安定性にも優れているので、図20(A)、(B)の
構成においてドレイン配線256の端面で、Al膜25
6bが画素電極257と接触して腐蝕反応をすることを
防止できる。同様に、酸化亜鉛(ZnO)も適した材料
であり、さらに可視光の透過率や導電率を高めるために
ガリウム(Ga)を添加した酸化亜鉛(ZnO:Ga)
などを用いることができる。The material of the transparent conductive film is indium oxide (I
n 2 O 3 ) and indium tin oxide alloy (In 2 O 3 —S
nO 2 ; ITO) or the like can be formed by a sputtering method, a vacuum evaporation method, or the like. The etching of such a material is performed using a hydrochloric acid-based solution. However, in particular, since etching of ITO easily generates residues, an indium oxide-zinc oxide alloy (In 2 O 3 —ZnO) may be used in order to improve the etching processability. Since the indium oxide zinc oxide alloy has excellent surface smoothness and excellent thermal stability with respect to ITO, the aluminum film 25 is formed on the end face of the drain wiring 256 in the configuration shown in FIGS.
6b can be prevented from contacting the pixel electrode 257 and causing a corrosion reaction. Similarly, zinc oxide (ZnO) is also a suitable material, and zinc oxide (ZnO: Ga) to which gallium (Ga) is added to increase the transmittance and conductivity of visible light.
Etc. can be used.
【0086】実施例1では反射型の液晶表示装置を作製
できるアクティブマトリクス基板を5枚のフォトマスク
により作製したが、さらに1枚のフォトマスクの追加
(合計6枚)で、透過型の液晶表示装置に対応したアク
ティブマトリクス基板を完成させることができる。本実
施例では、実施例1と同様な工程として説明したが、こ
のような構成は実施例2で示すアクティブマトリクス基
板に適用することができる。In the first embodiment, an active matrix substrate on which a reflection type liquid crystal display device can be manufactured is manufactured using five photomasks. An active matrix substrate corresponding to the device can be completed. In this embodiment, the same steps as those in the first embodiment have been described. However, such a configuration can be applied to the active matrix substrate described in the second embodiment.
【0087】[実施例4]本実施例では、実施例1〜実施
例3で示したアクティブマトリクス基板のTFTの活性
層を形成する結晶質半導体層の他の作製方法について示
す。結晶質半導体層は非晶質半導体層を熱アニール法や
レーザーアニール法、またはRTA法などで結晶化させ
て形成するが、その他に特開平7−130652号公報
で開示されている触媒元素を用いる結晶化法を適用する
こともできる。その場合の例を図12を用いて説明す
る。[Embodiment 4] In this embodiment, another manufacturing method of the crystalline semiconductor layer for forming the active layer of the TFT of the active matrix substrate shown in Embodiments 1 to 3 will be described. The crystalline semiconductor layer is formed by crystallizing an amorphous semiconductor layer by a thermal annealing method, a laser annealing method, an RTA method, or the like. In addition, a catalytic element disclosed in JP-A-7-130652 is used. A crystallization method can also be applied. An example in that case will be described with reference to FIG.
【0088】図12(A)で示すように、実施例1と同
様にして、ガラス基板1101上に下地膜1102a、
1102b、非晶質構造を有する半導体層1103を2
5〜80nmの厚さで形成する。非晶質半導体層は非晶質
シリコン(a−Si)膜、非晶質シリコンゲルマニウム
(a−SiGe)膜、非晶質炭化シリコン(a−Si
C)膜,非晶質シリコン・スズ(a−SiSn)膜など
が適用できる。これらの非晶質半導体層は水素を0.1
〜40atomic%程度含有するようにして形成すると良
い。例えば、非晶質シリコン膜を55nmの厚さで形成す
る。そして、重量換算で10ppmの触媒元素を含む水
溶液をスピナーで基板を回転させて塗布するスピンコー
ト法で触媒元素を含有する層1104を形成する。触媒
元素にはニッケル(Ni)、ゲルマニウム(Ge)、鉄
(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(P
b)、コバルト(Co)、白金(Pt)、銅(Cu)、
金(Au)などである。この触媒元素を含有する層11
04は、スピンコート法の他に印刷法やスプレー法、バ
ーコーター法、或いはスパッタ法や真空蒸着法によって
上記触媒元素の層を1〜5nmの厚さに形成しても良い。As shown in FIG. 12A, a base film 1102a and a base film 1102a are formed on a glass substrate 1101 in the same manner as in the first embodiment.
1102b, two semiconductor layers 1103 having an amorphous structure
It is formed with a thickness of 5 to 80 nm. The amorphous semiconductor layer includes an amorphous silicon (a-Si) film, an amorphous silicon germanium (a-SiGe) film, and an amorphous silicon carbide (a-Si).
C) film, amorphous silicon tin (a-SiSn) film and the like can be applied. These amorphous semiconductor layers contain 0.1% of hydrogen.
It may be formed so as to contain about 40 atomic%. For example, an amorphous silicon film is formed with a thickness of 55 nm. Then, a layer 1104 containing a catalyst element is formed by a spin coating method in which an aqueous solution containing a catalyst element of 10 ppm by weight is applied by rotating the substrate with a spinner. The catalytic elements include nickel (Ni), germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), and lead (P
b), cobalt (Co), platinum (Pt), copper (Cu),
Gold (Au) or the like. Layer 11 containing this catalytic element
In 04, the catalyst element layer may be formed to a thickness of 1 to 5 nm by a printing method, a spray method, a bar coater method, a sputtering method or a vacuum evaporation method other than the spin coating method.
【0089】そして、図12(B)に示す結晶化の工程
では、まず400〜500℃で1時間程度の熱処理を行
い、非晶質シリコン膜の含有水素量を5atomic%以下に
する。非晶質シリコン膜の含有水素量が成膜後において
最初からこの値である場合にはこの熱処理は必ずしも必
要でない。そして、ファーネスアニール炉を用い、窒素
雰囲気中で550〜600℃で1〜8時間の熱アニール
を行う。以上の工程により結晶質シリコン膜から成る結
晶質半導体層1105を得ることができる(図12
(C))。しかし、この熱アニールによって作製された
結晶質半導体層1105は、光学顕微鏡観察により巨視
的に観察すると局所的に非晶質領域が残存していること
が観察されることがあり、このような場合、同様にラマ
ン分光法では480cm-1にブロードなピークを持つ非
晶質成分が観測される。そのため、熱アニールの後に実
施例1で説明したレーザーアニール法で結晶質半導体層
1105を処理してその結晶性を高めることは有効な手
段として適用できる。Then, in the crystallization step shown in FIG. 12B, first, a heat treatment is performed at 400 to 500 ° C. for about 1 hour to reduce the hydrogen content of the amorphous silicon film to 5 atomic% or less. If the hydrogen content of the amorphous silicon film has this value from the beginning after film formation, this heat treatment is not always necessary. Then, thermal annealing is performed in a nitrogen atmosphere at 550 to 600 ° C. for 1 to 8 hours using a furnace annealing furnace. Through the above steps, a crystalline semiconductor layer 1105 made of a crystalline silicon film can be obtained (FIG. 12).
(C)). However, when the crystalline semiconductor layer 1105 formed by this thermal annealing is macroscopically observed with an optical microscope, an amorphous region may be locally observed to remain locally. Similarly, in Raman spectroscopy, an amorphous component having a broad peak at 480 cm -1 is observed. Therefore, increasing the crystallinity by treating the crystalline semiconductor layer 1105 by the laser annealing method described in Embodiment 1 after the thermal annealing can be applied as an effective means.
【0090】図17は同様に触媒元素を用いる結晶化法
の実施例であり、触媒元素を含有する層をスパッタ法に
より形成するものである。まず、実施例1と同様にし
て、ガラス基板1201上に下地膜1202a、120
2b、非晶質構造を有する半導体層1203を25〜8
0nmの厚さで形成する。そして、非晶質構造を有する半
導体層1203の表面に0.5〜5nm程度の酸化膜(図
示せず)を形成する。このような厚さの酸化膜は、プラ
ズマCVD法やスパッタ法などで積極的に該当する被膜
を形成しても良いが、100〜300℃に基板を加熱し
てプラズマ化した酸素雰囲気中に非晶質構造を有する半
導体層1203の表面を晒しても良いし、過酸化水素水
(H2O2)を含む溶液に非晶質構造を有する半導体層1
203の表面を晒して形成しても良い。或いは、酸素を
含む雰囲気中で紫外線光を照射してオゾンを発生させ、
そのオゾン雰囲気中に非晶質構造を有する半導体層12
03を晒すことによっても形成できる。FIG. 17 shows an embodiment of a crystallization method similarly using a catalytic element, in which a layer containing a catalytic element is formed by sputtering. First, in the same manner as in the first embodiment, base films 1202a and 1202 are formed on a glass substrate 1201.
2b, the semiconductor layer 1203 having an amorphous structure
It is formed with a thickness of 0 nm. Then, an oxide film (not shown) of about 0.5 to 5 nm is formed on the surface of the semiconductor layer 1203 having an amorphous structure. For the oxide film having such a thickness, a corresponding film may be positively formed by a plasma CVD method, a sputtering method, or the like. The surface of the semiconductor layer 1203 having a crystalline structure may be exposed, or the semiconductor layer 1 having an amorphous structure may be exposed to a solution containing aqueous hydrogen peroxide (H 2 O 2 ).
203 may be formed by exposing the surface. Alternatively, ozone is generated by irradiating ultraviolet light in an atmosphere containing oxygen,
Semiconductor layer 12 having an amorphous structure in the ozone atmosphere
03 can also be formed.
【0091】このようにして表面に薄い酸化膜を有する
非晶質構造を有する半導体層1203上に前記触媒元素
を含有する層1204をスパッタ法で形成する。この層
の厚さに限定はないが、10〜100nm程度の厚さに形
成すれば良い。例えば、Niをターゲットとして、Ni
膜を形成することは有効な方法である。スパッタ法で
は、電界で加速された前記触媒元素から成る高エネルギ
ー粒子の一部が基板側にも飛来し、非晶質構造を有する
半導体層1203の表面近傍、または該半導体層表面に
形成した酸化膜中に打ち込まれる。その割合はプラズマ
生成条件や基板のバイアス状態によって異なるものであ
るが、好適には非晶質構造を有する半導体層1203の
表面近傍や該酸化膜中に打ち込まれる触媒元素の量を1
×1011〜1×1014atoms/cm2程度となるようにする
と良い。Thus, a layer 1204 containing the catalyst element is formed by a sputtering method on the semiconductor layer 1203 having an amorphous structure having a thin oxide film on the surface. The thickness of this layer is not limited, but may be about 10 to 100 nm. For example, with Ni as a target, Ni
Forming a film is an effective method. In the sputtering method, a part of the high-energy particles composed of the catalyst element accelerated by an electric field also fly to the substrate side, and an oxide formed near the surface of the semiconductor layer 1203 having an amorphous structure or on the surface of the semiconductor layer. Driven into the film. The ratio varies depending on the plasma generation conditions and the bias state of the substrate, but preferably, the amount of the catalytic element implanted into the vicinity of the surface of the semiconductor layer 1203 having an amorphous structure or into the oxide film is reduced to 1%.
It is preferable that the density be about 10 11 to 1 10 14 atoms / cm 2 .
【0092】その後、触媒元素を含有する層1204を
選択的に除去する。例えば、この層がNi膜で形成され
ている場合には、硝酸などの溶液で除去することが可能
であり、または、フッ酸を含む水溶液で処理すればNi
膜と非晶質構造を有する半導体層1203上に形成した
酸化膜を同時に除去できる。いずれにしても、非晶質構
造を有する半導体層1203の表面近傍の触媒元素の量
を1×1011〜1×1014atoms/cm2程度となるように
しておく。そして、図17(B)で示すように、図12
(B)と同様にして熱アニールによる結晶化の工程を行
い、結晶質半導体層1205を得ることができる(図1
7(C))。After that, the layer 1204 containing the catalyst element is selectively removed. For example, when this layer is formed of a Ni film, it can be removed with a solution such as nitric acid, or can be treated with an aqueous solution containing hydrofluoric acid to obtain a Ni film.
The oxide film formed over the film and the semiconductor layer 1203 having an amorphous structure can be removed at the same time. In any case, the amount of the catalyst element near the surface of the semiconductor layer 1203 having an amorphous structure is set to be about 1 × 10 11 to 1 × 10 14 atoms / cm 2 . Then, as shown in FIG.
The crystallization step by thermal annealing is performed in the same manner as (B), and a crystalline semiconductor layer 1205 can be obtained (FIG. 1).
7 (C)).
【0093】図12または図17で作製された結晶質半
導体層1105、1205から島状半導体層104〜1
08を作製すれば、実施例1と同様にしてアクティブマ
トリクス基板を完成させることができる。しかし、結晶
化の工程においてシリコンの結晶化を助長する触媒元素
を使用した場合、島状半導体層中には微量(1×10 17
〜1×1019atoms/cm3程度)の触媒元素が残留する。
勿論、そのような状態でもTFTを完成させることが可
能であるが、残留する触媒元素を少なくともチャネル形
成領域から除去する方がより好ましかった。この触媒元
素を除去する手段の一つにリン(P)によるゲッタリン
グ作用を利用する手段がある。The crystalline half prepared in FIG. 12 or FIG.
From the conductor layers 1105 and 1205 to the island-shaped semiconductor layers 104-1
08, the active mask is formed in the same manner as in the first embodiment.
A trix substrate can be completed. But the crystal
Catalyst element that promotes silicon crystallization in the crystallization process
Is used, a very small amount (1 × 10 17
~ 1 × 1019atoms / cmThreeCatalyst element) remains.
Of course, TFT can be completed even in such a state.
Function, but removes the remaining catalytic elements at least in channel form
It was more preferable to remove it from the growing area. This catalyst source
One of the means to remove element is getterin by phosphorus (P)
There is a means to utilize the squeezing action.
【0094】この目的におけるリン(P)によるゲッタ
リング処理は、図5(A)で説明した活性化工程で同時
に行うことができる。この様子を図13で説明する。ゲ
ッタリングに必要なリン(P)の濃度は高濃度n型不純
物領域の不純物濃度と同程度でよく、活性化工程の熱ア
ニールにより、nチャネル型TFTおよびpチャネル型
TFTのチャネル形成領域から触媒元素をその濃度でリ
ン(P)を含有する不純物領域へ偏析させることができ
る(図13で示す矢印の方向)。その結果その不純物領
域には1×1017〜1×1019atoms/cm3程度の触媒元
素が偏析した。このようにして作製したTFTはオフ電
流値が下がり、結晶性が良いことから高い電界効果移動
度が得られ、良好な特性を達成することができる。本実
施例の構成は、実施例1〜3と組み合わせることができ
る。The gettering process using phosphorus (P) for this purpose can be performed simultaneously in the activation step described with reference to FIG. This will be described with reference to FIG. The concentration of phosphorus (P) necessary for gettering may be substantially the same as the impurity concentration of the high-concentration n-type impurity region. The thermal annealing in the activation step causes the catalyst to be removed from the channel formation regions of the n-channel TFT and the p-channel TFT. The element can be segregated at its concentration into the impurity region containing phosphorus (P) (the direction of the arrow shown in FIG. 13). As a result, about 1 × 10 17 to 1 × 10 19 atoms / cm 3 of a catalytic element segregated in the impurity region. The TFT thus manufactured has a low off-current value and high crystallinity, so that a high field-effect mobility can be obtained and good characteristics can be achieved. The configuration of this embodiment can be combined with the first to third embodiments.
【0095】[実施例5]本実施例では実施例1で作製し
たアクティブマトリクス基板から、アクティブマトリク
ス型液晶表示装置を作製する工程を説明する。まず、図
14(A)に示すように、図5(B)の状態のアクティ
ブマトリクス基板に柱状スペーサから成るスペーサを形
成する。スペーサは数μmの粒子を散布して設ける方法
でも良いが、ここでは基板全面に樹脂膜を形成した後こ
れをパターニングして形成する方法を採用した。このよ
うなスペーサの材料に限定はないが、例えば、JSR社
製のNN700を用い、スピナーで塗布した後、露光と
現像処理によって所定のパターンに形成する。さらにク
リーンオーブンなどで150〜200℃で加熱して硬化
させる。このようにして作製されるスペーサは露光と現
像処理の条件によって形状を異ならせることができる
が、好ましくは、スペーサの形状は柱状で頂部が平坦な
形状となるようにすると、対向側の基板を合わせたとき
に液晶表示パネルとしての機械的な強度を確保すること
ができる。形状は円錐状、角錐状など特別の限定はない
が、例えば円錐状としたときに具体的には、高さを1.
2〜5μmとし、平均半径を5〜7μm、平均半径と底
部の半径との比を1対1.5とする。このとき側面のテ
ーパー角は±15°以下とする。[Embodiment 5] In this embodiment, a process for manufacturing an active matrix type liquid crystal display device from the active matrix substrate manufactured in Embodiment 1 will be described. First, as shown in FIG. 14A, a spacer including a columnar spacer is formed on the active matrix substrate in the state of FIG. 5B. The spacer may be provided by scattering particles of several μm, but here, a method of forming a resin film over the entire surface of the substrate and then patterning the resin film is adopted. Although there is no limitation on the material of such a spacer, for example, NN700 manufactured by JSR Corporation is applied by a spinner and then formed into a predetermined pattern by exposure and development processing. Further, it is cured by heating at 150 to 200 ° C. in a clean oven or the like. The shape of the spacer manufactured in this manner can be varied depending on the conditions of the exposure and the development processing. When combined, the mechanical strength of the liquid crystal display panel can be secured. The shape is not particularly limited, such as a conical shape or a pyramid shape. For example, when the shape is a conical shape, specifically, the height is 1.
The average radius is 5 to 7 μm, and the ratio of the average radius to the bottom radius is 1: 1.5. At this time, the taper angle of the side surface is set to ± 15 ° or less.
【0096】スペーサの配置は任意に決定すれば良い
が、好ましくは、図14(A)で示すように、画素部に
おいては画素電極169のコンタクト部231と重ねて
その部分を覆うように柱状スペーサ406を形成すると
良い。コンタクト部231は平坦性が損なわれこの部分
では液晶がうまく配向しなくなるので、このようにして
コンタクト部231にスペーサ用の樹脂を充填する形で
柱状スペーサ406を形成することでディスクリネーシ
ョンなどを防止することができる。また、駆動回路のT
FT上にもスペーサ405a〜405eを形成してお
く。このスペーサは駆動回路部の全面に渡って形成して
も良いし、図14で示すようにソース線およびドレイン
線を覆うようにして設けても良い。The arrangement of the spacers may be arbitrarily determined, but preferably, as shown in FIG. 14A, in the pixel portion, the columnar spacer is overlapped with the contact portion 231 of the pixel electrode 169 so as to cover that portion. 406 may be formed. Since the flatness of the contact portion 231 is impaired and the liquid crystal is not well aligned in this portion, the columnar spacer 406 is formed in such a manner that the contact portion 231 is filled with the resin for the spacer, so that disclination or the like is performed. Can be prevented. In addition, the driving circuit T
Spacers 405a to 405e are also formed on the FT. This spacer may be formed over the entire surface of the drive circuit portion, or may be provided so as to cover the source line and the drain line as shown in FIG.
【0097】その後、配向膜407を形成する。通常液
晶表示素子の配向膜にはポリイミド樹脂を用いる。配向
膜を形成した後、ラビング処理を施して液晶分子がある
一定のプレチルト角を持って配向するようにした。画素
部に設けた柱状スペーサ406の端部からラビング方向
に対してラビングされない領域が2μm以下となるよう
にした。また、ラビング処理では静電気の発生がしばし
ば問題となるが、駆動回路のTFT上に形成したスペー
サ405a〜405eにより静電気からTFTを保護す
る効果を得ることができる。また図では説明しないが、
配向膜407を先に形成してから、スペーサ406、4
05a〜405eを形成した構成としても良い。After that, an alignment film 407 is formed. Usually, a polyimide resin is used for the alignment film of the liquid crystal display element. After forming the alignment film, a rubbing treatment was performed so that the liquid crystal molecules were aligned with a certain pretilt angle. The area not rubbed in the rubbing direction from the end of the columnar spacer 406 provided in the pixel portion was set to 2 μm or less. In the rubbing treatment, generation of static electricity often poses a problem, but the effect of protecting the TFT from static electricity can be obtained by the spacers 405a to 405e formed on the TFT of the driving circuit. Although not explained in the figure,
After forming the alignment film 407 first, the spacers 406, 4
05a to 405e may be formed.
【0098】対向側の対向基板401には、遮光膜40
2、透明導電膜403および配向膜404を形成する。
遮光膜402はTi膜、Cr膜、Al膜などを150〜
300nmの厚さで形成する。そして、画素部と駆動回路
が形成されたアクティブマトリクス基板と対向基板とを
シール剤408で貼り合わせる。シール剤408にはフ
ィラー(図示せず)が混入されていて、このフィラーと
スペーサ406、405a〜405eによって均一な間
隔を持って2枚の基板が貼り合わせられる。その後、両
基板の間に液晶材料409を注入する。液晶材料には公
知の液晶材料を用いれば良い。例えば、TN液晶の他
に、電場に対して透過率が連続的に変化する電気光学応
答性を示す、無しきい値反強誘電性混合液晶を用いるこ
ともできる。この無しきい値反強誘電性混合液晶には、
V字型の電気光学応答特性を示すものもある。このよう
にして図14(B)に示すアクティブマトリクス型液晶
表示装置が完成する。The opposing substrate 401 on the opposing side has a light shielding film 40
2. A transparent conductive film 403 and an alignment film 404 are formed.
The light-shielding film 402 includes a Ti film, a Cr film, an Al film,
It is formed with a thickness of 300 nm. Then, the active matrix substrate on which the pixel portion and the driver circuit are formed and the counter substrate are attached with a sealant 408. A filler (not shown) is mixed in the sealant 408, and the two substrates are bonded at a uniform interval by the filler and the spacers 406 and 405a to 405e. After that, a liquid crystal material 409 is injected between the two substrates. A known liquid crystal material may be used as the liquid crystal material. For example, in addition to the TN liquid crystal, a thresholdless antiferroelectric mixed liquid crystal exhibiting electro-optical response in which the transmittance continuously changes with respect to an electric field can be used. In this thresholdless antiferroelectric mixed liquid crystal,
Some exhibit a V-shaped electro-optical response characteristic. Thus, the active matrix liquid crystal display device shown in FIG. 14B is completed.
【0099】図15はこのようなアクティブマトリクス
基板の上面図を示し、画素部および駆動回路部とスペー
サおよびシール剤の位置関係を示す上面図である。実施
例1で述べたガラス基板101上に画素部604の周辺
に駆動回路として走査信号駆動回路605と画像信号駆
動回路606が設けられている。さらに、その他CPU
やメモリなどの信号処理回路607も付加されていても
良い。そして、これらの駆動回路は接続配線603によ
って外部入出力端子602と接続されている。画素部6
04では走査信号駆動回路605から延在するゲート配
線群608と画像信号駆動回路606から延在するソー
ス配線群609がマトリクス状に交差して画素を形成
し、各画素にはそれぞれ画素TFT204と保持容量2
05が設けられている。FIG. 15 is a top view of such an active matrix substrate, and is a top view showing a positional relationship between a pixel portion and a driving circuit portion, a spacer, and a sealant. A scanning signal driving circuit 605 and an image signal driving circuit 606 are provided as driving circuits around the pixel portion 604 on the glass substrate 101 described in Embodiment 1. In addition, other CPU
A signal processing circuit 607 such as a memory and a memory may be added. These drive circuits are connected to an external input / output terminal 602 by a connection wiring 603. Pixel section 6
In 04, a pixel is formed by intersecting a group of gate wirings 608 extending from the scanning signal driving circuit 605 and a group of source wirings 609 extending from the image signal driving circuit 606 in a matrix. Capacity 2
05 is provided.
【0100】図14において画素部において設けた柱状
スペーサ406は、すべての画素に対して設けても良い
が、図15で示すようにマトリクス状に配列した画素の
数個から数十個おきに設けても良い。即ち、画素部を構
成する画素の全数に対するスペーサの数の割合は20〜
100%とすることが可能である。また、駆動回路部に
設けるスペーサ405a〜405eはその全面を覆うよ
うに設けても良いし各TFTのソースおよびドレイン配
線の位置にあわせて設けても良い。図15では駆動回路
部に設けるスペーサの配置を610〜612で示す。そ
して、図15示すシール剤619は、基板101上の画
素部604および走査信号駆動回路605、画像信号駆
動回路606、その他の信号処理回路607の外側であ
って、外部入出力端子602よりも内側に形成する。In FIG. 14, the columnar spacer 406 provided in the pixel portion may be provided for all the pixels, but is provided every several to several tens of pixels arranged in a matrix as shown in FIG. May be. That is, the ratio of the number of spacers to the total number of pixels constituting the pixel portion is 20 to
It can be 100%. Further, the spacers 405a to 405e provided in the drive circuit portion may be provided so as to cover the entire surface or may be provided in accordance with the positions of the source and drain wirings of each TFT. In FIG. 15, the arrangement of the spacers provided in the drive circuit portion is indicated by 610 to 612. Then, the sealant 619 shown in FIG. 15 is provided outside the pixel portion 604, the scan signal drive circuit 605, the image signal drive circuit 606, and other signal processing circuits 607 on the substrate 101 and inside the external input / output terminal 602. Formed.
【0101】このようなアクティブマトリクス型液晶表
示装置の構成を図16の斜視図を用いて説明する。図1
6においてアクティブマトリクス基板は、ガラス基板1
01上に形成された、画素部604と、走査信号駆動回
路605と、画像信号駆動回路606とその他の信号処
理回路607とで構成される。画素部604には画素T
FT204と保持容量205が設けられ、画素部の周辺
に設けられる駆動回路はCMOS回路を基本として構成
されている。走査信号駆動回路605と画像信号駆動回
路606からは、それぞれゲート線(ゲート電極と連続
して形成されている場合は図5(B)の224に相当す
る)とソース線164が画素部604に延在し、画素T
FT204に接続している。また、フレキシブルプリン
ト配線板(Flexible Printed Circuit:FPC)613
が外部入力端子602に接続していて画像信号などを入
力するのに用いる。FPC613は補強樹脂614によ
って強固に接着されている。そして接続配線603でそ
れぞれの駆動回路に接続している。また、対向基板40
1には図示していない、遮光膜や透明電極が設けられて
いる。The structure of such an active matrix type liquid crystal display device will be described with reference to the perspective view of FIG. FIG.
6, the active matrix substrate is a glass substrate 1
01, a pixel portion 604, a scanning signal driving circuit 605, an image signal driving circuit 606, and another signal processing circuit 607. The pixel portion 604 includes a pixel T
An FT 204 and a storage capacitor 205 are provided, and a driving circuit provided around the pixel portion is configured based on a CMOS circuit. From the scanning signal driver circuit 605 and the image signal driver circuit 606, a gate line (equivalent to 224 in FIG. 5B when formed continuously with the gate electrode) and a source line 164 are provided to the pixel portion 604. Extend, the pixel T
Connected to FT204. Also, a flexible printed circuit (FPC) 613 is used.
Are connected to the external input terminal 602 and are used to input image signals and the like. The FPC 613 is firmly bonded by a reinforcing resin 614. The connection wiring 603 is connected to each drive circuit. Also, the counter substrate 40
1, a light shielding film and a transparent electrode, not shown, are provided.
【0102】このような構成の液晶表示装置は、実施例
1〜3で示したアクティブマトリクス基板を用いて形成
することができる。実施例1で示すアクティブマトリク
ス基板を用いれば反射型の液晶表示装置が得られ、実施
例3で示すアクティブマトリクス基板を用いると透過型
の液晶表示装置を得ることができる。The liquid crystal display device having such a structure can be formed by using the active matrix substrates shown in the first to third embodiments. When the active matrix substrate described in Embodiment 1 is used, a reflection type liquid crystal display device can be obtained. When the active matrix substrate described in Embodiment 3 is used, a transmission type liquid crystal display device can be obtained.
【0103】[実施例6]図18は実施例1〜3で示した
アクティブマトリクス基板の回路構成の一例であり、直
視型の表示装置の回路構成を示す図である。このアクテ
ィブマトリクス基板は、画像信号駆動回路606、走査
信号駆動回路(A)(B)605、画素部604を有し
ている。尚、本明細書中において記した駆動回路とは、
画像信号駆動回路606、走査信号駆動回路605を含
めた総称である。Embodiment 6 FIG. 18 shows an example of the circuit configuration of the active matrix substrate shown in Embodiments 1 to 3, and is a diagram showing the circuit configuration of a direct-view display device. This active matrix substrate includes an image signal driving circuit 606, scanning signal driving circuits (A) and (B) 605, and a pixel portion 604. Note that the driving circuit described in this specification is:
This is a general term including the image signal driving circuit 606 and the scanning signal driving circuit 605.
【0104】画像信号駆動回路606は、シフトレジス
タ回路501a、レベルシフタ回路502a、バッファ
回路503a、サンプリング回路504を備えている。
また、走査信号駆動回路(A)(B)185は、シフト
レジスタ回路501b、レベルシフタ回路502b、バ
ッファ回路503bを備えている。The image signal driving circuit 606 includes a shift register circuit 501a, a level shifter circuit 502a, a buffer circuit 503a, and a sampling circuit 504.
Each of the scanning signal driving circuits (A) and (B) 185 includes a shift register circuit 501b, a level shifter circuit 502b, and a buffer circuit 503b.
【0105】シフトレジスタ回路501a、501bは
駆動電圧が5〜16V(代表的には10V)であり、こ
の回路を形成するCMOS回路のTFTは、図5(B)
の第1のpチャネル型TFT200と第1のnチャネル
型TFT201で形成する。或いは、図9(A)で示す
第1のpチャネル型TFT280と第1のnチャネル型
TFT281で形成しても良い。また、レベルシフタ回
路502a、502bやバッファ回路503a、503
bは駆動電圧が14〜16Vと高くなるので図9(A)
で示すようなマルチゲートのTFT構造とすることが望
ましい。マルチゲート構造でTFTを形成すると耐圧が
高まり、回路の信頼性を向上させる上で有効である。The shift register circuits 501a and 501b have a driving voltage of 5 to 16 V (typically 10 V), and the TFT of the CMOS circuit forming this circuit is shown in FIG.
Of the first p-channel TFT 200 and the first n-channel TFT 201. Alternatively, a first p-channel TFT 280 and a first n-channel TFT 281 illustrated in FIG. 9A may be used. Further, the level shifter circuits 502a and 502b and the buffer circuits 503a and 503
In FIG. 9A, since the drive voltage becomes as high as 14 to 16 V, FIG.
It is desirable to have a multi-gate TFT structure as shown in FIG. Forming a TFT with a multi-gate structure increases the breakdown voltage, which is effective in improving the reliability of the circuit.
【0106】サンプリング回路504はアナログスイッ
チから成り、駆動電圧が14〜16Vであるが、極性が
交互に反転して駆動される上、オフ電流値を低減させる
必要があるため、図5(B)で示す第2のpチャネル型
TFT202と第2のnチャネル型TFT203で形成
することが望ましい。或いは、オフ電流値を効果的に低
減させるために図9(B)で示す第2のpチャネル型T
FT282と第2のnチャネル型TFT283で形成し
ても良い。The sampling circuit 504 is composed of an analog switch and has a drive voltage of 14 to 16 V. However, since the polarity is alternately inverted and the off-state current value needs to be reduced, the sampling circuit 504 shown in FIG. It is desirable to form the second p-channel type TFT 202 and the second n-channel type TFT 203 as shown by. Alternatively, in order to effectively reduce the off-current value, the second p-channel type T shown in FIG.
The FT 282 and the second n-channel TFT 283 may be used.
【0107】また、画素部は駆動電圧が14〜16Vで
あり、低消費電力化の観点からサンプリング回路よりも
さらにオフ電流値を低減することが要求され、図5
(B)で示す画素TFT204のようにマルチゲート構
造を基本とする。The driving voltage of the pixel portion is 14 to 16 V, and it is required to further reduce the off-current value as compared with the sampling circuit from the viewpoint of low power consumption.
A multi-gate structure is basically used like the pixel TFT 204 shown in FIG.
【0108】尚、本実例の構成は、実施例1〜3に示し
た工程に従ってTFTを作製することによって容易に実
現することができる。本実施例では、画素部と駆動回路
の構成のみを示しているが、実施例1〜3の工程に従え
ば、その他にも信号分割回路、分周波回路、D/Aコン
バータ、γ補正回路、オペアンプ回路、さらにメモリ回
路や演算処理回路などの信号処理回路、あるいは論理回
路を同一基板上に形成することが可能である。このよう
に、本発明は同一基板上に画素部とその駆動回路とを含
む半導体装置、例えば信号制御回路および画素部を具備
した液晶表示装置を実現することができる。The structure of this embodiment can be easily realized by fabricating a TFT according to the steps shown in the first to third embodiments. In the present embodiment, only the configuration of the pixel unit and the driving circuit is shown. However, according to the steps of Embodiments 1 to 3, the signal dividing circuit, the frequency dividing circuit, the D / A converter, the γ correcting circuit, An operational amplifier circuit, a signal processing circuit such as a memory circuit or an arithmetic processing circuit, or a logic circuit can be formed over the same substrate. As described above, the present invention can realize a semiconductor device including a pixel portion and a driver circuit over the same substrate, for example, a liquid crystal display device including a signal control circuit and a pixel portion.
【0109】[実施例7]本実施例では、実施例5のアク
ティブマトリクス基板を用いてエレクトロルミネッセン
ス(EL:Electro Luminescence)材料を用いた自発光
型の表示パネル(以下、EL表示装置と記す)を作製す
る例について説明する。図19(A)は本発明を用いた
EL表示パネルの上面図である。図19(A)におい
て、10は基板、11は画素部、12はソース側駆動回
路、13はゲート側駆動回路であり、それぞれの駆動回
路は配線14〜16を経てFPC17に至り、外部機器
へと接続される。[Embodiment 7] In this embodiment, a self-luminous display panel (hereinafter, referred to as an EL display device) using an electroluminescent (EL) material by using the active matrix substrate of the fifth embodiment. An example of manufacturing will be described. FIG. 19A is a top view of an EL display panel using the present invention. 19A, reference numeral 10 denotes a substrate, 11 denotes a pixel portion, 12 denotes a source-side drive circuit, and 13 denotes a gate-side drive circuit. Each drive circuit reaches the FPC 17 via wirings 14 to 16 and is connected to an external device. Connected to
【0110】図19(B)は図19(A)のA−A'断
面を表す図であり、このとき少なくとも画素部上、好ま
しくは駆動回路及び画素部上に対向板80を設ける。対
向板80はシール材19でTFTとEL層が形成されて
いるアクティブマトリクス基板と貼り合わされている。
シール剤19にはフィラー(図示せず)が混入されてい
て、このフィラーによりほぼ均一な間隔を持って2枚の
基板が貼り合わせられている。さらに、シール材19の
外側とFPC17の上面及び周辺は封止剤81で密封す
る構造とする。封止剤81はシリコーン樹脂、エポキシ
樹脂、フェノール樹脂、ブチルゴムなどの材料を用い
る。FIG. 19B is a cross-sectional view taken along the line AA ′ of FIG. 19A. At this time, the opposing plate 80 is provided at least over the pixel portion, preferably over the driving circuit and the pixel portion. The opposing plate 80 is bonded to the active matrix substrate on which the TFT and the EL layer are formed with the sealing material 19.
A filler (not shown) is mixed in the sealant 19, and the two substrates are bonded with a substantially uniform interval by the filler. Further, the outside of the seal member 19 and the upper surface and the periphery of the FPC 17 are sealed with a sealant 81. The sealant 81 uses a material such as a silicone resin, an epoxy resin, a phenol resin, and butyl rubber.
【0111】このように、シール剤19によりアクティ
ブマトリクス基板10と対向基板80とが貼り合わされ
ると、その間には空間が形成される。その空間には充填
剤83が充填される。この充填剤83は対向板80を接
着する効果も合わせ持つ。充填剤83はPVC(ポリビ
ニルクロライド)、エポキシ樹脂、シリコーン樹脂、P
VB(ポリビニルブチラル)またはEVA(エチレンビ
ニルアセテート)などを用いることができる。また、E
L層は水分をはじめ湿気に弱く劣化しやすいので、この
充填剤83の内部に酸化バリウムなどの乾燥剤を混入さ
せておくと吸湿効果を保持できるので望ましい。また、
EL層上に窒化シリコン膜や酸化窒化シリコン膜などで
形成するパッシベーション膜82を形成し、充填剤83
に含まれるアルカリ元素などによる腐蝕を防ぐ構造とし
ていある。As described above, when the active matrix substrate 10 and the counter substrate 80 are bonded by the sealant 19, a space is formed therebetween. The space is filled with a filler 83. The filler 83 also has the effect of bonding the opposing plate 80. Filler 83 is made of PVC (polyvinyl chloride), epoxy resin, silicone resin, P
VB (polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. Also, E
The L layer is susceptible to moisture and moisture and easily deteriorates. Therefore, it is desirable to mix a desiccant such as barium oxide into the filler 83 because a moisture absorbing effect can be maintained. Also,
A passivation film 82 formed of a silicon nitride film, a silicon oxynitride film, or the like is formed over the EL layer, and a filler 83
It has a structure to prevent corrosion due to alkali elements and the like contained in.
【0112】対向板80にはガラス板、アルミニウム
板、ステンレス板、FRP(Fiberglass-Reinforced Pl
astics)板、PVF(ポリビニルフルオライド)フィル
ム、マイラーフィルム(デュポン社の商品名)、ポリエ
ステルフィルム、アクリルフィルムまたはアクリル板な
どを用いることができる。また、数十μmのアルミニウ
ム箔をPVFフィルムやマイラーフィルムで挟んだ構造
のシートを用い、耐湿性を高めることもできる。このよ
うにして、EL素子は密閉された状態となり外気から遮
断されている。A glass plate, an aluminum plate, a stainless steel plate, FRP (Fiberglass-Reinforced Pl)
astics) plate, PVF (polyvinyl fluoride) film, mylar film (trade name of DuPont), polyester film, acrylic film or acrylic plate. Further, moisture resistance can be enhanced by using a sheet having a structure in which an aluminum foil of several tens of μm is sandwiched between PVF films or mylar films. In this way, the EL element is in a sealed state and is isolated from the outside air.
【0113】また、図19(B)において基板10、下
地膜21の上に駆動回路用TFT(但し、ここではnチ
ャネル型TFTとpチャネル型TFTを組み合わせたC
MOS回路を図示している。)22及び画素部用TFT
23(但し、ここではEL素子への電流を制御するTF
Tだけ図示している。)が形成されている。これらのT
FTの内特にnチャネル型TFTにははホットキャリア
効果によるオン電流の低下や、Vthシフトやバイアスス
トレスによる特性低下を防ぐため、本実施形態で示す構
成のLDD領域が設けられている。In FIG. 19B, a TFT for a driving circuit (here, a C-type TFT combining an n-channel TFT and a p-channel TFT) is formed on the substrate 10 and the base film 21.
2 illustrates a MOS circuit. 22) and TFT for pixel portion
23 (however, here, TF for controlling the current to the EL element)
Only T is shown. ) Is formed. These T
Among the FTs, an n-channel TFT, in particular, is provided with an LDD region having the structure shown in this embodiment in order to prevent a decrease in on-current due to the hot carrier effect and a decrease in characteristics due to Vth shift and bias stress.
【0114】例えば、駆動回路用TFT22とし、図5
(b)に示すpチャネル型TFT200、202とnチ
ャネル型TFT201、203を用いれば良い。また、
画素部用TFT23には図5(B)に示す画素TFT2
04またはそれと同様な構造を有するpチャネル型TF
Tを用いれば良い。For example, the driving circuit TFT 22 is used as shown in FIG.
The p-channel TFTs 200 and 202 and the n-channel TFTs 201 and 203 shown in FIG. Also,
The pixel TFT 2 shown in FIG.
04 or p-channel type TF having a structure similar thereto
T may be used.
【0115】図5(B)または図6(B)の状態のアク
ティブマトリクス基板からEL表示装置を作製するに
は、ソース線、ドレイン線上に樹脂材料でなる層間絶縁
膜(平坦化膜)26を形成し、その上に画素部用TFT
23のドレインと電気的に接続する透明導電膜でなる画
素電極27を形成する。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物(ITOと呼ばれる)また
は酸化インジウムと酸化亜鉛との化合物を用いることが
できる。そして、画素電極27を形成したら、絶縁膜2
8を形成し、画素電極27上に開口部を形成する。In order to manufacture an EL display device from the active matrix substrate in the state shown in FIG. 5B or FIG. 6B, an interlayer insulating film (flattening film) 26 made of a resin material is formed on source and drain lines. Formed, and a TFT for pixel section
A pixel electrode 27 made of a transparent conductive film electrically connected to the drain of the pixel 23 is formed. As the transparent conductive film, a compound of indium oxide and tin oxide (called ITO) or a compound of indium oxide and zinc oxide can be used. When the pixel electrode 27 is formed, the insulating film 2 is formed.
8 is formed, and an opening is formed on the pixel electrode 27.
【0116】次に、EL層29を形成する。EL層29
は公知のEL材料(正孔注入層、正孔輸送層、発光層、
電子輸送層または電子注入層)を自由に組み合わせて積
層構造または単層構造とすれば良い。どのような構造と
するかは公知の技術を用いれば良い。また、EL材料に
は低分子系材料と高分子系(ポリマー系)材料がある。
低分子系材料を用いる場合は蒸着法を用いるが、高分子
系材料を用いる場合には、スピンコート法、印刷法また
はインクジェット法等の簡易な方法を用いることが可能
である。Next, an EL layer 29 is formed. EL layer 29
Are known EL materials (a hole injection layer, a hole transport layer, a light emitting layer,
An electron transport layer or an electron injection layer) may be freely combined to form a stacked structure or a single-layer structure. A known technique may be used to determine the structure. EL materials include low molecular weight materials and high molecular weight (polymer) materials.
When a low molecular material is used, an evaporation method is used. When a high molecular material is used, a simple method such as a spin coating method, a printing method, or an ink jet method can be used.
【0117】EL層はシャドーマスクを用いて蒸着法、
またはインクジェット法、ディスペンサー法などで形成
する。いずれにしても、画素毎に波長の異なる発光が可
能な発光層(赤色発光層、緑色発光層及び青色発光層)
を形成することで、カラー表示が可能となる。その他に
も、色変換層(CCM)とカラーフィルターを組み合わ
せた方式、白色発光層とカラーフィルターを組み合わせ
た方式があるがいずれの方法を用いても良い。勿論、単
色発光のEL表示装置とすることもできる。The EL layer is formed by evaporation using a shadow mask,
Alternatively, it is formed by an inkjet method, a dispenser method, or the like. In any case, light emitting layers capable of emitting light of different wavelengths for each pixel (red light emitting layer, green light emitting layer, and blue light emitting layer)
Is formed, color display becomes possible. In addition, there are a method in which a color conversion layer (CCM) and a color filter are combined, and a method in which a white light emitting layer and a color filter are combined, and any method may be used. Needless to say, a monochromatic EL display device can be used.
【0118】EL層29を形成したら、その上に陰極3
0を形成する。陰極30とEL層29の界面に存在する
水分や酸素は極力排除しておくことが望ましい。従っ
て、真空中でEL層29と陰極30を連続して形成する
か、EL層29を不活性雰囲気で形成し、大気解放しな
いで真空中で陰極30を形成するといった工夫が必要で
ある。本実施例ではマルチチャンバー方式(クラスター
ツール方式)の成膜装置を用いることで上述のような成
膜を可能とする。After the EL layer 29 is formed, the cathode 3
0 is formed. It is desirable to remove moisture and oxygen existing at the interface between the cathode 30 and the EL layer 29 as much as possible. Therefore, it is necessary to devise a method of continuously forming the EL layer 29 and the cathode 30 in a vacuum, or forming the EL layer 29 in an inert atmosphere and forming the cathode 30 in a vacuum without opening to the atmosphere. In this embodiment, the above-described film formation is made possible by using a multi-chamber type (cluster tool type) film formation apparatus.
【0119】なお、本実施例では陰極30として、Li
F(フッ化リチウム)膜とAl(アルミニウム)膜の積
層構造を用いる。具体的にはEL層29上に蒸着法で1
nm厚のLiF(フッ化リチウム)膜を形成し、その上に
300nm厚のアルミニウム膜を形成する。勿論、公知の
陰極材料であるMgAg電極を用いても良い。そして陰
極30は31で示される領域において配線16に接続さ
れる。配線16は陰極30に所定の電圧を与えるための
電源供給線であり、異方性導電性ペースト材料32を介
してFPC17に接続される。FPC17上にはさらに
樹脂層80が形成され、この部分の接着強度を高めてい
る。In this embodiment, the cathode 30 is made of Li
A laminated structure of an F (lithium fluoride) film and an Al (aluminum) film is used. Specifically, one layer is formed on the EL layer 29 by vapor deposition.
A LiF (lithium fluoride) film having a thickness of nm is formed, and an aluminum film having a thickness of 300 nm is formed thereon. Of course, a MgAg electrode which is a known cathode material may be used. The cathode 30 is connected to the wiring 16 in a region indicated by 31. The wiring 16 is a power supply line for applying a predetermined voltage to the cathode 30, and is connected to the FPC 17 via an anisotropic conductive paste material 32. A resin layer 80 is further formed on the FPC 17 to increase the adhesive strength at this portion.
【0120】31に示された領域において陰極30と配
線16とを電気的に接続するために、層間絶縁膜26及
び絶縁膜28にコンタクトホールを形成する必要があ
る。これらは層間絶縁膜26のエッチング時(画素電極
用コンタクトホールの形成時)や絶縁膜28のエッチン
グ時(EL層形成前の開口部の形成時)に形成しておけ
ば良い。また、絶縁膜28をエッチングする際に、層間
絶縁膜26まで一括でエッチングしても良い。この場
合、層間絶縁膜26と絶縁膜28が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることが
できる。In order to electrically connect the cathode 30 and the wiring 16 in the region indicated by 31, it is necessary to form contact holes in the interlayer insulating film 26 and the insulating film 28. These may be formed at the time of etching the interlayer insulating film 26 (at the time of forming a contact hole for a pixel electrode) or at the time of etching the insulating film 28 (at the time of forming an opening before forming an EL layer). Further, when the insulating film 28 is etched, the etching may be performed all at once up to the interlayer insulating film 26. In this case, if the interlayer insulating film 26 and the insulating film 28 are made of the same resin material, the shape of the contact hole can be made good.
【0121】また、配線16はシール19と基板10と
の間を隙間(但し封止剤81で塞がれている。)を通っ
てFPC17に電気的に接続される。なお、ここでは配
線16について説明したが、他の配線14、15も同様
にしてシーリング材18の下を通ってFPC17に電気
的に接続される。The wiring 16 is electrically connected to the FPC 17 through a gap between the seal 19 and the substrate 10 (however, closed by a sealant 81). Although the wiring 16 has been described here, the other wirings 14 and 15 are also electrically connected to the FPC 17 under the sealing material 18 in the same manner.
【0122】ここで画素部のさらに詳細な断面構造を図
20に、上面構造を図21(A)に、回路図を図21
(B)に示す。図20(A)において、基板2401上
に設けられたスイッチング用TFT2402は実施例1
の図5(B)の画素TFT204と同じ構造で形成され
る。ダブルゲート構造とすることで実質的に二つのTF
Tが直列された構造となり、オフ電流値を低減すること
ができるという利点がある。なお、本実施例ではダブル
ゲート構造としているがトリプルゲート構造やそれ以上
のゲート本数を持つマルチゲート構造でも良い。FIG. 20 shows a more detailed sectional structure of the pixel portion, FIG. 21A shows a top view structure thereof, and FIG.
It is shown in (B). In FIG. 20A, the switching TFT 2402 provided on the substrate 2401 is the same as that of the first embodiment.
5 (B) of FIG. 5B. With a double gate structure, substantially two TFs
There is an advantage that the structure is such that T is connected in series, and the off-current value can be reduced. In this embodiment, a double gate structure is used, but a triple gate structure or a multi-gate structure having more gates may be used.
【0123】また、電流制御用TFT2403は図5
(B)で示すnチャネル型TFT201を用いて形成す
る。このとき、スイッチング用TFT2402のドレイ
ン線35は配線36によって電流制御用TFTのゲート
電極37に電気的に接続されている。また、38で示さ
れる配線は、スイッチング用TFT2402のゲート電
極39a、39bを電気的に接続するゲート線である。The current controlling TFT 2403 is the same as that shown in FIG.
It is formed using an n-channel TFT 201 shown in FIG. At this time, the drain line 35 of the switching TFT 2402 is electrically connected to the gate electrode 37 of the current controlling TFT by the wiring 36. A wiring indicated by 38 is a gate line that electrically connects the gate electrodes 39a and 39b of the switching TFT 2402.
【0124】このとき、電流制御用TFT2403が本
発明の構造であることは非常に重要な意味を持つ。電流
制御用TFTはEL素子を流れる電流量を制御するため
の素子であるため、多くの電流が流れ、熱による劣化や
ホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用TFTにゲート電極と一部が
重なるLDD領域を設けることでTFTの劣化を防ぎ、
動作の安定性を高めることができる。At this time, it is very important that the current control TFT 2403 has the structure of the present invention. Since the current control TFT is an element for controlling the amount of current flowing through the EL element, a large amount of current flows and the element has a high risk of deterioration due to heat or hot carriers. Therefore, by providing the current control TFT with an LDD region that partially overlaps the gate electrode, deterioration of the TFT is prevented,
Operation stability can be improved.
【0125】また、本実施例では電流制御用TFT24
03をシングルゲート構造で図示しているが、複数のT
FTを直列につなげたマルチゲート構造としても良い。
さらに、複数のTFTを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。In this embodiment, the current controlling TFT 24 is used.
03 is shown with a single gate structure.
A multi-gate structure in which FTs are connected in series may be used.
Further, a structure in which a plurality of TFTs are connected in parallel to substantially divide the channel formation region into a plurality of regions so that heat can be radiated with high efficiency may be employed. Such a structure is effective as a measure against deterioration due to heat.
【0126】また、図21(A)に示すように、電流制
御用TFT2403のゲート電極37となる配線は24
04で示される領域で、電流制御用TFT2403のド
レイン線40と絶縁膜を介して重なる。このとき、24
04で示される領域ではコンデンサが形成される。この
コンデンサ2404は電流制御用TFT2403のゲー
トにかかる電圧を保持するためのコンデンサとして機能
する。なお、ドレイン線40は電流供給線(電源線)2
501に接続され、常に一定の電圧が加えられている。As shown in FIG. 21A, the wiring which becomes the gate electrode 37 of the current controlling TFT 2403 has 24
In a region indicated by 04, the region overlaps with the drain line 40 of the current control TFT 2403 via an insulating film. At this time, 24
In a region indicated by 04, a capacitor is formed. The capacitor 2404 functions as a capacitor for holding a voltage applied to the gate of the current control TFT 2403. The drain line 40 is a current supply line (power supply line) 2
501, a constant voltage is always applied.
【0127】スイッチング用TFT2402及び電流制
御用TFT2403の上には第1パッシベーション膜4
1が設けられ、その上に樹脂絶縁膜でなる平坦化膜42
が形成される。平坦化膜42を用いてTFTによる段差
を平坦化することは非常に重要である。後に形成される
EL層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、EL層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。The first passivation film 4 is formed on the switching TFT 2402 and the current control TFT 2403.
And a planarizing film 42 made of a resin insulating film thereon.
Is formed. It is very important to flatten the steps due to the TFT using the flattening film 42. Since an EL layer formed later is extremely thin, poor light emission may be caused by the presence of a step. Therefore, it is desirable that the EL layer be flattened before forming the pixel electrode so that the EL layer can be formed as flat as possible.
【0128】また、43は反射性の高い導電膜でなる画
素電極(EL素子の陰極)であり、電流制御用TFT2
403のドレインに電気的に接続される。画素電極43
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。また、絶縁膜(好ましくは樹脂)で形成されたバン
ク44a、44bにより形成された溝(画素に相当する)
の中に発光層44が形成される。なお、ここでは一画素
しか図示していないが、R(赤)、G(緑)、B(青)
の各色に対応した発光層を作り分けても良い。発光層と
する有機EL材料としてはπ共役ポリマー系材料を用い
る。代表的なポリマー系材料としては、ポリパラフェニ
レンビニレン(PPV)系、ポリビニルカルバゾール
(PVK)系、ポリフルオレン系などが挙げられる。
なお、PPV系有機EL材料としては様々な型のものが
あるが、例えば「H. Shenk, H.Becker, O.Gelsen, E.Kl
uge, W.Kreuder and H.Spreitzer,“Polymers for Ligh
t Emitting Diodes”,Euro Display,Proceedings,1999,
p.33-37」や特開平10−92576号公報に記載され
たような材料を用いれば良い。Reference numeral 43 denotes a pixel electrode (cathode of an EL element) made of a conductive film having high reflectivity.
403 is electrically connected to the drain. Pixel electrode 43
It is preferable to use a low-resistance conductive film such as an aluminum alloy film, a copper alloy film, or a silver alloy film, or a stacked film thereof. Of course, a stacked structure with another conductive film may be employed. A groove (corresponding to a pixel) formed by banks 44a and 44b formed of an insulating film (preferably resin).
The light emitting layer 44 is formed in the inside. Although only one pixel is shown here, R (red), G (green), B (blue)
The light emitting layers corresponding to the respective colors may be separately formed. As the organic EL material for the light emitting layer, a π-conjugated polymer material is used. Typical polymer-based materials include polyparaphenylenevinylene (PPV), polyvinylcarbazole (PVK), and polyfluorene.
There are various types of PPV-based organic EL materials, for example, “H. Shenk, H. Becker, O. Gelsen, E. Kl
uge, W. Kreuder and H. Spreitzer, “Polymers for Ligh
t Emitting Diodes ”, Euro Display, Proceedings, 1999,
p.33-37 "and a material described in JP-A-10-92576 may be used.
【0129】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は30〜150nm
(好ましくは40〜100nm)とすれば良い。但し、以
上の例は発光層として用いることのできる有機EL材料
の一例であって、これに限定する必要はまったくない。
発光層、電荷輸送層または電荷注入層を自由に組み合わ
せてEL層(発光及びそのためのキャリアの移動を行わ
せるための層)を形成すれば良い。例えば、本実施例で
はポリマー系材料を発光層として用いる例を示したが、
低分子系有機EL材料を用いても良い。また、電荷輸送
層や電荷注入層として炭化珪素等の無機材料を用いるこ
とも可能である。これらの有機EL材料や無機材料は公
知の材料を用いることができる。As a specific light emitting layer, cyanopolyphenylenevinylene is used for a red light emitting layer, polyphenylene vinylene is used for a green light emitting layer, and polyphenylenevinylene or polyalkylphenylene is used for a blue light emitting layer. Good. Thickness is 30-150nm
(Preferably 40 to 100 nm). However, the above example is an example of an organic EL material that can be used as a light emitting layer, and there is no need to limit the invention to this.
An EL layer (a layer for performing light emission and carrier movement therefor) may be formed by freely combining a light emitting layer, a charge transport layer, or a charge injection layer. For example, in this embodiment, an example in which a polymer material is used as the light emitting layer has been described.
A low molecular organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer and the charge injection layer. Known materials can be used for these organic EL materials and inorganic materials.
【0130】本実施例では発光層45の上にPEDOT
(ポリチオフェン)またはPAni(ポリアニリン)で
なる正孔注入層46を設けた積層構造のEL層としてい
る。そして、正孔注入層46の上には透明導電膜でなる
陽極47が設けられる。本実施例の場合、発光層45で
生成された光は上面側に向かって(TFTの上方に向か
って)放射されるため、陽極は透光性でなければならな
い。透明導電膜としては酸化インジウムと酸化スズとの
化合物や酸化インジウムと酸化亜鉛との化合物を用いる
ことができるが、耐熱性の低い発光層や正孔注入層を形
成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。In this embodiment, PEDOT is formed on the light emitting layer 45.
The EL layer has a laminated structure in which a hole injection layer 46 made of (polythiophene) or PAni (polyaniline) is provided. An anode 47 made of a transparent conductive film is provided on the hole injection layer 46. In the case of this embodiment, since the light generated in the light emitting layer 45 is emitted toward the upper surface side (toward the upper side of the TFT), the anode must be translucent. As the transparent conductive film, a compound of indium oxide and tin oxide or a compound of indium oxide and zinc oxide can be used; however, it is possible to form after forming a light-emitting layer or a hole-injecting layer with low heat resistance. A material that can form a film at a temperature as low as possible is preferable.
【0131】陽極47まで形成された時点でEL素子2
405が完成する。なお、ここでいうEL素子2405
は、画素電極(陰極)43、発光層45、正孔注入層4
6及び陽極47で形成されたコンデンサを指す。図22
(A)に示すように画素電極43は画素の面積にほぼ一
致するため、画素全体がEL素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可
能となる。When the anode 47 is formed, the EL element 2
405 is completed. Note that the EL element 2405 referred to here
Are the pixel electrode (cathode) 43, the light emitting layer 45, the hole injection layer 4
6 and the anode 47. FIG.
As shown in (A), the pixel electrode 43 substantially matches the area of the pixel, and the entire pixel functions as an EL element. Therefore, the efficiency of light emission is extremely high, and a bright image can be displayed.
【0132】ところで、本実施例では、陽極47の上に
さらに第2パッシベーション膜48を設けている。第2
パッシベーション膜48としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とEL素子と
を遮断することであり、有機EL材料の酸化による劣化
を防ぐ意味と、有機EL材料からの脱ガスを抑える意味
との両方を併せ持つ。これによりEL表示装置の信頼性
が高められる。In the present embodiment, a second passivation film 48 is further provided on the anode 47. Second
As the passivation film 48, a silicon nitride film or a silicon nitride oxide film is preferable. The purpose of this is to shut off the EL element from the outside, and has both the meaning of preventing the organic EL material from being deteriorated due to oxidation and the effect of suppressing outgassing from the organic EL material. Thereby, the reliability of the EL display device is improved.
【0133】以上のように本願発明のEL表示パネルは
図21のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用TFTと、ホットキ
ャリア注入に強い電流制御用TFTとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
EL表示パネルが得られる。As described above, the EL display panel of the present invention has a pixel portion composed of pixels having a structure as shown in FIG. And a TFT. Therefore, an EL display panel having high reliability and capable of displaying a good image can be obtained.
【0134】図20(B)はEL層の構造を反転させた
例を示す。電流制御用TFT2601は図5(B)のp
チャネル型TFT200を用いて形成される。作製プロ
セスは実施例1を参照すれば良い。本実施例では、画素
電極(陽極)50として透明導電膜を用いる。具体的に
は酸化インジウムと酸化亜鉛との化合物でなる導電膜を
用いる。勿論、酸化インジウムと酸化スズとの化合物で
なる導電膜を用いても良い。FIG. 20B shows an example in which the structure of the EL layer is inverted. The current controlling TFT 2601 corresponds to p
It is formed using a channel type TFT 200. Embodiment 1 can be referred to for the manufacturing process. In this embodiment, a transparent conductive film is used as the pixel electrode (anode) 50. Specifically, a conductive film formed using a compound of indium oxide and zinc oxide is used. Needless to say, a conductive film made of a compound of indium oxide and tin oxide may be used.
【0135】そして、絶縁膜でなるバンク51a、51b
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層52が形成される。その上にはカリウム
アセチルアセトネート(acacKと表記される)でな
る電子注入層53、アルミニウム合金でなる陰極54が
形成される。この場合、陰極54がパッシベーション膜
としても機能する。こうしてEL素子2602が形成さ
れる。本実施例の場合、発光層53で発生した光は、矢
印で示されるようにTFTが形成された基板の方に向か
って放射される。本実施例のような構造とする場合、電
流制御用TFT2601はpチャネル型TFTで形成す
ることが好ましい。The banks 51a and 51b made of an insulating film are used.
Is formed, a light emitting layer 52 made of polyvinyl carbazole is formed by applying a solution. An electron injection layer 53 made of potassium acetylacetonate (denoted as acacK) and a cathode made of an aluminum alloy are formed thereon. In this case, the cathode 54 also functions as a passivation film. Thus, an EL element 2602 is formed. In the case of this embodiment, the light generated in the light emitting layer 53 is emitted toward the substrate on which the TFT is formed as indicated by the arrow. In the case of the structure as in this embodiment, it is preferable that the current control TFT 2601 be formed of a p-channel TFT.
【0136】尚、本実施例の構成は、実施例1〜2のT
FTの構成を自由に組み合わせて実施することが可能で
ある。また、実施例9の電子機器の表示部として本実施
例のEL表示パネルを用いることは有効である。The configuration of this embodiment is different from that of the first and second embodiments in that
FT configurations can be implemented in any combination. Further, it is effective to use the EL display panel of this embodiment as the display unit of the electronic device of the ninth embodiment.
【0137】[実施例8]本実施例では、図21(B)に
示した回路図とは異なる構造の画素とした場合の例につ
いて図22に示す。なお、本実施例において、2701
はスイッチング用TFT2702のソース配線、270
3はスイッチング用TFT2702のゲート配線、27
04は電流制御用TFT、2705はコンデンサ、27
06、2708は電流供給線、2707はEL素子とす
る。[Embodiment 8] In this embodiment, FIG. 22 shows an example in which a pixel having a structure different from that of the circuit diagram shown in FIG. 21B is used. In this embodiment, 2701
270 is the source wiring of the switching TFT 2702, 270
3 is a gate wiring of the switching TFT 2702, 27
04 is a current control TFT, 2705 is a capacitor, 27
Reference numerals 06 and 2708 denote current supply lines, and 2707 denotes an EL element.
【0138】図22(A)は、二つの画素間で電流供給
線2706を共通とした場合の例である。即ち、二つの
画素が電流供給線2706を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。FIG. 22A shows an example in which a current supply line 2706 is shared between two pixels. That is, it is characterized in that the two pixels are formed to be line-symmetric with respect to the current supply line 2706. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition.
【0139】また、図22(B)は、電流供給線270
8をゲート配線2703と平行に設けた場合の例であ
る。なお、図22(B)では電流供給線2708とゲー
ト配線2703とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線2708とゲート配線2703とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。FIG. 22B shows a current supply line 270.
8 is provided in parallel with the gate wiring 2703. Note that in FIG. 22B, the current supply line 2708 and the gate wiring 2703 are provided so as not to overlap with each other; however, if both wirings are formed in different layers,
They can be provided so as to overlap with each other via an insulating film. In this case, since the power supply line 2708 and the gate wiring 2703 can share an occupied area, the pixel portion can have higher definition.
【0140】また、図22(C)は、図22(B)の構
造と同様に電流供給線2708をゲート配線2703と
平行に設け、さらに、二つの画素を電流供給線2708
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線2708をゲート配線2703のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。図22
(A)、図22(B)では電流制御用TFT2404の
ゲートにかかる電圧を保持するためにコンデンサ240
5を設ける構造としているが、コンデンサ2405を省
略することも可能である。In FIG. 22C, a current supply line 2708 is provided in parallel with the gate wiring 2703 similarly to the structure of FIG. 22B, and two pixels are connected to the current supply line 2708.
It is characterized in that it is formed so as to be line-symmetric with respect to.
It is also effective to provide the current supply line 2708 so as to overlap with one of the gate wirings 2703. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition. FIG.
22A and 22B, a capacitor 240 is used to hold a voltage applied to the gate of the current controlling TFT 2404.
5 is provided, but the capacitor 2405 can be omitted.
【0141】電流制御用TFT2404として図20
(A)に示すような本願発明のnチャネル型TFTを用
いているため、ゲート絶縁膜を介してゲート電極(と重
なるように設けられたLDD領域を有している。この重
なり合った領域には一般的にゲート容量と呼ばれる寄生
容量が形成されるが、本実施例ではこの寄生容量をコン
デンサ2405の代わりとして積極的に用いる点に特徴
がある。この寄生容量のキャパシタンスは上記ゲート電
極とLDD領域とが重なり合った面積で変化するため、
その重なり合った領域に含まれるLDD領域の長さによ
って決まる。また、図22(A)、(B)、(C)の構
造においても同様にコンデンサ2705を省略すること
は可能である。The current control TFT 2404 shown in FIG.
Since the n-channel TFT of the present invention as shown in FIG. 1A is used, an LDD region is provided so as to overlap with a gate electrode via a gate insulating film. Although a parasitic capacitance generally called a gate capacitance is formed, this embodiment is characterized in that this parasitic capacitance is actively used instead of the capacitor 2405. The capacitance of the parasitic capacitance is determined by the gate electrode and the LDD region. And changes in the area that overlaps,
It is determined by the length of the LDD region included in the overlapping region. In the structures of FIGS. 22A, 22B, and 22C, the capacitor 2705 can be omitted in the same manner.
【0142】尚、本実施例の構成は、実施例1〜2のT
FTの構成を自由に組み合わせて実施することが可能で
ある。また、実施例9の電子機器の表示部として本実施
例のEL表示パネルを用いることは有効である。The structure of this embodiment is different from that of the first and second embodiments in that
FT configurations can be implemented in any combination. Further, it is effective to use the EL display panel of this embodiment as the display unit of the electronic device of the ninth embodiment.
【0143】[実施例9]本実施例では、本発明のTFT
回路によるアクティブマトリクス型液晶表示装置を組み
込んだ半導体装置について図23、図24、図25で説
明する。[Embodiment 9] In this embodiment, the TFT of the present invention is used.
A semiconductor device incorporating an active matrix liquid crystal display device using circuits will be described with reference to FIGS.
【0144】このような半導体装置には、携帯情報端末
(電子手帳、モバイルコンピュータ、携帯電話等)、ビ
デオカメラ、スチルカメラ、パーソナルコンピュータ、
テレビ等が挙げられる。それらの一例を図23と図24
に示す。Such a semiconductor device includes a portable information terminal (electronic notebook, mobile computer, mobile phone, etc.), a video camera, a still camera, a personal computer,
TV and the like. Examples of these are shown in FIGS.
Shown in
【0145】図23(A)は携帯電話であり、本体90
01、音声出力部9002、音声入力部9003、表示
装置9004、操作スイッチ9005、アンテナ900
6から構成されている。本願発明は音声出力部900
2、音声入力部9003、及びアクティブマトリクス基
板を備えた表示装置9004に適用することができる。FIG. 23A shows a portable telephone, and a main body 90.
01, audio output unit 9002, audio input unit 9003, display device 9004, operation switch 9005, antenna 900
6. The present invention is an audio output unit 900
2. The present invention can be applied to a display device 9004 including an audio input unit 9003 and an active matrix substrate.
【0146】図23(B)はビデオカメラであり、本体
9101、表示装置9102、音声入力部9103、操
作スイッチ9104、バッテリー9105、受像部91
06から成っている。本願発明は音声入力部9103、
及びアクティブマトリクス基板を備えた表示装置910
2、受像部9106に適用することができる。FIG. 23B shows a video camera, which includes a main body 9101, a display device 9102, an audio input portion 9103, operation switches 9104, a battery 9105, and an image receiving portion 91.
06. The present invention provides a voice input unit 9103,
910 provided with active matrix substrate
2. It can be applied to the image receiving unit 9106.
【0147】図23(C)はモバイルコンピュータ或い
は携帯型情報端末であり、本体9201、カメラ部92
02、受像部9203、操作スイッチ9204、表示装
置9205で構成されている。本願発明は受像部920
3、及びアクティブマトリクス基板を備えた表示装置9
205に適用することができる。FIG. 23C shows a mobile computer or a portable information terminal.
02, an image receiving section 9203, operation switches 9204, and a display device 9205. The present invention relates to an image receiving unit 920.
3 and display device 9 including active matrix substrate
205 can be applied.
【0148】図23(D)はヘッドマウントディスプレ
イであり、本体9301、表示装置9302、アーム部
9303で構成される。本願発明は表示装置9302に
適用することができる。また、表示されていないが、そ
の他の信号制御用回路に使用することもできる。FIG. 23D shows a head-mounted display, which comprises a main body 9301, a display device 9302, and an arm portion 9303. The present invention can be applied to the display device 9302. Although not shown, it can be used for other signal control circuits.
【0149】図23(E)はリア型プロジェクターであ
り、本体9401、光源9402、表示装置9403、
偏光ビームスプリッタ9404、リフレクター940
5、9406、スクリーン9407で構成される。本発
明は表示装置9403に適用することができる。FIG. 23E shows a rear type projector, which includes a main body 9401, a light source 9402, a display device 9403,
Polarizing beam splitter 9404, reflector 940
5, 9406 and a screen 9407. The invention can be applied to the display device 9403.
【0150】図23(F)は携帯書籍であり、本体95
01、表示装置9502、9503、記憶媒体950
4、操作スイッチ9505、アンテナ9506から構成
されており、ミニディスク(MD)やDVDに記憶され
たデータや、アンテナで受信したデータを表示するもの
である。表示装置9502、9503は直視型の表示装
置であり、本発明はこの適用することができる。FIG. 23F shows a portable book, and a main body 95.
01, display devices 9502 and 9503, storage medium 950
4, comprising an operation switch 9505 and an antenna 9506 for displaying data stored on a mini disk (MD) or a DVD or data received by the antenna. The display devices 9502 and 9503 are direct-view display devices, and the present invention can be applied to this.
【0151】図24(A)はパーソナルコンピュータで
あり、本体9601、画像入力部9602、表示装置9
603、キーボード9604で構成される。FIG. 24A shows a personal computer, which includes a main body 9601, an image input section 9602, and a display device 9.
603 and a keyboard 9604.
【0152】図24(B)はプログラムを記録した記録
媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであ
り、本体9701、表示装置9702、スピーカ部97
03、記録媒体9704、操作スイッチ9705で構成
される。なお、この装置は記録媒体としてDVD(Digi
tal Versatile Disc)、CD等を用い、音楽鑑賞や映画
鑑賞やゲームやインターネットを行うことができる。FIG. 24B shows a player that uses a recording medium (hereinafter, referred to as a recording medium) on which a program is recorded, and includes a main body 9701, a display device 9702, and a speaker unit 97.
03, a recording medium 9704, and operation switches 9705. This device uses a DVD (Digi
(tal Versatile Disc), CDs, etc., to enjoy music, movies, games and the Internet.
【0153】図24(C)はデジタルカメラであり、本
体9801、表示装置9802、接眼部9803、操作
スイッチ9804、受像部(図示しない)で構成され
る。FIG. 24C shows a digital camera, which comprises a main body 9801, a display device 9802, an eyepiece 9803, operation switches 9804, and an image receiving unit (not shown).
【0154】図25(A)はフロント型プロジェクター
であり、表示装置3601、スクリーン3602で構成
される。本発明は表示装置やその他の信号制御回路に適
用することができる。FIG. 25A shows a front type projector, which comprises a display device 3601 and a screen 3602. The present invention can be applied to a display device and other signal control circuits.
【0155】図25(B)はリア型プロジェクターであ
り、本体3701、投射装置3702、ミラー370
3、スクリーン3704で構成される。本発明は表示装
置やその他の信号制御回路に適用することができる。FIG. 25B shows a rear type projector, which includes a main body 3701, a projection device 3702, and a mirror 370.
3. It is composed of a screen 3704. The present invention can be applied to a display device and other signal control circuits.
【0156】なお、図25(C)は、図25(A)及び
図25(B)中における投射装置3601、3702の
構造の一例を示した図である。投射装置3601、37
02は、光源光学系3801、ミラー3802、380
4〜3806、ダイクロイックミラー3803、プリズ
ム3807、液晶表示装置3808、位相差板380
9、投射光学系3810で構成される。投射光学系38
10は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図25(C)中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、IRフィルム等の光学系を設けてもよい。FIG. 25C is a diagram showing an example of the structure of the projection devices 3601 and 3702 in FIGS. 25A and 25B. Projection devices 3601, 37
02 denotes a light source optical system 3801, mirrors 3802, 380
4 to 3806, dichroic mirror 3803, prism 3807, liquid crystal display device 3808, retardation plate 380
9. It is composed of a projection optical system 3810. Projection optical system 38
Reference numeral 10 denotes an optical system including a projection lens. In the present embodiment, an example of a three-plate type is shown, but there is no particular limitation, and for example, a single-plate type may be used. Further, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarizing function, a film for adjusting a phase difference, and an IR film in the optical path indicated by the arrow in FIG. Good.
【0157】また、図25(D)は、図25(C)中に
おける光源光学系3801の構造の一例を示した図であ
る。本実施例では、光源光学系3801は、リフレクタ
ー3811、光源3812、レンズアレイ3813、3
814、偏光変換素子3815、集光レンズ3816で
構成される。なお、図25(D)に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、IRフィルム等の光
学系を設けてもよい。FIG. 25D is a diagram showing an example of the structure of the light source optical system 3801 in FIG. 25C. In this embodiment, the light source optical system 3801 includes a reflector 3811, a light source 3812, a lens array 3813,
814, a polarization conversion element 3815, and a condenser lens 3816. Note that the light source optical system shown in FIG. 25D is an example and is not particularly limited. For example, a practitioner may appropriately provide an optical system such as an optical lens, a film having a polarizing function, a film for adjusting a phase difference, and an IR film in the light source optical system.
【0158】また、本発明はその他にも、イメージセン
サやEL型表示素子に適用することも可能である。この
ように、本願発明の適用範囲はきわめて広く、あらゆる
分野の電子機器に適用することが可能である。In addition, the present invention can be applied to an image sensor and an EL display device. As described above, the applicable range of the present invention is extremely wide, and the present invention can be applied to electronic devices in all fields.
【0159】[実施例10]実施例1において示す第1の
エッチング処理と第2のエッチング処理は、ゲート電極
の形成を前提としてW、Ta、Ti、Moから選ばれた
元素、またはこれらの元素を組み合わせた合金から成る
導電膜を対象とするものである。エッチングにおいて
は、対象とする導電膜のエッチング速度と、下地にある
絶縁膜との選択比を特に考慮する必要がある。選択比が
小さいと、選択加工が困難となり、所望のTFTを形成
することができなくなる。[Embodiment 10] In the first etching process and the second etching process shown in Embodiment 1, the elements selected from W, Ta, Ti, and Mo on the assumption that the gate electrode is formed, or these elements are used. It is intended for a conductive film made of an alloy obtained by combining the above. In the etching, it is necessary to particularly consider the etching rate of the target conductive film and the selectivity of the underlying insulating film. If the selectivity is small, the selective processing becomes difficult, and a desired TFT cannot be formed.
【0160】エッチング速度の評価は、ガラス基板上に
W膜または酸化窒化シリコン膜を形成した試料を用いて
行った。マスクを形成するレジストは1500nmの厚
さに形成し、そのエッチング速度も評価した。エッチン
グはICPエッチング装置を用いて行い、エッチングガ
スとしてCF4とCl2の混合ガスを用いた場合(条件
1)と、CF4とCl2とO2の混合ガスを用いた場合
(条件2)について調べた。表1にその結果を示す。Evaluation of the etching rate was performed using a sample in which a W film or a silicon oxynitride film was formed on a glass substrate. The resist forming the mask was formed to a thickness of 1500 nm, and the etching rate was also evaluated. Etching is performed using an ICP etching apparatus, and a mixed gas of CF 4 and Cl 2 is used as an etching gas (condition 1), and a mixed gas of CF 4 , Cl 2 and O 2 is used (condition 2). Was examined. Table 1 shows the results.
【0161】[0161]
【表1】 [Table 1]
【0162】表2はエッチング時間に対する酸化窒化シ
リコン膜の膜厚の減少量を示す。エッチングは上記と同
様に条件1と条件2を比較した。試料はガラス基板上に
30nmのシリコン膜と200nmの酸化窒化シリコン
膜を積層させたものを用いた。同様に、図26にエッチ
ング時間に対する膜厚の減少量のグラフを示す。Table 2 shows the amount of decrease in the thickness of the silicon oxynitride film with respect to the etching time. As for the etching, the conditions 1 and 2 were compared in the same manner as described above. A sample in which a 30-nm silicon film and a 200-nm silicon oxynitride film were stacked over a glass substrate was used. Similarly, FIG. 26 shows a graph of the amount of decrease in the film thickness with respect to the etching time.
【0163】[0163]
【表2】 [Table 2]
【0164】表1と表2の結果において、エッチングガ
スにO2が添加されている方がW膜のエッチング速度が
速くなり、酸化窒化シリコン膜のエッチング速度は低下
している。即ち、下地との選択比が向上していることを
示している。W膜のエッチング速度が向上するのは、O
2の添加によりフッ素ラジカルの量が多くなるためであ
る。また、酸化窒化シリコン膜のエッチング速度が低下
するのは、O2の添加によりレジストの成分である炭素
が酸素と結合しCO2が形成され、炭素の量が減少する
ので酸化窒化シリコン膜のエッチング速度が低下するも
のと考えることができる。In the results of Tables 1 and 2, when O 2 is added to the etching gas, the etching rate of the W film is higher and the etching rate of the silicon oxynitride film is lower. In other words, this indicates that the selectivity with respect to the base is improved. The increase in the etching rate of the W film is caused by the O
This is because the addition of 2 increases the amount of fluorine radicals. Also, the etching rate of the silicon oxynitride film decreases because the addition of O2 combines carbon, which is a component of the resist, with oxygen to form CO2, and the amount of carbon decreases. It can be considered to decrease.
【0165】エッチングにより加工される導電膜の形状
は走査電子顕微鏡(SEM)により観察した。評価した
試料は、ガラス基板上に200nmの酸化窒化シリコン
膜、400nmのW膜が形成されているものを用いた。
第1のエッチング処理(テーパーエッチング)は、エッ
チング用ガスにCl2を30SCCMとCF4を30SCCM流
し、1Paの圧力で3.2W/cm2のRF(13.56MHz)電力
を投入し、基板側(試料ステージ)にも224mW/cm2の
RF(13.56MHz)電力を投入して行った。図27にこの
条件でエッチング処理を行って得られる試料の断面形状
をSEMにより観察した結果を示している。W膜の端部
に形成されるテーパー部の角度は約30度となってい
る。The shape of the conductive film processed by etching was observed with a scanning electron microscope (SEM). As a sample evaluated, a 200-nm-thick silicon oxynitride film and a 400-nm W film formed on a glass substrate were used.
In the first etching process (taper etching), Cl 2 gas flows at 30 SCCM and CF 4 gas flows at 30 SCCM, an RF (13.56 MHz) power of 3.2 W / cm 2 is applied at a pressure of 1 Pa, and the substrate side ( 224 mW / cm 2 RF (13.56 MHz) power was also applied to the sample stage. FIG. 27 shows the result of observing the cross-sectional shape of a sample obtained by performing an etching process under these conditions by SEM. The angle of the tapered portion formed at the end of the W film is about 30 degrees.
【0166】その後、上記条件1と条件2により第2の
エッチング処理(異方性エッチング)を行い比較評価し
た。図28は条件1により処理された試料、また図29
は条件2により処理された試料をSEMにより観察した
結果を示す。図28、図29共に同じ形状が得られてい
る。但し、CF4とCl2の混合ガスにO2を加えること
によりW膜のエッチング速度並びにレジストのエッチン
グ速度が向上するので、図29に示す条件2で形成され
た試料の方が細くなっている。しかし、酸化窒化シリコ
ン膜の膜厚の減少量から見ると、条件2の方が少なく選
択加工する上で優れていると判断することができる。Thereafter, a second etching process (anisotropic etching) was performed under the above conditions 1 and 2, and a comparative evaluation was performed. FIG. 28 shows a sample treated under the condition 1, and FIG.
Shows the result of observing the sample treated under the condition 2 by SEM. 28 and 29, the same shape is obtained. However, since the etching rate of the W film and the etching rate of the resist are improved by adding O 2 to the mixed gas of CF 4 and Cl 2 , the sample formed under the condition 2 shown in FIG. 29 is thinner. . However, from the viewpoint of the decrease in the thickness of the silicon oxynitride film, it can be determined that the condition 2 is smaller and is superior in performing selective processing.
【0167】以上のような実験結果から、第1のエッチ
ング処理と第2のエッチング処理において、エッチング
ガスとしてCF4とCl2とO2の混合ガスを採用するこ
とができる。このようなエッチングガスを選択したとし
ても、テーパーエッチングとするか、異方性エッチング
とするかは基板側に印加するバイアス電力の制御により
行うことができる。From the above experimental results, it is possible to use a mixed gas of CF 4 , Cl 2 and O 2 as an etching gas in the first etching process and the second etching process. Even if such an etching gas is selected, whether to perform taper etching or anisotropic etching can be performed by controlling the bias power applied to the substrate side.
【0168】実際のTFTにおいてLDDの設計は、W
膜の膜厚と、第1のエッチング処理によるテーパー角θ
1と、第2のエッチング処理によるレジストのエッチン
グ量から見積もることができる。例えば、図2におい
て、W膜の厚さが400nmである場合、第1のエッチ
ング処理により形成されるテーバー部の角度θ1が30
度とすると、第2の不純物領域(A)1012のチャネ
ル長方向の長さは700nmとなる。第2のエッチング
処理によるレジストの減少量は表2より94nm/mi
nであるのでそれを考慮すると825nmのLDD(Lo
ff)が形成されると見積もることができる。実際には膜
厚やエッチング速度に多少のばらつきがあるので、多少
の増減はあるが、このようなエッチング処理により約1
μmのLDDを形成することができる。In the actual TFT, the design of the LDD is W
Film thickness and taper angle θ by the first etching process
1 and the amount of etching of the resist by the second etching process. For example, in FIG. 2, when the thickness of the W film is 400 nm, the angle θ1 of the Taber portion formed by the first etching process is 30 °.
In this case, the length of the second impurity region (A) 1012 in the channel length direction is 700 nm. According to Table 2, the amount of reduction of the resist by the second etching treatment is 94 nm / mi.
n, the LDD of 825 nm (Lo
It can be estimated that ff) is formed. Actually, there is some variation in the film thickness and the etching rate, so there is a slight increase or decrease.
μm LDDs can be formed.
【0169】図30は第1のエッチング処理として表2
の条件を採用し、第2のエッチング処理として表2の条
件を採用して作製されたTFTのゲート電圧(Vg)対
ドレイン電流(Id)特性を示す。TFTの寸法はチャ
ネル長7.5μm、チャネル幅8μmであり、LDD(L
off)は1μmが見積もられている。図30はnチャネル
型TFTの特性を示し、LDD(Loff)によりゲート
電圧−4.5V、ドレイン電圧14Vの時のオフ電流は
6.5pAが得られている。FIG. 30 shows Table 2 as the first etching process.
The gate voltage (Vg) -drain current (Id) characteristics of the TFT manufactured by adopting the condition of Table 2 and adopting the condition of Table 2 as the second etching process are shown. The dimensions of the TFT are 7.5 μm in channel length and 8 μm in channel width, and the LDD (L
off) is estimated to be 1 μm. FIG. 30 shows the characteristics of an n-channel TFT. An off-current of 6.5 pA at a gate voltage of -4.5 V and a drain voltage of 14 V is obtained by LDD (Loff).
【0170】[0170]
【発明の効果】本発明を用いることで、同一の基板上に
複数の機能回路が形成された半導体装置(ここでは具体
的には電気光学装置)において、その機能回路が要求す
る仕様に応じて適切な性能のTFTを配置することが可
能となり、その動作特性を大幅に向上させることができ
る。According to the present invention, in a semiconductor device having a plurality of functional circuits formed on the same substrate (specifically, an electro-optical device in this case) according to the specifications required by the functional circuits. It is possible to arrange TFTs having appropriate performance, and the operating characteristics thereof can be greatly improved.
【0171】本発明の半導体装置の作製方法に従えば、
駆動回路部のpチャネル型TFT、nチャネル型TFT
および画素TFTをゲート電極と一部が重なるLDD構
造としたアクティブマトリクス基板を5枚のフォトマス
クで製造することができ、LDD領域の一導電型の不純
物元素の濃度を適したものとすることができる。このよ
うなアクティブマトリクス基板から反射型の液晶表示装
置を作製することができる。また、同工程に従えば透過
型の液晶表示装置を6枚のフォトマスクで製造すること
ができる。According to the method for manufacturing a semiconductor device of the present invention,
P-channel TFT and N-channel TFT for drive circuit
In addition, an active matrix substrate having an LDD structure in which a pixel TFT partially overlaps with a gate electrode can be manufactured with five photomasks, and the concentration of one conductivity type impurity element in an LDD region can be adjusted to be appropriate. it can. A reflective liquid crystal display device can be manufactured from such an active matrix substrate. Further, according to this step, a transmission type liquid crystal display device can be manufactured with six photomasks.
【0172】本発明の半導体装置の作製方法に従えば、
ゲート電極を耐熱性導電性材料で形成し、ゲート配線を
低抵抗導電性材料で形成したTFTにおいて、駆動回路
部のpチャネル型TFT、nチャネル型TFTおよび画
素TFTをゲート電極と重なるLDD構造としたアクテ
ィブマトリクス基板を6枚のフォトマスクで製造するこ
とができ、このようなアクティブマトリクス基板から反
射型の液晶表示装置を作製することができる。また、同
工程に従えば、透過型の液晶表示装置を7枚のフォトマ
スクで製造することができる。According to the method for manufacturing a semiconductor device of the present invention,
The gate electrode is formed of a heat-resistant conductive material, and the gate wiring is formed of a low-resistance conductive material. The manufactured active matrix substrate can be manufactured with six photomasks, and a reflection-type liquid crystal display device can be manufactured from such an active matrix substrate. Further, according to this step, a transmission type liquid crystal display device can be manufactured with seven photomasks.
【図1】 本発明のTFTの作製方法を説明する図。FIG. 1 illustrates a method for manufacturing a TFT of the present invention.
【図2】 図1に対応したLDD領域の不純物元素の濃
度分布を説明する図。FIG. 2 is a diagram illustrating a concentration distribution of an impurity element in an LDD region corresponding to FIG.
【図3】 画素TFT、駆動回路のTFTの作製工程を
示す断面図。FIG. 3 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図4】 画素TFT、駆動回路のTFTの作製工程を
示す断面図。FIG. 4 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図5】 画素TFT、駆動回路のTFTの作製工程を
示す断面図。FIG. 5 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図6】 画素TFT、駆動回路のTFTの作製工程を
示す断面図。FIG. 6 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図7】 駆動回路のTFTと画素TFTの構造を示す
上面図。FIG. 7 is a top view illustrating a structure of a TFT and a pixel TFT of a driving circuit.
【図8】 駆動回路のTFTと画素TFTの構造を示す
断面図。FIG. 8 is a cross-sectional view illustrating a structure of a TFT and a pixel TFT of a driving circuit.
【図9】 駆動回路のTFTの構成を示す断面図。FIG. 9 is a cross-sectional view illustrating a structure of a TFT of a driver circuit.
【図10】 画素TFTの構成を示す断面図。FIG. 10 is a cross-sectional view illustrating a configuration of a pixel TFT.
【図11】 画素部の画素を示す上面図。FIG. 11 is a top view illustrating pixels in a pixel portion.
【図12】 結晶質半導体層の作製工程を示す断面図。FIG. 12 is a cross-sectional view illustrating a manufacturing process of a crystalline semiconductor layer.
【図13】 画素TFT、駆動回路のTFTの作製工程
を示す断面図。FIG. 13 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図14】 アクティブマトリクス型液晶表示装置の作
製工程を示す断面図。FIG. 14 is a cross-sectional view illustrating a manufacturing process of an active matrix liquid crystal display device.
【図15】 液晶表示装置の入出力端子、配線、回路配
置、スペーサ、シール剤の配置を説明する上面図。FIG. 15 is a top view illustrating input / output terminals, wiring, circuit arrangement, spacers, and sealants of a liquid crystal display device.
【図16】 液晶表示装置の構造を示す斜視図。FIG. 16 is a perspective view illustrating a structure of a liquid crystal display device.
【図17】 結晶質半導体層の作製工程を示す断面図。FIG. 17 is a cross-sectional view illustrating a manufacturing step of a crystalline semiconductor layer.
【図18】 アクティブマトリクス型表示装置の回路構
成を説明するブロック図。FIG. 18 is a block diagram illustrating a circuit configuration of an active matrix display device.
【図19】 EL表示装置の構造を示す上面図及び断面
図。19A and 19B are a top view and a cross-sectional view illustrating a structure of an EL display device.
【図20】 EL表示装置の画素部の断面図。FIG. 20 is a cross-sectional view of a pixel portion of an EL display device.
【図21】 EL表示装置の画素部の上面図と回路図。21A and 21B are a top view and a circuit diagram of a pixel portion of an EL display device.
【図22】 EL表示装置の画素部の回路図の例。FIG. 22 is an example of a circuit diagram of a pixel portion of an EL display device.
【図23】 半導体装置の一例を示す図。FIG 23 illustrates an example of a semiconductor device.
【図24】 半導体装置の一例を示す図。FIG 24 illustrates an example of a semiconductor device.
【図25】 投影型液晶表示装置の構成を示す図。FIG. 25 illustrates a configuration of a projection type liquid crystal display device.
【図26】 エッチング時間と酸化窒化シリコン膜の膜
厚の減少量を示すグラフ。FIG. 26 is a graph showing the etching time and the amount of decrease in the thickness of the silicon oxynitride film.
【図27】 第1のエッチング処理により加工されるW
膜の断面形状を示すSEM像。FIG. 27 shows W processed by a first etching process.
SEM image showing the cross-sectional shape of the film.
【図28】 CF4とCl2の混合ガスを用いた第2のエ
ッチング処理により加工されるW膜の断面形状を示すS
EM像。FIG. 28 is a diagram showing S showing a cross-sectional shape of a W film processed by a second etching process using a mixed gas of CF 4 and Cl 2.
EM image.
【図29】 CF4とCl2とO2の混合ガスを用いた第
2のエッチング処理により加工されるW膜の断面形状を
示すSEM像。FIG. 29 is an SEM image showing a cross-sectional shape of a W film processed by a second etching process using a mixed gas of CF 4 , Cl 2, and O 2 .
【図30】 TFTの静特性を示すグラフ。FIG. 30 is a graph showing static characteristics of a TFT.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 616A 617K ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/78 616A 617K
Claims (12)
た絶縁膜と、該絶縁膜の上にテーパー部を有するゲート
電極とを有する半導体装置において、前記半導体層は、
チャネル形成領域と、一導電型の不純物元素を含むソー
ス領域またはドレイン領域を形成する第1の不純物領域
と、該チャネル形成領域に接しLDD領域を形成する第
2の不純物領域を有し、前記第2の不純物領域の一部は
ゲート電極と重ねて設けられ、該第2の不純物領域に含
まれる前記一導電型の不純物元素の濃度は、前記チャネ
ル形成領域から遠ざかるにつれて高くなることを特徴と
する半導体装置。In a semiconductor device having a semiconductor layer, an insulating film formed in contact with the semiconductor layer, and a gate electrode having a tapered portion on the insulating film, the semiconductor layer includes
A channel formation region, a first impurity region forming a source region or a drain region containing an impurity element of one conductivity type, and a second impurity region in contact with the channel formation region and forming an LDD region; Part of the second impurity region is provided so as to overlap with the gate electrode, and the concentration of the one-conductivity-type impurity element included in the second impurity region increases as the distance from the channel formation region increases. Semiconductor device.
導体装置において、前記nチャネル型薄膜トランジスタ
は、半導体層と、該半導体層に接して形成された絶縁膜
と、該絶縁膜の上にテーパー部を有するゲート電極とを
有し、前記半導体層は、チャネル形成領域と、一導電型
の不純物元素を含むソース領域またはドレイン領域を形
成する第1の不純物領域と、該チャネル形成領域に接し
LDD領域を形成する第2の不純物領域を有し、前記第
2の不純物領域の一部はゲート電極と重ねて設けられ、
該第2の不純物領域に含まれる前記一導電型の不純物元
素の濃度は、前記チャネル形成領域から遠ざかるにつれ
て高くなることを特徴とする半導体装置。2. A semiconductor device having an n-channel thin film transistor, wherein the n-channel thin film transistor has a semiconductor layer, an insulating film formed in contact with the semiconductor layer, and a gate having a tapered portion on the insulating film. An electrode, and the semiconductor layer forms a channel formation region, a first impurity region forming a source or drain region containing an impurity element of one conductivity type, and an LDD region in contact with the channel formation region. A second impurity region, a part of the second impurity region is provided so as to overlap with a gate electrode,
The semiconductor device according to claim 1, wherein a concentration of the one-conductivity-type impurity element included in the second impurity region increases as the distance from the channel formation region increases.
ル型薄膜トランジスタを有する半導体装置において、前
記nチャネル型薄膜トランジスタと前記pチャネル型薄
膜トランジスタは、それぞれ半導体層と該半導体層に接
して形成された絶縁膜と該絶縁膜の上にテーパー部を有
するゲート電極とを有し、前記nチャネル型薄膜トラン
ジスタの半導体層は、チャネル形成領域と、一導電型の
不純物元素を含むソース領域またはドレイン領域を形成
する第1の不純物領域と、該チャネル形成領域に接しL
DD領域を形成する第2の不純物領域を有し、前記第2
の不純物領域の一部はゲート電極と重ねて設けられ、該
第2の不純物領域に含まれる前記一導電型の不純物元素
の濃度は、前記チャネル形成領域から遠ざかるにつれて
高くなり、前記pチャネル型薄膜トランジスタの半導体
層は、チャネル形成領域と、ソース領域またはドレイン
領域を形成する第3の不純物領域と、該チャネル形成領
域に接しLDD領域を形成する第4の不純物領域を有
し、前記第3の不純物領域と第4の不純物領域とには、
前記一導電型の不純物元素と一導電型とは逆の導電型の
不純物元素を含むことを特徴とする半導体装置。3. A semiconductor device having an n-channel thin film transistor and a p-channel thin film transistor, wherein the n-channel thin film transistor and the p-channel thin film transistor each include a semiconductor layer and an insulating film formed in contact with the semiconductor layer. A gate electrode having a tapered portion over the insulating film, wherein the semiconductor layer of the n-channel thin film transistor forms a channel formation region and a source region or a drain region containing an impurity element of one conductivity type; L in contact with the impurity region and the channel formation region.
A second impurity region forming a DD region;
A part of the impurity region is provided so as to overlap with the gate electrode, and the concentration of the one conductivity type impurity element contained in the second impurity region increases as the distance from the channel formation region increases, and the p-channel thin film transistor The semiconductor layer has a channel formation region, a third impurity region forming a source region or a drain region, and a fourth impurity region in contact with the channel formation region and forming an LDD region. The region and the fourth impurity region include:
A semiconductor device comprising the one conductivity type impurity element and an impurity element having a conductivity type opposite to the one conductivity type.
画素部の各画素に設けられる少なくとも一つの薄膜トラ
ンジスタは、半導体層と、該半導体層に接して形成され
た絶縁膜と、該絶縁膜の上にテーパー部を有するゲート
電極とを有し、前記半導体層は、チャネル形成領域と、
一導電型の不純物元素を含むソース領域またはドレイン
領域を形成する第1の不純物領域と、該チャネル形成領
域に接しLDD領域を形成する第2の不純物領域を有
し、前記第2の不純物領域の一部はゲート電極と重ねて
設けられ、該第2の不純物領域に含まれる前記一導電型
の不純物元素の濃度は、前記チャネル形成領域から遠ざ
かるにつれて高くなることを特徴とする半導体装置。4. A semiconductor device having a pixel portion, wherein at least one thin film transistor provided in each pixel of the pixel portion includes a semiconductor layer, an insulating film formed in contact with the semiconductor layer, and a thin film transistor on the insulating film. And a gate electrode having a tapered portion, wherein the semiconductor layer has a channel formation region,
A first impurity region forming a source region or a drain region containing an impurity element of one conductivity type; and a second impurity region forming an LDD region in contact with the channel formation region; A semiconductor device in which a part is provided so as to overlap with a gate electrode, and a concentration of the one-conductivity-type impurity element included in the second impurity region increases as the distance from the channel formation region increases.
いて、前記テーパー部を有するゲート電極のテーパー部
の角度は、30度〜60度であることを特徴とする半導
体装置。5. The semiconductor device according to claim 1, wherein an angle of the tapered portion of the gate electrode having the tapered portion is 30 degrees to 60 degrees.
いて、前記テーパー部を有するゲート電極は、タングス
テン、タンタル、チタンから選ばれた元素、または前記
元素を成分とする化合物或いは合金であることを特徴と
する半導体装置。6. The gate electrode according to claim 1, wherein the gate electrode having the tapered portion is made of an element selected from tungsten, tantalum, and titanium, or a compound or alloy containing the element as a component. A semiconductor device, comprising:
と、前記絶縁膜上に導電層を形成する第2の工程と、前
記導電層を選択的にエッチングして第1のテーパー形状
を有する導電層を形成する第3の工程と、前記第3の工
程の後に一導電型の不純物元素を前記半導体層にドーピ
ングする第4の工程と、前記第1のテーパー形状を有す
る導電層を選択的にエッチングして第2のテーパー形状
を有する導電層を形成する第5の工程と、前記第5の工
程の後に一導電型の不純物元素を前記半導体層にドーピ
ングする第6の工程と、を有し、前記第6の工程でドー
ピングする一導電型の不純物元素の濃度は、前記第4の
工程でドーピングする一導電型の不純物元素の濃度より
も低いことを特徴とする半導体装置の作製方法。7. A first step of forming an insulating film on a semiconductor layer, a second step of forming a conductive layer on the insulating film, and a first taper by selectively etching the conductive layer. A third step of forming a conductive layer having a shape, a fourth step of doping the semiconductor layer with an impurity element of one conductivity type after the third step, and a conductive layer having the first tapered shape A second step of selectively etching a conductive layer having a second tapered shape, and a sixth step of doping the semiconductor layer with an impurity element of one conductivity type after the fifth step. Wherein the concentration of the one conductivity type impurity element doped in the sixth step is lower than the concentration of the one conductivity type impurity element doped in the fourth step. Production method.
導体装置の作製方法において、前記nチャネル型薄膜ト
ランジスタを形成する半導体層上に絶縁膜を形成する第
1の工程と、前記絶縁膜上に導電層を形成する第2の工
程と、前記導電層を選択的にエッチングして第1のテー
パー形状を有する導電層を形成する第3の工程と、前記
第3の工程の後に一導電型の不純物元素を前記半導体層
にドーピングする第4の工程と、前記第1のテーパー形
状を有する導電層を選択的にエッチングして第2のテー
パー形状を有する導電層を形成する第5の工程と、前記
第5の工程の後に一導電型の不純物元素を前記半導体層
にドーピングする第6の工程と、を有し、前記第6の工
程でドーピングする一導電型の不純物元素の濃度は、前
記第4の工程でドーピングする一導電型の不純物元素の
濃度よりも低いことを特徴とする半導体装置の作製方
法。8. A method for manufacturing a semiconductor device having an n-channel thin film transistor, comprising: a first step of forming an insulating film on a semiconductor layer forming the n-channel thin film transistor; and forming a conductive layer on the insulating film. A second step of selectively etching the conductive layer to form a conductive layer having a first tapered shape, and removing the one conductivity type impurity element after the third step. A fourth step of doping the semiconductor layer, a fifth step of selectively etching the conductive layer having the first tapered shape to form a conductive layer having the second tapered shape, A sixth step of doping the semiconductor layer with an impurity element of one conductivity type after the step, wherein the concentration of the impurity element of one conductivity type doped in the sixth step is the same as that of the fourth step. Do The method for manufacturing a semiconductor device, characterized in that is lower than the concentration of the impurity element imparting one conductivity type to ping.
ル型薄膜トランジスタを有する半導体装置において、前
記nチャネル型薄膜トランジスタとpチャネル型薄膜ト
ランジスタを形成するそれぞれの半導体層上に絶縁膜を
形成する第1の工程と、前記絶縁膜上に導電層を形成す
る第2の工程と、前記導電層を選択的にエッチングして
第1のテーパー形状を有する導電層を形成する第3の工
程と、前記第3の工程の後に一導電型の不純物元素を前
記半導体層にドーピングする第4の工程と、前記第1の
テーパー形状を有する導電層を選択的にエッチングして
第2のテーパー形状を有する導電層を形成する第5の工
程と、前記第5の工程の後に一導電型の不純物元素を前
記半導体層にドーピングする第6の工程と、前記第6の
工程の後にpチャネル型薄膜トランジスタの半導体層に
一導電型とは逆の導電型の不純物元素をドーピングする
第7の工程と、を有し、前記第6の工程でドーピングす
る一導電型の不純物元素の濃度は、前記第4の工程でド
ーピングする一導電型の不純物元素の濃度よりも低いこ
とを特徴とする半導体装置の作製方法。9. A semiconductor device having an n-channel thin film transistor and a p-channel thin film transistor, wherein a first step of forming an insulating film on each of the semiconductor layers forming the n-channel thin film transistor and the p-channel thin film transistor; A second step of forming a conductive layer on the insulating film; a third step of selectively etching the conductive layer to form a conductive layer having a first tapered shape; A fourth step of later doping the semiconductor layer with an impurity element of one conductivity type, and a step of selectively etching the conductive layer having the first tapered shape to form a conductive layer having a second tapered shape. Step 5, a sixth step of doping the semiconductor layer with an impurity element of one conductivity type after the fifth step, and a p-channel after the sixth step. And a seventh step of doping a semiconductor layer of the semiconductor thin film transistor with an impurity element of a conductivity type opposite to the one conductivity type, wherein a concentration of the one conductivity type impurity element doped in the sixth step is: A method for manufacturing a semiconductor device, characterized in that the concentration is lower than the concentration of one conductivity type impurity element doped in the fourth step.
おいて、前記画素部の各画素に設けられる薄膜トランジ
スタを形成する半導体層上に絶縁膜を形成する第1の工
程と、前記絶縁膜上に導電層を形成する第2の工程と、
前記導電層を選択的にエッチングして第1のテーパー形
状を有する導電層を形成する第3の工程と、前記第3の
工程の後に一導電型の不純物元素を前記半導体層にドー
ピングする第4の工程と、前記第1のテーパー形状を有
する導電層を選択的にエッチングして第2のテーパー形
状を有する導電層を形成する第5の工程と、前記第5の
工程の後に一導電型の不純物元素を前記半導体層にドー
ピングする第6の工程と、を有し、前記第6の工程でド
ーピングする一導電型の不純物元素の濃度は、前記第4
の工程でドーピングする一導電型の不純物元素の濃度よ
りも低いことを特徴とする半導体装置の作製方法。10. A method for manufacturing a semiconductor device having a pixel portion, comprising: a first step of forming an insulating film on a semiconductor layer forming a thin film transistor provided in each pixel of the pixel portion; A second step of forming a layer;
A third step of selectively etching the conductive layer to form a conductive layer having a first tapered shape; and a fourth step of doping the semiconductor layer with an impurity element of one conductivity type after the third step. A step of selectively etching the conductive layer having the first tapered shape to form a conductive layer having the second tapered shape; and a step of forming one conductive type after the fifth step. And a sixth step of doping the semiconductor layer with an impurity element. The concentration of the one conductivity type impurity element doped in the sixth step is the fourth
A method for manufacturing a semiconductor device, characterized in that the concentration is lower than the concentration of one conductivity type impurity element doped in the step (d).
において、前記テーパー部を有するゲート電極のテーパ
ー部の角度は、30度〜60度で形成することを特徴と
する半導体装置の作製方法。11. The manufacturing method of a semiconductor device according to claim 7, wherein the angle of the tapered portion of the gate electrode having the tapered portion is 30 degrees to 60 degrees. Method.
において、前記テーパー部を有するゲート電極は、タン
グステン、タンタル、チタンから選ばれた元素、または
前記元素を成分とする化合物或いは合金で形成すること
を特徴とする半導体装置の作製方法。12. The gate electrode according to claim 7, wherein the gate electrode having the tapered portion is made of an element selected from tungsten, tantalum, and titanium, or a compound or alloy containing the element as a component. A method for manufacturing a semiconductor device, which is formed.
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