JP2000232227A - Manufacture of thin film transistor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
の製造方法に係り、特に、光電流および正孔電流を減少
させることができる薄膜トランジスタの製造方法に関す
る。The present invention relates to a method of manufacturing a thin film transistor, and more particularly, to a method of manufacturing a thin film transistor capable of reducing a photocurrent and a hole current.
【０００２】[0002]
【従来の技術】図１（ａ）〜（ｃ）、図２（ｄ）および
（ｅ）は、公知の薄膜トランジスタ製造方法の各工程を
描いた断面図である。公知の薄膜トランジスタの製造方
法は、ガラス基板１上に薄膜トランジスタ１０（図２
（ｅ）を参照）を製造するために使用される方法で、大
きく次の各工程に分けることができる。2. Description of the Related Art FIGS. 1 (a) to 1 (c), 2 (d) and 2 (e) are cross-sectional views showing steps of a known method for manufacturing a thin film transistor. A known method of manufacturing a thin film transistor includes a thin film transistor 10 (FIG.
(See (e)), which can be roughly divided into the following steps.
【０００３】（１） まず、図１（ａ）に示すように、
ガラス基板１上の既定位置上に金属層１１０を形成し、
薄膜トランジスタ１０のゲートとする。(1) First, as shown in FIG.
Forming a metal layer 110 on a predetermined position on the glass substrate 1;
The gate of the thin film transistor 10 is used.
【０００４】（２） 次に、図１（ｂ）に示すように、
ガラス基板１およびゲート１１０の上にゲート絶縁層１
２０を形成する。(2) Next, as shown in FIG.
Gate insulating layer 1 on glass substrate 1 and gate 110
20 is formed.
【０００５】（３）次に、図１（ｃ）に示すように、ゲ
ート１１０上のゲート絶縁層１２０の上に、非晶質シリ
コンから成るアクティブ層１３０およびｎ＋ 不純物拡
散層１３２を順に形成し、アクティブ層１３０を薄膜ト
ランジスタ１０のチャネル領域とする。(3) Next, as shown in FIG. 1C, an active layer 130 made of amorphous silicon and an n + impurity diffusion layer 132 are sequentially formed on the gate insulating layer 120 on the gate 110. Then, the active layer 130 is used as a channel region of the thin film transistor 10.
【０００６】（４）次に、図２（ｄ）に示すように、ゲ
ート絶縁層１２０およびｎ＋ 不純物拡散層１３２の上
に第２の金属層１４０を形成する。(4) Next, as shown in FIG. 2D, a second metal layer 140 is formed on the gate insulating layer 120 and the n + impurity diffusion layer 132.
【０００７】（５）次に、図２（ｅ）に示すように、第
２の金属層１４０およびｎ＋ 不純物拡散層１３２をエ
ッチングし、薄膜トランジスタ１０のソースおよびドレ
イン１５０を形成する。(5) Next, as shown in FIG. 2E, the second metal layer 140 and the n + impurity diffusion layer 132 are etched to form the source and drain 150 of the thin film transistor 10.
【０００８】しかしながら、このような公知の製造方法
により製造された薄膜トランジスタは、バイアス電圧を
かけた場合に、アクティブ部分１３０から電極１５０に
直接正孔が流れ込み、大きな正孔電流を生じる。However, in a thin film transistor manufactured by such a known manufacturing method, when a bias voltage is applied, holes flow directly from the active portion 130 to the electrode 150, and a large hole current is generated.
【０００９】図３は、別の例による公知の薄膜トランジ
スタの断面を描いたもので、図中、図１および図２と同
様かまたは相対応する部分には同じ符号を付し、その説
明の重複を避けている。図３では、アクティブ層１３０
をゲート１１０からはみ出させることにより、上述した
ような正孔電流の発生の減少を図っているが、一方では
ガラス基板１からの光の照射を受けるため、大きな光電
流を生じてしまう。FIG. 3 shows a cross section of a known thin film transistor according to another example. In the drawing, the same or corresponding parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and the description thereof will be repeated. Are avoiding. In FIG. 3, the active layer 130
Is made to protrude from the gate 110 to reduce the generation of the hole current as described above, but on the other hand, the light irradiation from the glass substrate 1 causes a large photocurrent.
【００１０】[0010]
【発明が解決しようとする課題】本発明は、上述した問
題点を解決するため、ガラス基板などの透明基板上に薄
膜トランジスタを製造する場合に適用でき、且つ光電流
および正孔電流を減少させることができる薄膜トランジ
スタの製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention is intended to solve the above-mentioned problems, and can be applied to the case of manufacturing a thin film transistor on a transparent substrate such as a glass substrate, and to reduce photocurrent and hole current. It is an object of the present invention to provide a method for manufacturing a thin film transistor that can perform the above method.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る薄膜トランジスタの製造方法は、透明
基板上に薄膜トランジスタを製造する方法であって、前
記透明基板上の既定位置上に、第１の導電層を形成し、
前記薄膜トランジスタのゲートとする工程と、前記透明
基板およびゲートの上にゲート絶縁層を形成する工程
と、前記ゲート上の前記ゲート絶縁層の上に、側壁を有
するアクティブ層、不純物拡散層および遮蔽層を順に形
成し、前記アクティブ層を前記薄膜トランジスタのチャ
ネル領域とする工程と、前記遮蔽層をマスクとし、前記
側壁に隔離絶縁層を形成する工程と、前記遮蔽層を取り
除く工程と、前記ゲート絶縁層および不純物拡散層の上
に第２の導電層を形成する工程と、前記第２の導電層お
よび不純物拡散層をエッチングし、前記薄膜トランジス
タのソースおよびドレインを形成する工程と、を含有す
る。In order to achieve the above object, a method of manufacturing a thin film transistor according to the present invention is a method of manufacturing a thin film transistor on a transparent substrate, comprising the steps of: Forming a first conductive layer,
Forming a gate of the thin film transistor; forming a gate insulating layer on the transparent substrate and the gate; and forming an active layer having side walls, an impurity diffusion layer, and a shielding layer on the gate insulating layer on the gate. Forming the active layer as a channel region of the thin film transistor, forming the isolation layer on the side wall using the shielding layer as a mask, removing the shielding layer, and removing the gate insulating layer. And a step of forming a second conductive layer on the impurity diffusion layer, and a step of etching the second conductive layer and the impurity diffusion layer to form a source and a drain of the thin film transistor.
【００１２】ここで、前記遮蔽層は金属であることが好
ましく、クロム、モリブデン、およびアルミニウムのう
ちのいずれかを含む金属で形成されることが好ましい。
また、前記隔離絶縁層は酸化ケイ素で形成されることが
好ましく、前記アクティブ層および不純物拡散層は非晶
質シリコンで形成されることが好ましい。また、前記第
１の導電層は、クロム、モリブデン、およびアルミニウ
ムのうちのいずれかを含む金属で形成されることが好ま
しく、前記第２の導電層はアルミニウムを含む金属で形
成されることが好ましい。この他、前記ゲート絶縁層
は、窒化物および酸化物のうちのいずれかを含む絶縁物
で形成されることが好ましい。Here, the shielding layer is preferably a metal, and is preferably formed of a metal containing any one of chromium, molybdenum, and aluminum.
Preferably, the isolation insulating layer is formed of silicon oxide, and the active layer and the impurity diffusion layer are formed of amorphous silicon. Further, the first conductive layer is preferably formed of a metal containing any of chromium, molybdenum, and aluminum, and the second conductive layer is preferably formed of a metal containing aluminum. . In addition, it is preferable that the gate insulating layer is formed of an insulator containing any one of a nitride and an oxide.
【００１３】本発明はまた、透明基板上に薄膜トランジ
スタを製造する場合に適用できる、薄膜トランジスタの
もう１つの製造方法を提供する。この製造方法は、前記
透明基板の上に第１の導電層を形成し、前記薄膜トラン
ジスタのゲートとする工程と、前記透明基板およびゲー
トの上にゲート絶縁層を形成する工程と、前記ゲート上
の前記ゲート絶縁層の上に、側壁を有するアクティブ
層、不純物拡散層および導電遮蔽層を順に形成し、前記
アクティブ層を前記薄膜トランジスタのチャネル領域と
する工程と、前記導電遮蔽層をマスクとして酸化を施
し、前記側壁および導電遮蔽層に酸化物を形成する工程
と、前記導電遮蔽層上の前記酸化物を取り除く工程と、
前記ゲート絶縁層および導電遮蔽層の上に第２の導電層
を形成する工程と、前記第２の導電層、導電遮蔽層、お
よび不純物拡散層をエッチングし、前記薄膜トランジス
タのソースおよびドレインを形成する工程と、を含有す
る。The present invention also provides another method of manufacturing a thin film transistor which can be applied when manufacturing a thin film transistor on a transparent substrate. This manufacturing method includes a step of forming a first conductive layer on the transparent substrate and forming a gate of the thin film transistor; a step of forming a gate insulating layer on the transparent substrate and the gate; Forming an active layer having a side wall, an impurity diffusion layer, and a conductive shielding layer in order on the gate insulating layer, and using the active layer as a channel region of the thin film transistor; and performing oxidation using the conductive shielding layer as a mask. Forming an oxide on the sidewalls and the conductive shielding layer, and removing the oxide on the conductive shielding layer;
Forming a second conductive layer on the gate insulating layer and the conductive shielding layer, and etching the second conductive layer, the conductive shielding layer, and the impurity diffusion layer to form a source and a drain of the thin film transistor And a step.
【００１４】ここで、前記導電遮蔽層は、クロム、モリ
ブデン、およびアルミニウムのうちのいずれかを含む金
属で形成されることが好ましく、前記アクティブ層およ
び不純物拡散層は非晶質シリコンで形成されることが好
ましい。また、前記第１の導電層は、クロム、モリブデ
ンおよびアルミニウムのうちのいずれかを含む金属で形
成されることが好ましく、前記第２の導電層は、アルミ
ニウムを含む金属で形成されることが好ましい。この
他、前記ゲート絶縁層は、窒化物および酸化物のうちの
いずれかを含む絶縁物で形成されることが好ましい。Here, the conductive shielding layer is preferably formed of a metal containing any of chromium, molybdenum, and aluminum, and the active layer and the impurity diffusion layer are formed of amorphous silicon. Is preferred. Preferably, the first conductive layer is formed of a metal containing any of chromium, molybdenum, and aluminum, and the second conductive layer is formed of a metal containing aluminum. . In addition, it is preferable that the gate insulating layer is formed of an insulator containing any one of a nitride and an oxide.
【００１５】上述した本発明に係る薄膜トランジスタの
製造方法によれば、アクティブ層がゲートより小さく、
透明基板側からの光をゲートで遮ることができるため、
光電流の発生を減少させることができる。しかも、アク
ティブ層の側壁に隔離絶縁層が形成され、アクティブ層
から電極に正孔が直接流れ込むのを防ぐことができるた
め、正孔電流を減少させることができる。According to the method of manufacturing a thin film transistor according to the present invention described above, the active layer is smaller than the gate,
Since the light from the transparent substrate side can be blocked by the gate,
Photocurrent generation can be reduced. In addition, since the isolation insulating layer is formed on the side wall of the active layer, it is possible to prevent holes from directly flowing from the active layer to the electrode, so that the hole current can be reduced.
【００１６】[0016]
【発明の実施の形態】本発明の目的、特徴および長所を
いっそう明瞭にするため、以下に、図面を参照して、本
発明の好ましい実施の形態を例示的に詳しく説明する。BRIEF DESCRIPTION OF THE DRAWINGS In order to further clarify the objects, features and advantages of the present invention, preferred embodiments of the present invention will be described in detail below with reference to the drawings.
【００１７】［実施形態１］図４（ａ）〜（ｃ）、図５
（ｄ）、（ｅ）、図６（ｆ）および（ｇ）は、本発明の
一実施形態による薄膜トランジスタの製造方法における
各工程を描いた断面図である。本発明に係る薄膜トラン
ジスタの製造方法は、透明基板としてのガラス基板３上
に薄膜トランジスタ３０（図６（ｇ）を参照）を製造す
るために適用され、その製造方法は以下の各工程を含有
する。[Embodiment 1] FIGS. 4 (a) to 4 (c), FIG.
6 (d), 6 (e), 6 (f) and 6 (g) are cross-sectional views illustrating steps in a method for manufacturing a thin film transistor according to an embodiment of the present invention. The method for manufacturing a thin film transistor according to the present invention is applied to manufacture a thin film transistor 30 (see FIG. 6G) on a glass substrate 3 as a transparent substrate, and the manufacturing method includes the following steps.
【００１８】工程１ 図４（ａ）に示すように、ガラス基板３上の既定位置上
に、第１の導電層としての第１の金属層３１０を形成
し、薄膜トランジスタ３０のゲートとする。一例とし
て、先ずガラス基板３の上に、たとえばクロム（Cr）、
モリブデン（Mo）、またはアルミニウム（Al）等の金属
層をメッキまたは蒸着し、光露光およびエッチングの技
術によりゲート３１０を形成した。 Step 1 As shown in FIG. 4A, a first metal layer 310 as a first conductive layer is formed on a predetermined position on the glass substrate 3 to serve as a gate of the thin film transistor 30. As an example, first, for example, chrome (Cr),
A metal layer such as molybdenum (Mo) or aluminum (Al) was plated or deposited, and the gate 310 was formed by light exposure and etching techniques.
【００１９】工程２ 図４（ｂ）に示すように、ガラス基板３およびゲート３
１０の上にゲート絶縁層３２０を形成する。一例とし
て、ガラス基板３およびゲート３１０の上に窒化物また
は酸化物を堆積させ、ゲート絶縁層３２０を形成した。 Step 2 As shown in FIG. 4B, the glass substrate 3 and the gate 3
A gate insulating layer 320 is formed on 10. As an example, a nitride or an oxide is deposited on the glass substrate 3 and the gate 310 to form the gate insulating layer 320.
【００２０】工程３ 図４（ｃ）および図５（ｄ）に示すように、ゲート３１
０上のゲート絶縁層３２０の上に、側壁３４０を有する
アクティブ層３４２、不純物拡散層３４４および遮蔽層
３４６を順に形成し、アクティブ層３４２を薄膜トラン
ジスタ３０のチャネル領域とする。一例として、図４
（ｃ）に示すように、非晶質シリコン（α−Ｓｉ）層３
３２およびｎ＋ 型非晶質シリコン３３４の上に、たと
えばクロム（Cr）、モリブデン（Mo）、またはアルミニ
ウム（Al）等の金属層３３６をメッキまたは蒸着した
後、図５（ｄ）に示すように、光露光およびエッチング
の技術により、アクティブ層３４２、不純物拡散層３４
４、および遮蔽層３４６を形成した。 Step 3 As shown in FIG. 4C and FIG.
An active layer 342 having a side wall 340, an impurity diffusion layer 344, and a shielding layer 346 are formed in this order on the gate insulating layer 320 above the gate insulating layer 320, and the active layer 342 is used as a channel region of the thin film transistor 30. As an example, FIG.
As shown in (c), the amorphous silicon (α-Si) layer 3
After plating or depositing a metal layer 336 such as chromium (Cr), molybdenum (Mo), or aluminum (Al) on the 32 and n + -type amorphous silicon 334, as shown in FIG. The active layer 342 and the impurity diffusion layer 34 are formed by light exposure and etching techniques.
4, and a shielding layer 346 were formed.
【００２１】工程４ 図５（ｅ）に示すように、遮蔽層３４６をマスクとして
側壁３４０に隔離絶縁層３５０を形成した後、遮蔽層３
４６を除去する。一例として、酸素ガス流量が３，００
０sccm、温度が２３０℃の環境下で１０〜２０分間熱酸
化を行い、側壁３４０に酸化物から成る隔離絶縁層３５
０を形成した後、遮蔽層３４６を取り除いた。 Step 4 As shown in FIG. 5 (e), after forming the isolation insulating layer 350 on the side wall 340 using the shielding layer 346 as a mask,
46 is removed. As an example, when the oxygen gas flow rate is 3,000
Thermal oxidation is performed for 10 to 20 minutes in an environment of 0 sccm and a temperature of 230 ° C., and an isolation insulating layer 35 made of oxide is
After forming 0, the shielding layer 346 was removed.
【００２２】工程５ 図６（ｆ）および（ｇ）に示すように、ゲート絶縁層３
２０および不純物拡散層３４４の上に、第２の導電層と
しての第２の金属層３６０を形成した後、さらに第２の
金属層３６０および不純物拡散層３４４をエッチング
し、薄膜トランジスタ３０のソースおよびドレイン３７
０を形成する。一例として、図６（ｆ）に示すように、
ゲート絶縁層３２０および不純物拡散層３４４の上に、
たとえばアルミニウム（Al）等の金属層３６０をメッキ
または蒸着した後、図６（ｇ）に示すように、光露光お
よびエッチングの技術により薄膜トランジスタ３０のソ
ースおよびドレイン３７０を形成した。 Step 5 As shown in FIGS. 6F and 6G, the gate insulating layer 3
After a second metal layer 360 as a second conductive layer is formed on the second metal layer 360 and the impurity diffusion layer 344, the second metal layer 360 and the impurity diffusion layer 344 are further etched to form a source and a drain of the thin film transistor 30. 37
0 is formed. As an example, as shown in FIG.
On the gate insulating layer 320 and the impurity diffusion layer 344,
After plating or evaporating a metal layer 360 of, for example, aluminum (Al), the source and drain 370 of the thin film transistor 30 were formed by light exposure and etching techniques as shown in FIG.
【００２３】［実施形態２］図７（ａ）〜（ｃ）、図８
（ｄ）、（ｅ）、図９（ｆ）および（ｇ）は、本発明の
実施形態２に係る薄膜トランジスタの製造方法における
各工程を描いた断面図である。本発明に係る薄膜トラン
ジスタの製造方法は、透明基板としてのガラス基板４上
に薄膜トランジスタ４０（図９（ｇ）を参照）を製造す
るために適用され、その製造方法は以下の各工程を含有
する。[Embodiment 2] FIGS. 7 (a) to 7 (c), FIG.
(D), (e), FIGS. 9 (f) and (g) are cross-sectional views illustrating respective steps in the method for manufacturing a thin film transistor according to Embodiment 2 of the present invention. The method for manufacturing a thin film transistor according to the present invention is applied to manufacture a thin film transistor 40 (see FIG. 9G) on a glass substrate 4 as a transparent substrate, and the manufacturing method includes the following steps.
【００２４】工程１ 図７（ａ）に示すように、透明基板としてのガラス基板
４上の既定位置上に、第１の導電層としての第１の金属
層４１０を形成し、薄膜トランジスタ４０のゲートとす
る。一例として、ガラス基板４の上に、たとえばクロム
（Cr）、モリブデン（Mo）またはアルミニウム（Al）等
の金属層をメッキまたは蒸着した後、光露光およびエッ
チングの技術によりゲート４１０を形成した。 Step 1 As shown in FIG. 7A, a first metal layer 410 as a first conductive layer is formed on a predetermined position on a glass substrate 4 as a transparent substrate. And As an example, after a metal layer such as chromium (Cr), molybdenum (Mo), or aluminum (Al) is plated or vapor-deposited on the glass substrate 4, a gate 410 is formed by light exposure and etching techniques.
【００２５】工程２ 図７（ｂ）に示すように、ガラス基板４およびゲート４
１０の上にゲート絶縁層４２０を形成する。一例とし
て、ガラス基板４およびゲート４１０の上に、窒化物ま
たは酸化物を堆積させ、ゲート絶縁層４２０を形成し
た。 Step 2 As shown in FIG. 7B, the glass substrate 4 and the gate 4
A gate insulating layer 420 is formed on 10. As an example, a gate insulating layer 420 is formed by depositing nitride or oxide on the glass substrate 4 and the gate 410.
【００２６】工程３ 図７（ｃ）および図８（ｄ）に示すように、ゲート４１
０上のゲート絶縁層４２０の上に、側壁４４０を有する
アクティブ層４４２、不純物拡散層４４４および遮蔽層
４４６を順に形成し、アクティブ層４４２を薄膜トラン
ジスタ４０のチャネル領域とする。一例として、図７
（ｃ）に示すように、非晶質シリコン層４３２およびｎ
＋型非晶質シリコン４３４を順に堆積させた後、このｎ
＋ 型非晶質シリコン４３４の上に、たとえばクロム
（Cr）、モリブデン（Mo）またはアルミニウム（Al）等
の金属層４３６をメッキまたは蒸着した。ついで、図８
（ｄ）に示すように、光露光およびエッチングの技術に
より、アクティブ層４４２、不純物拡散層４４４および
遮蔽層４４６を順に形成した。 Step 3 As shown in FIGS. 7C and 8D, the gate 41
An active layer 442 having a side wall 440, an impurity diffusion layer 444, and a shielding layer 446 are sequentially formed on the gate insulating layer 420 on 0, and the active layer 442 is used as a channel region of the thin film transistor 40. As an example, FIG.
As shown in (c), the amorphous silicon layer 432 and n
After sequentially depositing + type amorphous silicon 434, this n
A metal layer 436 made of, for example, chromium (Cr), molybdenum (Mo), or aluminum (Al) is plated or deposited on the + type amorphous silicon 434. Next, FIG.
As shown in (d), an active layer 442, an impurity diffusion layer 444, and a shielding layer 446 were sequentially formed by the technique of light exposure and etching.
【００２７】工程４ 図８（ｅ）に示すように、金属で構成してある遮蔽層４
４６をマスクとして酸化を施し、側壁４４０に酸化物４
５０を形成した後、遮蔽層４４６上の酸化物を取り除い
た。一例として、酸素ガス流量が３，０００sccm、温度
が２３０℃の環境下で１０〜２０分間熱酸化させ、側壁
４４０に酸化物４５０を形成した後、ＣＲ７ 等の溶液
により遮蔽層４４６上の酸化物を取り除いた。 Step 4 As shown in FIG. 8E, the shielding layer 4 made of metal is used.
46 is oxidized using the mask as a mask,
After forming 50, the oxide on the shielding layer 446 was removed. As an example, the flow rate of the oxygen gas is 3,000 sccm, causes the temperature to 10 to 20 minutes thermal oxidation under 230 ° C. environment after formation of the oxide 450 on the sidewalls 440, oxidation on the shielding layer 446 with a solution such as a CR 7 The thing was removed.
【００２８】工程５ 図９（ｆ）および（ｇ）に示すように、ゲート絶縁層４
２０および遮蔽層４４６の上に、第２の導電層としての
第２の金属層４６０を形成した後、第２の金属層４６
０、遮蔽層４４６、および不純物拡散層４４４をエッチ
ングし、薄膜トランジスタ４０のソースおよびドレイン
４７０を形成する。たとえば、図９（ｆ）に示すよう
に、ゲート絶縁層４２０および遮蔽層４４６の上に、た
とえばアルミニウム（Al）等の金属層４６０をメッキま
たは蒸着した後、図９（ｇ）に示すように、光露光およ
びエッチングの技術により、薄膜トランジスタ４０のソ
ースおよびドレイン４７０を形成した。 Step 5 As shown in FIGS. 9F and 9G, the gate insulating layer 4
After forming a second metal layer 460 as a second conductive layer on the second metal layer 46 and the shielding layer 446,
0, the shielding layer 446, and the impurity diffusion layer 444 are etched, so that the source and the drain 470 of the thin film transistor 40 are formed. For example, as shown in FIG. 9F, after a metal layer 460 such as aluminum (Al) is plated or deposited on the gate insulating layer 420 and the shielding layer 446, as shown in FIG. The source and the drain 470 of the thin film transistor 40 were formed by the technique of light exposure and etching.
【００２９】以上に好ましい実施例を開示したが、これ
らは決して本発明の範囲を限定するものではなく、当該
技術に熟知した者ならば誰でも、本発明の精神と領域を
脱しない範囲内で各種の改変や変更を加えられるべきで
あって、従って本発明の保護範囲は特許請求の範囲で指
定した内容を基準とする。While the preferred embodiments have been disclosed above, they are not intended to limit the scope of the invention in any way, and anyone skilled in the art will be able to provide the same without departing from the spirit and scope of the invention. Various modifications and changes should be made, and therefore, the protection scope of the present invention is based on the contents specified in the claims.
【００３０】[0030]
【発明の効果】以上説明してきたように、本発明による
薄膜トランジスタの製造方法によれば、アクティブ層が
ゲートより小さく、透明基板側からの光をゲートで遮る
ことができるため、光電流の発生を減少させることがで
きる。しかも、アクティブ層の側壁に隔離絶縁層が形成
され、アクティブ層から電極に正孔が直接流れ込むのを
防ぐことができるため、正孔電流を減少させることがで
きる。As described above, according to the method of manufacturing a thin film transistor according to the present invention, the active layer is smaller than the gate, and light from the transparent substrate side can be blocked by the gate. Can be reduced. In addition, since the isolation insulating layer is formed on the side wall of the active layer, it is possible to prevent holes from directly flowing from the active layer to the electrode, so that the hole current can be reduced.
【図１】 図１（ａ）〜（ｃ）は、公知の薄膜トランジ
スタ製造方法の各工程を描いた断面図である。FIGS. 1A to 1C are cross-sectional views illustrating respective steps of a known thin film transistor manufacturing method.
【図２】 図２（ｄ）および（ｅ）は、図１の続きの各
工程を描いた断面図である。2 (d) and 2 (e) are cross-sectional views illustrating respective steps subsequent to FIG. 1. FIG.
【図３】 図３は、別の例による公知の薄膜トランジス
タの断面図である。FIG. 3 is a cross-sectional view of a known thin film transistor according to another example.
【図４】 図４（ａ）〜（ｃ）は、本発明の実施形態１
に係る薄膜トランジスタの製造方法における各工程を描
いた断面図である。FIGS. 4A to 4C show Embodiment 1 of the present invention.
FIG. 6 is a cross-sectional view illustrating each step in the method for manufacturing a thin film transistor according to the first embodiment.
【図５】 図５（ｄ）および（ｅ）は、図４の続きの各
工程を描いた断面図である。5 (d) and 5 (e) are cross-sectional views illustrating the steps subsequent to FIG.
【図６】 図６（ｆ）および（ｇ）は、図５の続きの各
工程を描いた断面図である。6 (f) and 6 (g) are cross-sectional views illustrating each step following FIG.
【図７】 図７（ａ）〜（ｃ）は、本発明の実施形態２
に係る薄膜トランジスタの製造方法における各工程を描
いた断面図である。FIGS. 7A to 7C show a second embodiment of the present invention.
FIG. 6 is a cross-sectional view illustrating each step in the method for manufacturing a thin film transistor according to the first embodiment.
【図８】 図８（ｄ）および（ｅ）は図７の続きの各工
程を描いた断面図である。8 (d) and 8 (e) are cross-sectional views illustrating respective steps subsequent to FIG.
【図９】 図９（ｆ）および（ｇ）は図８の続きの各工
程を描いた断面図である。9 (f) and 9 (g) are cross-sectional views illustrating each step following FIG.
１、３、４… ガラス基板 １０、３０、４０… 薄膜トランジスタ １１０、３１０、４１０… ゲート １２０、３２０、４２０… ゲート絶縁層 １３０、３４２、４４２… アクティブ層 １３２、３３４、３４４、４３４、４４４… 不純物
拡散層 １４０、３６０、４６０… 金属層 １５０、３７０、４７０… 電極 ３３６… 金属層 ３４０、４４０… 側壁 ３４６… 遮蔽層 ３５０… 隔離絶縁層 ４４６… 遮蔽層 ４５０… 酸化物1, 3, 4 glass substrate 10, 30, 40 thin film transistor 110, 310, 410 gate 120, 320, 420 gate insulating layer 130, 342, 442 active layer 132, 334, 344, 434, 444 impurity Diffusion layer 140, 360, 460 ... Metal layer 150, 370, 470 ... Electrode 336 ... Metal layer 340, 440 ... Side wall 346 ... Shielding layer 350 ... Isolation insulating layer 446 ... Shielding layer 450 ... Oxide
【手続補正書】[Procedure amendment]
【提出日】平成１２年３月７日（２０００．３．７）[Submission date] March 7, 2000 (200.3.7)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 CC07 DD02 EE03 EE04 EE23 EE25 EE33 EE42 EE43 FF02 FF03 GG02 GG15 HK03 HK09 HK16 HK32 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F110 CC07 DD02 EE03 EE04 EE23 EE25 EE33 EE42 EE43 FF02 FF03 GG02 GG15 HK03 HK09 HK16 HK32
Claims (12)
る方法であって、 前記透明基板上の既定位置上に、第１の導電層を形成
し、前記薄膜トランジスタのゲートとする工程と、 前記透明基板およびゲートの上にゲート絶縁層を形成す
る工程と、 前記ゲート上の前記ゲート絶縁層の上に、側壁を有する
アクティブ層、不純物拡散層および遮蔽層を順に形成
し、前記アクティブ層を前記薄膜トランジスタのチャネ
ル領域とする工程と、 前記遮蔽層をマスクとし、前記側壁に隔離絶縁層を形成
する工程と、 前記遮蔽層を取り除く工程と、 前記ゲート絶縁層および不純物拡散層の上に第２の導電
層を形成する工程と、 前記第２の導電層および不純物拡散層をエッチングし、
前記薄膜トランジスタのソースおよびドレインを形成す
る工程と、を含有することを特徴とする、薄膜トランジ
スタの製造方法。1. A method of manufacturing a thin film transistor on a transparent substrate, comprising: forming a first conductive layer on a predetermined position on the transparent substrate to form a gate of the thin film transistor; Forming a gate insulating layer on the gate; forming an active layer having a side wall, an impurity diffusion layer and a shielding layer in order on the gate insulating layer on the gate; and forming the active layer on a channel of the thin film transistor. Forming a region, using the shielding layer as a mask, forming an isolation insulating layer on the side wall, removing the shielding layer, forming a second conductive layer on the gate insulating layer and the impurity diffusion layer. Forming and etching the second conductive layer and the impurity diffusion layer;
Forming a source and a drain of the thin film transistor.
る、請求項１に記載の薄膜トランジスタの製造方法。2. The method according to claim 1, wherein the shielding layer is made of a metal.
よびアルミニウムのうちのいずれかを少なくとも含む金
属で形成されることを特徴とする、請求項２に記載の薄
膜トランジスタの製造方法。3. The method according to claim 2, wherein the shielding layer is formed of a metal containing at least one of chromium, molybdenum, and aluminum.
れることを特徴とする、請求項１〜３のいずれかに記載
の薄膜トランジスタの製造方法。4. The method according to claim 1, wherein the isolation insulating layer is formed of silicon oxide.
非晶質シリコンで形成されることを特徴とする、請求項
１〜４のいずれかに記載の薄膜トランジスタの製造方
法。5. The method according to claim 1, wherein the active layer and the impurity diffusion layer are formed of amorphous silicon.
ン、およびアルミニウムのうちのいずれかを含む金属で
形成され、且つ前記第２の導電層がアルミニウムを含む
金属で形成されることを特徴とする、請求項１〜５のい
ずれかに記載の薄膜トランジスタの製造方法。6. The method according to claim 1, wherein the first conductive layer is formed of a metal containing any one of chromium, molybdenum, and aluminum, and the second conductive layer is formed of a metal containing aluminum. The method for manufacturing a thin film transistor according to claim 1.
物のうちのいずれかを含む絶縁物で形成されることを特
徴とする、請求項１〜６のいずれかに記載の薄膜トラン
ジスタの製造方法。7. The method according to claim 1, wherein the gate insulating layer is formed of an insulator containing one of a nitride and an oxide. .
る方法であって、 前記透明基板の上に第１の導電層を形成し、前記薄膜ト
ランジスタのゲートとする工程と、 前記透明基板およびゲートの上にゲート絶縁層を形成す
る工程と、 前記ゲート上の前記ゲート絶縁層の上に、側壁を有する
アクティブ層、不純物拡散層および導電遮蔽層を順に形
成し、前記アクティブ層を前記薄膜トランジスタのチャ
ネル領域とする工程と、 前記導電遮蔽層をマスクとして酸化を施し、前記側壁お
よび導電遮蔽層に酸化物を形成する工程と、 前記導電遮蔽層上の前記酸化物を取り除く工程と、 前記ゲート絶縁層および導電遮蔽層の上に第２の導電層
を形成する工程と、 前記第２の導電層、導電遮蔽層、および不純物拡散層を
エッチングし、前記薄膜トランジスタのソースおよびド
レインを形成する工程と、を含有することを特徴とす
る、薄膜トランジスタの製造方法。8. A method for manufacturing a thin film transistor on a transparent substrate, comprising: forming a first conductive layer on the transparent substrate to form a gate of the thin film transistor; Forming a gate insulating layer; forming an active layer having sidewalls, an impurity diffusion layer, and a conductive shielding layer in order on the gate insulating layer on the gate, and using the active layer as a channel region of the thin film transistor Forming an oxide on the side wall and the conductive shielding layer by performing oxidation using the conductive shielding layer as a mask; removing the oxide on the conductive shielding layer; and forming the gate insulating layer and the conductive shielding. Forming a second conductive layer on the layer, etching the second conductive layer, the conductive shielding layer, and the impurity diffusion layer, Characterized in that it contains a step of forming a source and a drain of the static, the method of manufacturing the thin film transistor.
ン、およびアルミニウムのうちのいずれかを含む金属で
形成されることを特徴とする、請求項８に記載の薄膜ト
ランジスタの製造方法。9. The method according to claim 8, wherein the conductive shielding layer is formed of a metal including any one of chromium, molybdenum, and aluminum.
が非晶質シリコンで形成されることを特徴とする、請求
項８または９に記載の薄膜トランジスタの製造方法。10. The method according to claim 8, wherein the active layer and the impurity diffusion layer are formed of amorphous silicon.
デン、およびアルミニウムのうちのいずれかを含む金属
で形成され、且つ前記第２の導電層がアルミニウムを含
む金属で形成されることを特徴とする、請求項８〜１０
のいずれかに記載の薄膜トランジスタの製造方法。11. The semiconductor device according to claim 1, wherein the first conductive layer is formed of a metal containing any of chromium, molybdenum, and aluminum, and the second conductive layer is formed of a metal containing aluminum. Claims 8 to 10
The method for manufacturing a thin film transistor according to any one of the above.
化物のうちのいずれかを含む絶縁物で形成されることを
特徴とする、請求項９〜１１のいずれかに記載の薄膜ト
ランジスタの製造方法。12. The method according to claim 9, wherein the gate insulating layer is formed of an insulator containing any one of a nitride and an oxide. .
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW88102112 | 1999-02-08 | ||
| TW88102112A TW405269B (en) | 1999-02-09 | 1999-02-09 | Manufacture method of thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3062186B1 JP3062186B1 (en) | 2000-07-10 |
| JP2000232227A true JP2000232227A (en) | 2000-08-22 |
Family
ID=21639672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11115283A Expired - Fee Related JP3062186B1 (en) | 1999-02-08 | 1999-04-22 | Method for manufacturing thin film transistor |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3062186B1 (en) |
| TW (1) | TW405269B (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009177138A (en) * | 2007-12-03 | 2009-08-06 | Semiconductor Energy Lab Co Ltd | Thin-film transistor and display having the same |
| JP2011151379A (en) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | Thin-film transistor |
| JP2012094851A (en) * | 2010-10-01 | 2012-05-17 | Semiconductor Energy Lab Co Ltd | Manufacturing method for transistor |
| JP2014038911A (en) * | 2012-08-13 | 2014-02-27 | Sony Corp | Thin film transistor and manufacturing method of the same, and display device and electronic apparatus |
| CN104536192A (en) * | 2014-12-31 | 2015-04-22 | 深圳市华星光电技术有限公司 | Liquid crystal panel substrate and manufacturing method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI345313B (en) | 2005-09-05 | 2011-07-11 | Au Optronics Corp | Thin film transistor and method of manufacturing the same |
-
1999
- 1999-02-09 TW TW88102112A patent/TW405269B/en active
- 1999-04-22 JP JP11115283A patent/JP3062186B1/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009177138A (en) * | 2007-12-03 | 2009-08-06 | Semiconductor Energy Lab Co Ltd | Thin-film transistor and display having the same |
| US8558236B2 (en) | 2007-12-03 | 2013-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011151379A (en) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | Thin-film transistor |
| JP2012094851A (en) * | 2010-10-01 | 2012-05-17 | Semiconductor Energy Lab Co Ltd | Manufacturing method for transistor |
| JP2014038911A (en) * | 2012-08-13 | 2014-02-27 | Sony Corp | Thin film transistor and manufacturing method of the same, and display device and electronic apparatus |
| CN104536192A (en) * | 2014-12-31 | 2015-04-22 | 深圳市华星光电技术有限公司 | Liquid crystal panel substrate and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3062186B1 (en) | 2000-07-10 |
| TW405269B (en) | 2000-09-11 |
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