DE69226176T2

DE69226176T2 - Elektrisch aenderbare einzel-transistor-halbleiterfestwertspeicheranordnung

Info

Publication number: DE69226176T2
Application number: DE69226176T
Authority: DE
Inventors: Ping Wang; Bing Yeh
Original assignee: Silicon Storage Technology Inc
Current assignee: Silicon Storage Technology Inc
Priority date: 1991-04-09
Filing date: 1992-03-13
Publication date: 1999-12-23
Anticipated expiration: 2012-03-14
Also published as: CA2107676A1; EP0579779B1; JPH06506798A; EP0579779A4; WO1992018980A1; DE69226176D1; ATE168215T1; CA2107676C; JP3854629B2; EP0579779A1

Description

Die Erfindung betrifft eine elektrisch programmierbare und löschbare Speichereinrichtung mit einer Vielzahl von Speicherplätzen, die jeweils einen einzelnen Transistor enthalten, der durch
ein Substrat aus Halbleitermaterial eines ersten leitfähigen Typs,
mit Abstand angeordnete Drain- und Source-Zonen eines zweiten leitfähigen Typs in dem Substrat mit einer dazwischen liegenden Kanalzone;
eine erste über dem Substrat angeordnete Isolierschicht;
einen elektrisch leitfähigen schwimmenden Gate- Anschluß, auch Floating Gate genannt, welcher über der ersten Isolierschicht angeordnet ist und sich über einen Abschnitt der Kanalzone und über einen Abschnitt der Source- Zone erstreckt;
eine zweite Isolierschicht, die über dem Floating Gate und benachbart zu diesem angeordnet ist;
ein elektrisch leitfähiges Steuer-Gate mit einem Abschnitt, der über der ersten Isolierschicht angeorndet ist und von dem Floating Gate durch einen Abschnitt der zweiten Isolierschicht, die benachbart zum Floating Gate angeordnet ist, beabstandet ist, gebildet wird.
Nicht flüchtige, elektrisch änderbare Halbleiter- Speicherbauteile sind wohlbekannt, siehe z. B. US-PS- 4,204,158. Bei einem solchen Bauteil wird die elektrische Änderbarkeit durch das Fowler-Nordheim-Tunneln von Ladungen zwischen einem Floating Gate und dem Siliciumsubstrat durch ein sehr dünnes Dielektrikum erreicht. Typischerweise ist das dünne Dielektrikum eine Oxidschicht mit einer Dicke von weniger als 100 Å. Jedoch benötigt ein solches Bauteil einen Transistor mit einem Floating Gate und einen separaten Auswahl-Transistor für jeden Speicherplatz. Notwendigerweise ist auf Grund der Anzahl der für jede Zelle benötigten Transistoren jeder Speicherplatz oder jede Speicherzelle groß. Ein weiterer Nachteil ist in der Zuverlässigkeit und dem Problem der Herstellungsfähigkeit zu sehen, die bei einem dünnen Oxid-Tunnel-Element zwischen dem Substrat und dem Floating-Gate anzutreffen sind.
US-PS-4,274,012 und 4,599,706 suchen das Problem der Zuverlässigkeit und der Herstellbarkeit des dünnen Oxid- Tunnel-Elements durch Speicherladungen an einem Floating- Gate durch den Mechanismus des Fowler-Nordheim-Tunnelns von Ladungen zwischen dem Floating Gate und anderen Polysilicium-Gates zu lösen. Das Tunneln von Ladungen erfolgt durch ein relativ dickes Inter-Polyoxid. Das Tunneln durch dickes Oxid (dicker als die in der US-PS-4,203,158 offenbarte Oxidschicht) wird durch das örtlich vergrößerte Feld von Oberflächenerhebungen des polykristallinen Silicum- Floating Gates ermöglicht. Da das Tunneloxid viel dicker ist als das Tunneloxid zwischen dem Floating Gate und dem Substrat, ist die Oxidschicht angeblich zuverlässiger und einfacher herstellbar. Jedoch benötigt dieser Bauteiltyp normalerweise drei Schichten von Polysilicium-Gates, welche die Herstellung schwierig machen. Außerdem ist die Spannung während der Programmierung ziemlich hoch und erfordert eine strenge Kontrolle hinsichtlich der Oxidintegrität.
Elektrisch programmierbare Bauteile, die durch Anwendung einer Behandlung mit ultraviolettem Licht änderbar sind, sind typischerweise als EPROM-Bauteile wohlbekannt. Jedoch erfordert das Löschen eine Löschung des gesamten Speicherbauteils durch Anwendung von UV-Licht.
Eine Injektion heißer Elektronen zum Verbessern der Schaltgeschwindigkeit und zum Reduzieren des Bedarfes an separaten Auswahl-Transistoren für jede Zelle in einem Speicherfeld wurde durch Dill und Tooms 1969 an einer MNOS- Struktur (Band 12, Solid State Electronics) vorgeschlagen.
US-PS-4,698,787 offenbart ein Bauteil, das wie ein EPROM programmierbar und wie ein EEPROM löschbar ist. Obwohl ein solches Bauteil den Einsatz nur eines einzelnen Transistors für jede Zelle erforderlich macht, wird angenommen, daß es an dem Erfordernis eines hohen Programmierstromes leidet, der es schwierig macht, eine Erzeugung einer hohen Spannung am Baustein zum Programmieren und Löschen zu verwenden. Des weiteren wird angenommen, daß ein solches Bauteil enge Verteilungs-Programmier-/Lösch-Schwellenwerte während des Betriebs des Bauteils benötigt, was zu einem niedrigen Ertrag bei der Herstellbarkeit führt.
GB-A-2,200,795 beschreibt eine elektrisch programmierbare und elektrisch löschbare Floating Gate- Speicherzelle für den Einsatz in einem Bauteil eines hierin am Anfang beschriebenen Typs, wobei die Zelle ein einzelner n-Kanal-Transistor ist, der einen mit Bor dotierten Bereich umfaßt, der in dem Kanal nahe der Drain-Zone gebildet wird, wobei sich die Drain-Zone selbst unter einen Abschnitt des Steuer-Gates erstreckt, welches über der Isolierschicht auf der Oberfläche des Substrates liegt. Ein anderer Abschnitt des Steuer-Gates ist über dem Floating Gate angeordnet. Ein Rand des Floating Gates ist fluchtend zum freien Ende des darüber liegenden Abschnitts des Steuer-Gates ausgebildet. Das Floating Gate erstreckt sich von der Source-Zone zu der mit Bor dotierten Kanalzone. Beide Gates sind aus Polysilicium und durch ein Siliciumdioxid voneinander und von dem Substrat isoliert, welches zwischen dem Floating- Gate und der Kanaloberfläche in einem Bereich von 15 nm oder weniger liegt. Die Drain-Zone wird durch eine Dotierung mit Arsen und die Source-Zone durch Dotierung mit Phosphor gebildet. Ein Hochtemperatur-Treiber-Schritt wird zum Treiben der Source-Zone unter die Ränder des Floating Gates und des Steuer-Gates verwendet. Die mit Bor dotierte Kanalzone erstreckt sich ferner unter den gegenüberliegenden Rand des Floating-Gates. Der Teil der Zellenstruktur, bei dem ein Abschnitt des Steuer-Gates über der Drain- und der mit Bor dotierten Kanalzone liegt, dient als Auswahl- Transistor. Die mit Bor dotierte Kanalzone ist dazu bestimmt, eine verbesserte Programmierung bereitzustellen und eine Leitung zu verhindern, wenn das Löschen bewirkt, daß das Floating Gate Verarmungseigenschaften bildet.
Gemäß der vorliegenden Erfindung ist ein Bauteil des vorherstehend beschriebenen Types dadurch gekennzeichnet,
daß der Speicherbaustein eine Vielzahl von Zeilen- Adressleitungen, eine Vielzahl von Spalten-Adressleitungen und eine gemeinsame Leitung besitzt, wobei jede Kombination von einer der Zeilen-Adressleitungen mit einer der Spalten- Adressleitungen einen anderen Speicherplatz der Speicherplätze bildet,
und daß an jedem Speicherplatz die Source-Zone mit der gemeinsamen Leitung, die Drain-Zone mit einer zugeordneten Spalten-Adressleitung und das Steuergate mit einer zugeordneten Zeilen-Adressleitung der Zeilen- Adressleitungen verbunden ist, wobei der Zwischenraum zwischen dem Abschnitt des Steueranschlusses und dem schwimmenden Steueranschluß, der durch den benachbarten Abschnitt der zweiten Isolierschicht gebildet wird, sowie die kapazitive Kopplung zwischen dem Floating Gate und der Source-Zone derart ausgebildet sind, daß, wenn die zugeordneten Zeilen-Adressleitungen und die gemeinsame Leitung auf vorbestimmte Potentiale angehoben werden, die über dem Potential der zugeordneten Spaltenleitung liegen, wobei das an die gemeinsame Leitung angelegte Potential über dem Potential liegt, das an der zugeordneten Zeilen- Adressleitung anliegt, heiße Elektronen durch einen abrupten Potentialunterschied entlang der Oberfläche der dem Zwischenraum entsprechenden Kanalzone erzeugt werden und auf das Floating Gate aufgebracht werden, und daß, wenn die zugeordnete Zeilen-Adressleitung auf ein vorbestimmtes Löschpotential angehoben wird, das über einem an die zugeordnete Spaltenleitung und die gemeinsame Leitung angelegten Referenzpotential liegt, die Elektronen von dem Floating Gate zu dem Steueranschluß mittels des Fowler- Nordheim-Tunneleffektes durch die zweite Isolierschicht hindurchtunneln.

Kurze Beschreibung der Zeichnungen

Es zeigen:
Fig. 1 eine Seitenansicht im Querschnitt einer elektrisch änderbaren nichtflüchtigen Speicherzelle mit einem Transistor;
Fig. 2 eine schematische Darstellung eines Speicherbausteins, der ein Speicherzellenfeld, wie in Fig. 1 gezeigt, verwendet;
Fig. 3(a-i) Seitenansichten im Querschnitt der Speicherzelle nach Fig. 1, die die Verfahrensschritte zum Herstellen eines rekristallisierten Floating-Gates der Speicherzelle zeigen;
Fig. 4(a-1 ... s-1) 4(a-2 ... s-2) und 4(a-3 ... s-3) Querschnitts-Seitenansichten in Richtung der Zellenhöhe durch die Stapel-Gate-Zone bzw. durch die Source-Zone der Speicherzelle nach Fig. 1, die die Verfahrensschritte zum Herstellen der Speicherzelle zeigen.

Detaillierte Beschreibung der Zeichnungen

Fig. 1 zeigt eine elektrisch änderbarer, nichtflüchtige Ein- Transistor-Halbleiterspeicherzelle 10. Die Zelle 10 umfaßt ein Halbleitersubstrat 12, z. B. aus Silizium. Das Substrat 12 kann bei einer Ausführungsform ein Siliziumsubstrat vom P-Typ mit einem typischen Dotierungsbereich von 5-50 Qcm in Abhängigkeit vom Skalierungsgrad sein. (Eine detailliertere Beschreibung des Herstellungsverfahrens der Zelle 10 wird nachfolgend beschrieben).
In dem Substrat 12 werden eine Drain-Zone und eine Source-Zone 14 mit einer dazwischenliegenden Kanal-Zone 18 ausgebildet. Über der Drain-Zone 16, der Kanal-Zone 18 und der Source-Zone 14 ist eine erste Schicht 20 aus isolierendem Material aufgebracht, und zwar in einer Dicke von etwa 70-200 Å. Die erste Schicht 20 kann aus isolierendem Material, z. B. Siliziumdioxyd, Siliziumnitrit oder Siliziumoxynitrit hergestellt sein. Über der ersten Schicht 20 ist ein Floating-Gate 22 aufgebracht. Das Floating Gate 22 ist über einem Abschnitt der Kanalzone 18 und über einen Abschnitt der Source-Zone 14 angeordnet. Das Floating Gate kann ein Polysilizium-Gate und bei einer anderen Ausführungsform ein rekristallisiertes Polysilizium- Gate sein. Eine zweite Isolierschicht 25 besitzt einen ersten Abschnitt 24, der über dem Floating-Gate 22 angeordnet ist, und einen zweiten Abschnitt 26, der benachbart zum Floating Gate 22 angeordnet ist. Der erste Abschnitt 24 (obere Wand 24) der zweiten Schicht 25 ist ein Isoliermaterial, welches Siliziumdioxyd, Siliziumnitrit oder Siliziumoxynitrit umfassen kann und eine Dicke in der Größenordnung von 1000 bis 3000 Å Dicke aufweist. Der zweite Abschnitt 26 (Seitenwand 26) der zweiten Schicht 25 besteht ebenfalls aus einem isolierenden Material, welches Siliziumdioxyd, Siliziumnitrit oder Siliziumoxynitrit umfassen kann und eine Dicke von 150 bis 1200 Å aufweist. Ein Steuer-Gate 29 weist zwei Abschnitte auf: ein erster Abschnitt 28 ist über der oberen Wand 24 der zweiten Schicht 25 angeordnet; ein zweiter Abschnitt 30 ist über der ersten Schicht 20 angeordnet und liegt grenzt unmittelbar an der Seitenwand 26 der zweiten Schicht 25 an. Der zweite Abschnitt 30 des Steuer-Gates 29 erstreckt sich über einen Abschnitt der Drain-Zone 16 und über einen Abschnitt der Kanal-Zone 18.
Die Abmessungen der Zelle 10 hängen von dem angewandten Verfahren ab. Folglich sind die vorhergehenden Abmessungen für die erste Schicht 20, die Seitenwand 26 und die obere Wand 24 nur beispielhafte Ausführungsformen. Desweiteren sind das Material für die erste Schicht 20 und die zweite Schicht 25 ebenso nur beispielhafte Ausführungsformen. Im allgemeinen müssen die Abmessungen der Zelle 10 jedoch derart sein, daß Elektronen, welche aus der Drain-Zone 16 ausströmen, in das Floating Gate 22 durch Spüren eines abrupten Potentialbafalles injiziert werden. (Der spezielle Mechanismus der Theorie der Funktionsweise der Zelle 10 wird nachfolgend genauer beschrieben). Desweiteren müssen die Abmessungen der Zelle 10 so sein, daß Ladungen von dem Floating Gate 22 entfernt werden, indem diese infolge des Fowler-Nordheim-Mechanismus durch die zweite Schicht 25 zum Steuer-Gate 29 tunneln. Eine bestimmte Funktionsweise der Zelle 10 ist wie folgt:
Zunächst wird ein Masse-Potential an die Sourcezone 14 und die Drainzon 16 angelegt, wenn die Zelle 10 gelöscht werden soll. Eine hohe positive Spannung in der Größenordnung von + 15 Volt wird an das Steuer-Gate 29 angelegt. Infolge des Fowler-Nordheim-Tunnelmechanismus tunneln Ladungen vom Floating Gate 22 durch die zweite Schicht 25 zum Steuer-Gate 29, wobei das Floating Gate 22 positiv geladen bleibt.
Wenn selektive Zellen 10 programmiert werden sollen, wird ein Masse-Potential an die Drain-Zone 16 angelegt. Ein positiver Spannungspegel in der Nähe der Schwellenspannung der MOS-Struktur, die durch das Steuer- Gate 29 gebildet wird (in einer Größenordnung von etwa + 1 Volt), wird an das Steuer-Gate 29 angelegt. Eine hohe positive Spannung in der Größenordnung von + 12 Volt wird an die Source-Zone 14 angelegt. Die von der Drain-Zone 16 erzeugten Elektronen fließen von der Drain-Zone 16 zur Source-Zone 14 durch eine schwach invertierte Kanal-Zone 18. Wenn die Elektronen die Zone erreichen, wo das Steuer-Gate 29 auf die Seitenwand 26 trifft, erfahren die Elektronen einen steilen Potentialabfall, der ungefähr gleich der Source-Spannung ist, über der Flächen-Zone, die durch den Spalt in der Seitenwand 26 gebildet wird. Die Elektronen werden beschleunigt und erwärmen sich, wobei einige von ihnen in und durch die erste Isolierschicht 20 in das Floating Gate 22 injiziert werden.
Die Injektion von Elektronen in das Floating Gate 22 wird fortgesetzt, bis das geladene Floating Gate 22 unterhalb kein hohes Oberflächenpotential mehr länger aufrerchterhalten kann, um heiße Elektronen zu erzeugen. An dieser Stelle verringern die Elektronen oder die negativen Ladungen in dem Floating Gate 22 den Elektronenfluß von der Drain-Zone 16 zum Floating Gate 22.
Schließlich wird in einem Lesezyklus ein Massepotential an die Source-Zone 14 angelegt. Eine herkömmliche Transistor-Lese-Spannung, z. B. + 2 Volt und + 5 Volt, wird an die Drain-Zone 16 bzw. an das Steuer-Gate 29 angelegt. Wenn das Floating Gate 22 positiv geladen ist (d. h. das Floating-Gate ist entladen), wird die Kanalzone 18 direkt unterhalb des Floating-Gates 22 aktiviert oder eingeschaltet. Wenn das Steuer-Gate 29 auf das Lese- Potential angehoben wird, wird der Bereich der Kanal-Zone 18 direkt unterhalb des zweiten Abschnittes 30 auch eingeschaltet. Folglich wird die gesamte Kanal-Zone 18 eingeschaltet, was bewirkt, daß ein elektrischer Strom von der Source-Zone 14 zur Drain-Zone 16 fließt. Dies ist der "1"-Zustand.
Wenn andererseits das Floating Gate 22 negativ geladen ist, wird die Kanal-Zone 18 direkt unterhalb des Floating Gates 22 schwach angesteuert oder gänzlich gesperrt. Selbst wenn das Steuer-Gate 29 und die Drain-Zone 16 auf das Lese- Potential angehoben werden, fließt ein kleiner oder gar kein Strom durch den Abschnitt der Kanal-Zone 18 direkt unterhalb des Floating-Gates 22. In diesem Fall ist der Strom im Vergleich zum "1"-Zustand entweder sehr gering, oder es fließt kein Strom. Auf diese Weise wird die Zelle 10 in den "0"-Zustand programmiert.
Fig. 2 zeigt einen Speicherbaustein 40 gezeigt. Der Speicherbaustein 40 besitzt ein Speicherzellenfeld 50. Die periphere Schaltungsanordnung auf dem Baustein 40 umfaßt eine herkömmliche Zeilenadressen-Decodierungs- Schaltungsanordnung 52, eine Spaltenadressen- Decodierungseinrichtung 42, eine Abtast- Verstärkungsschaltungsanordnung 44, eine Ausgangspufferschaltungsanordnung 46 und eine Eingangspufferschaltungsanordnung 48. Diese herkömmlichen Schaltungen entsprechen den bekannten peripheren Einrichtungen.
Die Verbindung der Source-, Drain- und Gatezone jeder Zelle 10 mit dem Speicherfeld 50 erfolgt wie folgt: alle Source-Zonen 14 jeder Speicherzelle 10 sind miteinander über eine gemeinsame Source-Leitung verbunden. Die Drain- Zone 16 jeder Zellen 10 in derselben Spalte sind miteinander verbunden. Folglich ist mit der Spalte 18a die Drainzone jeder Zelle 10 in der am weitesten links liegenden Spalte verbunden. Die Vielzahl der Spalten 18 (a...z) sind mit der Spaltenadressen-Decodierungseinrichtung 42 verbunden. Die Gates 29 jeder Speicherzelle 10 in derselben Reihe sind miteinander verbunden. Folglich ist die Zeilensignalleitung 62a mit den Gates 29 aller Speicherzellen 10 in der obersten Zeile verbunden. Die Vielzahl von Zeilen 62 (a...z) werden zur Zeilenadressen-Decodierungseinrichtung 52 geführt.
Im Betrieb des Speicherfeldes 50 sind die Vielzahl von Spalten-Adressleitungen 18 (a...z) alle auf Masse-Potential gelegt, wenn ein Lösch-Modus gewünscht wird. Die gemeinsame Source-Leitung 14 wird auch auf Masse-Potential gelegt. Die Vielzahl von Zeilen-Adressleitungen 62 (a...z) werden auf ein hohes positives Potential, z. B. auf + 15 Volt, gelegt. Auf diese Weise werden alle Speicherzellen 10 im Speicherfeld 50 gelöscht. Wenn nur eine ausgewählte Zeile des Speicherfeldes 50 gelöscht werden soll, wird die bestimmte Zeilen-Adressleitung, z. B. 62m auf ein hohes positives Potential, z. B. + 15 Volt, angehoben, wobei der Rest der Zeilenadressen auf Masse-Potential liegt. Auf diese Weise werden nur die Speicherzellen in der Zeile 62m gelöscht.
Danach wird zum selektiven Programmieren der ausgewählten Speicherzellen 10 die Programmierung wie folgt durchgeführt: die Spalten-Adressleitung 18a wird auf Masse- Potential oder ein niedriges Potential beispielsweise zwischen Masse und 1,0 Volt gelegt. Die bestimmte Zeilen- Adressleitung 62m, die mit dem Gate 28 der bestimmten Speicherzelle 10 verbunden ist, um programmiert zu werden, wird auf + 1 Volt oder höher gelegt, und zwar in Abhängigkeit von der Spannung an der Spalten-Adressleitung 18a. Die nicht ausgewählten Zeilen-Adressleitungen 62 (a...1, n...z) werden auf Masse-Potential gelegt. Die gemeinsame Source-Leitung 14 des Speicherfeldes 50 wird auf ein hohes positives Potential, z. B. auf + 12 Volt gelegt. Die nicht ausgewählten Spalten-Leitungen 18 (a...1, n...z) werden auf ein hohes Potential, z. B. auf + 5 Volt gelegt.
Die den verschiedenen Kontakten der ausgewählten Speicherzelle 10 zugeführten Spannungen können folgende Werte annehmen: die Sourcezone 14 wird an + 12 Volt, die Drainzone 16 an ein Potential zwischen Masse und + 1,0 Volt und das Gate 28 an + 1 Volt bis + 2 Volt angelegt. Dies bewirkt ein Programmieren der ausgewählten Speicherzelle 10, wie zuvor beschrieben.
Die an die nicht ausgewählten Speicherzelle 10 angelegte Spannung kann folgende mögliche Spannungswerte aufweisen. Bei allen Speicherzellen in der ausgewählten Reihe 62m liegt die Drainzone 16 an + 5 Volt, die Sourcezone 14 an + 12 Volt und das Gate an + 1 bis + 2 Volt. In diesem Zustand wandern die Elektronen nicht von der Drainzone 16 durch die Kanal-Zone 18 unterhalb des Steuer-Gates 29 zum Floating Gate 22, da das Gate 28 auf einem Potential liegt, das viel kleiner ist als das Potential der Drain- 16 und Sourcezone 14.
Bei allen Speicherzellen 10, die in derselben Spalte 18m wie die ausgewählte Speicherzelle 10 liegen, werden die Potentiale an die verschiedenen Zonen wie folgt angelegt: die Drainzone 16 liegt auf einem Potential zwischen Masse und + 1 Volt, die Sourcezone 14 auf + 12 Volt und das Steuer-Gate 28 liegt auf Masse-Potential. In dieser Konfiguration gibt es keinen induzierten Kanal unterhalb des Steuer-Gates 28, obwohl die Sourcezone 14 auf einem höheren positiven Potential liegt als die Drainzone 16. Folglich gibt es keinen Elektronenfluß von der Drainzone 16 zum Steuer-Gate 28 und durch die erste Isolierschicht 20 zum Floating Gate 22.
Hinsichtlich der Speicherzelle, die nicht in derselben Zeile 62m oder in derselben Spalte 18m wie die ausgewählte Speicherzelle 10 liegt, sind die den verschiedenen Zonen der Speicherzelle 10 zugeführten Potentiale wie folgt: + 12 Volt an der Sourcezone 14, Masse- Potential am Gate 28 und + 5 Volt an der Drainzone 16. Bei dieser Konfiguration tritt natürlich überhaupt kein Elektronenfluß auf.
Letztlich wird die gemeinsame Source-Leitung 14 auf Masse-Potential gelegt, wenn eine Lese-Operation gewünscht wird. Die ausgewählte Spalten-Adressleitung 18m, die der Speicherzelle 10 zugeführt ist, wird auf + 2 Volt gelegt. Die ausgewählte Zeilen-Adressleitung 62m, welche mit der ausgewählten Speicherzelle 10 verbunden ist, wird auf + 5 Volt gelegt. Die ausgewählte Speicherzelle 10 kann somit ausgelesen werden.

Theorie der Funktionsweise

Wenn man annimmt, daß das Substrat 12 eine P-Typ- Leitfähigkeit und die Source-Zone 14 und die Drain-Zone 16 eine N-Typ-Leitfähigkeit aufweisen, dann ereignet sich folgendes:

Löschen

Die Source-Zone 14 und die Drain-Zone 16 werden auf gleiches Potential und auf ein Referenz-Potential, z. B. Masse-Potential, gelegt. Das Steuer-Gate 29 wird auf ein vorbestimmtes Potential Ve über dem Referenz-Potential, das der Source- 14 und Drainzone 16 zugeführt wird, angehoben. Die starke Verbindung des Floating-Gates 22 mit dem Körper 12 und der Source 14 bewirkt einen hohen Spannungsabfall zwischen dem Floating-Gate 22 und dem Steuer-Gate 29. Dieser Spannungsabfall bewirk wiederum, daß Elektronen von dem Floating Gate 22 zum Steuer-Gate 29 mittels des Fowler- Nordheim-Tunnel-Mechanismus tunneln. Dieses Tunneln tritt aufgrund des lokal erhöhten Feldes an der Oberfläche des Floating-Gates 22 auf. Die lokale Erhöhung des elektrischen Feldes kann aufgrund der ungeglätteten Körnung des Floatings-Gates 22 oder der Oberflächen-Unebenheit an dem Floating-Gate 22, welches typischerweise aus Polysilizium hergestellt ist, auftreten. Sie kann auch aufgrund einer mit Absicht durch einen in geeigneter Weise gebildeten Prozess erzeugten scharfen Kante am Floating-Gate 22 auftreten. Wenn die positiven Ladungen allmählich auf dem Floating-Gate 22 aufgebaut werden, d. h. die Elektronen tunneln von dem Floating-Gate 22 weg zum Steuer-Gate 29, nimmt der Spannungsabfall zwischen dem Floating-Gate 22 und dem Steuer-Gate 29 weiterhin ab, bis der Potentialabfall nicht mehr länger einen merklichen Fowler-Nordheim-Tunneleffekt aufrecht erhalten kann. Bei diesem letzten Spannungsabfall zwischen dem Steuer-Gate 29 und dem Floating-Gate 22, der mit VX bezeichnet wird, kann die gesamte positive Ladung +Qfg auf dem Floating-Gate 22 zu einer ersten Größenordnung durch die folgende Gleichung geschätzt werden:
+ Qfg = (Ve - Vx - Vie) * (Cfc + Cfb + Cfs)
wobei
Cfc die Kapazität zwischen dem Floating-Gate 22 und dem Steuer-Gate 29 ist;
Cfb die Kapazität zwischen dem Floating-Gate 22 und dem Körper 12 ist;
Cfs die Kapazität zwischen dem Floating-Gate 22 und der Sourcezone 14 ist; und
Vie = Ve * Cfc/(Cfc + Cfb + Cfs)
das Anfangspotential des Floating-Gates ist, wenn es frei von Ladungen ist.
Ve ist die Lösch-Spannung.
Wenn Cfc viel kleiner ist als die gesamte Floating-Gate- Kapazität (Cfc + + Cfb + Cfs), dann ist Vie ziemlich niedrig im Vergleich zu Ve und Vx. Somit kann die positive Floating Ladung angenähert werden durch
+ Qfg = (Ve - Vx) * (Cfc + Cfb + Cfs)
Tatsächlich soll bei einer bevorzugten Ausführungsform Cf minimiert und Cfs maximiert werden. Folglich sollte die Größe des zweiten Abschnittes 28 des Steuer-Gates 29 über der zweiten Isolierschicht 25 minimiert werden. Auf ähnliche Weise wird die Größe des Gloating-Gates 22 direkt über der Source 14 maximiert.

Programmieren

Nachdem die Zelle 10 gelöscht worden und das Floating Gate 22 positiv geladen ist, werden die Drain-Zone 16 und das Steuer-Gate 29 auf Masse-Potential oder etwas darüber, z. B. auf + 1,5 Volt gehalten. Das der Sourcezone 14 der ausgewählten Speicherzelle 10 zugeführte Potential wird auf ein vorbestimmtes Potential VP über Masse-Potential angehoben. Die induzierte Oberflächenladung unterhalb des Floating-Gates 22 bewirkt ein Ausbreiten das Source- Potentials entlang des induzierten Kanales unter dem Floating-Gate 22 zu der Zone, bei der das Floating Gate 22 die Seitenwand 26 berührt. Das Floating Gate 22 liegt etwa auf einem Potential, das durch die nachstehende Gleichung gegeben ist:
Vfg = (Qfq + Cfs * Vp + Cfb * VP)/(Cfc + Cfb + Cfs),
wobei Vp die Programmierspannung ist.
Wenn das Steuer-Gate 29 auf ein Potential Vt, das geringfügig über dem Drain-Potential liegt, angehoben wird und nahe der Schwellenspannung liegt, derart, daß die Kanal- Zone 18 direkt unterhalb des Steuer-Gates 29 schwach eingeschaltet ist, beginnt der Elektronenstrom unterhalb der Schwellenspannung von der Drain- 16 zur Sourcezone 14 zu fließen. Der Strom fließt durch den schwach invertierten Kanal. Wenn das Elektron die Zone erreicht, bei der der erste Abschnitt 30 des Steuer-Gates 29 die Seitenwand 26 der zweiten Isolierschicht 25 berührt, erfahren die Elektronen einen starken Spannungsabfall, der etwa gleich der Source- Spannung über der Oberflächen-Zone ist, welche durch die Spalte zwischen dem Steuer-Gate 29 und dem Floating-Gate 22 gebildet wird. Die Elektronen werden beschleunigt und wärmen sich auf. Einige von ihnen werden durch die erste Isolierschicht 20 in das Floating-Gate 22 infolge der elektrostatischen Anziehungskraft des Floating-Gates 22 injiziert. Dieser Prozess läuft solange weiter, bis die positiven Ladungen an dem Floating Gate 22 durch die injizierten Elektronen neutralisiert sind, wobei das Potential an dem Floating-Gate 22 solange abfällt, bis es nicht länger einen induzierten Oberflächenkanal unmittelbar unterhalb des Floating-Gates 22 halten kann.
Die Ladungsträger unter dem Floating Gate 22 werden nun durch die Source-Spannung abgeführt und eine tiefe Verarmungszone wird unter dem Floating Gate 22 gebildet (die durch die gestrichelten Linien in Fig. 1 gezeigt ist). Diese an Ladungen verarmte Zone bewirkt, daß die Kapazität Cfb im Vergleich zu Cfs und Cfc vernachlässigbar wird. Somit kann das Potential des Floating-Gates annähernd bestimmt werden durch:
Vfg = (Qfg + Cfs * V9)/(Cfc + Cfs)
Solange das Oberflächen-Potential unter dem Floating- Gate 22 eine ausreichend hohen Spannungsabfall über der Oberflächen-Zone aufrecht erhalten kann, die durch die Spalte zwischen dem Floating Gate 22 und dem Steuer-Gate 29 gebildet wird, um heiße Elektronen zu induzieren, läuft die Elektroneninjektion weiter und negative Ladungen werden allmählich auf dem Floating Gate 22 aufgebaut. Das Potential am Floating Gate 22 fällt ab, bis es einen niedrigeren Wert Vy erreicht, derart, daß der Elektronen-Injektionsstrom vernachlässigbar wird. Dieses beendet dann den Programmierzyklus.
Die gesamten negativen Ladungen am Floating Gate können nach dem Programmieren auf einen ersten Wert durch nachstehende Gleichung angenähert werden:
- Qfg = (Vy - Vip) * (Cfc + Cfs),
wobei
Vip = (Cfc * Vt + Cfs * VP)/(Cfc + Cfs
das Floating-Gate-Potential ist, wenn es frei von allen Ladungen ist.
Wegen des hohen elektrischen Feldes, das über der Oberflächen-Zone, die durch die Spalte zwischen dem Floating-Gate 22 und dem Steuer-Gate 29 gebildet wird, induziert wird, ist der Wirkungsgrad bei der Erzeugung heißer Elektronen sehr hoch. Da weiterhin ein anziehendes vertikales Feld von dem Floating Gate ausgeht, ist auch der Wirkungsgrad der Injektion heißer Elektronen in das Floating-Gate sehr hoch. Folglich kann der Programmierstrom auf einem sehr kleinen Wert gehalten werden. Dieser ist viel kleiner als der Drain-Strom, der beim Programmieren einer herkömmlichen EPROM-Zelle verwendet wird, die sowohl eine hohe Drain-Spannung als auch eine hohe Steuer-Gate-Spannung benötigt und den MOS-Transistor im Stromsättigungsmodus betreibt. Folglich ist es möglich, die hohe Spannung für ein Speicherfeld 50 mit einer Ladepumpe auf einem Chip, auch On- Chip-Ladepumpe genannt, zu speisen.

Lesen

Das Messen des Zustands der Speicherzelle 10 oder des Speicherarrays 50 kann mittels eines herkömmlichen Verfahrens erfolgen. Die Source-Zone 14 wird auf Massepotential gehalten. Die Drain-Zone 16 wird auf einer Lesespannung gehalten, welche typisch +2 Volt und wesentlich kleiner als das Programmierungspotential ist.
Wenn in einem Falle das Floating Gate 22 positiv geladen ist, dann ist die Kanalzone 18 direkt unterhalb dem Floating Gate 22 normalerweise eingeschaltet. Wenn das Steuer-Gate 29 auf ein Lesepotential beispielsweise +5 Volt angehoben wird, welches kleiner als das Potential beim Löschen ist, um die Kanalzone 18 unter dem ersten Abschnitt 30 des Steuer-Gates einzuschalten, fließt elektrischer Strom von der Drain-Zone 16 zu der Source-Zone 14. Auf diese Weise kann die Speicherzelle 10 als in einem gelöschten Zustand oder "1"- Zustand befindlich gemessen werden.
Andererseits ist, wenn das Floating Gate 22 negativ geladen ist, der Bereich des Kanals 18 direkt unter dem Floating Gate 22 entweder schwach eingeschaltet oder vollständig ausgeschaltet. Somit ist sogar dann, wenn das Steuer-Gate 29 und die Drain-Zone 16 auf ein Lesepotential angehoben werden, das die Zone des Kanals 18 direkt unterhalb des ersten Abschnittes 30 des Steuer-Gates 29 einschaltet, die Zone des Kanals 18 unterhalb des Floating Gates 22 nicht eingeschaltet und somit ist der Strom durch den Kanal 18 entweder sehr klein im Vergleich zu dem gelöschten "1"-Zustand, oder es liegt überhaupt kein Strom vor. Unter dieser Bedingung wird ein Programmierungszustand "0" der Zelle 10 gemessen.

Störungsanalyse

In einem aus EEPROM-Speicherzellen 10 aufgebauten Speicherarray 50 gibt es entweder während des Lesens oder Schreibens unerwünschte Hochspannungsbeanspruchungszustände, die ein Abfließen der Ladungen auf dem Floating Gate 22 bewirken. Dieses Lesestörungs- und Schreibstörungsphänomen kann bei der vorliegenden Speicherzelle 10 minimiert werden.
Da die Speicherzelle 10 unter der Bedingung betrieben wird, daß die kapazitive Kopplung zwischen dem Floating Gate 22 und der Source-Zone 14 sehr stark ist, liegt das Potential des Floating Gate immer sehr nahe an dem Potential der Source-Zone 14. Sowohl unter positiven als auch negativen Ladungsbedingungen ist der Spannungsabfall zwischen dem Floating Gate 22 und der Source-Zone 14 klein genug, so daß der Leckstrom vernachlässigbar ist. Somit kann für die nachstehende Analyse der Leckpfad von dem Floating Gate 22 zu dem Source-Knoten 14 tatsächlich ignoriert werden.
Während des Lesestörungszustandes ist, wenn das Floating Gate 22 sich in einem gelöschten Zustand befindet, d. h., wenn das Floating Gate positiv geladen ist, der Potentialabfall zwischen dem Floating Gate 22 und dem Steuer-Gate 29 klein. Dieses führt zu einem vernachlässigbaren Leckstrom. Andererseits kann, wenn sich das Floating Gate 22 im programmierten Zustand befindet, d. h., wenn es negativ geladen ist, der Spannungsabfall zwischen dem Floating Gate 22 und dem Steuer-Gate 29 eine Höhe von vier bis 5 Volt aufweisen. Ferner würde der Spannungsabfall dieselbe Vorspannungsrichtung wie die des Löschzustandes aufweisen. Die Natur des Fowler-Nordheim- Tunneleffekts besteht jedoch darin, daß bei niedrigerer Spannung die I/V-Beziehung durch eine sehr steile Kurve gekennzeichnet ist. Dieses gilt insbesondere für den Fowler- Nordheim-Tunnelstrom, der von einer texturierten Polysiliziumoberfläche injiziert wird. Der Zellenbetriebszustand kann so ausgelegt werden, daß die gesamte während der Betriebslebensdauer des Speicherbausteins abgeflossenen Ladung nicht groß genug ist, den Speicherzustand von dem programmierten "0"- in den gelöschten "1"-Zustand umzuschalten.
Bei dem Schreibstörungszustand während des Löschens ist die nicht selektierte Zelle immer in dem Zustand, daß alle drei Knoten, d. h., die Drain-Zone 16, das Steuer-Gate 29 und die Source-Zone 14 auf Massepotential liegen. Daher gibt es in diesem Zustand keine Störung.
Während der Programmierung liegt jedoch der schlechteste Fall eines Störungszustandes an einer nicht selektierten Zelle vor, wenn das Floating Gate 22 positiv geladen ist und der Source-Knoten 14 auf das Programmierungspotential angehoben wird. Unter dieser Bedingung ist das Potential des Floating Gate durch die nachstehende Gleichung definiert:
Vfg = (Qfg + Cfs * VP + Cfb * VP)/(Cfc + Cfb + Cfs)
Somit kann die über dem Floating Gate 22 und dem Steuer- Gate 29, welches für eine nicht selektierte Zelle 10 auf Massepotential liegt, abfallende Spannung mehrere Volt höher als die Programmierspannung Vp sein. Die Polarität der Vorspannung ist jedoch zu der des Löschvorgangs umgekehrt. Die rauhen Stellen auf der Polysiliziumoberfläche zeigen einen rückwärtsgerichteten Fowler-Nordheim-Tunnelstrom, welcher viele Größenordnungen schwächer als der eines Vorwärtsrichtungszustandes ist. Wegen dieser asymmetrischen Natur der Fowler-Nordheim-I/V-Charakteristik für den von der Polysiliziumrauhigkeit emittierten Elektronenstrom, kann der Betriebszustand der Zelle 10 in einer solchen Weise ausgelegt werden, daß der gesamte Ladungsverlust in der Betriebslebensdauer der Speicherzelle 10 aufgrund dieses Störstroms minimiert und ignoriert werden kann.

Herstellungsverfahren

Wie vorstehend diskutiert, ist bei einer bevorzugen Ausführungsform das Floating Gate 22 ein rekristallisiertes Silizium-Gate. Das rekristallisierte Silizium-Gate 22 kann wie folgt ausgebildet werden:
In Fig. 3A ist eine Querschnittsansicht eines ersten Schrittes in einem Verfahren zur Herstellung einer Speicherzelle 10 mit einem rekristallisierten Floating Gate 22 dargestellt. Man läßt eine erste Isolierschicht 20 oder die Gate-Oxidschicht 20 auf einem Siliziumsubstrat 12 aufwachsen. Anschließend wird Polysilizium 22 oder amorphes Silizium 22 auf der ersten Isolierschicht 20 abgeschieden. Das Polysilizium 22 oder amorphe Silizium 22 wird dann mit einer Siliziumnitridschicht 70 abgedeckt. Die Siliziumnitridschicht 70 kann mittels eines herkömmlichen CVD-Verfahrens (Chemische Dampfabscheidung) abgeschieden werden. Die Struktur nach Fig. 3A wird dann einem Langzeit- Wärmezyklus, beispielsweise 1100 bis 1200ºC unterworfen. Der Wärmezyklus bewirkt eine Ausheilen des Polysiliziums oder des amorphen Siliziums 22 und bildet eine rekristallisiertes Silizium oder nahezu ein einkristallines Silizium 22. Der Ausheilungsprozeß muß nicht so weit fortschreiten, bis ein einkristallines Silizium 22 erzeugt wird. Solange die Kornabmessungen des sich aus dem Rekristallisierungsprozeß ergebenden Siliziums 22 relativ viel größer als die Größe des Ladungsinjektionselementes sind, wird das Ladungsinjektionselement selbst im wesentlichen zu einem einkristallinen Silizium. Mit anderen Worten: Wenn der Rekristallisierungsprozeß zu einer Schicht 22 führt, die aus vielen verbundenen Silizium-Einkristallen besteht, ist die Rekristallisation akzeptabel, sofern jeder Silizium- Einkristall im Vergleich zu dem Ladungsinjektionselement groß ist. Da der Ausheilungsprozeß zum Beginn der Herstellung der Speicherzelle 10 durchgeführt wird, kann diese bei einer relativ hohen Temperatur für eine relativ lange Zeitdauer behandelt werden. Natürlich wird, wenn der Ausheilungsprozeß lang genug ist, ein einkristallines Floating Gate 22 erzeugt.
Um die Ladungsinjektionszone entlang dem Rand der rekristallisierten Siliziumschicht 22 zu erzeugen, kann eines der zwei nachstehenden Verfahren angewendet werden.
Das erste Verfahren dient zum selektiven Öffnen der Siliziumnitridschicht 70 an den Stellen, wo das endgültige Floating Gate 22 ausgebildet wird (siehe Fig. 3B)
Die belichtete Siliziumnitridzone 70 wird dann entfernt (siehe Fig. 3C).
Die Photolackmaske wird dann entfernt (siehe Fig. 3D).
Dieses läßt das rekristallisierte Silizium 22 freigelegt zurück. Das freigelegte rekristallisierte Silizium 22 wird dann bis auf eine bestimmte Dicke oxidiert, z. B. 200 nm (2000 Angström) (siehe Fig. 3D). Dieses bewirkt die Ausbildung einer Oxidschicht 72, die an der Grenze der Siliziumnitridschicht 70 einem Vogelschnabel ähnelt. Die Ausbildung des "Vogelschnabels" wird von demselben Grund wie dem für die Ausbildung des "Vogelschnabels" nach einem LOCOS-Feldoxidationsprozeß (einem allgemein bekannten herkömmlichen Prozeß) bewirkt. Die nicht oxidierte, rekristallisierte Siliziumschicht 22 unterhalb der Oxidschicht weist eine "aufgekrümmte" Form auf. An einem Punkt, wo die nicht oxidierte, rekristallisierte Siliziumschicht eine Spitze erreicht, wird der Ladungsinjektionsbereich gebildet.
Die Siliziumnitridschicht 70 wird dann weggeätzt, wobei der Oxidabschnitt der rekristallisierten Siliziumschicht 22 unverändert bleibt (siehe Fig. 3F).
Ein anisotroper Siliziumätzprozeß, wie z. B. eine reaktive Ionenätzung, wird dann zum selektiven Ätzen der freigelegten, rekristallisierten Siliziumschicht 22, welche sich nicht direkt unter der Oxidschicht 72 befindet, angewendet (siehe Fig. 3G). Dieses läßt das endgültige Floating Gate 22 aus rekristallisiertem Silizium unter der Oxidschicht 72 ausgebildet zurück.
Der scharfe hochgekrümmte Bereich an dem Rand des rekristallisierten Siliziums der rekristallisierten Siliziumschicht 22 bildet den Ladungsinjektionsbereich. In Fig. 3G ist dieses ein Rand, welcher entlang dem rekristallisierten Siliziumrand ausgerichtet ist. Mit einem scharf ausgebildeten Ladungsinjektionsrand ist die Tunnelungswahrscheinlichkeit von Elektronen am höchsten. Dieses ergibt ein Floating Gate 22 mit einem gut ausgebildeten Ladungsinjektionsrand, um eine Tunnelung von Ladungen vom Floating Gate 22 zu dem Steuer-Gate 29 hervorzurufen.
Ein zweites Verfahren zum Ausbilden des Ladungsinjektionsbereichs entlang einem Rand der rekristallisierten Siliziumschicht 22 kann wie folgt durchgeführt werden:
Die rekristallisierte Siliziumschicht 22 wird selektiv geätzt, um das Floating Gate 22 mit geraden Seitenwänden auszubilden
Das rekristallisierte Floating Gate 22 wird dann bis zu einer bestimmten Dicke oxidiert und dann die Oxidschicht isotrop weggeätzt.
Das rekristallisierte Floating Gate 22 wird noch einmal bis auf eine bestimmte Dicke oxidiert. Die Schritte der Oxidation des rekristallisierten Siliziums auf eine bestimmte Dicke und dann der isotropen Wegätzung der Oxidschicht werden wiederholt, bis eine gewünschte Form an der Ecke zur Verwendung als effizienter Elektroneninjektor vorliegt. Die Ausbildung einer scharfen Ecke, welche von dem Kristallrand (100) und der Oberfläche (110) durch einen verlängerten einzigen Oxidationsschritt auf einem einkristallinen Silizium ausgebildet wird, wurde bereits früher in dem Journal of the Electrochemical Society, Seite 1278, 19. Juni 1982 beschrieben.
Um ein hochfestes Tunnelungsdielektrikum auf dem rekristallisierten Floating Gate 22 aufwachsen zu lassen und um den Ladungseinfang und dielektrischen Defekte zu minimieren, geht das Verfahren wie folgt weiter:
Man läßt eine thermische Oxidschicht 74 bis auf eine bestimmte Dicke über dem Floating Gate 22 aufwachsen (siehe Fig. 3H).
Eine Nitridisation der Oxidschicht 74 wird durch thermischen Ausheilen der Oxidschicht 74 mit verdünntem NH&sub3; unter Verwendung von N&sub2; oder Ar als Trägergas bei einer erhöhten Temperatur von beispielsweise höher als 800ºC durchgeführt. Dieses führt zu der Ausbildung einer Oxynitridschicht. Die Oxynitridschicht weist ein geringeres Einfangverhalten als thermisches Oxid in einem kristallinem Substrat auf.
Zum Schluß kann als ein optionaler Schritt ein zusätzlicher Oxidationsschritt auf die Oxynitridschicht angewendet werden. Dieses würde zu einer Reduzierung der Defektdichte durch das Verschließen von Stiftlöchern beitragen, wobei der Rest der Oberflächen-Oxynitridschicht als eine Oxidationsverzögerungsschicht dient. Durch geeignetes Einstellen der Nitridations- und der Endoxidationsbedingungen kann die Schicht sehr gut von Einfangstellen frei gemacht werden und zeigt somit eine extrem gute dielektrische Integrität, d. h., einen niedrigen Ladungseinfang, niedrige Defektdichte, hohe Durchschlagfeldstärke, eine enge Streuung der Tunnelungsspannung und Durchbruchspannung.
Zum Schluß wird eine zweite Polysiliziumschicht 76 über der Oxynitridschicht 74 abgeschieden, welche die zweite Isolierschicht 25 ist. Die zweite Polysiliziumschicht 76 wird zur Erzeugung des Steuer-Gates 29 ausgebildet.
Ein vollständiges, detaillierteres Verfahren für die Herstellung der Speicherzelle 10 wird nun beschrieben.
Als Ausgangsmaterial wird ein p-Siliziumsubstrat mit einem typischen Dotierungspegel in dem Bereich von 5 bis 50 Ohm-cm abhängig von dem Grad der Skalierung angenommen.
Zuerst läßt man eine erste Schicht dielektrischen Materials thermisch auf dem Substrat aufwachsen. Diese Schicht wird schließlich zu dem isolierenden Dielektrikum unter dem rekristallisierten Floating Gate. Das Material kann Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid sein. Die Dicke dieser Schicht reicht von 5 bis 20 nm (50 bis 200 Angström) abhängig von dem Grade der Skalierung.
Anschließend wird eine Schicht amorphen Siliziummaterials mittels eines LPCVD-Prozesses (Chemische Dampfabscheidung bei Niederdruck) abgeschieden. Die Dicke dieser Schicht liegt in dem Bereich von 100 bis 250 nm (1000 bis 2500 Angström) abhängig von dem Grade der Skalierung.
Ferner wird eine Schicht aus Siliziumnitridmaterial mittels eines LPCVD-Prozesses abgeschieden. Die Dicke der Siliziumnitridschicht ist so, daß sie als eine Sauerstoffdiffusionsbarriere bei hoher Temperatur wirken kann und trotzdem dünn genug ist, daß die durch sie eingebrachte mechanische Spannung vernachlässigbar ist. Ein typischer Dickenbereich reicht von 40 bis 180 nm (400 bis 1800 Angström). Die kombinierte Struktur wird dann in einem Diffusionsofen mit einer Temperatur im Bereich von 1150 bis 1305ºC ausgeheilt. Die Ausheilungszeit ist so bemessen, daß das amorphe Silizium nahezu in ein einkristallines Silizium mit einer Korngröße von mindestens einigen um umgewandelt wird. Die typische Ausheilzeit beträgt ein paar Stunden bis zehn Stunden in Abhängigkeit von der Ausheiltemperatur. Das Ergebnis hiervon ist in Fig. 4A zu sehen.
Photolack wird auf die Struktur aufgeschleudert und Schlitze werden geöffnet, um die Oberseite des Siliziumnitridmaterials mittels herkömmlicher, photolithographischer Technik zur Ausbildung des Isolationsbereichs zwischen Zellen freizulegen (siehe Fig. 4B).
Unter Verwendung des Photolacks als Maske, wird das Siliziumnitrid und die rekristallisierte Siliziumschicht mittels eines Trockenätzverfahrens, wie z. B. mittels eines RIE-Prozesses (reaktives Ionenätzen) entfernt. Die Photolackmaske wird mittels einer herkömmlichen Einrichtung abgezogen (siehe Fig. 4c).
Die nachstehenden Schritte sind optionale Schritte, um den Vogelschnabel in dem Feldoxid und die Beeinträchtigung der Bor-Dotierung während der Feldoxidation und anschließender Wärmeschritte zu reduzieren:
Thermisches Aufwachsenlassen einer Schicht von 10 bis 40 nm (100 bis 400 Angström) von Siliziumoxid auf der Seitenwand der rekristallisierten Siliziumschicht; dann
Abscheiden einer Schicht von 20 bis 40 nm (200 bis 400 Angström) Siliziumnitrid mittels eines LPCVD-Prozesses. Eine Schicht von etwa 150 bis 250 nm (1500 bis 2500 Angström) aus Polysilizium wird ebenfalls mittels eines LPCVD-Prozesses auf dem Siliziumnitrid abgeschieden (siehe Fig. 4C).
Die Polysiliziumseitenwand-Abstandshalter werden durch anisotropes Entfernen des Polysiliziums auf dem horizontalen Abschnitt der Struktur unter Anwendung des RIE- Prozesses ausgebildet (siehe Fig. 4E).
Der Polysilizium-Abstandshalter wird durch einen thermischen Oxidationsprozeß in Oxid umgewandelt (siehe Fig. 4F).
Das Verfahren fährt mit einer Kanal-Stop-Implantation von BF&sub2; fort. Die Implantationsenergie wird so gewählt, daß die implantierten Ionen nicht die Siliziumnitrid/Silizium/Siliziumoxid-Schichten durchdringen und nur in das Siliziumsubstrat in den von der ersten Maske geöffneten und nicht von den Oxidabstandshaltern geschützten Bereichen implantiert werden (siehe Fig. 4G). Die nachfolgenden zwei Schritte sind wiederum optional:
Die zuletzt abgeschiedene Nitridschicht wird aus den Bereichen entfernt, wo sie nicht durch den Oxidabstandshalter geschützt ist.
Der Oxidabstandshalter wird durch Eintauchen in verdünnte HF entfernt (siehe Fig. 4H).
Dann läßt man Feldoxid auf eine Dicke in dem Bereich von 300 bis 700 nm (3000 bis 7000 Angström) abhängig von dem Grad der Skalierung aufwachsen (siehe Fig. 41).
Dann wird Photolack aufgeschleudert und Öffnungsstreifen rechtwinklig zu den Isolierungsschlitzen durch herkömmliche Photolithographietechnik zur Ausbildung des Bereichs des Floating Gates hergestellt. Eine Phosphorimplantation wird dann zur Dotierung des Floating Gate in der Weise durchgeführt, daß die Implantierungsionen bevorzugt in der rekristallisierten Siliziumschicht liegen und nicht in das Siliziumsubstrat eindringen. Die typische Dosis liegt in dem Bereich von 1 · 10¹&sup4; bis 1 · 10¹&sup5; Ionen pro cm². Mit dem Photolack als Maske wird diese Siliziumnitridschicht selektiv auf dem Siliziumnitrid/Silizium/Siliziumoxid-Stapel unter Anwendung eines RIE-Prozesses entfernt (siehe Fig. 4J).
Die Photomaske wird dann mittels einer herkömmlichen Einrichtung entfernt. Unter Verwendung des restlichen Nitrids als oxidationsbeständige Maske läßt man thermisches Oxid aufwachsen, wobei auch ein Teil der rekristallisierten Siliziumschicht in Oxid umgewandelt wird. Die Oxiddicke liegt typischerweise in dem Bereich von 100 bis 250 nm (1000 bis 2500 Angström) abgängig von der Dicke der ursprünglichen Siliziumschicht und dem Grad der Skalierung. Dadurch wird ein Kleinvogelschnabel auf dem Silizium entlang den von der zweiten Maske ausgebildeten Nitridbegrenzungen erzeugt (siehe Fig. 4K).
Die restliche Siliziumnitridschicht wird durch eine naßchemische Ätzung in einem heißen Phosphorsäurebad entfernt (siehe Fig. 4L).
Unter Verwendung des Oxids als Maske wird der freigelegte rekristallisierte Siliziumbereich selektiv mittels eines RIE-Prozesses geätzt. Die Ätzselektivität zwischen dem Silizium und dem Oxid sollte groß genug, beispielsweise größer als 20, um eine scharfkantiges Profil sicherzustellen. Ein Siliziumätzprozeß mit einer Selektivität größer als 25 ist ohne weiteres unter Verwendung eines herkömmlichen RIE-Prozesses mit auf Chlor basierender Chemie verfügbar (siehe Fig. 4M).
Man läßt eine Opferoxidschicht thermisch auf der freigelegten Seitenwand der rekristallisierten Siliziumschicht aufwachsen. Gleichzeitig wird die Oxiddicke auf dem Substrat, welche ursprünglich von dem Siliziumnitrid/Silizium-Stapel abgedeckt war, auf eine bestimmte Dicke erhöht. Die typische Dicke liegt in dem Bereich von 40 bis 50 nm (400 bis 500 Angström) (siehe Fig. 4N).
Mit dem Floating Gate als Maske wird eine selbstjustierte Borimplantation durchgeführt, um den Schwellenwert in dem Bereich einzustellen, in welchem ein Auswahltransistor erzeugt werden soll. Die Oxidschicht wird teilweise durch Eintauchen in eine verdünnte HF-Lösung erzeugt. Dann läßt man das Oxid wieder bis zum Erreichen einer gewünschten Enddicke auf dem Siliziumsubstrat und der Seitenwand des rekristallisierten Siliziums aufwachsen. Diese zwei Dicken können als Folge des Dotierungspegels und der Kristallorientierung unterschiedlich sein. Die typische Dicke liegt in dem Bereich von 30 bis 50 nm (300 bis 500 Angström) auf dem Siliziumsubstrat und von 40 bis 60 nm (400 bis 600 Angström) auf der Seitenwand des rekristallisierten Siliziums.
Eine Nitridation des Oxids wird mit verdünntem NH&sub3; unter Verwendung von N&sub2; oder Ar als Trägergas bei einer erhöhten Temperatur durchgeführt. Der Temperaturbereich liegt typisch zwischen 800 und 1000ºC. Eine optionale kurze Oxidation wird im Temperaturbereich von 850 bis 950ºC durchgeführt. Die Zeit wird kurz genug gemacht, so daß sie Oxiddicke nicht stark erhöht und trotzdem für das Aufwachsen von Oxid lang genug ist, um jeden Stiftlochdefekt zu verschließen. Dann wird eine Polysiliziumschicht abgeschieden und mittels herkömmlicher Einrichtungen dotiert. (siehe Fig. 40).
Das Polysilizium wird zur Ausbildung des Steuer-Gates mittels herkömmlicher photolithographischer und Trockenätzverfahren strukturiert (siehe Fig. 4P).
Photolack wird aufgeschleudert und Öffnungsstreifen rechtwinklig zu den Isolierungsschlitzen durch herkömmliche Photolithographietechnik zum Freilegen von Teilen des Floating Gates und des Drain-Bereichs hergestellt. Unter Verwendung des Photolacks und des freigelegten Abschnittes als Maske wird eine Phosphorimplantation durchgeführt. Die Dosierung wird so eingestellt, daß in den anschließenden thermischen Schritten der N&spplus;-Übergang des Phosphors diffundiert und unterhalb des Floating Gates überlappt. Der Betrag der Überlappung wird von dem gewünschten Grad der Drain-Kopplung bestimmt und kann von 0,2 bis 0,6 um variieren (siehe Fig. 4Q).
Die Photolackmaske wird mittels einer herkömmlichen Einrichtung abgezogen. Die Sorce- und Drain-Zonen sind damit ausgebildet (siehe Fig. 4R)
Eine erste Passivierungsglasschicht, Kontaktlöcher, eine Metallisierung, eine obere Passivierung und Bondflächenschichten werden mittels einer herkömmlichen Einrichtung zur Vervollständigung des Prozesses durchgeführt (siehe Fig. 4D).

Claims

1. Elektrisch programmierbarer und löschbarer Speicherbaustein mit folgenden Merkmalen:

eine Vielzahl von Speicherplätzen (10), die jeweils einen einzelnen Transistor umfassen, der durch ein Substrat (12) eines Halbleitermaterials eines ersten leitfähigen Typs gebildet ist,

mit Abstand angeordnete Drain- und Source-Zonen (16, 14) eines zweiten leitfähigen Typs in dem Substrat (12), zwischen denen eine Kanalzone (18) liegt,

eine erste Isolierschicht (20), die über dem Substrat (12) angeordnet ist,

ein elektrisch leitfähiger schwimmender Steueranschluß (Floating Gate) (22), der über der ersten Isolierschicht (20) angeordnet ist und sich über einen Abschnitt der Kanalzone (18) und über einen Abschnitt der Source-Zone (14) erstreckt,

eine zweite Isolierschicht (25), die über und benachbart zu dem schwimmenden Steueranschluß (22) angeordnet ist, und

ein elektrisch leitfähiger Steueranschluß (29), dessen Abschnitt (30) über der ersten Isolierschicht (20) angeordnet und durch einen Abschnitt (26) der zweiten Isolierungsschicht (25), die nahe an dem schwimmenden Steueranschluß (22) angeordnet ist, von dem schwimmenden Steueranschluß (22) getrennt ist,

dadurch gekennzeichnet,

daß der Speicherbaustein eine Vielzahl von Zeilen- Adreßleitungen (62), eine Vielzahl von Spalten- Adreßleitungen (18) und eine gemeinsame Leitung besitzt, wobei jede Kombination von einer der Zeilen- Adreßleitungen (62) mit einer der Spalten-Adreßleitungen (18) einen anderen Speicherplatz der Speicherplätze (10) bildet,

und daß an jedem Speicherplatz (10) die Source-Zone (14) mit der gemeinsamen Leitung, die Drain-Zone (16) mit einer zugeordneten Spalten-Adreßleitung der Spalten- Adreßleitungen (18) und das Steuergate (29) mit einer zugeordneten Zeilen-Adreßleitung der Zeilen- Adreßleitungen (62) verbunden ist, wobei der Zwischenraum zwischen dem Abschnitt (30) des Steueranschlusses (29) und dem schwimmenden Steueranschluß (22), der durch den benachbarten Abschnitt (26) der zweiten Isolierschicht (25) gebildet wird, sowie die kapazitive Kopplung zwischen dem schwimmenden Steueranschluß (22) und der Source-Zone (14) derart ausgebildet sind, daß, wenn die zugeordnete Zeilen-Adreßleitungen (62) und die gemeinsame Leitung auf vorbestimmte Potentiale angehoben werden, die über dem Potential der zugeordneten Spaltenleitung (18) liegen, wobei das an die gemeinsame Leitung angelegte Potential über dem Potential liegt, das an der zugeordneten Zeilen-Adreßleitung (62) anliegt, heiße Elektronen durch einen abrupten Potentialunterschied entlang der Oberfläche der dem Zwischenraum entsprechenden Kanalzone (18) erzeugt werden und auf den schwimmenden Steueranschluß (22) aufgebracht werden, und daß, wenn die zugeordnete Zeilen-Adreßleitung (62) auf ein vorbestimmtes Löschpotential angehoben wird, das über einem an die zugeordnete Spaltenleitung (18) und die gemeinsame Leitung angelegten Referenzpotential liegt, die Elektronen von dem schwimmenden Steueranschluß (22) zu dem Steueranschluß (29) mittels des Fowler-Nordheim-Tunneleffekts durch die zweite Isolierschicht (25) hindurchtunneln.

2. Verfahren zum Betreiben des nach Anspruch 1 definierten elektrisch programmierbaren und löschbaren Speicherbausteins,

gekennzeichnet durch folgende Schritte:

a) Löschen einer Speicherstelle (10) durch:

Anlegen eines Massepotentials an die gemeinsame Leitung,

Anlegen eines Massepotentials an die Spalten- Adreßleitung (18), die dem Speicherplatz (10) zugewiesen ist,

Anlegen eines ersten positiven Potentials an die Zeilen-Adreßleitung (62), die der Speicherstelle (10) zugewiesen ist, wodurch bewirkt wird, daß Ladungen auf dem schwimmenden Steueranschluß (22) dieser Speicherstelle mittels des Fowler-Nordheim-Tunneleffekts zum Steueranschluß an diesem Speicherplatz tunneln, und

b) Programmieren einer gelöschten Speicherstelle (10) durch:

Anlegen eines zweiten positiven Potentials an die gemeinsame Leitung,

Anlegen eines Massepotentials an die Spalten- Adreßleitung (18), die der gelöschten Speicherstelle (10) zugewiesen ist, und

Anlegen eines dritten positiven Potentials, das kleiner als das zweite positive Potential ist, an die Zeilen-Adreßleitung (62), die der gelöschten Speicherstelle (10) zugewiesen ist, wodurch bewirkt wird, daß die Elektronen von der Drain-Zone (16) der gelöschten Speicherstelle (10) durch eine Injektion heißer Elektronen, die durch eine abrupte Potentialdifferenz erzeugt werden, zu dem jeweiligen schwimmenden Steueranschluß (22) tunneln.