DE3941840A1

DE3941840A1 - Electronic interface circuit for FEt and bipolar transistors - uses clamping FET saturation of bipolar transistor

Info

Publication number: DE3941840A1
Application number: DE19893941840
Authority: DE
Inventors: Werner Dipl Phys Dr Schardein
Original assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Current assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date: 1989-03-21
Filing date: 1989-03-21
Publication date: 1991-01-24

Abstract

The circuit, comprising five FETs (M1...M4,MK) and two bipolar transistors (Q1,Q2) connected between supply voltage (V1) and earth (V2). The circuit is a FET-TTL Interface circuit, and the collector of the second bipolar transistor (Q2) is connected to a clamping FET (MK) which prevents the transistor (Q2) going too heavily into saturation. The ratio of the channel within of transistors (MK,M3) are defined. Pref., the FETs are CMOS devices, with complementary transistors (M1,M2) and (M1,M3). USE/ADVANTAGE - CMOS-TTL Interface circuits. Prevents saturation of output transistors.

Description

Die vorliegende Erfindung betrifft eine Schaltung nach dem Oberbegriff des Patentanspruchs 1.The present invention relates to a circuit according to the Preamble of claim 1.

Insbesondere befaßt sich die vorliegende Erfindung mit einer in BICMOS-Technologie implementierbaren CMOS-TTL- Interfaceschaltung mit zwei in Gegentaktschaltung angeordneten Bipolartransistoren, bei der eine Steuerung eines Bipolartransistors in einen unerwünscht starken Sättigungszustand verhindert wird.In particular, the present invention is concerned with a CMOS-TTL implemented in BICMOS technology Interface circuit with two arranged in push-pull circuit Bipolar transistors, in which a control of a Bipolar transistor in an undesirably strong state of saturation is prevented.

Zum technologischen Hintergrund der Erfindung sei angemerkt, daß in jüngerer Zeit ein Bedarf an CMOS-TTL-Interfaceschaltungen für die Anwendung in solchen Schaltungen entstanden ist, die sowohl CMOS-Schaltungen, als auch TTL- Schaltungen aufweisen. Bei derartigen kombinierten Schaltungen werden beispielsweise hochintergrierte Logiken in CMOS-Technologie realisiert, während die von diesen Logiken angesteuerten Treiberschaltungen in bipolarer Technik ausgeführt sind.Regarding the technological background of the invention, it should be noted that recently a need for CMOS-TTL interface circuits for use in such circuits arose, which has both CMOS circuits and TTL Have circuits. With such combined circuits for example, highly integrated logics in CMOS technology is realized while that of these Logic driven driver circuits in bipolar Technology.

An der Schnittstelle zwischen CMOS-Schaltungen und TTL- Schaltungen oder Bipolarschaltungen werden Interfaceschaltungen zur Pegelwandlung und Anpassung benötigt. Die Erfordernisse der Pegelwandlung und Anpassung ergeben sich daraus, daß die CMOS-Technik im wesentlichen für das Treiben rein kapazitiver Lasten ausgelegt ist, da die CMOS-Logik statisch stromlos arbeitet. Andererseits arbeiten TTL-Schaltungen mit bipolaren Transistoren, die als stromgesteuerte Bauelemente statisch Strom aufnehmen. Bei den letztgenannten Schaltungen liegt die Umschaltschwelle zwischen den beiden logischen Zuständen bei dem doppelten einer Dioden-Vorwärtsspannung und somit bei etwa 1,4 V. Diese Umschaltschwelle liegt bezogen auf die übliche Versorgungsspannung von 5 V unsymmetrisch. CMOS-Logiken arbeiten in der Regel gleichfalls mit einer Versorgungsspannung von 5 V. Bei CMOS-Logiken kann die Umschaltschwelle frei in die Mitte zwischen der Versorgungsspannung und dem Massepotential auf 2,5 V festgelegt werden.At the interface between CMOS circuits and TTL Circuits or bipolar circuits become interface circuits needed for level conversion and adjustment. The There are requirements for level conversion and adaptation from the fact that the CMOS technology essentially for the Driving purely capacitive loads is designed because the CMOS logic works statically currentless. On the other hand, work TTL circuits with bipolar transistors that function as current-controlled components take static electricity. At the latter circuits have the switching threshold between the two logical states at double a diode forward voltage and thus around 1.4 V. This switching threshold is based on the usual supply voltage of 5 V unbalanced. CMOS logics work usually also with a supply voltage of 5 V. In the case of CMOS logic, the switchover threshold freely in the middle between the supply voltage and the ground potential can be set to 2.5 V.

Zur Anpassung dieser beiden Technologien aneinander werden Schnittstellen oder Interfaceschaltungen benötigt.To adapt these two technologies to each other Interfaces or interface circuits required.

Durch die seit wenigen Jahren erprobte BICMOS-Technologie besteht nunmehr die Möglichkeit, ein vollständiges System aus CMOS-Komponenten und schnellen bipolaren Transistoren auf einem gemeinsamen Chip zu integrierten. Die notwendigen Interfaceschaltungen werden aus CMOS-Transistoren und bipolaren Transistoren aufgebaut. Ein weiteres Anwendungsgebiet von CMOS-TTL-Interfaceschaltungen sind periphere Interface-Schaltungen, die am Cipausgang die im Chip verwendeten CMOS-Pegel in die häufig ausgangsseitig erforderlichen TTL-Pegel umwandeln. Thanks to the BICMOS technology that has been tried and tested for a few years there is now the possibility of a complete system from CMOS components and fast bipolar transistors to be integrated on a common chip. The necessary Interface circuits are made up of CMOS transistors and bipolar ones Transistors built. Another area of application CMOS-TTL interface circuits are peripheral Interface circuits that use the ones in the chip at the cip output CMOS level in the output often required Convert TTL level.

Aus dem Firmenprospekt Hitachi Electonic Components, BICMOS Gate-Array HG 28, 1986, ist bereits eine CMOS-TTL- Interfaceschaltung bekannt. Bei der bekannten Interfaceschaltung ist eine CMOS-Eingangsstufe vorgesehen, der zwei Bipolartransistoren in Gegentaktschaltung folgen, die von der CMOS-Eingangsstufe angesteuert werden. Bei dieser bekannten Interfaceschaltung liegt eine Schottky-Diode zwischen dem Kollektor und der Basis des unteren der beiden in Gegentaktschaltung angeordneten Bipolartransistoren. Diese Schottky-Diode dient zum Verhindern eines zu starken Sättigungszustandes dieses Bipolartransistors, da das dynamische Verhalten des Bipolartransistors durch eine zu starke Sättigung beeinträchtigt wird. Mit anderen Worten sinkt die Schaltgeschwindigkeit eines Bipolartransistors ab, wenn er in einer zu starken Sättigung betrieben wird, da die Ladungsträgerausräumung der Basis in diesem Zustand eine zu hohe Zeit erfordern würde. Die Schottky-Diode, die parallel zur Kollektor-Basis-Strecke diese (unteren) Bipolartransistors liegt, hat eine niedrigere Durchlaßspannung als der PN-Übergang der Kollektor-Basis-Strecke des Bipolartransistors. Als Majoritätsträgerbauelemente treten bei Schottky-Dioden bei deren Durchlaßpolung keine Ladungsspeicherungen auf, so daß die Parallelschaltung der Schottky-Diode zu der Kollektor-Basis-Strecke des unteren Transistors zu einem Verhindern eines zu starken Sättigungszutandes und zu einem Erhöhen der Schaltgeschwindigkeit der Anordnung führt. Jedoch bedarf es bei der Herstellung der bekannten Interfaceschaltung des zusätzlichen Prozeßschrittes der Strukturierung des Schottky-Kontaktes, zu dessen Implementierung ferner ein weiteres Metall neben dem üblicherweise verwendeten Aluminium in der Herstellung angewendet werden muß. Ferner muß zur Herstellung des Schottky-Kontaktes die darunterligende Wanne niedrig dotiert sein, was einer hohen Integration der Interfaceschaltung entgegensteht, da diese nur mit hoch dotierten Bereichen erzielbar ist. From the Hitachi Electonic Components company brochure, BICMOS gate array HG 28, 1986, is already a CMOS-TTL Interface circuit known. In the known interface circuit a CMOS input stage is provided, the two Bipolar transistors in push-pull circuit follow by the CMOS input stage can be controlled. In this known A Schottky diode is located between the interface circuits the collector and the base of the lower of the two bipolar transistors arranged in push-pull circuit. This Schottky diode is used to prevent too strong Saturation state of this bipolar transistor, since that dynamic behavior of the bipolar transistor through a strong saturation is affected. In other words the switching speed of a bipolar transistor decreases if it is operated in too high a saturation, because the base carrier clearance in this state would take too long a time. The Schottky diode that parallel to the collector-base path this (lower) bipolar transistor has a lower forward voltage than the PN transition of the collector base path of the Bipolar transistor. Act as majority carrier components with Schottky diodes with their forward polarity no charge storage on, so that the parallel connection of the Schottky diode to the collector-base path of the lower one Transistor to prevent excessive saturation and to increase the switching speed the arrangement leads. However, it requires manufacturing the known interface circuit of the additional Process step of structuring the Schottky contact, another metal next to its implementation the commonly used aluminum in the manufacture must be applied. Furthermore, for the production of the Schottky contact the tub beneath it low doped be what a high integration of the interface circuit stands in the way, since this is only with highly endowed Areas is achievable.

Ferner ist es aus der Fachveröffentlichung Weste, N.: Principals of CMOS-VLSI-Design, Addison-Wesly 1985, S. 143 bis 227, bekannt, eine Interfaceschaltung für die genannten Anwendungszwecke in reiner CMOS-Technologie zu realisieren, wobei die Interfaceschaltung durch mehrere, hintereinandergeschaltete Inverter gebildet wird. Ein jeweils folgender Inverter wird um einen bestimnmten Faktor größer dimensioniert als der vorhergehende, wobei der letzte Inverter so dimensioniert sein muß, daß er innerhalb der TTL-Pegel den benötigten Strom für eine oder mehrere Standard-TTL-Lasten liefern kann. Der hierfür erforderliche nMOS-FET weist eine große Fläche auf.It is also from the technical publication vest, N .: Principals of CMOS-VLSI-Design, Addison-Wesly 1985, p. 143 to 227, known, an interface circuit for the above To realize applications in pure CMOS technology, where the interface circuit by several, connected in series Inverter is formed. One each the following inverter becomes larger by a certain factor dimensioned as the previous one, with the last inverter must be dimensioned so that it is within the TTL level the required current for one or more Can deliver standard TTL loads. The one required for this nMOS-FET has a large area.

Ferner ist aus der Fachveröffentlichung Miwa, H. et al.: A 13 ns/359 mW 2 kW × 9 bit RAM using Hi-BiCOMS Technology, ESSCIRC 1988, Delft, eine Interfaceschaltung bekannt, deren Ausgangsstufe in ihrem oberen Teil einen bipolaren npn-Transistor und im unteren Teil einen nMOS-FET aufweist. Da der nMOS-FET nicht den oben erwähnten Sättigungszustand eines Bipolartransistors annehmen kann, ist hier keine Schottky-Diode nötig. Jedoch hat auch hier der nMOS-FET einen unerwünscht großen Flächenbedarf.Furthermore, from the specialist publication Miwa, H. et al .: A 13 ns / 359 mW 2 kW × 9 bit RAM using Hi-BiCOMS Technology, ESSCIRC 1988, Delft, an interface circuit known, whose output stage has a bipolar in its upper part npn transistor and has an nMOS FET in the lower part. Because the nMOS-FET does not have the saturation state mentioned above a bipolar transistor can assume no Schottky diode required here. However, here too nMOS-FET an undesirably large area requirement.

In der älteren, nicht vorveröäffentlichten Patentanmeldung P 38 24 694.5 der Anmelderin ist eine intergrierte Halbleiterschaltung beschrieben, die eine CMOS-Eingangsstufe und eine Ausgangsstufe umfaßt, wobei die Ausgangsstufe aus einem Bipolartransistor in Emitterschaltung mit einem als ständig eingeschaltete Stromquelle wirkenden pMOS-Transistor gebildet wird. Zwischen der Basis und dem Emitter des Bipolartransistors liegt ein ständig eingeschalteter nMOS-Transistor.In the older, unpublished patent application P 38 24 694.5 from the applicant is an integrated semiconductor circuit described a CMOS input stage and comprises an output stage, the output stage consisting of a bipolar transistor in emitter circuit with an as constantly switched current source acting pMOS transistor is formed. Between the base and the emitter of the bipolar transistor is a constantly on nMOS transistor.

Aus der EP-A1-02 61 528, Fig. 9 ist eine Schaltung der eingangs genannten Art bekannt. Die EP-A1-02 61 528 zeigt in ihren zahlreichen Figuren verschiedene Ausführungsformen von CMOS-Logikschaltungen mit einer Bipolartransistorausgangsstufe zum Treiben kapazitiver Lasten mit hohen Strömen. Die in Fig. 9 gezeigte Schaltung hat einen Feldeffekttransistor, dessen Source-Drain-Strecke zwischen einer Versorgungsspannung und der Basis des ersten Bipolartransistors liegt, einen zweiten Feldeffekttransistor, dessen Drain-Source-Strecke zwischen der Basis dieses Bipolartransistors und der Basis des zweiten Bipolartransistors liegt, wobei der erste und zweite Feldeffekttransistor gateseitig mit einem Eingangsanschluß verbunden sind. Ein gateseitig gleichfalls mit dem Eingangsanschluß verbundener fünfter Feldeffekttransistor liegt mit seiner Drain-Source-Strecke zwischen dem Ausgang der Schaltung und der Basis des zweiten Bipolartransistors. Diese liegt über die Drein-Source-Strecke eines vierten Feldeffekttransistors an Masse, welcher mit der Basis des ersten Bipolartransistors verbunden ist. Ein dritter Feldeffekttransistor liegt mit seiner Drain-Source-Strecke zwischen der Versorgungsspannung und der Basis des zweiten Bipolartransistors und liegt gateseitig am Schaltungseingang. Der dritte Feldeffekttransistor dient dazu, einen zusätzlichen Basisstrom zum zweiten Bipolartransistor zuzuführen, um die Entladegeschwindigkeit der Lastkapazität zu erhöhen (Seite 3, Zeilen 49 bis 55). Der fünfte Feldeffekttransistor zwischen der Ausgangsklemme und der Basis des zweiten Bipolartransistors dient in dieser Schaltung allein dazu, bei hohem Eignangssignal eine Ladung vom Ausgang der Schaltung zur Basis des zweiten Bipolartransistors zu dessen Durchschalten zuzuführen (Seite 2, Zeilen 15 und 16). Bei hohem Ausgangspegel kann also der Basisstrom des zweiten Transistors über den Feldeffekttransistor fließen, während bei sinkenden Ausgangspotentialen die Aufgabe der Zuführung des Basisstromes vom dritten Feldeffekttransistor übernommen wird, um Signaldeformationsprobleme zu vermeiden (Seite 4, Zeilen 1 bis 7). Zu der Schaltung gemäß Fig. 9 wird in dieser Entgegenhaltung ausgeführt (Seite 4, Zeilen 7 bis 11), daß der zweite Bipolartransistor im Sättigungsbereich betrieben wird und daß diese Schaltung für die praktische Anwendung aufgrund von Problemen nicht in Betracht kommt, die durch die Aufladung der ausgangsseitigen kapazitiven Last auf ein Potential oberhalb des Massepotentials aufgrund eines Stromflusses von der Versorgungsspannungsklemme über den dritten und fünften Feldeffekttransistor begründet seien. Somit verwirft diese Entgegenhaltung die Schaltung nach Fig. 9 für die praktische Anwendung als Treiberschaltung für kapazitive Lasten und schlägt modifizierte Schaltungskonfigurationen vor, die in den Fig. 10 bis 20 dieser Schrift wiedergegeben sind. Diese letztgenannten Schaltungskonfigurationen sind gleichfalls nur als Treiberschaltungen für kapazitive Lasten beschrieben und aufgrund ihres beschränkten Ausgangspotentialbereiches auch nur als solche geeignet. Vorschriften über die Dimensionierung der Feldeffekttransistoren der Schaltungen nach den Fig. 1 bis 20 sind dieser Entgegenhaltung nicht zu entnehmen. Allein auf Seite 4, Zeilen 7 und 8 findet sich der Hinweis, daß der zweite Bipolartransistor im Sättigungsbereich betrieben werden solle, woraus die Forderung nach einem hohen Basisstrom für den zweiten Bipolartransistor abzuleiten ist.From EP-A1-02 61 528, Fig. 9, a circuit of the type mentioned is known. In its numerous figures, EP-A1-02 61 528 shows various embodiments of CMOS logic circuits with a bipolar transistor output stage for driving capacitive loads with high currents. The circuit shown in FIG. 9 has a field effect transistor whose source-drain path lies between a supply voltage and the base of the first bipolar transistor, a second field effect transistor whose drain-source path lies between the base of this bipolar transistor and the base of the second bipolar transistor , wherein the first and second field effect transistors are connected to an input terminal on the gate side. A fifth field effect transistor, which is also connected to the input terminal at the gate, lies with its drain-source path between the output of the circuit and the base of the second bipolar transistor. This is connected to ground via the three-source path of a fourth field effect transistor, which is connected to the base of the first bipolar transistor. A third field effect transistor has a drain-source path between the supply voltage and the base of the second bipolar transistor and is located on the gate side at the circuit input. The third field effect transistor is used to supply an additional base current to the second bipolar transistor in order to increase the rate of discharge of the load capacitance (page 3, lines 49 to 55). The fifth field effect transistor between the output terminal and the base of the second bipolar transistor is used in this circuit alone to supply a charge from the output of the circuit to the base of the second bipolar transistor for switching it through when the input signal is high (page 2, lines 15 and 16). With a high output level, the base current of the second transistor can flow via the field effect transistor, while with falling output potentials, the task of supplying the base current is taken over by the third field effect transistor in order to avoid signal deformation problems (page 4, lines 1 to 7). For the circuit of FIG. 9 is executed in this document (page 4, lines 7 to 11), that the second bipolar transistor is operated in the saturation region and that this circuit can not be considered for practical use because of problems caused by the charging the capacitive load on the output side is based on a potential above the ground potential due to a current flow from the supply voltage terminal via the third and fifth field effect transistors. Thus, this citation discards the circuit of FIG. 9 for practical use as a driver circuit for capacitive loads and suggests modified circuit configurations which are shown in FIGS. 10 to 20 of this document. These last-mentioned circuit configurations are likewise only described as driver circuits for capacitive loads and, because of their limited output potential range, are only suitable as such. Regulations on the dimensioning of the field effect transistors of the circuits according to FIGS. 1 to 20 cannot be found in this document. On page 4, lines 7 and 8 alone there is a note that the second bipolar transistor should be operated in the saturation range, from which the requirement for a high base current for the second bipolar transistor can be derived.

In Hinblick auf diesen Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine FET-TTL-Interfaceschaltung zu schaffen, die ausgangsseitig TTL-Spezifikationen erfüllt, die gegenüber bekannten FET-TTL-Interfaceschaltungen mit einer verminderten Anzahl von Verfahrensschritten herstellbar ist und dennoch eine hohe Schaltgeschwindigkeit aufweist.In view of this prior art, the present Invention, the object of a FET-TTL interface circuit to create the output TTL specifications fulfilled, compared to known FET-TTL interface circuits with a reduced number of process steps is producible and still high Has switching speed.

Diese Aufgabe wird bei einer Schaltung nach dem Oberbegriff des Patentanspruchs 1 durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst. This task is done with a circuit according to the generic term of claim 1 by the in the characterizing Part of claim 1 specified features solved.

Bei der erfindungsgemäßen FET-TTL-Interfaceschaltung wird eine Einrichtung zum Verhindern des zu starken Sättigungszustandes eines Bipolartransistors, welcher eine hohe Schaltgeschwindigkeit ausschließen würde, nicht durch die herstellungstechnisch aufwendige Schottky-Diode gebildet, sondern durch einen Klammer-FET, der vom Eingang der FET- Eingangsstufe der FET-TTL-Interfaceschaltung her angesteuert wird. Bei der erfindungsgemäßen Schaltung entfallen nicht nur die beim Stand der Technik bei FET-TTL-Interfaceschaltungen erforderlichen zusätzlichen Verfahrensschritte für den Schottky-Prozeß, sondern ebenfalls die sich aus dem Schottky-Prozeß ergebenden Entwurfsbeschränkungen für den Schaltungsdesigner, die unter anderem in der für den Schottky-Kontakt erforderlichen niedrigen Dotierung bestehen, die einer Reduktion der Schaltungsgröße entgegensteht. Der erfindungsgemäße Ersatz der im Stand der Technik als erforderlich angesehenen Schottky-Diode durch einen gesteuerten FET ermöglicht eine einfache Herstellbarkeit der Schaltung bei hoher Schaltgeschwindigkeit, wobei der Designer völlig frei bleibt in der Wahl der gewünschten Dotierungen für die einzelnen Schaltungsbereiche. Insbesondere ist die erfindungsgemäße FET-TTL- Interfaceschaltung für eine Implementierung in BICMOS- Technologie geeignet, so daß die MOS-FETs und die Bipolartransistoren monolithisch integrierbar sind. Die erfindungsgemäße Schaltung eignet sich zum Treiben von mehreren Standard-TTL-Lasten. Eine Standard-TTL-Last ist definiert durch einen L-Pegel von maximal 0,4 V bei 1,6 mA Stromaufnahme durch einen H-Pegel von mindestens 2,4 V bei 40 uA Stromabgabe und durch eine Lastkapazität CL von 15 pF.In the FET-TTL interface circuit according to the invention a device for preventing the excessive state of saturation a bipolar transistor, which has a high Would exclude switching speed, not by that complex Schottky diode, but by means of a bracket FET that goes from the input of the FET Input stage of the FET-TTL interface circuit driven here becomes. In the circuit according to the invention are omitted not only those in the prior art for FET-TTL interface circuits required additional procedural steps for the Schottky process, but also the design restrictions resulting from the Schottky process for the circuit designer who among other things in the low doping required for the Schottky contact consist of a reduction in circuit size opposes. The replacement according to the invention in the state the Schottky diode deemed necessary in the art thanks to a controlled FET, it is easy to manufacture switching at high switching speed, whereby the designer remains completely free to choose the desired doping for the individual circuit areas. In particular, the FET-TTL according to the invention Interface circuit for an implementation in BICMOS Technology suitable so that the MOS-FETs and the bipolar transistors can be integrated monolithically. The invention Circuit is suitable for driving several Standard TTL loads. A standard TTL load is defined thanks to an L level of maximum 0.4 V at 1.6 mA current consumption through an H level of at least 2.4 V at 40 uA Power delivery and through a load capacitance CL of 15 pF.

Aufgrund der erfindungsgemäßen Dimensionierung des Klammer- FET bezogen auf diejenige des dritten FET wird eine Betriebsart der Gesamtschaltung erreicht, bei der im Gegensatz zu der diesbezüglichen Forderung der gattungsbildenden Entgegenhaltung ein zu tiefer Sättigungszustand des zweiten Bipolartransistors dadurch verhindert wird, daß sich bei absinkendem Kollektorpotential am zweiten Bipolartransistor die Stromrichtung im Klammer-FET umdreht, um einen Teil des Basisstromes vom zweiten Bipolartransistor weg über dessen Kollektor abzuleiten.Due to the dimensioning of the clamp FET based on that of the third FET becomes one Operating mode of the overall circuit reached, in contrast to the related requirement of the generic Citation too deep a state of saturation of the second bipolar transistor is prevented in that when the collector potential drops at the second bipolar transistor reverses the current direction in the bracket FET part of the base current from the second bipolar transistor to derive away via its collector.

Bevorzugte Weiterbildungen der erfindungsgemäßen Schaltung sind Gegenstand der Unteransprüche zwei bis siebzehn.Preferred developments of the circuit according to the invention are the subject of subclaims two to seventeen.

Nachfolgend werden unter Bezugnahme auf die beiliegenden Zeichnungen bevorzugte Ausführungsformen der erfindungsgemäßen FET-TTL-Interfaceschaltung näher erläutert. Es zeigtBelow are with reference to the accompanying Drawings preferred embodiments of the invention FET-TTL interface circuit explained in more detail. It shows

Fig. 1 eine erste Ausführungsform der erfindungsgemäßen FET-TTL-Interfaceschaltung; Fig. 1 shows a first embodiment of the FET-TTL interface circuit of the invention;

Fig. 2 eine graphische Darstellung der Abhängigkeit der Ausgangsspannung von der Eingangsspannung bei der Ausführungsform gemäß Fig. 1; FIG. 2 shows a graphical representation of the dependency of the output voltage on the input voltage in the embodiment according to FIG. 1; FIG.

Fig. 3 eine graphische Darstellung der in Fig. 1 angegebenen Ströme in Abhängigkeit von der Eingangsspannung; Figure 3 is a graphical representation of the currents shown in Fig 1 in response to the input voltage..;

Fig. 4 eine zeitliche Darstellung des Verhaltens der Ausgangsspannung des in Fig. 1 gezeigten Schaltungsbeispieles in Abhängigkeit von der Eingangsspannung; FIG. 4 shows a time representation of the behavior of the output voltage of the circuit example shown in FIG. 1 as a function of the input voltage;

Fig. 5 eine graphische Darstellung der zeitlichen Abhängigkeit der in Fig. 1 angegebenen Ströme von der Zeit bei der in Fig. 4 angegebenen Ansteuerung der Schaltung; Figure 5 is a graphical representation of the time dependence of the currents from the time at the indicated in Figure 4 control the circuit shown in Fig. 1..;

Fig. 6 eine zweite Ausführungsform der erfindungsgemäßen FET-TTL-Interfaceschaltung; Fig. 6 shows a second embodiment of the FET-TTL interface circuit of the invention;

Fig. 7 eine dritte Ausführungsform der erfindungsgemäßen FET-TTL-Interfaceschaltung; Fig. 7 shows a third embodiment of the present invention FET-TTL interface circuit;

Fig. 8 eine vierte Ausführungsform der erfindungsgemäßen FET-TTL-Interfaceschaltung; und Fig. 8 shows a fourth embodiment of the present invention FET-TTL interface circuit; and

Fig. 9 eine fünfte Ausführungsform der erfindungsgemäßen FET-TTL-Interfaceschaltung. Fig. 9 shows a fifth embodiment of the FET-TTL interface circuit of the invention.

Das in Fig. 1 gezeigte erste Ausführungsbeispiel der FET-TTL-Interfaceschaltung umfaßt einen ersten npn-Bipolartransistor Q1, der zwischen einem ersten Potential V1 und einem Ausgang A der Schaltung liegt, und einen zweiten npn-Bipolartransistor Q2, der zwischen dem Ausgang A und einem zweiten Potential V2 geschaltet ist, welches im Beispielsfall durch das Massepotential gebildet wird. Der zweite Bipolartransistor Q2 ist in Emitterschaltung angeordnet, während der erste Bipolartransistor Q1 in Kollektorschaltung geschaltet ist.The first embodiment of the FET-TTL interface circuit shown in FIG. 1 comprises a first npn bipolar transistor Q 1 , which lies between a first potential V 1 and an output A of the circuit, and a second npn bipolar transistor Q 2 , which lies between the Output A and a second potential V 2 is connected, which is formed by the ground potential in the example. The second bipolar transistor Q 2 is arranged in an emitter circuit, while the first bipolar transistor Q 1 is connected in a collector circuit.

Ein erster p-Kanal-MOSFET M1 ist sourceseitig an das erste Potential, drainseitig an die Basis des ersten Bipolartransistors Q1 und gateseitig mit dem Eingang E der Schaltung verbunden.A first p-channel MOSFET M 1 is connected on the source side to the first potential, on the drain side on the base of the first bipolar transistor Q 1 and on the gate side to the input E of the circuit.

Ein zweiter n-Kanal-MOSFET M2 ist drainseitig mit der Basis des ersten Bipolartransistors Q1 und sourceseitig mit der Basis des zweiten Bipolartransistors Q2 verbunden, während dessen Gate an den Eingang E angeschlossen ist.A second n-channel MOSFET M 2 is connected on the drain side to the base of the first bipolar transistor Q 1 and on the source side to the base of the second bipolar transistor Q 2 , while its gate is connected to the input E.

Ein dritter n-Kanal-MOSFET M3 liegt drainseitig an dem ersten Potential, sourceseitig an der Basis des zweiten Bipolartransistors Q2 und gateseitig gleichfalls am Eingang E der Schaltung. Ein vierter n-Kanal-MOSFET M4 liegt drainseitig an der Basis des zweiten Bipolartransistors Q2 und sourceseitig am zweiten Potential V2, wobei dessen Gate mit dem Ausgang A der Schaltung verbunden ist.A third n-channel MOSFET M 3 is on the drain side at the first potential, on the source side at the base of the second bipolar transistor Q 2 and on the gate side also at the input E of the circuit. A fourth n-channel MOSFET M 4 is located on the drain side at the base of the second bipolar transistor Q 2 and on the source side at the second potential V 2 , the gate of which is connected to the output A of the circuit.

Ein n-Kanal-Klammer-MOSFET MK ist mit seiner Drainelektrode mit dem Ausgang A verbunden und ist mit seiner Sourceelektrode an die Basis des zweiten Bipolartransistors Q2 angeschlossen, während dessen Gate mit dem Eingang E der Schaltung in Verbindung steht.An n-channel clamp MOSFET MK is connected with its drain electrode to the output A and is connected with its source electrode to the base of the second bipolar transistor Q 2 , the gate of which is connected to the input E of the circuit.

Das Verhältnis der Kanalweite W zur Kanllänge L der MOSFERTs ist bei dem Ausführungsbeispiel gemäß Fig. 1 folgendermaßen festgelegt: M1 : 50/3; M2 : 12/3; M3 : 12/3; M4 : 3/3 und MK : 24/3.The ratio of the channel width W to the channel length L of the MOSFERTs is defined as follows in the exemplary embodiment according to FIG. 1: M 1 : 50/3; M 2 : 12/3; M 3 : 12/3; M 4 : 3/3 and MK: 24/3.

Folgende Überlegungen führen zu einer erfindungsgemäßen Dimensionierung des dritten MOSFET M3 in Abhängigkeit von der Dimensionierung des Klammer-MOSFET MK:The following considerations lead to the inventive dimensioning of the third MOSFET M 3 depending on the dimensioning of the clamped MOSFET MK:

Im Falle des niedrigen Potentiales am Ausgang A der FET-TTL-Interfaceschaltung muß der Klammer-FET MK für eine ausreichende Ableitung eines überschüssigen Basisstromes des zweiten Bipolartransistors Q2 zu dessen Kollektor bewerkstelligen. Daher muß der Klammer-FET MK bezüglich seiner Kanalweite WK ausreichend groß dimensioniert werden in Abhängigkeit von der Kanalweite W3 des dritten MOSFET M3. Da der erste MOSFET M1 und der erste Bipolartransistor Q1 sich in einem gesperrten Zustand befinden, und da der zweite MOSFET M2 im statischen Zustand stromlos ist, gelten folgende Gleichungen:In the case of the low potential at the output A of the FET-TTL interface circuit, the clamp FET MK must ensure that an excess base current of the second bipolar transistor Q 2 is derived to the collector thereof. Therefore, the clamp FET MK must have a sufficiently large channel width WK depending on the channel width W 3 of the third MOSFET M 3 . Since the first MOSFET M 1 and the first bipolar transistor Q 1 are in a blocked state, and since the second MOSFET M 2 has no current in the static state, the following equations apply:

IC = -I(V6) (1)
I(V7) = IC/beta (2)IC = -I (V 6 ) (1)
I (V 7 ) = IC / beta (2)

wobei beta die Stromverstärkung des zweiten Bipolartransistors Q2 bezeichnet. where beta denotes the current gain of the second bipolar transistor Q 2 .

Die idealen Gleichungen für MOSFETs lauten:The ideal equations for MOSFETs are:

für den linearen Bereich;for the linear range;

für den Sättigungsbereich;for the saturation range;

Hierbei bedeuten:
IDS: Drain-Source-Strom;
VGS: Gate-Source-Spannung;
VDS: Drain-Source-Spannung;
K: Technologiekonstante; und
VT: Schwellenspannung.Here mean:
IDS: drain-source current;
VGS: gate-source voltage;
VDS: drain-source voltage;
K: technology constant; and
VT: threshold voltage.

Für den linearen Bereich gilt:The following applies to the linear range:

VGS-VTVDS. (5)VGS-VTVDS. (5)

Für den Sättigungsbereich gilt:The following applies to the saturation range:

VGS-VTVDS. (6)VGS-VTVDS. (6)

Hieraus folgt, daß sich der dritte MOSFET M3 in der Sättigung und sich der Klammer-MOSFET MK in seinem linearen Bereich befindet.It follows that the third MOSFET M 3 is in saturation and the clamped MOSFET MK is in its linear region.

Daraus ergeben sich folgende Abhängigkeiten für die Ströme I (V5) und I (V6):This results in the following dependencies for the currents I (V 5 ) and I (V 6 ):

Da Strom I (V7) sehr klein verglichen mit dem Strom I (V5) ist, gilt folgender Zusammenhang:Since current I (V 7 ) is very small compared to current I (V 5 ), the following relationship applies:

I (V5) = -I (V6) (9)I (V 5 ) = -I (V 6 ) (9)

Durch die Auflösung der obigen Gleichungen nach dem Verhältnis WK zu W3 ergibt sich folgender Zusammenhang:Solving the above equations according to the ratio WK to W 3 gives the following relationship:

Innerhalb der obigen Gleichung 10 bezeichnet VE den oberen Wert der Eingangsspannung, der im Ausführungsbeispiel 5 V ist, VBEQ2 die Basis-Emitter-Spannung des zweiten Bipolartransistors Q2 von ungefähr 0,8 V, VT die Schwellenspannung von ungefähr 0,8 V und VA die Sättigungsspannung des inneren Transistors von ungefähr 0,1 V.Within equation 10 above, VE denotes the upper value of the input voltage, which is 5 V in the exemplary embodiment, VBEQ 2 the base-emitter voltage of the second bipolar transistor Q 2 of approximately 0.8 V, VT the threshold voltage of approximately 0.8 V and VA is the saturation voltage of the inner transistor of approximately 0.1 V.

Bei diesen Werten ergibt sich folgendes Verhältnis für die Kanalweiten WK, W3 des Klammer-FET MK und des dritten MOSFET M3:With these values, the following relationship results for the channel widths WK, W 3 of the clamp FET MK and the third MOSFET M 3 :

Experimentelle Überprüfungen haben ergeben, daß die erfindungsgemäße FET-TTL-Interfaceschaltung innerhalb des folgenden Bereiches der Verhältnisse der Kanalweiten ein zufriedenstellendes dynamisches Verhalten zeigt: Experimental tests have shown that the invention FET-TTL interface circuit within the following range of the ratios of the channel widths satisfactory dynamic behavior shows:

Bei den obigen Zahlenwerten ergibt sich folgender optimaler Wertebereich für das Verhältnis der Kanalweiten WK, W3:With the above numerical values, the following optimal value range results for the ratio of the channel widths WK, W 3 :

Folgende Überlegungen sind für die Einhaltung der Bedingung für den niedrigen TTL-Pegel von 0,4 V ergänzend zu berücksichtigen:The following considerations are for compliance with the condition for the low TTL level of 0.4 V additionally consider:

Bei einem belasteten Ausgang A der erfindungsgemäßen FET-TTL-Interfaceschaltung fließt ein zusätzlicher Strom -I (AUS) in den Kollektor des zweiten Bipolartransistors Q2. Dieser zusätzliche Strom erzeugt am Bahnwiderstand des zweiten Bipolartransistors zwischen dessen Kollektor und dessen Emitter einen zusätzlichen Spannungsabfall VBAHN, der zusammen mit der Sättigungsspannung VA des inneren Transistors nicht den zulässigen niedrigen TTL-Pegel von 0,4 V überschreiten darf. Daher muß die Sättigungsspannung des inneren Transistors VA ausreichend niedrig gewählt sein.With a loaded output A of the FET-TTL interface circuit according to the invention, an additional current -I (AUS) flows into the collector of the second bipolar transistor Q 2 . This additional current generates an additional voltage drop VBAHN at the path resistance of the second bipolar transistor between its collector and its emitter, which, together with the saturation voltage VA of the inner transistor, must not exceed the permissible low TTL level of 0.4 V. Therefore, the saturation voltage of the inner transistor VA must be chosen to be sufficiently low.

Das statische Verhalten der in Fig. 1 gezeigten Ausführungsform der erfindungsgemäßen FET-TTL-Interfaceschaltung ist in den Fig. 2 und 3 wiedergegeben, während das dynamische Verhalten dieser Ausführungsform der Schaltung in den Fig. 4 und 5 gezeigt ist.The static behavior of the embodiment of the FET-TTL interface circuit according to the invention shown in FIG. 1 is shown in FIGS. 2 and 3, while the dynamic behavior of this embodiment of the circuit is shown in FIGS. 4 and 5.

Zunächst wird das statische Verhalten der Schaltung erläutert.First, the static behavior of the circuit is explained.

Zur Simulation der TTL-Belastung am Ausgang A wird dieser mit einem Lastwiderstand von 0,6 kOhm an das erste Potential VI gelegt.This is used to simulate the TTL load at output A. with a load resistance of 0.6 kOhm to the first potential VI laid.

Bei einer Eingangsspannung VE von 0 V sind der erste MOSFET M1 und der vierte-MOSFET M4 leitend, während der zweite, dritte und der Klammer-MOSFET M2, M3, MK gesperrt sind.At an input voltage VE of 0 V, the first MOSFET M 1 and the fourth MOSFET M 4 are conductive, while the second, third and the clamp MOSFET M 2 , M 3 , MK are blocked.

Der erste MOSFET M1 legt die Basis der ersten Bipolartransistors Q1 an das erste Potential V1, so daß der erste Bipolartransistor Q1 eingeschaltet ist. An die Basis des zweiten Bipolartransistors Q2 wird kein Strom angelegt, so daß dieser gesperrt ist.The first MOSFET M 1 connects the base of the first bipolar transistor Q 1 to the first potential V 1 , so that the first bipolar transistor Q 1 is switched on. No current is applied to the base of the second bipolar transistor Q 2 , so that it is blocked.

Am Ausgang A ergibt sich aufgrund des Lastwiderstands, der an dem ersten Potential V1 liegt, ein diesem ersten Potential V1 entsprechendes Potential. Dieser Zustand entspricht dem Gebiet 1 in Fig. 2.At output A, a potential corresponding to this first potential V 1 results from the load resistance which is at the first potential V 1 . This state corresponds to area 1 in FIG. 2.

Wird nunmehr die Eingangsspannung VE allmählich erhöht, so werden der zweite und dritte MOSFET M2, M3 und der Klammer-MOSFET MK leitend geschaltet. In diesem Zustand ist zunächst die Summe der Ströme I (V4) und I (V5) noch kleiner als der über den vierten MOSFET M4 abfließende Strom I (V8). Dieser Zustand entspricht dem linksseitigen Bereich des Gebietes 2 in Fig. 3.If the input voltage VE is now gradually increased, the second and third MOSFETs M 2 , M 3 and the clamped MOSFET MK are turned on. In this state, the sum of the currents I (V 4 ) and I (V 5 ) is initially still smaller than the current I (V 8 ) flowing off via the fourth MOSFET M 4 . This state corresponds to the left-hand region of area 2 in FIG. 3.

Der eingeschaltete Klammer-FET MK erfüllt in diesem Bereich die Aufgabe, einen zusätzlichen Strom zur Versorgung der Basis des zweiten Bipolartransistors Q2 zu liefern. Sobald ein positiver Basisstrom I (V7) in die Basis des zweiten Bipolartransistors Q2 fließt, wird dieser Bipolartransistor Q2 leitend, so daß dessen Ausgangspotential VA fällt. Der Abfall des Ausgangspotentials VA ist im Gebiet 2 der Fig. 2 dargestellt. Wenn das Ausgangspotential VA einen Wert von etwa 0,8 V und somit etwa die Schwellenspannung des nMOSFET M4 erreicht, so wird dieser Ableittransistor M4 gesperrt, woraufhin der in die Basis des zweiten Bipolartransistors Q2 fließende Strom I (V7) ein Maximum erreicht. In diesem Zusammenhang wird auf den rechtsseitigen Teil des Gebietes 2 der Fig. 3 verwiesen.The switched-on clamp FET MK fulfills the task in this area of supplying an additional current for supplying the base of the second bipolar transistor Q 2 . As soon as a positive base current I (V 7 ) flows into the base of the second bipolar transistor Q 2 , this bipolar transistor Q 2 becomes conductive, so that its output potential VA drops. The drop in the output potential VA is shown in area 2 of FIG. 2. When the output potential VA reaches a value of approximately 0.8 V and thus approximately the threshold voltage of the nMOSFET M 4 , this discharge transistor M 4 is blocked, whereupon the current I (V 7 ) flowing into the base of the second bipolar transistor Q 2 reaches a maximum reached. In this connection, reference is made to the right-hand part of area 2 of FIG. 3.

Bei weiter absinkendem Kollektorpotential am zweiten Bipolartransistor Q2 kehrt sich die Stromrichtung im Klammer-FET MK um, wobei ein Teil der Ströme I (V4) und I (V5) von der Basis des zweiten Bipolartransistors Q2 weg über dessen Kollektor abgeleitet wird. Durch diese Stromableitung wird ein zu tiefer Sättigungszustand des zweiten Bipolartransistors Q2 verhindert, da bei sinkendem Ausgangspotential VA ein ansteigender Strom I (V6) über den Klammer-FET MK von der Basis des zweiten Bipolartransistros Q2 abgeleitet wird, was einem weiteren Absinken des Ausgangspotentiales VA entgegenwirkt. Aus diesem Regelmechanismus ergibt sich ein stabiles Ausgangspotential von ca. 0,4 V, wie dies auch durch das Gebiet 3 gemäß Fig. 2 dargestellt ist.If the collector potential at the second bipolar transistor Q 2 drops further, the current direction in the clamp FET MK reverses, with some of the currents I (V 4 ) and I (V 5 ) being diverted away from the base of the second bipolar transistor Q 2 via its collector . This current derivation prevents the second bipolar transistor Q 2 from becoming too saturated, since, as the output potential VA drops, an increasing current I (V 6 ) is derived via the clamp FET MK from the base of the second bipolar transistor Q 2 , which further reduces the Output potential VA counteracts. This control mechanism results in a stable output potential of approximately 0.4 V, as is also represented by region 3 according to FIG. 2.

Nachfolgend wird unter Bezugnahme auf die Fig. 4 und 5 das dynamische Verhalten der in Fig. 1 gezeigten Schaltung näher erläutert. Dieses dynamische Verhalten hängt davon ab, ob am Eingang E der Interfaceschaltung gemäß Fig. 1 ein steigendes LH-Sprungsignal oder ein fallendes HL- Sprungsignal anliegt.The dynamic behavior of the circuit shown in FIG. 1 is explained in more detail below with reference to FIGS. 4 and 5. This dynamic behavior depends on whether an increasing LH jump signal or a falling HL jump signal is present at input E of the interface circuit according to FIG. 1.

Bei einem LH-Sprungsignal am Eingang E werden der erste MOSFET M1 gesperrt und der zweite und dritte MOSFET M2, M3 sowie der Klammer-MOSFET M4 leitend gesteuert. Zunächst fließt der Basisstrom I (V1) des ersten Bipolartransistors Q1 aus dessen Basis über den zweiten MOSFET M2 in die Basis des zweiten Bipolartransistors Q2. Ein etwa gleich großer Strom I (V5) fließt über den dritten MOSFET M3 zur Basis des zweiten Bipolartransistors Q2. Der überwiegende Anteil des Basisstromes I (V7) des zweiten Bipolartransistors ist jedoch der Strom I (V6), der vom Klammer-FET MK geliefert wird. Damit gelangt ein sehr kräftiger Einschaltimpuls auf die Basis des zweiten Bipolartransistors Q2, so daß der Kollektorstrom das Ausgangspotential VA schnell nach unten zieht. Im L-Zustand ergibt sich eine Richtungsumkehr des Stromes I (V6) durch den Klammer-FET MK, so daß mit dem entsprechenden Stromentzug an der Basis des zweiten Bipolartransistors Q2 die Ausgangsspannung V8 auf einen Bereich von 0,3 bis 0,4 V eingegrenzt wird. In diesem Zusammenhang wird hingewiesen auf Fig. 2, Gebiet 3 und Fig. 4 im Zeitbereich zwischen 0,8 und 1,6 · 10^-8 s.In the event of an LH jump signal at input E, the first MOSFET M 1 is blocked and the second and third MOSFET M 2 , M 3 and the clamped MOSFET M 4 are turned on . First, the base current I (V 1 ) of the first bipolar transistor Q 1 flows from the base thereof via the second MOSFET M 2 into the base of the second bipolar transistor Q 2 . An approximately equal current I (V 5 ) flows via the third MOSFET M 3 to the base of the second bipolar transistor Q 2 . However, the major part of the base current I (V 7 ) of the second bipolar transistor is the current I (V 6 ), which is supplied by the clamp FET MK. A very strong switch-on pulse thus reaches the base of the second bipolar transistor Q 2 , so that the collector current quickly pulls the output potential VA downward. In the L state, there is a reversal of the direction of the current I (V 6 ) through the clamp FET MK, so that with the corresponding current drain at the base of the second bipolar transistor Q 2, the output voltage V 8 is in a range from 0.3 to 0. 4 V is limited. In this connection, reference is made to FIG. 2, area 3 and FIG. 4 in the time range between 0.8 and 1.6 × 10 ^-8 s.

Bei einem abfallenden HL-Sprungsignal am Eingang E wird der erste MOSFET M1 geöffnet, während der zweite und dritte MOSFET M2, M3 sowie der Klammer-MOSFET MK gesperrt werden. Es entsteht ein sehr steiler Stromimpuls I (V1) in die Basis des ersten Bipolartransistors Q1, so daß dieser sehr schnell einschaltet und einen entsprechend hohen Stromimpuls am Ausgang A zum Laden der dort liegenden Lastkapazität (nicht dargestellt) liefern kann. Bei ansteigender Ausgangsspannung VA wird der Strom I (V1) in die Basis des ersten Bipolartransistors Q1 wieder kleiner und wechselt schließlich seine Vorzeichen. Der Grund hierfür liegt darin, daß kein weiterer Strom mehr in die Lastkapazität fließt, wenn der Ausgang A seine Endspannung erreicht hat. Damit muß die den Stromfluß steuernde Ladung in der Basis des ersten Bipolartransistors Q1 wieder abgebaut werden, was durch eine Rückeinspeisung in die Quelle des ersten Potentiales V1 geschieht. Die Basis des zweiten Bipolartransistors Q2 wird hierbei durch den vierten MOSFET M4 entladen, der bereits eingeschaltet wird, wenn die Ausgangsspannung VA über einen Wert von etwa 0,8 V hinaus ansteigt.In the event of a falling HL jump signal at input E, the first MOSFET M 1 is opened, while the second and third MOSFET M 2 , M 3 and the clamped MOSFET MK are blocked. A very steep current pulse I (V 1 ) arises in the base of the first bipolar transistor Q 1 , so that it switches on very quickly and can supply a correspondingly high current pulse at output A for charging the load capacitance located there (not shown). With increasing output voltage VA, the current I (V 1 ) in the base of the first bipolar transistor Q 1 becomes smaller again and finally changes its sign. The reason for this is that no further current flows into the load capacitance when output A has reached its end voltage. Thus, the charge controlling the current flow in the base of the first bipolar transistor Q 1 must be reduced again, which is done by feeding it back into the source of the first potential V 1 . The base of the second bipolar transistor Q 2 is discharged by the fourth MOSFET M 4 , which is already switched on when the output voltage VA rises above a value of approximately 0.8 V.

Das zweite bis fünfte Ausführungsbeispiel nach den Fig. 6 bis 9 stimmt bis auf die nachfolgend erläuterten Abweichungen mit dem ersten Ausführungsbeispiel der erfindungsgemäßen FET-TTL-Interfaceschaltung nach Fig. 1 überein. The second to fifth exemplary embodiment according to FIGS. 6 to 9 correspond to the first exemplary embodiment of the inventive FET-TTL interface circuit according to FIG. 1, except for the deviations explained below.

Daher werden lediglich die Abweichungen erläutert, um Wiederholungen der Beschreibung jeweils übereinstimmender Schaltungsteile zu vermeiden.Therefore, only the deviations to repetitions are explained the description is more consistent Avoid circuit parts.

Im zweiten Ausführungsbeispiel gemäß Fig. 6 ist die Source des zweiten MOSFET M2 nicht mit der Basis des zweiten Bipolartransistors Q2 verbunden, sondern an das zweite Potential V2 angeschlossen, das im Beispielsfall das Massepotential ist.In the second exemplary embodiment according to FIG. 6, the source of the second MOSFET M 2 is not connected to the base of the second bipolar transistor Q 2 , but is connected to the second potential V 2 , which is the ground potential in the example.

Bei dem dritten Ausführungsbeispiel gemäß Fig. 7 ist der dritte MOSFET M3 in Abweichung vom ersten Ausführungsbeispiel als p-Kanal-MOSFET ausgeführt. Dessen Source- Elektrode ist mit dem ersten Potential und dessen Drain- Elektrode mit der Basis des zweiten Bipolartransistors Q2 verbunden. Das Gate des dritten MOSFET ist in diesem Fall mit der Basis des ersten Bipolartransistors Q1 verbunden.In the third exemplary embodiment according to FIG. 7, the third MOSFET M 3 is designed as a p-channel MOSFET in deviation from the first exemplary embodiment. Its source electrode is connected to the first potential and its drain electrode is connected to the base of the second bipolar transistor Q 2 . In this case, the gate of the third MOSFET is connected to the base of the first bipolar transistor Q 1 .

Bei der vierten Ausführungsform gemäß Fig. 8 ist der Klammer-MOSFET MK als p-Kanal-MOSFET ausgeführt. Dessen Gate ist mit der Basis des ersten Bipolartransistors Q1 verbunden.In the fourth embodiment according to FIG. 8, the clamp MOSFET MK is designed as a p-channel MOSFET. Its gate is connected to the base of the first bipolar transistor Q 1 .

Bei dem fünften Ausführungsbeispiel gemäß Fig. 9 sind sowohl der dritte MOSFET M3 als auch der Klammer-MOSFET MK als p-Kanal-MOSFET ausgebildet. Verglichen mit dem ersten Ausführungsbeispiel sind jeweils die Source- und Drain- Elektroden dieser beiden MOSFETs vertauscht. Die Gates dieser beiden MOSFETs M3, MK sind mit der Basis des ersten Bipolartransistors verbunden. Auch hier ist die Source des zweiten MOSFET M2 an Masse angeschlossen.In the fifth exemplary embodiment according to FIG. 9, both the third MOSFET M 3 and the clamp MOSFET MK are designed as p-channel MOSFETs. Compared to the first exemplary embodiment, the source and drain electrodes of these two MOSFETs are interchanged. The gates of these two MOSFETs M 3 , MK are connected to the base of the first bipolar transistor. Here, too, the source of the second MOSFET M 2 is connected to ground.

In Fig. 1 ist eine spezielle Eingangsstufe für die Ausführungsform der erfindungsgemäßen FET-TTL-Interfaceschaltung gezeigt. In Abweichung von dieser Eingangsstufe können auch andere FET-Eingangsstufen verwendet werden, die eine Gegentaktansteuerung der beiden Bipolartransistoren Q1, Q2 bewirken.In Fig. 1 a special input stage for the embodiment of the invention is shown FET-TTL interface circuit. In deviation from this input stage, other FET input stages can also be used, which effect push-pull control of the two bipolar transistors Q 1 , Q 2 .

Bei der in Fig. 1 gezeigten Ausführungsform ist das erste Potential V1 höher als das zweite Potential V2. Bei umgekehrter Polarität dieser Potentiale V1, V2 bedarf es einer Vertauschung der Source- bzw. Drain-Elektrode der jeweiligen MOSFETs.In the embodiment shown in FIG. 1, the first potential V 1 is higher than the second potential V 2 . If the polarities of these potentials V 1 , V 2 are reversed, the source or drain electrode of the respective MOSFETs must be interchanged.

Obwohl eine Implementierung der erfindungsgemäßen FET-TTL- Interfaceschaltung mittels BICMOS-Technologie als monolithische integrierte Schaltung bevorzugt ist, kommt auch ein Aufbau der Schaltung mittels diskreter Bauelemente in Betracht.Although an implementation of the FET-TTL- Interface switching using BICMOS technology as a monolithic integrated circuit is preferred also comes a structure of the circuit by means of discrete components in Consider.

Bei dem beschriebenen Ausführungsbeispiel steht der Klammer-MOSFET direkt mit dem Eingang E in Verbindung. Für die Funktion der erfindungsgemäßen Schaltung kommt es jedoch allein darauf an, daß der Klammer-MOSFET MK in Abhängigkeit vom Signal am Eingang E angesteuert wird, so daß auch eine indirekte Ansteuerung des Klammer-MOSFET über zwischen dem Eingang E und diesem liegende Schaltelemente möglich ist.In the described embodiment, the Bracket MOSFET connected directly to input E. For the function of the circuit according to the invention occurs however, it depends solely on the fact that the clamp MOSFET MK is dependent is controlled by the signal at input E, so that also an indirect control of the clamp MOSFET via switching elements located between the input E and this is possible.

Claims

1st circuit
with a FET input stage, which has a first, second and third FET,
with two push-pull bipolar transistors, which are controlled by the FET input stage, and
with a further FET which is connected to the collector of the second bipolar transistor and the gate of which is operatively connected to the input of the FET input stage, the third FET being connected to the base of the second bipolar transistor, characterized in that
that the circuit is a FET-TTL interface circuit,
that the further FET connected to the collector of the second bipolar transistor (Q 2 ) is a clamped FET (MK) which is provided to prevent the second bipolar transistor (Q 2 ) from becoming too saturated, and
that the ratio of the channel widths (WK, W 3 ) of the bracket FET (MK) and the third FET (M 3 ), provided that the channel lengths of these FETs (M 3 , MK) are the same, is in the following range: where: VBEQ 2 is the base-emitter voltage of the second bipolar transistor (Q 2 ), VE is the upper value of the input voltage, VT is the threshold voltage and VA is the saturation voltage of the inner transistor of the second bipolar transistor (Q 2 ).

2nd circuit
with a FET input stage, which has a first, second and third FET,
with two push-pull bipolar transistors, which are controlled by the FET input stage, and
with a further FET which is connected to the collector of the second bipolar transistor and the gate of which is operatively connected to the input of the FET input stage, the third FET being connected to the base of the second bipolar transistor, characterized in that
that the circuit is a FET-TTL interface circuit,
that the further FET connected to the collector of the second bipolar transistor (Q 2 ) is a clamped FET (MK) which is provided to prevent the second bipolar transistor (Q 2 ) from becoming too saturated, and
that the ratio of the channel widths (WK, W 3 ) of the bracket FET (MK) and the third FET (M 3 ), assuming the same channel lengths of these FETs (M 3 , MK), is in the following range:

3. Circuit according to claim 1 or 2, characterized in that
that the FET input stage is a CMOS input stage and
that the FET-TTL interface circuit is a CMOS-TTL interface circuit.

4. Circuit according to one of claims 1 to 3, characterized in that
that the first bipolar transistor (Q 1 ) lies between a first potential (V 1 ) and an output (A) and the second bipolar transistor (Q 2 ) lies between the output (A) and the second potential (V 2 ).

5. Circuit according to claim 4, characterized in
that the FET input stage has a first FET (M 1 ), which lies between the first potential (V 1 ) and the base of the first bipolar transistor (Q 1 ) and is operatively connected on the gate side to the input (E) of the FET input stage, and a second FET (M 2 ), which is connected to the base of the first bipolar transistor (Q 1 ) and is operatively connected on the gate side to the input (E) of the FET input stage.

6. Circuit according to claim 5, characterized in that the channels of the first and second FET (M 1 , M 2 ) are doped in opposite directions.

7. Circuit according to one of claims 1 to 6, characterized in that the channels of the first and third FET (M 1 , M 3 ) are doped in opposite directions.

8. Circuit according to one of claims 4 to 7 in direct or indirect back-reference to claim 4, characterized in that the FET input stage has a fourth FET (M 4 ) which is between the base of the second bipolar transistor (Q 2 ) and the second Potential (V 2 ) is located and is operatively connected to the gate (A).

9. Circuit according to claim 8, characterized in
that the channels of the clamp FET (MK) and the fourth FET (M 4 ) are doped in the same way.

10. Circuit according to one of claims 1 to 9, characterized in
that the bipolar transistors (Q 1 , Q 2 ) are npn transistors, and
that the first FET (M 1 ) is a p-channel enhancement type FET and the second, third and fourth FET (M 2 , M 3 , M 4 ) and the bracket FET (MK) are n-channel enhancement type FETs .

11. Circuit according to one of claims 3 to 10 in direct or indirect reference to claim 3, thereby featured, that the FET-TTL interface circuit as an integrated BICMOS circuit is executed.

12. Circuit according to one of claims 1 to 11, characterized in that the third FET (M 3 ) is further connected to the first potential (V 1 ).

13. Circuit according to one of claims 1 to 12, characterized in that
that the third FET (M 3 ) is an enhancement type n-channel FET, and
that its gate is connected to the input of the FET-TTL interface circuit.

14. Circuit according to claim 1 or 2, characterized in that the third FET (M 3 ) is a p-channel FET of the enhancement type, the gate of which is connected to the base of the first bipolar transistor (Q 1 ).

15. Circuit according to one of claims 4 to 11, characterized in
that a fifth and a sixth p-channel FET (M 5 , M 6 ), which are connected in series with one another between the first potential (V 1 ) and the base of the second bipolar transistor (Q 2 ), are provided,
that the gates of the fifth and sixth FET (M 5 , M 6 ) are connected to the base of the first bipolar transistor (Q 1 ), and
that the bracket FET (MK) is between the collector of the second bipolar transistor (Q 2 ) and the common node of the fifth and sixth FET (M 5 , M 6 ).

16. Circuit according to one of claims 5 to 15, characterized in that the second FET (M 2 ) between the base of the first bipolar transistor (Q 1 ) and the base of the second bipolar transistor (Q 2 ).

17. Circuit according to one of claims 5 to 15, characterized in that the second FET (M 2 ) is between the base of the first bipolar transistor (Q 1 ) and the second potential (V 2 ).