DE3249898C2

DE3249898C2 -

Info

Publication number: DE3249898C2
Application number: DE3249898A
Authority: DE
Inventors: Masayuki Nagaokakyo Kyoto Jp Ishida
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1981-12-18
Filing date: 1982-12-14
Publication date: 1989-09-14
Also published as: DE3246254C2; US4516219A; DE3246254A1

Description

Die Erfindung betrifft Verfahren zum Ent- und Verschach teln von Daten nach den Oberbegriffen der Ansprüche 1 und 2

Seit kurzem wird ein Fehlerkorrekturcode zum Erhalten einer hohen Qualität der Tonwiedergabe bei einem PCM-Recorder, ei ner PCM-Tonplatte oder dergleichen verwendet. Ein derarti ges Fehlerkorrektursystem unter Verwendung eines Fehlerkor rekturcodes wird dadurch ausgeführt, daß eine Wortgruppe oder Wortreihe von durch Abtasten eines Analogsignales er haltenen Abtastsignalen in eine Mehrzahl von Worten oder ei ne Mehrzahl von Rahmenblöcken zerschnitten wird, daß ein Fehlerkorrekturblock durch Hinzufügen eines Fehlerkorrek turwortes zu jedem Block hergestellt wird und daß bei der Wiedergabe eine Korrektur im Hinblick auf ein fehlerhaftes Wort auf einer Übertragungsleitung durchgeführt wird. Es gibt jedoch eine Grenze für derartige Fehlerkorrektursysteme und die Durchführung einer Korrektur wird unmöglich, wenn aufgrund eines Burstfehlers, zeitlich geballt auftre tenden Störungen, auf einer Übertragungsleitung nahezu alle Wörter in einem Fehlerkorrekturblock fehlerhaft sind.

Als Gegenmaßnahme gegen einen Burstfehler erfolgt üblicher weise die Fehlerkorrektur durch Verschachteln, wobei die ent sprechenden Wörter im Fehlerkorrekturblock bei der Aufzeich nung verteilt werden, durch Aufzeichnen der entsprechenden Wörter in vorgegebenen Intervallen auf einem Aufzeichnungs medium und bei der Wiedergabe durch Entschachteln zur Wie derherstellung der ursprünglichen Anordnung.

Fig. 1 ist eine Darstellung eines Datenformates zur Erläu terung des Verfahrens zum Ver- und Entschachteln, das den Stand der Technik im Hinblick auf die vorliegende Erfindung darstellt. In Fig. 1 ist ein Fehlerkorrekturblock dargestellt, in dem angenommen sei, daß ein Feld ein Block ist und daß ein Block acht Wörter D 0 bis D 7 enthält. In einem solchen Fall zeigt Gruppe 1 den N-ten Fehlerkorrekturblock mit acht Wörtern D 0 bis D 7, wobei ein Fehlerkorrekturcode einem abge tasteten Signalwort hinzugefügt ist und N eine ganze Zahl darstellt. Beispielsweise bilden die Wörter D 0 bis D 5 die Daten und die Wörter D 6 und D 7 einen Fehlerkorrekturcode. Gruppe 2 zeigt einen Verzögerungsbetrag der entsprechenden Wörter D 0, D 1, D 2 bis D 7 in einem Block und dieser ist be stimmt als 0, d, 2 d bis 7 d, wobei d eine Verzögerungsbetrags einheit der ganzen Zahl darstellt und beispielsweise als Da tenübertragungszeit eines Wortes gewählt wird. In der nach folgenden Beschreibung wird als Beispiel d = 16 angenommen. Beim Verschachteln werden die entsprechenden Wörter D 0 bis D 7 in einem Block um einen den jeweiligen Wörtern entspre chenden Verzögerungsbetrag verzögert. Gruppe 3 zeigt eine Wortstruktur eines Blockes nach dem Verschachteln. Nach dem Durchführen des Verschachtelns wird jeder Block mit den Wör tern gebildet, die im Fehlerkorrekturblock einer anderen Nummer waren, und wird auf einem Aufzeichnungsmedium wie beispielsweise einer Aufzeichnungsplatte aufgezeichnet.

Gruppe 4 zeigt einen Verzögerungsbetrag für jedes Wort im Fall, in dem die wie oben beschrieben verschachtelten Daten entschachtelt werden sollen. Der Wert des Verzögerungsbetra ges beim Entschachteln wird so gewählt, daß er umgekehrt pro portional zum Verzögerungsbetrag beim Verschachteln ist. Beispielsweise wird in dem Fall, in dem der Verzögerungsbe trag beim Verschachteln mit 0, d bis 7 d für die Wörter D 0 bzw. D 1 bis D 7 gewählt wurde, der Verzögerungsbetrag beim Entschachteln mit 7 d bzw. 6 d bis 0 gewählt. Gruppe 5 zeigt ein Format eines Fehlerkorrekturblockes nach Durchführung des Entschachtelns. Wie aus der Darstellung ersichtlich ist, werden die Wörter D 0 bis D 7 alle jeweils gleich den Wörtern des (N - 7 d)-ten Fehlerkorrekturblockes und dies bedeutet, daß eine Kombination vor dem Verschachteln wiedererhalten wurde, abgesehen vom Verzögerungsbetrag 7 d.

Immer, wenn das Verschachteln und Entschachteln, wie es in Fig. 1 gezeigt ist, durchgeführt wird, werden selbst dann, wenn ein Burstfehler auf einer Übertragungsleitung auftritt und ein Fehler mit einer Länge von acht Wörtern des durch Gruppe 3 gezeigten Blockes aufgetreten ist, fehlerhafte Wör ter durch das Verfahren des Entschachtelns verteilt und da her wird lediglich ein Fehler von einem Wort in einem durch das Entschachteln erhaltenen Block verursacht, wodurch eine Korrektur durchgeführt werden kann. Um die Verarbeitung ei nes derartigen Verschachtelns und Entschachtelns zu errei chen, wird eine Lösung verwendet, bei der die Wortdaten ei nes Blockes einmal in einen Speicher abgelegt werden und da nach die entsprechenden Wörter in vorherbestimmter Folge aus gelesen werden. Im folgenden soll eine Adressensteuerung des Speichers beim Durchführen des Verschachtelns und Ent schachtelns beschrieben werden.

Zunächst soll ein Fall beschrieben werden, in dem das Ent schachteln durchgeführt wird. Fig. 2 ist ein Blockschaltbild einer herkömmlichen Speicheradressiervorrichtung im Fall, in dem das Entschachteln durchgeführt werden soll. In dieser Figur enthält eine Adressiereinrichtung 10 eine Schreibadres sierschaltung 101 und eine Leseadressierschaltung 102. Im folgenden soll ein spezifischer Aufbau der Adressiereinrich tung 10 beschrieben werden. Ein Schreibabtasttakt WS (im folgenden als Takt WS bezeichnet) wird an eine Eingangsklem me 11 a angelegt. Der Takt WS wird einer Additionseingangs klemme UP eines Zählers 12 zugeleitet. Der Zähler 12 besitzt einen Drei-Bit-Ausgang und führt eine Additionsoperation bei jedem Erhalt des Taktes WS durch, wodurch sein Zählwert als Schreibadressierdaten entsprechend den Worten in einem Block entnommen wird. Ein Schreibblockwechseltakt WB (im folgen den als Takt WB bezeichnet), wird an eine Eingangsklemme 11 b angelegt. Der Takt WB wird einer Rücksetzeingangsklemme R des Zählers 12 und ebenfalls einer Additionseingangsklemme UP eines Zählers 13 zugeführt. Die Schreibadressierung ei nes Speichers 40 wird durch das Ausgangssignal von diesen Zählern 12 und 13 bestimmt. Genauer gesagt wird der Ausgang vom Zähler 12 einem Wähler bzw. Selektor 14 als Schreib adreßdaten zur Bezeichnung der drei letzten bzw. am wenig sten signifikanten Bits des Speichers 40 zugeführt. Der Ausgang des Zählers 13 wird dem Wähler bzw. Selektor 14 als Schreibadreßdaten, die die signifikantere Adresse des Speichers 40 bezeichnet, zugeführt.

Ein Leseabtasttakt RS (im folgenden als Takt RS bezeichnet) wird an eine Eingangsklemme 11 c angelegt. Der Takt RS ent spricht acht Wörtern in einem Fehlerkorrekturblock. Der Takt RS wird sowohl der Additionseingangsklemme UP eines Zählers 15 als auch der Additionseingangsklemme UP eines Zählers 16 zugeführt. Der Zähler 15 besitzt einen Drei-Bit-Ausgang und führt bei jedem Anlegen des Taktes RS eine Additionsopera tion durch und wird auf das an eine Eingangsklemme 11 d ange legte Taktsignal RB hin rückgesetzt. Der Takt RB dient als Leseblockwechseltakt und wird jeweils nacheinander beim Vorrücken der Zahl des Fehlerkorrekturblockes angelegt. Der Takt RB wird an die Additionseingangsklemme UP eines Zählers 17 angelegt. Der Zähler 17 besitzt einen Vier-Bit- Ausgang und liefert ein Carry- bzw. Übertrags-Ausgangssig nal von der Übertrags-Ausgangsklemme CA an die Additions eingangsklemme UP eines Zählers 18. Der Zähler 18 liefert den Zählwert an den parallelen Load- bzw. Ladeeingang des Zählers 16. Dem Zähler 16 wird der Ladetakt LD zugeführt, der an eine Eingangsklemme 11 e angelegt wird. Die Lese adresse des Speichers 40 wird als Funktion der Ausgangs signale von diesen Zählern 15 bis 17 bestimmt. Genauer ge sagt wird der Ausgang des Zählers 15 erhalten als Lese adreßdaten, die die Adresse der drei am wenigsten signi fikanten Bits bezeichnen. Die Ausgänge von den Zählern 16 und 17 werden als Leseadreßdaten erhalten, die die signi fikantere Adresse des Speichers bezeichnen. Die Leseadreß daten werden dem Selektor 14 zugeführt.

Der Selektor 14 dient dazu, in Antwort auf das an eine Ein gangsklemme 11 f angelegte Wählsignal SL wahlweise die Schreibadressen oder die Leseadressen bereitzustellen. Die vom Selektor 14 gewählten Schreibadreßdaten oder Leseadreß daten werden von der Ausgangsklemme 11 g als die Adreßda ten des Speichers erhalten und dem Speicher 40 zugeführt.

Einer Schaltung 19 zum Einstellen des Ausgangszustandes werden die Ausgangssignale der Zähler 17 und 18 zugeleitet. Die Schaltung 19 zum Einstellen des Ausgangszustandes lie fert ein Ausgangssignal zum Setzen des Zählwertes des Zäh lers 13 auf den Wert 7 d, wenn der durch die Ausgänge der Zähler 17 und 18 bestimmte Wert gleich 0 ist.

Bevor mit einer detaillierten Beschreibung der Funktionswei se der in Fig. 2 gezeigten Adressiervorrichtung begonnen wird, soll eine Übersicht über die Funktionsweise unter Be zug auf Fig. 3, die schematisch einen Speicherplan bzw. eine Speicherabbildung pro einem Bit in einem Wort beim Entschach teln darstellt, gegeben werden. Ein signifikanterer Adres senwert wurde für die Reihenadressen und ein Adressenwert der weniger signifikanten drei Bits für die Spaltenadressen gewählt. Ein Dreieckzeichen bezeichnet die Schreibdaten und ein Kreiszeichen die Lesedaten. Das Schreiben der Daten wird dadurch durchgeführt, daß die Reihenadressierung auf einen vorbestimmten Wert gehalten und die Spaltenadressierung nacheinander von 0 bis 7 geändert wird. Das gleiche wird durch Erneuern der Reihenadressierung nacheinander durchge führt. Die Figur zeigt einen Fall, in dem die Daten (D 0, N), (D 1, N - d), (D 2, N - 2 d), (D 3, N - 3 d), (D 4, N - 4 d), (D 5, N - 5 d), (D 6, N - 6 d) und (D 7, N - 7 d) nacheinander in die Reihenadresse 7 d und die Spaltenadressen 0 bis 7 ge schrieben werden. Das Lesen der Daten wird dadurch durch geführt, daß die Spaltenadressierung jedesmal, wenn d an die Reihenadressierung, die durch Abziehen von 7 d von der Reihenadressierung beim Schreiben erhalten wird, hinzuaddiert ist, nacheinander von 0 bis 7 geändert wird. Das gleiche wird durch Erneuern der Reihenadressierung nacheinander durchgeführt. Die Figur zeigt einen Fall, in dem die Daten (D 0, N - 7 d), (D 1, N - 7 d), (D 2, N - 7 d), (D 3, N - 7 d), (D 4, N - 7 d), (D 5, N ä 7 d), (D 6, N - 7 d) und (D 7, N - 7 d) der Adressen (0, 1), (d, 1), (2 d, 2), (3 d, 3), (4 d, 4), (5 d, 5), (6 d, 6) und (7 d, 7) nacheinander ausgelesen werden. Die so ausgelesenen Daten sind also entschachtelte Daten.

Im folgenden soll die Betriebsweise der in Fig. 2 gezeigten Adressiervorrichtung im Detail unter Bezug auf die Fig. 3 bis 5 beschrieben werden. Fig. 4 ist ein Zeitschaubild zur Erläuterung der Funktionsweise der Schreibadressierschal tung 101 und Fig. 5 ein Zeitschaubild zur Erläuterung der Betriebsweise der Leseadressierschaltung 102.

Zunächst soll die Betriebsweise der Schreibadressierschal tung 101 insbesondere unter Bezug auf das Zeitschaubild nach Fig. 4 beschrieben werden. Das in der Fig. 4 gezeigte Bei spiel zeigt einen Fall, in dem acht Wörter in einem Über tragungsblock (die in Fig. 1 gezeigte Gruppe 3) durch Fest halten der signifikanteren Adresse auf einem konstanten Wert und durch Ändern der weniger signifikanten Adresse von 0 bis 7 geschrieben werden und der nächste Block geschrie ben wird, nachdem die signifikantere Adresse durch den Takt WB um Eins erhöht wurde.

Zum Zeitpunkt t 1 wird der Zähler 12 durch den Takt WB zu rückgesetzt und gleichzeitig wird der Zähler 13 um Eins erhöht. Daher erhält der Ausgang OUT 12 des Zählers 12 den Wert 0 und gleichzeitig wechselt der Ausgang OUT 13 des Zäh lers 13 vom unmittelbar vorher vorliegenden Wert (beispiels weise 7 d, 1) zum neuen Wert 7 d.

Zum Zeitpunkt t 2 wird der Zählwert des Zählers 12 nach An legen des Taktes WS um Eins erhöht, so daß er damit den Wert 1 bereitstellt. Zu dieser Zeit werden die Daten des vordersten Wortes (D 0, N) im N-ten Block in den Schreibda ten WDATA in den Speicher während eines Zeitraumes zwischen dem Zeitpunkt t 1 und dem Zeitpunkt t 2 geschrieben. Seine Adresse ist (m, n), wenn man annimmt, daß der Wert der signi fikanteren Adresse m und der Wert der weniger signifikanten Adresse n beträgt. In einem solchen Fall erhält der Wert des Ausgangssignales OUT 13 des Zählers 13 den Wert m der signifikanteren Adresse und der des Ausgangssignales 0 des Zählers 12 den Wert n der weniger signifikanten Adresse und damit ist die Adresse (7 d, 0). Die Daten des nächsten Wortes (D 1, N-d) werden in die Adresse (7 d, 1) geschrie ben. In gleicher Weise wird danach die Adresse der weniger signifikanten drei Bits nacheinander um Eins für jedes Wort erhöht und die Daten des Wortes D 2 bis D 7 werden in die durch das Ausgangssignal OUT 13 des Zählers 13 und das Aus gangssignal OUT 12 des Zählers 12 bestimmte Schreibadresse geschrieben. Wenn das Einschreiben der Daten der acht Wör ter zum Zeitpunkt t 3 abgeschlossen ist, wird das Taktsignal WB angelegt. Daher wird der Zählwert des Zählers 13 um Eins erhöht und die signifikantere Adresse m erhält den Wert 7 d + 1 und die Daten der entsprechenden Wörter im nächsten (N + 1)-ten Block werden nacheinander eingeschrieben. Tat sächlich erreicht nun der Zählwert des Zählers 13 in einem solchen Fall die obere Grenze und der Zählwert sowie die signifikantere Adresse m kehrt auf 0 zurück.

Nun soll die Funktionsweise der Leseadressierschaltung 102 unter Bezug auf das Zeitschaubild nach Fig. 5 beschrieben werden. Wenn zum Zeitpunkt t 1 das Taktsignal RB angelegt wird, wird der Zähler 15 rückgesetzt und dessen Ausgangs signal OUT 15 erhält den Wert 0. Als Folge davon erhält die weniger signifikante Leseadresse den Wert 0. Andererseits be sitzt der Zähler 13 einen Wert 7 d, der anfänglich durch die Schaltung 19 zum Einstellen des Ausgangszustandes einge stellt wurde, und die signifikantere Adresse der Leseadres sierschaltung 102 wird so eingestellt, daß sie um 7 d im Vergleich mit der der Schreibadressierschaltung 101 verzö gert ist. Daher hat immer dann, wenn die signifikantere Adresse der Schreibadressierschaltung 101 7 d beträgt, der signifikantere Lesezählwert MRCV, der durch den Zählwert des Zählers 17 und den Zählwert des Zählers 18 gebildet wird, den Wert 0. Genauer gesagt ist die Schaltung 19 zum Einstellen des Ausgangszustandes dazu da, einen Konflikt zwischen den Schreibadressen und den Leseadressen des Spei chers zu vermeiden. Wäre die Schaltung 19 zum Einstellen des Ausgangszustandes nicht vorhanden, dann würden sowohl die Schreibadressen als auch die Leseadressen von Zufalls adressen beim Einschalten einer Spannungsversorgung begin nen, wodurch eine Kombination der Lesedaten nicht normal geworden wäre. Wenn einmal der Anfangswert 7 d durch die Schaltung 19 zum Einstellen des Ausgangszustandes einge stellt ist, laufen sowohl die Schreibadresse als auch Lese adresse im Speicher unter Einhaltung einer vorbestimmten Beziehung in dem Fall um, in dem die Schreib- und Lese- (frame)-Frequenzen die gleichen sind.

Wenn der Ladetakt LD an die Eingangsklemme 11 e zum Zeit punkt t 4 angelegt wird, wird der Wert 0 in den Zähler 16 geladen. Daher wird die signifikantere Leseadresse m 0 und folglich die Leseadresse (0, 0). Zu dieser Zeit werden die Daten (D 0, N - 7 d), die 7 d-Blocks vor den Daten (D 0, N) sind vom Speicher 40 gelesen, wie in Fig. 3 gezeigt ist.

Wenn zum Zeitpunkt t 5 das Taktsignal RS angelegt wird, wird der Ausgang OUT 15 des Zählers 15 zu 1. Zur gleichen Zeit wird der Zähler 16 um Eins erhöht. Das bedeutet, daß die signifikantere Leseadresse m um d erhöht wird. Dadurch wird die Leseadresse des Speichers zu (d, 1) und die Daten (D 1, N - d - 6 d) = (D 1, N - 7 d) werden vom Speicher 40 aus gelesen.

In ähnlicher Weise werden danach die Zählwerte der Zähler 15 und 16 durch den Takt RS nacheinander um Eins erhöht und die in der durch beide Zählerwerte bezeichneten Adresse 30 gespeicherten Daten werden ausgelesen, wodurch die Wortan ordnung des (N - 7 d)-ten Fehlerkorrekturblockes, wie durch die Gruppe 5 in Fig. 1 gezeigt ist, schließlich erhalten wird.

Das Entschachteln wird fortlaufend durch Ausführen des oben beschriebenen Betriebes durchgeführt, wobei das Schreib system und das Lesesystem miteinander synchronisiert sind und die Taktphase so eingestellt ist, daß die Daten des Wortes D 7 gelesen werden, nachdem sie eingeschrieben sind. Beim Beispiel nach Fig. 1 werden die Daten des in der Grup pe 3 gezeigten Blockes in die signifikantere Adresse 7 d und danach die Daten des nächsten Blockes in die Adresse der signifikanteren Adresse 0 geschrieben, worauf die Daten (D 7, N - 7 d) der Leseadresse (7 d, 7) gelesen werden und danach das Lesen der Daten (D 0, N-7 d+1) des vordersten Wortes des nächsten Fehlerkorrekturblockes von der Adresse (1, 0) beginnt, wobei das Entschachteln durch Umlauf des Speichers von 8×(7 d+1) Bits pro einem Bit durchgeführt werden kann, wobei 8 der weniger signifikanten Adressenzahl und 7 d+1 der signifikanteren Adressenzahl entspricht (siehe Fig. 3).

Im voranstehenden wurde die Speicheradressiersteuerung beim Entschachteln beschrieben. Obwohl die Speicheradres siersteuerung beim Verschachteln von der vorangehenden Be schreibung leicht verstanden werden kann, soll im folgen den zur Klärung eine kurze Beschreibung erfolgen.

Fig. 6 zeigt schematisch eine Speicherabbildung bzw. einen Speicherplan pro einem Bit in einem Wort beim Verschachteln. Es soll in erster Linie der Unterschied von der Darstellung nach Fig. 3 beschrieben werden. Das Einschreiben von Daten erfolgt durch Halten der Reihenadressierung auf einem kon stanten Wert und durch Ändern der Spaltenadressierung nach einander von 0 bis 7. Das gleiche wird auch durch Erneuern der Reihenadressierung nacheinander durchgeführt. Sie sind die gleichen wie im Fall des Entschachtelns. Die Fig. 6 zeigt einen Fall, bei dem die Daten (D 0, N), (D 1, N), (D 2, N), (D 3, N), (D 4, N), (D 5, N), (D 6, N) und (D 7, N) aufeinander folgend in die Reihenadresse 7 d und die Spaltenadressen 0 bis 7 geschrieben werden. Das Auslesen der Daten erfolgt durch Verändern der Spaltenadressierung um Eins nacheinan der von 0 bis 7 jedesmal, wenn d von der Reihenadressierung beim Schreiben abgezogen wird. Das gleiche wird durch Er neuern der Reihenadressierung einzeln nacheinander durchge führt. Die Fig. 6 zeigt einen Fall, in dem die Daten (D 0 N), (D 1, N - d), (D 2, N - 2 d), (D 3, N - 3 d), (D 4, N - 4 d), (D 5, N - 5 d), (D 6, N - 6 d) und (D 7, N - d 7) aufeinanderfol gend von den Adressen (7 d, 0), (6 d, 1), (5 d, 2), (4 d, 3), (3 d, 4), 2 d, 5), (d, 6) und (0, 7) ausgelesen werden. Der in Gruppe 2 der Fig. 1 gezeigte Verzögerungsbetrag wird da her erhalten und das Verschachteln wird durchgeführt.

Um das beschriebene Verschachteln mit der in Fig. 2 gezeig ten Adressiervorrichtung zu erreichen, kann anstelle des Zählers 16 ein Abwärtszähler verwendet werden. Damit sind die Einzelheiten der Funktionsweise der Adressiervorrich tung nach Fig. 2 beim Verschachteln durch Bezug wiederum auf die Fig. 4 und 5 und die Beschreibung in diesem Zusam menhang verständlich, wenn man die genannte Abwandlung in Betracht zieht.

In dem Fall, in dem das Verschachteln oder Entschachteln, wie in Fig. 1 gezeigt, durchgeführt werden soll, beträgt die mindestens erforderliche Speicherkapazität pro einem Bit im Wort 28 d Bits, die die Gesamtheit der entsprechenden Verzögerungsbeträge 0 bis 7 d sind, wogegen im Fall, in dem die her kömmliche Adressiervorrichtung nach Fig. 2 verwendet werden soll, ei ne Speicherkapazität von 8×(7 d+1) Bits pro einem Bit im Wort, wie oben beschrieben wurde, erforderlich ist, d. h., es war eine das Zweifache der mindestens erforderlichen Speicherkapazität betragende Speicherkapazität erforderlich und damit unwirtschaftlich.

Aus der DE-OS 29 46 702 ist ebenfalls eine Einrichtung zum Ent- und Verschachteln von Daten bekannt, bei der die Daten in einen Speicher unter verschiedenen Adressen eingespeichert und unter anderen ver schiedenen Adressen ausgelesen werden. Die Adressen sind bei dieser bekannten Einrichtung nicht aufeinanderfolgend, sondern über den ge samten Speicher verteilt, so daß die Adressierung beim Schreiben und beim Lesen nicht linear erfolgen kann und einen verhältnismäßig großen Aufwand erfordert. Jedoch ist nur eine Speicherkapazität von etwa der Hälfte der Speicherkapazität bei dem eingangs genannten Ver fahren erforderlich.

Aufgabe der Erfindung ist es, die Verfahren der in den Oberbegriffen der Patentansprüche 1 und 2 angegebenen Arten so auszubilden, daß die Speicherka pazität bei vergleichbarer einfacher Ansteuerung nahezu gleich der unbedingt für das Ver-/Entschachteln der Daten erforderlichen Spei cherkapazität ist.

Diese Aufgabe wird durch ein Verfahren gelöst, das im Patentan spruch 1 gekennzeichnet ist. Eine alternative Lösung ist im Patentan spruch 2 gekennzeichnet.

Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben. Zum Einschreiben der Daten wird der vorbestimmte ganzzahlige Wert B aufeinanderfolgend zur Spaltenadresse addiert, während der vorbestimm te positive ganzzahlige Wert A der Reihenadresse beibehalten wird. Wenn die Spaltenadresse den vorbestimmten positiven ganzzahligen Wert C erreicht, dann wird der vorbestimmte ganzzahlige Wert D von der Reihenadresse abgezogen. Danach wird jedesmal, wenn der vorbestimmte ganzzahlige Wert E von der Reihenadresse abgezogen wird, in Überein stimmung damit der genannte vorbestimmte ganzzahlige Wert B nachfolgend von der Spaltenadresse abgezogen. Dasselbe wird durchgeführt, während die Reihenadresse eine nach der an deren erneuert wird. Zum Lesen der Daten aus dem Speicher wird zunächst der vorbestimmte Wert F von dem oben genann ten vorbestimmten ganzzahligen Wert A abgezogen, und danach wird der oben genannte vorbestimmte ganzzahlige Wert E nachfolgend zu der so gewonnenen Reihenadresse addiert, wäh rend in Übereinstimmung damit der oben genannte vorbestimmte ganzzahlige Wert B nachfolgend zur Spaltenadresse addiert wird. Danach wird, wenn die Spaltenadresse den oben genann ten vorbestimmten ganzzahligen Wert C erreicht, der oben genannte ganzzahlige Wert G von der Reihenadresse abgezo gen. Darauffolgend wird, während die Reihenadresse auf dem vorbestimmten positiven ganzzahligen Wert H gehalten wird, der oben genannte vorbestimmte ganzzahlige Wert B nachfol gend von der Spaltenadresse abgezogen. Dasselbe wird durch geführt, während die Reihenadresse eine nach der anderen erneuert wird. Damit wird die Speicheradressierung in einer sogenannten gefalteten Weise erreicht, und man hat daher in dem Fall, in dem Daten unter Verwendung eines Speichers ver schachtelt oder entschachtelt werden sollen, festgestellt, daß die Speicherkapazität im Vergleich zu einem Fall, in dem eine herkömmliche Adressiervorrichtung verwendet wird, hal biert werden kann.

Es ist damit ein Hauptvorteil der Erfindung, daß im Fall, in dem Daten unter Verwendung eines Speichers verschach telt oder entschachtelt werden sollen, eine Speicherkapa zität verwendet werden kann, die etwa die Hälfte der einer herkömmlichen Adressiervorrichtung beträgt. Es ist möglich, das Verschachteln oder Entschachteln mit einer Speicher kapazität nahe einer mindestens erforderli chen Speicherkapazität durchzuführen.

Ein weiterer Vorteil der Erfindung liegt in der Wirtschaft lichkeit, einer kleinen Ausführung und einer Verringerung des Leistungsverbrauches aufgrund der Verwendung einer ge genüber der herkömmlichen etwa halbierten Speicherkapazi tät.

Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen der Erfindung im Zusammenhang mit den Figuren. Von den Figuren zeigen:

Fig. 1 die Darstellung eines Datenformates zur Erläuterung des Vorgehens beim Verschachteln und Entschachteln, das den Stand der Technik darstellt;

Fig. 2 ein Blockschaltbild einer herkömmlichen Speicher adressiervorrichtung zur Durchführung des Entschach telns;

Fig. 3 eine schematische Darstellung eines Speicherplanes bzw. einer Speicherabbildung pro einem Bit in einem Wort beim Durchführen des Entschachtelns;

Fig. 4 ein Zeitschaubild zur Erläuterung der Betriebs weise der Schreibadressierschaltung:

Fig. 5 ein Zeitschaubild zur Erläuterung der Betriebsweise der Leseadressierschaltung;

Fig. 6 eine schematische Darstellung eines Speicherplanes bzw. einer Speicherabbildung pro einem Bit in einem Wort beim Durchführen des Verschachtelns;

Fig. 7 ein Blockschaltbild einer Ausführungsform

Fig. 8 eine Darstellung der Einzelheiten der Torschaltung und der in Fig. 7 gezeigten Steuerschaltung:

Fig. 9 ein Zeitschaubild zur Erläuterung der Betriebsweise der Torschaltung und der Steuerschaltung;

Fig. 10 ein Blockschaltbild eines Subtrahiergliedes;

Fig. 11 ein Blockschaltbild einer Schaltung zum Einstellen des Ausgangszustandes;

Fig.12 eine schematische Darstellung eines Speicherplanes bzw. einer Speicherabbildung pro einem Bit in einem Wort beim Durchführen des Entschachtelns;

Fig.13 ein Zeitschaubild zur Erläuterung der Betriebsweise der Schreibadressierschaltung

Fig.14 ein Zeitschaubild zur Erläuterung der Betriebsweise der Leseadressierschaltung;

Fig.15 ein Zeitschaubild zur Erläuterung der Betriebsweise eines Selektors;

Fig.16 bis 18 schematische Darstellungen von Speicherplänen bzw. Speicherabbildungen in dem Fall, in dem andere Adressierverfahren beim Durchführen des Entschach telns verwendet werden;

Fig. 19 bis 22 schematische Darstellungen von Speicherplänen bzw. Speicherabbildungen beim Durchführen des Ver schachtelns.

Wie aus Fig. 7 ersichtlich ist, weist die Ausführungs form eine Schreibadressierschaltung 20 zur Bestimmung der Adressen beim Einschreiben der Daten in einen Speicher 40, eine Schaltung 50 zum Einstellen des Ausgangs- bzw. Anfangs zustandes, die mit der oben genannten Schreibadressierschal tung 20 zur Bereitstellung einer anfänglichen Lesereihen adresse gekoppelt ist, eine mit der oben genannten Schaltung 50 zum Einstellen des Anfangszustandes gekoppelte Leseadres sierschaltung 30 zur Bestimmung der Adressen beim Lesen der Daten aus dem Speicher 40 und einen mit der Schreibadres sierschaltung 20 und der Leseadressierschaltung 30 zur Ver bindung eines dieser beiden mit dem Speicher 40 gekoppelten Wähler bzw. Selektor 14 auf. Die Schreibadressierschaltung 20 enthält eine erste Adressiereinrichtung zum Addieren eines vorbestimmten ganzzahligen Wertes B nacheinander zu den Spaltenadressen, während die Reihenadresse auf einem vor bestimmten ganzzahligen Wert A gehalten wird, eine zweite Adressiereinrichtung, die darauf, daß die Spaltenadresse einen vorbestimmten positiven ganzzahligen Wert C erreicht, damit reagiert, daß sie einen vorbestimmten ganzzahligen Wert D von der Reihenadresse abzieht, und eine dritte Adres siereinrichtung zum Abziehen eines vorbestimmten ganzzah ligen Wertes E nacheinander von der Reihenadresse, während der oben genannte vorbestimmte ganzzahlige Wert B von der Spaltenadresse in Übereinstimmung damit nacheinander abge zogen wird. Die Leseadressiereinrichtung 30 enthält eine vierte Adressiereinrichtung zum Addieren des oben genann ten vorbestimmten ganzzahligen Wertes E nacheinander zur oben genannten anfänglichen Lesereihenadresse, während nach einander der oben genannte vorbestimmte Wert B zur Spalten adresse in Übereinstimmung damit addiert wird, eine fünfte Adressiereinrichtung, die darauf, daß die Spaltenadresse den oben genannten vorbestimmten ganzzahligen Wert C er reicht, damit antwortet, daß sie einen vorbestimmten ganz zahligen Wert G von der Reihenadresse abzieht, und eine sechste Adressiereinrichtung zum Abziehen des oben genannten vorbestimmten ganzzahligen Wertes B nacheinander von der Spaltenadresse, während die Reihenadresse auf einem vorbe stimmten positiven ganzzahligen Wert H gehalten wird.

Im folgenden soll der Aufbau und die Betriebsweise der in Fig. 7 gezeigten Adressiereinrichtung beschrieben werden. Fig. 7 ist ähnlich der Fig. 2 und zeigt ein Blockschaltbild zur Durchführung des Entschachtelns. Das Verschachteln wird anschließend daran beschrieben.

Die Schreibadressierschaltung 20 enthält eine Torschaltung 21, einen Zähler 22, eine Steuerschaltung 23, Zähler 24 10 bis 26 und ein Subtrahierglied 27. Der Torschaltung 21 wer den ein Takt bzw. Taktsignal WS und die Ausgangssignale A und B der Steuerschaltung 23 zugeführt. Die Torschaltung 21 weist zwei OR-Gatter 211 und 212 auf, die weiter unten unter Bezug auf Fig. 8 beschrieben werden. Der Zähler 22 enthält einen Aufwärts- und Abwärtszähler mit einem Zwei- Bit-Ausgang und empfängt ein Ausgangssignal C der Torschal tung 21 an einer Additionseingangsklemme UP und das andere Ausgangssignal D an einer Subtraktionseingangsklemme DN. Dem Rücksetzanschluß R des Zählers 22 wird ein Takt bzw. Taktsignal WB zugeleitet. Der Zähler 24 weist einen Vier- Bit-Zähler auf und schaltet in Antwort auf das Taktsignal WB weiter. Sein Anfangszustand wird durch die Schaltung 50 zum Einstellen des Anfangszustandes eingestellt. Der Zähler 25 empfängt das Übertrags-Ausgangssignal des Zählers 24 und wird in Antwort auf das Ausgangssignal der Schaltung 50 zum Einstellen des Anfangszustandes voreingestellt. Der Zähler 26 empfängt das Ausgangssignal D von der Torschaltung 21 an einer Subtraktionseingangsklemme DN und wird mit dem Aus gangssignal des Zählers 25 als parallelem Ladeeingang ver sorgt. Der Zähler 26 reagiert auf jedes Anlegen des Schreib ladetaktsignales (im folgenden als Taktsignal WL bezeich net), das er über die Eingangsklemme 11 f erhält, damit, daß er mit dem Ausgangssignal vom Zähler 25 geladen wird. Das Subtrahierglied 27 führt eine Subtraktion von dem von den Ausgangssignalen der Zähler 24 und 26 erreichten Werte vom Wert 0, wenn der Ausgang A der Steuerschaltung 23 auf hohem Pegel liegt, und vom Wert 4 d+1 durch, wenn dessen Ausgang A auf niedrigem Pegel liegt. Das Ausgangssignal vom Zähler 22 wird dem Selektor 14 als die Schreibadreßdaten von n Bits und das Ausgangssignal vom Subtrahierglied 27 dem Selek tor 14 als Schreibadreßdaten von m Bits zugeführt. Demge mäß wird beim Speicher 40 die Schreibadresse der weniger signifikanten zwei Bits durch den Zählwert des Zählers 22 und die signifikantere Schreibadresse durch das Ausgangs signal des Subtrahiergliedes 27 bestimmt.

Die Leseadressierschaltung 30 besitzt den gleichen Aufbau wie die Schreibadressierschaltung 20 und enthält eine Tor schaltung 31, einen Zähler 32, eine Steuerschaltung 33, Zähler 34 bis 36 und ein Subtrahierglied 37. Das Subtrahier glied 37 dient dazu, von dem durch die Ausgangssignale der Zähler 34 und 36 erreichten Wert in dem Fall, in dem der Ausgang A der Steuerschaltung 33 den Wert einer logi schen Eins besitzt, den Wert 0 und in dem Fall, in dem der Ausgang A der Steuerschaltung 33 den Wert einer logischen Null besitzt, den Wert 3 d+1 abzuziehen. Da der Aufbau der übrigen Teile der gleiche ist wie der der Leseadressier schaltung 20, erübrigt sich eine genauere Beschreibung.

Bevor mit einer detaillierten Beschreibung der Betriebs weise der Schreibadressierschaltung 20 und der Leseadressier schaltung 30 begonnen wird, sollen der Aufbau und die Be triebsweise jeweils der Torschaltung 21, der Steuerschal tung 23, des Subtrahiergliedes 27 und der Schaltung 50 zum Einstellen des Anfangszustandes beschrieben werden.

Fig. 8 ist ein detailliertes Blockschaltbild der in Fig. 7 gezeigten Torschaltung 21 und Steuerschaltung 23. Zunächst soll ein spezifischer Aufbau der Steuerschaltung 23 darge stellt werden. Ein NAND-Gatter 231 ist so geschaltet, daß es als Eingangssignal das Ausgangssignal OUT 22 des Zählers 22 empfängt, und liefert ein Ausgangssignal vom Wert einer logischen Null oder vom niedrigen Pegel, wenn "3", d. h. "11" in Binärdarstellung, angelegt wird. Das OR-Gatter 232 erhält das Ausgangssignal des NAND-Gatters 231 und das Takt signal WS und liefert das Ausgangssignal F zur Takteingangs klemme T des D-Flip-Flops 233. Das Taktsignal WB wird an die Rücksetzklemme R des D-Flip-Flops 233 angelegt. Die Eingangsklemme D des D-Flip-Flops 233 ist mit der Spannungs quelle V verbunden. Das invertierte Ausgangssignal A von der Invertierausgangsklemme des D-Flip-Flops 233 und das Ausgangssignal E vom NAND-Gatter 231 werden einem NAND- Gatter 234 zugeleitet.

Unter Bezug auf die Fig. 8 und 9 soll nun die Betriebsweise der Torschaltung 21 und der Steuerschaltung 23 beschrieben werden. Fig. 9 stellt ein Zeitschaubild zur Erläuterung der Betriebsweise der Torschaltung 21 und der Steuerschaltung 23 dar.

Wenn das Taktsignal WB zum Zeitpunkt t 1 einen niedrigen Pegel annimmt, dann werden der Zähler 22 und das D-Flip-Flop 233 rückgesetzt. Daher nehmen sowohl das Ausgangssignal E des NAND-Gatters 231 als auch das invertierte Ausgangssignal A des D-Flip-Flops 233 beide einen hohen Pegel an und das Ausgangssignal B des NAND-Gatters 234 nimmt einen niedrigen Pegel an. Danach wird das Taktsignal WS über das OR-Gatter 211 der Additionseingangsklemme UP des Zählers 22 zugelei tet.

Zum Zeitpunkt t 6 nimmt der Wert des Ausgangssignales OUT 22 des Zählers 22 in Antwort auf den Abfall des Ausgangssig nales C des OR-Gatters 211 den Wert 3 und das Ausgangs signal E des NAND-Gatters 231 einen niedrigen Pegel an.

Zum Zeitpunkt t 7 wechselt das invertierte Ausgangssignal A des D-Flip-Flops 233 vom hohen Pegel zum niedrigen Pegel in Antwort auf das Ausgangssignal F des OR-Gatters 232. Daher nimmt der Ausgang B des NAND-Gatters 234 während eines Zeit raumes vom Zeitpunkt t 6 zum Zeitpunkt t 3, wenn das nächste Taktsignal WB wechselt, einen hohen Pegel an und der Ausgang A des D-Flip-Flops 233 nimmt während einer Zeitspanne vom Zeitpunkt t 7 zum Zeitpunkt t 3 einen niedrigen Pegel an. Als Folge davon läßt das OR-Gatter 211 das Taktsignal WS während der Zeit zwischen dem Zeitpunkt t 1 und dem Zeitpunkt t 6 angelegt bzw. durch. Das OR-Gatter 212 läßt das Taktsi gnal WS zwischen dem Zeitpunkt t 7 und dem Zeitpunkt t 3 ange legt bzw. durch. Damit wiederholt der Zähler 22 eine Be triebsweise, bei der das Ausgangssignal OUT 22 von 0 bis 3 aufwärts gezählt und der Zählwert 3 für einen Zeitraum zweier Taktsignale beibehalten wird, worauf das Ausgangssignal OUT 22 abwärts bis 0 gezählt wird.

Fig. 10 ist ein Blockschaltbild des Subtrahiergliedes 27. Das Subtrahierglied 27 enthält einen Addierer 271 von vier Bits, einen Addierer 272 von m - 4 Bits und einen Komple mentsetzer 273. Dem Addierer 271 wird das Ausgangssignal OUT 24 des Zählers 24 und dem Addierer 272 das Ausgangssignal OUT 26 des Zählers 26 zugeleitet. Das Ausgangssignal OUT 27 der Zähler 271 und 272 wird dem Selektor als Adreßdaten von m Bits zugeführt. Der Komplementsetzer 273 dient dazu, ein im Subtrahierglied 27 zu subtrahierendes Komplement (4 d+1) des Wertes 4 d+1 zu setzen, und liefert den Wert 0, wenn das Ausgangssignal A der Steuerschaltung 23 "1" ist, und ein Komplement (4 d+1), wenn das Ausgangssignal A der Steuerschaltung 23 "0" ist. Die Addierer 271 und 272 dienen dazu, den Wert 0 oder das Komplement (4 d+1) zu dem vom Ausgang OUT 24 des Zählers 24 und dem Ausgang OUT 26 des Zählers 26 erreichten Wert zu addieren. Da die Adressen des Speichers umlaufen, wird jedoch in dem Fall, in dem das Additionsergebnis einen Übertrag aufweist, der Übertrag vernachlässigt. Damit dient das Subtrahierglied 27 dazu, von dem durch die Ausgänge OUT 24 des Zählers 24 und OUT 26 des Zählers 26 erreichten Wert den Wert 0 abzuziehen, wenn der Ausgang A der Steuerschaltung 23 "1" ist, und den Wert 4 d+1 abzuziehen, wenn der Ausgang A der Steuerschaltung 23 "0" ist. Das für das Subtrahierglied 27 gesagte gilt ebenfalls für das Subtrahierglied 37, mit der Ausnahme, daß der abzu ziehende Wert 3 d+1 beträgt.

Fig. 11 stellt ein Blockschaltbild der Schaltung 50 zum Einstellen des Anfangszustandes dar. Die Schaltung 50 zum Einstellen des Anfangszustandes weist einen Detektor 51, ein AND-Gatter 52 und einen Inverter 53 auf. Die Nulldurch gangsdetektorschaltung 51 enthält ein NAND-Gatter mit Ein gangsklemmen von beispielsweise m Bits. Der Detektor 51 ist so geschaltet, daß er den von den Ausgängen OUT 34 des Zäh lers 34 und OUT 35 des Zählers 35 erreichten Wert von m Bits empfängt. Der Detektor 51 liefert dem AND-Gatter 52 den Wert "1", wenn sein Eingang 0 ist. Das Taktsignal RB (die nega tive Logik) wird dem Inverter 53 und das invertierte Takt signal RB dem AND-Gatter 52 zugeführt. Damit liefert das AND-Gatter 52 den Wert "1" immer dann, wenn der durch die Ausgänge OUT 34 des Zählers 34 und OUT 35 des Zählers 35 er reichte Wert Null ist und das Taktsignal RB angelegt ist. Das Ausgangssignal "1" des AND-Gatters 52 wird den Zählern 24 und 25 zugeleitet, wobei der von den Ausgängen des Zählers 24 und des Zählers 25 erreichte Wert anfänglich zwangsweise auf den Wert 7 d festgesetzt wird.

Bevor mit einer detaillierten Beschreibung des Betriebes der in Fig. 7 gezeigten Adressierschaltung begonnen wird, soll eine Übersicht über ihre Betriebsweise unter Bezug auf Fig. 12 gegeben werden. Fig. 12 ist eine schematische Dar stellung eines Speicherplanes bzw. einer Speicherabbildung pro einem Bit in einem Wort beim Entschachteln. Die signi fikanteren Adressen wurden als Reihenadressen und die Adressen der weniger signifikanten zwei Bits als Spalten adressen gewählt. Ein wesentlicher Unterschied von Fig. 3 liegt darin, daß die Spaltenadressen zwei Bits aufweisen. Ein Dreieckszeichen bezeichnet die Schreibdaten und ein Kreiszeichen die Lesedaten. Das Einschreiben der Daten wird durch folgende Schritte durchgeführt. Zunächst wird die Spaltenadresse nacheinander um Eins von 0 bis 3 geändert, während die Reihenadresse auf einem vorbestimmten Wert, z. B. 7 d+1, gehalten wird. Die Figur zeigt einen Fall, in dem die Daten (D 0, 0), (D 1, N - d), (D 2, N - 2 d) und (D 3, N - 3 d) nacheinander in die Reihenadresse 7 d+1 und die Spalten adressen 3 bis 0 geschrieben werden. Wenn die Spaltenadresse den Wert 3 erreicht, wird die Reihenadresse um 4 d+1 ver ringert. Danach wird die Reihenadresse nacheinander um d verringert, während die Spaltenadresse ebenfalls in Über einstimmung damit schrittweise um Eins nacheinander von 3 bis 0 verringert wird. Die Figur zeigt einen Fall, in dem die Daten (D 4, N - 4 d), (D 5, N - 5 d), (D 6, N - 6 d) und (D 7, N - 7 d) nacheinander in die entsprechenden Adressen (3 d, 3), (2 d, 2), (d, 1) und (0, 0) geschrieben werden. Das oben beschriebene Vorgehen wird in gleicher Weise durchge führt, während die Reihenadresse schrittweise um Eins erniedrigt wird. Das Lesen der Daten wird in den folgenden Schritten durchgeführt. Zunächst wird die Spaltenadresse schrittweise um Eins von 0 bis 3 jedesmal, wenn d zu der durch Abziehen von 7 d von der Reihenadresse beim Schreiben erhaltenen Reihenadresse addiert wird, verändert. Die Figur zeigt einen Fall, in dem die Daten (D 0, N - 7 d), (D 1, N - 7 d), (D 2, N - 7 d) und (D 3, N - 7 d) aufeinanderfolgend von den Adressen (1, 0), (d+1, 1), (2 d+1, 2) und (3 d+1, 3) gelesen werden. Wenn die Spaltenadresse den Wert 3 erreicht, wird von der Reihenadresse der Wert 3 d+1 abgezogen. Danach wird die Spaltenadresse schrittweise um Eins von 3 auf 0 verringert, während für die Reihenadresse 0 beibehalten wird. Die Figur zeigt einen Fall, in dem die Daten (D 4, N - 7 d), (D 5, N - 7 d), (D 6, N - 7 d) und (D 7, N - 7 d) aufeinanderfolgend von den Adressen (0, 3), (0, 2), (0, 1) und (0, 0) ausgelesen werden. Das gleiche Verfahren wie oben beschrieben wird ausgeführt, während die Reihenadressen eine nach der anderen erneuert werden. Daher wird der in der Gruppe 4 in Fig. 1 gezeigte Verzögerungsbetrag erhalten und das Entschachteln durchge führt.

Im folgenden wird die Betriebsweise der in Fig. 7 gezeigten Adressiereinrichtung im Detail unter Bezug auf die Fig. 13 bis 15 beschrieben. Fig. 13 ist ein Zeitschaubild zur Erläu terung der Betriebsweise der Schreibadressierschaltung 20. Fig. 14 ist ein Zeitschaltbild zur Erläuterung der Betriebs weise der Leseadressierschaltung 30. Fig. 15 ist ein Zeit schaubild zur Erläuterung der Betriebsweise des Selektors 14. Zunächst soll die Betriebsweise der Schreibadressier schaltung 20 in Verbindung mit dem Zeitschaubild nach Fig. 13 beschrieben werden.

Wenn das Taktsignal WB zum Zeitpunkt t 1 einen niedrigen Pegel annimmt, wird das Ausgangssignal OUT 22 des Zählers 22 zu 0. Zur gleichen Zeit wird der signifikantere Zählwert MWCV zur Bezeichnung der durch die Ausgänge der Zähler 24 und 25 erreichten signifikanteren Adresse m um 1 aufwärts gezählt. Als Ergebnis wechselt der signifikantere Zählwert MWCV vom unmittelbar vorher angenommenen Wert, d. h. 7 d, zu 7 d+1.

Wenn das Taktsignal WL mit niedrigem Pegel zum Zeitpunkt t 8 angelegt wird, dann wird der Zähler 26 mit dem Wert des Zählers 25 geladen. Zu dieser Zeit beträgt der Ausgang A der Steuerschaltung 23 "1" (siehe Fig. 9) und der Subtra hent des Subtrahiergliedes 27 ist 0 und deshalb wird die Schreibadresse (7 d+1, 0). Daher werden die Daten des Wor tes (D 0, N) im N-ten Block der Schreibdaten WDATA in die Adresse (7 d+1, 0) während der Zeitspanne des Zeitpunktes t 8 und des Zeitpunktes t 2 in die Adresse (7 d+1, 0) geschrie ben.

Zum Zeitpunkt t 2 nimmt der Zählwert im Zähler 22 beim An stieg des Taktsignales WS den Wert 1 an. Daher werden die Daten des nächsten Wortes (D 1, N - d) in die Adresse (7 d+1, 1) geschrieben. In ähnlicher Weise wird danach der Zählwert des Zählers 22 jedesmal, wenn das Taktsignal WS angelegt ist, nacheinander um Eins erhöht und die Adresse der weniger signifikanten zwei Bits verändert sich.

Zum Zeitpunkt t 7 nimmt der Ausgang OUT 22 des Zählers 22 den Wert 3 an. Dann wird, wie oben in Verbindung mit Fig. 9 beschrieben wurde, der Ausgang A der Steuerschaltung 23 zu "0" und der Subtrahent des Subtrahiergliedes 27 wird 4 d+1 und damit ändert sich die Adresse zu (3 d, 3). Damit werden die Daten des Wortes (D 4, N - 4 d) in die Adresse (3 d, 3) geschrieben.

Zum Zeitpunkt t 9 wird das Taktsignal WS das Ausgangssignal D der Torschaltung 21 und wird an die Subtraktionseingangs klemme DN der Zähler 22 und 26 angelegt. Daher wird, wenn das Taktsignal WS vom niedrigen Pegel zum hohen Pegel wech selt, der Ausgang OUT 22 des Zählers 22 um 1 abwärts gezählt und dann, wenn die weniger signifikante Adresse um 1 abwärts gezählt wird, wird der Wert des Zählers 26 ebenfalls um 1 abwärts gezählt, d. h. die signifikantere Adresse m wird um d verringert. Als Ergebnis werden die Daten des Wortes (D 5, N - 5 d) in die Adresse (2 d, 2) geschrieben. In gleicher Weise werden danach die Daten des Wortes (D 6, N - 6 d) auf einanderfolgend in die Adresse (d, 1) und die Daten des Wortes (D 7, N - 7 d) in die Adresse (0, 0) geschrieben. Da mit wird das Einschreiben der Daten eines Blockes während eines Zeitraumes zwischen dem Zeitpunkt t 1 und dem Zeitpunkt t 3 abgeschlossen. Nach dem Zeitpunkt t 3 wird der signifi kantere Zählwert MWCV in gleicher Weise wie bei der oben beschriebenen Betriebsweise um 1 erhöht, d. h. er wird 7 d+2, und das Einschreiben der Daten der entsprechenden Wörter des nächsten Blockes wird durchgeführt. Tatsächlich er reicht der Wert der Zähler 24 und 25 in einem solchen Fall die obere Grenze und der signifikantere Zählwert MWCV wech selt auf 0.

Im folgenden soll die Betriebsweise der Leseadressierschal tung 30 hauptsächlich in Verbindung mit dem Zeitschaubild nach Fig. 14 beschrieben werden.

Wenn das Taktsignal RB zum Zeitpunkt t 1 einen niedrigen Pe gel annimmt, wird der Zähler 32 rückgesetzt und der Ausgang OUT 32 erhält den Wert 0. Gleichzeitig wird der durch die Ausgänge der Zähler 34 und 35 erreichte signifikantere Lesezählwert MRCV um 1 aufwärts gezählt und der Wert ändert sich vom unmittelbar vorher vorliegenden Wert 0 nach 1.

Vergleicht man die signifikanteren Adressen m der Lese adressierschaltung 20 und der Schreibadressierschaltung 30, dann ist dann, wenn der signifikantere Lesezählwert MRCV 0 ist, der signifikantere Schreibzählwert MWCV mittels der Schaltung 50 zum Einstellen des Anfangszustandes auf den Wert 7 d gesetzt (siehe die Darstellung in Fig. 11 und die entsprechende Beschreibung). Da bestimmt wurde, daß der Takt WB und der Takt RB dieselbe Frequenz aufweisen, dann wird dann, wenn der signifikantere Schreibzählwert MWCV den Wert 7 d+1 besitzt, der signifikantere Lesezählwert MRCV zu 1. Genauer gesagt zielt die Schaltung 50 zum Ein stellen des Anfangszustandes darauf ab, einen Konflikt zwischen den Schreibadressen und den Leseadressen des Spei chers zu vermeiden. Ohne die Schaltung 50 würden sowohl die Schreibadresse als auch die Leseadresse beim Einschalten der Spannungsversorgung von Zufallsadressen ausgehen und eine Kombination der Lesedaten bzw. gelesenen Daten würde nicht normal werden. Wenn mittels der Schaltung 50 ein An fangswert 7 d einmal eingestellt ist, führen sowohl die Schreibadressen als auch die Leseadressen einen Speicherum lauf unter Aufrechterhaltung einer vorbestimmten Beziehung dann durch, wenn die Schreib- und Leseblock-(frame)-Frequenzen die gleichen sind.

Wenn das Ladetaktsignal LD an den Zähler 36 zum Zeitpunkt t 4 angelegt wird, wird der Zähler 36 mit 0 vom Ausgang des Zählers 35 geladen. Da das Ausgangssignal A der Steuerschal tung 33 "1" beträgt und der Subtrahent des Subtrahierglie des 37 zu dieser Zeit 0 ist, wird die bestimmte Adresse zu (1, 0). Die Daten in dem Fall, in dem die Adresse 30 (1, 0) ist, sind Daten des Blockes, der um 7 d vor den bzw. früher als die Daten (D 0, N) der Adresse (7 d, 1, 0) liegt, und daher werden die Ausgabedaten R-DATA vom Speicher 40 die Daten des Wortes (D 0, N - 7 d).

Zum Zeitpunkt t 5 wird in Antwort auf das Ausgangssignal C der Torschaltung 31 der Ausgang OUT 32 des Zählers 32 zu 1 und der Zählwert des Zählers 36 wird um 1 aufwärts gezählt, d. h. die signifikantere Adresse m wird um d aufwärts gezählt. Die zu dieser Zeit bestimmte Adresse wird (d+1, 1). Da mit sind die vom Speicher 40 gelesenen Daten die Daten des Wortes (D 1, N - d - 6 d) = (D 1, N - 7 d). Eine derartige Operation wird wiederholt, bis die Daten des Wortes (D 3, N - 7 d) ausgelesen werden. Nach dem Zeitpunkt t 10 wird in Antwort darauf, daß das Ausgangssignal A der Steuerschaltung 33 "0" wird, der Subtrahent des Subtrahiergliedes 37 zu 3 d+1. Daher wird die Adresse (0, 3) und die Daten des Wortes (D 4, N - 7 d) werden vom Speicher ausgelesen.

Zum Zeitpunkt t 11 wird nur der Zähler 32 um lediglich 1 abwärts gezählt und die Adresse wird (0, 2). Die Daten des durch die Adresse (0, 2) bestimmten Wortes (D 5, N - 7 d) wer den vom Speicher ausgelesen. Danach wird ebenso jedesmal, wenn das Taktsignal RS angelegt wird, der Wert im Zähler 32 abwärts gezählt und die Daten des Wortes (D 6, N - 7 d) und die Daten des Wortes (D 7, N - 7 d) werden nacheinander ausgelesen.

Zum Zeitpunkt t 12 ist das Auslesen der acht Worte des (N - 7 d)- ten Fehlerkorrekturblockes beendet.

Fig. 15 ist ein Zeitschaubild zur Erläuterung der Betriebs weise des Selektors 14. Der Selektor 14 antwortet auf das an die Eingangsklemme 11 f angelegte Wählsignal SL damit, dem Speicher 40 wahlweise entweder die Schreibadressen WAD oder die Leseadressen RAD zuzuführen. So werden beispiels weise in dem Fall, in dem das Wählsignal SL auf hohem Pegel liegt, die Schreibadressen WAD gewählt und über die Aus gangsklemme 11 g dem Speicher 40 als die bestimmten bzw. ge wählten Adressen SAD des Speichers zugeleitet. Immer, wenn andererseits das Wählsignal SL auf niedrigem Pegel liegt, werden die Leseadressen RAD gewählt und über die Ausgangs klemme 11 g dem Speicher 40 als die bestimmten Adressen SAD des Speichers zugeführt. Da die Speicheradressen SAD im Fall der Wahl entweder der Schreibadressen WAD oder der Le seadressen RAD anhand von Fig. 15 leicht verständlich sind, soll hier auf eine detaillierte Beschreibung verzichtet werden. Wählt man für das Taktsignal WB und das Taktsignal RB den gleichen Zeitabstand, ferner für das Taktsignal WS und das Taktsignal RS ebenfalls den gleichen Zeitabstand und wählt man die Schreibadressen WAD oder die Leseadressen RAD in Antwort auf das Wählsignal, wie es in Fig. 15 gezeigt ist, dann kann das Entschachteln fortlaufend gestaltet wer den.

Nun ist in dem Fall, in dem das Entschachteln durchgeführt werden soll, das Speicheradressierverfahren nicht auf die vorstehend angegebenen Beispiele beschränkt. Daher sollen andere Adressierverfahren im folgenden kurz beschrieben werden.

Die Fig. 16 bis 18 zeigen schematisch Speicherpläne bzw. Speicherabbildungen in dem Fall, in dem andere Adressier verfahren beim Entschachteln verwendet werden. Ein Dreiecks zeichen bezeichnet die Schreibdaten und ein Kreiszeichen die Lesedaten.

Im Fall des Beispieles von Fig. 16 wird das Einschreiben der Daten in folgenden Schritten durchgeführt. Zunächst wird die Spaltenadressierung jeweils nacheinander um 1 von 3 auf 0 geändert, während die Reihenadresse auf einem vorbestimmten Wert, beispielsweise 7 d+1, gehalten wird. Wenn dann die Spaltenadresse den Wert 0 erreicht, wird die Reihenadresse um 4 d+1 verringert. Danach wird die Reihenadresse nach einander um d verringert, während die Spaltenadresse in Über einstimmung damit nacheinander um 1 von 0 auf 3 erhöht wird. Das gleiche Verfahren wird durchgeführt, während die Reihen adresse eine nach der anderen erneuert wird. Das Lesen der Daten wird in folgenden Schritten durchgeführt. Zunächst wird d zu der Reihenadresse hinzuaddiert, die dadurch ge wonnen wird, daß 7 d von der Reihenadresse beim Schreiben abgezogen wird, während die Spaltenadresse damit überein stimmend nacheinander um 1 von 3 auf 0 geändert wird. Wenn die Spaltenadresse den Wert 0 erreicht hat, wird die Rei henadresse um 3 d+1 verringert. Danach wird die Spalten adresse nacheinander um 1 von 0 auf 3 erhöht, während für die Reihenadresse der Wert 0 beibehalten wird. Das gleiche Verfahren wird durchgeführt, während die Reihenadresse eine nach der anderen erneuert wird. Das oben beschriebene Adres sierverfahren kann bei der Adressiervorrichtung nach Fig. 7 verwendet werden, wenn geringfügige Abwandlungen, die im folgenden aufgeführt werden, vorgenommen werden:

(1) In den Zählern 22 und 32 werden die Additionseingangs klemme UP und die Subtraktionseingangsklemme DN ausgetauscht.
(2) Die Rücksetzklemmen R der Zähler 22 und 32 sind nicht erforderlich und beide Zähler werden in Antwort auf die Taktsignale WB und RB auf den Wert 3 gesetzt.
(3) Anstelle eines in den Steuerschaltungen 23 und 33 enthaltenen NAND-Gatters zum Erfassen des Wertes 3 wird ein OR-Gatter zum Erfassen des Wertes 0 verwendet.

Beim Beispiel nach Fig. 17 wird das Einschreiben der Daten in folgenden Schritten durchgeführt. Zunächst wird die Reihenadresse von 7 d nacheinander um d verringert, während die Spaltenadresse damit übereinstimmend nacheinander um 1 von 0 auf 3 erhöht wird. Wenn die Spaltenadresse den Wert 3 erreicht, wird die Reihenadresse um 3 d+1 erhöht. Danach wird die Spaltenadresse nacheinander um 1 von 3 auf 0 ver ändert, während für die Reihenadresse der Wert 7 d+1 beibe halten wird. Das gleiche Verfahren wird durchgeführt, wäh rend die Reihenadresse eine nach der anderen erneuert wird. Das Lesen der Daten geschieht in folgenden Schritten. Zu nächst wird die Spaltenadresse nacheinander um 1 von 0 auf 3 geändert, während für die Reihenadresse der Wert 0 bei behalten wird. Wenn die Spaltenadresse den Wert 3 erreicht, wird die Reihenadresse um 4 d+1 erhöht. Danach wird die Reihenadresse nacheinander um d erhöht, während die Spal tenadresse in Übereinstimmung damit nacheinander um 1 von 3 auf 0 verringert wird. Das gleiche Verfahren wird durch geführt, während die Reihenadressierung eine nach der ande ren erneuert wird. Um das oben beschriebene Adressierver fahren bei Verwendung der in Fig. 7 gezeigten Adressiervor richtung durchführen zu können, können die folgenden ge ringfügigen Abwandlungen vorgenommen werden:

(4) Der Ausgang C der Torschaltung 21 wird an die Sub traktionseingangsklemme DN des Zählers 26 gelegt.
(5) Der Ausgang D der Torschaltung 31 wird an die Addi tionseingangsklemme UP des Zählers 36 gelegt.

Im Fall des Beispieles nach Fig. 18 erfolgt das Schreiben der Daten in folgenden Schritten. Zunächst wird die Reihen adresse von 7 d nacheinander um d verringert, während die Spaltenadresse damit übereinstimmend nacheinander um 1 von 3 auf 0 verringert wird. Wenn die Spaltenadresse den Wert 0 erreicht, wird die Reihenadresse um 3 d+1 erhöht. Danach wird die Spaltenadresse nacheinander um 1 von 0 auf 3 geän dert, während für die Reihenadresse der Wert 7 d+1 konstant gehalten wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Das Lesen der Daten wird in folgenden Schritten durchge führt. Zunächst wird die Spaltenadresse nacheinander um 1 von 3 auf 0 geändert, während die Reihenadresse auf dem Wert 0 gehalten wird. Wenn die Spaltenadresse den Wert 0 er reicht, wird die Reihenadresse um 4 d+1 erhöht. Danach wird die Reihenadresse nacheinander um d erhöht, während in Übereinstimmung damit die Spaltenadresse nacheinander um 1 von 0 auf 3 erhöht wird. Das gleiche Verfahren wird durch geführt, wenn die Reihenadresse eine nach der anderen er neuert wird. Das oben beschriebene Adressierverfahren kann unter Verwendung der Adressiervorrichtung nach Fig. 7 und bei Durchführen der oben beschriebenen Abwandlungen (1) bis (5) durchgeführt werden.

Voranstehend wurde die Speicheradressiersteuerung beim Ent schachteln im Detail beschrieben. Obwohl die Speicheradres siersteuerung beim Verschachteln aufgrund der obigen Be schreibung ebenfalls leicht verständlich sein wird, soll sie im folgenden zur Klarstellung kurz erläutert werden. Die Fig. 19 bis 22 sind schematische Darstellungen der Speicher pläne bzw. Speicherabbildungen im Fall des Verschachtelns. Ein Dreieckszeichen bezeichnet die Schreibdaten und ein Kreiszeichen die Lesedaten.

Im Beispiel nach Fig. 19 wird das Schreiben der Daten in folgenden Schritten durchgeführt. Zunächst wird die Spal tenadresse nacheinander um 1 von 0 auf 3 geändert, während die Reihenadresse bei d+1 gehalten wird. Wenn die Spalten adresse den Wert 3 erreicht, wird die Reihenadresse um 3 d+1 verringert. Danach wird die Reihenadresse nacheinander um d erhöht, während damit übereinstimmend die Spaltenadresse nacheinander um 1 von 3 auf 0 verringert wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Das Lesen der Daten wird in folgenden Schritten durchgeführt. Zunächst wird jedes mal, wenn von der Reihenadresse 7 d+1 beim Schreiben nach einander eine Subtraktion von d erfolgt, die Spaltenadresse damit übereinstimmend nacheinander um 1 von 0 auf 3 geän dert. Wenn die Spaltenadresse den Wert 3 erreicht, wird die Reihenadresse um 4 d+1 verringert. Danach wird die Spaltenadresse nacheinander um 1 von 3 auf 0 verringert, während für die Reihenadresse der Wert 0 beibehalten wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihen adresse eine nach der anderen erneuert wird. Damit wird der in der Gruppe 2 in Fig. 1 gezeigte Verzögerungsbetrag erhal ten und das Verschachteln durchgeführt. Das eben beschrie bene Adressierverfahren kann mit der Adressiervorrichtung nach Fig. 7 durchgeführt werden, wenn die folgenden gering fügigen Abwandlungen vorgenommen werden. Bezüglich der Ein zelheiten des Betriebes soll wieder auf die voranstehende Beschreibung unter Berücksichtigung dieser Abwandlungen hin gewiesen werden.

(1) Die Subtraktionseingangsklemme DN des Zählers 26 wird in die Additionseingangsklemme UP geändert.
(2) Die Additionseingangsklemme UP des Zählers 32 wird in die Subtraktionseingangsklemme DN geändert.

Im Fall des Beispieles nach Fig. 20 erfolgt das Schreiben der Daten in folgenden Schritten. Zunächst wird die Spal tenadresse nacheinander um 1 von 3 auf 0 geändert, während die Reihenadresse auf 7 d+1 gehalten wird. Erreicht die Spaltenadresse den Wert 0, dann wird die Reihenadresse um 3 d+1 verringert. Danach wird die Reihenadresse in aufeinan derfolgenden Schritten um d erhöht, während in Übereinstim mung damit die Spaltenadresse nacheinander um 1 von 0 auf 3 erhöht wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Das Lesen der Daten erfolgt in folgenden Schritten. Zunächst wird jedesmal, wenn von der Reihenadresse 7 d+1 beim Schrei ben in aufeinanderfolgenden Schritten eine Subtraktion um d erfolgt, die Spaltenadresse in Übereinstimmung damit nach einander um 1 von 3 auf 0 ebenfalls geändert. Wenn die Spal tenadresse den Wert 0 erreicht, wird von der Reihenadresse der Wert 4 d+1 abgezogen. Danach wird die Spaltenadresse nacheinander um 1 von 0 auf 3 erhöht, während die Reihen adresse bei 0 gehalten wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Das beschriebene Adressierverfahren kann un ter Verwendung der Adressiervorrichtung nach Fig. 7 durch geführt werden, wenn die im folgenden angeführten geringfü gigen Abwandlungen erfolgen:

(3) Die oben genannten Abwandlungen (1) und (2) und die oben genannten Abwandlungen (1) bis (3) im Fall des Entschach telns.

Beim Beispiel nach Fig. 21 erfolgt das Schreiben der Daten in folgenden Schritten. Zunächst wird die Reihenadresse von 0 nacheinander um d erhöht, während in Übereinstimmung da mit die Spaltenadresse nacheinander um 1 von 0 auf 3 erhöht wird. Wenn die Spaltenadresse den Wert 3 erreicht, wird der Wert 4 d+1 zur Reihenadresse addiert. Danach wird die Spaltenadresse nacheinander um 1 von 3 auf 0 verändert, während für die Reihenadresse der Wert 7 d+1 beibehalten wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Das Lesen der Daten wird in folgenden Schritten durchgeführt. Zunächst wird die Spaltenadresse nacheinander um 1 von 0 auf 3 geän dert, während die Reihenadresse auf 0 gehalten wird. Wenn die Spaltenadresse den Wert 3 erreicht, wird der Wert 3 d+1 zur Reihenadresse addiert. Danach wird die Reihenadresse nacheinander um d verringert, während in Übereinstimmung damit die Spaltenadresse nacheinander um 1 von 3 auf 0 ver ringert wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Das beschriebene Adressierverfahren kann mit der Adressier vorrichtung nach Fig. 7 unter den nun folgenden aufgeführ ten geringfügigen Abwandlungen durchgeführt werden:

(4) Die oben beschriebenen Abwandlungen (1) und (2) und die Abwandlungen (4) und (5) im Fall des Entschachtelns.

Im Fall des Beispieles nach Fig. 22 erfolgt das Schreiben der Daten in folgenden Schritten. Zunächst wird die Reihen adresse von 0 nacheinander um d erhöht, während in Über einstimmung damit die Spaltenadresse nacheinander um 1 von 3 auf 0 verringert wird. Wenn die Spaltenadresse den Wert 0 erreicht, wird 4 d+1 zur Reihenadresse addiert. Danach wird die Spaltenadresse nacheinander um 1 von 0 auf 3 geän dert, während die Reihenadresse bei 7 d+1 gehalten wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihen adresse eine nach der anderen erneuert wird. Das Lesen der Daten wird in folgenden Schritten durchgeführt. Zunächst wird die Spaltenadresse nacheinander um 1 von 3 auf 0 geän dert, während die Reihenadresse auf 0 gehalten wird. Wenn die Spaltenadresse 0 erreicht, wird 3 d+1 zur Reihenadresse addiert. Danach wird die Reihenadresse nacheinander um d verringert, während in Übereinstimmung damit die Spalten adresse nacheinander um 1 von 0 auf 3 erhöht wird. Das gleiche Verfahren wird durchgeführt, wenn die Reihenadresse eine nach der anderen erneuert wird. Das beschriebene Adres sierverfahren kann mit der Adressiervorrichtung nach Fig. 7 unter Berücksichtigung der im folgenden aufgeführten gering fügigen Abwandlungen durchgeführt werden:

(5) Die oben beschriebenen Abwandlungen (3) und (4.

Schließlich ermöglicht, wie beispielsweise aus einem Ver gleich der Fig. 3 und 12 ersichtlich ist, die vorliegende Erfindung die Durchführung des Verschachtelns und Entschach telns mit einer Speicherkapazität, die nur etwa die Hälfte derjenigen beträgt, die im Fall einer herkömmlichen Adressier vorrichtung verwendet wird. Genauer gesagt war im Fall der Verwendung einer herkömmlichen Adressiervorrichtung eine Speicherkapazität von 8 × (7 d+1) Bits pro einem Bit im Wort erforderlich, wie bereits beschrieben wurde. Gemäß der vorliegenden Erfindung reicht jedoch eine Speicherkapa zität von 4 × (7 d+2) Bits pro einem Bit im Wort aus (wo bei 4 der weniger signifikanten Adressenzahl und 7 d+2 der signifikanteren Adressenzahl entspricht, siehe Fig. 12). In dem Fall, in dem das Verschachteln oder Entschachteln durchgeführt werden soll, beträgt die unbedingt erforder liche Speicherkapazität pro einem Bit im Wort 28 d Bits, was die Gesamtheit der entsprechenden Verzögerungsbeträge 0 bis 7 d darstellt. Die vorliegende Erfindung ermöglicht daher die Durchführung des Verschachtelns und Entschach telns mit einer Speicherkapazität, die nahe an der unbe dingt erforderlichen Speicherkapazität liegt.

Claims

1. Verfahren zum Ent- und Verschachteln von Daten, bei dem ein Speicher durch Aufteilen in Reihenadressen und Spalten adressen adressiert wird,
bei dem die Daten als Blöcke mit einer vorgegebenen Anzahl von Datenwörtern vorliegen,
bei dem die Datenwörter mit einer vorgegebenen Verzögerungs betragseinheit verschachtelt werden,
bei dem für das Schreiben bzw. Lesen in dem Speicher jeweils ein Anfangswert der Reihenadresse und ein Anfangswert der Spaltenadresse vorgesehen sind,
bei dem beim Schreiben der Daten in den Speicher ein einer Ein heit der Spaltenadresse zugeordneter ganzzahliger Wert B auf einanderfolgend zur Spaltenadresse addiert wird, während die Reihenadresse auf einem positiven ganzzahligen Wert A gehalten wird,
bei dem beim Lesen der Daten aus dem Speicher ein der Verzöge rungsbetragseinheit zugeordneter ganzzahliger Wert E aufein anderfolgend zu der Reihenadresse addiert wird, die durch Ab ziehen eines ganzzahligen Wertes F von dem Wert A erhalten wird, während gleichzeitig der Wert B zur Spaltenadresse addiert wird, und bei dem die Daten abwechselnd in den Speicher geschrieben und aus diesem ausgelesen werden,
dadurch gekennzeichnet
daß beim Schreiben der Daten in den Speicher (40) ein Wert D von der Reihenadresse abgezogen wird, wenn die Spaltenadresse einen Wert C erreicht, der der halben Anzahl der Datenwörter in einem Block zugeordnet ist,
daß beim Schreiben aufeinanderfolgend der Wert E von der Reihenadresse abgezogen wird, während der Wert B von der Spaltenadresse abgezogen wird und
daß beim Lesen der Daten aus dem Speicher (40) ein der Differenz zwischen dem Wert F und dem Wert D zugeordneter Wert G von der Reihenadresse zur Bildung eines Wertes H abgezogen wird, wenn die Spaltenadresse den Wert C erreicht und
daß beim Lesen der Wert B aufeinanderfolgend von der Spalten adresse abgezogen wird, während die Reihenadresse auf dem durch die Subtraktion des Wertes G erhaltenen positiven ganzzahligen Wert H gehalten wird.

2. Verfahren zum Ent- und Verschachteln von Daten, bei dem ein Speicher durch Aufteilen in Reihenadressen und Spaltenadressen adressiert wird,
bei dem die Daten als Blöcke mit einer vorgegebenen Anzahl von Datenwörtern vorliegen,
bei dem die Datenwörter mit einer vorgegebenen Verzögerungsbe tragseinheit verschachtelt werden,
bei dem für das Schreiben bzw. Lesen in dem Speicher jeweils ein Anfangswert der Reihenadresse und ein Anfangswert der Spal tenadresse vorgesehen sind,
bei dem beim Lesen der Daten aus dem Speicher ein einer Einheit der Spaltenadresse zugeordneter ganzzahliger Wert B aufeinan derfolgend zur Spaltenadresse addiert wird, während die Reihen adresse auf einem positiven ganzzahligen Wert A gehalten wird,
bei dem beim Schreiben der Daten in den Speicher ein der Ver zögerungsbetragseinheit zugeordneter ganzzahliger Wert E auf einanderfolgend zu der Reihenadresse addiert wird, die durch Abziehen eines ganzzahligen Wertes F von dem Wert A erhalten wird, während gleichzeitig der Wert B zur Spaltenadresse ad diert wird, und bei dem die Daten abwechselnd in den Speicher geschrieben und aus diesem ausgelesen werden,
dadurch gekennzeichnet,
daß beim Lesen der Daten aus dem Speicher (40) ein Wert D von der Reihenadresse abgezogen wird, wenn die Spaltenadresse einen Wert C erreicht, der der halben Anzahl der Datenwörter in einem Block zugeordnet ist,
daß beim Lesen aufeinanderfolgend der Wert E von der Reihen adresse zur Bildung eines Wertes H abgezogen wird, während der Wert B von der Spaltenadresse abgezogen wird und
daß beim Schreiben der Daten in den Speicher (40) ein Wert G von der Reihenadresse abgezogen wird, wenn die Spaltenadresse den Wert C erreicht und
daß beim Schreiben der Wert B aufeinanderfolgend von der Spal tenadresse abgezogen wird, während die Reihenadresse auf dem durch die Subtraktion des Wertes G erhaltenen positiven ganzzahligen Wert H gehalten wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte B, D, E, F und G jeweils positive Werte sind.

4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte D, E, F und G jeweils positive Werte sind und daß der vorbestimmte ganzzahlige Wert B ein negativer Wert ist.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daB die vorbestimmten ganzzahligen Werte E und F jeweils positive Werte und die vorbestimmten ganzzahligen Werte B, D und G jeweils negative Werte sind.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte B, E und F jeweils positive Werte und die vorbestimmten ganzzahligen Werte D und G jeweils negative Werte sind.

7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte B, D und G jeweils positive Werte sind, der vorbestimmte ganzzahlige Wert E ein negativer Wert und der vorbestimmte ganzzahlige Wert F Null ist.

8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte D und G jeweils positive Werte und die vorbestimmten ganzzahligen Werte B und E jeweils negative Werte sind und daß der vorbestimmte ganzzahlige Wert F Null ist.

9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der vorbestimmte ganzzahlige Wert F ein positiver Wert ist und daß die vorbestimmten ganzzahli gen Werte B, D, E und G jeweils negative Werte sind.

10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die vorbestimmten ganzzahligen Werte B und F jeweils positive Werte und die vorbestimmten ganzzahligen Werte D, E und G jeweils negative Werte sind.