DE3216196A1

DE3216196A1 - Method and device for the fast addition of binary coded information

Info

Publication number: DE3216196A1
Application number: DE19823216196
Authority: DE
Inventors: Wolfgang Ing.(grad.) 8522 Herzogenaurach Schmitt
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1982-04-30
Filing date: 1982-04-30
Publication date: 1983-11-03

Abstract

The problem of cyclically adding together sums having any number of bits per word occurs for the buffer storage of the binary coded information, particularly in the case of ultrasonic sector image display. The summation should be as fast as possible in this connection and the control outlay should be kept low in the associated device. According to the invention, the number of bits per word of the sums to be added is taken into consideration in a once-only lead computing time and otherwise the cyclically occurring values are added together independently of the number of bits per word of the summand. In the associated device, in each case several digital adders (1 to 3) are connected in parallel for in each case a predetermined quantity of bits (word length) and are in each case connected to a flip flop (4, 5) for buffer storage of the carry, the output line of each adder (1 to 3) exhibiting at least one register (12, 22, 32) into which an initial value of the summation can be input and fed back to the summation input of the adders (1 to 3). <IMAGE>

Description

Verfahren und Vorrichtung zur schnellen Addition vonMethod and device for the rapid addition of

binär codierter Information Die Erfindung bezieht sich auf ein Verfahren zur zyklischen Addition von binär codierter Information beliebiger bit-Tiefe, wobei einem vorgegebenen Anfangswert der Information in periodischer Folge ein beliebiger Betrag hinzuaddiert werden soll sowie auf eine Vorrichtung zur Durchführung dieses Verfahrens.binary coded information The invention relates to a method for the cyclical addition of binary coded information of any bit depth, whereby any given initial value of the information in periodic sequence Amount to be added as well as a device for performing this Procedure.

Unter anderem bei der Zwischenspeicherung von Ultraschall-Bildern tritt das Problem auf, daß periodisch anfallende Zahlenwerte einem aktuell vorliegenden Wert jeweils zyklisch aufaddiert werden sollen. Im allgemeinen liegen dabei die Zahlenwerte bereits als binär codierte Information vor. Dieses Problem ist insbesondere beim Ultraschall-Sektor-Scan-Verfahren relevant,- wenn die Bildecho-Information eines zyklisch abtastenden Sektorstrahls geometrisch korrekt in einen digitalen Halbleiterspeicher mit cartesischer Koordinatendarstellung zwischengespeichert werden soll.Among other things, with the intermediate storage of ultrasound images the problem occurs that periodically occurring numerical values correspond to a currently available Each value should be added up cyclically. In general, the Numerical values are already presented as binary coded information. This problem is particular relevant for the ultrasonic sector scan process, - if the image echo information of a cyclically scanning sector beam geometrically correct into a digital one Semiconductor memory with Cartesian coordinate representation are cached target.

Bisher wurde bei der Ultraschall-Sektor-Bilddarstellung meist mit einem Raster von 256 x 256 Bildpunkten gearbeitet. Zur Erhöhung der Bildqualität geht man nun aber auf eine Verdopplung des Matrix-Feldes, also 512 x 512 Bildpunkte, über. Entsprechend erhöhen sich die Anforderungen an die Verarbeitungsgeschwindigkeit der zugehörigen Rechenwerke.So far, the ultrasound sector image display was mostly with a grid of 256 x 256 pixels worked. To increase the image quality but if you go to a doubling of the matrix field, i.e. 512 x 512 pixels, above. The demands on the processing speed increase accordingly the associated arithmetic units.

Wenn man zum Beispiel 2 x 24 bit aufaddieren will, kann dies durch die Kaskadierung von sechs einzelnen 4 bit-Addierern erfolgen. Dies wird weiter unten an-.For example, if you want to add 2 x 24 bits, you can do this six individual 4-bit adders can be cascaded. This will continue at the bottom.

hand einer Figur der nachfolgenden Beschreibung im einzelnen erläutert. Für die Gesamtrechenzeit eines solchen Addierwerkes mit Einzeladdierern, nachgeschalteten Verzögerungsgliedern und Registern muß die Rechenzeit der Einzeladdierer sowie die VerzögerungF zeiten der Speicher und Register berücksichtigt werden. Dadurch ergibt sich immer eine von der bit-Tiefe der binär codierten Information abhängige Gesamtrechenzeit. Im weiter unten angegebenen Beispiel ergibt sich bei Kaskadierung von sechs 4 bit-Addierern mit je 14 nsec Rechenzeit und zugehöriger Verzögerungszeit"eine Gesamtrechenzeit von über 100 nsec.hand a figure of the following description explained in detail. For the total computing time of such an adding unit with individual adders, downstream Delay elements and registers must have the computing time of the individual adders as well as the Delay times of the memory and register are taken into account. This results in There is always a total computation time dependent on the bit depth of the binary coded information. In the example given below, this results from cascading six 4-bit adders each with 14 nsec computing time and associated delay time "a total computing time of over 100 nsec.

Um bei den bisher üblichen Addierwerken die Rechenzeit zu verringern, beispielsweise auf eine Zeit 4; 50 nsec zu kommen, müßten wenigstens drei der angegebenen Addierwerke parallel arbeiten. Dies bedingt aber, daß für jedes dieser zusätzlichen Addierwerke ein Anfangswert zu errechnen ist. Neben dem Addieraufwand wäre dann ein zusätzlicher Aufwand für eine Steuerungsschaltung notwendig, da die Zwischenergebnisse jeweils simultan weiterverarbeitet werden müßten.In order to reduce the computing time with the previously common adding units, for example to a time 4; 50 nsec would have to come at least three of the specified Adding units work in parallel. However, this requires that for each of these additional Adding units an initial value is to be calculated. In addition to the adding effort would then be an additional effort for a control circuit is necessary because the intermediate results would have to be processed further simultaneously.

Aufgabe der Erfindung ist es daher, ein Verfahren anzugeben, mit dem die Rechenzeiten verringert werden können. Bei der zugehörigen Vorrichtung soll dabei der Steueraufwand so gering wie möglich gehalten werden.The object of the invention is therefore to provide a method with which the computing times can be reduced. The associated device should the tax expense can be kept as low as possible.

Die Aufgabe ist erfindungsgemäß dadurch gelöst, daß in einer einmaligen Vorlauf-Rechenzeit die bit-Tiefe der zu addierenden Summanden berücksichtigt wird, ansonsten die Aufaddition der zyklisch anfallenden Werte unabhängig von der bit-Tiefe der Summanden erfolgt.The object is achieved in that in a one-time Lead computation time the bit depth of the summands to be added is taken into account, otherwise the addition of the cyclically occurring Values independent from the bit depth of the summands.

Bei einem Gerät zur Durchführung dieses Verfahrens wird der Additönsablauf bei laufend zyklisch anfallenden Summanden im Takt eines Taktgebers weitergeschaltet, Besonders vorteilhaft bei der Erfindung ist, daß die bit-Tiefe der zu addierenden Summanden nur einmalig eine notwendige Vorlauf-Rechenzeit beeinflußt. Nach dieser Rechenzeit werden die anfallenden Informationen immer zyklisch im vorgegebenen Takt dem anstehenden Wert aufaddiert.In the case of a device for carrying out this process, the Additöns Sequence in the case of continuously cyclical summands, advanced in the cycle of a clock, It is particularly advantageous in the invention that the bit depth of the Summands only affects a necessary lead computing time once. After this The resulting information is always calculated cyclically in the specified cycle added to the pending value.

Bei dem nunmehr vorgeschlagenen Rechenwerk ist der Schaltungsaufwand in Grenzen gehalten. Beispielsweise kann ein Addierwerk für eine 2 x 24 bit-Addition dadurch aufgebaut werden, daß die Addition in drei 8 bit-Additionen mit nachgeschalteten Registern aufgeteilt wird. Die Überträge der Teiladditionen werden in den den Addierern zugeordneten Flip-Flops zwischengespeichert und jeweils auf den nächsten Addierer übertragen. Dieser Additionsablauf ist beispielsweise mit einem 20 MHz-Takt weiterschaltbar, was dementsprechend im angegebenen Fall mit drei 8 bit-Addierern nach Ablauf der Vorlauf-Rechenzeit von 150 nsec eine Additionszeit von 50 nsec entspricht. Während der Vorlaufzeit von 150 nsec können dabei bereits Ergebnisse für Steuerungszwecke abgegriffen werden.In the arithmetic unit that has now been proposed, the circuit complexity is kept within limits. For example, an adder for a 2 x 24 bit addition be built up by adding three 8-bit additions with downstream Registers is divided. The carries of the partial additions are in the adders assigned flip-flops and stored in each case to the next adder transfer. This addition sequence can be switched further with a 20 MHz clock, for example, which accordingly in the specified case with three 8-bit adders after the expiry of the Pre-processing time of 150 nsec corresponds to an addition time of 50 nsec. While The lead time of 150 nsec can already produce results for control purposes be tapped.

Weitere Vorteile und Einzelheiten der Erfindung ergeben sich aus der nachfolgenden Figurenbeschreibung von Ausführungsbeispielen anhand der Zeichnung.Further advantages and details of the invention emerge from the The following description of the figures of exemplary embodiments with reference to the drawing.

Es zeigen: Fig. 1 ein Schema üblicher digitaler Addition, Fig. 2 blockschaltmäßig ein Ausführungsbeispiel der Erfindung und Fig. 3 das zugehörige Impulsdiagramm.Show it: 1 shows a scheme of conventional digital addition, FIG. 2 shows an exemplary embodiment of the invention in a block diagram and FIG. 3 the associated Pulse diagram.

In der Figur 1 bedeuten die Einheit I mehrere Einzeladdierer in Kaskadenschaltung, denen eine Einheit II mit Zwischenspeichern nachgeschaltet ist. Auf einen Eingang der Einheit I wird der Summand eingegeben.In the figure 1, the unit I mean several individual adders in cascade connection, which is followed by a unit II with intermediate storage. At an entrance the unit I is entered by the summand.

Auf die Ausgangsleitung des Zwischenspeichers II ist ein Anfangswert der Summation aufschaltbar. Dieser gelangt auf eine Einheit III mit Registern, von wo er auf die Addierer I zurückgekoppelt wird.There is an initial value on the output line of the buffer store II can be added to the summation. This arrives at a unit III with registers, from where it is fed back to the adders I.

Diese bekannte Summationsschaltung arbeitet im einzelnen folgendermaßen: Sollen z.B. 2 x 24 bit addiert werden, so wird die Einheit I durch die Kaskadierung von sechs üblichen 4 bit-Addierern realisiert; entsprechend besteht die Zwischenspeichereinheit II sowie die Registereinheit III jeweils aus drei Einzeleinheiten.This known summation circuit works in detail as follows: If e.g. 2 x 24 bits are to be added, the unit becomes I through the cascading implemented by six common 4-bit adders; the intermediate storage unit exists accordingly II as well as the register unit III each consisting of three individual units.

Die Additionszeit dieses bekannten Rechenwerkes ist im wesentlichen durch die Additionszeit der Einzeladdierer bestimmt. Beträgt diese beispielsweise 14 nsec, was mit den schnellsten der Zeit auf dem Markt erhältlichen Addierern in TTL-Technik erreichbar ist, so ergibt sich bei sechs Addierern eine Gesamtadditionszeit von 84 nsec, wozu jeweils durch die Einheiten II und III Verzögerungszeiten von 9 bzw. 15 nsec hinzukommen.The addition time of this known arithmetic unit is essentially determined by the addition time of the individual adders. Is this for example 14 nsec, which with the fastest adders currently available on the market in TTL technology is achievable, there is a total addition time with six adders of 84 nsec, including delay times of 9 or 15 nsec are added.

Die Gesamtadditionszeit dieses Addierwerkes beträgt also 108 nsec.The total addition time of this adder is 108 nsec.

Soll nun die Additionsgeschwindigkeit vergrößert werden, müssen mindestens drei solcher bekannter Addierwerke parallel arbeiten, wobei dann für jedes er zusätzlichen Addierwerke ein Anfangswert errechnet werden muß. Neben dem Addieraufwand ist dann aber auch ein umfangreicher Steuerungsaufwand notwendig, insbesondere deswegen, weil die Ergebnisse parallel behandelt werden müssen.If the addition speed is now to be increased, at least three such known adders work in parallel, with additional Adding units an initial value must be calculated. In addition to the addition effort, then but also an extensive control effort is necessary, especially because because the results have to be treated in parallel.

In der Figur 2 bedeutet 10 ein 20 MHz-Oszillator, der Clock-Signale von 50 nsec liefert. Die Clock-Signale werden jeweils den entsprechenden Einheiten aufgeschaltet.In FIG. 2, 10 denotes a 20 MHz oscillator, the clock signals of 50 nsec. The clock signals are each corresponding to the units activated.

Im angegebenen Ausführungsbeispiel nach Figur 2 ist ein Addierwerk von 2 x 24 bit beschrieben, wobei die 24 bit-Addition in drei 8 bit-Additionen aufgeteilt wird: Demzufolge bedeuten die Einheiten 1, 2, 3 jeweils einen 8 bit-Addierer für ein 8 bit-Wort, woraus sich die gesamte 24 bit-Information zusammensetzt. Die Addierer 1 bis 3 sind jeweils durch Flip-Flops 4 und 5 zur Zwischenspeicherung des Übertrages miteinander verbunden. Den Addierern sind in der Ausgangsleitung jeweils Register nachgeschaltet: Im einzelnen weist die Ausgangsleitung für Addierer 1 die ersten Register 11, 12, 13 und 14 auf, die Ausgangsleitung des Addierers 2 zweite Register 21, 22 und 23 und die Ausgangsleitung des dritten Addierers Register 31 und 32. Die Register sind jeweils mit Symbolen R11 bis R14, R21 bis R23 und R31 bis R32 zu bezeichnen. Jeweils nach dem ersten Teilregister wird die Leitung auf den jeweiligen Addierer 1 bis 3 zurückgekoppelt. Auf diese Koppelleitungen wird jeweils über die Einheiten 6, 7, 8 der Anfangswert der Summation eingespeist.In the exemplary embodiment shown in FIG. 2, there is an adder of 2 x 24 bit, whereby the 24 bit addition is divided into three 8 bit additions becomes: Accordingly, the units 1, 2, 3 each mean an 8-bit adder for an 8-bit word, from which the entire 24-bit information is composed. The adders 1 to 3 are each through flip-flops 4 and 5 for intermediate storage of the transfer connected with each other. The adders have registers in the output line downstream: In detail, the output line for adder 1 has the first Register 11, 12, 13 and 14, the output line of adder 2 second register 21, 22 and 23 and the output line of the third adder registers 31 and 32. The registers are each with symbols R11 to R14, R21 to R23 and R31 to R32 to call. After the first sub-register, the line is switched to the respective Adders 1 to 3 fed back. These coupling lines are each accessed via the Units 6, 7, 8 fed the initial value of the summation.

Bei Vorgabe von 50 nsec-Clock-Signalen ergibt sich nachfolgender Rechen-Ablauf: Dabei bedeuten jeweils ST i die Startsignale, SUMi die Zwischensummensignale und # i die Gesamtsummensignale sowie Ü i die in den Flip-Flops FFi abgespeicherten Ubertragswerte: Clocks 1. Anfangswert ST 1 = # 1 # R 12 ST 1 + SUM 1 = # + SUM 1 # R 11 Ü1 # FF1 2. #1 # R13 #1 + SUM1 # R12 #1 +2 SUM1 # R11 ST2 =#2 # R22 ST2 + SUM2 = #2 + SUM2 # R21 Ü1 # FF1 Ü2 # FF2 3. #1 # R14 #1 + SUM1 # R13 #1 + 2 SUM1 # R12 #1 + 3 SUM1 # R11 #2 # R23 #2 + SUM2 # R22 #2 +2 SUM2 # R21 ST3 = #3 # R32 ST3 + SUM3 =#3 + SUM3# R31 Ü1 # FF1 Ü2 # FF2 Aus dem Impulsdiagramm nach Figur 3 ist ersichtlich, daß bei dem beschriebenen Ausführungsbeispiel nach 3 Clock-Signalen von jeweils 50 nsec, d.h. also nach einer Vorlauf-Rechenzeit von 150 nsec., das erste Summenergebnis vollständig abgreifbar ist. An den Registern R13, R22 und R31 kann überdies das zukünftige Ergebnis für Steuerungszwecke abgegriffen werden.If 50 nsec clock signals are specified, the calculation is as follows: In each case, ST i denote the start signals, SUMi denote the intermediate sum signals and # i the total sum signals and Ü i those stored in the flip-flops FFi Carry over values: Clocks 1. Initial value ST 1 = # 1 # R 12 ST 1 + SUM 1 = # + SUM 1 # R 11 Ü1 # FF1 2. # 1 # R13 # 1 + SUM1 # R12 # 1 +2 SUM1 # R11 ST2 = # 2 # R22 ST2 + SUM2 = # 2 + SUM2 # R21 Ü1 # FF1 Ü2 # FF2 3. # 1 # R14 # 1 + SUM1 # R13 # 1 + 2 SUM1 # R12 # 1 + 3 SUM1 # R11 # 2 # R23 # 2 + SUM2 # R22 # 2 +2 SUM2 # R21 ST3 = # 3 # R32 ST3 + SUM3 = # 3 + SUM3 # R31 Ü1 # FF1 Ü2 # FF2 From the pulse diagram according to Figure 3 it can be seen that in the embodiment described after 3 clock signals of 50 nsec each, i.e. after a preprocessing time of 150 nsec., the first total result can be fully tapped. At registers R13, R22 and R31 can also determine the future result tapped for control purposes will.

Wird nun der Anfangswert nicht an die Register R12, R22 und R32, sondern nur an die Addierer 1 bis 3 gelegt, so kann dieser Anfangswert als beliebiger Summand betrachtet werden. In diesem Fall wären die Rückkoppelleitungen aufzutrennen und die Summanden den Eingängen der Addierer 1 bis 3 direkt zuzufuhren.If the initial value is now not sent to registers R12, R22 and R32, but only applied to the adders 1 to 3, this initial value can be used as an arbitrary summand to be viewed as. In this case, the feedback lines would have to be separated and to feed the summands directly to the inputs of adders 1 to 3.

Zur zeitrichtigen Aufaddition wären dann in die Eingangsleitungen der Addierer 1 bis 3 Register zur entsprechenden Verzögerung einzuschalten.For the correct addition, there would then be in the input lines turn on the adder 1 to 3 registers for the appropriate delay.

Durch Anlegen der Teilsummanden in richtiger Folge können also beliebige Additionen der gleichen Geschwindigkeit ausgeführt werden, welche bei einem 20 MHz-Oszillator jeweils im 50 nsec-Takt erfolgt.By creating the partial totals in the correct order, any Additions are performed at the same rate as that of a 20 MHz oscillator takes place every 50 nsec.

Ebensogut können bei beliebigen Summanden auch in die anderen Eingangsleitungen der Addierer 1 bis 3 Register eingeschaltet werden. Außer der Summation läßt sich so auch eine schnelle Filterung von beliebig anfallenden binären Werten realisieren, was ebenfalls unter die Erfindung fällt.Any addendum can also be used in the other input lines the adders 1 to 3 registers are turned on. Besides the summation, in this way also realize a fast filtering of arbitrarily occurring binary values, which also falls under the invention.

Die beschriebene Vorrichtung läßt sich vergleichsweise einfach aufbauen. Es wird nur ein Chip benötigt; bei einem modularen Aufbau ist jederzeit eine Erweiterung für sich ändernde Bedürfnisse möglich.The device described can be constructed in a comparatively simple manner. Only one chip is required; with a modular structure, an extension is always possible possible for changing needs.

3 Figuren 12 Patentansprüche Leerseite3 Figures 12 claims Blank page

Claims

Claims S Method for the rapid addition of binary coded Information of any bit depth, with a given initial value of the information any amount should be added in periodic sequence, d a cl u r 0 h e k e n n n n e i c h n e t that a) in a one-off lead computing time the bit depth of the summands to be added is taken into account, b) otherwise the Addition of the cyclically occurring values regardless of the bit depth of the summands he follows.

2. The method of claim 1, d a d u r c h g e -k e n n z e i c h n e t that the addition process with continuously cyclical summands in the Clock of a clock is advanced.

3. The method of claim 1, d a d u r c h g e -k e n n z e i c n e t that total results for control purposes already in the preprocessing computing time can be tapped.

4. Apparatus for performing the addition method according to claim 1, d a d u r c h e k e n n n z e i c h -n e t that several digital adders (1-3) are connected in parallel for a given set of bits (word length) and each with a flip-flop (4, 5) for intermediate storage of the transfer with one another are connected, the output line of each adder (1-3) at least a register (12, 22, 32) into which an initial value of the summation can be entered and the adder (1-3) can be fed back to the summation input.

5. Apparatus according to claim 4, d a d u r c h g e -k e n n z e i c Note that the number of registers (11-14, 28-23, 31, 32) is determined by the lead computing time.

6. Apparatus according to claim 5, d a d u r c h g e -k e n n z e i c h n e t that the initial value of each partial summand is in each case on the second register (12, 22, 32) is placed in the output line of an adder (1-3).

7. Apparatus according to claim 5, d a dur c h g e -k e n n z e i c h n e t that the initial value of each partial summand is sent directly to the summation input of each adder (1-3) is placed.

8. Apparatus according to claim 7, d a dur c h g e -k e n n z e i c h n e t that in one or both lines of the summation inputs of the adder (1 until 3) registers for time delay are switched on.

9. The device according to claim 4, since dur c h g e -k e n n z e i c h n e t that the duration of the preliminary calculation time is given by the number of individual adders (1-3) is determined in parallel formation.

10. The device according to claim 4, d a d u r c h g e -k e n n z e i c h n e t that the clock (10) is an oscillator with the period T, preferably a 20 MHz oscillator with 50 nsec clock signals.

11. The device according to claim 4, d a d u r c h g e -k e n n z e i c h n e t that for a 2 x 24 bit addition three 8 bit adders are connected in parallel are.

12. Device according to one of the preceding claims, d a d u r c h g e k e n n z e i c h -n e t that the pre-run computing time is n x 8 bit n x T nsec and the cyclic calculation process takes T nsec in each case.