DE3142355C2 - Verfahren und Schaltungsanordnung zur Bestimmung eines einem digitalen Datensignal zugeordneten Steuersignals - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zur Verarbeitung von digitalen Signalen und insbesondere auf ein Verfahren und eine Schaltungsanordnung zur Bestimmung des richtigen Zustandes eines Steuersignals, welches in fehlerenthaltenden, übertragenen, digitalen Signalen, insbesondere in digitalen Signalen enthalten ist, die auf einem digitalen Bildaufzeichnungsgerät aufgezeichnet und von diesem wiedergegeben werden.

Seit einiger Zeit werden digitale Verfahren für die Übertragung und Aufzeichnung von Video- bzw. Bildsignalen angewandt. Dabei ist insbesondere ein Videobild-Bandaufzeichnungsgerät mit einer rotierenden Magnetkopfanordnung dazu herangezogen worden, pulscodemodulierte PCM-Bildsignale auf einem Magnetband aufzuzeichnen und bei der Wiedergabe die pulscodemodulierten Bildsignale zu demodulieren, um ein analoges Bildsignal zu erhalten. In einem derartigen Fall sind die digitalen Bildsignale im allgemeinen in Blöcken gruppiert, wobei jeder Block eine bestimmte Anzahl von Bits umfaßt. Bei der Wiedergabe wird jeder Block der wiedergegebenen digitalen Bildsignale als eine Einheit verarbeitet.

Wenn ein PCM-codiertes Bildsignal aufgezeichnet und anschließend wiedergegeben wird, tritt jedoch die Möglichkeit auf, daß die wiedergegebenen Bildsignale Zufallsfehler enthalten können, die durch verschiedene Rauscharten hervorgerufen werden, wie durch das Kopfrauschen, das Bandrauschen und das Verstärkerrauschen. Außerdem können die betreffenden Fehler sogenannte Burst- Fehler enthalten (Signalaussetzer), die aus dem Vorhandensein von Staub, Fingerabdrücken oder fehlerhaften Stellen auf der Bandoberfläche resultieren. Derartige Fehler können die Qualität des resultierenden Wiedergabebildes erheblich beeinträchtigen. Um dieses Problem zu minimieren, sind Fehlerkorrekturcodes beim Codieren der PCM-Signale vor dem Aufzeichnen auf dem Band angewandt worden. So können beispielsweise Paritätswörter jeder bestimmten Anzahl von Blöcken der Bilddaten hinzugefügt werden, wobei derartige Paritätswörter dann während des Wiedergabeprozesses in einem Fehlerdetektorbetrieb ausgenutzt werden. Durch Verwendung derartiger Fehlerkorrekturcodes können fehlerhafte PCM-Signale korrigiert oder kompensiert werden, so daß die zuvor erwähnte Verschlechterung in der Bildwiedergabe vermieden ist. Die Fehlerdetektor-/Fehlerkorrekturoperation ist um so genauer, je mehr Fehlerkorrekturcodewörter verwendet werden. Es ist jedoch hinsichtlich der Erzielung einer derartigen Fehlerkorrektur auch wünschenswert, den "Zusatzbedarf" oder die Redundanz dadurch zu reduzieren, daß die Anzahl der Fehlerkorrekturbits so klein wie möglich gehalten wird, um die Bandfläche zu maximieren, die für die Datenaufzeichnung ausgenutzt werden kann.

Wenn die Frequenz bzw. Häufigkeit von Fehlern hoch wird, so daß die Anzahl der Fehler die Fehlerkorrekturfähigkeit des Fehlerkorrekturcodes übersteigt, dann wird überdies eine Fehlerüberdeckungsoperation anstelle einer Fehlerkorrekturoperation angewandt. Eine derartige Operation kann beispielsweise dadurch ausgeführt werden, daß die fehlerhaften Bild- bzw. Videodaten durch Bild- bzw. Videodaten ersetzt werden, die den fehlerhaften Bild- bzw. Videodaten etwa gleich sind. In diesem Zusammenhang sei angemerkt, daß ein Teilbildspeicher für die Speicherung von aufeinanderfolgenden Bilddaten-Teilbildern vorgesehen ist und daß ein Adressensignal jedem Bilddaten- Block hinzugefügt wird, um die Bilddaten-Blöcke in dem Teilbildspeicher zu adressieren. Wenn die Bewegungsgeschwindigkeit des Magnetbandes während der Wiedergabe höher ist als während der Aufnahme, dann kann der rotierende Kopf derart verschoben werden, daß er eine bestimmte Anzahl von Spuren überspringt, um beispielsweise jede zweite Spur wiederzugeben. Während der Wiedergabe mit einer geringeren Geschwindigkeit als der Aufnahmegeschwindigkeit tastet der rotierende Kopf dieselbe Spur öfter als einmal ab und springt dann auf die nächste benachbarte Spur über. Demgemäß sind die wiedergegebenen Bilddaten nicht fortlaufend. In diesem Zusammenhang sei angemerkt, daß die Adressensignale der wiedergegebenen Bilddaten dazu herangezogen werden, die Bildinformation in den Teilbildspeicher unter bestimmten Adressen einzuschreiben, so daß ein kontinuierliches Bild erhalten wird.

Wenn die zuvor erwähnte Fehlerunterdrückungsoperation in Verbindung mit einem digitalen Farbbildsignal angewandt wird, dann kann die Phase des Farbhilfsträgers an der Korrekturstelle zwischen den ursprünglichen fehlerhaften Bilddaten und den substituierten Bilddaten invertiert sein. Im Falle eines NTSC-Systems wechseln aufeinanderfolgende Einzelbilder zwischen "ungeradzahligen" und "geradzahligen" Einzelbildern. Dies bedeutet, daß die Phase des Farbhilfsträgers zwischen entsprechenden Teilen aufeinanderfolgender Einzelbilder um π/2 differiert. In entsprechender Weise unterscheidet sich auch in aufeinanderfolgenden Teilbildern die Farbhilfsträgerphase π/2, und in aufeinanderfolgenden Zeilenintervallen differiert die Farbhilfsträgerphase ebenfalls um den betreffenden Betrag. Dann, wenn die Bilddaten (oder ein Teilbild oder eine Zeile) eines Einzelbildes durch die entsprechende Bildinformation eines aufeinanderfolgenden Einzelbildes (oder Teilbildes oder einer Zeile) substituiert werden, muß die Phase des Farbhilfsträgers der substituierten Bildinformation invertiert werden, um eine fortlaufende Phasenbeziehung des Farbhilfsträgers beizubehalten.

Dies ist an anderer Stelle bereits näher erläutert (siehe DE 30 38 594 A1). In diesem Zusammenhang ist bereits vorgeschlagen worden, den Bilddaten ein Identifizierungssignal hinzuzufügen, um das Einzelbild, das Teilbild und die Zeile zu kennzeichnen, zu der die Bildinformation gehört, oder um zumindest zu kennzeichnen, ob das Einzelbild, das Teilbild oder die Zeile gerade oder ungerade ist. Wenn in dem Identifizierungssignal ein Fehler auftritt, dann kann jedoch eine derartige Phaseninvertierung nicht zuverlässig vorgenommen werden.

Um jegliche durch Aussetzer bzw. Bursts hervorgerufene Fehler genauer zu korrigieren, wurde überdies bereits vorgeschlagen, einen weiteren Fehlerkorrekturcode dem Bilddatensignal hinzuzufügen, und zwar für die Ausnutzung bei der Ermittelung und Korrektur jeglichen Fehlers, der in dem Adressensignal im Identifizierungssignal des jeweiligen Blockes der Bilddaten auftritt. Ein derartiger Code, der eine hohe Fähigkeit der Fehlerermittelung und Fehlerkorrektur aufweist, neigt jedoch zur Redundanzüberlagerung des aufgezeichneten digitalen Bildsignals, wobei ein hohes Maß an Schaltungskomplexität und -entwicklung erforderlich ist, und zwar für die Aufnahme- und für die Wiedergabevorgänge.

Aus der JP 55/26 781 A ist ein Dekodierer zur Gewinnung synthetischer Identifikationssignale bekannt, der sich einer Integrationsmethode bedient.

Der Erfindung liegt nunmehr das Problem zugrunde, ein Verfahren und eine Schaltungsanordnung zur Bestimmung eines binären Identifizierungssignals für jeden Block eines blockweise aufgebauten, übertragbaren, digitalen Videosignals, das jeweils ein Steuersignal an einer vorbestimmten Position eines jeden Blocks aufweist, zu schaffen, bei dem die von der vorangehenden Fehlererkennung nicht erfaßten Fehler reduziert sind.

Dieses Problem wird mittels der in den Patentansprüchen 1 und 2 aufgeführten Maßnahmen gelöst.

Hierbei ist im wesentlichen vorgesehen, daß die die wiedergegebenen Voll- und Teilbilder identifizierenden Signale gespeichert werden, und daß die gespeicherten Signale so lange verwendet werden, bis die Mehrheitsentscheidung abgeschlossen ist.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Anhand von Ausführungsbeispielen wird die Erfindung nachstehend bezugnehmend auf die Zeichnung näher erläutert.

Fig. 1A bis 1C veranschaulichen die Beziehung von Einzelbild-, Teilbild- und Zeilenintervallen und ihrer zugehörigen Identifizierungssignale in einem digitalen Bildsignal.

Fig. 2 veranschaulicht in einem Blockdiagramm einen Aufnahmeteil eines digitalen Video-Bildbandaufnahmegerätes (DVTR).

Fig. 3 veranschaulicht in einem Blockdiagramm einen Wiedergabeteil eines digitalen Video-Bildbandaufnahmegerätes (DVTR).

Fig. 4A und 4B zeigen schematische Ansichten, auf die im Zuge der Erläuterung der Digitalisierung und der Codeanordnung eines Bildsignals für ein Video-Bildbandgerät Bezug genommen werden wird.

Fig. 5 zeigt in einer schematischen Ansicht eine Draufsicht auf ein Spurmuster, das mit dem Aufzeichnungsteil gemäß Fig. 2 aufgezeichnet ist.

Fig. 6 veranschaulicht in einem Blockschaltbild eine Ausführungsform einer Steuersignaldetektorschaltung, die in dem Wiedergabeschaltungsteil gemäß Fig. 3 verwendet werden kann.

Fig. 7A bis 7F zeigen Signaldiagramme, auf die im Zuge der Erläuterung der Arbeitsweise der Schaltungsanordnung gemäß Fig. 6 Bezug genommen wird.

Zur Erleichterung eines besseren Verständnisses wird zunächst auf Fig. 1A bis 1C Bezug genommen, in denen die Voraussetzungen für die digitale Aufzeichnung eines NTSC-Farbbildsignals veranschaulicht sind. Da ein Einzelbild aus 525 Zeilen besteht, beträgt die Anzahl der für ein erstes (drittes usw.) und ein zweites (viertes usw.) Teilbild ausgewählten Zeilen 262 bzw. 263. In dem ersten Teilbild sind ein Vertikalsynchronisierimpuls und ein Horizontalsynchronisierimpuls in Phase miteinander. Ein derartiges Teilbild wird als "ungeradzahliges" Teilbild bezeichnet, während das Teilbild, in welchem diese Impulse phasenverschoben sind, als "geradzahliges" Teilbild betrachtet wird.

Darüber hinaus ändert sich die Anzahl der abgetasteten Bildelemente in jeder Zeilenperiode (H) mit der benutzten Abtastfrequenz (f_S). Da die Farbhilfsträgerfrequenz (f_SC) das 455/2fache der Zeilenfrequenz (f_H) beträgt, ist die Anzahl der abgetasteten Bildelemente in einer Zeilenperiode bei einer Abtastfrequenz von f_S=4 f_SC gegeben mit 910 Abtastungen (Fig. 4A). Überdies beträgt die Anzahl der Abtastungen in dem effektiven Bildbereich oder Bildteil der jeweiligen Zeilenperiode 768. Der übrige Teil der jeweiligen Zeilenperiode bildet das Zeilenaustast-Intervall, welches ein Zeilensynchronisiersignal und ein Burstsignal umfaßt.

Beim NTSC-System wird die Phase des Farbhilfsträgers in jedem zweiten Zeilen-Intervall invertiert. Das Zeilen- Intervall, in dem die Farbhilfsträgerphase nicht invertiert ist, wird als geradzahliges Zeilen-Intervall betrachtet, und die dazu abwechselnd auftretenden Zeilen- Intervalle, in denen die Farbhilfsträgerphase invertiert wird, werden als ungeradzahlige Zeilen-Intervalle betrachtet. Da 525 Zeilen-Intervalle in jedem Vollbild-Intervall enthalten sind, folgt für den Fall, daß das erste Zeilen-Intervall in einem Vollbild-Intervall ungerade ist, daß das erste Zeilen-Intervall in dem nächstfolgenden Vollbild-Intervall gerade sein wird. Demgemäß werden die Vollbild-Intervalle als zwischen ungeraden Intervallen und geraden Intervallen abwechselnde Intervalle betrachtet. Im übrigen wechseln, wie zuvor erwähnt, die Teilbild-Intervalle ebenfalls zwischen ungeradzahligen und geradzahligen Teilbild- Intervallen.

Wenn ein NTSC-Farbbildsignal in ein digitales Bildsignal umgesetzt wird, wie dies oben erwähnt worden ist, dann muß jeder Anteil des digitalen Bildsignals in geeigneter Weise identifiziert werden, und zwar dahingehend, ob es sich um ein ungeradzahliges oder um ein geradzahliges Vollbild-Intervall, um ein ungeradzahliges oder ein geradzahliges Teilbild-Intervall und um ein ungeradzahliges oder ein geradzahliges Zeilen-Intervall handelt, so daß der Zeilensynchronisierimpuls und der Bildsynchronisierimpuls die richtige Beziehung zueinander haben und daß die richtige Farbphase zugeteilt wird, wenn das digitale Signal in ein analoges Signal zum Zwecke der Wiedergabe auf einem Bildanzeigeschirm umgesetzt wird.

Zum digitalen Bildsignal wird in periodischen Intervallen ein Identifizierungssignal bzw. Steuersignal ID addiert, wobei Teile zur Identifizierung jedes der entsprechenden Vollbild-, Teilbild- und Zeilen-Intervalle dienen, die dadurch als geradzahlig oder ungeradzahlig dargestellt bzw. gekennzeichnet werden. Wie in Fig. 1A gezeigt, weist das Signal ID einen Teil auf, der dem Zustand des Vollbildes zugehörig ist und der mit einem hohen Pegel für 525 aufeinanderfolgende Zeilen-Intervalle (ein ungeradzahliges Vollbild-Intervall) und dann mit niedrigem Pegel für die nachfolgenden 525 Zeilen-Intervalle (ein geradzahliges Vollbild-Intervall) auftritt. Wie in Fig. 1B veranschaulicht, weist das Signal ID einen Teil auf, der dem Zustand des Teilbild-Intervalls zugehörig ist und der mit hohem Pegel für die ersten 263 Zeilen-Intervalle des jeweiligen Vollbild-Intervalls (ein ungeradzahliges Teilbild-Intervall) und dann mit niedrigem Pegel für die folgenden 262 Zeilen-Intervalle (ein geradzahliges Teilbild-Intervall) auftritt. Wie in Fig. 1C gezeigt, weist das Signal ID einen dem Zustand der Zeile zugehörigen Signalteil auf, der mit hohem Pegel für jedes ungeradzahlige Zeilen-Intervall und dann mit niedrigem Pegel für die abwechselnd auftretenden geradzahligen Zeilen-Intervalle auftritt. Diese drei Signalteile des Signals ID treten zyklisch auf und weisen Perioden von zwei Vollbild-Intervallen, von zwei Teilbild-Intervallen bzw. von zwei Zeilen-Intervallen auf.

In Fig. 2 ist ein Aufnahme- bzw. Aufzeichnungsbereich eines digitalen Video-Bildbandgerätes mit einem Eingangsanschluß 1 gezeigt, dem ein aufzuzeichnendes NTSC-Farbbildsignal zugeführt wird. Das Farbbildsignal wird von dem Eingangsanschluß 1 einem Multiplexer 2 zugeführt, in welchem der digitalisierte effektive Bereich des Farbbildsignals in jeder halben Zeilenperiode (1/2 H) in zwei Kanäle aufgeteilt wird. Die Daten der beiden Kanäle werden in derselben Art und Weise verarbeitet. Die Daten in einem der Kanäle werden als Aufzeichnungssignal gewonnen, nachdem sie nacheinander einer Zeitbasiskompressionsschaltung 3a, einem Fehlerkorrekturkodierer 4a, einem Aufzeichnungsprozessor 5a, einem Multiplexer 6 und Aufzeichnungsverstärkern 7a und 7b zugeführt sind. Die Daten in dem anderen Kanal werden durch eine entsprechende Anordnung ebenfalls verarbeitet, d. h. durch eine Zeitbasis-Kompressionsschaltung 3b, einen Fehlerkorrekturkodierer 4b, einen Aufzeichnungsprozessor 5b, einen Multiplexer 6 und durch Aufzeichnungsverstärker 7c und 7d. Die Ausgangssignale von den Verstärkern 7a bis 7d werden über Ausgangsanschlüsse 8a bis 8d an vier rotierende Köpfe (nicht dargestellt) abgegeben, die schräg über ein Magnetband 10 laufen, wie dies Fig. 5 veranschaulicht. Es dürfte einzusehen sein, daß jede Abtastoperation durch die vier rotierenden Köpfe dazu führt, daß ein Teilbild der Videoinformation in vier parallelen Spuren 9a bis 9d gemeinsam aufgezeichnet wird. Die Codeanordnung jedes der von den vier rotierenden Köpfen abgegebenen Aufzeichnungssignale wird nunmehr unter Bezugnahme auf Fig. 4A und 4B beschrieben. Wie in Fig. 4A gezeigt, enthält jede Halbzeilenperiode der effektiven Videoinformation 384 Abtastwerte, und diese Halbzeilenperiode der Videoinformation ist in vier Blöcke mit jeweils 96 Abtastwerten unterteilt, wobei jeder Block an den Ausgangsanschlüssen 8a bis 8d des Aufzeichnungsbereiches gemäß Fig. 2 abgegeben wird. Die Zeitbasiskompressionsschaltung 3 in jedem Kanal komprimiert das Videosignal, um für jeden Videoinformationsblock eine Datenaustastperiode zu schaffen, in der ein Synchronisiersignal, ein Identifizierungssignal und Fehlerkorrekturwörter eingefügt werden können. Dies ist insbesondere in Fig. 4B veranschaulicht, gemäß der jeder Block des codierten digitalen Signals (Videodaten oder Paritätsdaten) aus einem drei Abtastwerte umfassenden Synchronisiersignalblock (SYNC), zwei Abtastwerte umfassenden Adressen(AD)- und Identifizierungs (ID)-Signalen, einem Adressen- und Identifizierungssignal- Fehlerprüfwort (CRCC) besteht. Die 96 Abtastwerte der Bild- bzw. Videoinformation sind als 48 Wörter W1 bis W48 angeordnet. Ferner umfaßt jeder Block Datenprüfwörter P1 und Q2 mit jeweils zwei Abtastwerten. Das Blocksynchronisiersignal wird dazu herangezogen, den Anfang eines Blockes zu kennzeichnen, woraufhin die Adressen- und Identifizierungssignale AD/ID, die Informationsdaten und die Prüfwörter gewonnen werden können. Das Identifizierungssignal ID zeigt den bestimmten Kanal (Spur), das Vollbild, das Teilbild und die Zeile an, zu dem bzw. der die Informationsdaten des betreffenden Blockes gehören, und außerdem liefern sie eine Anzeige darüber, ob derartige Informationsdaten gerade oder ungerade sind. Das Adressensignal AD gibt die Adresse des betreffenden Blockes an, d. h. die Lage der Bilddaten in dem jeweiligen Teilbild. Die Prüfwörter stellen einen Fehlerkorrekturcode dar, der zur Ermittelung von Fehlern in den Daten der entsprechenden Blöcke herangezogen wird.

Zurückkommend auf Fig. 2 sei bemerkt, daß die Zeitbasiskompressionsschaltung 3a oder 3b in dem jeweiligen Kanal die Bild- bzw. Videodaten komprimiert und eine Datenaustastperiode schafft, in der das Blocksynchronisiersignal, die Identifizierungs- und Adressensignale und die Prüfcodes in den jeweiligen 96 Abtastwerte umfassenden Bilddatenblock eingefügt werden, wobei zugleich die Datenaustastperioden festgelegt werden, in denen die Blöcke der Paritätsdaten eingefügt werden. Das Ausgangssignal der Zeitbasis-Kompressionsschaltung 3a oder 3b in dem jeweiligen Kanal wird dem entsprechenden Fehlerkorrekturcodierer 4a oder 4b zugeführt, in welchem die Paritätsdaten für die Horizontal- oder Vertikalrichtung sowie die Prüfwörter für den jeweiligen Block erzeugt werden.

Das Blocksynchronisiersignal sowie die Identifizierungs- und Adressensignale werden den Video- und Paritätsdaten in dem Aufzeichnungsprozessor 5a oder 5b des jeweiligen Kanals hinzugefügt. Das Adressensignal AD kennzeichnet die zuvor erwähnte Anzahl in dem Block. Ferner sind in jedem Aufzeichnungsprozessor 5a oder 5b ein Codierer für eine Blockcodierung und ein Parallel-Serien-Wandler vorgesehen. Der Codierer setzt die Anzahl der Bits eines Abtastwertes bzw. einer Abtastung von 8 auf 10 um, und der Parallel-Serien-Wandler nimmt eine Umwandlung des parallelen 10-Bit-Codes in einer Serienform vor. Wie im einzelnen an anderer Stelle bereits erläutert (siehe DE 30 27 329 A1), ist die Blockcodierung so getroffen, daß 2⁸-Codes, deren Gleichspannungspegel nahe bei Null liegen, aus 2¹⁰-Codes der 10-Bit-Wörter ausgewählt sind, wobei die Anordnung so getroffen ist, daß eine 1 : 1-Beziehung mit den ursprünglichen 8-Bit-Codes vorhanden ist. Aufgrund des vorstehend erläuterten Sachverhalts wird der Gleichspannungspegel des Aufzeichnungssignals so nahe wie möglich bei Null gelegt, was bedeutet, daß "0" und "1" sich so oft wie möglich einander abwechseln. Eine derartige Blockcodierung wird dazu herangezogen, eine Verschlechterung der übertragenen Signalwelle auf der Wiedergabeseite dadurch zu vermeiden, daß eine weitgehend gleichstromfreie Übertragung erzielt ist. Da die in dem Identifizierungssignal ID des jeweiligen Blockes enthaltene Information für die Verarbeitung in dem Wiedergabesystem wichtig ist, erzeugt jeder Aufzeichnungsprozessor 5a oder 5b überdies den Adressen- und Identifizierungssignal- Prüfcode CRCC und fügt diesen Code zu jedem Block, wie dies Fig. 4B erkennen läßt.

Die Ausgangssignale der Aufzeichnungsprozessoren 5a und 5b werden dem Multiplexer 6 zugeführt, in welchem sie auf vier Kanäle verteilt werden, und zwar über die Aufzeichnungsverstärker 7a bis 7d zu den Ausgangsanschlüssen 8a bis 8d hin, wie dies zuvor erläutert worden ist. Die Ausgangsanschlüsse 8a bis 8d sind beispielsweise über umlaufende Wandler mit vier rotierenden Köpfen (nicht dargestellt) verbunden, wobei durch eine Abtastung mittels der vier Köpfe eine Aufzeichnung der vier parallelen Spuren 9a bis 9d erfolgt, die schräg auf dem Magnetband 10 verlaufen und die ein Teilbild der Bildinformation enthalten bzw. darstellen.

Nunmehr sei auf Fig. 3 Bezug genommen, in der ein Wiedergabeteil eines die Erfindung verkörpernden digitalen Bildbandgerätes veranschaulicht ist. Dieser Wiedergabeteil weist vier Eingangsanschlüsse 11a bis 11d für die Aufnahme des digitalen Video- bzw. Bildsignals auf, welches von den vier rotierenden Köpfen wiedergegeben wird. Dabei werden beim Wiedergabe- oder Abspielbetrieb des digitalen Video-Bildbandgerätes die wiedergegebenen Bilddatensignale insbesondere von den vier rotierenden Köpfen gewonnen, die die Spuren 9a bis 9d abtasten. Die betreffenden Signale werden über Wiedergabeverstärker 12a bis 12d an Wiedergabeprozessoren 13a bis 13d abgegeben. Die zuletzt erwähnten Wiedergabeprozessoren nehmen eine Signalformung, eine Umsetzung der Seriendaten in eine Parallelform, die Gewinnung der Blocksynchronisier-Identifizierungs(ID)- und Adressen(AD)-Signale sowie des Prüfcodes (CRCC) aus den Daten vor und führen darüber hinaus eine Blockdecodierung aus, was bedeutet, daß eine Umwandlung von 10 Bits auf 8 Bits erfolgt. Darüber hinaus wird bei der Blockdecodieroperation jeder 96 Abtastwerte bzw. Abtastungen umfassende Datenblock auf jeweils 24 Abtastungen bzw. Abtastwerte hin hinsichtlich des Vorliegens von Fehlern überprüft. Die Ausgangssignale der Wiedergabeprozessoren 13a bis 13d werden Zeitbasis-Korrektureinrichtungen 14a bis 14d zugeführt, in denen jeglicher Zeitbasisfehler in den Daten beseitigt wird.

Die Daten des jeweiligen Kanals werden von den entsprechenden Zeitbasis-Korrektureinrichtungen 14a bis 14d über einen Multiplexer 15 und eine Austauscheinrichtung 16 an Fehlerkorrekturdecoder 17a und 17b abgegeben. Dabei werden die Ausgangssignale der Zeitbasis-Korrektureinrichtungen 14a bis 14d im besonderen zunächst einem Multiplexer 15 zugeführt, in welchem die vier Ausgangssignale in zwei Kanäle wieder zusammengesetzt werden. Die Austauscheinrichtung 16 funktioniert dann in der Weise, daß die gemischten Daten von dem Multiplexer 15 wieder in ihre richtige Reihenfolge zurückgebracht werden. Mit anderen Worten ausgedrückt heißt dies, daß bei einem gewöhnlichen Wiedergabebetrieb, bei dem die rotierenden Köpfe getreu die Aufzeichnungsspuren auf dem Magnetband abtasten, ober bei der Zeitlupen- oder Standbildwiedergabe, bei der die rotierenden Köpfe in ihrer Position so gesteuert werden, daß sie den Aufzeichnungsspuren getreu folgen, Signale lediglich von den den vier rotierenden Köpfen entsprechenden Spuren wiedergegeben werden.

Während der schnellen Wiedergabe, bei der die Laufgeschwindigkeit des Magnetbandes mehrere Dutzendmal so hoch ist wie die normale Vorlaufgeschwindigkeit, ist die Neigung der Abtastrichtung der Köpfe verschieden von der Neigung der Aufzeichnungsspuren, wie dies durch gestrichelte Linien 9′ in Fig. 5 veranschaulicht ist. Dadurch führt jeder Kopf eine schräge Abtastung der Spuren 9a bis 9d aus und erfaßt eine Vielzahl von Aufzeichnungsspuren während jedes Laufes. Infolgedessen sind die von den verschiedenen Spuren wiedergegebenen Signale miteinander vermischt. In jedem Falle identifiziert die Austauscheinrichtung 16 die richtigen Kanäle der wiedergegebenen Signale unter Heranziehung der Spuridentifizierungssignale. Außerdem gibt die betreffende Austauscheinrichtung die wiedergegebenen Signale an die Fehlerkorrekturdecoder 17a und 17b und insbesondere an die richtigen Adressen in den zugehörigen Speichern für den entsprechenden Kanal ab. Im Falle der Wiedergabe mit normaler Wiedergabegeschwindigkeit werden die Daten von dem Multiplexer 15 lediglich durch die Austauscheinrichtung 16 zu den entsprechenden Fehlerkorrekturdecodern hin geleitet. Die Austauscheinrichtung 16 ist außerdem an ihrer Eingangsseite mit einer Schaltungsanordnung versehen, die eine Zuordnung des richtigen Identifizierungssignals zu den Blöcken für den Fall vornimmt, daß Fehler in dem Identifizierungssignal ID auftreten.

Einzelheiten dieser Austauscheinrichtung sind an anderer Stelle bereits näher erläutert (siehe DE 30 36 899 A1).

Jeder Fehlerkorrekturdecoder 17a und 17b weist Fehlerdetektor- und Fehlerkorrekturschaltungen auf und nutzt die Horizontal- und Vertikal-Paritätsdaten sowie die verschiedenen Datenprüfwörter P1 und Q1 aus. Es dürfte einzusehen sein, daß während der Wiedergabe bei hoher Geschwindigkeit keine Fehlerermittelung und Fehlerkorrektur unter Heranziehung der Horizontal- und Vertikal- Paritätsdaten vorgenommen werden, obwohl Fehler in den entsprechenden Identifizierungssignalen in der Austauscheinrichtung 16 ausgeglichen werden. Die Fehlerkorrekturdecoder 17a und 17b weisen jeweils einen Teilbildspeicher auf. Wenn unkorrigierbare Daten, d. h. Daten mit zu vielen Fehlern wiedergegeben werden, dann werden die den Fehlerkorrekturdecodern 17a und 17b zugeführten Daten nicht in die Teilbildspeicher eingeschrieben, sondern es werden vielmehr Daten, die den unkorrigierbaren Daten um ein Teilbild vorangegangen sind, in einem Interpolations- oder Überdeckungs- bzw. Maskierungsprozeß ausgenutzt. Die Daten von dem jeweiligen Fehlerkorrekturdecoder 17a und 17b werden entsprechenden Zeitbasis- Dehnerschaltungen 18a bzw. 18b zugeführt, in denen die Daten auf die ursprüngliche Übertragungsrate zurückgebracht und dann einem gemeinsamen Multiplexer 19 zugeführt werden. Der Multiplexer 19 dient dazu, die wiedergegebenen Daten der beiden Kanäle in einen einzigen Kanal zurückzuführen, der zu einem Signalprozessor 20 hinführt, von welchem ein wiedergegebenes Farbbildsignal an einem Ausgangsanschluß 21 abgegeben wird. Der Signalprozessor 20 trennt die Leuchtdichte- bzw. Luminanzkomponenten und die Farbart- bzw. Chrominanzkomponenten von dem Farbbildsignal ab, beispielsweise mittels eines digitalen Filters, um die Phase des Farbhilfsträgers der Farbartkomponenten zu korrigieren, wozu ein Identifizierungssignal ID verwendet wird, wenn eine Verdeckungs- bzw. Unterdrückungsoperation ausgeführt wird. Darüber hinaus wird das digitale Farbbildsignal in ein analoges Farbbildsignal mittels eines Digital-Analog- Wandlers (nicht dargestellt) umgesetzt.

Wie weiter oben bereits erwähnt, werden das Vollbild- Identifizierungssignal, das Teilbild-Identifizierungssignal und das Zeilen-Identifizierungssignal ziemlich wichtig bei der Durchführung einer Fehlerüberdeckungs- bzw. Fehlerunterdrückungsoperation, und zwar insbesondere mit Rücksicht darauf, daß die Farbhilfsträgerphase und die richtige Phasenbeziehung zu den Bild- und Zeilensynchronisierimpulsen korrekt bereitgestellt werden muß in dem Fall, daß ein digitales Datenwort aus einem Zeilen-Intervall eines Teilbildes beispielsweise für ein Datenwort in einem entsprechenden Zeilen-Intervall in einem nachfolgenden Teilbild zu setzen ist. Wie bereits oben erwähnt, werden die Identifizierungssignale ID dazu herangezogen, das Vollbild-Intervall, das Teilbild- Intervall und das Zeilen-Intervall, welches einem bestimmten Bilddatenblock zugehörig ist, als ungeradzahlig oder geradzahlig zu kennzeichnen. Dies bedeutet, daß das Identifizierungssignal einen 1-Bit-Vollbild- Identifizierungscode FRMID, einen 1-Bit-Teilbild-Identifizierungscode FLDID und einen 1-Bit-Zeilen-Identifizierungscode LINID enthalten kann, wobei jeder Code einen Wert von "1" oder "0" zur Kennzeichnung einer Ungeradzahligkeit oder Geradzahligkeit aufweist.

Es ist möglich, daß Zufalls- und Burst-Fehler die Identifizierungssignale ID sowie die in irgendeinem bestimmten Block enthaltenen Datenwörter beeinträchtigen können. Es ist bisher vorgeschlagen worden, ein Fehlerkorrekturcodierungsverfahren anzuwenden, um Fehler in den Identifizierungssignalen ID in einer ähnlichen Weise zu beseitigen wie Fehler in den Bilddatenwörtern W1 bis W48 korrigiert werden, indem die Paritätswörter Q1 und Q2 verwendet werden. Die Verwendung eines Identifizierungscode- Fehlerkorrekturcodes bringt jedoch zusätzliche Bits für jeden Block der übertragenen Bilddaten mit sich, wodurch die Redundanz der Daten erhöht wird. Darüber hinaus erfordert die Verwendung eines Fehlerkorrekturcodes für die Identifizierungssignale ID eine zusätzliche Schaltungskomplexität sowohl auf der Übertragungs- oder Aufzeichnungsseite (Fig. 2) als auch auf der Empfangs- oder Wiedergabeseite (Fig. 3).

In dem Fall, daß ein Fehler in einem Paritätswort oder in einem anderen Fehlerkorrekturwort auftritt, welches den Adressen- und Identifizierungssignalen AD und ID zugehörig ist, ist es überdies möglich, daß eine versuchsweise Fehlerkorrektur zu einer fehlerhaften Korrektur des Identifizierungssignals ID führen kann, so daß beispielsweise ein bestimmtes ungeradzahliges Vollbild bzw. Teilbild oder eine ungeradzahlige Zeile in fehlerhafter Weise als geradzahlig identifiziert wird.

Aufgrund der zyklischen Eigenschaft der Identifizierungssignale ID und mit Rücksicht darauf, daß das Vollbild- Identifizierungssignal bzw. die das Vollbild identifizierende Komponente FRMID und das Teilbild-Identifizierungssignal bzw. die das Teilbild identifizierende Komponente FLDID innerhalb irgendeines bestimmten Vollbildes bzw. Teilbildes konstant sind, ist es möglich, ein synthetisches Identifizierungssignal bereitzustellen, welches durch Abtasten der Identifizierungssignale FRMID oder FLDID für eine Vielzahl von Bilddatenblöcken bestimmt wird, wobei das betreffende synthetische Identifizierungssignal als für eine Ungeradzahligkeit oder für eine Geradzahligkeit kennzeichnendes Signal bereitgestellt wird. Dieses Signal hängt dabei davon ab, ob die Mehrheit der abgetasteten Identifizierungssignale FRMID oder FLDID ungeradzahlig oder geradzahlig ist. Bis eine Bestimmung darüber erfolgt ist, ob diese Mehrheit eine Ungeradzahligkeit oder eine Geradzahligkeit anzeigt, wird ein zuvor bestimmtes synthetisches Identifizierungssignal bereitgestellt.

Eine Ausführungsform einer diese Operation ausführenden Schaltungsanordnung ist in Fig. 6 veranschaulicht. Diese Schaltungsanordnung kann beispielsweise in der Austauscheinrichtung 16 eingebaut sein.

Die Schaltungsanordnung gemäß dieser Ausführungsform enthält ein Vollbildidentifizierungs-Schieberegister bzw. Abtastschaltung 22A und ein Teilbildidentifizierungs-Schieberegister bzw. Abtastschaltung 22B. Diese Schieberegister nehmen die Vollbildidentifizierungssignale FRMID bzw. die Teilbildidentifizierungssignale FLDID auf und speichern sie. Drei Ausgänge Q_A, Q_B und Q_C jedes der Schieberegister 22A und 22B sind mit Eingängen A, B bzw. C von zugehörigen Decodern bzw. Code-Umsetzern 23A bzw. 23B verbunden. In diesem Falle sind die Decoder Drei-zu-acht-Codewandler, weshalb jeder der Decoder 23A und 23B acht Ausgänge Y0 bis Y7 aufweist. Die Ausgänge Y0, Y1, Y2 und Y4 jedes Decoders 23A, 23B sind mit den Eingängen eines UND-Gliedes bzw. Logik-Gatters 24A bzw. 24B verbunden. In entsprechender Weise sind die übrigen Ausgänge Y3, Y5, Y6 und Y7 mit einem weiteren zugehörigen UND-Glied 25A bzw. 25B verbunden. Das UND-Glied 24A liefert ein Mehrheits- Vollbild-Signal MR als "1"-Signal in dem Fall, daß eine Mehrheit der Ausgänge Q_A, Q_B, Q_C des Schieberegisters 22A eine "1" führt. Ansonsten ist das betreffende Signal ein "0"-Signal. Das UND-Glied 25A liefert ein Minderheits- Vollbild-Signal , welches komplementär zu dem Mehrheits- Vollbild-Signal MR ist.

In entsprechender Weise gibt das UND-Glied 24B ein Mehrheits- Teilbild-Signal ML als "1"-Signal in dem Fall ab, daß die Mehrheit der Ausgänge Q_A, Q_B, Q_C des Schieberegisters 22B jeweils ein "1"-Signal führt. Ansonsten tritt das betreffende Signal als "0"-Signal auf. Das UND-Glied 25B gibt ein Minderheits-Teilbild-Signal ab, welches komplementär zu dem Mehrheits-Teilbild-Signal ist.

Um das Mehrheits-Vollbild-Signal MR und ein Mehrheits- Teilbild-Signal ML bereitzustellen, existiert zwischen den Ausgängen Y0 bis Y7 der Decoder 23A und 23B und den Eingängen A, B und C dieser Decoder der aus der nachstehenden Tabelle ersichtliche Zusammenhang.

Jedem der Paare von UND-Gliedern 24A, 25A und 24B, 25B folgt eine entsprechende RS-Zwischenspeicherschaltung 26A bzw. 26B, die das Mehrheits-Vollbild-Signal MR bzw. das Mehrheits-Teilbild-Signal ML speichert und die die synthetischen Vollbild- bzw. Teilbild-Identifizierungssignale FRMA bzw. FLDA abgibt.

Ein weiteres Schieberegister 27 dient dazu, den Betrieb der Vollbild- und Teilbild-Schieberegister 22A und 22B zu steuern. Ein inverses Fehlersignal wird einem Abtasteingang SR des Schieberegisters 27 zugeführt. Dieses Signal weist einen Wert von "1" für den Fall auf, daß die Adressen- und Identifizierungssignale AD und ID fehlerfrei sind. Das betreffende Signal weist jedoch einen Wert von "0" für den Fall auf, daß ein Fehler in den Signalen AD und ID ermittelt ist. Dieses Signal kann in zweckmäßiger Weise auf die Verarbeitung des Prüfcodewortes CRCC hin bereitgestellt werden. Ein UND-Glied 28 ist mit seinem Ausgang an einen Takteingang CK des Schieberegisters 27 angeschlossen. An seinen Eingängen nimmt das betreffende Verknüpfungsglied das inverse Fehlersignal und außerdem einen Fensterimpuls WND auf, der für jeden Bilddatenblock während des Auftretens der Adressen- und Identifizierungssignale AD und ID abgegeben wird. Ein inverser Rücksetzimpuls (Fig. 7A), dessen Anstiegsflanke mit dem Einsatz des jeweiligen Teilbild-Intervalls auftritt, wird dem Löschanschluß des Schieberegisters 27 zugeführt. Ein dritter Ausgang Q_C des Schieberegisters 27 ist mit einem Verriegelungs- bzw. Zwischenspeichereingang G1 der Decoder 23A und 23B verbunden, und außerdem ist der betreffende Ausgang über einen Inverter 27′ mit den Freigabeanschlüssen SO der Schieberegister 22A, 22B und 27 verbunden. Der Inverter 27′ gibt sein Ausgangssignal als Auswahlsignal SLCT außerdem an einen weiter unten noch zu beschreibenden Wähler 29 ab.

Im Betrieb wird der Ausgang Q_C des Schieberegisters 27 zu Beginn jedes Teilbild-Intervalls auf "0" gesetzt. Der betreffende Ausgang wird dann auf "1" gesetzt, wenn drei fehlerfreie Identifizierungssignale FRMID und FLDID aufgetreten sind. Demgemäß treten an den Ausgängen Q_A, Q_B, Q_C der Vollbild- und Teilbild-Schieberegister 22A und 22B Speicherwerte der Vollbild- und Teilbild-Identifizierungssignale FRMID und FLDID auf, die als gültig angenommen werden können. Demgemäß weisen die synthetischen Vollbild- und Teilbild-Identifizierungssignale FRMA und FLDA, die die Mehrheit von drei Identifizierungssignalen darstellen, welche als gültig angenommen worden sind, eine hohe Zuverlässigkeit auf.

Der RS-Zwischenspeicherschaltung 26A folgen als Flip- Flops bezeichnete bistabile Kippschaltungen 30a und 30b vom D-Typ, um ein zweites synthetisches Vollbild-Identifizierungssignal FRMB bereitzustellen, welches solange verwendet werden kann, wie drei fehlerfreie Signale ID erhalten werden. Diese D-Flip-Flops 30a und 30b sind miteinander in Reihe bzw. Kaskade geschaltet, wobei das Signal den Takteingängen dieser Flip-Flops zugeführt wird. Das synthetische Identifizierungssignal FRMA wird dem D-Eingang des Flip-Flops 30a zugeführt, dessen nicht-invertierter Ausgang Q mit dem D-Eingang des Flip-Flops 30b verbunden ist. Der invertierte Ausgang dieses Flip-Flops 30b liefert das zweite synthetische Vollbild-Identifizierungssignal FRMB.

Es dürfte einzusehen sein, daß unter normalen Umständen die Identifizierungssignale FRMA und FRMB miteinander in Phase sind. Das Identifizierungssignal FRMB wird seine Werte mit Beginn jedes Vollbildes auf das Auftreten der Signale ändern, während das Identifizierungssignal FRMA seine Werte bis zu einem solchen Zeitpunkt nicht ändern wird, zu dem drei fehlerfreie Identifizierungssignale FRMID nicht mehr aufgenommen sind. Demgemäß kann das zweite synthetische Vollbild-Identifizierungssignal FRMB so lange verwendet werden, bis der Wert des Identifizierungssignals FRMA bestimmt ist.

In entsprechender Weise folgt ein weiteres D-Flip-Flop 31 der RS-Zwischenspeicherschaltung 26b, um ein zweites synthetisches Teilbild-Identifizierungssignal FLDB an seinem invertierenden Ausgang zu erzeugen. Dieses zweite Teilbild-Identifizierungssignal FLDB wird als Teilbild-Identifizierungssignal bis zu einem solchen Zeitpunkt ausgenutzt, zu dem der Wert des Teilbild- Identifizierungssignals FLDA bestimmt ist.

Der Wähler 29 bei dieser Ausführungsform wirkt tatsächlich als zweipoliger elektronischer Doppelungsschalter. Ein erstes Paar von Eingängen A und B des betreffenden Schalters nimmt die synthetischen Vollbild-Identifizierungssignale FRMA bzw. FRMB auf, während ein zweites Paar von Eingangsanschlüssen A′ und B′ des betreffenden Schalters die synthetischen Teilbild-Identifizierungssignale FLDA bzw. FLDB aufnimmt. An zwei Ausgangsanschlüssen Y und Y′ werden die Vollbild- bzw. Teilbild- Identifizierungssignale FRMX, FLDX abgegeben. Wenn bei dieser Anordnung das Signal SLCT von dem Inverter 27′ her "0" ist, dann sind die Eingänge A und A′ mit den Ausgängen Y bzw. Y′ verbunden. Wenn das Signal SLCT jedoch "1" ist, dann sind die Eingänge B und B′ mit den Ausgängen Y bzw. Y′ verbunden. Da das Signal SLCT so lange "1" ist, bis die Werte des Mehrheits- Vollbild-Signals MR und des Mehrheits-Teilbild-Signals ML bestimmt sind, und danach "0" ist, liefert der Wähler 29 die zweiten synthetischen Vollbild- und Teilbild- Identifizierungssignale FRMB bzw. FLDB als Ausgangs- Identifizierungssignale FRMX bzw. FLDX vom Beginn jedes Teilbildes aus so lange, bis eine Mehrheit der aufgenommenen Vollbild- und Teilbild-Identifizierungssignale FRMID bzw. FLDID bestimmt ist. Zu dem Zeitpunkt, zu dem die Entscheidung der Mehrheit der Vollbild- und Teilbild-Identifizierungssignale FRMID bzw. FLDID abgeschlossen ist, gibt der Wähler 29 jedoch die synthetischen Vollbild- und Teilbild-Identifizierungssignale FRMA bzw. FLDA als die entsprechenden Ausgangs-Identifizierungssignale FRMX bzw. FLDX ab.

Ein synthetisches Zeilen-Identifizierungssignal LINY kann dadurch bereitgestellt werden, daß die Beziehung der Vollbild-, Teilbild- und Zeilen-Identifizierungssignale berücksichtigt wird, wie dies Fig. 1A bis 1C veranschaulichen. Bei dieser Ausführungsform wird das zweite synthetische Teilbild-Identifizierungssignal FLDB einem Eingang eines EXCLUSIV-ODER-Gliedes 32 zugeführt, während ein inverses Vollbild-Identifizierungssignal von dem nichtinvertierenden Ausgang Q des Flip- Flops 30b einem weiteren Eingang des EXCLUSIV-ODER- Gliedes 32 zugeführt wird. Demgemäß gibt das Verknüpfungsglied 32 ein Signal LINX ab, welches die Modulo-Zwei- Summe der Signale FLDB und darstellt. Dieses Signal LINX wird einem Eingang eines NAND-Gliedes 33 und außerdem über einen Inverter 34 einem Eingang eines weiteren NAND-Gliedes 35 zugeführt. Die Ausgänge der NAND-Glieder 33 und 35 sind mit einem Löschanschluß CL bzw. mit einem Voreinstellanschluß PR eines D-Flip-Flops 36 verbunden. Ein weiteres D-Flip-Flop 37 ist dem Flip-Flop 36 vorgeschaltet, wobei dieses weitere Flip-Flop 37 mit einem nichtinvertierenden Ausgang Q2 am Takteingang des Flip-Flops 36 angeschlossen ist. Die invertierenden Ausgänge und dieser Flip-Flops sind mit den D-Eingangsanschlüssen der betreffenden Flip-Flops verbunden. Ein Blocksignal BLKR (Fig. 7B) wird dem Takteingang des Flip- Flops 37 zugeführt, und das Signal wird dem Löscheingangsanschluß CL dieses Flip-Flops 37 und über einen Inverter 38 den Eingängen der NAND-Glieder 33 und 35 zugeführt.

Das Blocksignal BLKR weist die Dauer eines Über- bzw. Superblockes auf, der aus vier Datenblöcken gemäß Fig. 4B gebildet ist. Demgemäß dürfte einzusehen sein, daß das Signal BLKR mit einer Frequenz auftritt, die das Zweifache der Zeilenfrequenz ist.

Das Signal löscht das Flip-Flop 37 zu Beginn jedes Teilbild-Intervalls, so daß der nichtinvertierende Ausgang Q2 des Flip-Flops 37 einen Wert von "1" auf das erste Auftreten des Signals BLKR hat. Demgemäß schwingen die Signale an den nichtinvertierenden und invertierenden Ausgängen Q2 und des Flip-Flops 37 mit dem Zweifachen der Zeilenfrequenz, wie dies Fig. 7C bzw. 7D erkennen lassen. Wenn das Signal LINX eine "1" ist, zeigt dies an, daß das Vollbild und das Teilbild vom selben Zustand (d. h. beide geradzahlig oder beide ungeradzahlig) sind, wobei durch das NAND-Glied 35 das Flip-Flop 36 derart voreingestellt wird, daß der nichtinvertierende Ausgang Q1 dieses Flip-Flops das synthetische Zeilenanzeigesignal LINY abgibt, welches zunächst eine "1" und abwechselnd eine "0" und eine "1" ist, wie dies Fig. 7E veranschaulicht. Wenn jedoch das Signal LINX eine "0" ist, dann zeigt dies an, daß die Vollbild- und Teilbild-Identifizierungssignale in entgegengesetzten Zuständen sind (was bedeutet, daß eines der Bilder ein geradzahliges und das andere Bild ein ungeradzahliges ist). In diesem Fall löscht das NAND-Glied 33 das Flip- Flop 26, so daß das synthetische Zeilenidentifizierungssignal LINY zunächst eine "0" ist und danach abwechselt zwischen "1" und "0", wie dies Fig. 7F zeigt.

Es sei darauf hingewiesen, daß andere Anordnungen der Identifizierungssignalschaltung im Rahmen der Erfindung möglich sind. Obwohl bei dieser Ausführungsform drei Vollbild-Identifizierungssignale FRMID und drei Teilbild- Identifizierungssignale FLDID abgetastet werden und eine Mehrheit von solchen drei Abtastungen dazu herangezogen wird, die Signale MR bzw. ML zu entwickeln bzw. zu bilden, dürfte einzusehen sein, daß beispielsweise irgendeine ungerade Vielzahl von Signalen, wie fünf, sieben oder neun Abtastungen statt dessen verwendet werden könnte.

Obwohl die beschriebene Ausführungsform mit einem digitalen Fernsehsignal gemäß dem NTSC-System verwendet wird, kann im übrigen die beschriebene Ausführungsform im Rahmen der Erfindung zur Aufnahme von digitalen Farbbildsignalen entsprechend dem PAL-System oder entsprechend dem SECAM-System angepaßt werden. Darüber hinaus könnte die vorliegende Erfindung auch in Verbindung mit einem digitalen Ton- bzw. Audio-Signal verwendet werden, und zwar insbesondere in dem Fall, daß dieses Signal für die Aufzeichnung auf einem Bildbandgerät codiert ist.

Gemäß der Erfindung wird also ein Identifizierungssignal zur Kennzeichnung eines digitalen Signals, wie eines von einem digitalen Bildbandgerät wiedergegebenen digitalen Bildsignals als ungeradzahliges oder geradzahliges Signal erzeugt. Von Anfang an, wie vom Beginn jedes Teilbild-Intervalls werden die in Intervallen in dem digitalen Signal auftretenden Identifizierungssignale periodisch abgetastet, und es wird eine ungeradzahlige Vielzahl (z. B. drei) derartiger als fehlerfrei bestimmter Abtastungen gespeichert. Ein synthetisches Identifizierungssignal wird dabei erzeugt, dessen Wert durch die Mehrheit der gespeicherten Identifizierungssignale bestimmt ist. Das erzeugte Signal wird dann beispielsweise in einer Reihenschaltung von bistabilen Kippschaltungen gespeichert, um ein zweites synthetisches Identifizierungssignal von Beginn jedes Teilbild- Intervalls bereitzustellen, bis die Mehrheit der abgetasteten Identifizierungssignale bestimmt ist. In einer Schaltungsanordnung zur Verarbeitung eines digitalen Bildsignals wird ein Identifizierungssignal zur Kennzeichnung von Zeilen-Intervallen als geradzahlige oder ungeradzahlige Zeilen-Intervalle dadurch gewonnen, daß die Modulo-Zwei-Summe der Teilbild- und Vollbild-Identifizierungssignale gebildet wird. Dadurch wird der Zustand des Zeilenidentifizierungssignals zu Beginn jedes Teilbildes bestimmt, und danach wird das Identifizierungssignal in jedem Zeilen-Intervall invertiert.

Gemäß der Erfindung weist ein digitales Signal, wie ein von einem digitalen Bildbandgerät wiedergegebenes digitales Bildsignal, einen von zwei zueinander komplementären Zuständen auf, die als "geradzahlig" oder als "ungeradzahlig" betrachtet werden können. Dieses Signal kann ein Identifizierungssignal ID enthalten, welches eine derartige Information bezüglich der Geradzahligkeit oder Ungeradzahligkeit an bestimmten Stellen innerhalb von Datenblöcken des digitalen Signals führt. Bei einem digitalen Bildsignal weisen diese Signale ID Teile auf, die das Vollbild-, Teilbild- und Zeilen-Intervall, welches einem bestimmten Block zugehörig ist, als ungeradzahlig oder als geradzahlig kennzeichnen. Diese Signale ID werden dazu herangezogen, die richtige Synchronisierung und Farbphase in dem Fall festzulegen, daß ein Signal aus einem Teilbild an die Stelle eines anderen Signals zur Fehlerunterdrückung bzw. Fehlermaskierung tritt. Die Fehler in dem digitalen Signal können jedoch auch das Identifizierungssignal beeinträchtigen.

Eine Schaltungsanordnung zur Bereitstellung eines synthetischen Identifizierungssignals umfaßt Vollbild- und Teilbild-Schieberegister 22A bzw. 22B, die eine ungerade Vielzahl von Identifizierungssignalen FRMID bzw. FLDID speichern, welche dem Vollbild bzw. Teilbild zugehörig sind. Ein UND-Glied 28 und ein Schieberegister 27 stellen sicher, daß lediglich als fehlerfrei bestimmte Signale FRMID und FLDID abgetastet und gespeichert werden. Durch Decoder 23A, 23B sowie durch Verknüpfungsglieder 24A, 25A, 24B, 25B und Zwischenspeicherschaltungen 26A und 26B werden synthetische Vollbild- bzw. Teilbild-Identifizierungssignale FRMA bzw. FLDA bereitgestellt, deren Richtung bzw. Vorzeichen von der Mehrheit der in den Schieberegistern 22A, 22B gespeicherten Signale FRMID bzw. FLDID abhängt.

Durch D-Flip-Flops 30a, 30b und 31 werden zweite synthetische Vollbild- bzw. Teilbild-Identifizierungssignale FRMB bzw. FLDB abgegeben. Ein Wähler 29 gibt diese zweiten Signale FRMB und FLDB als Ausgangs-Identifizierungssignale FRMX, FLDX so lange ab, bis eine Mehrheit der abgetasteten Identifizierungssignale bestimmt ist. Sodann gibt der Wähler 29 die Identifizierungssignale FRMA und FLDA als Ausgangssignale FRMX bzw. FLDX ab.

Die Erfindung bringt eine zuverlässige Identifizierung des Teilbildes und des Vollbildes als "geradzahliges" oder als "ungeradzahliges" Teilbild bzw. Vollbild mit sich, während die Anzahl von zusätzlichen Bits in dem digitalen Signal bei einem Minimum gehalten wird. Im übrigen ist die Forderung nach einer unnötig komplizierten Schaltungsanordnung in dem Aufzeichnungs- oder in dem Wiedergabeteil des digitalen Bildbandgerätes vermieden.

Das Zeilenidentifizierungssignal LINY wird dadurch bestimmt, daß der Zustand eines Flip-Flops 36 zu Beginn jedes Teilbildes eingestellt wird, und zwar durch die kombinierten Zustände der Signale FRMB und FLDB gesteuert, woraufhin eine Umsteuerung des Flip-Flops 36 mit der Zeilenfrequenz erfolgt.

Claims (4)

1. Verfahren zur Bestimmung eines binären Identifizierungssignals für jeden Block eines blockweise aufgebauten, übertragbaren, digitalen Videosignals, das jeweils ein Steuersignal an einer vorbestimmten Position eines jeden Blocks aufweist, wobei das digitale Videosignal aus Vollbild-Intervallen besteht, die jeweils in zwei Teilbild-Intervalle unterteilt sind, und wobei die Teilbild-Intervalle in mehrere Zeilen- Intervalle so unterteilt sind, daß jedes Vollbild-Intervall eine ungerade Anzahl von Zeilen-Intervallen aufweist,
wobei die Zeilen-Intervalle, die Teilbild-Intervalle und die Vollbild-Intervalle jeweils abwechselnd geradzahlig und ungeradzahlig sind, und
wobei das Steuersignal zumindest eine das Vollbild identifizierende Komponente (FRMID) und eine das Teilbild identifizierende Komponente (FLDID) mit Zuständen zur Identifizierung des entsprechenden Vollbild-Intervalls bzw. Teilbild-Intervalls als geradzahlig oder ungeradzahlig aufweist,
mit folgenden Schritten:

• - Erfassen von Fehlern in den Steuersignalen,
• - Abtasten und Speichern der Steuersignale (FRMID, FLMID) einer ungeradzahligen Anzahl von Blöcken, deren Steuersignal als fehlerfrei erfaßt wurde,
• - Feststellen, ob die Mehrheit der das Vollbild identifizierenden Komponenten (FRMID) der gespeicherten Steuersignale der Blöcke das Vollbild als ungeradzahlig oder geradzahlig identifiziert,
• - Erzeugen eines ersten Vollbild-Identifizierungssignals (FRMA) in Abhängigkeit von dem Ergebnis der vorangehenden Feststellung,
• - Feststellen, ob die Mehrheit der das Teilbild identifizierenden Komponenten (FLDID) der gespeicherten Steuersignale der Blöcke das Teilbild als ungeradzahlig oder geradzahlig identifiziert,
• - Erzeugen eines ersten Teilbild-Identifizierungssignals (FLDA) in Abhängigkeit von dem Ergebnis der letztgenannten Feststellung,
• - Zwischenspeichern der ersten Identifizierungssignale (FRMA, FLDA) und deren Ausgabe als zweite Identifizierungssignale (FRMB, FLDB) und Verwenden der zweiten Identifizierungssignale (FRMB, FLDB) bis zur nächsten Mehrheitsfeststellung, und
• - Erzeugen eines Zeilen-Identifizierungssignals (LINY) in Abhängigkeit von den Vollbild- und Teilbild-Identifizierungssignalen (FRMA, FLDA, FRMB, FLDB).

2. Vorrichtung zur Bestimmung eines binären Identifizierungssignals zur Verwendung bei dem Verfahren nach Anspruch 1, mit

• - einer Steuerschaltung (27, 28), die ein Fehlersignal (ERR) empfängt, das einen ersten Pegel annimmt, wenn das Steuersignal (ID) als fehlerfrei erfaßt wird, und einen zweiten Pegel annimmt, wenn das Steuersignal als fehlerhaft erfaßt wird,
• - eine Abtastschaltung (22A, 22B), die eine ungerade Anzahl der die Vollbilder identifizierenden Komponenten (FRMID) und Teilbilder identifizierenden Komponenten (FLDID) der Steuersignale (ID) abtastet und speichert, wenn die Steuerschaltung (27, 28) ein Fehlersignal (ERR) mit dem ersten Pegel empfängt,
• - eine Feststellungs-Schaltung, die feststellt, ob die Mehrheit der abgetasteten und gespeicherten Komponenten (FRMID, FLDID) der Steuersignale sich in dem einen Zustand oder dem komplementären Zustand befinden und erste Identifizierungssignale (FRMA, FLDA) in Abhängigkeit von dem festgestellten Zustand (MR, ML) der Mehrheit der Komponenten (FRMID, FLDID) erzeugt,
• - eine Speicherschaltung (30a, 30b, 31), die die ersten Identifizierungssignale (FRMA, FLDA) zumindest so lange speichert, bis eine Abfolge mehrerer der jeweiligen Komponenten (FRMID bzw. FLDID) der Steuersignale abgetastet und gespeichert sind und der Zustand der Mehrheit der gespeicherten Komponenten der Steuersignale festgestellt ist, und als zweite Identifizierungssignale (FRMB, FLDB) zur Verfügung stellt,
• - eine Flip-Flop-Schaltung (36, 37), die durch ein Taktsignal (BLKR) getaktet wird und das Zeilen-Identifizierungssignal (LINY) erzeugt, wobei die Flip-Flop-Schaltung durch das Ausgangssignal eines Exklusiv-ODER-Gatters (32) initialisiert wird, dem die zweiten Identifizierungssignale (FRMB, FLDB) zugeführt werden.

3. Vorrichtung zur Bestimmung eines Identifizierungssignals nach Anspruch 2, dadurch gekennzeichnet, daß

• - die Abtastschaltung (22a, 22b) Schieberegister aufweist, die an den Eingängen (SR) die jeweiligen Komponenten (FRMID, FLDID) der Steuersignale empfangen und in der Lage sind, eine ungerade Anzahl n der Komponenten (FRMID, FLDID) der Steuersignale abzutasten und zu speichern, wobei die Schieberegister eine der Anzahl n entsprechende Anzahl von Ausgangsanschlüssen (Q_A, Q_B, Q_C) aufweisen, und
• - die Feststellungsschaltung
  • - Code-Umsetzer (23A, 23B) mit jeweils n Eingangsanschlüssen (A, B, C), die mit einem der Ausgangsanschlüsse (Q_A, Q_B, Q_C) des zugehörigen Schieberegisters verbunden sind und die jeweils eine Anzahl m Ausgangsanschlüsse (Y₀ bis Y₇) aufweisen, und
  • - Logik-Gatter (24A, 24B, 25A, 25B) aufweist mit Eingangsanschlüssen, die jeweils mit den m Ausgangsanschlüssen der Code-Umsetzer (23A, 23B) verbunden sind, und jeweils einem Ausgangsanschluß mit einem Ausgangspegel (MR, ML), der den logischen Zustand "1" annimmt, wenn die Mehrheit der n Ausgangsanschlüsse (Q_A, Q_B, Q_C) des jeweiligen Schieberegisters (22A, 22B) den logischen Zustand "1" führen, und der den logischen Zustand "0" annimmt, wenn die Mehrheit in Ausgangsanschlüsse des jeweiligen Schieberegisters (22A, 22B) den logischen Zustand "0" führen.

4. Vorrichtung zur Bestimmung eines Identifizierungssignals nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Speicherschaltung (30a, 30b, 31) zumindest eine Flip-Flop-Schaltung aufweist, die die ersten Identifizierungssignale (FRMA, FLDA) speichert und diese in periodischen Intervallen (RST) invertiert, um die zweiten Identifizierungssignale (FRMB, FLDB) zu erzeugen.