DE3111889A1

DE3111889A1 - Digital filter

Info

Publication number: DE3111889A1
Application number: DE19813111889
Authority: DE
Inventors: Rudolf Dipl Ing Geppert
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1981-03-26
Filing date: 1981-03-26
Publication date: 1982-10-14

Abstract

In a digital filter of the FIR type in which a number of consecutive stored input values are in each case multiplied by a coefficient corresponding to the filter characteristic and the products are added together, the coefficients being symmetrical to the mean sampling value, the sampling values are stored in parallel in two memories to increase the processing speed and are simultaneously read out and added together, and only the sum is fed to the multiplier. Two multiplications are thus replaced in each case by a single multiplication and a preceding addition, the read-out of the sampling values for the addition being carried out by the two parallel memories so quickly that the maximum speed of the fastest available multiplying arrangement can be fully exploited. To control the two memories for reading in and out, an arrangement with four counters is indicated which enables simple organisation of the addressing and thus simple control of the counters. <IMAGE>

Description

Digitales FilterDigital filter

Die Erfindung betrifft ein digitales Filter mit einem Speicher, der eine vorgegebene Anzahl von aufeinanderfolgenden Eingangs-Abtastwerten des zu filternden Eingangssignals aufnimmt, mit einem Multiplizierer, der jeweils zwischen zwei aufeinanderfolgenden Abtastwerten des Eingangssignals an einem ersten Eingang die aus dem Speicher ausgelesenen Abtastwerte und an einem zweiten Eingang die unterschiedlichen, in einem Koeffizientenspeicher enthaltenen Koeffizienten erhält und Produktwerte erzeugt, wobei die Koeffizienten von symmetrisch zu dem mittleren Abtastwert bzw. den beiden mittleren Abtastwerten liegenden Abtastwerten im Speicher gleich sind, und mit einem Summierer, der die zwischen zwei aufeinanderfolgenden Abtastwerten des Eingangssignals gebildeten Produktwerte des Multiplizierers aufsummiert und den Summenwert als Abtastwert des gefilterten Signals am Ausgang des digitalen Filters abgibt.The invention relates to a digital filter with a memory that a predetermined number of consecutive input samples of the filter to be filtered Input signal receives, with a multiplier, each between two consecutive Samples of the input signal at a first input read out from the memory Samples and at a second input the different ones in a coefficient memory contains coefficients and generates product values, with the coefficients of symmetrical to the middle sample or the two middle samples lying samples in the memory are the same, and with a summer that the product values formed between two successive samples of the input signal of the multiplier and the sum value as a sample of the filtered Emits signal at the output of the digital filter.

Derartige digitale Filter sind allgemein bekannt, beispielsweise aus dem Buch von Rabiner & Gold "Theory and Application of Digital Signal Processing"; Prentice-Hall 1975. Die Werte der Koeffizienten können entsprechend dem gewiinschten Filtertyp bestimmt werden. Die Flankensteilheit des Filters bestimmt die Anzahl von Eingangs-Abtastwerten, aus denen jeweils ein Ausgangs-Abtastwert gebildet wird. Bei steilen Filterflanken ist eine große Anzahl von Eingangs-Abtastwerten dafür notwendig, so daß zwischen zwei aufeinanderfolgenden Eingangs-Abtastwerten eine große Anzahl von vorhergegangenen und gespeicherten Eingangs-Abtastwerten mit den entsprechenden Filterkoeffizienten multipliziert und die Produktwerte aufsummiert werden müssen. Da die Multiplikation eines gespeicherten Abtastwertes mit einem Koeffizienten von allen Bearbeitungsvorgängen im digitalen Filter am meisten Zeit beansprucht, ist bei der Filterung von Eingangssignalen mit Anteilen hoher Frequenz, die also in kurzen Zeitabständen abgetastet werden müssen, die maximal erreichbare Flankensteilheit der Filterkennlinie wegen der begrenzten Anzahl von Multiplikationen, die dann zwischen zwei Eingangs-Abtastwerten möglich ist, beschränkt.Such digital filters are generally known, for example from Rabiner & Gold's book "Theory and Application of Digital Signal Processing"; Prentice-Hall 1975. The values of the coefficients can be changed according to the desired Filter type can be determined. The slope of the filter determines the number of input samples from which an output sample is formed. In the case of steep filter edges, a large number of input samples is required necessary so that a large number of previous and stored input samples with the corresponding filter coefficients are multiplied and the product values are added up Need to become. Because the multiplication of a stored sample with one coefficient the most of all the processing operations in the digital filter Time taken is when filtering input signals with components higher Frequency, which must be sampled at short time intervals, the maximum achievable edge steepness of the filter characteristic due to the limited number of Multiplications that are then possible between two input samples are limited.

Aufgabe der Erfindung ist es, ein digitales Filter der eingangs genannten Art anzugeben, das innerhalb einer vorgegebenen Zeit zwischen zwei Eingangs-Abtastwerten eine größere Anzahl von gespeicherten Eingangs-Abtastwerten verarbeiten kann und somit Filterkennlinien mit steileren Flanken ermöglicht. Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß zwei als Speicher mit wahlfreiem Zugriff ausgebildete Speicher vorgesehen sind, die beide parallel jeden Eingangs-Abtastwert speichern, daß eine Adressensteuerung beide Speicher beim Einspeichern so steuert, daß aufeinanderfolgende Eingangs-Abtastwerte in aufeinanderfolgenden Speicherplätzen gespeichert werden, und beim Auslesen so steuert, daß beim ersten Speicher ausgehend von dem zuletzt eingespeicherten Abtastwert die gegen die Richtung der Einspeicherung vorhergehenden Speicherplätze und beim anderen Speicher die in Richtung der Einspeicherung folgenden Speicherplätze bis jeweils zum mittleren Speicherplatz adressiert werden, und daß ein dem ersten Eingang des Multiplizierers vorgeschalteter Addierer jeweils die aus beiden Speichern gleichzeitig ausgelesenen Eingangs-Abtastwerte zueinander addiert und die Summe dem ersten Eingang des Multiplizierers zuführt.The object of the invention is to provide a digital filter of the type mentioned at the beginning Type to indicate that within a given time between two input samples can process a larger number of stored input samples and thus filter characteristics with steeper slopes are possible. This object is achieved according to the invention solved in that two designed as a memory with random access memory are provided that both store in parallel each input sample that one Address control controls both memories when storing in such a way that consecutive Input samples are stored in consecutive memory locations, and controls when reading out that the first memory starting from the last stored sample the previous one against the direction of storage Storage locations and, for the other storage, those following in the direction of storage Storage locations are addressed up to the middle storage location, and that an adder connected upstream of the first input of the multiplier Input samples read out simultaneously from both memories are added to one another and feeds the sum to the first input of the multiplier.

Durch die erfindungsgemäßen Maßnahmen werden also jeweils zwei Multiplikationen durch eine Addition und eine Multiplikation ersetzt, die auch etwas zeitverschachtelt ablaufen können, so daß die maximale Anzahl von Abtastwerten, die pro Zeiteinheit verarbeitet werden können, prak- tisch verdoppelt wird. Dieses Ersetzen einer der beiden Multiplikationen durch eine Addition bringt jedoch nur dann Gewinn, wenn die Gesamtzeit zum Auslesen der Abtastwerte und deren Addition kleiner ist als die Verarbeitungszeit des Multiplizierers. Daher muß, wenn für letzteren eine sehr schnelle Ausführung verwendet wird, mit zwei parallelen Speichern gearbeitet werden, so daß das Auslesen gleichzeitig erfolgen kann. Die Adressensteuerung für das Einschreiben und das gleichzeitige Auslesen kann nach einer Ausgestaltung der Erfindung leicht dadurch realisiert werden, daß die Adressensteuerung für jeden Speicher einen ersten und einen zweiten Adressenzähler aufweist, von denen die ersten Adressenzähler die Speicher beim Einschreiben eines Eingangs-Abtastwertes und die zweiten Adressenzähler die Speicher beim Auslesen adressieren, daß der zweite Adressenzähler des ersten Speichers bei der beim letzten Einschreiben erreichten Stellung des ersten Adressenzählers dieses Speichers mit dem Auslesen beginnt und gegenüber dem ersten Adressenzähler um eine Anzahl Schritte entsprechend der halben vorgegebenen Anzahl rückwärts zählt, und daß der zweite Adressenzähler des zweiten Speichers bei einer um einen Schritt in Zählrichtung gegenüber dem ersten Adressenzähler dieses Speichers verschobenen Stellung mit dem Auslesen beginnt und um eine gleiche Anzahl Schritte wie der zweite Adressenzähler des ersten Speichers parallel zu diesem vorwiirts zählt. Durch die Verwendung getrennter Zähler für tlie beiden Speicher und deren Einschreiben und Auslesen ergibt sich eine sehr einfache Taktsteuerung, die jeweils beiden ersten Zählern parallel einen Zähltakt und dann beiden zweiten Zählern parallel eine Anzahl Zähltakte entsprechend der halben Größe der Speicher zuführt. Da Zähler einfache und preiswerte Bauelemente sind, bleibt dadurch der Aufwand gering.The measures according to the invention therefore result in two multiplications in each case replaced by an addition and a multiplication, which also interleaves somewhat in time can run so that the maximum number of samples taken per unit of time can be processed, practically table is doubled. This replacement However, one of the two multiplications by addition only brings profit if if the total time for reading out the samples and adding them is shorter than the processing time of the multiplier. Therefore, if for the latter one must very fast execution is used, worked with two parallel memories so that the reading can take place at the same time. The address control for the writing and the simultaneous reading can according to an embodiment of the Invention can be easily implemented in that the address control for each Memory has a first and a second address counter, the first of which Address counter, the memory when writing an input sample and the second address counter address the memory when reading out that the second address counter of the first memory at the position of the first one reached during the last write-in Address counter of this memory begins reading out and compared to the first Address counter by a number of steps corresponding to half the specified number counts down, and that the second address counter of the second memory at a by one step in the counting direction compared to the first address counter of this memory shifted position begins with the readout and by an equal number of steps how the second address counter of the first memory vorwiirts parallel to this counts. By using separate counters for tlie two memories and their Writing and reading results in a very simple clock control, each two first counters in parallel a counting cycle and then two second counters in parallel supplies a number of counting cycles corresponding to half the size of the memory. There counter are simple and inexpensive components, the effort remains low.

Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen: Fig. 1 ein Blockschaltbild eines erfindungsgemäßen digitalen Filters, Fig. 2 ein Schema zur Erläuterung der Adressensteuerung der beiden Speicher durch die Adressenzähler.An embodiment of the invention is described below with reference to FIG Drawing explained in more detail. Show it: Fig. 1 is a block diagram of a digital filter according to the invention, FIG. 2 shows a diagram for explaining the Address control of the two memories by the address counter.

Die digitalen Abtastwerte des Eingangssignals werden über den Eingang 1 den Dateneingängen der beiden Speicher 2 und 4 mit wahlfreiem Zugriff zugeführt. Die Steuerung der Adressen für diese beiden Speicher, an denen der zugeführte Eingangs-Abtastwert eingeschrieben und aus denen die vorher eingeschriebenen Abtastwerte für die Verarbeitung ausgelesen werden, erfolgt durch die Adressensteuerung 6, die vier Adressenzähler 12,14,16 und 18 enthält. Die Adressenzähler 12 und 14 liefern dabei die Adresse für das Einschreiben. Dafür werden durch ein entsprechendes Signal S1 der Ablaufsteuerung 30 die Speicher 2 und 4 auf Einschreiben umgeschaltet, und gleichzeitig werden die Umschalter 22 und 24 in die gezeichnete Stellung umgeschaltet, so daß die Ausgänge 13 bzw. 15 der Adressenzähler 12 bzw. 14 mit den Adresseneingängen 3 bzw. 5 der Speicher 2 bzw. 4 verbunden sind. Die Adressenleitungen 13 und 15 und die Datenleitung 1 bestehen tatsächlich aus einer Mehrzahl von einzelnen parallelen Leitungen entsprechend der Bitzahl der Adressen bzw. Daten, ebenso wie auch die anderen Adressen- und Datenleitungen in der Fig. 1, und sie sind nur der Ubersichtlichkeit halber als einfache Leitung dargestellt. Auch die Umschalter 22 und 24 sind tatsächlich als elektronische Umschalter, insbesondere als Multiplexer ausgeführt.The digital samples of the input signal are transmitted via the input 1 fed to the data inputs of the two memories 2 and 4 with random access. The control of the addresses for these two memories at which the supplied input sample value and from which the previously written samples for processing are read out, is done by the address controller 6, the four address counters 12, 14, 16 and 18 contains. The address counters 12 and 14 supply the address for registered mail. For this purpose, a corresponding signal S1 of the sequence control 30 the memories 2 and 4 are switched to registered, and at the same time the Switches 22 and 24 switched to the position shown, so that the outputs 13 or 15 of the address counter 12 or 14 with the address inputs 3 or 5 of the Storage 2 and 4 are connected. The address lines 13 and 15 and the data line 1 actually consist of a plurality of individual parallel lines, respectively the number of bits of the addresses or data, as well as the other address and data lines in Fig. 1, and they are only for the sake of clarity as a simple line shown. The changeover switches 22 and 24 are actually used as electronic changeover switches, especially designed as a multiplexer.

Beim Einschreiben eines über die Leitung 1 zugeführten Eingangs-Abtastwertesin die Speicher 2 und 4 wird die Adresse also durch die Adressenzähler 12 bzw. 14 gesteuert, wobei der Adressenzähler 14 um eine Stellung gegenüber dem Adressenzähler 12 nacheilt. Dies kann zweckmäßig dadurch geschehen, daß ganz zu Beginn, insbesondere beim Einschalten, die Adressenzähler 12 und 14 durch ein ein- maliges Setzsignal auf entsprechend unterschiedliche Stellungen gesetzt werden, wobei die absolute Stel-lung nicht von Bedeutung ist, da das Auslesen immer von der Stellung des Adressenzählers 12 ausgehend beginnt, wie nachfolgend erläutert wird.When writing an input sample supplied via line 1 in memory 2 and 4, the address is controlled by address counters 12 and 14, respectively, wherein the address counter 14 lags behind the address counter 12 by one position. This can expediently be done by right at the beginning, especially when switching on, the address counters 12 and 14 by an one-time set signal different positions are set accordingly, with the absolute position is of no importance, since the readout always depends on the position of the address counter 12 begins, as will be explained below.

Die Ausgangsleitung 13 des Zählers 12 ist außerdem mit Setzeingängen weiterer Adressenzähler 16 und 18 verbunden, die die Adressen der Speicher 2 und 4 beim Auslesen steuern. Während oder unmittelbar nach dem Einschreiben eines Eingangs-Abtastwertes in die Speicher 2 und 4 wird durch ein Signal auf der Leitung 23 von der Ablaufsteuerung 30 der Zählerstand des Adressenzählers 12 in die Adressenzähler 16 und 18 eingeschrieben, und nach dem Einschreiben werden durch einen Wechsel des Wertes des Signals S1 die Speicher 2 und 4 auf Auslesen umgeschaltet und gleichzeitig die Umschalter 22 und 24 in die andere Lage umgeschaltet, so daß die Adresseneingänge 3 bzw. 5 der Speicher 2 bzw. 4 mit den Ausgangsleitungen 17 bzw. 19 der Adressenzähler 16 bzw. 18 verbunden sind.The output line 13 of the counter 12 also has set inputs further address counters 16 and 18 connected, which the addresses of the memory 2 and 4 control when reading out. During or immediately after writing an input sample in the memory 2 and 4 is by a signal on the line 23 from the sequence control 30 the count of the address counter 12 is written into the address counters 16 and 18, and after writing, by changing the value of the signal S1, the Memory 2 and 4 switched to readout and at the same time the changeover switches 22 and 24 switched to the other position, so that the address inputs 3 and 5 of the memory 2 and 4 are connected to the output lines 17 and 19 of the address counters 16 and 18, respectively are.

Anhand der Fig. 2 soll nun näher erläutert werden, welche Adressen in den beiden Speichern dadurch angesteuert werden bzw. welche Abtastwerte ausgelesen werden. Die beiden Speicher 2 und 4 sind hier symbolisch als eine Folge von jeweils 8 Adressenplätzen für jeweils einen Abtastwert xn mit mehreren Bits angegeben. Die Adressen dieser Speicherplätze sind links davor angegeben. Die Adressenzähler 12, 14,16 und 18 sind durch Schleifen links und rechts neben den Speichern angegeben, da es sich um zyklische Zähler handelt, die nach Erreichen ihrer Höchststellung mit dem nächsten Zähltakt wieder in die Anfangsstellung zurückspringen bzw. beim Rückwärtszähler nach Erreichen der niedrigsten Stellung mit dem nächsten Zähltakt die höchste Stellung annehmen. Die momentane Stellung der Zähler ist durch einen auf den betreffenden Speicherplatz zeigenden Pfeil angegeben.With reference to Fig. 2 will now be explained in more detail, which addresses in the two memories are thereby controlled or which sampled values are read out will. The two memories 2 and 4 are symbolic here as a sequence of each 8 address locations for one sample xn each with several bits. the Addresses of these memory locations are given in front of it on the left. The address counters 12, 14, 16 and 18 are indicated by loops to the left and right of the memories, as these are cyclical counters that count after they have reached their maximum jump back to the starting position with the next counting cycle or at Down counter after reaching the lowest position with the next counting cycle assume the highest position. The current position of the counters is through a arrow pointing to the relevant memory location.

Die Fig. 2 zeigt einen willkürlich angenommenen Zustand während des gesamten Ablaufs. Der Adressenzähler 12 adressiert den Speicherplatz 1 im Speicher 2 und schreibt den momentanen Eingangs-Abtastwert x0 darin ein. Gleichzeitig adressiert der Adressenzähler 14 einen um einen Schritt gegen die Zählrichtung versetzten Speicherplatz, nämlich den Speicherplatz 0, und schreibt darin ebenfalls den momentanen Abtastwert x ein. An den jeweils vorhergehenden Speicherplätzen stehen die vorhergehenden Abtastwerte x#1, x 2 usw., wobei der Abtastwert x 7 der älteste Abtastwert ist. Die Adressenzähler 16 und 18 werden auf die gleiche Stellung wie der Adressenzähler 12 gesetzt, so daß nach dem Einschreiben der zuletzt eingeschriebene Abtastwert xo und der älteste Abtastwert x 7 adressiert und ausgelesen werden.Fig. 2 shows an arbitrarily assumed state during entire process. The address counter 12 addresses the memory location 1 in the memory 2 and writes the current input sample value x0 into it. Addressed at the same time the address counter 14 has a memory location offset by one step against the counting direction, namely the memory location 0, and also writes the current sample value in it x a. The previous sampled values are located in the respective preceding memory locations x # 1, x 2, etc., where the sample x 7 is the oldest sample. The address counter 16 and 18 are set to the same position as the address counter 12, see above that after writing the last recorded sample xo and the oldest Sampling value x 7 can be addressed and read out.

Diese beiden Abtastwerte werden in Fig. 1 über die Leitungen 7 und 9 dem Addierer 10 zugeführt, der die Summe dieser beiden Abtastwerte bildet und an den einen Eingang des Multiplizierers 8 weiterleitet. Gleichzeitig adressiert der Adressenzähler 28 die erste Adresse des Koeffizientenspeichers 26, beispielsweise indem der Adressenzähler 28 das Setzsignal der Leitung 23 erhält und dadurch auf die Anfangsstellung zurückgesetzt wird. Der Koeffizientenspeicher 26 gibt den ersten Koeffizienten aO entsprechend der gewünschten Filterkennlinie auf der Leitung 27 an den anderen Eingang des Multiplizierers 8 ab, der somit das Produkt aus diesem Filterkoeffizienten aO und der Summe des ältesten und des jüngsten Abtastwertes xO+x 7 bildet und dem Summierer 9 zuführt. Dieser Summierer 9 ist vorher beispielsweise mit dem Signal S1 gelöscht worden und addiert nun jeden neu zugeffihrten Wert zu dem bereits darin enthaltenen Wert, also am Anfang zum Wert 0.These two sample values are shown in FIG. 1 via lines 7 and 9 is fed to the adder 10, which forms the sum of these two samples and forwards to one input of the multiplier 8. Addressed at the same time the address counter 28 the first address of the coefficient memory 26, for example by the address counter 28 receiving the set signal of the line 23 and thereby on the initial position is reset. The coefficient memory 26 gives the first Coefficients aO corresponding to the desired filter characteristic on line 27 to the other input of the multiplier 8, which is the product of this Filter coefficients a0 and the sum of the oldest and the most recent sample value xO + x 7 forms and the summer 9 supplies. This summer 9 is previously for example has been deleted with the signal S1 and now adds each newly supplied value the value already contained therein, i.e. at the beginning to the value 0.

Nun erhalten die Adressenzähler 16 und 18 über die Leitung 25 einen Zähltakt und adressieren die nächsten Speicherplätze, nämlich im Speicher 2 den Speicherplatz 0 und im Speicher 4 den Speicherplatz 2, wie aus Fig. 2 zu erkennen ist. Damit werden die Abtastwerte x 1 und x -6 ausgelesen, und gleichzeitig wird, da durch den Zähltakt auf der Leitung 25 auch der Adressenzähler 28 um einen Schritt weitergeschaltet wurde, der nächste Koeffizient a1 ausgelesen. Auf diese Weise werden also nacheinander aus folgenden Speicherplätzen folgende Abtastwerte und Koeffizienten ausgelesen und Produktwerte gebildet: Speicher- Abtast- Koeff. Produktplätze werte werte 1 1 x0 x-7 aO (X°+x-7) aO 0 2 x~1 x~6 a1 (X-1+x-6) a1 0 2 x1 x#6 a 7 3 -2 x-5 a2 (x-2+x-5) a2 6 4 x-3 x-4 a3 (x 3+x 4) a3 Wie daraus und aus Fig. 2 zu erkennen ist, wird in beiden Speichern die halbe Anzahl der Speicherplätze adressiert und ausgelesen, wobei der Speicherplatz 5 in beiden Speichern nicht adressiert wird, jedoch werden die darin enthaltenen Abtastwerte im nächsten Durchgang benötigt.The address counters 16 and 18 now receive one via the line 25 Count clock and address the next memory locations, namely in memory 2 the Storage location 0 and in memory 4 the memory location 2, as from Fig. 2 can be seen. The sampled values x 1 and x -6 are thus read out, and at the same time, since the counting cycle on line 25 also causes the address counter 28 was advanced by one step, the next coefficient a1 was read out. In this way, the following memory locations become one after the other Samples and coefficients are read out and product values are formed: memory sampling Coeff. Product position values values 1 1 x0 x-7 aO (X ° + x-7) aO 0 2 x ~ 1 x ~ 6 a1 (X-1 + x-6) a1 0 2 x1 x # 6 a 7 3 -2 x-5 a2 (x-2 + x-5) a2 6 4 x-3 x-4 a3 (x 3 + x 4) a3 As from this and as can be seen from FIG. 2, half the number of storage locations is used in both memories addressed and read out, whereby the memory location 5 is not addressed in both memories is, however, the samples contained therein are required in the next pass.

Der Summierer 9 summiert die einzelnen Produktwerte auf und gibt diese am Ende der beschriebenen Verarbeitung der acht Abtastwerte am Ausgang 29 ab, beispielsweise indem der aufsummierte Wert mit dem Signal S1 in ein nicht dargestelltes Ausgangsregister eingeschrieben wird, während gleichzeitig der Inhalt des Summierers 9 gelöscht wird.The totalizer 9 sums up the individual product values and outputs them at the end of the described processing of the eight samples at the output 29, for example by placing the summed up value with the signal S1 in an output register (not shown) is written, while at the same time the content of the adder 9 is erased.

Gleichzeitig oder zu einem beliebigen Zeitpunkt während der Verarbeitung der Abtastwerte erhalten die Zähler 12 und 14 über die Leitung 21 von der Ablaufsteuerung 30 einen Zähltakt und schalten auf die nächste Stellung. Mit dem Umschalten des Wertes des Signals S1 werden dann die Speicher 2 und 4 entsprechend dieser Stellung adressiert, d.h. ausgehend von Fig. 2 wird im Speicher 2 der Speicherplatz 2 und im Speicher 4 der Speicherplatz 1 adressiert und ein neuer Abtastwert x1 eingeschrieben, wodurch gleichzeitig der älteste Abtastwert x 7 gelöscht wird. Nun kann ein neuer Verarbeitungszyklus entsprechend dem vorher beschriebenen Ablauf anschließen, während am Ausgang 29 der vorher erzeugte Ausgangs-Abtastwert weiterhin zur Verfügung steht. Durch die Verwendung von zwei Speichern 2 und 4 und vier Adressenzählern 12,14,16 und 18 wird eine äußerst schnelle Verarbeitung der Abtastwerte zwischen zwei aufeinanderfolgenden Eingangs-Abtastwerten mit geringem Aufwand ermöglicht, wobei die Geschwindigkeit des Multiplizierers 8 vollständig ausgenutzt werden kann.Simultaneously or at any time during processing of the sampled values are received by the counters 12 and 14 via the line 21 from the sequence control 30 a counting cycle and switch to the next position. By switching the The value of the signal S1 will then be the Memory 2 and 4 accordingly this position is addressed, i.e. starting from Fig. 2, the memory location is in memory 2 2 and memory location 1 in memory 4 is addressed and a new sample x1 is written in, whereby the oldest sample x 7 is deleted at the same time. Now can a new one Connect the processing cycle according to the sequence described above while at output 29 the previously generated output sample is still available. By using two memories 2 and 4 and four address counters 12,14,16 and 18 becomes extremely fast processing of the samples between two consecutive ones Allows input samples with little effort, with the speed of the multiplier 8 can be fully utilized.

Die Ablaufsteuerung 30 kann in bekannter Weise aus einem Taktgenerator und Zählern mit Verknüpfungsschaltungen zur Dekodierung von Zählerständen für die Erzeugung der einzelnen Signale bestehen.The sequence control 30 can in a known manner from a clock generator and counters with logic circuits for decoding counter readings for the Generation of the individual signals exist.

Claims

PATENT CLAIMS 1. Digital filter with a memory that has a predetermined given number of consecutive input samples of the to be filtered Input signal receives, with a multiplier, each between two consecutive Samples of the input signal at a first input read out from the memory Samples and at a second input the different ones in a coefficient memory contains coefficients and generates product values, with the coefficients of symmetrical to the middle sample or the two middle samples lying samples in the memory are the same, and with a summer that the product values formed between two successive samples of the input signal of the multiplier and the sum value as a sample of the filtered Outputs signal at the output of the digital filter, characterized in that two memories (2, 4) designed as memories with random access are provided, which both store each input sample in parallel, that an address control (6) controls both memories (2, 4) during storage in such a way that successive input samples are stored in consecutive memory locations, and when reading out so controls that the first memory (2) starting from the last one stored Sampling value of the previous memory locations against the direction of storage and in the case of the other memory (4) the memory locations following in the direction of storage to be addressed to the middle memory location, and that one to the first Input of the multiplier (8) upstream adder (10) in each case the the end input samples read out simultaneously from both memories (2, 4) added and the sum fed to the first input of the multiplier (8).

2. Digital filter according to claim 1, characterized in that the Address control (6) for each memory (2, 4) a first and a second address counter (12,14,16,18), of which the first address counter (12,14) is the memory (2,4) when writing an input sample and the second address counter (16,18) address the memory (2,4) when reading out that the second address counter (16) of the first memory (2) at the position reached during the last write-in the first address counter (12) of this memory (2) begins reading and compared to the first address counter (12) by a number of steps corresponding to half the specified number counts down, and that the second address counter (18) of the second memory (4) at one step in counting direction compared to the first address counter (14) of this memory (4) shifted position with the reading begins and by the same number of steps as the second address counter (16) of the first memory (2) counts forward parallel to this.

3. Digital filter according to claim 1, characterized in that according to each time a new input sample is written in, both second address counters (16, 18) also the position of the first address counter (12) of the first memory (2) are set and that the first address counter (14) of the second memory (4) by one step against the counting direction compared to the first address counter (12) of the first memory (2) is offset.

Digital filter according to Claim 2 or 3, characterized in that at each memory (2,4) the outputs of the two address counters (12,14,16,18) a multiplexer (22,24) with the address inputs of the associated memory (2,4) are connected.