DE2820328A1

DE2820328A1 - SERIAL-PARALLEL CONVERTER

Info

Publication number: DE2820328A1
Application number: DE19782820328
Authority: DE
Inventors: Albrecht George Prof D Fischer; Wolf-Dietrich Dipl I Frobenius
Original assignee: BBC Brown Boveri France SA
Current assignee: BBC Brown Boveri France SA
Priority date: 1978-05-10
Filing date: 1978-05-10
Publication date: 1979-11-15
Also published as: EP0018369A1; JPS55500333A; WO1979001043A1

Abstract

This series-parallel for column indicator and flat screen image comprises a stagger register (30) composed of several stages (31, 32, 33) each stage comprising two inverter stages (1/2; 3/4; 5/6) to which are applied two clock frequencies (f1, f2). Both frequencies (f1, f2) are equal but phase-shifted by 180` with respect to each other. The first inverter stage (1) of the register (30) is the data input. Each stage (31, 32, 33) of the stagger register has an output (A1, A2, A3) which is respectively connected through a column switch (7, 8, 9) and a check and hold switch (10, 11, 12) to a line accumulator (13, 14, 15). Each line accumulator (13, 14, 15) is coupled to a light segment switch (16, 17, 18). An electro-optical transducer (19, 20, 21) is connected to each segment switch.

Description

Serien-Parallel-Umsetzer Series-parallel converter

Die Erfindung bezieht sich auf einen Serien-Parallel-Umsetzer für Säulenanzeigen und flache Bildschirme mit einem aus mehreren hintereinandergeschalteten Schieberegisterstufen zusammengesetzten Schieberegister.The invention relates to a serial-parallel converter for Column displays and flat screens with one of several connected in series Shift register stages composed shift register.

Aus der Informationsschrift TFT-Et Bargraph Displey, Westinghouse Research laboratories, Pittsburgh, Sid. 77 Digest, Seite 92 ff. ist eine Schieberegiester-adreuierte Säulenanteige bekannt. Das dort verwendete Schieberegister ist ebenfalls aus mehreren Schieberegisterstufen zusammengesetzt.From the information publication TFT-Et Bargraph Displey, Westinghouse Research laboratories, Pittsburgh, Sid. 77 Digest, page 92 ff. Is a shift register-adreuierte Pillar edge known. The shift register used there is also made up of several Composite shift register stages.

Jede Stufe weist fünf Transistoren auf und hat sechs leftungskreuzungen. Für den Betrieb sind fünf Taktleitungen erforderlich. Das Schieberegister ist zum Ausbau von Nehrfachsäulenanzeigen und flachen Bildschirmen ungeeignet, da die hierfür notwendigen Zeilenspeicher nicht den lieuchtsegmentschaltern zugeordnet, sondern innerhalb des Schieberegisters angeordnet sind.Each stage has five transistors and six intersections. Five clock lines are required for operation. The shift register is for The expansion of multiple column displays and flat screens is unsuitable, as this is the case necessary line memory is not assigned to the segment switches, but are arranged within the shift register.

Der Erfindung liegt die Aufgabe zugrunde, einen Serien-Parallel-Umsetzer zu schaffen, der ein Minimum an Bauelementen aufweist, leicht herzuste]#len ist und sowohl für Nehrfachsäulenanzeigen als auch für flache Bildschirme verwendet werden kann.The invention is based on the object of a series-parallel converter to create, which has a minimum of components, easy to manufacture and used for both multi-column displays and flat screens can be.

Die Lösung der Aufgabe ist dadurch gekennzeichnet, daß jede Schieberegisterstufe aus zwei Inverterstufen zusammengesetzt ist, die beide an eine Versorgungsspanrning angeschlossen sind und denen zwei Taktfrequenzen zugeführt sind, daß die erste Inverterstufe des Schieberegisters den Informationseingang bildet, daß jede Schieberegisterstufe einen Ausgang hat, der über je einen Spaltenschalter und einen Prüf- und Halteschalter (Sample + Hold) an einen Zeilenspeicher angeschlossen ist, der über einen Leuchtsegmentschalter mit einem nachgeschalteten elektro-optischen Wandler verbunden ist.The solution to the problem is characterized in that each shift register stage is composed of two inverter stages, both of which are connected to a supply voltage are connected and to which two clock frequencies are fed that the first inverter stage of the shift register forms the information input that each shift register stage has an output that has a column switch and a test and hold switch (Sample + Hold) is connected to a line memory, which is controlled by a light segment switch is connected to a downstream electro-optical converter.

Zur Anwahl einer Matrix wird ein dynamisches Zweitakt-Schieberegister verwendet, welches aus den identischen Inverterstufen mit vorzugsweise je einem Transistor, mit vergrößerter Gitterkapazität als reiner Schalter im Triodenbereich arbeitend, und einem Transistor, als Schalter un¢ils Lastwiderstand ebenfalls im Triodenbereich arbeitend, besteht, wobei jeweils zwei Inverterstufen zu einer Schiebestufe gehören und wovon jeweils der Ladungszustand des Gitterkondensators der zweiten Inverterstufe das Ausgangssignal der Schiebestufe bestimmt, indem er den Schalttransistor entweder leitend oder nicht leitend macht, so daß sich der Gitterkondensator der folgenden Stufe im Takte des Taktsignals über den zugeordneten Lastschalter entweder lädt oder nicht lädt mit der Wirkung, daß im Takt der beiden Taktfrequenzen jeweils ein Gitterkondensator nach einer ersten Seite fortrückend jeweils geladen und der vorangehende wieder entladen wird. Damit wird ein logisches Signal taktweise von einem Ausgang des Schieberegisters zum nächstfolgenden weiterrückt, um die Elemente eines Spaltensch#lters nacheinander durchzuschalten, so daß eine seriell ankommende Information in die Parallelform umgewandelt wird und über den Prüf- und Halteschalter (Sample und Hold-Schalter) auf einem Zeilenspeicher in Parallelf#rm gespeichert werden kann.A dynamic two-stroke shift register is used to select a matrix used, which from the identical inverter stages with preferably one each Transistor, with increased grid capacity as a pure switch in the triode area working, and a transistor, as a switch and load resistor also in the Working triode area, there are two inverter stages to a shift stage belong and of which the charge state of the grid capacitor of the second Inverter stage determines the output signal of the shift stage by switching the switching transistor either conductive or non-conductive, so that the grid capacitor is the following stage in the cycle of the clock signal via the assigned load switch either loads or does not load with the effect that the clock of the two clock frequencies each charged a grid capacitor after a first page forward and the previous one is discharged again. This becomes a logic signal in a clocked fashion advances from one output of the shift register to the next one to the elements of a column switch one after the other, so that a serially arriving Information is converted into parallel form and via the test and hold switch (Sample and hold switch) stored on a line memory in Parallelf # rm can be.

Die hierbei verwendeten Taktfrequenzen sind gleich,jedoch um 180° phasenverschoben. The clock frequencies used here are the same, but around 180 ° out of phase.

Gegenüber den bereits bekannten Anordnungen zeichnet sich folglich das Schieberegister d4eses Serien-Parallel-Umsetzers durch ein Minimum an Komponenten aus. Jede Schieberegisterstufe braucht nur vier Transistoren, da einer der Transistoren einer jeden Inverterstufe eine zweifache Aufgabe übernimmt, nämlich die des Lastwiderstandes und die der Entkoppelung des Speicherkondensators in der Taktpause. Die beiden Je Schieberegister erforderlichen Speicherkondensatoren werden durch geringfügig vergrößerte Gitterkapazitäten realisiert. Compared to the already known arrangements is consequently distinguished the shift register of this series-parallel converter by a minimum of components the end. Each shift register stage only needs four transistors, as one of the transistors Each inverter stage has a twofold task, namely that of the load resistance and the decoupling of the storage capacitor in the clock pause. The two ever The storage capacitors required for shift registers are slightly enlarged Grid capacities realized.

Ein weiterer Vorteil liegt in der günstigen Anordnung der Komponenten. Der Serien-Parallel-Umsetzer weist nämlich nur drei Leitungskreuzuiigen je Schieberegisterstufe auf, wodurch die parasitären Koppelkapazitäten zahlenmäßig klein bleiben und dadurch hohe Schiebefrequenzen erzielt werden können. Another advantage is the favorable arrangement of the components. The series-parallel converter has only three line crossings per shift register stage on, whereby the parasitic coupling capacitances remain numerically small and thereby high shift frequencies can be achieved.

Weitere Vorteile der Erfindung sind den Merkmalen der Unteransprüche zu entnehmen. Further advantages of the invention are the features of the subclaims refer to.

Nachfolgend wird die Erfindung anhand von Ausführungsbe#-spielen näher erläutert.The invention is explained in more detail below with the aid of exemplary embodiments explained.

Es zeigen: Fig. 1 einen Serien-Parallel-Umsetzer mit einer Säulenanzeige, Fig. 2 eine Interfaceschaltung, Fig. 3 Schaltimpulse der Interfaceschaltung nach Fig. 2, Fig. 4 einen Serien-Parallel-Umsetzer mit der Schaltung für einen flachen Bildschirm, Fig. 5 Schaltimpulse des Serien-Parallel-Umsetzerse Der in Figur 1 gezeigte Serien-Parallel-Umsetzer ist im wesentlichen aus sechs Inverterstufen 1, 2, 3, 4, 5, 6 mit sechs Schalttransistoren T 11, T 21, T 31, T 41, T 51, T 61 und sechs Lasttransistoren T 12, T 22, T 32, T 42, T 52, T 62 sowie sechs Gitterkapazitäten C 1 bis C 6, drei Spaltenschaltern 7, 8 und 9, drei Prüf- und Halteschaltern (Sample + Hold) 10, 11, 12, drei Zeilenspeichern 13, 14, 15, drei Leuchtsegmentschaltern i 17, 18 und drei elektrooptischen Wandlern 19 20 und 21 aufgebaut.They show: FIG. 1 a series-parallel converter with a bar display, FIG. 2 shows an interface circuit, FIG. 3 shows switching pulses of the interface circuit Fig. 2, Fig. 4 shows a series-parallel converter with the circuit for a flat Screen, FIG. 5 switching pulses of the series-parallel converter that shown in FIG Series-parallel converter is essentially made up of six inverter stages 1, 2, 3, 4, 5, 6 with six switching transistors T 11, T 21, T 31, T 41, T 51, T 61 and six load transistors T 12, T 22, T 32, T 42, T 52, T 62 and six grid capacitances C 1 to C 6, three Column switches 7, 8 and 9, three test and hold switches (sample + hold) 10, 11, 12, three line memories 13, 14, 15, three illuminated segment switches i 17, 18 and three electro-optical converters 19 20 and 21 built.

Wie Fig. 1 zeigt, ist Jede Inverterstufe 1, 2, 3, 4, 5 und 6 aus einem Schalt- und einem Lasttransistor T 11 und T 12, T 21 und T 22, T 31 und T 32, T 41 und T 42, T 51 und T 52, T 61 und T 62 zusammengeschaltet. Jeweils zwei hintereinander geschaltete Inverterstufen 1 und 2, 3 und 4, 5 und 6 bilden je eine Schieberegisterstufe 31, 32, 33. Die Hintereinanderschaltung dieser drei Schieberegisterstufen stellt das Schieberegister 30 dar, das das Kernstück des Serien-Para#lel-Uplsetaers bildet. Die Anzahl der hier verwendeten Schieberegister stufen ist nur beispielhaft. Si#ann selbstverständlich um eine beliebige Zahl erhöht werden.As FIG. 1 shows, each inverter stage 1, 2, 3, 4, 5 and 6 is made up of one Switching and a load transistor T 11 and T 12, T 21 and T 22, T 31 and T 32, T 41 and T 42, T 51 and T 52, T 61 and T 62 connected together. Two at a time switched inverter stages 1 and 2, 3 and 4, 5 and 6 each form a shift register stage 31, 32, 33. The series connection of these three shift register stages provides the shift register 30, which forms the core of the series-Para # lel-Uplsetaers. The number of shift registers used here is only an example. Si # ann can of course be increased by any number.

Während der Schalt- und der Lasttransistor einer jeden Inverterstufe über ihre ersten Elektroden miteinander verbunden sind, sind die zweiten Elektroden der asttransistoren aller Inverterstufen 1, 2, 3, 4, 5 und 6 an die Versorgungsspannung V angeschlossen.During the switching and load transistors of each inverter stage are connected to one another via their first electrodes, are the second electrodes the branch transistors of all inverter stages 1, 2, 3, 4, 5 and 6 to the supply voltage V connected.

Die Gitter der ijasttransistoren T 12, T 42 und T 52 sind an die Taktfrequenz fl, die Gitter der Lasttransistoren T 22, T 32, T 62 sind an die Taktfrequenz f2 angeschlossen. Damit wird erreicht, daß den Schieberegisterstufen 31, 32 und 33 zwei gleiche, jedoch um 1800 phasenverschobene Taktfrequenzen zugeführt werden.The grid of the ijasttransistors T 12, T 42 and T 52 are connected to the clock frequency fl, the grids of the load transistors T 22, T 32, T 62 are connected to the clock frequency f2 connected. This ensures that the shift register stages 31, 32 and 33 two identical, but 1800 phase-shifted clock frequencies are fed.

Die miteinander verbundenen ersten Elektroden des Schalt-und des IasttransSstors der Inverterstufe 1, 2, 3, 4, 5, 6 stehen über eine Verbindungsleitung mit dem Gitter und der ersten Elektrode der Gitterkapazitat Cl, C2, C3, C4, C5, C6 des Schalttransistors T 21, T 31, T 41, T 51, T 61 der nachgeschalteten Inverterstufe in Verbindung.The interconnected first electrodes of the switching and the load transistors of the inverter stage 1, 2, 3, 4, 5, 6 are connected to the grid via a connection line and the first electrode of the grid capacitance Cl, C2, C3, C4, C5, C6 of the switching transistor T 21, T 31, T 41, T 51, T 61 of the downstream inverter stage in connection.

Ferner ist jeweils an die Verbindungsleitung zwischen der zweiten Inverterstufe 2, 4, 6 der Schieberegisterstufe 31, 32, 33 und der ersten Inverterstufe 3, 5,der nachgeschalteten Schieberegisterstufe 32, 33 der Ausgang A 1, A 2, A 3 der vorgeschalteten Schieberegisterstufe 31, 32, 33 angeschlossen. Die zweiten Elektroden der Schalttransistoren und der Gitterkapazitäten sind mit Nasse verbunden.Furthermore, in each case to the connecting line between the second Inverter stage 2, 4, 6 of the shift register stage 31, 32, 33 and the first inverter stage 3, 5, the downstream shift register stage 32, 33 the output A 1, A 2, A 3 the upstream shift register stage 31, 32, 33 connected. The second electrodes the switching transistors and the grid capacitances are connected to Nasse.

Der Ausgang A 1, A.2, A 3 der Schieberegisterstufe sps1, 32, 33 ist jeweils an das Gitter des den Spaltenschalter 7, 8, 9 bildenden Transistors angeschlossen. Den ersten Elektroden dieser Schalter wird eine Spannung Usp zugeführt. Die zweiten Elektroden dieser Spaltenschalter stehen jeweils mit der ersten Elektrode eines den Prüf- und Halteschalter (Sample Hold) 10, 11, 12 bildenden Transistors in Verbindung. Den Gittern dieser Schalter 10, 11 und 12 wird eine Spannung Ush zugeführt. Die zweite Elektrode eines jeden Prüf- und Halte schalters 10, 11, 12 ist zum einen an die erste Elektrode des den Zeilenspeicher 15, 14, 15 bildenden Kondensators und zum anderen an das Gitter des den Leuchtsegmentschalter 16, 17, 18 bildenden Transistors angeschlossen. Diese Leuchtsegmcntschalter 16, 17 und 18 fungieren als Treiberstufen für die ihnen nachgeschalteten eleT;tro-optischen Wandler 19, 20, 21. Insbesondere ist die erste Ele6,#rode cines jeden Leuchtsegmentschalters 16, 17, 18 mit einem der Wandler 19, 20, 21 verbunden, Die zweiten Elektroden der Zeilenspeicher 13, 14, 15 sowie der Leuchtsegmentschalter 16, 17 und 18 sind an Masse angeschlossen.The output A 1, A.2, A 3 of the shift register stage sps1, 32, 33 is each connected to the grid of the column switch 7, 8, 9 forming transistor. A voltage Usp is fed to the first electrodes of these switches. The second Electrodes of these column switches are each connected to the first electrode the test and hold switch (sample hold) 10, 11, 12 forming transistor in connection. The Grid of these switches 10, 11 and 12 is a voltage Ush fed. The second electrode of each test and hold switch 10, 11, 12 is on the one hand to the first electrode of the line memory 15, 14, 15 forming Capacitor and on the other hand to the grid of the illuminated segment switch 16, 17, 18 forming transistor connected. These light segment switches 16, 17 and 18 act as driver stages for the downstream electrical-optical converters 19, 20, 21. In particular, the first ele6, # rode cines of every light segment switch 16, 17, 18 connected to one of the transducers 19, 20, 21, the second electrodes of the Line memories 13, 14, 15 and the light segment switches 16, 17 and 18 are on Ground connected.

Nachfolgend ist die Wirkungsweise des Serien-Parallel-Umsetzers erläutert: Wie der obigen Beschreibung zu entnehmen ist, braucht die Schieberegisterstufe 31, 32, 33 vier Transistoren, jeweils zwei Schalt- und zwei Lasttransistoren. Dabei übernehmen die Lasttransistoren T 12 bis T 62 eine zweifache Aufgabe, nämlich die des laC,twiderstandes und die der Entkoppelung des Speicherkondensators in der Taktpause. Die beiden je Schieberegisterstufe 31, 32 und 33 erforderlichen Speicherkondensatoren werden, wie bereits erwähnt, durch die geringfügig vergrößerten Gitterkapazitäten Cl bis C 6 realisiert.The mode of operation of the series-parallel converter is explained below: As can be seen from the description above, the shift register stage 31, 32, 33 four transistors, two switching and two load transistors each. Included take over the load transistors T 12 to T 62 a twofold task, namely the of the laC, resistance and the decoupling of the storage capacitor in the clock pause. The two storage capacitors required for each shift register stage 31, 32 and 33 are, as already mentioned, due to the slightly increased grid capacitance Cl to C 6 realized.

Wie die Figuren 3 und 5 zeigen, handelt es sich bei den beiden, den Lasttransistoren T 12, T 42, und T 52 bzw. T 22, T 32 und T 62 zugeführten Taktfrequenzen f1 und f2 um zwei gleiche, jedoch um 1800 gegeneinander verschobene Rechteckwellen.As FIGS. 3 and 5 show, the two are the Load transistors T 12, T 42, and T 52 or T 22, T 32 and T 62 fed clock frequencies f1 and f2 by two equal, but by 1800 mutually shifted square waves.

Das Gitter des Schalttransistors T 11 dient als Informationseingang E des Schieberegisters 30. Im folgenden sei unter einem Signal L eine hohe Spannung und unter einem logischen Signal Null niedrige Spannung verstanden. Für den Fall, daß fi = und E = 1 ist, sind die beiden Transistoren T 11 und T 12 der Invertorstufe 1 leitend. Die beiden Transistoren jeder Inverterstufe 1 bis 6 sind so bemessen, da wenn beide gleichzeitig leiten, der Transistor T 12 bis T 62 und der Transistor T 11 bis T 61 als spannungsgesteuerter Widerstand im Triodenbereich arbeitet. Das Verhältnis von Kanalbreite zu Kanallänge L ist für den Schalttransistor viel größer ausgelegt als für den Lasttransistor. Auf diese Weise stellt sich unter den oben angegebenen Bedingungen im Falle, daß z.B. beide Transistoren T 11, T 12 gleichzeitig leitend sind, an der ersten, stromfx##enden Elektrode des Transistors T 11 eine niedrige Spannung (z.B. 10 der Versorgungsspannung V) ein, also Null-Signal.The grid of the switching transistor T 11 serves as an information input E of the shift register 30. In the following, a signal L is a high voltage and understood by a logic signal zero low voltage. In the case, that fi = and E = 1, the two transistors T 11 and T 12 of the inverter stage 1 conductive. The two transistors of each inverter stage 1 to 6 are dimensioned so because if both conduct at the same time, the transistor T 12 to T 62 and the transistor T 11 to T 61 works as a voltage-controlled resistor in the triode area. That The ratio of channel width to channel length L is much greater for the switching transistor designed as for the load transistor. This way it turns out below the above specified conditions in the case, for example, that both transistors T 11, T 12 at the same time are conductive, at the first, stromfx ## ending electrode of the transistor T 11 a low voltage (e.g. 10 of the supply voltage V), i.e. zero signal.

Wie Figur 5 zeigt, wird während fl I X ist, Cl nicht geladen.As Figure 5 shows, while fl I is X, Cl is not charged.

Das Gitter des Transistors T 21 der zweiten Inverterstufe ist potentialmäßig unter der Einschaltspannung, wodurch der Transistor T 21 gesperrt ist. Sobald f2 = Ii wird, lädt sich die Gitterkapazität C2 auf Versorgungsspannung V auf, so daß au ersten Ausgang A 1 der Schieberegiterstufe 31 ein logisches L-Signal (siehe Fig. 5) erscheint. Der Schalttransistor T 31 der Inverterstufe 3 geht damit in den leitenden Zustand über und die Gitterkapazität C3 nimmt 0-Potential an.The grid of the transistor T 21 of the second inverter stage is in terms of potential below the switch-on voltage, whereby the transistor T 21 is blocked. As soon as f2 = Ii, the grid capacitance C2 is charged to the supply voltage V, so that A logic L signal is sent to the first output A 1 of the shift register stage 31 (see Fig. 5) appears. The switching transistor T 31 of the inverter stage 3 thus becomes conductive State over and the grid capacitance C3 assumes 0 potential.

Sobald nun wieder f1 = L wird, erscheint auch am Ausgang A 2 ein Signal. Auf diese Weise erscheint an allen Ausgängen A 1, A 2 und A 3 nacheinander ein Signal.As soon as f1 = L again, a signal also appears at output A 2. In this way, a signal appears at all outputs A 1, A 2 and A 3 one after the other.

Es ist auch möglich, ein einziges Signal durch die Schieberegisterstif-en 31, 32 und 33' hindurchzuschieben. Zu diesem Zweck muß, wenn f2 zum erstenmal gleich L wird, das Signal am Informationseingang E wieder zu Null gemacht werden.It is also possible to have a single signal through the shift register pins 31, 32 and 33 'to push through. For this purpose, if f2 is equal for the first time L will, the signal at the information input E will be made to zero again.

Dann erscheint zwar genauso am Ausgang A 1 ein Signal, wenn f2 = L wird, aber beim folgenden f1 -- B lädt sich die Gitterkapazität Cl auf die Versorgungsspannung V auf und schaLtet den Transistor T 21 durch. Dadurch wird das am Ausgang A 1anstehende Signal wieder zu Null, während am Ausgang A 2 ein L-Signal erscheint. Dieses Signal wandert dann mit dem Schiebetakt f1/f2 schrittweise durch das Schieberegistei 30 hindurch.A signal then appears at output A 1 if f2 = L becomes, but with the following f1 - B the grid capacitance Cl is charged to the supply voltage V on and turns on transistor T 21. This means that the output A 1 becomes Signal returns to zero, while an L signal appears at output A 2. This signal then moves step-by-step through the shift register 30 with the shift clock f1 / f2 through.

Wie bereits erwähnt, sind die Ausgänge der drei Schieberegisterstufen 31, 32 und 33 an jeweils einen Spaltenschalter 7, 8 und 9 angeschlossen. Diese Spaltenschalter schalten die seriell zu parallel umgesetzte Information im Schiebft<#kt des Schieberegisters 30 nacheinander auf die Elemente einer Zeile durch. Dadurch gelangt im Fall der Säulenanzeige eine konstante Spannung auf die Kondensatoren der rachgeschalteten Zeilenspeicher 13, 14 und 15.As already mentioned, the outputs are the three shift register stages 31, 32 and 33 are connected to a column switch 7, 8 and 9, respectively. These column switches switch the information converted from serial to parallel in the shift register of the shift register 30 successively on the elements of a line. As a result, in the case of the Column display a constant voltage on the capacitors of the downstream Line memories 13, 14 and 15.

Im Fall des flachen Bildschirms ist die konstante Spannung durch die veränderlichs Analogspannung des Videosignals ersetzt, so daß bei Durchlauf des Schieberegisters 30 zeitlich aufeinanderfolgende Augenblickswerte des Videosignals in die Zeilenspeicher 13, 14 und 15 eingeschrieben werden.In the case of the flat screen, the constant voltage is through the replaces variable analog voltage of the video signal, so that when the Shift register 30 chronologically successive instantaneous values of the video signal are written into the line memories 13, 14 and 15.

Mit dem Prüf- und Halteschalter (Sample & Hold) 10, 11j 12 kann der ihm nachgeschaltete Zeilenspeicher 13, 14, 15 an die vorangehende Schaltung an- bzw. abgekoppelt werden.With the test and hold switch (sample & hold) 10, 11j 12 you can the line memory 13, 14, 15 connected downstream of it to the preceding circuit be coupled or uncoupled.

Bei der Abkoppelung bleibt die Information im Zeilenspeicher eine Zeitlang dynamisch gespeichert. Soll sein Informatiollsinhalt für längere Zeit erhalten bleiben, so muß der ihm vorgeschaltete Prüf- und Halteschalter 10, 11, 12 in regelmäßigen Abständen erneut eingeschaltet werden, um dem Zeilenspeicher 13, 14, 15 ~zur Auffrischung dieselbe Information nochmals zu liefern.When decoupling, the information in the line memory remains one Saved dynamically for a period of time. Should keep its information content for a longer period of time remain, the test and hold switch 10, 11, 12 connected upstream of it must at regular intervals Intervals are switched on again to the line memory 13, 14, 15 ~ for refreshment to provide the same information again.

Die Leuchtsegmentschalter 16, 17, 18, die als Treiberstufen der elektro-optischen Wandler 19, 20, 21 dienen, beeinflussen den Strom durch die Leuchtsegmente auf seinem Weg von der durchsichtigen Vorderelektrode nach Masse.The light segment switches 16, 17, 18, which are used as driver stages of the electro-optical Converters 19, 20, 21 are used to influence the current through the light segments on his Away from the transparent front electrode to ground.

Beim Betrieb der Schaltung als Säulenanzeige sind die Leuchtsegmentachalter 16 17 und 18 entweder ein- oder ausgeschaltext.When the circuit is operated as a column display, the illuminated segment followers are 16 17 and 18 either on or off text.

Beim Betrieb der Schaltung als flacher Bildschirm muß der Schaltzustand der iteuchtsegmentschalter 16, 17 und 18 zur Erzielung von Graustufen auch Zwischenwerte annehmen. Die Steuerinformation bezieht jeder einzelne Beuchtsegmentschal ter 16, 17, 18 aus der Amplitude der Kondensatorspannung des mit ihm in Verbindung stehenden Zeilenspeichers 13, 14, 15.When operating the circuit as a flat screen, the switching state the illuminated segment switches 16, 17 and 18 also provide intermediate values to achieve gray levels accept. The control information is obtained from each individual segment switch 16, 17, 18 from the amplitude of the capacitor voltage of the associated with it Line memory 13, 14, 15.

Soll die Information beliebig lang innerhalb des Schieberegisters 30 erhalten bleiben, so wird die letzte Schieberegisterstufe auf die erste zurUc0gekoppelt, , so daß die zu speichernde Information im Kreis umläuft.Should the information be as long as desired within the shift register 30 are retained, the last shift register stage is coupled to the first to the Uc0, so that the information to be stored goes around in a circle.

Durch geeignete Synchronisation der Prüf- und Halteschalter kann die umlaufende Information immer wieder neu in die Zeilenspeicher zur Auffrischung der alten Information übertragen werden.By suitable synchronization of the test and hold switches, the circulating information again and again in the line memory to refresh the old information is transferred.

Wie bereits oben erwähnt, gelangt bei Verwendung der Schaltung als Säulenanzeige eine konstante Spannung auf die Kondensatoren der Zeilenspeicher 13, 14 und 15. Um eine analoge Spannung zur Anzeige zu bringen ist.z.B0 die in Fig. 2 gezeigte Interface-Schaltung geeignet.As mentioned above, when using the circuit as Column display a constant voltage on the capacitors of the line memories 13, 14 and 15. In order to display an analog voltage, e.g. B0 the one shown in Fig. 2 interface circuit shown is suitable.

Diese Interfaceschaltung ist im wesentlichen aus einem Komparator 51, einem Integrator 52, einer bistabilen Kippschaltung 53, einem Repetitionsgenerator 54 und einem Clock-Oszillator 55 aufgebaut. Der negative Eingang 51a des Komparators bildet den Analogspannungseingang der Interfaceschaltung. Der weite Eingang 51b des Komparators steht mit dem Ausgang des Integrators 52 in Verbindung. Bei dem Integrator 52 handelt es sich im wesentlichen um einen Verstärker, der in seiner Rückführung einen Kondensator 52c auSweist.This interface circuit consists essentially of a comparator 51, an integrator 52, a bistable multivibrator 53, a repetition generator 54 and a clock oscillator 55 constructed. The negative input 51a of the comparator forms the analog voltage input of the interface circuit. The wide entrance 51b of the comparator stands with the output of the integrator 52 in connection. The integrator 52 is essentially an amplifier that is used in its return has a capacitor 52c.

Der Ausgang des Komparators 51 ist an die bistabile Kippschaltung 53,kurz Flip-Flop genannt, angeschlossen, deren zweiter Eingang mit dem Repetitionsgenerator 54 verbunden ist. Den Ausgang des FlipFlop 53 ist ein Inverter 56 nachgeschaltet. Der Ausgang des Inverters steht über zwei ohmsche Widerstände 57 und 58 mit dem Ausgang des Flip-Flop 53 in Verbindung. An den Mittelabzweig der beiden ohmschen Wider stände 57 und 58 ist der negative Eingang des Integrators 52 angeschlossen. Der zweite Eingang des Integrators ist über ein Potentiometer 59 an die Versorgungsspannung V angeschlossen, die auch den Lasttransistoren der Inverterstufen 1 bis 6 zugeführt werden.The output of the comparator 51 is to the bistable multivibrator 53, called flip-flop for short, whose second input is connected to the repetition generator 54 is connected. An inverter 56 is connected downstream of the output of the flip-flop 53. The output of the inverter is connected to the via two ohmic resistors 57 and 58 Output of the flip-flop 53 in connection. At the center branch of the two ohmic ones Opposite stands 57 and 58, the negative input of the integrator 52 is connected. The second input of the integrator is connected to the supply voltage via a potentiometer 59 V connected, which is also fed to the load transistors of the inverter stages 1 to 6 will.

Dem Analogspannungseingang 51 der Interfaceschaltung wird die in Fig. 3 gezeigte Gleichspannung Ul zugeführt. In dem Komparator 51 wird diese Gleichspannung Ut mit einer von dem Integrator 52 gelieferten linear ansteigenden Spannung Ur, deren Verlauf ebenfalls in Fig. 3 dargestellt ist, fortlaufend verglichen. Während dieser Zeit gelangen die Taktimpulse 9 und f2 vom Clock-Oszillator kommend auf die Taktleitungen des Schieberegisters 30. Wie Fig. 2 zeigt, ist dem Ausgang des Clock-Oszillators 55 ein Inverter 55a nachgeschaltet.The analog voltage input 51 of the interface circuit is shown in Fig. 3 shown DC voltage Ul supplied. In the comparator 51, this DC voltage becomes Ut with a linearly increasing voltage Ur supplied by the integrator 52, the course of which is also shown in FIG. 3, continuously compared. While During this time, the clock pulses 9 and f2 come from the clock oscillator to the Clock lines of shift register 30. As FIG. 2 shows, is the output of the clock oscillator 55 an inverter 55a connected downstream.

Eine Leitung zweigt vor dem Inverter ab, während die zweite Taktleitung durch den Ausgang des Inverters 55a gebildet wird.One line branches off in front of the inverter, while the second clock line is formed by the output of the inverter 55a.

Am Ausgang des Inverters5werden die beiden Spannungen Ue und Ush abgegriffen. Die Spannung U1 wird dem Eingang des Schieberegisters 30 und die Spannung Ush dem Gitter der in Fig. 1 gezeigten Prüf- und Halteschalter (Sample & Hold) 10, 11 und 12 zugeführt. Wie Fig. 3 zeigt, hat dieses Signal zum Zeitpunkt to den Wert L. Da die Signale U1 und Ush beide am Eingang des Inverters 56 abgegriffen werden, hat auch das zum Zeitpunkt to dem Eingang des Schieberegisters 30 zugeführte Signal U1 den Wert L. Wie Fig. 3 weiter zeigt, hat zu diesem Zeitpunkt das Taktsignal f1 ebenfalls den Wert L. Dies bedeutet, wie bereits oben beschrieben, daß die Schieberegisterstufen 31, 52, 33 des Schieberegisters 30 nacheinander auf den Wert L geschaltet werden. Damit laden die Zeilenspeicher 13, 14 und 15 ein Element nach dem anderen auf, aktivieren die Leuchtsegmentschalter 16, 17 und 18, so daß ein Leuchtsegment nach dem anderen eingeschaltet wird, die Säule wächst.The two voltages Ue and Ush are tapped off at the output of the inverter 5. The voltage U1 is the input of the shift register 30 and the voltage Ush dem Grid of the test and hold switches (sample & hold) 10, 11 shown in FIG. 1 and 12 supplied. As shown in FIG. 3, this signal has at the time to the value L. Since the signals U1 and Ush are both tapped at the input of the inverter 56 also has that which is fed to the input of the shift register 30 at the time to Signal U1 has the value L. As FIG. 3 further shows, the clock signal has at this point in time f1 also has the value L. This means, as already described above, that the shift register stages 31, 52, 33 of the shift register 30 are switched to the value L one after the other. The line memories 13, 14 and 15 thus load one element after the other, activate the light segment switches 16, 17 and 18, so that one light segment after the other is switched on, the column grows.

Wie Fig. 3 zeigt, ist die im Ausgang des Integrators 53 erscheinende Rampenspannung Ur zum Zeitpunkt to auf dem Niveau Null, während des Zeitraumes zwischento und t1 steigt diese Spannung Ur auf einen Wert an, der dem Wert der Gleichspannung Ul entspricht. Zum Zeitpunkt t1, wenn die Rampenspannung Ur gleich der anstehenden Gleichspannung U1 ist, setzt das Ausgangssignal Uk des Kompantors 51 das Flip-Flop 53 zurück. Dadurch läuft die Rampenspannung Ur schnell auf Null zurück und auch die Spannungen Ue und Ush nehmen den Wert Null an.As FIG. 3 shows, the one appearing in the output of the integrator 53 is Ramp voltage Ur at time to at zero level, during the period between to and t1, this voltage Ur rises to a value which corresponds to the value of the direct voltage Ul corresponds. At time t1, when the ramp voltage Ur is equal to the current one DC voltage U1, the output signal Uk of the companter 51 sets the flip-flop 53 back. As a result, the ramp voltage Ur quickly returns to zero and also the voltages Ue and Ush assume the value zero.

Damit ist die Säulenanzeige vom Schieberegister 30 abgekoppelt. Während das Schieberegister 30 seinen T-Block weiter durchschiebt, bleibt die Anzeige konstant erhalten. Der Repetitionsgenerator 54 leitet die nächste Meßperiode ein, wozu die Ausgangsspannung Ug/des Repetitionsgenerators zum Zeitpunkt t3 ebenso wie schon zuvor zum Zeitpunkt to den Wert L annimmt und damit das Flip-Flop erneut setzt. Die Frequenzen des Repetitionsgenerators 54 und des Clock-Oszillators 55 sind so abgestimmt, daß das Schieberegister 30 während einer Peridde des Repetitionsgenerators 54 zweimal voll durchgeschoben werden kann. Die Frequenz des Repetitionsgenerators 54 kann mit Hilfe eines Frequenzteilers 54a von dem Oszillator 55 abgeleitet werden. Der Frequenzteiler 54a wird zu diesem Zweck zwischen die Ausgänge des Repetitionsgenerators 54 und des Oszillators 55 geschaltet.The column display is thus decoupled from the shift register 30. While the shift register 30 shifts its T-block further, the display remains constant obtain. The repetition generator 54 initiates the next measurement period, including the Output voltage Ug / of the repetition generator at time t3 as well as already previously assumes the value L at time to and thus sets the flip-flop again. The frequencies of the repetition generator 54 and the clock oscillator 55 are like this matched that the shift register 30 during a period of the repetition generator 54 can be pushed fully through twice. The frequency of the repetition generator 54 can be derived from the oscillator 55 with the aid of a frequency divider 54a. The frequency divider 54a is for this purpose between the outputs of the repetition generator 54 and the oscillator 55 switched.

Erfolgt der Anschluß der Säulenanzeige an digitale Systeme, wo alle Größen als Digitalwerte unmittelbar verfügbar sind, wird die beschriebene Interfaceschaltung überflüssig, da alle notwendigen Ansteuerungssignale für die Säulenanzeige direkt vom digitalen System übernommen werden können.If the column display is connected to digital systems, where all The described interface circuit is used for quantities that are immediately available as digital values superfluous because all the necessary control signals for the column display are direct can be adopted by the digital system.

Fig. 4 zeigt einen Serien-Parallel-Unisetzer für einen flachen Bildschirm. Auch dieser Serien-Parallel-Umsetser verfügt über ein Schieberegister 30, das ebenso aufgebaut ist, wie das in Fig. 1 gezeigte Schieberegister.Jeder Ausgang A 1, A 2 und A 3 der Schieberegisterstufen 31, 32 und 33, aus denen das Schieberegister 30 aufgebaut ist, ist auch hierbei jeweils an ein Gitter eines einen Spaltenschalter 7, 8, 9 bildenden Transistors angeschlossen, Die ersten Elektroden dieser Spaltenschalter 7, 8 und 9 sind wiederum an die Spannung Usp angeschlossen. Im Gegensatz zu dem Serien-Paralel-Umsetzer für Säulenanzeigen wird die zweite Elektrode eines jeden Spaltenschalters nicht nur an einen Prüf- und Halteschalter (Sample & Hold) angeschlossen, wie es bei der Säulenanzeige nach Fig. 1 der Fall ist, vielmehr wird die zweite Elektrode eines jeden Spaltenschalters 7, 8, 9 in diesem Ausführungsbeispiel jeweils an die erste Elektrode von zwei Prüf-und Halteschältern 10a und 10b angeschlossen. Das gleiche gilt für die zweiten Elektroden'der Spaltenschalter 8 und 9, die hierbei mit ersten Elektroden eines Prüf- und Halteschalters 11a und lib bzw. 12a und 12b in Verbindung stehen.Fig. 4 shows a serial-parallel unisetter for a flat screen. This series-parallel converter also has a shift register 30, which likewise is constructed like the shift register shown in Fig. 1. Each output A 1, A 2 and A 3 of the shift register stages 31, 32 and 33, from which the shift register 30 is constructed, is also here in each case to a grid of a column switch 7, 8, 9 forming transistor connected, the first electrodes of these column switches 7, 8 and 9 are in turn connected to the voltage Usp. In contrast to that Serial parallel converter for column displays becomes the second electrode of each Column switch not only to a test and hold switch (sample & hold) connected, as is the case with the column display according to FIG. 1, rather it is the second electrode of each column switch 7, 8, 9 in this embodiment each connected to the first electrode of two test and holding cups 10a and 10b. The same applies to the second electrodes of the column switches 8 and 9, which in this case with first electrodes of a test and hold switch 11a and lib or 12a and 12b stay in contact.

Jeder dieser Prüf- und Halteschalter 10a, lOb, 11a, lib, 12a und 12b ist ebenso- wie die in Fig. 1 gezeigten Prüf und Halteschalter mit je einem, einen Zeilenspeicher bildenden Kondensator 13a, 13b, 14a, 14b, 15a und 15b sowie mit einem einen Leuchtsegmentschalter bildenden Transistor 16a, 164 :17a, 17b, 18a und 18b verbunden. Auch hierbei ist jeweils eine Elektrode, der Zeilenspeicher und der Leuchtsegmentschalter an Masse angeschlossen. Die Leuchtsegmentschalter 16a, 16b, 17a, 17b, 18a und 18b dienen auch hierbei als TreiberstufeQfUr die ihnen nachgeschalteten elektro-optischen Wandler 19a, 19b, 2Oa, 20b, 21a und 21b. Die Anzahl der Schieberegisterstufen, der Spaltenschalter und der Prüf- und Halteschalter ist bei diesem Beispiel auf drei bzw. auf sechs begrenzt. Ihre Anzahl kann jedoch beliebig erhöht werden. Entsprechend sind ebenfalls die Anzahl der Zeilenspeicher und Leuchtsegmentschalter zu erhöhen.Each of these test and hold switches 10a, 10b, 11a, lib, 12a and 12b is just like the test and hold switch shown in Fig. 1, each with one, one Line memory forming capacitors 13a, 13b, 14a, 14b, 15a and 15b as well as with a a light segment switch forming transistor 16a, 164: 17a, 17b, 18a and 18b tied together. Even here is one electrode, the line memory and the illuminated segment switch connected to ground. The illuminated segment switches 16a, 16b, 17a, 17b, 18a and 18b also serve as driver stages for them downstream electro-optical converters 19a, 19b, 20a, 20b, 21a and 21b. the Number of shift register stages, the column switches and the test and hold switches is limited to three or six in this example. However, their number can can be increased at will. The number of line memories is also corresponding and light segment switches to increase.

Claims

Claims 1. Serial-parallel converter for column displays and flat screens with a shift register stage made up of several lines connected one behind the other composite slide register, characterized in that each S (Üliebcregistererstufe (31, 32 and 33) composed of two inverter stages (1 and 2, 3 and 4, 5 and 6) which are both connected to a supply voltage (V) and which have clock frequencies (f1 and f2) are fed that the first inverter stage (1) of the shift register (30) forms the information input (E) that each shift register stage (31, 32, 33) has an output (A 1, A 2, A D) which is switched via a column switch (7, 8, 9) and a test and hold switch (10, 11, 12) to a line memory (13, 14, 15) is connected, which is connected to an illuminated segment switch (16, 17, 18) with a downstream electro-optical converter (19, 20, 21) is connected.

2. Serial parallel converter according to claim 1, characterized in that that the two clock frequencies (f1 and f2) are the same and a phase shift of 180.

3. series-parallel converter according to claim 1 or 2, characterized thereby, that each inverter stage (1, 2, 3, 4, 5, 6) from the series connection of a switching and load transistor (T 11 and T 12, T 21 and T 22, T 31 and T 32, T 41 and T 42, T 51 and T 52, T 61 and T 62) that the electrical connection between the Sc; halt and the load transistor of each inverter stage (1, 2, 3, 4, 5, 6) to the grid and the first electrode of the grid capacitance (C 2, C 3, C 4, C 5, C 6) of the switching transistor (T 21, T 31, T 41, T 51, T 61) of the downstream inverter stage (2, 3, 4, 5, 6) is connected that the second electrodes of the switching transistors (T 11, T 21, T 31, T 41, T 51, T 61) and their grid capacities (C 1, C 2, C 3, C 4, C 5, C 6) are connected to ground that of the electrical connection between Switching and load transistor Every second inverter stage (2, 4, 6) of a shift register stage (31, 32, 33) the output (A 1, A 2, A 3) is branched off.

4t series-parallel converter according to at least one of claims 1 to 3, characterized in that with flat screens each column switch (7, 8, 9) several test and hold switches (10a, 10b, 11a, 11b, 12a, 12b) are connected downstream are, each with a line memory (13a, 13b, 14a, 14b, 15a, 15b) and a Illumination segment switch (16a, 16b, 17a, 17b, 18a, 18b) with subsequent electro-optical Converter (19a, 19b, 20a, 20b, 21a, 21b) are in communication.

5. series-parallel converter according to at least one of claims 1 to 4, characterized in that the column switches (7, 8, 9) are the test and hold switches (10a, lOb, 11a, 11b, 11, 12, 12a, 12b) and the light segment switches (16, 16a, 16b, 17, 17a, 17b, 18, 18a, 18b) thin film transistors and the line memories (13, 13a, 13b, 14, 14a, 14b, 15, 15a, 15b) are thin film capacitors.