DE2756948A1 - Schaltungsanordnung zur fehlersymtomverdichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Schaltungsanordnung zur Fehlersymptomverdichtung nach dem Gattungsbegriff des Anspruchs 1.

Es ist im Stand der Technik bekannt, daß hochincegrierte Schaltkreise, wie Mikroprozessoren und dergleichen, eine immer größere Verwendung in digitalen Datenverarbeitungssystemen finden. Die Prüfung der richtigen Operation solcher logischer Schaltkreise wird hierbei immer komplexer und schwieriger. Um das vorliegende Problem durch eine kurze historische Zusammenfassung besser zu beschreiben, sei in Erinnerung gerufen, daß Computer in einem frühen Stadium unter Verwendung diskreter Bauelemente, wie Transistoren, Dioden, Kondensatoren und Widerständen gebaut wurden, wobei diese Bauelemente elektrisch miteinander verschaltet wurden, um elementare logische Operationen mittels relativ einfacher elektrischer Schaltkreise auszuführen. Durch eine weitere Zusammenschaltung solcher Schaltkreise in komplexeren Netzwerken wurde die Ausführung komplexerer logischer Funktionen ermöglicht, und es wurden vollständige elektronische Datenverarbeitungsgeräte erhalten.

In mechanischer Hinsicht waren die Bauelemente auf gedruckten Schaltungsplatinen angeordnet, wobei jede Schaltungsplatine eine begrenzte Anzahl von Bauelementen und somit eine begrenzte Anzahl von elementaren logischen Funktionen aufwies. Jedoch war bereits zu diesem Zeitpunkt eine Unterscheidung zwischen Verknüpfungs- und Folgesteuerschaltkreisen zu treffen, das heißt, zwischen Schaltkreisen, bei denen der logische Wert des Ausgangssignales ausnahmslos von den logischen Werten der Eingangssignale abhing, und Schaltkreisen,bei denen der logische Wert des Ausgangssignales von der Geschichte bzw. der logischen elektrischen Signalfolge innerhalb des Schaltkreises abhing. Während es bei einem Verknüpfungsschaltkreis möglich ist, das korrekte Verhalten zu prüfen, indem überprüft wird, ob eine vorbestimmte Kombination von Ein-

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gangssignalen eine zugeordnete vorbestimmte Kombination von Ausgangssignalen hervorruft, ist dies bei Folgesteuerschaltkreisen nicht auf diese Weise möglich. Bei diesen Schaltkreisen muß eine bestimmte Anzahl voneinander unabhängiger Anregungen vorgesehen werden und es ist von Bedeutung, den Schaltzustand des Schaltkreises zu kennen. Hierbei wird im allgemeinen eine Diagnoseoperation verwendet, die eine geordnete Reihenfolge von Testanregungen, beginnend von einem anfänglichen vorbestimmten Status, ausführt. Von Anfang an war daher die überprüfung des korrekten Verhaltens eines Folgesteuerschaltkreises zwecks Feststellung möglicher Fehler relativ schwierig.

Der Umstand, daß diskrete Bauelemente, aus ihnen aufgebaute elementare logische Schaltkreise, sowie diese Schaltkreise aufweisende gedruckte Schaltungsplatinen zugängliche Anschlüsse aufweisen, ermöglichte jedoch die Umgehung der genannten Schwierigkeiten durch relativ einfache Mittel, indem die einzelnen Bauelemente bzw. die individuellen Schaltkreise auf einer gedruckten Schaltungsplatine geprüft wurden.

Die Verwendung von integrierten Schaltkreisen immer höherer Komplexität bis zu der gegenwärtigen Verwendung vollständig integrierter logischer Schaltkreise und Mikroprozessoren hat zur Undurchführbarkeit einer solchen Lösung geführt und dazu gezwungen, ausgeklügeltere Testverfahren zu verwenden. Diese Testverfahren erfordern die Anregung des Eingangs des gesamten Schaltkreises durch Diagnoseprogramme und die überwachung der Ausgangs-Signalmuster. Die nunmehr verwendeten Verfahren können in vier grundlegende Klassen unterteilt werden:

1) Computersimulation: der zu testende logische Schaltkreis bzw. Mikroprozessor wird einem Diagnose-Anregungsprogramm unterworfen. Das gleiche Programm wird durch einen Computer bearbeitet, der das Schaltkreisverhalten des logischen Schaltkreises simuliert und Ausgangssignale erzeugt.

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Die Ausgangssignale des zu prüfenden Schaltkreises und des Computers müssen während der Programmausführung einander gleich sein. Ist dies nicht der Fall, so wird ein Fehler festgestellt.

2) Vergleich mit einem Standafdmuster : der zu testende logische Schaltkreis bzw. Mikroprozessor wird einem Diagnose-Anregungsprogramm unterworfen. Das gleiche Programm wird durch einen zweiten logischen Schaltkreis bzw. Mikroprozessor bearbeitet, der identisch mit dem ersten ist und von dem bekannt ist, daß er fehlerfrei arbeitet. Dieser zweite Schaltkreis arbeitet als Standardschaltkreis. Wenn der erste Schaltkreis richtig arbeitet, so müssen die Ausgangssignale der beiden Schaltkreise während der Programmausführung einander identisch sein.

3) Signalmuster-Erkennungstest bzw. Vergleich mit einem Standard-Ausgangssignalmuster. Der zu testende logische Schaltkreis wird einem Diagnoseprogramm unterworfen und die hierbei erzeugte Ausgangs-Signalmusterfolge wird mit einer Standard-Signalmusterfolge entsprechend dem korrekten Verhalten verglichen. Die Standard-Signalmusterfolge wird hierbei entweder auf logische Weise oder durch einmalige Benutzung eines mit dem zu testenden Schaltkreis identischen Schaltkreises gewonnen, wobei dieser identische Schaltkreis fehlerfrei sein muß und dem gleichen Diagnoseprogramm unterworfen wird.

4) Signalmustererzeugung bzw. Erzeugung von aufeinanderfolgenden Testmustern. Der zu testende logische Schaltkreis wird einem Diagnoseprogramm unterworfen, das von Anfang an nicht eindeutig definiert ist sondern sich in Abhängigkeit von dem am Ausgang festgestellten Signalmuster verändert. Das anregende Diagnoseprogramm wird durch einen Steuercomputer erzeugt.

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Diesen vier Klassen von Prüfmethoden kann eine fünfte Prüfmethode hinzugefügt werden, die als Selbstdiagnose bezeichnet sei: In diesem Fall ist der zu testende logische Schaltkreis mit einem Speicher ausgestattet, der ein Diagnoseprogramm speichert, sowie mit Schaltkreiselementen innerhalb des Schaltkreises, die in der Lage sind, Fehler des Schaltkreises festzustellen, wenn der gleiche durch das Diagnoseprogramm angeregt wird.

Die Grenze dieser Lösung ist offensichtlich durch die Tatsache gegeben, daß Fehler den Speicher ebenso wie die Schaltkreiselemente beeinflussen können, wodurch es zumindest teilweise unmöglich wird, das Diagnoseprogramm richtig auszuführen.

Ein bei den erwähnten Lösungen zu berücksichtigender Aspekt liegt in der Anwendbarkeit der Lösung an Ort und Stelle, d.h., an der Stelle, an der der zu testende Schaltkreis installiert ist. Alle Lösungen, die einen mühsamen und schwierigen Transport der Prüfeinrichtung (beispielsweise bei der Computersimulation) erfordern, sind praktisch von einer Feldanwendung ausgeschlossen und können lediglich in Wartungszentren verwendet werden, in die die zu prüfenden Einrichtungen gebracht werden müssen.

Von einem praktischen Standpunkt aus sind daher nur jene Verfahren von Bedeutung, bei denen die Selbstdiagnose von dem zu testenden Schaltkreis selbst ausgeführt wird bzw. die aufgrund zusätzlicher Einrichtungen zu dem zu prüfenden Schaltkreis eine Diagnose gestatten. Die FehlerSymptome müssen hierbei entweder durch ein Element des Schaltkreises oder durch eine externe leicht beizustellende Hilfseinrichtung identifizierbar sein. Solche Hilfseinrichtungen können aus Symptom-Wörterbüchern, Korrelationstabellen zwischen Symptomen und Fehlern und ähnlichem bestehen. Das Selbst-Diagnosekonzept löst jedoch nicht vollständig das Problem der Fehlerfeststellung vor Ort.

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Tatsächlich ist feststellbar, daß die gemeinsame Basi;. von Testprozeduren, welcher Art auch immer,die Ausführung eines Diagnoseprogrammes erfordert und somit die Steuerung aufeinanderfolgender Ausgangs-Signalmuster, die während der Bearbeitung des Diagnoseprogrammes auftreten. Die Feststellung eines Fehlersymptoms, beispielsweise die Diskrepanz zwischen einem vorliegenden Ausgangs-Signalmuster und einem korrekten Ausgangs-Signalmuster entsprechend dem korrekten Verhalten, ist, obgleich ein Fehler angezeigt wird, im allgemeinen nicht ausreichend, um den aufgetretenen Fehler zu identifizieren, und es ist daher erforderlich, mehrere aufeinanderfolgende Symptome zu betrachten. Die automatische überwachung und Auswertung solcher Symptome ebenso wie die Synthese dieser Symptome ist sicher auf automatischem Weg durch die Mithilfe eines Computers ausführbar. Eine solche Lösung erfordert jedoch die Verwendung einer kostspieligen Ausrüstung, die nur schwierig beizustellen ist, so daß die Anwendung dieser Lösung praktisch wiederum auf WartungsZentren beschränkt bleibt.

Andererseits sind die vor Ort installierten Ausrüstungen nur durch einen Wartungsoperator bedienbar, und sie arbeiten daher langsam und unterliegen Fehlern. Der Operator muß das Diagnoseprogramm bei jedem Fehlersymptom anhalten, um den Fehler zu lesen und zu prüfen. Nach dem Lesen des Fehlersymptoms muß das Programm erneut gestartet werden und schließlich muß eine Synthese der verschiedenen Symptome in Form einer einzigen Information erfolgen, die die Identifizierung des aufgetretenen Fehlers ermöglicht.

Es ist daher die Aufgabe der vorliegenden Erfindung, ausgehend von den bekannten Lösungen, eine einfache und billige Schaltungsanordnung zu schaffen, die eine Verdichtung der verschiedenen Symptome bei ihrem Auftritt zu einem einzigen Symptom gestattet und eine geeignete Charakterisierung des auftretenden Fehlers ermöglicht.

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Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den ünteransprüchen entnehmbar.

Eine solche Schaltungsanordnung kann der Einfachheit halber ein integraler Bestandteil des zu prüfenden Schaltkreises und somit eine permanente Testeinrichtung bilden oder kann vorzugsweise als eine unabhängige Einrichtung ausgebildet sein, die einfach und billig aufgebaut ist und leicht der zu prüfenden Einrichtung baigestellt und mit dieser verbunden werden kann.

Die Schaltungsanordnung gemäß der Erfindung weist ein erstes Register zum Speichern der signifikanten Information bzw. der Symptome auf, die an den Ausgangsanschlüssen bzw. irgendeinem geeigneten zugänglichen Schaltungspunkt des zu testenden Schaltkreises auftreten, und sie weist ein zweites Schieberegister auf, das mit dem ersten Register über die Zwischenschaltung eines logischen Netzwerkes verbunden ist. Das logische Netzwerk führt eine Exklusiv-ODER-Verknüpfung mit dem Inhalt des ersten Registers und wenigstens einem Teil des Inhalts des zweiten Registers aus. Die Schaltungsanordnung arbeitet in der Weise, daß die in dem ersten Register zu einem bestimmten Zeitpunkt enthaltene Information über die Exklusiv-ODER-Operation mit dem Inhalt des zweiten Registers addiert wird, wodurch ein neuer Inhalt des zweiten Registers erzeugt wird, der um einen Schritt in dem zweiten Register verschoben wird. Wenn in einem nachfolgenden Zeitpunkt eine neue Information in das erste Register geladen wird, so wird diese neue Information mittels der Exklusiv-ODER-Operation mit dem Inhalt des zweiten Registers addiert, v/odurch in diesem zweiten Register eine Information akkumuliert wird, die sich als Ergebnis einer Exklusiv-ODER-Operation zusammen mit einer Verschiebung hinsichtlich jeder Information ergibt, die der Reihe nach in das erste Register geladen wird.

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Die Schaltungsanordnung wird durch geeignete Steuer- und Zeittaktsignale gesteuert, die durch den gleichen zu testenden logischen Schaltkreis erzeugt werden, und sie umfaßt ferner einen Zähler, der zum Zählen der akkumulierbaren Symptome benutzt wird und dem Anhalten des getesteten Schaltkreises dient, wenn eine vorbestimmte Anzahl von Symptomen aufgespeichert worden ist.

Geeignete Anzeigen erlauben dem Operator bzw. dem Wartungsstab das Auslesen des Inhalts des zweiten Registers, um die akkumulierten Symptome zu prüfen und durch Vergleich mit einem Fehler-Wörterbuch die Natur und den Ort des Fehlers zu identifizieren.

Anhand von in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispielen sei die Erfindung im folgenden näher beschrieben. Es zeigen:

Fig. 1 ein Blockdiagramm eines digitalen mit Mikroprozessoren und hochintegrierten Schaltkreisen aufgebauten Datenverarbeitungssystems.

Fig. 2 die logische Struktur einer Sammelschiene zur Informationsübertragung zwischen den verschiedenen Elementes des Systems gemäß Fig. 1.

Fig. 3 ein bevorzugtes Ausführungsbeispiel einer Schaltungsanordnung zur Symptcmverdichtung für die Diagnose von logischen integrierten Schaltkreisen des Systems gemäß Fig.

Fig. 4 eine Modifikation des bevorzugten Ausführungsbeispieles gemäß Fig. 3.

Zum besseren Verständnis der Merkmale und der Betriebsweise der Schaltungsanordnung gemäß der Erfindung zur Symptomverdichtung ist es zweckmäßig, summarisch den Aufbau und die Organisation der mit Mikroprozessoren und hochintegrierten Schaltkreisen aufgebauten elektronischen Geräte zu beschreiben.

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Fig. 1 zeigt beispielsweise den Aufbau einer Zentraleinheit mit hochintegrierten Schaltkreisen, wie beispielsweise Mikroprozessoren. Die Zentraleinheit umfaßt beispielsweise einen Mikroprozessor 1, der aus einem einzigen Baustein oder einer begrenzten Anzahl von Bausteinen bestehen kann und der logische/arithmetische Funktionen sowie Steuerfunktibnen für die gesamte Gruppe von Schaltkreisen, die die Zentraleinheit bilden, ausführt.

Ein anderer integrierter Schaltkreis 2, der als Zeitgebereinheit TU bezeichnet ist, dient der Erzeugung geeigneter Zeittaktsignale, die zur Taktsteuerung des Mikroprozessors 1 sowie der anderen Schaltkreise benutzt werden.

Ein dritter Block 3 besteht aus einem oder mehreren integrierten Schaltkreisen , die einen programmierbaren Festwertspeicher PROM bilden und in denen Mikroprogramme gespeichert sind, die den Betrieb des Systems aufgrund von Interpretation und Bearbeitung durch den Mikroprozessor 1 leiten.

Ein vierter Block 4 besteht aus einem oder mehreren integrierten Schaltkreisen und dient als Lese/Schreib-Speicher RAM zum Speichern von Daten und Programmen, die durch das System verarbeitet werden.

Weitere Blöcke 5 und 6 sind als E/A-Anschlüsse bezeichnet und bilden Schnittsteilen im Hinblick auf externe periphere Einheiten, wie beispielsweise Drucker, Kartenleser/Locher, Platteneinheiten, magnetische Bandeinheiten und so weiter. Auch diese Blöcke können aus einem einzigen oder aus einer begrenzten Anzahl von Bausteinen bestehen.

Für den Fall, daß der Zentralprozessor mit mehreren Ein-Ausgabe-Kanälen, d.h. mit mehreren E/A-Anschlüssen, vorsehen ist, wird die Zuordnung von Prioritäten bei der Annahme externer Unterbrechungsanforderungen durch einen weiteren Block 7 ausgeführt, der ebenfalls aus einem einzigen oder aus einer begrenzten Gruppe von Bausteinen bestehen kann.

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Die verschiedenen Blöcke stehen mit dem Mikroprozessor 1 über eine Gruppe von Leitungen 8, die als Sammelschiene bezeichnet ist, in Nachrichtenaustausch. Im folgenden sei die Organisation einer solchen Sammelschiene in näheren Einzelheiten betrachtet. Für den vorliegenden Fall sei. nur vermerkt, daß ein solcher Kanal bzw. wenigstens ein Teil der Leitungen, die einen solchen Kanal bilden, für externe Geräte mittels einer Steckverbindung 9 zugänglich gemacht werden kann. Die Steckverbindung 9 ist als Testetecker TC bezeichnet und dient für Testzwecke der überprüfung des logischen Zustandes der Leitungen.

Der vorstehend beschriebene Aufbau ist als ein Beispiel anzusehen und ist nicht auf mit Mikroprozessormodulen aufgebaute Zentraleinheiten beschränkt. Es kann sich ebenso um Zentraleinheiten handeln, die mit Schaltkreisen eines unterschiedlichen Integrationspegels aufgebaut sind.

Beim Entwurf elektronischer Systeme zielt die verfolgte Lösung im allgmeinen auf eine Unterteilung des Systems in Funktionsblöcke. Diese Blöcke entsprechen mehreren Hardware-Blöcken, die über eine Vielzahl von Leitungen miteinander verbunden sind, wobei diese Leitungen einen oder mehrere Kanäle bilden. Im einfachsten Fall besteht jeder der in Fig. 1 dargestellten Blöcke aus einem einzigen integrierten Schaltkreis. Solche Schaltkreise sind auf dem Markt erhältlich. Vorstehend erwähnte Blöcke werden beispielsweise von der US-Firma INTEL unter den nachstehend aufgeführten Typ-Nummern hergestellt und vertrieben:

Block 1:	Zentraler Mikroprozessor	Typ-Nr. 8O8OA
Block 2:	Zeltgebereinheit	- 8224
Block 3:	Festwertspeicher ROM	" 87O2A
		« 8308
		» 8316A
Block 4:	Lese/Schreib-Speicher RAM	8102A-4
		• «1O7B-4

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Blöcke 5-6: Schnittstelleneinheiten Typ-Nr. 8212

" 8255 8251 Block 7: Prioritäts- und Unterbrechungs-

Verwaltungseinheit " 8214

Der von der Firma INTEL mit Datum vom September 1975 verteilte Katalog mit dem Titel: "Intel 8080-Microcomputer System User's Manual" liefert eine detaillierte Information hinsichtlich des Aufbaus,der Leistungsdaten, der Anwendung und der Schaltungsmodalitäten solcher Funktionsblöcke.

Fig. 2 zeigt in näheren Einzelheiten die Gruppe der Leitungen, die die Information von und zu dem Mikroprozessor CPU übertragen.Diese Leitungen bilden in ihrer Gesamtheit die Sammelschiene 8 gemäß Fig. 1. Um ein praktisches Beispiel vorzugeben, werden die zur Verschaltung des Mikroprozessors 1 verwendeten Leitungen für sich betrachtet, wobei die für den Anschluß an die Spannungsquellen vorgesehenen Leitungen außer acht gelassen werden.

Eine erste Gruppe von Leitungen 10, insgesamt 16, ist mit A_Q, A.·.. A.c bezeichnet und bildet einen Adreökanal bzw. eine A-Sammeischiene, die von dem Mikroprozessor 1 benutzt wird, um die Adresse einer Speicherposition oder einer peripheren Einheit in binärcodierter Form an andere Blöcke oder Einheiten des Systems zu richten (insbesondere Speichereinheiten und periphere Einheiten).

Eine zweite Gruppe von Leitungen 11, acht an der Zahl, ist mit D_Q D- bezeichnet und bildet einen Datenkanal bzw. eine D-

Sammelschiene. Die D-Sammelschiene besitzt bidirektionale Eigenschaften und wird von dem Mikroprozessor 1 benutzt, um binärcodierte Information an andere Einheiten zu leiten bzw. von diesen anderen Einheiten zu empfangen.

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Eine dritte Gruppe von Leitungen 12 kann insgesamt alij Steuer- und Zeittakt-Leitungen bezeichnet werden und wird von dem Mikroprozessor 1 benutze, um Steuer- und Zeittaktsignale an andere Einheiten zu richten. Der Mikroprozessor Intel 3O8OA besitzt beispielsweise sechs Leitungen, die benutzt werden, um eines der folgenden Signale zu übertragen:

INTE (INTERRUPT ENABLE=Unterbrechungsfreigabe): dieses Signal zeigt aufgrund seines logischen Zustandes an, ob der Mikroprozessor in der Lage ist bzw. nicht in der Lage ist, externe Unterbrechungen anzunehmen.

HLDA (HOLD ACKNOWLEDGE=Eestätigung speichern): Dieses Signal zeigt aufgrund seines logischen Zustandes an, ob der Mikroprozessor die Steuerung über die beiden Sammelschienen A und D aufrechterhält oder ob die Steuerung auf eine andere Einheit übertragen worden ist, wobei in letzterem Fall der Mikroprozessor die an die Sammelschienen angeschlossenen Kontakte auf einen hohen internen Impedanzzustand umschaltet und einer anderen Einheit gestattet, die Steuerung dieser Sammelschienen zu übernehmen und irgendeine gewünschte Signalkcnfiguration an diese Sammelschienen anzulegen.

SYNCtDieses Signal stellt ein Impulssignal dar, welches den Beginn eines Maschinenzyklus anzeigt.

DBIN:(DATA BUS IN=Daten-Sammelschiene-Eingabe): Dieses Signal zeigt den externen Schaltkreisen an, daß der Mikroprozessor bereit ist, Daten von außerhalb zu empfangen. Das Signal wird daher benutzt, um das Laden von auf der Daten-Sammelschiene anstehender Information in den Mikroprozessor zu ermöglichen.

(WRITE=Schreiben): Dieses Signal zeigt den externen Schaltkreisen an, daß der Mikroprozessor eine Information auf der Daten-Sammelschiene abgelegt hat und daß diese Information in den Speicher eingeschrieben bzw. zu anderen Einheiten übertragen werden kann. Dieses Signal kann als ein Steuersignal zur Freigabe einer Schreiboperation in den Speicher bzw. zum Laden der Information in die E/A-Schnittstellenschaltkreise verwendet werden.

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WAIT: (Warten): Dieses Signal zeigt den externen Schaltkreisen an, daß sich der Mikroprozessor im Wartezustand befindet. Der Mikroprozessor kann beispielsweise warten, bis eine bereits ausgelöste Speicher-Leseoperation beendet ist.

Der Mikroprozessor 8080 A besitzt ferner vier Eingangsanschlüsse, die an vier Eingangsleitungen angeschlossen werden können und die zum Empfang folgender externer Signale bzw. externer Ereignisse vorgesehen sind:

HOLD: Dieses Signal wird an den Mikroprozessor gerichtet und fordert den Mikroprozessor auf, den Wartezustand einzunehmen und die Steuerung über die Adressen-Sammelschiene und die Daten-Sammelsehiene einem externen Gerät, beispielsweise einem anderen Mikroprozessor, zu überlassen.

RESET: Dieses Signal stellt den Mikroprozessor in einen bekannten Anfangszustand zurück.

INT: Dieses Signal stellt eine Unterbrechungsanforderung dar, die von einem externen Gerät gesendet wird.

READY: Dieses Signal zeigt dem Mikroprozessor an, daß eine vom

Speicher oder von einem peripheren Gerät empfangene Information verfügbar ist und auf der Daten-Sammelschiene bereit liegt.

Die Gruppe von Leitungen, die zur übertragung von Steuersignalen und Ereignissen benutzt wird, kann insgesamt als Steuer-Sammelschiene bezeichnet werden.

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Der Mikroprozessor 8080 A ist ferner mit zwei Anschlüssen versehen, denen zyklische Zeittaktsignale 0* und 0, zugeführt werden, und er weist ferner nicht dargestellte Anschlußstifte auf, die dem Anschluß geeigneter Spannungsquellen mit verschiedenen Spannungen dienen.

Nach dieser einführenden Beschreibung der Mikroprozessor-Schnittstelle, die dem Anschluß an andere Schaltkreiseinheiten dient, ist es nützlich, wenigstens summarisch den Betriebsablauf des Mikroprozessors zu beschreiben, wobei in Erinnerung gerufen sei, daß zusätzliche Information dem eingangs erwähnten Herstellerkatalog entnommen werden kann. Der Betriebsablauf eines Mikroprozessors erfolgt ähnlich wie der einer elektronischen Datenverarbeitungseinrichtung aufgrund mehrerer Befehlszyklen. Ein Befehlszyklus ist als die Zeit definiert, die erforderlich ist, um einen Befehl zu interpretieren und zu bearbeiten, und er umfaßt in wohlbekannter Weise eine Interpretationsphase bzw. Abrufphase und eine Bearbeitungsphase. Ein Befehlszyklus umfaßt seinerseits einen oder mehrere Maschinenzyklen. Für lange Zeit wurde der Maschinenzyklus als elementare nicht unterteilbare Zeiteinheit hinsichtlich der Aktivität eines Computers definiert. Im Falle eines Mikroprozessors ist es vorzuziehen, einen Maschinenzyklus als das durch den Mikroprozessor geforderte Zeitintervall zu bezeichnen, das erforderlich 1st, um einen Speicherzugriff oder den Zugriff auf einen E/A-Kanal auszuführen. Bei vielen Mikroprozessoren, beispielsweise auch bei dem Mikroprozessor 8080 A, besteht der Maschinenzyklus tatsächlich aus mehreren Zuständen. Im Hinblick auf solche Mikroprozessoren ist der Zustand (Status) die Einheit der nicht unterteilbaren Aktivität des Mikroprozessors, wobei diese Einheit dem Intervall zwischen zwei Grund-Zeittaktimpulsen, beispielsweise zwei aufeinanderfolgender Impulse 0, entspricht, die die Zeittaktperiode des Mikroprozessors definieren. Die Umpulse 0*2 besitzen die gleiche Frequenz wie die Impulse 0₁, sind jedoch in bezug auf 0. zeitverschoben, um innerhalb jedes Zustandes ein geeignetes Zwischen-Zeittaktsignal zu bilden.

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So wie in einem Computer verschiedene Maschinenbefehle definiert sind, sind in einem Mikroprozessor verschiedene Maschinenzyklen definiert, um verschiedene Operationen, wie beispielsweise den Befehlsabruf, das Lesen und Schreiben des Speichers, E/A-Operationen usw. auszuführen. Verschiedene Mikroprozessoren, einschließlich des Mikroprozessors 8080 A, charakterisieren und identifizieren jeden Maschinenzyklus durch Senden eines 8 Bit-Statuswortes an die Daten-Sammelschiene während des ersten Zustandes eines jeden Maschinenzyklus. Das Statuswort wird von dem Zeittaktsignal SYNC begleitet und in ein geeignetes Register außerhalb des Mikroprozessors geladen, wobei als Austastsignsl für das Laden das Signal SYNC selbst oder ein von dem Signal SYNC abgeleitetes Signal verwendet wird. Das Statuswort kann danach während der folgenden Zustände als eine Quelle geeigneter Steuersignale verwendet werden. Insbesondere können solche Steuersignale die auf der Adressen-Sammelschiene als eine Speicheradresse, eine periphere Einheitsadresse, eine Hilfsregisteradresse oder als eine bedeutungslose Information abgelegte Adresse charakterisieren, wenn der Maschinenzyklus keine Daten übertragung anfordert. Solche Steuersignale können die Daten-Übertragungsrichtung definieren.

Ohne hier auf Einzelheiten hinsichtlich des zeitlichen Auftritts verschiedener Signale einzugehen, was aus dem Rahmen der vorliegenden Erfindung herausfallen würde und was in dem zuvor erwähnten Katalog gefunden werden kann, ist es nützlich und ausreichend, auf folgendes zu verweisen:

A) Ein Statuswort wird auf die Daten-Sammelschiene mit der Anstiegsflanke des Zeittaktimpulses 0~ geladen, wobei dieser Impuls innerhalb des ersten Zustandes eines jeden Maschinenzyklus empfangen wird. Das Signal SYNC steigt mit der Anstiegsflanke des Impulses 0, an und fällt mit der Anstiegsflanke des folgenden Impulses 0₂ ab. Der durch das Vorliegen des Signales SYNC

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freigegebene Impuls 0~ kann daher über eine UND-Operation als ein Lade- oder Tastsignal benutzt werden, um entweder das Statuswort in ein geeignetes Statusregister innerhalb des Computersystems zu laden oder das gleiche Statuswort in eine externe Diagnoseeinrichtung zu laden, die über den Testanschluß 9 an das System angeschlossen ist.

B) Die binärcodierte Information am Ausgang des Mikroprozessors, die in den Speicher einzuschreiben ist oder an eine periphere E/A-Einheit zu richten ist, wird nach dem ersten Zustand auf der Daten-Sammelschiene während zwei oder mehr Zuständen eines Maschinenzyklus aufrechterhalten. Genauer gesagt wird die Information mit einer bestimmten Verzögerung_/ bezogen auf die Anstiegsflanke des Impulses 0~/ der zu dem zweiten Zustand gehört, verfügbar und bleibt während des gesamten dritten Zustandes oder mehreren Zuständen nach dem zweiten Zustand stabil. Die Information verliert ihre Bedeutung erst nach der Anstiegsflanke des Impulses 0^f der zu dem Zustand gehört, der auf den dritten Zustand bzw. die in Betracht gezogenen mehreren Zustände folgt. Das Vorliegen der Information während mehrerer Zustände wird durch den Logikpegel des Signales READY am Eingang des Mikroprozessors bestimmt: Wenn sich dieses Signal auf dem Logikpegel "0" befindet, wodurch angezeigt wird, daß der Speicher oder die periphere Einheit, εη die die Information gerichtet ist, nicht bereit ist, die Information zu empfangen, so versetzt sich der Mikroprozessor selbst für einen oder mehrere Zustände in den Wartezustand bis die Information angenommen werden kann.

Eine andere Bedingung für die übertragung der Information besteht darin, daß das Signal WR am Ausgang des Mikroprozessors den Logikpegel ^Hl" aufweisen muß.

Die Anstiegsflanke des Signales READY, das durch das Signal WR durch eine logische UND-Operation freigegeben wird, kann daher als ein Lade- oder Tastsignal benutzt werden, um entweder Information am Ausgang des Mikroprozessors in eine Speicherposition zu laden oder diese Information zu einer peripheren Einheit zu über-

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tragen, oder diese Information über den Testanschluß 9 in eine externe Diagnoseeinrichtung zu laden, die an das System über den Teststecker 9 angeschlossen ist.

C) Wenn eine binär codierte Information von dem Mikroprozessor gelesen, d.h. in ihn eingegeben werden muß, so verursacht der Mikroprozessor neben der Adressierung des Speichers oder des betroffenen peripheren Gerätes den Anstieg des Signales DBIN. Das Signal DBIN steigt mit der Anstiegsflanke des Impulses 0-» der dem zweiten Zustand eines MaschinenZyklus zugeordnet ist, an und fällt nach einer bestimmten Anzahl von Zuständen nur ab, nachdem das Signal READY an den Mikroprozessor gerichtet worden ist, um anzuzeigen, daB die angeforderte Information auf der Daten-Sammelschiene verfügbar ist. Die Anstiegsflanke des Signales READY, wobei dieses Signal durch das Vorliegen des Signales DBIN aufgrund einer logischen UND-Operation freigegeben wird, kann daher als ein Lade- oder Tastsignal benutzt werden, um die Eingangsdaten in ein geeignetes Register des Mikroprozessors oder über den Teststecker 9 in externe Diagnoseeinrichtungen zu laden.

D) Ein Datenaustausch am Eingang oder Ausgang des Mikroprozessors wird in jedem Fall mittels einer durch den Mikroprozessor ausgelösten Adressieroperation ausgeführt, indem auf dem Adreßkanal die Adresse der Speicherposition oder der peripheren Einheit abgelegt wird, in die die Daten einzuschreiben bzw. aus der die Daten auszulesen sind. Eine solche Adresse wird im ersten Zustand eines jeden Maschinenzyklus zusammen mit dem Statuswort erzeugt und auf dem Adreßkanal während des gesamten Maschinenzyklus aufrechterhalten. Daher liegt die Adresse mit Sicherheit vor, wenn die zu schreibenden oder zu lesenden Daten, die auf der Daten-Sammelschiene abgelegt sind, tatsächlich ausgelesen oder eingeschrieben werden sollen. Die wahlweise durch das Vorliegen des Signales WR oder DBIN freigegebene Anstiegsflanke des Signales READY kann daher sogar in diesem Fall benutzt werden, um als Lade- oder Tastsignal die auf dem Adreßkanal vorliegende Adresse in die externe Diagnoseeinrichtung zu laden.

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Aufgrund vorstehender Erläuterungen ist klar geworden, daß im. Verlauf einer Programmbearbeitung, wobei das Programm für Diagnosezwecke geschrieben worden ist, die bei jedem Maschinenzyklus zu beachtenden Symptome folgende sind:

A) Adresseiauf Adreß-Samme1schiene vorhanden,

B) Daten auf der Daten-Sammelschiene vorhanden, entweder am Eingang zum oder am Ausgang vom Datenprozessor.

C) Statuswort, welches jeden Maschinenzyklus definiert (immer wenn der Mikroprozessor so organisiert ist, daß er ein solches Statuswort erzeugt).

Solche Symptome können leicht mittels einer begrenzten Anzahl von Zeittaktsignalen ausgetastet werden, die durch das System in der bereits angezeigten Weise erzeugt werden. Zusätzlich können bestimmte auf dem Steuerkanal vorliegende Signale in Diagnoseeinrichtungen benutzt werden, um geeignete Steuerfunktionen auszuführen.

Gemäß Fig. 3 ist ein Blockdiagramm eines bevorzugten Ausführungsbeispieles der Diagnoseschaltung gemäß der vorliegenden Erfindung dargestellt. Die Diagnoseeinrichtung umfaßt einen Teststecker 10, der an den Testanschluß des zu prüfenden Systems angeschlossen werden kann, ein Register R₁ zum Speichern von Information (oder Symptomen) , die aus dem zu prüfenden System über den Testanschluß 9 und den Teststecker 10 ausgelesen wird, ein Schieberegister R,, einen logischen Schaltkreis 11, der die logische EXKLüSIV-ODER-Operation ausführt, einen Satz Anzeigen 12 sowie einige Hilfselemente, die nachstehend betrachtet werden sollen.

Das Register R^ weist zwei Abschnitte R^. und R._Q auf, die jeweils eine geeignete Speichergröße besitzen. Der Abschnitt R^ _A mit einer Speicherkapazität von 16+8 Bit ist mit seinen Eingängen an die Anschlußstifte des Teststeckers 10 entsprechend der Adreß-Sammelechiene Aq _ ^ und der Daten-Sammelschiene D_Q _ - angeschlossen. Der Abschnitt R_1ß mit einer Speicherkapazität von 8 Bit ist mit seinen Eingängen an die Anschlußstifte des Teststeckers 10 entsprechend der Daten-Sammelschiene D_Q _ _ angeschlossen.

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Die Aufteilung des Registers R- in zwei Abschnitte ist durch die Tatsache vorgegeben, daß die beiden Abschnitte mit an den entsprechenden Eingängen anstehender Information beim Auftritt zweier verschiedener Zeittaktimpulse geladen werden. Der Abschnitt R... wird beim Vorliegen eines Zeittaktimpulses geladen, der durch die Anstiegsflanke des Signales READY erhalten wird. Das Signal READY wird von dem System über den Teststecker IO auf der Leitung 13 empfangen und dem Eingang eines Monoflops 14 zugeführt. Das Monoflop 14 wird durch die Anstiegsflanke des Signales READY getriggert und erzeugt auf der Ausgangsleitung 15 einen kurzen positiven Impuls. Dieser Impuls wird als ein Eingangssignal einem der beiden Eingänge der UND-Gatter 16 und 17 zugeführt. Das UND-Gatter 16 ist mit seinem zweiten Eingang an die Leitung 18 angeschlossen. Die Leitung 18 nimmt über den Teststecker 10 das Signal WR auf. Das UND-Gatter 17 ist mit seinem zweiten Eingang an die Leitung 19 angeschlossen. Der Leitung 19 wird über den Teststecker 10 das Signal DBIN zugeführt. Die Ausgänge der UND-Gatter 16 und 17 sind auf die Eingänge eines ODER-Gatters 20 mit zwei Eingängen geführt, dessen Ausgang mit dem Zeittakt- bzw. Tasteingang 21 des Abschnittes R-._A des Registers R- verbunden ist.

Der durch das Monoflop 14 erzeugte Impuls gestattet daher das Laden des Registers R--, wenn einer der beiden durch das Vorliegen der Signale WR bzw. DBIN ausgedrückten Zustände vorliegt und augenscheinlich zu einem Zeitpunkt unmittelbar nach der Anstiegsflanke des Signales READY. Der Abschnitt R-. speichert daher in seinen Zellen die auf der Adreß-Sammelschiene vorliegende Adresse und die auf der Daten-Sammelschiene vorliegenden Daten, sei es, daß es sich um Eingangs- oder um Ausgangsdaten handelt.

Der Abschnitt R^_ß wird demgegenüber bei Vorliegen des Zeittaktiropulses 0~ geladen.

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Das Signal 0, wird über den Teststecker 10 auf der Leitung 122 erhalten und als ein Eingangssignal dem logischen UND-Gatter 22 zugeführt. Der zweite Eingang des UND-Gatters 22 wird durch das Signal SYNC beaufschlagt, das auf der Leitung 23 von dem Teststecker 10 zugeführt wird. Der Ausgang des UND-Gatters 22 ist mit dem Zeittakt- oder Takteingang 24 des Abschnittes R^ _ß verbunden. Wie bereits erläutert, wird daher zum Beginn eines jeden Maschinenzyklus das auf der Daten-Sammelschiene vorliegende Statuswort in den Abschnitt R. geladen. Diese Operation wird innerhalb eines jeden Maschinenzyklus vor dem Laden des Abschnittes. R... ausgeführt.

Die Ausgangssignale des Registers R-, deren Anzahl 16+8+8 entspricht, werden einer Gruppe gleichzahliger Eingangsanschlüsse des Schaltkreises 11 zugeführt. Der Schaltkreis 11 ist mit einer zweiten Gruppe von Eingangsanschlüssen 26 gleicher Anzahl wie die ersten Anschlüsse versehen und führt eine logische EXKLUSIV-ODER-Operation mit den Signalen durch, die an die ersten und zweiten Eingangsanschlüsse angelegt sind. Die Gruppe von Ausgangsanschlüssen 27 des Schaltkreises 11 besitzt die gleiche Anzahl von Leitungen wie die beiden Gruppen von Eingangsanschlüssen, wobei jede Leitung an einen entsprechenden Eingang eines Schieberegisters R, angeschlossen ist.

Das Register R, besteht aus zwei Abschnitten: ^R2iA+B) ^un<* ^R2 EXT* Der Abschnitt ^R2tA+B) ^^esi^tzt eine Speicherkapazität entsprechend der Kapazität des Registers R₁. Der Abschnitt R. „_ν_ stellt eine geeignete Erweiterung dar, dessen Speicherkapazität in Abhängigkeit von dem gewünschten Symptom-Verdichtungsgrad gewählt werden kann. Je größer die Speicherkapazität des Abschnittes R_{2 Εχτ} ist, um so geringer ist die Symptomverdichtung und um so mehr wachsen die Kosten der Diagnoseeinrichtung an. Eine im praktischen Anwendungsfall bevorzugte Kapazität für den Abschnitt R₂ EXT entspricht der Kapazität des Abschnittes ^R2/a+b)*

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Die Ausgangsanschlüsse 27 des Schaltkreises 11 sind mit parallelen Eingängen des Abschnittes R~/ä_+b\ verbunden. Die parallelen Eingänge des Abschnittes R₂ «,m bleiben ungenutzt. Das parallele Laden des Abschnittes Rj/_A+B\ wird durch einen Zeittakt- bzw. Tastimpuls bewirkt, der an den Zeittakteingang für das parallele Laden 28 angelegt wird. Selbstverständlich bleibt der entsprechende Eingang 29 für das parallele Laden des Abschnittes R₂ ^_3n, unbenutzt.

Der Zeittaktimpuls für das parallele Laden des Abschnittes ^Ro(A+B) ist der gleiche, wie er für das partielle Laden des Registers R₁ verwendet wird, wobei dieser Takt am Ausgang des ODER-Gatters 20 abgenommen wird. Um jedoch die durch das Register R* und durch den Schaltkreis 11 eingeführte Fortpflanzungsverzögerung in Rechnung zu stellen, ist es erforderlich, daß der entsprechende Zeittaktimpuls entsprechend verzögert wird. Zu diesem Zweck ist der Ausgang des ODER-Gatters 20 mit dem Eingang eines UND-Gatters 31 verbunden, dessen Ausgang an den Eingang eines Verzögerungseleinen te s 30 angeschlossen ist. Das Verzögerungselement 30 kann aus einer Verzögerungsleitung oder irgend einer entsprechenden Einrichtung bestehen, wobei diese Einrichtung beispielsweise aus logischen Elementen aufgebaut sein kann, die in Serie geschaltet sind und eine innewohnende Fortpflanzungsverzögerung aufweisen. Der Ausgang des Verzögerungselementes 30 ist mit dem Zeittakteingang 28 verbunden.

Das Register R₂ wird insgesamt als Schieberegister betrieben und führt beispielsweise eine Verschiebung nach links aus. Zu diesem Zweck besitzt das Register R₂ einen Verschiebeausgang 31, einen Verschiebeeingang 32 und einen Verschiebe-Takteingang 33, der die Verschiebeoperation steuert. Die Speicherzellen der Register sind intern in Reihe geschaltet, so daß nach einer Verschiebeoperation der Inhalt einer jeden Zelle an der Stelle η in die Zelle an der Stelle η + 1 verschoben wird und der Inhalt der höchstrangigen Zelle am Ausgang 31 herausgeschoben und in die niedrigrangigste Zelle des Registers am Eingang 32 wieder eingeführt wird.

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Um Sicherzustellen, daß die Verschiebeoperation auftritt, nachdem Daten über die parallelen Eingänge geladen und stabil gespeichert sind, wird der Verschiebebefehl an einem zweiten Verzögerungselement 34 abgenommen, wobei das Element 34 dem Verzögerungselement 30 nachgeschaltet ist und mit seinem Ausgang auf den Takteingang 33 geschaltet ist.'

Die parallelen Ausgänge des Schieberegisters R- sind an Anzeigeelemente 12 angeschlossen, beispielsweise an Lampen oder Licht emittierende Dioden, wobei pro Zelle des Registers ein Anzeigeelement vorgesehen ist. Der Ein/Aus-Zustand einer jeden Lampe zeigt den logischen Zustand "1" bzw. "0" der in jeder Zelle gespeicherten Information an.

Die parallelen Ausgänge des Abschnittes R₂/_A+B\ sind mit den Eingangsanschlüssen 26 des logischen Schaltkreises 11 verbunden, der eine EXKLUSIV -ODER-Operation mit der Information an diesen Eingangeanschlüssen und der Information an den Anschlüssen 25 ausführt.

Die Diagnoseeinrichtung wird durch Hilfseinrichtungen vervollständigt, die dem Zweck der Auslösung, Voreinstellung, dem Betriebestop der Diagnoseeinrichtung usw. dienen.

Eine Rückstelltaste 35 dient der manuellen Vorgabe einer Anweisung zum Zurückstellen des Inhalts der Register R- und R₂ auf den Logikpegel "0", um einen Diagnosetest beginnend von einem bekannten Anfangszustand auszuführen. Falls bevorzugt, kann das gleiche Rückstellsignal für die beiden Register über den Anschlußstecker lO zugeführt werden. In diesem Fall wird das gleiche Rückstell-Signal benutzt, das intern hinsichtlich des zu testenden Systems erzeugt wird.

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Ein Wähler 36 gestattet die Zählung der Anzahl von Maschinenzyklen, die verstrichen sind und dementsprechend der Anzahl von Ladeoperationen, die von der Diagnoseeinrichtung ausgeführt worden sind. Der Zähler gestattet ferner, den Betrieb der Diagnoseeinrichtung nach einer vorbestimmten Anzahl von Maschinenzyklen anzuhalten. Zu diesem Zweck ist eine Gruppe von Konsolentasten als Teil der Diagnoseeinrichtung vorgesehen. Die Ausgänge 39 der Tasten 37 sind an die parallelen Eingänge des Zählers 36 angeschlossen. Durch geeignete manuelle Betätigung der Tasten und durch Freigabe der parallelen Ladung des Computers durch Aktivierung der Voreinste11taste 38, die mit dem Voreinstellgang 40 des Zählers verbunden ist, ist es möglich, den Zähler 36 auf jeden gewünschten Zustand entsprechend einer geforderten Anzahl von Zyklen gemäß einem Binärcode einzustellen. Der Zeittakteingang 41 des Zählers ist mit dem Ausgang des UND-Gatters 31 verbunden, so daß der Zähler bei jedem Ladesteuerimpuls für das Register R₂ ebenfalls einen Impuls zugeführt erhält. Es ist bekannt, daß elektronische Zähler sowohl als Aufwärts- als auch als Abwärtszähler betrieben werden können. Im vorliegenden Beispiel wird der Zähler als Abwärtszähler benutzt. Die Ausgänge des Zählers sind mit den Eingängen eines Decodierschaltkreises 43 verbunden, der feststellt, 'wenn der Inhalt des Zählers den Wert O erreicht hat und sodann an seinem Ausgang 44 eine Stoppanweisung erzeugt.

Diese Anweisung wird über die Leitung 45, den Teststecker 10 und den Testanschluß 9 an das System gerichtet. Die Anweisung wird auf der Leitung der Steuer-Sammelschiene empfangen, die zur Übertragung des HOLD-Signales benutzt wird und somit zum Stop des Systems führt. Es ist erwähnt worden, daß in dem vorstehend be schriebenen System das HOLD-Signal durch andere Systemelemente als den Mikroprozessor erzeugt werden kann, und daß aufgrund eines solchen Signales der Mikroprozessor die Steuerung der Adreß-Sammel- schiene und der Daten-Sammelschiene anderen Einrichtungen des Systems überläßt und einen Anstieg des Signales HLDA hervorruft.

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Es ist daher zusätzlich die Möglichkeit des Anhaltens der Diagnoseeinrichtung unabhängig von dem Nullzählstand des Zählers 36 vorgesehen. Das Signal HLDA wird über den Testanschluß 9 und den Teststecker IO an den Eingang des Inverters 46 gesendet, dessen Ausgang über die Leitung 47 mit dem zweiten Eingang des UND-Gatters 31 verbunden ist. Wenn somit das Signal HLDA den hohen Pegel aufweist, so wird das UND-Gatter 31 gesperrt und jegliche Ladebzw. Verschiebeoperation des Registers R, verhindert. Dieses Merkmal ist nützlich, um andere Einrichtungen als den Mikroprozessor in dem getesteten System daran su hindern, die Aktivierung der Diagnoseeinrichtung durch Erzeugung des Signales READY beim Vorliegen der Signale WR bzw. DBIN fortzusetzen. Selbstverständlich bildet dieses Merkmal lediglich ein Beispiel in dem Gesamtkonζept, das vorsieht, daß die Diagnoseeinrichtung in ihrem Betrieb immer dann angehalten werden kann, wenn ein vorbestimmtes Ereignis innerhalb des im Test befindlichen Systems auftritt. Nachdem die Diagnoseeinrichtung in ihrem Aufbau beschrieben worden ist, ist es zweckmäßig, die Wirkungsweise dieser Einrichtung bei der Erzeugung einer Symptomverdichtung für Diagnosezwecke zu erläutern.

Zwecks Vereinfachung sei angenommen, daß die Länge des Registers R₁ 10 Bit und die Länge des Registers R₂ 20 Bit beträgt. Das sich im Test befindliche System wird durch die Bearbeitung eines Diagnoseprogrammes angeregt. Ein solches Programm wird aufgrund geeigneter Kriterien organisiert, so daß vorbestimmte Bereiche des Systems einer Operation in einer geordneten und wählbaren Weise unterworfen werden.

Es sei angenommen, daß im Verlauf des ersten Maschinenzyklus die auf den System-Sammelschienen vorliegende infor^mation durch den folgenden Binärcode darstellbar ist:

1. Zyklus R₁ ] 00 1 Ö Π 00 1

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Das Bit an vierter Stelle, das unterstrichen ist und den Wert "1" aufweist, soll falsch sein und bei einer richtigen Systemantwort den Wert "0" aufweisen. Ein solches Bit gibt ein Fehlersymptom vor. Der Code des ersten Zyklus wird in das Register P^ geladen, während das Register, R₂, das zu Anfang zurückgestellt worden war, in allen Binärstellen den Wert "0" aufweist. Die EXKLUSIV-ODER-Operation, die Bit für Bit mit dem Inhalt des Registers R₁ und dem Inhalt des Registers R₂ ausgeführt wird, führt zum Laden des folgenden Binärcodes in das Register R₂ innerhalb des ersten Zyklus:

1. Zyklus R₂ © 00000000001001011001

Die hinsichtlich des Inhalts des Registers R₂ in dem ersten Zyklus ausgeführte Verschiebeoperation führt zu folgendem Binärcode in dem Register R₂:

Zyklus R₂ Verschiebung 00000000010010110010

Es ist ersichtlich, daß das Fehlersymptom nunmehr in die fünfte Bitposition verschoben worden ist.

Es sei angenommen, daß im Verlaufe des zweiten Maschinenzyklus die auf den System-Sammelschienen vorliegende Information durch den folgenden Binärcode darstellbar ist, wobei erneut das Bit an vierter Stelle, das zweifach unterstrichen ist, den Wert "0" anstelle des Wertes "1" aufweist, wodurch ein weiteres Fehlersymptom vorliegt:

2. Zyklus Rj 110 0 10 0 0 11

Dieser Code wird in das Register R₁ geladen, wobei das Register R₂ die bereits erwähnte Konfiguration aufweist. Die Bit für Bit hinsichtlich des Inhalts der beiden Register R₁ und R₂ durchgeführte EXKLUSIV-ODER-Operation führt ia zweiten Zyklus zu folgendem Code im Register R₂:

2. Zyklus R₂0 0000000001 1 1 1010001

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Die hinsichtlich des Inhalts des Registers R₃ in dem zweiten Zyklus ausgeführte Verschiebeoperation führt zu folgendem Binärcode in dem Register R~:

2. Zyklus R₂ Verschiebung 00,O 000001 1 1 101 1000

Dieser Code enthält als Fehlersymptome zwei Bits an der fünften und sechsten Bitposition, das heißt, es wurden zwei Symptome akkumuliert. Die Akkumulierung kann unbegrenzt fortgesetzt werden. Es liegt jedoch auf der Hand, daß ein Fehlersymptom, das an der 20. Bitposition abgelegt ist, nicht verlorengeht, aufgrund der nachfolgenden Verschiebeoperation, bei der es als Fehlersymptom an der ersten Bitposition wieder eingeschoben wird. Es gibt nur zwei Fälle, in denen Symptome verlorengehen, wobei dies bei Symptompaaren der Fall ist:

1) Wenn zwei Symptome an der gleichen Bitposition auftreten bei einer Entfernung in Maschinenzyklen, die der Länge des Registers R₂ (in Bits) entspricht, so überlappen die Symptome der gleichen Bitposition und annulieren einander.

2) Wenn zwei Symptome an verschiedenen Bitpositionen unter einer Entfernung in Maschinenzyklen auftreten, die der Differenz zwischen den beiden Bitpositionen,vergrößert um ein mehrfaches der Länge des Registers R₂,entspricht, so überlappen die beiden Symptome der gleichen Bitposition und annulieren einander.

Diese Einschränkung hinsichtlich der Akkumulierungsleistungsfähigkeit der Einrichtung ist jedoch im allgemeinen nicht dergestalt, daß die Wirksamkeit des Diagnosewerkzeuges beeinträchtigt wird. Ferner ist es möglich, durch einfache Modifikationen und Zusätze nahezu vollständig das Risiko des Symptomverlustes zu vermeiden.

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Flg. 4 zeigt einen Tell einer zweiten bevorzugten Ausführungsform der Diagnoseeinrichtung gemäß der vorliegenden Erfindung. In Fig. 4 und 3 übereinstimmende Elemente sind mit gleichen Bezugszeichen versehen. Ferner sollen alle Elemente gemäß Fig. 3, die in Fig. 4 nicht dargestellt sind, ebenfalls Teil der zweiten Ausführungsform bilden, ohne daß irgendeine Änderung hinsichtlich des Schaltkreises vorgenommen worden wäre. Der wesentliche Unterschied hinsichtlich der Einrichtung gemäß Fig. 3 und derjenigen gemäß Fig.4 besteht in der Anordnung zweier Schieberegister R- und R₃. R, ist ein Links-Schieberegister und R- ist ein Rechts-Schieberegister. Die Information am Ausgang des Registers R₁ wird über die Leitungsgruppe 25 einer ersten Eingangsgruppe des logischen Schaltkreises 11 zugeführt, der eine EXKLUSIV-ODER-Operation mit der an den Eingangsanschlüssen 25 und 26 zugeführten Information ausführt. Die Ausgangsanschlüsse 27 des logischen Schalt kreises 11 sind sowohl den Paralleleingängen des Abschnittes ^₂

des Registers R₂ als auch den Paralleleingängen des Abschnittes ^R3(A+B) ^^{es Re}9^{isters R}3 zugeführt. Das Register R₃ weist ebenfalls neben dem Abschnitt 83(^0% einen zusätzlichen Erweiterungsabschnitt 8

Die Parallelausgänge des Abschnittes ^R2(A+B) ^sind über eine Leitungsgruppe 50 an einen ersten Eingangsanschluß 51 eines Multiplexerschaltkreises 52 geführt. Die. Parallelausgänge des Abschnittes ^R3 (a₊u\ sind über eine Leitungsgruppe 53 an einen zweiten Eingangsanschluß 54 des Multiplexerschaltkreises 52 geführt. Die Ausgänge des Multiplexers 52 sind mit dem Eingang 26 des logischen Schaltkreises 11 verbunden. Die Aufgabe des Multiplexers besteht darin, in einer sich gegenseitig ausschließenden Weise die an den Eingängen 51 und 54 anliegende Information an den Ausgang zu übertragen, der an den Eingang 26 des Schaltkreises 11 angeschlossen ist.Die Auswahl wird aufgrund eines Anweisungssignales getroffen, das an den Eingang 55 angelegt wird. .

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Wenn dieses Anweisungssignal den Logikpegel "0" aufweist, so wird die Information am Eingang 51 auf die Leitungen 26 übertragen; und wenn dieses Signal den Logikpegel "1" aufweist, so wird die Information an dem Eingang 54 zu den Leitungen 26 übertragen .

Der Ausgang des Verzögerungselementes 30 ist außer mit dem Parallel-Ladeeingang 28 des Abschnittes R₂(A+B) ^m^^{t dem Ein}9^an9 eines Verzögerungselementes 56 verbunden, dessen Ausgang an den Eingang 55 angeschlossen ist. Die Verzögerung des Elementes 56 ist so gewählt, daß ein Impuls an seinem Ausgang auftritt, wenn der Impuls an seinem Eingang bereits verschwunden ist.

Der Abschnitt R-/_A+B\ wird somit geladen, wenn ein Anweisungsimpuls am Eingang 28 auftritt. Der Abschnitt wird hierbei mit dein Binärcode geladen, der sich aus der EXKLUSIV-ODER--Verknüpfung des Binärcodes an den Eingängen 25 mit dem Binärcode an den Eingängen 26 entsprechend dem Abschnitt R_/_A+B\ ergibt. Unmittelbar danach wählt der durch das Verzögerungselement 56 ausgewählte verzögerte Anweisungsimpuls den Eingang 54 zwecks übertragung durch den Multiplexer 52 aus. Der verzögerte Anweisungsimpuls wird zusätzlich über die Leitung 57 dem Parallel-Ladeeingang des Abschnittes R₃/_A+B\ zugeführt, so daß dieser Abschnitt durch diesen Impuls mit dem Binärcode geladen wird, der sich aus der EXKLUSIV-ODER-Verknüpfung des Binärcodes am Eingang 25 mit dem Binärcode am Ausgang des Abschnittes ^R ₃/_A+B\ ergibt.

Der Ausgang des Verzögerungselementes 56 ist ferner an den Eingang des Verzögerungselementes 34 angeschlossen, das bereits erwähnt wurde, und dessen Ausgang mit den Verschiebe-Befehlseingängen beider Register R₂ und R- verbunden ist. Die Register werden daher, nachdem sie parallel geladen worden sind, beide einer Verschiebeoperation unterworfen. Das Register R₃ i_st mit seinen Ausgängen an Anzeigeeinrichtungen 60 angeschlossen.

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Durch diese Anordnung, durch die die in den beiden Registern aufgezeichneten Symptome einer Links- bzw. Rechtsverschiebung unterworfen werden, wird die Wahrscheinlichkeit in großem Umfang vermindert, daß sich zwei Symptome aufgrund des Akkumulierungsprozesses einander aufheben. Tatsächlich werden sich die in einem Register einander annulierenden Symptome im allgemeinen in dem anderen Register nicht annulieren. Unter der Annahme daß die Register R₂ und R- die gleiche Länge besitzen, ist leicht ersichtlich, daß die einzigen Symptome, die sich einander annulieren, durch Symptompaare an gleichen Bitpositionen gebildet werden, die eine Entfernung voneinander aufweisen, bei der, ausgedrückt in einer Anzahl von Bit die Anzahl der Maschinenzyklen der Länge der beiden Register entspricht. In dem Fall, wo die beiden Register R₂, R₃ eine unterschiedliche Länge aufweisen, sind die Symptompaare, die einander annulieren können, durch unterschiedliche leicht festlegbare Bedingungen bestimmt. In beiden Fällen ist die Wahrscheinlichkeit, daß Symptome verlorengehen, sehr gering.

Es liegt auf der Hand, daß die Anordnung gemäß Fig. 4 nur als Beispiel zu verstehen ist. Tatsächlich wird es möglich sein, anstelle der zusätzlichen Verzögerungselemente gegenüber denjenigen in Fig. 3 das gleiche Zeittaktsystem zu verwenden und die EXKLUSIV-ODER-Operation gleichzeitig mittels zweier verschiedener logischer Schaltkreise auszuführen, wobei der eine Schaltkreis dem Register R. zugeordnet ist« Die Wahl wird von Fall zu Fall aufgrund von ökonomischen Kriterien und unter Umständen aufgrund spezieller Zeittakt- und Geschwindigkeitsanforderungen getroffen. Gleichfalls liegt es auf der Hand, daß anstelle einer Anzeige für jedes Bit des Registers R₂ und für jedes Bit des Registers R-die Verwendung einer begrenzten Anzahl von Anzeigen möglich ist, wobei Schalterelemente vorgesehen werden können, die die Anzeigen mit den Ausgängen des einen oder anderen Registers bzw. einem Teil dieser Ausgänge verbinden.

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Nachdem die Schaltungsanordnung zur Fehlersymptomverdichtung an Hand eines Blockschaltbildes beschrieben worden ist, ist es nützlich, festzustellen, daß diese Schaltungsanordnung aus integrierten Schaltkreisen mit einer begrenzten Anzahl von Komponenten aufgebaut werden kann. Insbesondere sei nachstehend eine Liste von integrierten Schaltkreisen in-TTL-Technik angegeben, wobei diese Blöcke die aufgezeichneten logischen Funktionen ausführen. Alle diese integrierten Schaltkreise werden von der Firma TEXAS INSTRUMENTS hergestellt und unter den angegebenen Typ-Nummern vertrieben:

Monoflop 14: Baustein SN 4121. Das einzig erforderliche zusätzliche externe Bauelement für diesen integrierten Schaltkreis besteht aus einem Widerstand, dessen Wert die Dauer des erzeugten Impulses festlegt.

UND-Gatter

16,17,22,31: Baustein SN 5408. Dieser Baustein führt die Funktion von vier unabhängigen UND-Gattern mit jeweils zwei Eingängen aus. Ein einziger Baustein umfaßt daher die vier erwähnten Gatter.

ODER-Gatter

20: Baustein SN 5432. Dieser Baustein führt die Funktion

von vier unabhängigen ODER-Gattern mit zwei Eingängen aus. Im vorgeschlagenen Ausführungsbeispiel wird nur ein ODER-Gatter benutzt.

Verzögerungselemente 30, Diese können aus mehreren Dioden, aus in Kaskade

' * geschalteten Verzögerungsleitungen oder Irgend einem anderen Element bestehen, das eine ihm anhaftende Fortpflanzungsverzögerung aufweist. Beispielsweise können die ODER-Gatter des Bausteines SN 5432, die nicht benutzt werden, in Kaskade geschaltet werden. Hierbei wird der Ausgang eines ODER-Gatters auf den Eingang eines anderen ODER-Gatters geschaltet, wobei ein Eingang eines jeden Gatters permanent auf dem Logikpegel "0" gehalten wird, so daß die gesamte Gatteranordnung lediglich eine Verzögerung hervorruft. 809829/0639

Register R.:

Inverter 46: Baustein SN 5404. Dieser Baustein führt die Funktion von sechs unabhängigen Invertern aus. Im vorliegenden Ausführungsbeispiel wird nur einer dieser Inverter benutzt. Die verbleibenden Inverter können paarweise in Kaskade geschaltet werden, um als Ver- »ögerungse leinen te benutzt zu werden.

Baustein SN 54100. Dieser Baustein führt die Funktion eines 8 Bit-Verriegelungsregisters aus, wobei die Information durch einen positiven Taktimpuls geladen wird. Der Abschnitt R-„ kann aus einem solchen Schaltkreis hergestellt werden, während der Abschnitt R_1A aus drei solchen Schaltkreisen hergestellt werden ^kann*

Baustein SN 5486. Dieser Baustein führt eine EXKLUSIV

ODER-Funktion mit vier Eingangspaaren durch. Durch Benutzung von acht solcher Schaltkreise wird ein logischer Schaltkreis mit 32 logischen Elementen erhalten, der die EXKLÜSIV-ODER-Operation hinsichtlich der 32 Paare von Eingangssignalen in der geforderten Weise ausführt.

Logischer Schaltkreis

Register

Multiplexer
521

Baustein SN 54194. Dieser Baustein führt die Funktion eines universellen 4 Bit-Schieberegisters aus mit der Möglichkeit des parallelen Ladens, des seriellen Ladens, der Linksverschiebung und der Rechtsverschiebung. Durch Benutzung einer geeigneten Anzahl solcher integrierter Schaltkreise werden Schieberegister jeder geforderten Länge erhalten.

Baustein SN 54153. Dieser Baustein führt die logische Punktion eines doppelten 4 : 1-Selektors/Multiplexers aus. Mit anderen Horten besteht dieser Baustein aus einem Paar von Selektoren, von denen jeder einen Eingang aus vier Eingängen auswählt.

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Es ist möglich, solche Schaltkreise zur Auswahl eines Einganges aus zwei Eingängen zu benutzen, wie dies im vorliegenden Ausführungsbeispiel gefordert ist. Die Verwendung einer geeigneten Anzahl von solchen Schaltkreisen führt zur Verwirklichung des Schaltkreises 52.

Zähler 36: Baustein SN 54192. Dieser Baustein führt die Funktion eines umkehrbaren, voreinstellbaren Binärzählers mit vier Bit aus. Durch Verwendung einer geeigneten Anzahl solcher Schaltkreise ist es möglich, eine Zählkapazität bis zu dem geforderten Wert zu erzielen.

Decodie- Dieser Schaltkreis muß eine Ausgangs-Konfiguration festrer 43: _{8tellen# in der alle} Binärstellen den Wert ¹¹O" aufweisen. Er kann aus einem einfachen NAND-Schaltkreis bestehen, dessen Anzahl von Eingängen gleich der Anzahl der Ausgänge des Zählers 36 ist. Als Baustein kann das NAND-Gatter SN 5430 mit acht Eingängen verwendet werden. Durch Verwendung mehrerer solcher Schaltkreise und durch Verbindung der Ausgänge mit den Eingängen eines UND-Gatters ist es möglich, einen Decodierer mit jeder gewünschten Kapazität zu erhalten.

Es sei darauf verwiesen, daß vorstehend nur ein Ausführungsbeispiel der Erfindung angegeben wurde, und daß Änderungen tatsächlich vorgenommen werden können, ohne daß hierbei der Rahmen der vorliegenden Erfindung verlassen wird. Wenn das zu prüfende System keine Mikroprozessoren verwendet, die mehrere aufeinanderfolgende Zustände innerhalb eines jeden Maschinenzyklus aufweisen, und das System mit elementaren Maschinenzyklen arbeitet, so kann die Diagnoseeinrichtung insbesondere vereinfacht werden, da das Erfordernis der Speicherung der Statusworte nicht besteht. In anderen Fällen kann es zweckdienlich sein, eine andere Informationsart, beispielsweise die auf der Steuer-Sammelschiene vorliegende Information zu verwenden. Ferner sei darauf verwiesen, daß die relativ einfache Diagnoseeinrichtung ohne weiteres in das zu prüfende System integriert werden kann.

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Claims (4)

1. Patentansprüche:

   (Iy Schaltungsanordnung zur Fehlersyir.ptomverdichtung bei der Diagnose von integrierten logischen Schaltkreisen, wie z.B. von Mikroprozessoren, wobei die Schaltkreise zyklisch binär codierte Informationen verarbeiten, gekennzeichnet durch

   ein erstes Register (R,) zur Speicherung wenigstens eines Teiles der während eines jeden Zyklus an ausgewählten Punkten dos integrierten Schaltkreises vorliegenden binärcodierten Information; ein zweites Register (R₂) ^2U1: Speicherung und Verschiebung dar binärcodierten Information entsprechend den akkumulierten Symptomen;

   einen logischen Schaltkreis (11), der mit ersten Eingnngsänschlüssen (25) an die Ausgänge des ersten Registers (R₁) und mit zweiten Eingangsanschlüssen (26) an einen Teil der parallelen Ausgänge des zweiten Registers (R-) angeschlossen ist, wobei der logische Schaltkreis (11) eine Exklusiv-ODER-Verknüpfung Bit für Bit mit den in den beiden Registern gespeicherten binärcodierten Informationen ausführt;

   eine Zeitgebereinrichtung (2), die bei jedem Zyklus in der folgenden Reihenfolge die Ausführung folgender Operationen steuert:

   K 7/Ra

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   COPY

   ει) Laden des ersten Registers,.

   b) Exklusiv-ODER-Operatiori des logischen Schaltkreises und Laden des Ergebnisses in das zweite Register,

   c) Verschiebung der in dem zweiten Register gespeicherten Information um 1 Bit;

   und Mittel (12) zur Anzeige des Inhalts dec zweiten Registers.
2. 2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch einen Zykluszähler (36) und Mittel zum Betriebsstop der Schaltungsanordnung, wenn eine vorbestimmte Anzahl von Zyklen gezählt worden ist.
3. 3. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch einen Stecker (10) zum Anschluß ausgewählter Schaltkreispunkte des integrierten zu prüfenden Schaltkreises (1-8).
4. 4. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch ein drittes Register (R,) zum Speichern und Verschieben binär codierter Informationen, das mit wenigstens einem Teil seiner parallelen Eingangs an den Ausgang des logischen Schaltkreises (11) angeschlossen und dessen Verschieberichtung der des zweiten Registers (R₂) entgegengerichtet ist;

   einen Auswahlschaltkreis (52) zum Anlegen der in wenigstens einem Teil des zweiten oder dritten Registers enthaltenen Information an die zweiten Eingangsanschlüsse des logischen Schaltkreises (11) in einer sich gegenseitig ausschließenden Weise;

   wobei die Zeitgebereinrichtung bei jedem Zyklus in der folgenden Reihenfolge die Ausführung folgender Operationen steuert:

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   7 b 6 9 4 8

   a) Laden des ersten Registers,

   b) Exklusiv-ODER-Verknüpfung der in dem ersten Register enthaltenen Information mit wenigstens einem Teil der Information im zweiten Register und Laden des Ergebnisses in das zweite Register,

   c) Exklusiv-ODER-Verknüpfung der in dem ersten Register enthaltenen Information mit wenigstens einem Teil der Information im dritten Register und Laden des Ergebnisses in dac dritte Register,

   d) eine Verschiebung der in dem zweiten und dritten Register gespeicherten Information um ein Bit in entgegengesetzter Richtung.

   RO382H/0639